特表2024-510706半導体オンインシュレータ基板を備えるＮＣＦＥＴトランジスタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-11
(54)【発明の名称】半導体オンインシュレータ基板を備えるＮＣＦＥＴトランジスタ
(51)【国際特許分類】
H01L 21/336 20060101AFI20240304BHJP
H01L 29/786 20060101ALI20240304BHJP
C30B 33/06 20060101ALI20240304BHJP
【ＦＩ】
H01L29/78 627D
H01L29/78 618B
H01L29/78 626C
C30B33/06
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023546294
(86)(22)【出願日】2022-03-17
(85)【翻訳文提出日】2023-09-28
(86)【国際出願番号】 FR2022050479
(87)【国際公開番号】W WO2022195226
(87)【国際公開日】2022-09-22
(31)【優先権主張番号】2102738
(32)【優先日】2021-03-18
(33)【優先権主張国・地域又は機関】FR
(81)【指定国・地域】
(71)【出願人】
【識別番号】598054968
【氏名又は名称】ソイテック
【氏名又は名称原語表記】Ｓｏｉｔｅｃ
【住所又は居所原語表記】Ｐａｒｃ Ｔｅｃｈｎｏｌｏｇｉｑｕｅ ｄｅｓ ｆｏｎｔａｉｎｅｓ ｃｈｅｍｉｎ Ｄｅｓ Ｆｒａｎｑｕｅｓ ３８１９０ Ｂｅｒｎｉｎ， Ｆｒａｎｃｅ
(74)【代理人】
【識別番号】100107456
【弁理士】
【氏名又は名称】池田 成人
(74)【代理人】
【識別番号】100162352
【弁理士】
【氏名又は名称】酒巻 順一郎
(74)【代理人】
【識別番号】100123995
【弁理士】
【氏名又は名称】野田 雅一
(72)【発明者】
【氏名】ラドゥ， イオヌット
(72)【発明者】
【氏名】ベスナール， ギヨーム
(72)【発明者】
【氏名】クリストロヴェアヌ， ソリン
【テーマコード（参考）】
4G077
5F110
【Ｆターム（参考）】
4G077AA03
4G077AB10
4G077BA04
4G077FE11
4G077FF06
4G077HA06
5F110AA01
5F110CC02
5F110DD05
5F110DD12
5F110DD24
5F110DD25
5F110EE30
5F110GG01
5F110GG02
5F110GG03
5F110GG04
5F110GG25
5F110GG41
5F110GG57
5F110GG58
5F110QQ17
5F110QQ25
(57)【要約】
本発明は、電界効果トランジスタのための半導体オンインシュレータ基板を備えるＮＣＦＥＴトランジスタであって、ＮＣＦＥＴトランジスタの底面から表面まで連続して、○半導体キャリア基板（１）と、○キャリア基板（１）に直接接触の状態で配置され、負性容量を形成するためにバイアスをかけるように設計された単一の強誘電体層（２）と、○トランジスタのチャネルを形成するように設計され、強誘電体層（２）に直接接触の状態で配置された、半導体材料の活性層（３）とを備え、前記ＮＣＦＥＴトランジスタが、活性層（３ａ）に配置されたチャネル（３ｂ）と、チャネル（３ｂ）のそれぞれの側において活性層（３ａ）に配置されたソース（１１）及びドレイン（１２）と、ゲート誘電体（３０）によって前記チャネル（３ｂ）から絶縁され、チャネル（３ｂ）に配置されたゲート（１０）とをさらに備える、ＮＣＦＥＴトランジスタに関する。
【選択図】 図３
【選択図】 図３
【特許請求の範囲】
【請求項1】
電界効果トランジスタのための半導体オンインシュレータ基板を備える負性容量電界効果トランジスタであって、前記負性容量電界効果トランジスタの底面から前記負性容量電界効果トランジスタの表面まで連続して半導体支持基板（１）と、
前記支持基板（１）に直接接触の状態で配置され、負性容量を形成するために分極化されるのに適した単一の強誘電体層（２）と、
前記負性容量電界効果トランジスタのチャネルを形成するのに適した、前記強誘電体層（２）に直接接触の状態で配置された、半導体材料の活性層（３）と、
を備え、
前記負性容量電界効果トランジスタが、活性層（３ａ）に配置されたチャネル（３ｂ）と、前記チャネル（３ｂ）のそれぞれの側において前記活性層（３ａ）に配置されたソース（１１）及びドレイン（１２）と、ゲート誘電体（３０）によって前記チャネル（３ｂ）から絶縁され、前記チャネル（３ｂ）に配置されたゲート（１０）とをさらに備える、負性容量電界効果トランジスタ。
【請求項2】
前記半導体オンインシュレータ基板に含まれる前記強誘電体層（２）が、１～３０ｎｍの厚さを有し、１～１０ｎｍの厚さを有することがより有利である、請求項１に記載の負性容量電界効果トランジスタ。
【請求項3】
前記強誘電体層（２）が、１０よりも大きい相対誘電率を有し、２０よりも大きい相対誘電率を有することが好ましい、請求項１又は請求項２に記載の負性容量電界効果トランジスタ。
【請求項4】
前記強誘電体層（２）が、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、ハフニウムアルミネート、又は前記材料のうちの１つ若しくは複数を含む合金を含む、請求項１～３のいずれか一項に記載の負性容量電界効果トランジスタ。
【請求項5】
前記活性層（３）が、１ｎｍ～１００ｎｍの厚さを有する、請求項１～４のいずれか一項に記載の負性容量電界効果トランジスタ。
【請求項6】
前記半導体オンインシュレータ基板に含まれる前記活性層（３）が、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、砒化ガリウム、リン化インジウム、ヒ化ガリウム－インジウム、グラフェン、又は二硫化タングステンを含む、請求項１～５のいずれか一項に記載の負性容量電界効果トランジスタ。
【請求項7】
請求項１～６のいずれか一項に記載の負性容量電界効果トランジスタの製造方法であって、前記半導体支持基板（１）を用意するステップと、
半導体ドナー基板（８）を用意するステップと、
前記支持基板（１）の及び／又は前記ドナー基板（８）の表面に少なくとも１つの強誘電体層（２、２ａ、２ｂ）を形成するステップと、
前記ドナー基板（８）に弱化ゾーン（７）を形成して、転写されるべき半導体層（３）の境界を定めるステップと、
前記ドナー基板（８）を前記支持基板（１）に接着するステップであり、各強誘電体層（２、２ａ、２ｂ）が接着界面に配置される、ステップと、
前記ドナー基板（８）を前記弱化ゾーン（７）に沿って取り外して、前記半導体層（３）を前記支持基板（１）に転写するステップであり、前記半導体層（３）が前記トランジスタの前記活性層を形成する、ステップと、
前記活性層（３ａ）にチャネル（３ｂ）を形成するステップと、
前記チャネル（３ｂ）のそれぞれの側において前記活性層（３ａ）にソース（１１）及びドレイン（１２）を形成するステップと、
ゲート誘電体（３０）を前記チャネル（３ｂ）に堆積させ、前記チャネル（３ｂ）にゲート（１０）を形成するステップであり、前記ゲートが前記ゲート誘電体（３０）によって前記チャネル（３ｂ）から電気的に絶縁される、ステップと、
を含む、製造方法。
【請求項8】
前記少なくとも１つの強誘電体層が、薄い原子層堆積又はパルスレーザアブレーションによって形成される、請求項７に記載の製造方法。
【請求項9】
接着するステップの前に、前記少なくとも１つの強誘電体層を熱処理するステップを含む、請求項７又は８に記載の製造方法。
【請求項10】
前記熱処理が、５００℃～１０００℃の温度で実行される、請求項９に記載の製造方法。
【請求項11】
前記熱処理が、２時間未満の持続時間にわたって実行される、請求項９又は１０に記載の製造方法。
【請求項12】
前記弱化ゾーンを形成するステップが、水素原子及び／又はヘリウム原子を前記ドナー基板に注入することを含む、請求項７～１１のいずれか一項に記載の製造方法。
【請求項13】
接着するステップの前に、前記少なくとも１つの強誘電体層への１つ又は複数の表面処理であって、洗浄、プラズマ処理、及び／又は化学的機械研磨を含む、表面処理を含む、請求項７～１２のいずれか一項に記載の製造方法。
【請求項14】
前記転写ステップの後に、１０００℃以下の温度でアニールするステップを含む、請求項７～１３のいずれか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体オンインシュレータ基板を備える負性容量電界効果トランジスタ（ＮＣＦＥＴ：ｎｅｇａｔｉｖｅ－ｃａｐａｃｉｔａｎｃｅ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に関する。
【背景技術】
【0002】
半導体オンインシュレータ基板、特に、用語「完全空乏型シリコンオンインシュレータ（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）」からの頭文字ＦＤＳＯＩによって知られている完全空乏型半導体オンインシュレータ基板が、一般にマイクロエロクトロニクスの分野で、特にトランジスタを製造するために使用されている。
【0003】
ＦＤＳＯＩ基板は、連続して、支持基板、埋込酸化物層（しばしば「Ｂｕｒｉｅｄ ＯＸｉｄｅ」に対する頭文字ＢＯＸを使用して表される）、及び活性層である単結晶シリコンの超薄層、すなわち、中に又は上に電子部品が形成されるように意図される層を備える。本明細書における超薄とは、シリコン層の厚さが２０ｎｍ以下であることを意味すると理解されたい。活性層の厚さ、及び、適用可能な場合、酸化物層の厚さが非常に薄いことにより、この基板から形成されるトランジスタの活性層を完全に空乏化することができる。
【0004】
ＦＤＳＯＩ基板から形成されるトランジスタにおいて、トランジスタをオン状態にするために、閾値電圧（ＶＴ）、すなわち、フロントゲート及びソースに印加されるべき最小電圧は、バイアス電圧（Ｖｂｂ、「バックバイアス電圧（ｂａｃｋ ｂｉａｓ ｖｏｌｔａｇｅ）」）をバックゲートに印加することによって制御されてもよい。
【0005】
負性容量電界効果トランジスタ（ＮＣＦＥＴ）は、強誘電体層をゲート誘電体に導入することによって得ることができる（Ｈｕ他）。
【0006】
図１はそのようなトランジスタを例示する。
【0007】
ＮＣＦＥＴトランジスタは、ＮＣＦＥＴトランジスタの底面（又は背面）から表面（又は前面）まで連続して、基板１、誘電体層（ＢＯＸ）４及び活性層３ａを備え、ＮＣＦＥＴトランジスタの領域３ｂはトランジスタのチャネル３ｂを形成する。チャネル３ｂは、ゲート絶縁層３０によって覆われ、ゲート絶縁層３０に強誘電体層５が配置されている。ゲート１０の電極２０は、前記強誘電体層２の上方に配置されている。
【0008】
ソース１１及びドレイン１２の電極２１及び電極２２は、ゲート１０を備える積層体の２つのそれぞれの側に配置されている。
【0009】
米国特許出願公開第２０２０／００６６８６７号明細書では、支持基板と埋込酸化物層との間に強誘電体層及び多結晶シリコンの層を挿入することによって、ＦＤＳＯＩ基板に前記強誘電体層を追加することが提案されている。強誘電体層は埋込酸化物層の背部に負性容量をもたらし、負性容量は、トランジスタのスイッチング電圧を調節するのに適した逆バイアスを印加することを意図するものである。しかしながら、この基板は入り組んでおり、トランジスタを製造する方法は複雑で費用がかかる。
【発明の概要】
【0010】
本発明の１つの目的は、活性層の電流のより良好な制御、トランジスタのより高速なスイッチング、及びバックゲートとの改善された結合を可能にすると同時に、単純な構造を有し、既存の方法を使用して製造することができるＮＣＦＥＴトランジスタを設計することである。
【0011】
この目的のために、本発明は、
半導体支持基板と、
支持基板に直接接触の状態で配置された、単一の強誘電体層と、
強誘電体層に直接接触の状態で配置されており、トランジスタのチャネルを形成するのに適した、半導体材料の活性層と
を底面から表面まで連続して備える、高速スイッチング電界効果トランジスタのための半導体オンインシュレータ基板を備えるＮＣＦＥＴトランジスタであって、
前記ＮＣＦＥＴトランジスタが、活性層に配置されたチャネルと、チャネルのそれぞれの側において活性層に配置されたソース及びドレインと、ゲート誘電体によって前記チャネルから絶縁された、チャネルに配置されたゲートとをさらに備える、ＮＣＦＥＴトランジスタを提案する。
半導体支持基板と、
支持基板に直接接触の状態で配置された、単一の強誘電体層と、
強誘電体層に直接接触の状態で配置されており、トランジスタのチャネルを形成するのに適した、半導体材料の活性層と
を底面から表面まで連続して備える、高速スイッチング電界効果トランジスタのための半導体オンインシュレータ基板を備えるＮＣＦＥＴトランジスタであって、
前記ＮＣＦＥＴトランジスタが、活性層に配置されたチャネルと、チャネルのそれぞれの側において活性層に配置されたソース及びドレインと、ゲート誘電体によって前記チャネルから絶縁された、チャネルに配置されたゲートとをさらに備える、ＮＣＦＥＴトランジスタを提案する。
【0012】
「底面から表面まで連続して」とは、支持基板から活性層の方向への、支持基板の主表面に対して直角の方向への層の積層を意味すると理解されたい。
【0013】
２層間の「直接接触」とは、問題の層間の界面の範囲にわたる直接接触を意味すると理解されたい。
【0014】
提案されたアーキテクチャにより、半導体オンインシュレータ基板の電気絶縁層を形成する強誘電体層に以下の
完全空乏型活性層を備えるトランジスタを得ることができる電気絶縁特性と、
活性層の下に負性容量を形成し、前記強誘電体層の極性を通じてトランジスタの閾値電圧を制御することを可能にする能力とを組み込むことが可能になる。
完全空乏型活性層を備えるトランジスタを得ることができる電気絶縁特性と、
活性層の下に負性容量を形成し、前記強誘電体層の極性を通じてトランジスタの閾値電圧を制御することを可能にする能力とを組み込むことが可能になる。
【0015】
強誘電体層は１～３０ｎｍの厚さを有し、１～１０ｎｍの厚さを有することがより有利である。
【0016】
強誘電体層は、１０よりも大きい相対誘電率を有し、２０よりも大きい相対誘電率を有することが特に有利である。いくつかの実施形態では、強誘電体層は、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、ハフニウムアルミネート、又は前記材料のうちの１つ若しくは複数を含む合金を含む。
【0017】
活性層は１ｎｍ～１００ｎｍの厚さを有する。いくつかの実施形態では、活性層は、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、砒化ガリウム、リン化インジウム、ヒ化ガリウム－インジウム、グラフェン、又は二硫化タングステンを含む。
【0018】
本発明は、さらに、負性容量電界効果トランジスタの製造方法であって、主に、下記の
半導体支持基板を用意するステップと、
半導体ドナー基板を用意するステップと、
支持基板の及び／又はドナー基板の表面に少なくとも１つの強誘電体層を形成するステップと、
ドナー基板に弱化ゾーンを形成して、転写されるべき半導体層の境界を定めるステップと、
ドナー基板を支持基板に接着するステップであり、各強誘電体層が接着界面に配置される、ステップと、
ドナー基板を弱化ゾーンに沿って取り外して、半導体層を支持基板に転写するステップであり、前記半導体層がトランジスタの活性層を形成する、ステップと、
活性層にチャネルを形成するステップと、
チャネルのそれぞれの側において活性層にソース及びドレインを形成するステップと、
ゲート誘電体をチャネルに堆積させ、チャネルにゲートを形成するステップであり、前記ゲートが前記ゲート誘電体によって前記チャネルから電気的に絶縁される、ステップと
を含むことを特徴とする、製造方法に関する。
半導体支持基板を用意するステップと、
半導体ドナー基板を用意するステップと、
支持基板の及び／又はドナー基板の表面に少なくとも１つの強誘電体層を形成するステップと、
ドナー基板に弱化ゾーンを形成して、転写されるべき半導体層の境界を定めるステップと、
ドナー基板を支持基板に接着するステップであり、各強誘電体層が接着界面に配置される、ステップと、
ドナー基板を弱化ゾーンに沿って取り外して、半導体層を支持基板に転写するステップであり、前記半導体層がトランジスタの活性層を形成する、ステップと、
活性層にチャネルを形成するステップと、
チャネルのそれぞれの側において活性層にソース及びドレインを形成するステップと、
ゲート誘電体をチャネルに堆積させ、チャネルにゲートを形成するステップであり、前記ゲートが前記ゲート誘電体によって前記チャネルから電気的に絶縁される、ステップと
を含むことを特徴とする、製造方法に関する。
【0019】
いくつかの実施形態において、前記少なくとも１つの強誘電体層が、薄い原子層堆積又はパルスレーザアブレーションによって形成される。
【0020】
本方法は、接着の前に、前記少なくとも１つの強誘電体層を熱処理することを含むことが好ましい。熱処理は５００℃～１０００℃の温度で実行されることが有利である。熱処理は２時間未満の持続時間にわたって実行されることが有利である。
【0021】
いくつかの実施形態では、弱化ゾーンを形成することは、水素原子及び／又はヘリウム原子をドナー基板に注入することを含む。
【0022】
いくつかの実施形態では、本方法は、接着前の、前記少なくとも１つの強誘電体層への１つ又は複数の表面処理を含み、前記処理は、洗浄、プラズマ処理、及び／又は化学的機械研磨を含む。
【0023】
本方法は、転写ステップの後に、１０００℃以下の温度でアニールすることを含むことが有利である。
【図面の簡単な説明】
【0024】
本発明の他の特徴及び利点は、添付の図面を参照して、以下の詳細な説明から明らかになるであろう。
【図1】知られているタイプのＮＣＦＥＴトランジスタの概略断面図である。
【図2】本発明の一実施形態による半導体オンインシュレータ基板を示す図である。
【図3】本発明による負性容量電界効果トランジスタの概略断面図である。
【図4A】本発明の一実施形態に従って半導体層が強誘電体層を備える支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図4B】本発明の一実施形態に従って半導体層が強誘電体層を備える支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図4C】本発明の一実施形態に従って半導体層が強誘電体層を備える支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図4D】本発明の一実施形態に従って半導体層が強誘電体層を備える支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図5A】本発明の第２の実施形態に従って強誘電体層がドナー基板に堆積され前記強誘電体層及び半導体層が支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図5B】本発明の第２の実施形態に従って強誘電体層がドナー基板に堆積され前記強誘電体層及び半導体層が支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図5C】本発明の第２の実施形態に従って強誘電体層がドナー基板に堆積され前記強誘電体層及び半導体層が支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図5D】本発明の第２の実施形態に従って強誘電体層がドナー基板に堆積され前記強誘電体層及び半導体層が支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図6A】本発明の第３の実施形態に従って第１の強誘電体層がドナー基板に堆積され前記第１の強誘電体層及び半導体層が第２の強誘電体層を備える支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図6B】本発明の第３の実施形態に従って第１の強誘電体層がドナー基板に堆積され前記第１の強誘電体層及び半導体層が第２の強誘電体層を備える支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図6C】本発明の第３の実施形態に従って第１の強誘電体層がドナー基板に堆積され前記第１の強誘電体層及び半導体層が第２の強誘電体層を備える支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図6D】本発明の第３の実施形態に従って第１の強誘電体層がドナー基板に堆積され前記第１の強誘電体層及び半導体層が第２の強誘電体層を備える支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【図6E】本発明の第３の実施形態に従って第１の強誘電体層がドナー基板に堆積され前記第１の強誘電体層及び半導体層が第２の強誘電体層を備える支持基板に転写される、半導体オンインシュレータ基板からＮＣＦＥＴトランジスタを製造するステップを示す図である。
【発明を実施するための形態】
【0025】
図２は、本発明によるＮＣＦＥＴトランジスタのためのＦＤＳＯＩ基板の一実施形態を示す。
【0026】
ＦＤＳＯＩ基板は、半導体材料で作られた支持基板１、支持基板に配置された強誘電体層２、及び強誘電体層に配置された活性層３を備える。「に（ｏｎ）」は、支持基板の底面から活性層の側の表面までの層を考慮する、層の相対位置を示す。層は、層の界面の範囲にわたり直接接触の状態で配置される。
【0027】
支持基板は単結晶であることが好ましい。他の実施形態では、支持基板は、半導体基板製造ラインで実施されるプロセスに適合すること、特に支持基板の形状及び汚染物質がない点でプロセスに適合することを条件として多結晶であってもよい。
【0028】
支持基板は、有利なことに、シリコンで作られていてもよいが、他の半導体材料が使用されてもよい。
【0029】
強誘電体層は、１０よりも大きい相対誘電率を有し、２０よりも大きい相対誘電率を有することが好ましい。
【0030】
いくつかの実施形態では、強誘電体層は、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、ハフニウムアルミネート、又は前記材料のうちの１つ若しくは複数を含む合金の層であってもよい。
【0031】
強誘電体層は、１～３０ｎｍの厚さを有し、１～１０ｎｍの厚さを有することがより有利である。
【0032】
活性層は、逆バイアストランジスタのチャネルを形成するのに適した単結晶半導体層である。
【0033】
活性層は、シリコンで、ゲルマニウムで、シリコン－ゲルマニウム合金で、砒化ガリウムで、リン化インジウムで、ヒ化ガリウム－インジウムで、グラフェンで、又は二硫化タングステンで作られている層であることが好ましい。
【0034】
活性層は、典型的には、１ｎｍ～１００ｎｍの厚さを有する。
【0035】
したがって、誘電特性を有する強誘電体層は、ＦＤＳＯＩ基板のＢＯＸ層を置き換える。
【0036】
したがって、前記強誘電体層により、この基板の活性層から形成されるトランジスタのチャネルを完全に空乏化するように境界を定めることが可能になる。
【0037】
強誘電体層により、さらに同時に、活性層を非常に迅速に制御するために強誘電性の分極効果を使用することが可能になる。
【0038】
言い換えれば、強誘電体層は２つの機能、すなわち、支持基板から活性層の電気絶縁、及び活性層の背部における強誘電性分極を併せ持つ。
【0039】
そのような基板が、負性容量電界効果トランジスタ（ＮＣＦＥＴ）、又はオン－オフ電流比（「Ｉｏｎ／Ｉｏｆｆ比」）が改善された（すなわち、１０５を超える比）任意の他の超高速スイッチングデバイス、例えばトンネル電界効果トランジスタ若しくは強誘電体電界効果トランジスタの用途のために使用されることが有利であり得る。
【0040】
図３は、本発明による埋込強誘電体層を備えるＦＤＳＯＩ基板に基づく負性容量電界効果トランジスタの概略断面図である。
【0041】
前記トランジスタは、その底面（又は背面）から表面（又は前面）まで連続して、支持基板１、強誘電体層２、及び活性層３ａを備え、前記トランジスタの領域３ｂはトランジスタのチャネルを形成している。チャネルは、ゲート絶縁層３０によって覆われ、ゲート絶縁層３０にゲート１０の電極２０が配置されている。
【0042】
ソース１１及びドレイン１２の電極２１及び電極２２は、ゲート１０を備える積層体の２つのそれぞれの側に配置されている。
【0043】
トランジスタは、閾値電圧を調節するためにバックゲート（示されていない）を備える。前記ゲートは、積層体からある距離に配置されていても又は支持基板に一体化されていてもよい。
【0044】
電子－チャネルトランジスタにおいては、負のバイアス電圧Ｖｂｂが、閾値電圧を増大させ漏れ電流を低減するために、バックゲートに印加され、以てトランジスタのオフ（すなわち、不動）状態中の電力消費を最小限に抑える。オン状態においては、正の電圧Ｖｂｂが印加されることにより閾値電圧を低下させ、電流フローを増大させる。
【0045】
正の電圧Ｖｂｂにより、強誘電体層が分極化されることになり、その結果、正電荷が、チャネルと接触した前記強誘電体層の上表面にあり、閾値電圧が大幅に低減される。反対に、負の電圧Ｖｂｂが、強誘電体層とトランジスタのチャネルとの間の界面に負電荷をもたらすように、強誘電体層の極性をスイッチングし、以て閾値電圧を実質的に増大させる。したがって、強誘電体層により、電圧Ｖｂｂの効果を増幅させることができる。
【0046】
ＮＣＦＥＴのバックゲートに印加されるバイアス電圧Ｖｂｂが、負の値から正の値に変わると、強誘電体層は極性を急激に変える。したがって、閾値電圧は高い値から低い値へと急激に増大し、それゆえに、閾値より下の傾斜は急になる。閾値より下の傾斜が急であればあるほど、ＯＮ状態とＯＦＦ状態の間のスイッチングはより速くなる。
【0047】
反対に、ホール－チャネルトランジスタにおいては、正の電圧Ｖｂｂが、トランジスタのオフ状態中にバックゲートに印加され、負の電圧Ｖｂｂが、オン状態において印加される。
【0048】
トランジスタのオン－オフ電流比は、スイッチング速度に比例する。ＮＣＦＥＴにおいては、この比は、１０５を超える値に到達してもよい。
【0049】
ＮＣＦＥＴトランジスタは、例えば高性能超低電力マイクロプロセッサなどの超大規模集積（ＶＬＳＩ）用途について特に注目されている（Ｗｕ他）。
【0050】
バックゲートの電圧Ｖｂｂは、ゲート絶縁層の容量、空乏活性層の容量、及びＢＯＸの容量を備える容量分圧器を介して閾値電圧ＶＴに影響を与える。知られているＮＣＦＥＴトランジスタの場合には、ＢＯＸ層は、電圧Ｖｂｂの大部分を吸収する。したがって、電圧Ｖｂｂの小部分のみ（ゲート絶縁層の厚さとＢＯＸの厚さとの間の比にほぼ等しい）が、閾値電圧を調節するために使用される。本発明によるＮＣＦＥＴトランジスタにおいては、基板が単一の強誘電性誘電体層を備えるため、知られているＮＣＦＥＴトランジスタと比較して誘電体層によって吸収される電圧を大幅に低減することが可能になる。
【0051】
ここで、スマートカット（ＳｍａｒｔＣｕｔ）（商標）層転写プロセスを使用して、本発明によるＮＣＦＥＴトランジスタを形成することを可能にする、ＦＤＳＯＩ基板を生産するための方法の様々なステップについて説明する。
【0052】
【0053】
出発点は、半導体支持基板１及び半導体ドナー基板８である。ドナー基板は、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、砒化ガリウム、リン化インジウム、ヒ化ガリウム－インジウム、グラフェン、又は二硫化タングステンを含むことができる。ドナー基板は、上記リストに属する材料のうちの１つからなる固体基板であってもよく、又は、少なくとも２つの異なる材料の積層体であって、２つの異なる材料のうちの少なくとも一方が、上記リストのうちの一部を形成し、転写されるべき層が前記材料から形成されなければならない、少なくとも２つの異なる材料の積層体を備えてもよい。
【0054】
図４Ａを参照すると、弱化ゾーン７は、半導体層３の境界を定めるように、ドナー基板８に形成されている。弱化ゾーン７は、予め決められた深さにおいてドナー基板８に形成され、予め決められた深さは実質的に半導体層３の厚さに相当し、半導体層３はチャネルを形成することを意図するものである。半導体層３は、典型的には、１ｎｍ～１００ｎｍの厚さを有する。弱化ゾーン７は、水素原子及び／又はヘリウム原子をドナー基板に注入することによって作成される。
【0055】
ドナー基板の表面には、任意選択的な処理が施されてもよい。この処理は、例示的な非限定的な例として、化学洗浄又はプラズマ活性化を含むことができる。
【0056】
図４Ｂを参照すると、強誘電体層２が支持基板１の表面に堆積されている。強誘電体層２は、１０よりも大きい相対誘電率を有し、２０よりも大きい相対誘電率を有することが好ましく、さらには１～３０ｎｍの厚さを有し、１～１０ｎｍの厚さを有することがより有利である。堆積技法は、例示的な非限定的な例として、原子薄層堆積（ＡＬＤ、用語「原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）」に対する頭文字）技法、又はパルスレーザアブレーション（ＰＬＤ、用語「パルスレーザアブレーション（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）」に対する頭文字）技法を含むことができる。
【0057】
強誘電体層２によって放出され、ドナー基板の接着と干渉しがちな揮発性生成物を除去するために、前記強誘電体層２の堆積後に熱処理を加えることは有用であり、必要である場合がある。前記熱処理は、５００℃～１０００℃の温度で実行されることが有利であり、２時間未満の持続時間にわたって実行されることが有利である。
【0058】
次いで、強誘電体層の表面処理を実行して、分子接着によって接着するための前記表面を用意する。この処理は、限定はしないが、洗浄ステップ及び／又はプラズマ処理ステップ及び／又は化学的機械研磨ステップのうちの１つ又は複数のステップを含むことができる。
【0059】
図４Ｃを参照すると、次いで、ドナー基板８が支持基板１に接着される。こうして強誘電体層２が、支持基板１とドナー基板８との間の接着界面に配置される。
【0060】
図４Ｄを参照すると、強誘電体層２を備える支持基板１に半導体層３を転写するために、ドナー基板の取り外しが弱化ゾーンに沿ってもたらされる。
【0061】
図５Ａ～５Ｄは、ＦＤＳＯＩ基板の製造方法の第２の実施形態のステップを示す。
【0062】
開始点は、第１の実施形態について説明されたものと同様なドナー基板８と支持基板１である。
【0063】
強誘電体層２は、図５Ａに示すようにドナー基板８に堆積される。堆積技法は、例示的な非限定的な例として、原子薄層堆積（ＡＬＤ）技法、又はパルスレーザアブレーション（ＰＬＤ）技法を含むことができる。
【0064】
強誘電体層２は、１０よりも大きい相対誘電率を有し、２０よりも大きい相対誘電率を有することが好ましく、さらには１～３０ｎｍの厚さを有し、１～１０ｎｍの厚さを有することがより有利である。
【0065】
基板の接着と干渉するおそれがある揮発性生成物を除去するために、強誘電体層２の堆積後に熱処理を加えることは有用であり、必要である場合がある。前記熱処理は、５００℃～１０００℃の温度で実行されることが有利であり、２時間未満の持続時間にわたって実行されることが有利である。
【0066】
図５Ｂを参照すると、次いで、強誘電体層２によって覆われている半導体層３の境界を定めるために、弱化ゾーン７がドナー基板８に形成される。半導体層３は、１ｎｍ～１００ｎｍの厚さを有する。弱化ゾーン７は、半導体層３の厚さプラス強誘電体層２の厚さに相当する深さでドナー基板８に形成される。弱化ゾーン７は、水素原子及び／又はヘリウム原子をドナー基板に注入することによって作成されることが好ましい。
【0067】
代替として、弱化ゾーン７は、強誘電体層２の堆積前にドナー基板８に形成されてもよい。次に、前記強誘電体層２が堆積される。支持基板の接着と干渉するおそれがある揮発性生成物を除去するために、強誘電体層２の堆積後に熱処理を加えることは有用であり、必要である場合がある。
【0068】
次いで、強誘電体層の表面処理を実行して、分子接着によって接着するための前記表面を用意する。この処理は、限定はしないが、洗浄ステップ及び／又はプラズマ処理ステップ及び／又は化学的機械研磨ステップのうちの１つ又は複数のステップを含むことができる。
【0069】
支持基板の表面には、任意選択的な処理が施されてもよい。この処理は、例示的な非限定的な例として、化学洗浄及び／又はプラズマ活性化を含むことができる。
【0070】
図５Ｃを参照すると、次いで、ドナー基板８が支持基板１に接着される。こうして強誘電体層２が、支持基板１とドナー基板８との間の接着界面に配置される。
【0071】
図５Ｄを参照すると、支持基板１に半導体層３及び強誘電体層２を転写するために、ドナー基板の取り外しが弱化ゾーンに沿ってもたらされる。
【0072】
図６Ａ～６Ｅは、ＦＤＳＯＩ基板の製造方法の第３の実施形態を示す。
【0073】
図６Ａに示すように、第１の強誘電体層２ａが支持基板１に堆積される。強誘電体層２ａは、１０よりも大きい相対誘電率を有し、２０よりも大きい相対誘電率を有することが好ましく、さらには０．５～１５ｎｍの厚さを有し、０．５～５ｎｍの厚さを有することがより有利である。図６Ｂに示すように、第２の強誘電体層２ｂがドナー基板８に堆積される。強誘電体層２ｂは、１０よりも大きい相対誘電率を有し、２０よりも大きい相対誘電率を有することが好ましく、さらには０．５～１５ｎｍの厚さを有し、０．５～５ｎｍの厚さを有することがより有利であり、層２ａ、２ｂの厚さの和は、１～３０ｎｍであることが有利であり、１～１０ｎｍであることが好ましい。
【0074】
堆積技法は、例示的な非限定的な例として、原子薄層堆積（ＡＬＤ）技法、又はパルスレーザアブレーション（ＰＬＤ）技法を含むことができる。第１の強誘電体層２ａ及び第２の強誘電体層２ｂは、同一の又は異なる技法を使用して堆積させてもよい。
【0075】
次いで熱処理を基板のそれぞれに加えてもよい。前記熱処理は、５００℃～１０００℃の温度で実行されることが有利であり、２時間未満の持続時間にわたって実行されることが有利である。第１の強誘電体層２ａの熱処理及び第２の強誘電体層２ｂの熱処理は、同一でもよく、又は異なっていてもよい。
【0076】
図６Ｃを参照すると、次いで、強誘電体層２ｂを備える半導体層３の境界を定めるために、弱化ゾーン７がドナー基板８に形成される。半導体層３は、１ｎｍ～１００ｎｍの厚さを有する。弱化ゾーン７は、半導体層３の厚さプラス強誘電体層２の厚さに相当する深さでドナー基板８に形成される。弱化ゾーン７は、水素原子及び／又はヘリウム原子をドナー基板に注入することによって作成されることが好ましい。
【0077】
代替として、弱化ゾーン７は、強誘電体層２ｂの堆積前にドナー基板８に形成されてもよい。次に、前記強誘電体層２ｂが堆積される。基板の接着と干渉するおそれがある揮発性生成物を除去するために、強誘電体層２ｂの堆積後に熱処理を加えることは有用であり、必要である場合がある。
【0078】
強誘電体層２ａ、２ｂの堆積後に、基板のそれぞれに表面処理が施されてもよい。
【0079】
表面処理は、限定はしないが、洗浄ステップ及び／又はプラズマ処理ステップ及び／又は化学的機械研磨ステップのうちの１つ又は複数のステップを含むことができる。
【0080】
処理は、第１の強誘電体層２ａに対して及び第２の強誘電体層２ｂに対して同一でもよく、又は異なっていてもよい。
【0081】
図６Ｄを参照すると、次いで、強誘電体層２ｂを備えるドナー基板８が強誘電体層２ａを備える支持基板１に接着される。こうして、強誘電体層２ａ及び２ｂが積層化され、共に、支持基板１とドナー基板８との間の接着界面に強誘電体層２を形成する。
【0082】
図６Ｅを参照すると、強誘電体層２ａを備える支持基板１に半導体層３及び強誘電体層２ｂを転写するために、ドナー基板の取り外しが弱化ゾーンに沿ってもたらされる。
【0083】
しかしながら、層転写プロセスはスマートカット（商標）プロセスに限定されるものではなく、したがって層転写プロセスでは、例えば、ドナー基板を１つ又は複数の強誘電体層を介して支持基板に接着し、次いで、半導体層に対する所望の厚さが得られるまで、ドナー基板を、支持基板に対向するドナー基板の面を介して薄くすることがあってもよい。この場合、ドナー基板に弱化ゾーンを形成する必要はない。
【0084】
層転写後、ＦＤＳＯＩ基板をアニールする１つ又は複数のステップが、１０００℃以下の温度で実行されることが好ましい場合がある。
【0085】
このアニーリングには、強誘電体材料の誘電率などの特質と共に、強誘電体層と、転写された半導体層との間の密着性を安定化させる効果がある。
【0086】
アニーリングは、単一のステップ、例えば、純粋に例示のためであり限定するものではないが、２００℃～１０００℃における緩やかな昇温、次いで１～２時間の持続時間にわたる１０００℃の水平域、その後に続く室温への急落、において実行されてもよい。
【0087】
代替として、アニールするステップは複数の別個のステップを有し、このことはより有利である。純粋に例示的な非限定的な例として、最初のアニーリングは、オーブンで、８００℃における２～５時間の水平域を含む５００～８００℃で実行される。本ステップの後に、３０秒～数分の持続時間にわたる１０００℃における急速熱アニーリング（ＲＴＡ）が続く。
【0088】
加えて、転写後、注入に関連する欠陥を治すために、及び／又は粗さを低減するために半導体層の表面の仕上げ処理を実行することができる。
【0089】
次いで、上述のステップにより生成された基板からＮＣＦＥＴトランジスタを形成することができる。図３を参照すると、ゲート誘電体層３０が活性層３のゾーンに堆積されており、活性層３はトランジスタのチャネル３ｂを形成することを意図するものである。前記誘電体層の厚さ及び材料は、トランジスタの仕様において事前設定された電気的条件、例えば、誘電体容量の値、及びトンネル電流がそこから生成される最小厚さを満足するように選択される。限定的でなく例示として、そのような層が酸化シリコン又は良好な電気絶縁性を有する別の酸化物から形成されてもよい。
【0090】
次いで、導電材料で作られたゲート電極２０が、誘電体層３０に形成される。導電材料で作られたソース電極２１及びドレイン電極２２が、ゲート誘電体層がソース電極２１とドレイン電極２２との間に配置されるように、活性層３に直接形成される。典型的には、ソース領域、チャネル領域及びドレイン領域は、ゾーンの、それぞれの電極を形成することを意図した、活性層をドーピングするステップによって形成される。ソース電極及びドレイン電極は、誘電体及びゲート電極の堆積前又は後に形成されてもよい。
【0091】
複数のトランジスタが、複数の誘電体層並びに複数のドレイン電極、ソース電極及びゲート電極を、形成されるＮＣＦＥＴトランジスタよりも大きな寸法の単一基板に堆積させることによって、生成されてもよい。次いで、個々のＮＣＦＥＴトランジスタを分離するために、基板を切断する。
【0092】
（参考文献）
Hu et al, Negative Capacitance Enables FinFET and FDSOI Scaling to 2 nm Node, 2017 IEEE International Electron Devices Meeting (IEDM)
US 2020/0066867
Hu et al, Negative Capacitance Enables FinFET and FDSOI Scaling to 2 nm Node, 2017 IEEE International Electron Devices Meeting (IEDM)
US 2020/0066867
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【国際調査報告】