特表 2024-511241 ＮＡＮＤフラッシュメモリ用の放電回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-13

(54)【発明の名称】ＮＡＮＤフラッシュメモリ用の放電回路

(51)【国際特許分類】

   G11C 16/14 20060101AFI20240306BHJP

   G11C 16/04 20060101ALI20240306BHJP

【ＦＩ】

G11C16/14 100

G11C16/04 170

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022578908

(86)(22)【出願日】2022-02-18

(85)【翻訳文提出日】2022-12-20

(86)【国際出願番号】 CN2022076858

(87)【国際公開番号】W WO2023155139

(87)【国際公開日】2023-08-24

(81)【指定国・地域】

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ウェイウェイ・ヘ

(72)【発明者】

【氏名】リャン・チアオ

(72)【発明者】

【氏名】ミンシャン・レイ

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225DC12

5B225EA05

5B225FA01

5B225FA02

(57)【要約】

本開示は、消去動作後にメモリデバイスを放電する方法を提供する。この方法は、メモリデバイスのソース線を接地するステップと、放電トランジスタのゲート端子とソース線との間の電圧差を一定に維持することにより、メモリデバイスのビット線をソース線に接続するために、放電トランジスタをオンにするステップと、を含む。この方法はまた、ソース線の電位を第１の所定の値と比較するステップと、ソース線の電位が第１の所定の値よりも低い場合、放電トランジスタのゲート端子をフローティングにするステップと、を含む。

【特許請求の範囲】

【請求項1】

消去動作後にメモリデバイスを放電するための放電回路であって、
前記メモリデバイスのビット線とソース線とを接続する放電トランジスタと、
前記ソース線に接続され、前記ソース線の電位を所定の値と比較するように構成されたソース線検出回路と、
前記放電トランジスタと前記ソース線との間の一定の電圧差を維持するように構成されたゲート放電回路であって、前記放電トランジスタと前記ソース線に印加される前記一定の電圧差が前記放電トランジスタをスイッチオンする、ゲート放電回路と、
を備える、放電回路。

【請求項2】

前記放電トランジスタが金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、
前記ＭＯＳＦＥＴのゲート端子が前記ゲート放電回路に接続されており、
前記ＭＯＳＦＥＴのソース端子が前記ソース線に接続されており、
前記ＭＯＳＦＥＴのドレイン端子が前記ビット線に接続されている、
請求項１に記載の放電回路。

【請求項3】

前記ゲート放電回路が、直列に接続されたダイオードのセットを含む、請求項１に記載の放電回路。

【請求項4】

前記ダイオードのセットの各々が、前記一定の電圧差が調整可能であるようにスイッチと並列に接続される、請求項３に記載の放電回路。

【請求項5】

前記ゲート放電回路は、前記ダイオードのセットと直列に接続されたスイッチングトランジスタをさらに含む、請求項３に記載の放電回路。

【請求項6】

前記ゲート放電回路は、前記スイッチングトランジスタをオンにするためのスイッチング電圧を提供するように構成された電圧レベルシフタをさらに含む、請求項５に記載の放電回路。

【請求項7】

前記ダイオードのセットは、実効ダイオードとして構成されたＭＯＳＦＥＴを含み、前記ＭＯＳＦＥＴのゲート端子は、前記ＭＯＳＦＥＴのドレイン端子に接続される、請求項３に記載の放電回路。

【請求項8】

前記ＭＯＳＦＥＴがｐチャネルＭＯＳＦＥＴである、請求項７に記載の放電回路。

【請求項9】

前記ソース線検出回路が、
演算増幅器と、
抵抗分圧器と、
前記抵抗分圧器と並列に接続されたキャパシタであって、
前記キャパシタの第１の端部と前記抵抗分圧器とが接続されており、
前記キャパシタの第２の端部と前記抵抗分圧器とが接地されている、
キャパシタと、
を含む、請求項１に記載の放電回路。

【請求項10】

前記ソース線検出回路が、前記キャパシタの前記第１の端部と前記抵抗分圧器とを電源に接続するプルアップトランジスタをさらに備え、前記プルアップトランジスタが前記演算増幅器の出力によって制御される、
請求項９に記載の放電回路。

【請求項11】

前記抵抗分圧器は、第２の抵抗器と直列に接続された第１の抵抗器を含み、前記第２の抵抗器は、調整可能な抵抗を含む、請求項９に記載の放電回路。

【請求項12】

前記演算増幅器が、前記キャパシタの前記第１の端部および前記抵抗分圧器の電位を介して前記所定の値を設定するように構成されており、
前記演算増幅器の負の入力が基準電圧に接続されており、
前記演算増幅器の正の入力が前記抵抗分圧器の中間点に接続されている、
請求項９に記載の放電回路。

【請求項13】

前記演算増幅器が、前記ソース線の前記電位を前記所定の値と比較するように構成されており、
前記演算増幅器の負の入力が前記ソース線に接続されており、
前記演算増幅器の正の入力が前記キャパシタの前記第１の端部と前記抵抗分圧器とに接続されている、
請求項９に記載の放電回路。

【請求項14】

前記ソース線が接地されている、請求項１に記載の放電回路。

【請求項15】

前記ソース線を通って流れる放電電流を調整するように構成された電流源
をさらに備える、請求項１４に記載の放電回路。

【請求項16】

消去動作後にメモリデバイスを放電する方法であって、
前記メモリデバイスのソース線を接地するステップと、
放電トランジスタのゲート端子と前記ソース線との間の電圧差を一定に維持することにより、前記メモリデバイスのビット線を前記ソース線に接続するために、前記放電トランジスタをオンに切り替えるステップと、
前記ソース線の電位を第１の所定の値と比較するステップと、
前記ソース線の前記電位が前記第１の所定の値よりも低い場合、前記放電トランジスタの前記ゲート端子をフローティングにするステップと、
を含む、方法。

【請求項17】

前記ソース線の前記電位を第２の所定の値と比較するステップであって、前記第２の所定の値が前記第１の所定の値よりも小さい、ステップ
をさらに含む、請求項１６に記載の方法。

【請求項18】

前記ソース線の前記電位が前記第２の所定の値よりも低い場合に、前記放電トランジスタの前記ゲート端子を接地するステップ
をさらに含む、請求項１７に記載の方法。

【請求項19】

前記第１の所定の値が３Ｖ～５Ｖの間の範囲にある、請求項１７に記載の方法。

【請求項20】

前記第２の所定の値が０．５Ｖ～３Ｖの間の範囲にある、請求項１７に記載の方法。

【請求項21】

前記ソース線を通って流れる放電電流を電流源によって調整するステップ
をさらに含む、請求項１６に記載の方法。

【請求項22】

前記第１の所定の値を前記放電トランジスタのソース／ドレイン接合破壊電圧よりも小さく設定するステップ
をさらに含む、請求項１６に記載の方法。

【請求項23】

前記消去動作は、前記メモリデバイスの前記ビット線および前記ソース線を通って流れるゲート誘起ドレインリーク（ＧＩＤＬ）電流によって支援される、請求項１６に記載の方法。

【請求項24】

ソース線と複数のビット線とに接続された複数のメモリストリングを含むメモリブロックと、
周辺回路と、
を備え、前記周辺回路が、
消去動作後に前記メモリブロックを放電するように構成された放電回路を含み、前記放電回路が、
複数の放電トランジスタの各々が前記ソース線を対応するビット線に接続するように構成されている、複数の放電トランジスタと、
前記ソース線に接続され、前記ソース線の電位を所定の値と比較するように構成されたソース線検出回路と、
前記複数の放電トランジスタのゲート端子と前記ソース線との間の一定の電圧差を維持するように構成されたゲート放電回路と、
を含む、メモリデバイス。

【請求項25】

前記複数のビット線が前記ソース線に接続されるように、前記複数の放電トランジスタが前記消去動作中にオンに切り替えられる、請求項２４に記載のメモリデバイス。

【請求項26】

前記消去動作の間、前記複数のビット線と前記ソース線とに消去電圧が印加される、請求項２５に記載のメモリデバイス。

【請求項27】

ゲート誘起ドレインリーク（ＧＩＤＬ）電流が、前記複数のビット線および前記ソース線のそれぞれを通って流れ、前記消去動作を支援する、請求項２６に記載のメモリデバイス。

【請求項28】

ソース線と複数のビット線とに接続された複数のメモリストリングを含むメモリブロック、および
周辺回路
を備えるメモリデバイスであって、前記周辺回路が、
消去動作後に前記メモリブロックを放電するように構成された放電回路を含み、前記放電回路が、
複数の放電トランジスタの各々が前記ソース線を対応するビット線に接続するように構成されている、複数の放電トランジスタ、
前記ソース線に接続され、前記ソース線の電位を所定の値と比較するように構成されたソース線検出回路、および
前記複数の放電トランジスタのゲート端子と前記ソース線との間の一定の電圧差を維持するように構成されたゲート放電回路
を含む、
メモリデバイスと、
メモリチャネルを介して前記メモリデバイスを管理するように構成されたメモリコントローラと、
を備える、メモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、半導体技術の分野に関し、より詳細には、ＮＡＮＤフラッシュメモリ用の放電回路に関する。

【背景技術】

【0002】

製造コストを削減し、記憶密度を高めるために、メモリデバイスがより小さなダイサイズに縮小するにつれて、プロセス技術の制限と信頼性の問題により、プレーナメモリセルのスケーリングが課題に直面している。３次元（３Ｄ）メモリアーキテクチャは、平面メモリセルの密度と性能の制限に対処できる。

【0003】

３Ｄ ＮＡＮＤフラッシュメモリでは、メモリアレイは、基板上に垂直に配置された複数のメモリストリングを含むことができ、各メモリストリングは、垂直に積み重ねられた複数のメモリセルを有する。そのため、単位面積あたりの記憶密度を大幅に向上させることができる。

【0004】

プログラムおよび読み取り動作は、メモリページ内のワード線を共有するすべてのメモリセルに対して実行され得るが、通常、消去動作は、共通のソース線を共有するメモリブロック内のすべてのメモリセルに対して実行される。消去動作中、共通ソース線または基板のｎウェルに消去電圧（約２０Ｖ）を印加され得、ワード線が接地され得る。メモリストリングのチャネル層の電位は下から上に徐々に上げられ得る。

【0005】

垂直に積み重ねられたメモリセルの数の増加に伴い、消去速度を向上させるために、メモリストリングの上部にあるビット線にも消去電圧が印加され得る。さらに、メモリストリング内のチャネル層の電位が消去電圧にすばやく到達できるように、ゲート誘起ドレインリーク（ＧＩＤＬ： ｇａｔｅ－ｉｎｄｕｃｅｄ－ｄｒａｉｎ－ｌｅａｋａｇｅ）電流を導入して消去動作を支援することができる。消去動作の後、ＧＩＤＬ電流を除去し、共通ソース線とビット線の高電位を放電する必要がある。放電は、共通ソース線と対応するビット線との間に接続された放電トランジスタを介して行うことができるが、放電動作のタイミングが重要である。

【発明の概要】

【課題を解決するための手段】

【0006】

ＮＡＮＤフラッシュメモリを放電するための放電回路および方法の実施形態が、本開示において説明される。

【0007】

本開示の一態様は、消去動作後にメモリデバイスを放電するための放電回路を提供する。放電回路は、メモリデバイスのビット線とソース線とを接続する放電トランジスタを含む。放電回路は、ソース線に接続され、ソース線の電位を所定の値と比較するように構成されたソース線検出回路も含む。放電回路は、放電トランジスタとソース線との間の一定の電圧差を維持するように構成されたゲート放電回路であって、放電トランジスタとソース線に印加される一定の電圧差は、放電トランジスタをスイッチオンする、ゲート放電回路、をさらに含む。

【0008】

いくつかの実施形態では、放電トランジスタは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴのゲート端子はゲート放電回路に接続されている。ＭＯＳＦＥＴのソース端子はソース線に接続されており、ＭＯＳＦＥＴのドレイン端子はビット線に接続されている。

【0009】

いくつかの実施形態では、ゲート放電回路は、直列に接続されたダイオードのセットを含む。

【0010】

いくつかの実施形態では、ゲート放電回路は、ダイオードのセットと直列に接続されたスイッチングトランジスタをさらに含む。

【0011】

いくつかの実施形態では、ゲート放電回路は、スイッチングトランジスタをオンにするためのスイッチング電圧を提供するように構成された電圧レベルシフタをさらに含む。

【0012】

いくつかの実施形態では、ダイオードのセットは、実効ダイオードとして構成されたＭＯＳＦＥＴを含み、ＭＯＳＦＥＴのゲート端子は、ＭＯＳＦＥＴのドレイン端子に接続される。いくつかの実施形態では、ＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴである。

【0013】

いくつかの実施形態では、ソース線検出回路は、演算増幅器と、抵抗分圧器と、抵抗分圧器と並列に接続されたキャパシタとを含む。キャパシタの第１の端部と抵抗分圧器とが接続されている。キャパシタの第２の端部と抵抗分圧器とが接地されている。

【0014】

いくつかの実施形態では、ソース線検出回路はまた、キャパシタの第１の端部と抵抗分圧器とを電源に接続するプルアップトランジスタを含む。プルアップトランジスタは、演算増幅器の出力によって制御される。

【0015】

いくつかの実施形態では、抵抗分圧器は、第２の抵抗器と直列に接続された第１の抵抗器を含む。第２の抵抗器は調整可能な抵抗を含む。

【0016】

いくつかの実施形態では、演算増幅器は、キャパシタの第１の端部および抵抗分圧器の電位を介して所定の値を設定するように構成されている。演算増幅器の負の入力は基準電圧に接続されており、演算増幅器の正の入力は抵抗分圧器の中間点に接続されている。

【0017】

いくつかの実施形態では、演算増幅器は、ソース線の電位を所定の値と比較するように構成されている。演算増幅器の負の入力はソース線に接続されており、演算増幅器の正の入力はキャパシタの第１の端部と抵抗分圧器とに接続されている。

【0018】

いくつかの実施形態では、ソース線が接地されている。

【0019】

いくつかの実施形態では、放電回路は、ソース線を通って流れる放電電流を調整するように構成された電流源をさらに含む。

【0020】

本開示の別の態様は、消去動作後にメモリデバイスを放電する方法を提供する。本方法は、メモリデバイスのソース線を接地するステップと、放電トランジスタのゲート端子とソース線との間の電圧差を一定に維持することにより、メモリデバイスのビット線をソース線に接続する放電トランジスタをオンに切り替えるステップと、を含む。本方法はまた、ソース線の電位を第１の所定の値と比較するステップと、ソース線の電位が第１の所定の値よりも低い場合、放電トランジスタのゲート端子をフローティングするステップと、を含む。

【0021】

いくつかの実施形態では、本方法は、ソース線の電位を第２の所定の値と比較するステップであって、第２の所定の値が第１の所定の値よりも小さい、ステップ、も含む。

【0022】

いくつかの実施形態では、本方法は、ソース線の電位が第２の所定の値よりも低い場合に、放電トランジスタのゲート端子を接地するステップをさらに含む。

【0023】

いくつかの実施形態では、方法はまた、ソース線を通って流れる放電電流を電流源によって調整するステップを含む。

【0024】

いくつかの実施形態では、本方法は、第１の所定の値を、放電トランジスタのソース／ドレイン接合破壊電圧よりも小さく設定するステップをさらに含む。

【0025】

本開示のさらに別の態様は、メモリブロックと周辺回路とを有するメモリデバイスを提供する。メモリブロックは、ソース線と複数のビット線とに接続された複数のメモリストリングを含む。周辺回路は、消去動作後にメモリブロックを放電するように構成された放電回路を含む。放電回路は、複数の放電トランジスタを含む。各放電トランジスタは、ソース線を対応するビット線に接続するように構成されている。放電回路は、ソース線に接続され、ソース線の電位を所定の値と比較するように構成されたソース線検出回路も含む。放電回路は、複数の放電トランジスタのゲート端子とソース線との間の電圧差を一定に維持するように構成されたゲート放電回路をさらに含む。

【0026】

本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らして、当業者によって理解され得る。

【0027】

本明細書に組み込まれ、明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明とともに、本開示の原理を説明し、当業者が本開示を作成および使用できるようにするのにさらに役立つ。

【図面の簡単な説明】

【0028】

【図1A】本開示のいくつかの実施形態による、ＮＡＮＤフラッシュメモリを有するメモリシステムを示す図である。

【図1B】本開示のいくつかの実施形態による、ＮＡＮＤフラッシュメモリを有するメモリシステムを示す図である。

【図1C】本開示のいくつかの実施形態による、ＮＡＮＤフラッシュメモリを有するメモリシステムを示す図である。

【図2A】本開示のいくつかの実施形態による、ＮＡＮＤフラッシュメモリの概略回路図である。

【図2B】本開示のいくつかの実施形態による、三次元（３Ｄ）ＮＡＮＤフラッシュメモリの斜視図である。

【図3】本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤフラッシュメモリおよび第１の放電回路を示す図である。

【図4A】本開示のいくつかの実施形態による、消去動作および放電動作中に使用される波形を示す図である。

【図4B】本開示のいくつかの実施形態による、消去動作および放電動作中に使用される波形を示す図である。

【図5】本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤフラッシュメモリおよび第２の放電回路を示す図である。

【図6】本開示のいくつかの実施形態による、消去および放電動作中に使用される波形を示す図である。

【図7】本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤフラッシュメモリを放電するための方法を示す図である。

【図8A】本開示のいくつかの実施形態による、ゲート放電回路の概略図である。

【図8B】本開示のいくつかの実施形態による、ゲート放電回路の概略図である。

【図9】本開示のいくつかの実施形態による、ソース線（ＳＬ）検出回路の概略図である。

【図10】本開示のいくつかの実施形態による、ＳＬ検出回路の所定の値を設定する方法を示す図である。

【図11】本開示のいくつかの実施形態による、入力電圧を所定の値と比較する方法を示す図である。

【発明を実施するための形態】

【0029】

本発明の特徴および利点は、同様の参照文字が全体を通して対応する要素を識別する図面と併せて解釈すると、以下に示す詳細な説明からより明らかになるであろう。図面において、同様の参照番号は一般に、同一、機能的に類似、および／または構造的に類似の要素を示す。

【0030】

以下、図面を参照して本開示の実施形態について説明する。

【0031】

特定の構成および配置が論じられているが、これは例示のみを目的として行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも使用できることが明らかであろう。

【0032】

本明細書における「一実施形態」、「実施形態」、「例示的実施形態」、「いくつかの実施形態」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含むことができることを示すが、すべての実施形態が必ずしも特定の特徴、構造、または特徴を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すわけではない。さらに、特定の機能、構造、または特徴が実施形態に関連して説明されている場合、明示的に記載されているかどうかにかかわらず、他の実施形態に関連してそのような機能、構造、または特徴に影響を与えることは、当業者の知識の範囲内である。

【0033】

一般に、用語は文脈での用法から少なくとも部分的に理解することができる。例えば、本明細書で使用される用語「１つまたは複数」は、少なくとも部分的に文脈に依存して、任意の特徴、構造、または特徴を単数で説明するために使用することができ、または、複数の意味で特徴、構造、または特性の組み合わせを説明するために使用できる。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、少なくとも部分的に文脈に応じて、単数の用法を伝える、または複数の用法を伝えると理解することができる。さらに、「に基づく」という用語は、要素の排他的なセットを伝えることを必ずしも意図するものではなく、代わりに、少なくとも部分的に文脈に応じて、必ずしも明示的に説明されていない追加の要素の存在を許容する場合があると理解することができる。

【0034】

本明細書で使用される用語「公称（ｎｏｍｉｎａｌ）／公称（ｎｏｍｉｎａｌｌｙ）」は、製品または処理の設計段階で、所望の値を上回るおよび／または下回る値の範囲とともに設定される構成要素または処理ステップの特性またはパラメータの所望の値または目標値を指す。値の範囲は、製造処理または公差のわずかな変動によるものであってもよい。本明細書で使用される「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、範囲内で変化する特定の量の値を示し得る。

【0035】

図１Ａは、本開示のいくつかの実施形態による、メモリシステム１０を有する例示的なシステムＳ１のブロック図を示す。システムＳ１は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車載コンピュータ、ゲームコンソール、プリンター、ポジショニングデバイス、ウェアラブル電子デバイス、スマートセンサー、仮想現実（ＶＲ： ｖｉｒｔｕａｌ ｒｅａｌｉｔｙ）デバイス、拡張現実（ＡＲ： ａｕｇｍｅｎｔｅｄ ｒｅａｌｉｔｙ）デバイス、またはストレージを備えたその他の適切な電子デバイスであってもよい。メモリシステム１０（ＮＡＮＤメモリシステムともいう）は、ＮＡＮＤフラッシュメモリ１００とホストコントローラ２０（メモリコントローラともいう）とを含む。メモリシステム１０は、メモリコントローラ２０を介してホストコンピュータ１５と通信することができ、メモリコントローラ２０は、メモリチャネル３０を介してＮＡＮＤフラッシュメモリ１００に接続され得る。いくつかの実施形態では、メモリシステム１０は２つ以上のＮＡＮＤフラッシュメモリ１００を有していてもよく、各ＮＡＮＤフラッシュメモリ１００はメモリコントローラ２０によって管理され得る。

【0036】

いくつかの実施形態では、ホストコンピュータ１５は、中央処理装置（ＣＰＵ： ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）などの電子デバイスのプロセッサ、またはアプリケーションプロセッサ（ＡＰ： ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）などのシステムオンチップ（ＳｏＣ： ｓｙｓｔｅｍ－ｏｎ－ｃｈｉｐ）を含んでいてもよい。ホストコンピュータ１５は、ＮＡＮＤメモリシステムまたはメモリシステム１０に記憶されるデータを送信するか、またはメモリシステム１０を読み取ることによってデータを検索する。

【0037】

メモリコントローラ２０は、ホストコンピュータ１５から受信したＩ／Ｏ要求を処理し、データの完全性および効率的な記憶を保証し、ＮＡＮＤフラッシュメモリ１００を管理することができる。メモリチャネル３０は、データバスを介してメモリコントローラ２０とＮＡＮＤフラッシュメモリ１００との間のデータおよび制御通信を提供することができる。

【0038】

メモリコントローラ２０および１つまたは複数のＮＡＮＤフラッシュメモリ１００は、様々なタイプのストレージデバイスに統合することができ、例えば、ユニバーサルフラッシュストレージ（ＵＦＳ： ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ ｓｔｏｒａｇｅ）パッケージまたはｅＭＭＣパッケージなどの同じパッケージに含めることができる。すなわち、メモリシステム１０は、様々なタイプの最終電子製品に実装およびパッケージ化することができる。図１Ｂに示す一例では、メモリコントローラ２０および単一のＮＡＮＤフラッシュメモリ１００をメモリカード２６に統合することができる。メモリカード２６は、ＰＣカード（ＰＣＭＣＩＡ： ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ、パーソナルコンピュータメモリカード国際協会）、ＣＦカード、スマートメディア（ＳＭ： ｓｍａｒｔ ｍｅｄｉａ）カード、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣマイクロ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ＵＦＳなどを含み得る。メモリカード２６は、メモリカード２６をホスト（例えば、図１６のホストコンピュータ１５）に結合するメモリカードコネクタ２４をさらに含んでいてもよい。図１Ｃに示す別の例では、メモリコントローラ２０および複数のＮＡＮＤフラッシュメモリ１００を、ソリッドステートドライブ（ＳＳＤ： ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）２７に統合することができる。ＳＳＤ２７は、ＳＳＤ２７をホスト（例えば、図１Ａのホストコンピュータ１５）に結合するＳＳＤコネクタ２８をさらに含んでいてもよい。

【0039】

図１Ａを参照すると、ＮＡＮＤフラッシュメモリ１００（すなわち、「フラッシュ」、「ＮＡＮＤフラッシュ」または「ＮＡＮＤ」）は、メモリチップ（パッケージ）、メモリダイ、またはメモリダイの任意の部分であってもよく、その各々が複数のメモリブロック１０３を含み得る１つまたは複数のメモリプレーン１０１を含み得る。各メモリプレーン１０１で同一の同時動作を行うことができる。サイズがメガバイト（ＭＢ： ｍｅｇａｂｙｔｅｓ）であり得るメモリブロック１０３は、消去動作を実行するための最小サイズである。図１Ａに示すように、例示的なＮＡＮＤフラッシュメモリ１００は４つのメモリプレーン１０１を含み、各メモリプレーン１０１は６つのメモリブロック１０３を含む。各メモリブロック１０３は、複数のメモリセルを含むことができ、各メモリセルは、ビット線およびワード線などの相互接続を介してアドレス指定することができる。ビット線とワード線は垂直に（例えば、それぞれ行と列に）配置することができ、金属線のアレイを形成する。ビット線とワード線の方向は、図１Ａでそれぞれ「ＢＬ」と「ＷＬ」とラベル付けされている。本開示では、１つまたは複数のメモリブロック１０３を「メモリアレイ」または「アレイ」と呼ぶこともできる。メモリアレイはメモリデバイスのコア領域であり、ストレージ機能を実行する。

【0040】

ＮＡＮＤフラッシュメモリ１００は、メモリプレーン１０１を取り囲む領域である周辺回路領域１０５も含む。周辺回路とも呼ばれる周辺回路領域１０５は、メモリアレイの機能をサポートするために、多くのデジタル、アナログ、および／または混合信号回路、例えば、ページバッファ／センスアンプ５０、行デコーダ／ワード線ドライバ４０、列デコーダ／ビット線ドライバ６０、および制御回路７０を含む。制御回路７０は、当業者には明らかなように、レジスタ、トランジスタ、ダイオード、キャパシタ、抵抗器などの能動および／または受動半導体デバイスを含む。周辺回路領域１０５の制御回路７０は、メモリブロック１０３内のＮＡＮＤメモリストリングの選択メモリセルに対するプログラム動作を開始するように構成することができる。いくつかの実装形態では、制御回路７０は、インターフェースを介してメモリコントローラ（例えば、メモリコントローラ２０）からプログラムコマンドを受け取り、それに応じて、周辺回路領域１０５に配置された少なくとも行デコーダ／ワード線ドライバ、列デコーダ／ビット線ドライバ、および電圧発生器に制御信号を送信して、選択メモリセルに対するプログラム動作を開始する。

【0041】

図１Ａのメモリシステム１０およびＮＡＮＤフラッシュメモリ１００における電子部品のレイアウトは、一例として示されていることに留意されたい。メモリシステム１０およびＮＡＮＤフラッシュメモリ１００は、他のレイアウトを有することができ、追加の構成要素を含んでいてもよい。例えば、ＮＡＮＤフラッシュメモリ１００は、高電圧チャージポンプ、Ｉ／Ｏ回路なども有することができる。メモリシステム１０はまた、ファームウェア、データスクランブラなどを含み得る。いくつかの実施形態では、周辺回路領域１０５およびメモリアレイは、別個のウエハ上に独立して形成され、次いでウエハボンディングによって互いに接続され得る。

【0042】

図２Ａは、本開示のいくつかの実施形態によるＮＡＮＤフラッシュメモリ１００の概略図を示す。ＮＡＮＤフラッシュメモリ１００は、１つまたは複数のメモリブロック１０３を含む。各メモリブロック１０３は、メモリストリング２１２を含む。各メモリストリング２１２は、メモリセル３４０を含む。同じワード線を共有するメモリセル３４０は、メモリページ４４８を形成する。メモリストリング２１２はまた、それぞれボトム選択ゲート（ＢＳＧ： ｂｏｔｔｏｍ ｓｅｌｅｃｔ ｇａｔｅ）３３２およびトップ選択ゲート（ＴＳＧ： ｔｏｐ ｓｅｌｅｃｔ ｇａｔｅ）３３４によって制御される少なくとも１つの電界効果トランジスタ（例えば、ＭＯＳＦＥＴ）を各端部に含むことができる。上部選択トランジスタ３３４－Ｔのドレイン端子はビット線３４１に接続することができ、下部選択トランジスタ３３２－Ｔのソース端子はアレイ共通ソース（ＡＣＳ： ａｒｒａｙ ｃｏｍｍｏｎ ｓｏｕｒｃｅ）４４６に接続することができる。ＡＣＳ４４６は、メモリブロック全体のメモリストリング２１２によって共有することができ、共通ソース線とも呼ばれる。

【0043】

ＮＡＮＤフラッシュメモリ１００はまた、メモリブロック１０３の機能をサポートするために、多くのデジタル、アナログ、および／または混合信号回路を含む周辺回路、例えば、ページバッファ／感知増幅器５０、行デコーダ／ワード線ドライバ４０、列デコーダ／ビット線ドライバ６０、制御回路７０、電圧発生器６５および入出力バッファ５５を含み得る。これらの回路は、当業者には明らかなように、トランジスタ、ダイオード、キャパシタ、抵抗器などの能動および／または受動半導体デバイスを含むことができる。いくつかの実施形態では、周辺回路は、ゲート誘起ドレインリーク（ＧＩＤＬ： ｇａｔｅ－ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）電流によって支援される消去動作をサポートし得る。

【0044】

メモリブロック１０３は、ワード線（「ＷＬ： ｗｏｒｄ ｌｉｎｅｓ」）３３３、下部選択ゲート（「ＢＳＧ： ｂｏｔｔｏｍ ｓｅｌｅｃｔ ｇａｔｅｓ」）３３２、および上部選択ゲート（「ＴＳＧ： ｔｏｐ ｓｅｌｅｃｔ ｇａｔｅｓ」）３３４を介して行デコーダ／ワード線ドライバ４０と結合することができる。メモリブロック１０３は、ビット線（「ＢＬ： ｂｉｔ ｌｉｎｅｓ」）３４１を介してページバッファ／センス増幅器５０と結合することができる。行デコーダ／ワード線ドライバ４０は、制御回路７０によって提供されるＸパス制御信号に応答して、ＮＡＮＤフラッシュメモリ１００上のメモリブロック１０３のうちの１つを選択することができる。行デコーダ／ワード線ドライバ４０は、Ｘパス制御信号に従って電圧発生器６５から提供される電圧をワード線に伝達することができる。読み取りおよびプログラミング動作中、行デコーダ／ワード線ドライバ４０は、制御回路７０から受信したＸパス制御信号に応じて、読み出し電圧Ｖ_ｒｅａｄおよびプログラム電圧Ｖ_ｐｇｍを選択されたワード線に伝達し、パス電圧Ｖ_ｐａｓｓを選択されていないワード線に伝達することができる。

【0045】

列デコーダ／ビット線ドライバ６０は、制御回路７０から受信したＹパス制御信号に従って、禁止電圧Ｖ_{ｉｎｈｉｂｉｔ}を選択されていないビット線に転送し、選択されたビット線をグランドに接続することができる。換言すれば、列デコーダ／ビット線ドライバ６０は、制御回路７０からのＹパス制御信号に従って、１つまたは複数のメモリストリング２１２を選択または選択解除するように構成することができる。ページバッファ／センス増幅器５０は、制御回路７０からの制御信号Ｙパス制御に従って、メモリブロック１０３からデータを読み取り、メモリブロック１０３にデータをプログラム（書き込み）するように構成することができる。例えば、ページバッファ／センス増幅器５０は、１つのメモリページ４４８にプログラムされる１ページのデータを記憶することができる。別の例では、ページバッファ／センス増幅器５０は、データが各メモリセル３４０に適切にプログラムされたことを保証するために検証動作を実行することができる。さらに別の例では、読み出し動作中に、ページバッファ／センス増幅器５０は、メモリセル３４０の論理状態（すなわちデータ）を反映するビット線３４１を通って流れる電流を感知し、小信号を測定可能な倍率まで増幅することができる。

【0046】

入出力バッファ５５は、アドレスＡＤＤＲまたはコマンドＣＭＤだけでなく、ページバッファ／センスアンプ５０から／へＩ／Ｏデータを制御回路７０に転送することができる。いくつかの実施形態では、入出力バッファ５５は、メモリコントローラ２０（図１Ａ）とＮＡＮＤフラッシュメモリ１００との間のインターフェースとして機能することができる。

【0047】

制御回路７０は、入出力バッファ５５によって転送されたコマンドＣＭＤに応答して、ページバッファ／センスアンプ５０および行デコーダ／ワード線ドライバ４０を制御することができる。プログラミング動作中、制御回路７０は、行デコーダ／ワード線ドライバ４０およびページバッファ／センス増幅器５０を制御して、選択されたメモリセルをプログラムすることができる。読み出し動作中、制御回路７０は、行デコーダ／ワード線ドライバ４０およびページバッファ／センス増幅器５０を制御して、選択されたメモリセルを読み出すことができる。Ｘパス制御信号およびＹパス制御信号は、メモリブロック１０３内の選択されたメモリセルを特定するために使用できる行アドレスＸ－ＡＤＤＲおよび列アドレスＹ－ＡＤＤＲを含む。行アドレスＸ－ＡＤＤＲは、メモリページ４４８、メモリブロック１０３、およびメモリプレーン１０１（図１Ａ）をそれぞれ識別するために、ページインデックス、ブロックインデックス、およびプレーンインデックスを含み得る。列アドレスＹ－ＡＤＤＲは、メモリページ４４８のデータ内のバイトまたはワードを識別できる。

【0048】

いくつかの実装形態では、制御回路７０は、１つまたは複数の制御論理ユニットを含むことができる。本明細書で説明される各制御論理ユニットは、制御回路７０の一部であるマイクロコントローラユニット（ＭＣＵ： ｍｉｃｒｏ ｃｏｎｔｒｏｌｌｅｒ ｕｎｉｔ）などのプロセッサ上で実行されるソフトウェアモジュールおよび／またはファームウェアモジュール、または集積回路（ＩＣ、例えば特定用途向けＩＣ（ＡＳＩＣ： ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ： ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）など）などの有限状態マシン（ＦＳＭ： ｆｉｎｉｔｅ－ｓｔａｔｅ ｍａｃｈｉｎｅ）のハードウェアモジュール、または、ソフトウェアモジュール、ファームウェアモジュール、およびハードウェアモジュールの組み合わせのいずれかであり得る。

【0049】

電圧発生器６５は、制御回路７０の制御下でワード線およびビット線に供給する電圧を生成することができる。電圧発生器６５によって発生される電圧は、読み出し電圧Ｖ_ｒｅａｄ、プログラム電圧Ｖ_ｐｇｍ、パス電圧Ｖ_ｐａｓｓ、禁止電圧Ｖ_{ｉｎｈｉｂｉｔ}などを含む。

【0050】

いくつかの実施形態では、ＮＡＮＤフラッシュメモリ１００は、フローティングゲート技術に基づいて形成することができる。いくつかの実施形態では、ＮＡＮＤフラッシュメモリ１００は、電荷トラップ技術に基づいて形成することができる。電荷トラップに基づくＮＡＮＤフラッシュメモリは、高い記憶密度と高い固有の信頼性を提供できる。記憶データまたは論理状態（例えば、メモリセル３４０の閾値電圧Ｖ_ｔｈ）は、記憶層にトラップされた電荷の量に依存する。いくつかの実施形態では、ＮＡＮＤフラッシュメモリ１００は、メモリセル３４０を互いの上に垂直に積み重ねることができる三次元（３Ｄ）メモリデバイスとすることができる。

【0051】

図２Ｂは、本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤフラッシュメモリ２００の一部の斜視図を示す。３Ｄ ＮＡＮＤフラッシュメモリ２００は、基板３３０、基板３３０上の絶縁膜３３１、絶縁膜３３１上の下部選択ゲート（ＢＳＧ）３３２の層、および「ワード線（ＷＬ）」とも呼ばれ、ＢＳＧ３３２の上に積み重ねられて、交互の導電層と誘電体層の膜スタック３３５を形成する制御ゲート３３３の層、を含む。コントロールゲートの層に隣接する誘電体層は、明確にするために図２Ｂには示されていない。

【0052】

各層のコントロールゲートは、フィルムスタック３３５を介してスリット構造２１６－１および２１６－２によって分離される。３Ｄ ＮＡＮＤフラッシュメモリ２００はまた、制御ゲート３３３のスタックの上にトップ選択ゲート（ＴＳＧ）３３４の層を含む。ＴＳＧ３３４、制御ゲート３３３、およびＢＳＧ３３２のスタックは、「ゲート電極」とも呼ばれる。３Ｄ ＮＡＮＤフラッシュメモリ２００は、メモリストリング２１２と、隣接するＢＳＧ３３２の間の基板３３０の部分にドープされたソース線領域３４４とをさらに含む。各メモリストリング２１２は、絶縁膜３３１と、導電層および誘電体層が交互に積層された膜スタック３３５とを貫通するチャネル孔３３６を含む。メモリストリング２１２はまた、チャネル孔３３６の側壁上のメモリ膜３３７、メモリ膜３３７上のチャネル層３３８、およびチャネル層３３８によって取り囲まれたコア充填材３３９を含む。メモリセル３４０（例えば、３４０－１、３４０－２、３４０－３）は、制御ゲート３３３（例えば、３３３－１、３３３－２、３３３－３）とメモリストリング２１２との交点に形成され得る。チャネル層３３８の一部は、それぞれの制御ゲートに応答し、メモリセルのチャネル層３３８とも呼ばれる。３Ｄ ＮＡＮＤフラッシュメモリ２００は、ＴＳＧ３３４を介してメモリストリング２１２に接続されたビット線（ＢＬ）３４１をさらに含む。３Ｄ ＮＡＮＤフラッシュメモリ２００は、接触構造２１４を介してゲート電極に接続された金属相互接続線３４３も含む。積層膜３３５のエッジは、ゲート電極の各層への電気的接続を可能にする階段状に構成されている。

【0053】

図２Ｂでは、説明のために、制御ゲート３３３－１、３３３－２、および３３３－３の３つの層が、ＴＳＧ３３４の１つの層およびＢＳＧ３３２の１つの層とともに示されている。この例では、各メモリストリング２１２は、制御ゲート３３３－１、３３３－２、および３３３－３にそれぞれ対応する３つのメモリセル３４０－１、３４０－２、および３４０－３を含むことができる。いくつかの実施形態では、制御ゲートの数およびメモリセルの数は、記憶容量を増加させるために３つより多くすることができる。３Ｄ ＮＡＮＤフラッシュメモリ２００はまた、他の構造、例えば、ＴＳＧカット、共通ソース接点、アレイ共通ソースおよびダミーメモリストリングを含むことができる。簡単にするために、これらの構造は図２Ｂには示されていない。

【0054】

ＮＡＮＤフラッシュメモリでは、同じワード線を共有するすべてのメモリセル３４０を含むメモリページ４４８で読み出しおよびプログラミング動作を実行することができる。ＮＡＮＤメモリでは、メモリセル３４０は、消去された状態ＥＲまたはプログラムされた状態Ｐ１になり得る。記憶密度をさらに高めるために、メモリセルはｎビットのデータを記憶し、２^ｎの状態を持つことができ、ここで、ｎは整数である。例えば、ＳＬＣ、ＭＬＣ、ＴＬＣ、およびＱＬＣモードの場合、ｎはそれぞれ１、２、３、および４である。

【0055】

消去動作中に、同じメモリブロック１０３内のすべてのメモリセル３４０は、メモリセル３４０の記憶層にトラップされたすべての電子電荷を除去することができるように、制御ゲート３３３とメモリセルのソース端子（例えば、アレイ共通ソース４４６）との間に負の電圧差を実装することによって、論理「１」として消去状態ＥＲにリセットすることができる。例えば、負の電圧差は、メモリセル３４０の制御ゲート３３３を接地に設定し、高い正の電圧をアレイ共通ソース４４６に印加することによって誘発することができる。いくつかの実施形態では、増分ステップパルス消去（ＩＳＰＥ： ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｅｒａｓｅ）方式を消去動作に使用することができる。この例では、消去ループで電圧パルスをメモリセルに印加することができ、電圧パルスの大きさ、すなわち消去電圧Ｖ_{ｅｒａｓｅ}を、後続の消去ループで消去ステップ電圧Ｖ_{ｓｔｅｐ＿ｅｒｓ}だけ段階的に増加させることができる。

【0056】

消去動作の後、メモリセルがＥＲ状態にあるかどうか、または消去動作が首尾よく完了したかどうかを決定するために、消去検証動作を実行することができる。メモリセルの閾値電圧と比較するために、メモリセルのワード線に消去検証電圧ＥＶを印加することができる。消去検証電圧ＥＶがメモリセルの閾値電圧よりも高い場合、メモリセルが状態ＥＲにあると判断することができる。メモリブロック内のすべてのメモリセルが状態ＥＲにある場合、メモリブロックは消去検証をパスしたと見なすことができる。所定数のメモリセルがＥＲ状態にない場合、そのメモリブロックは消去検証に失敗したと見なすことができる。消去および消去検証動作は、次の消去ループで再びメモリセルに対して実行することができ、消去電圧Ｖ_{ｅｒａｓｅ}は消去ステップ電圧Ｖ_{ｓｔｅｐ＿ｅｒｓ}だけ増加させることができる。

【0057】

消去動作を実行するには、同じメモリブロック内のすべてのメモリセルによって共有される基板内のｎウェルに消去電圧Ｖ_{ｅｒａｓｅ}を印加することができる。いくつかの実施形態では、図２Ａに示すように、ＡＣＳ４４６に消去電圧Ｖ_{ｅｒａｓｅ}を印加することができる。いくつかの実施形態では、ＮＡＮＤフラッシュメモリ１００は、例えば、図２Ｂに示される３Ｄ ＮＡＮＤフラッシュメモリ２０００のように、三次元構造を有することができる。この例では、ＮＡＮＤフラッシュメモリは、メモリストリングの各端に追加のトランジスタを含むこともでき、追加のトランジスタは、ゲート誘起ドレインリーク（ＧＩＤＬ）を導入して、消去動作を支援する。

【0058】

図３は、本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤフラッシュメモリ３００を示す。３Ｄ ＮＡＮＤフラッシュメモリ３００は、図１Ａのメモリブロック１０３の一部であってもよい。図２Ｂの３Ｄ ＮＡＮＤフラッシュメモリ２００と同様に、３Ｄ ＮＡＮＤフラッシュメモリ３００も、導電層と誘電体層とが交互になった膜スタック３３５と、複数の垂直に積み重ねられたメモリセル３４０を有する複数のメモリストリング２１２とを含む。消去動作中に、同じメモリブロック内のすべてのメモリセル３４０のワード線３３３を接地することができ、消去電圧Ｖ_{ｅｒａｓｅ}は、メモリストリング２１２の上のビット線３４１と、メモリストリングの下のソース線（ＳＬ）３４２に印加することができる。ＳＬ３４２は、同じメモリブロック内のすべてのメモリストリング２１２およびすべてのメモリセル３４０によって共有され得る。一例では、ＳＬ３４２をＡＣＳ４４６に接続できる。

【0059】

ＳＬ３４２は、ＳＬ接点３５０を介してメモリストリング２１２のチャネル層３３８に結合することができる。ビット線（ＢＬ）３４１は、ＢＬ接点３５２を介してチャネル層３３８に結合することができる。いくつかの実施形態では、ＳＬ接点３５０およびＢＬ接点３５２は、多結晶シリコンを含む。いくつかの実施形態では、ＳＬ接点３５０およびＢＬ接点３５２は、ｎ型ドーパント、例えばホスフィンまたは砒素でドープすることができる。

【0060】

３Ｄ ＮＡＮＤフラッシュメモリ３００はまた、複数の選択ゲート、例えば、ＢＳＧ３３２－１、ＢＳＧ３３２－２、ＴＳＧ３３４－１およびＴＳＧ３３４－２を含み、メモリストリング２１２の各端部にある少なくとも１つの選択ゲート（例えば、ＢＳＧ３３２－２およびＴＳＧ３３４－２）は、消去動作中に、ＧＩＤＬ電流を生成することができ、電荷キャリア（例えば、正孔）をＳＬ３４２およびＢＬ３４１からチャネル層３３８に注入することができるように制御され得る。したがって、メモリストリング２１２に沿ったチャネル層３３８の電位は、ＳＬ３４２およびＢＬ３４１に印加される消去電圧Ｖ_{ｅｒａｓｅ}に近いかまたは等しい電圧まで上昇させることができる。前述のように、ワード線３３３と対応するチャネル層３３８との間の負電圧バイアスは、メモリ膜３３７内のトラップされた電荷キャリア（例えば、電子）を除去し、それによって対応するメモリセル３４０の閾値電圧を低下させることができる。消去および消去検証動作が完了した後、すなわち、メモリセルが消去状態ＥＲにリセットされた後、メモリセルに記憶されたデータはそれに応じて消去される。この例では、消去動作は、メモリデバイスのビット線とソース線とを流れるゲート誘起ドレインリーク（ＧＩＤＬ）電流によって補助される。

【0061】

図３は、本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤフラッシュメモリのための第１の放電回路３０２も示している。第１の放電回路３０２は、図２Ａに示す周辺回路の一部であってもよく、周辺領域に製造され得る。第１の放電回路３０２は、３Ｄ ＮＡＮＤフラッシュメモリ３００に結合されて、消去動作後に３Ｄ ＮＡＮＤフラッシュメモリ３００、例えばビット線３４１およびＳＬ３４２を放電することができる。

【0062】

第１放電回路３０２は、放電トランジスタ３５４を含む。放電トランジスタ３５４は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であってもよい。いくつかの実施形態では、放電トランジスタ３５４は、ｎチャネルＭＯＳＦＥＴであってもよい。放電トランジスタ３５４のドレイン端子（ＤＳ＿Ｄ）はＢＬ３４１に接続することができ、ＢＬ３４１は対応するページバッファ／センス増幅器５０に接続することができる。放電トランジスタ３５４のソース端子（ＤＳ＿Ｓ）はＳＬ３４２に接続することができ、ＳＬ３４２は第１のスイッチ３５６を介してＡＣＳ４４６および電流源３６０に接続することができる。電流源３６０を使用して、アースに流れる放電電流を調整することができる。いくつかの実施形態では、電流源３６０は柔軟な限定電流源であり得る。放電トランジスタ３５４のゲート端子（ＤＳ＿ＧＴ）は、第２のスイッチ３５８を介して接地することができる。

【0063】

いくつかの実施形態では、放電トランジスタ３５４は、ページバッファ／センス増幅器５０内の構成要素として含まれ得る。この例では、各ＢＬ３４１は、そのドレイン端子ＤＳ＿Ｄで１つの放電トランジスタ３５４に接続されている。メモリブロック全体のすべての放電トランジスタ３５４は、ソース端子ＤＳ＿Ｓで共有ＳＬ３４２に接続することができる。同じメモリブロック内のすべての放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴも、第２のスイッチ３５８に一緒に接続することができる。

【0064】

図４Ａおよび図４Ｂは、本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤフラッシュメモリの消去および放電動作に使用される波形４００Ａおよび４００Ｂを示す。各消去動作の後に放電動作が続く。消去動作中、第１のスイッチ３５６をオフに切り替えることができ、消去電圧Ｖ_{ｅｒａｓｅ}をＳＬ３４２に印加することができる。放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴは、放電トランジスタ３５４のソース端子ＤＳ＿Ｓとドレイン端子ＤＳ＿Ｄとが電気的に接続されるように、放電トランジスタ３５４をオンにするためのスイッチオン電圧ＶＧＧを印加することができる。放電トランジスタ３５４のドレイン端子ＤＳ＿Ｄに接続されることにより、ＢＬ３４１はソース端子ＤＳ＿ＳおよびＳＬ３４２にも接続され、消去電圧Ｖ_{ｅｒａｓｅ}が印加される。いくつかの実施形態では、消去電圧Ｖ_{ｅｒａｓｅ}は、約１８Ｖ～約２２Ｖの間の範囲であってもよい。ｎ型ＭＯＳＦＥＴの場合、放電トランジスタ３５４をオンに切り替えるために、スイッチオン電圧ＶＧＧは、ソース端子ＤＳ＿Ｓに印加される消去電圧Ｖ_{ｅｒａｓｅ}よりも高い。スイッチオン電圧ＶＧＧは、約２２Ｖ～約２７Ｖの範囲であってもよい。消去動作および放電動作の間、ワード線３３３（図４Ａおよび図４Ｂには図示せず）を接地することができる。各ＢＬ３４１が１つの放電トランジスタ３５４に接続される例では、複数の放電トランジスタ３５４は、消去動作中に複数のビット線３４１をソース線３４２に接続することができるように、消去動作中にスイッチオンすることができ、複数のビット線３４１とソース線３４２には、消去動作中に消去電圧Ｖ_{ｅｒａｓｅ}が印加され得る。ゲート誘起ドレイン漏れ（ＧＩＤＬ）電流は、各ビット線とソース線を通って各メモリストリングのチャネル層に流れ、消去動作を支援する。

【0065】

放電動作中、第１のスイッチ３５６は、放電トランジスタ３５４のソース端子ＤＳ＿Ｓが電流源３６０、例えば柔軟な制限電流源を介して接地され得るようにスイッチオンされ得る。電流源３６０は、流れる放電電流を調節することができ、それによってＳＬ３４２の放電速度を調節することができる。波形４００Ａおよび４００Ｂの両方に示されるように、放電動作の終わりに、ＳＬ３４２の電位Ｖ_ＳＬを０Ｖまで下げることができる。

【0066】

放電動作中、ＢＬ３４１は、放電トランジスタ３５４がオンに切り替えられると、ＳＬ３４２および接地に接続することができる。すなわち、ＢＬ３４１は、放電トランジスタ３５４を介してＳＬ３４２と同時に放電することができる。

【0067】

放電動作の終わりに、放電トランジスタ３５４は、第２のスイッチ３５８をオンに切り替えてゲート端子ＤＳ＿ＧＴを接地に接続することによってオフに切り替えることができる。しかしながら、放電動作中に放電トランジスタ３５４をオフに切り替えるタイミングは、放電トランジスタ３５４の性能および信頼性に影響を与える可能性がある。

【0068】

図４Ａでは、第２のスイッチ３５８は、第１のスイッチ３５６がオンにされると同時にオンにされる。第２のスイッチ３５８がオンに切り替えられると、ゲート端子ＤＳ＿ＧＴが接地されるので、放電トランジスタ３５４はオフに切り替えられ得る。この例では、放電トランジスタ３５４がオフに切り替えられたとき、ＢＬ３４１の電位Ｖ_ＢＬはまだハイレベル（例えば、消去電圧Ｖ_{ｅｒａｓｅ}に近い）にある。放電トランジスタ３５４を通る高速放電経路がオフになるので、波形４００Ａに示すように、ＢＬ３４１の電位Ｖ_ＢＬは高レベルのままである。放電トランジスタ３５４のドレイン端子ＤＳ＿ＤはＢＬ３４１に接続されているので、放電トランジスタ３５４のドレイン端子ＤＳ＿ＤとＢＬ３４１は同じ電位Ｖ_ＢＬとなる。したがって、ＳＬ３４２が０Ｖに低下した後、放電トランジスタ３５４のドレイン端子ＤＳ＿Ｄとソース端子ＤＳ＿Ｓとの間に高い電位差が生じ、ソース／ドレイン接合のブレークダウンを引き起こす可能性がある。放電トランジスタ３５４がより小さな寸法に縮小されるにつれて、放電トランジスタ３５４のソース／ドレイン降伏電圧は減少する。したがって、放電トランジスタ３５４をオフに切り替えるのが早すぎると、ソース端子とドレイン端子との間の高い電位差によって、放電トランジスタ３５４のソース／ドレイン接合のブレークダウンが引き起こされ得る。

【0069】

図４Ｂでは、ＳＬ３４２が０Ｖに低下しているときに、第２のスイッチ３５８がオンに切り替えられる。この例では、放電トランジスタ３５４は、ＳＬ３４２の電位Ｖ_ＳＬが消去電圧Ｖ_{ｅｒａｓｅ}から０Ｖに減少しているときにオンのままである。ＢＬ３４１は、放電トランジスタ３５４がオンに切り替えられると、放電トランジスタ３５４を介してＳＬ３４２に電気的に接続されるので、ＢＬ３４１の電位Ｖ_ＢＬは、ＳＬ３４２の電位Ｖ_ＳＬに従い、同じ放電率で０Ｖまで低下する。この例では、放電トランジスタ３５４のソースとドレインは同じ電位であるが、ゲート端子ＤＳ＿ＧＴとソース／ドレイン端子ＤＳ＿Ｓ／ＤＳ＿Ｄとの間に大きな電圧差があり、放電トランジスタ３５４のゲート誘電体にファウラー－ノルドハイム（ＦＮ）応力を誘発し得る。それに応じて、放電トランジスタ３５４の閾値電圧が上昇する可能性があり、その結果、放電トランジスタ３５４の性能および信頼性が低下する可能性がある。

【0070】

図５は、本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤフラッシュメモリのための第２の放電回路５０４を示す。第２の放電回路５０４は、第１の放電回路３０２と同様であり、３Ｄ ＮＡＮＤフラッシュメモリ３００に結合することができる。第１の放電回路３０２に対する第２の放電回路５０４の相違点および改良点については、以下で詳細に説明する。

【0071】

第１の放電回路３０２とは異なり、第２の放電回路５０４もＳＬ検出回路５６４を含み、これはＳＬ３４２および放電トランジスタ３５４のソース端子ＤＳ＿Ｓに接続される。ＳＬ検出回路５６４は、第１のスイッチ３５６を介して電流源３６０（例えば、フレキシブル制限電流源）にさらに接続される。

【0072】

第２の放電回路５０４は、放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴに接続されたゲート放電回路５６６も含む。ゲート放電回路５６６は、第３のスイッチ５６２を介してＳＬ検出回路５６４にも接続される。

【0073】

図６は、本開示のいくつかの実施形態による、第２の放電回路５０４に使用される波形６００を示す。波形６００は、第２の放電回路５０４からのサポートにより３Ｄ ＮＡＮＤフラッシュメモリ３００に対して実行される消去および放電動作を示す。波形６００によって表される消去動作の後に、放電動作も続く。波形６００の消去動作は、図４Ａおよび図４Ｂに関して説明したように、波形４００Ａおよび４００Ｂと同様である。

【0074】

放電動作中、放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴを放電するタイミングは、放電トランジスタ３５４がＦＮ応力またはソース／ドレイン接合降伏を受けないように、第２の放電回路５０４を介して制御することができる。

【0075】

図７は、本開示のいくつかの実施形態による、消去操作後に３Ｄ ＮＡＮＤフラッシュメモリを放電するための方法７００を示す。方法７００は網羅的なものではなく、他の操作ステップも図示の操作ステップの前、後、またはその間に実行できることを理解されたい。いくつかの実施形態では、方法７００のいくつかの操作ステップを省略したり、他の操作ステップを含めたりすることができるが、簡単にするためにここでは説明しない。いくつかの実施形態では、方法７００の動作ステップは、異なる順序で実行することができ、および／または変更することができる。

【0076】

図５～図７を参照すると、以下の動作ステップは、消去動作後に第２の放電回路５０４を介して３Ｄ ＮＡＮＤフラッシュメモリ３００を放電するための例として実施することができる。

【0077】

まず、消去動作中および放電動作前に、すべてのスイッチ、すなわち、第２放電回路５０４の第１スイッチ３５６、第２スイッチ３５８および第３スイッチ５６２がオフにされる。ＳＬ３４２に消去電圧Ｖ_{ｅｒａｓｅ}が適用され得る。スイッチオン電圧ＶＧＧは、放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴに印加されて、放電トランジスタ３５４をオンにすることができる。そのため、ＢＬ３４１をＳＬ３４２に接続することができ、消去電圧Ｖ_{ｅｒａｓｅ}を印加することもできる。消去動作の最後に、消去電圧Ｖ_{ｅｒａｓｅ}とスイッチオン電圧ＶＧＧをそれぞれＳＬ３４２とゲート端子ＤＳ＿ＧＴから除去することができる。

【0078】

放電操作の開始時（すなわち、図６の時間Ｔ０）、操作ステップ７１０に示すように、ＳＬ３４２は、第１のスイッチ３５６をオンにすることによって接地することができる。つまり、ＳＬ３４２にゼロボルト（０Ｖ）を印加することができる。放電トランジスタ３５４のソース端子ＤＳ＿ＳはＳＬ３４２に接続されているため、放電トランジスタ３５４のソース端子ＤＳ＿Ｓは同じ電位Ｖ_ＳＬに保たれ、ＳＬ３４２と同時に放電される。第１のスイッチ３５６と接地との間に接続された電流源３６０は、そこを流れる放電電流を調整することができ、それによってＳＬ３４２の放電速度を調整することができる。いくつかの実施形態では、電流源３６０は柔軟な限定電流源であり得る。図６に示されるように、ＳＬ３４２の電位Ｖ_ＳＬは、時間Ｔ０における消去電圧Ｖ_{ｅｒａｓｅ}から放電動作の終わりの０Ｖまで、その放電速度を表す傾きで降下する。

【0079】

第３のスイッチ５６２は、第１のスイッチ３５６と同時に、すなわち時間Ｔ０でスイッチオンして、放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴからゲート放電回路５６６を介してＳＬ３４２への電気的接続を形成することができる。動作ステップＳ７２０に示されるように、一定の電圧差Ｖｇ＿Ｖｓは、ゲート放電回路５６６によって、放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴとＳＬ３４２との間に提供および維持され得る。いくつかの実施形態では、定電圧差Ｖｇ＿Ｖｓは、放電トランジスタ３５４をオンに切り替えることができるように、放電トランジスタ３５４の閾値電圧より高くすることができる。いくつかの実施形態では、定電圧差Ｖｇ＿Ｖｓは、約３Ｖ～約１０Ｖの間の範囲にあり得る。いくつかの実施形態では、定電圧差Ｖｇ＿Ｖｓは５Ｖである。放電トランジスタ３５４にＦＮ応力が生じるのを回避するために、一定の電圧差Ｖｇ＿Ｖｓは、ＦＮ応力電圧、例えば１５Ｖよりも小さいままであるように選択することができる。

【0080】

したがって、動作段階Ｓ７２０で、ＢＬ３４１およびゲート端子ＤＳ＿ＧＴは、ＳＬ３４２と同じ放電率で放電することができる。図６に示すように、ゲート端子ＤＳ＿ＧＴの電位Ｖ_ＧＴおよびＢＬ３４１の電位Ｖ_ＢＬは、時刻Ｔ０において、それぞれスイッチオン電圧ＶＧＧおよび消去電圧Ｖ_{ｅｒａｓｅ}から、ＳＬ３４２と同じ傾きで降下する。ＢＬ３４１とＳＬ３４２はほぼ同じ電位で電気的に接続されているため、この期間中のソース／ドレイン接合破壊も回避できる。

【0081】

動作ステップＳ７４０において、ＳＬ３４２の電位Ｖ_ＳＬは、ＳＬ検出回路５６４によって第１の所定の値ＶＦ１と比較され得る。いくつかの実施形態では、放電トランジスタ３５４のゲート誘電体への応力を低減するために、第１の所定の値ＶＦ１は、例えば３Ｖ～５Ｖの間の範囲で選択することができる。

【0082】

動作ステップＳ７４０では、ＳＬ３４２の電位Ｖ_ＳＬが第１の所定の値ＶＦ１よりも小さいか、または低いかが判定される。ＳＬ３４２の電位Ｖ_ＳＬが第１の所定の値ＶＦ１よりも低くない場合、動作ステップＳ７２０およびＳ７３０が繰り返され得る。

【0083】

ＳＬ３４２の電位Ｖ_ＳＬが第１の所定の値ＶＦ１を下回ったとき、例えば時刻Ｔ１において、第３のスイッチ５６２は、動作ステップＳ７５０に従ってオフに切り替えられ得る。その結果、放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴはフローティング状態になり得る。つまり、ゲート端子ＤＳ＿ＧＴに外部バイアスは印加されない。容量結合効果により、ゲート端子ＤＳ＿ＧＴの電位Ｖ_ＧＴはＳＬ３４２の電位Ｖ_ＳＬに従う。ゲート端子ＤＳ＿ＧＴは放電を続けるが、放電速度はＳＬ３４２よりも遅くなる。その間、放電トランジスタ３５４はスイッチオンのままであり、ＢＬ３４１は放電トランジスタ３５４を介して放電され続け得る。

【0084】

動作ステップＳ７６０において、ＳＬ３４２の電位Ｖ_ＳＬは、ＳＬ検出回路５６４によって第２の所定の値ＶＦ２と比較され得る。

【0085】

動作ステップＳ７７０では、ＳＬ３４２の電位Ｖ_ＳＬが第２の所定の値ＶＦ２よりも小さいか、または低いかが判定される。ＳＬ３４２の電位Ｖ_ＳＬが第２の所定の値ＶＦ２よりも低くない場合、動作ステップＳ７５０およびＳ７６０を繰り返され得る。

【0086】

ＳＬ３４２の電位Ｖ_ＳＬが第２の所定の値ＶＦ２を下回ったとき、例えば時間Ｔ２において、第２のスイッチ３５８は、動作ステップＳ７８０に従ってオンに切り替えられ得る。その結果、ゲート端子ＤＳ＿ＧＴは接地される、すなわち０Ｖが印加される。したがって、ゲート端子ＤＳ＿ＧＴをすばやく０Ｖに放電できる。放電トランジスタ３５４は、それに応じてオフに切り替えられる。

【0087】

第２の所定の値ＶＦ２は、第１の所定の値ＶＦ１より小さくてもよい。いくつかの実施形態では、ソース／ドレイン接合ブレークダウンを回避するために、第２の所定の値ＶＦ２は、ソース／ドレイン接合ブレークダウン電圧未満に選択することができる。いくつかの実施形態では、第２の所定の値ＶＦ２は、例えば、０．５Ｖ～３Ｖの間であってもよく、例えば第２の所定の値ＶＦ２は、１Ｖまたは２Ｖであってもよい。したがって、放電トランジスタ３５４がオフに切り替えられた後でも、迅速な放電経路なしで、ＢＬ３４１の電位Ｖ_ＢＬは、ソース／ドレイン接合降伏電圧未満に制御され得る。

【0088】

放電動作の最後に、第２の放電回路５０４の第１、第２、および第３のスイッチ３５６／３５８／５６２をオフにすることができる。

【0089】

図８Ａおよび図８Ｂは、本開示のいくつかの実施形態による、ゲート放電回路５６６の概略図８００Ａおよび８００Ｂを示す。前述のように、ゲート放電回路５６６は、図５に示すゲート端子ＤＳ＿ＧＴの電位Ｖ_ＧＴとＳＬ３４２の電位Ｖ_ＳＬとの間で一定の電圧差Ｖｇ＿Ｖｓを維持することができる。ゲート放電回路５６６は、３Ｄ ＮＡＮＤフラッシュメモリの周辺回路に設計することができる。

【0090】

図８Ａおよび図８Ｂにおいて、ゲート放電回路５６６は、スイッチングトランジスタ８７２および電圧レベルシフタ８７４を含む。スイッチングトランジスタ８７２のソース端子は、電位Ｖ_ＳＬでＳＬ３４２（図８Ａには図示せず）に接続することができる。図５に示すように、ＳＬ３４２とゲート放電回路５６６との間に第３のスイッチ５６２を挿入することができる。いくつかの実施形態では、スイッチングトランジスタ８７２は、第３のスイッチ５６２として実装することができる。いくつかの実施形態では、第３のスイッチ５６２に加えてスイッチングトランジスタ８７２を実装することができる。スイッチングトランジスタ８７２は、スイッチングトランジスタ８７２のゲート端子に接続された電圧レベルシフタ８７４を介してオンまたはオフに切り替えることができる。電圧レベルシフタ８７４は、放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴにおける電位Ｖ_ＧＴを、スイッチングトランジスタ８７２をオンに切り替えるためのスイッチング電圧Ｖ_ＳＷに変換することができる。電圧レベルシフタ８７４はまた、いつスイッチング電圧Ｖ_ＳＷがスイッチングトランジスタ８７２に供給され得るかを決定するためにイネーブル信号ｄｉｓ＿ｅｎによって制御され得る。スイッチングトランジスタ８７２を流れるスイッチング電流Ｉ_ＳＷは、スイッチング電圧Ｖ_ＳＷによって決定され得る。

【0091】

図８Ａでは、ゲート放電回路５６６は、直列に接続されたＭＯＳＦＥＴ８７０のセットも含む。ＭＯＳＦＥＴ８７０のセットの第１端は、スイッチングトランジスタ８７２のドレイン端子に接続することができ、ＭＯＳＦＥＴ８７０のセットの第２端は、電位Ｖ_ＧＴの放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴに接続することができる。ＭＯＳＦＥＴ８７０のセットのそれぞれは、有効なダイオードとして構成することができ、ゲート端子をドレイン端子に接続することができる。そのため、ＭＯＳＦＥＴの各セットは飽和モードで動作できる。ＭＯＳＦＥＴ８７０のセットのそれぞれの電圧降下は、スイッチングトランジスタ８７２によって制御されるスイッチング電流Ｉ_ＳＷに依存する。第１の端部から第２の端部までのＭＯＳＦＥＴ８７０のセットにわたる総電圧降下は、電位Ｖ_ＧＴとＶ_ＳＬとの間の一定の電圧差Ｖｇ＿Ｖｓを決定することができる。さらに、電位Ｖ_ＧＴとＶ_ＳＬとの間の定電圧差Ｖｇ＿Ｖｓを調整できるように、ＭＯＳＦＥＴ８７０のセットのそれぞれを並列スイッチ（例えば、スイッチＳ１、Ｓ２、…）によってバイパスすることができる。

【0092】

ＭＯＳＦＥＴのセット８７０は、ｐチャネルＭＯＳＦＥＴまたはｎチャネルＭＯＳＦＥＴを含むことができる。図８Ａでは、ｐチャネルＭＯＳＦＥＴが例として示されている。ボディバイアス効果を低減するために、各ＭＯＳＦＥＴのボディをＭＯＳＦＥＴのソース端子に接続できることが好ましい。ｐチャネルＭＯＳＦＥＴのボディはｎウェル内にあり、そのソース端子に容易に接続できるので、ｎチャネルＭＯＳＦＥＴの代わりにｐチャネルＭＯＳＦＥＴをＭＯＳＦＥＴ８７０のセットで使用できることが好ましい。

【0093】

図８Ｂでは、ゲート放電回路５６６はまた、直列に接続されたダイオード８７６のセットを含み得る。ダイオード８７６のセットの第１端は、スイッチングトランジスタ８７２のドレイン端子に接続することができ、ダイオード８７６のセットの第２端は、電位Ｖ_ＧＴの放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴに接続することができる。ダイオード８７６のセットのそれぞれの電圧降下は、スイッチングトランジスタ８７２によって制御されるスイッチング電流Ｉ_ＳＷに依存する。ダイオードのセット８７６の第１端から第２端までの全電圧降下は、電位Ｖ_ＧＴとＶ_ＳＬとの間の定電圧差Ｖｇ＿Ｖｓを決定することができる。さらに、電位Ｖ_ＧＴとＶ_ＳＬとの間の定電圧差Ｖｇ＿Ｖｓを調整できるように、ダイオード８７６のセットのそれぞれを並列スイッチ（例えば、スイッチＳ１、Ｓ２、…）によってバイパスすることもできる。しかしながら、ダイオードは通常、ＭＯＳＦＥＴよりも大きな面積を占めるので、コストを削減するために、ダイオードの代わりにｐチャネルＭＯＳＦＥＴをゲート放電回路５６６に使用できることが好ましい。

【0094】

図９は、本開示のいくつかの実施形態による、ＳＬ検出回路５６４の概略図９００を示す。前述のように、ＳＬ検出回路５６４は、ＳＬ３４２の電位Ｖ_ＳＬを所定の値（例えば、第１の所定の値ＶＦ１または第２の所定の値ＶＦ２）と比較することができる。

【0095】

ＳＬ検出回路５６４は、負入力および正入力を有する演算増幅器９８０を含む。演算増幅器９８０の負の入力は、基準電圧Ｖ_ＲＥＦまたは入力電圧Ｖ_ＩＮに接続することができる。スイッチＳＳ０およびＳＳ１を使用して、基準電圧Ｖ_ＲＥＦまたは入力電圧Ｖ_ＩＮを選択できる。いくつかの実施形態では、演算増幅器９８０は比較器である。

【0096】

ＳＬ検出回路５６４は、第２の抵抗９８６と直列に接続された第１の抵抗９８４を有する抵抗分圧器９８２も含む。第１の抵抗９８４は抵抗Ｒ０を有し、第２の抵抗９８６は調整可能な抵抗Ｒ１を有する。いくつかの実施形態では、第２の抵抗９８６はポテンショメータである。抵抗分圧器９８２は、キャパシタ９８８と並列に接続され、抵抗分圧器９８２の第１の端部９８３とキャパシタ９８８は、スイッチＳＳ４を介して演算増幅器９８０の正入力に一緒に接続される。抵抗分圧器９８２およびキャパシタ９８８の第２の端部は両方とも接地される。キャパシタ９８８は静電容量Ｃ_０を有する。第１の抵抗９８４と第２の抵抗９８６との間の中間点９８５は、スイッチＳＳ２を介して演算増幅器９８０の正の入力に接続される。

【0097】

図９に示すように、ＳＬ検出回路５６４はプルアップトランジスタ９９０も含む。いくつかの実施形態では、プルアップトランジスタ９９０はｐチャネルＭＯＳＦＥＴであり、プルアップトランジスタ９９０のドレイン端子は、スイッチＳＳ３を介して抵抗分圧器９８２およびキャパシタ９８８の第１の端部に接続され、プルアップトランジスタ９９０のソース端子は電源Ｖ_ＤＤに接続される。プルアップトランジスタ９９０のゲート端子は、出力電圧Ｖ_ＯＵＴを有する比較器の出力に接続される。

【0098】

最初に、放電動作のための方法７００で使用される所定の値（例えば、第１の所定の値ＶＦ１および第２の所定の値ＶＦ２）をＳＬ検出回路５６４に設定することができる。次に、入力電圧Ｖ_ＩＮ、例えばＳＬ３４２の電位Ｖ_ＳＬを第１の所定の値ＶＦ１と比較し、次に第２の所定の値ＶＦ２と比較することができる。

【0099】

図１０は、本開示のいくつかの実施形態による、所定の値（例えば、第１の所定の値ＶＦ１または第２の所定の値ＶＦ２）をＳＬ検出回路５６４に設定する方法１０００を示す。方法１０００は網羅的なものではなく、図示された操作ステップの前、後、またはその間に、他の操作ステップも同様に実行できることを理解されたい。いくつかの実施形態では、方法１０００のいくつかの操作ステップを省略したり、他の操作ステップを含めたりすることができるが、簡単にするためにここでは説明しない。いくつかの実施形態では、方法１０００の動作ステップは、異なる順序で実行することができ、および／または変更することができる

【0100】

図９および図１０を参照すると、動作ステップ１０１０で、スイッチＳＳ０をオンに切り替えることができ、スイッチＳＳ１をオフに切り替えることができる。その結果、演算増幅器９８０の負入力は基準電圧Ｖ_ＲＥＦになる。

【0101】

動作ステップ１０２０では、スイッチＳＳ２およびＳＳ３をオンに切り替えることができ、スイッチＳＳ４をオフに切り替えることができる。その結果、演算増幅器９８０の正の入力は、電位Ｖ０にある抵抗分圧器９８２の中間点９８５に接続される。演算増幅器９８０の出力から、プルアップトランジスタ９９０および抵抗分圧器９８２を介して演算増幅器９８０の正の入力まで、外部フィードバックループが形成される。演算増幅器のゲインが高いため、正入力と負入力との間の電圧差をほぼゼロにすることができる。したがって、中間点９８５の電位Ｖ_０を基準電圧Ｖ_ＲＥＦ、すなわちＶ_０＝Ｖ_ＲＥＦに設定することができる。

【0102】

動作ステップ１０３０において、抵抗分圧器９８２およびプルダウントランジスタ９９０を介して、抵抗分圧器９８２およびキャパシタ９８８の第１の端部９８３における電位Ｖ_１は、

【0103】

【数1】

【0104】

として決定され得る。このように、第２の抵抗９８６の抵抗Ｒ１、または抵抗Ｒ１とＲ０との間の抵抗比を調整することによって、電位Ｖ_１を所定の値、例えば、第１の所定の値ＶＦ１または第２の所定の値ＶＦ２に設定することができる。

【0105】

動作ステップ１０４０において、抵抗分圧器９８２と並列に接続されたキャパシタ９８８は、プルアップトランジスタ９９０および電源Ｖ_ＤＤを介して電位Ｖ１に充電される。したがって、電源Ｖ_ＤＤが切り離された後、電位Ｖ１、すなわち第１の所定の値ＶＦ１または第２の所定の値ＶＦ２をキャパシタ９８８によって保持することができる。

【0106】

上述のように、方法１０００では、演算増幅器９８０は電圧バッファとして構成され、入力電圧をミラーリングするか、出力で追跡することができる。

【0107】

図１１は、本開示のいくつかの実施形態による、入力電圧Ｖ_ＩＮ（例えば、ＳＬ３４２の電位Ｖ_ＳＬ）を所定の値（すなわち、電位Ｖ１、例えば、第１の所定の値ＶＦ１または第２の所定の値ＶＦ２）と比較する方法１１００を示す。方法１１００は網羅的なものではなく、図示された操作ステップの前、後、またはその間に他の操作ステップも同様に実行できることを理解されたい。いくつかの実施形態では、方法１１００のいくつかの操作ステップを省略したり、他の操作ステップを含めたりすることができるが、簡単にするためにここでは説明しない。いくつかの実施形態では、方法１１００の動作ステップは、異なる順序で実行することができ、および／または変更することができる。

【0108】

図９および図１１を参照すると、操作ステップ１１１０で、スイッチＳＳ２およびＳＳ３をオフに切り替えることができ、スイッチＳＳ４をオンに切り替えることができる。電源Ｖ_ＤＤが抵抗分圧器９８２およびキャパシタ９８８から切断された後、キャパシタ９８８によって保持される電位Ｖ１（例えば、第１の所定の値ＶＦ１または第２の所定の値ＶＦ２）は、演算増幅器９８０の正の入力に接続することができる。

【0109】

操作ステップ１１２０では、スイッチＳＳ０をオフに切り替えることができ、スイッチＳＳ１をオンに切り替えることができる。したがって、入力電圧Ｖ_ＩＮは、演算増幅器９８０の負の入力に接続することができる。

【0110】

操作ステップ１１３０において、入力電圧Ｖ_ＩＮは、演算増幅器９８０によって電位Ｖ１と比較することができる。ここで、演算増幅器９８０は比較器として構成され、その２つの入力における電圧を比較することができる。

【0111】

動作ステップ１１４０では、入力電圧Ｖ_ＩＮが電位Ｖ１よりも低いか否かが判定される。

【0112】

動作ステップ１１５０において、入力電圧Ｖ_ＩＮが電位Ｖ１（例えば、第１の所定の値ＶＦ１または第２の所定の値ＶＦ２）よりも低い場合、出力電圧Ｖ_ＯＵＴは正または論理「１」であり得る。

【0113】

動作ステップ１１６０において、入力電圧Ｖ_ＩＮが電位Ｖ１（例えば、第１の所定の値ＶＦ１または第２の所定の値ＶＦ２）よりも高い場合、出力電圧は負または論理「０」であり得る。

【0114】

上記のように、ゲート放電回路５６６を追加して、放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴとＳＬ３４２との間に一定の電圧差Ｖｇ＿Ｖｓを提供することによって、および、ＳＬ検出回路５６４を導入して、ＳＬ３４２の電位Ｖ_ＳＬを第１の所定の値ＶＦ１および第２の所定の値ＶＦ２と比較することにより、３Ｄ ＮＡＮＤフラッシュメモリの放電動作を最適化することができる。第１に、放電トランジスタ３５４はオンのままでＢＬ３４２を放電する。放電トランジスタ３５４のゲート端子ＤＳ＿ＧＴとＳＬ３４２との間の一定の電圧差Ｖｇ＿Ｖｓを維持することによって、ソース端子ＤＳ＿Ｓとドレイン端子ＤＳ＿Ｄとの間の高い電圧差を回避することができる。したがって、放電トランジスタ３５４のソース／ドレイン接合破壊を回避することができる。定電圧差Ｖｇ＿Ｖｓはまた、放電トランジスタ３５４のゲート誘電体にＦＮ応力を引き起こすことを回避するために使用することができる。第２に、放電トランジスタ３５４のゲート端子ＤＳ＿Ｓを放電するとき、ＳＬ３４２の電位Ｖ_ＳＬを第１の所定の値ＶＦ１および第２の所定の値ＶＦ２と比較することによって、ソース／ドレイン接合破壊またはＦＮ応力も回避することができる。

【0115】

本開示で説明される放電方法および回路は、３次元ＮＡＮＤフラッシュメモリまたはＮＡＮＤフラッシュメモリに限定されないことに留意されたい。放電操作を行う任意のシステムは、上記の方法と回路を適合させて、性能と信頼性の向上を実現できる。

【0116】

要約すると、本開示は、消去動作後にメモリデバイスを放電するための放電回路を提供する。放電回路は、メモリデバイスのビット線とソース線とを接続する放電トランジスタを含む。放電回路は、ソース線に接続され、ソース線の電位を所定の値と比較するように構成されたソース線検出回路も含む。放電回路は、放電トランジスタとソース線との間の一定の電圧差を維持するように構成されたゲート放電回路をさらに含み、放電トランジスタとソース線に印加される一定の電圧差は、放電トランジスタをスイッチオンする。

【0117】

本開示は、消去操作後にメモリデバイスを放電する方法も提供する。本方法は、メモリデバイスのソース線を接地するステップと、放電トランジスタのゲート端子とソース線との間の電圧差を一定に維持することにより、メモリデバイスのビット線をソース線に接続するために、放電トランジスタをオンにするステップと、を含む。本方法はまた、ソース線の電位を第１の所定の値と比較するステップと、ソース線の電位が第１の所定の値よりも低い場合、放電トランジスタのゲート端子をフローティングにするステップと、を含む。

【0118】

本開示はさらに、メモリブロックおよび周辺回路を有するメモリデバイスを提供する。メモリブロックは、ソース線と複数のビット線とに接続された複数のメモリストリングを含む。周辺回路は、消去動作後にメモリブロックを放電するように構成された放電回路を含む。放電回路は、複数の放電トランジスタを含む。各放電トランジスタは、ソース線を対応するビット線に接続するように構成されている。放電回路は、ソース線に接続され、ソース線の電位を所定の値と比較するように構成されたソース線検出回路も含む。放電回路は、複数の放電トランジスタのゲート端子とソース線との間の電圧差を一定に維持するように構成されたゲート放電回路をさらに含む。

【0119】

特定の実施形態の前述の説明は、本開示の一般的な性質を十分に明らかにするので、他者は、当業者の範囲内の知識を適用することにより、過度の実験を行うことなく、また本開示の一般的な概念から逸脱することなく、特定の実施形態などの様々な用途に対して容易に修正および／または適応することができる。したがって、そのような適応および修正は、本明細書で提示される開示およびガイダンスに基づいて、開示された実施形態の等価物の意味および範囲内にあることが意図される。本明細書の言い回しまたは用語は、本明細書の言い回しまたは用語が開示およびガイダンスに照らして当業者によって解釈されるべきであるように、本明細書の言い回しまたは用語は、限定ではなく説明を目的としていることが理解されるべきである。

【0120】

本開示の実施形態は、指定された機能およびそれらの関係の実装を示す機能ビルディングブロックの助けを借りて上で説明された。これらの機能ビルディングブロックの境界は、説明の便宜上、本明細書で任意に定義されている。指定された機能とその関係が適切に実行される限り、代替境界を定義できる。

【0121】

概要および要約のセクションは、発明者によって考えられるように、本開示のすべてではないが１つまたは複数の例示的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を決して限定することを意図するものではない。

【0122】

本開示の広さおよび範囲は、上記の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ定義されるべきである。

【符号の説明】

【0123】

Ｓ１ システム
１０ メモリシステム
１５ ホストコンピュータ
２０ ホストコントローラ、メモリコントローラ
２６ メモリカード
２７ ＳＳＤ
２８ ＳＳＤコネクタ
３０ メモリチャネル
４０ 行デコーダ／ワード線ドライバ
５０ ページバッファ／センスアンプ
５５ 入出力バッファ
６０ 列デコーダ／ビット線ドライバ
６５ 電圧発生器
７０ 制御回路
１００ ＮＡＮＤフラッシュメモリ
１０１ メモリプレーン
１０３ メモリブロック
１０５ 周辺回路領域
２００、３００、２０００ ３Ｄ ＮＡＮＤフラッシュメモリ
２１２ メモリストリング
２１６－１、２１６－２ スリット構造
３０２ 第１の放電回路
３３０ 基板
３３１ 絶縁膜
３３２、３３２－１、３３２－２ 下部選択ゲート（ＢＳＧ： ｂｏｔｔｏｍ ｓｅｌｅｃｔ ｇａｔｅ）
３３２－Ｔ 下部選択トランジスタ
３３３、３３３－１、３３３－２、３３３－３ 制御ゲート
３３４、３３４－１、３３４－２ 上部選択ゲート（ＴＳＧ： ｔｏｐ ｓｅｌｅｃｔ ｇａｔｅ）
３３４－Ｔ 上部選択トランジスタ
３３５ 膜スタック
３３６ チャネル孔
３３７ メモリ膜
３３８ チャネル層
３３９ コア充填材
３４０、３４０－１、３４０－２、３４０－３ メモリセル
３４１ ビット線
３４２ ソース線（ＳＬ）
３４４ ソース線領域
３５０ ＳＬ接点
３５２ ＢＬ接点
３５４ 放電トランジスタ
３５６ 第１のスイッチ
３５８ 第２のスイッチ
３６０ 電流源
４００Ａ、４００Ｂ、６００ 波形
４４６ アレイ共通ソース（ＡＣＳ： ａｒｒａｙ ｃｏｍｍｏｎ ｓｏｕｒｃｅ）
４４８ メモリページ
５０４ 第２の放電回路
５６２ 第３のスイッチ
５６４ ＳＬ検出回路
５６６ ゲート放電回路
７００、１０００、１１００ 方法
８７０ ＭＯＳＦＥＴのセット
８７２ スイッチングトランジスタ
８７４ 電圧レベルシフタ
９８０ 演算増幅器
９８２ 抵抗分圧器
９８３ 第１の端部
９８４ 第１の抵抗
９８５ 中間点
９８６ 第２の抵抗
９８８ キャパシタ
９９０ プルアップトランジスタ
ＳＳ０、ＳＳ１、ＳＳ２、ＳＳ３ スイッチ
Ｖ_ＩＮ 入力電圧
Ｖ_ＯＵＴ 出力電圧
Ｖ_{ｅｒａｓｅ} 消去電圧
Ｖ_{ｓｔｅｐ＿ｅｒｓ} 消去ステップ電圧

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【手続補正書】

【提出日】2022-12-20

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

消去動作後にメモリデバイスを放電するための放電回路であって、
前記メモリデバイスのビット線とソース線とを接続する放電トランジスタと、
前記ソース線に接続され、前記ソース線の電位を所定の値と比較するように構成されたソース線検出回路と、
前記放電トランジスタと前記ソース線との間の一定の電圧差を維持するように構成されたゲート放電回路であって、前記放電トランジスタと前記ソース線に印加される前記一定の電圧差が前記放電トランジスタをスイッチオンする、ゲート放電回路と、
を備える、放電回路。

【請求項2】

前記放電トランジスタが金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、
前記ＭＯＳＦＥＴのゲート端子が前記ゲート放電回路に接続されており、
前記ＭＯＳＦＥＴのソース端子が前記ソース線に接続されており、
前記ＭＯＳＦＥＴのドレイン端子が前記ビット線に接続されている、
請求項１に記載の放電回路。

【請求項3】

前記ゲート放電回路が、直列に接続されたダイオードのセットを含む、請求項１に記載の放電回路。

【請求項4】

前記ダイオードのセットの各々が、前記一定の電圧差が調整可能であるようにスイッチと並列に接続される、請求項３に記載の放電回路。

【請求項5】

前記ゲート放電回路は、前記ダイオードのセットと直列に接続されたスイッチングトランジスタをさらに含む、請求項３に記載の放電回路。

【請求項6】

前記ゲート放電回路は、前記スイッチングトランジスタをオンにするためのスイッチング電圧を提供するように構成された電圧レベルシフタをさらに含む、請求項５に記載の放電回路。

【請求項7】

前記ダイオードのセットは、実効ダイオードとして構成されたＭＯＳＦＥＴを含み、前記ＭＯＳＦＥＴのゲート端子は、前記ＭＯＳＦＥＴのドレイン端子に接続される、請求項３に記載の放電回路。

【請求項8】

前記ＭＯＳＦＥＴがｐチャネルＭＯＳＦＥＴである、請求項７に記載の放電回路。

【請求項9】

前記ソース線検出回路が、
演算増幅器と、
抵抗分圧器と、
前記抵抗分圧器と並列に接続されたキャパシタであって、
前記キャパシタの第１の端部と前記抵抗分圧器とが接続されており、
前記キャパシタの第２の端部と前記抵抗分圧器とが接地されている、
キャパシタと、
を含む、請求項１に記載の放電回路。

【請求項10】

前記ソース線検出回路が、前記キャパシタの前記第１の端部と前記抵抗分圧器とを電源に接続するプルアップトランジスタをさらに備え、前記プルアップトランジスタが前記演算増幅器の出力によって制御される、
請求項９に記載の放電回路。

【請求項11】

前記抵抗分圧器は、第２の抵抗器と直列に接続された第１の抵抗器を含み、前記第２の抵抗器は、調整可能な抵抗を含む、請求項９に記載の放電回路。

【請求項12】

前記演算増幅器が、前記キャパシタの前記第１の端部および前記抵抗分圧器の電位を介して前記所定の値を設定するように構成されており、
前記演算増幅器の負の入力が基準電圧に接続されており、
前記演算増幅器の正の入力が前記抵抗分圧器の中間点に接続されている、
請求項９に記載の放電回路。

【請求項13】

前記演算増幅器が、前記ソース線の前記電位を前記所定の値と比較するように構成されており、
前記演算増幅器の負の入力が前記ソース線に接続されており、
前記演算増幅器の正の入力が前記キャパシタの前記第１の端部と前記抵抗分圧器とに接続されている、
請求項９に記載の放電回路。

【請求項14】

前記ソース線が接地されている、請求項１に記載の放電回路。

【請求項15】

前記ソース線を通って流れる放電電流を調整するように構成された電流源
をさらに備える、請求項１４に記載の放電回路。

【請求項16】

消去動作後にメモリデバイスを放電する方法であって、
前記メモリデバイスのソース線を接地するステップと、
放電トランジスタのゲート端子と前記ソース線との間の電圧差を一定に維持することにより、前記メモリデバイスのビット線を前記ソース線に接続するために、前記放電トランジスタをオンに切り替えるステップと、
前記ソース線の電位を第１の所定の値と比較するステップと、
前記ソース線の前記電位が前記第１の所定の値よりも低い場合、前記放電トランジスタの前記ゲート端子をフローティングにするステップと、
を含む、方法。

【請求項17】

前記ソース線の前記電位を第２の所定の値と比較するステップであって、前記第２の所定の値が前記第１の所定の値よりも小さい、ステップ
をさらに含む、請求項１６に記載の方法。

【請求項18】

前記ソース線の前記電位が前記第２の所定の値よりも低い場合に、前記放電トランジスタの前記ゲート端子を接地するステップ
をさらに含む、請求項１７に記載の方法。

【請求項19】

前記消去動作は、前記メモリデバイスの前記ビット線および前記ソース線を通って流れるゲート誘起ドレインリーク（ＧＩＤＬ）電流によって支援される、請求項１６に記載の方法。

【請求項20】

ソース線と複数のビット線とに接続された複数のメモリストリングを含むメモリブロックと、
周辺回路と、
を備え、前記周辺回路が、
消去動作後に前記メモリブロックを放電するように構成された放電回路を含み、前記放電回路が、
複数の放電トランジスタの各々が前記ソース線を対応するビット線に接続するように構成されている、複数の放電トランジスタと、
前記ソース線に接続され、前記ソース線の電位を所定の値と比較するように構成されたソース線検出回路と、
前記複数の放電トランジスタのゲート端子と前記ソース線との間の一定の電圧差を維持するように構成されたゲート放電回路と、
を含む、メモリデバイス。

【国際調査報告】