特表2024-512199エピタキシープロセスの温度条件を調節するための設定方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-19
(54)【発明の名称】エピタキシープロセスの温度条件を調節するための設定方法
(51)【国際特許分類】
C30B 25/02 20060101AFI20240312BHJP
C23C 16/42 20060101ALI20240312BHJP
H01L 21/205 20060101ALI20240312BHJP
H01L 21/20 20060101ALI20240312BHJP
C30B 25/16 20060101ALI20240312BHJP
【ＦＩ】
C30B25/02
C23C16/42
H01L21/205
H01L21/20
C30B25/16
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023547221
(86)(22)【出願日】2022-01-28
(85)【翻訳文提出日】2023-09-29
(86)【国際出願番号】 EP2022052002
(87)【国際公開番号】W WO2022171458
(87)【国際公開日】2022-08-18
(31)【優先権主張番号】2101375
(32)【優先日】2021-02-12
(33)【優先権主張国・地域又は機関】FR
(81)【指定国・地域】
(71)【出願人】
【識別番号】598054968
【氏名又は名称】ソイテック
【氏名又は名称原語表記】Ｓｏｉｔｅｃ
【住所又は居所原語表記】Ｐａｒｃ Ｔｅｃｈｎｏｌｏｇｉｑｕｅ ｄｅｓ ｆｏｎｔａｉｎｅｓ ｃｈｅｍｉｎ Ｄｅｓ Ｆｒａｎｑｕｅｓ ３８１９０ Ｂｅｒｎｉｎ， Ｆｒａｎｃｅ
(74)【代理人】
【識別番号】100107456
【弁理士】
【氏名又は名称】池田 成人
(74)【代理人】
【識別番号】100162352
【弁理士】
【氏名又は名称】酒巻 順一郎
(74)【代理人】
【識別番号】100123995
【弁理士】
【氏名又は名称】野田 雅一
(72)【発明者】
【氏名】キム， ヤンピル
【テーマコード（参考）】
4G077
4K030
5F045
5F152
【Ｆターム（参考）】
4G077AA03
4G077AB01
4G077AB09
4G077BA04
4G077BE05
4G077DB04
4G077DB05
4G077EA02
4G077ED06
4G077EG16
4G077TB02
4G077TB03
4G077TJ03
4K030AA03
4K030AA06
4K030BA09
4K030BA29
4K030BA48
4K030BB02
4K030CA04
4K030FA10
4K030HA13
4K030JA01
4K030JA03
4K030JA10
5F045AA03
5F045AB01
5F045AB02
5F045AC01
5F045AC03
5F045AC05
5F045AD10
5F045AD11
5F045AD12
5F045AD13
5F045AD14
5F045AD15
5F045AD16
5F045AE01
5F045AF03
5F045AF17
5F045AF19
5F045BB13
5F045GB05
5F045GB11
5F152LL03
5F152LM08
5F152LN03
5F152LN21
5F152MM19
5F152NN03
5F152NQ03
5F152NQ04
5F152NQ12
(57)【要約】
本発明は、ａ）所与の基板直径に対して通常の厚さよりも２０％～４０％小さい厚さを有し、及び／又は、１０ｐｐｍａ未満の格子間酸素濃度を有し、及び／又は、誘電体層と、３００ｎｍ以下の厚さをもつ単結晶シリコンの薄膜とを含むＳＯＩ積層体を含む、試験基板のタイプを選択するステップ、ｂ）初期温度条件を固定するステップであって、前記条件が、２つの領域に適用される温度を定めるステップ、ｃ）初期温度条件でエピタキシープロセスを適用することにより、選択されたタイプの試験基板上に層を形成し、次いでスリップライン欠陥を測定するステップ、ｄ）基板の２つの領域に加えられる温度を変化させることによって、新たな温度条件を固定するステップ、ｆ）試験構造体上で測定されたスリップライン欠陥の量を比較し、最も少ないスリップライン欠陥を発生させる温度条件を選択するステップを含む。
【選択図】 なし
【選択図】 なし
【特許請求の範囲】
【請求項1】
エピタキシー装置内で受容基板上に有用層を形成することが意図されるエピタキシープロセスのための設定方法であって、前記層及び前記基板がシリコンを含み、前記設定方法は、前記受容基板を処理する前に行われ、前記設定方法は、ａ）
所与の基板直径に対する通常の厚さよりも２０％～４０％小さい、７２５ミクロン及び７７５ミクロンがそれぞれ２００ｍｍ及び３００ｍｍの直径に対する通常の厚さである、厚さであり、及び／又は
１０ｐｐｍａ（ＡＳＴＭ’７９）未満の格子間酸素濃度を有し、及び／又は
０．５～５．０ミクロンの範囲内の厚さの誘電体層と、３００ｎｍ以下の厚さの単結晶シリコンの薄膜とを含むＳＯＩ積層体を含む
シリコン系ウエハの中から、前記受容基板とは異なる試験基板のタイプを選択するステップと、
ｂ）初期温度条件を固定するステップであり、前記条件が、前記エピタキシー装置内で処理される前記基板の－少なくとも－２つの領域に適用される温度を定めるステップと、
ｃ）初期試験構造体を得るために、前記初期温度条件で前記エピタキシープロセスを適用することにより前記選択されたタイプの試験基板上に前記有用層を形成し、次いで前記初期試験構造体上のスリップライン欠陥を測定するステップと、
ｄ）前記初期温度条件と比較して、前記基板の前記－少なくとも－２つの領域に適用される前記温度を変化させることによって、新たな温度条件を固定するステップと、
ｅ）新たな試験構造体を得ることにために、前記新たな温度条件で前記エピタキシープロセスを適用することにより前記選択されたタイプの新たな試験基板上に前記有用層を形成し、次いで前記新たな試験構造体上のスリップライン欠陥を測定するステップと、
ｆ）複数の前記試験構造体上の測定されたスリップライン欠陥の量を比較し、最も少ないスリップライン欠陥を発生させる前記エピタキシープロセスの温度条件を選択するステップ
を含む、設定方法。
【請求項2】
前記ステップｄ）及びｅ）が、ステップｆ）の前に、その他の新たな温度条件で１回又は複数回繰り返される、請求項１に記載の設定方法。
【請求項3】
前記エピタキシー装置が、複数のエピタキシーチャンバーを備え、ステップｂ）及びｄ）が、順次ではなく並行して行われ、それらのステップのそれぞれが異なるエピタキシーチャンバーに適用され、次いで
ステップｃ）及びｅ）が、並行して行われ、前記初期の及び新たな試験基板は前記異なるチャンバー内に配置される、
請求項１又は２に記載の設定方法。
【請求項4】
前記ステップｄ）及びｅ）が、ステップｆ）の後に、その他の新たな温度条件で１回又は複数回繰り返され、次いでステップｆ）が繰り返される、
請求項１に記載の設定方法。
【請求項5】
ステップｄ）及びｅ）が、２～５回の間で繰り返される、請求項２～４のいずれか一項に記載の設定方法。
【請求項6】
前記スリップライン欠陥の測定が、表面走査用光学ツールで行われる、請求項１～５のいずれか一項に記載の設定方法。
【請求項7】
前記スリップライン欠陥の量が、２０ｍｍ未満、優先的には５ｍｍ未満のスリップライン累積長さに対応するように目標が絞られる、請求項６に記載の設定方法。
【請求項8】
前記温度条件が、前記エピタキシー装置内で処理される前記基板の中心領域及び周辺領域に適用される温度を定める、請求項１～７のいずれか一項に記載の設定方法。
【請求項9】
前記温度条件が、前記エピタキシー装置内で処理される前記基板の中心領域と３つの周辺領域との間に適用される温度オフセット（複数可）を定める、請求項１～７のいずれか一項に記載の設定方法。
【請求項10】
初期温度条件と新たな温度条件との間で、前記基板の前記－少なくとも－２つの領域に適用される前記温度の前記変化が、－３０℃～＋３０℃に及ぶ、請求項１～９のいずれか一項に記載の設定方法。
【請求項11】
前記エピタキシープロセスが、ＴＣＳ、ＤＣＳ、ＳｉＨ４、ＳｉＣｌ４、Ｓｉ２Ｈ４、Ｓｉ３Ｈ８、ＧｅＨ４から選択される少なくとも１つの気体を含む雰囲気中、超高真空と大気圧との間の圧力で、６００℃～１２００℃の間の温度を含む、請求項１～１０のいずれか一項に記載の設定方法。
【請求項12】
前記エピタキシープロセス中に形成された前記有用層が、シリコンで作製され、０．３ミクロン～３０ミクロンの間の厚さを有する、請求項１～１１のいずれか一項に記載の設定方法。
【請求項13】
前記エピタキシープロセス中に形成された前記有用層が、シリコンゲルマニウムで作製され、５０ｎｍ～１０００ｎｍの間の厚さを有する、請求項１～１１のいずれか一項に記載の設定方法。
【請求項14】
エピタキシー装置内で受容基板上に有用層を形成することが意図されるエピタキシープロセスを実施するエピタキシー法であって、前記層及び前記基板がシリコンを含み、請求項１～１３のいずれか一項に記載の設定方法が、前記受容基板を処理する前に行われ、前記受容基板はＳＯＩ基板である、エピタキシー法。【発明の詳細な説明】
【技術分野】
【0001】
（発明の分野）
本発明は、受容基板の処理の前に、最小熱応力を得る温度条件を調節するための、設定方法に関する。この予備設定は、エピタキシープロセスの終わりで前記基板の品質を確実にし、関連するエピタキシー装置の最適な使用を保証する。
本発明は、受容基板の処理の前に、最小熱応力を得る温度条件を調節するための、設定方法に関する。この予備設定は、エピタキシープロセスの終わりで前記基板の品質を確実にし、関連するエピタキシー装置の最適な使用を保証する。
【0002】
（発明の技術的文脈）
シリコンを含む層を成長させるエピタキシー法は、半導体材料及びマイクロエレクトロニクスの分野で一般に使用される。関連する装置は、雰囲気（気体及び圧力の性質）及び温度が制御され且つ処理される基板が支持体に保持されるエピタキシーチャンバーを、通常は組み入れる。
シリコンを含む層を成長させるエピタキシー法は、半導体材料及びマイクロエレクトロニクスの分野で一般に使用される。関連する装置は、雰囲気（気体及び圧力の性質）及び温度が制御され且つ処理される基板が支持体に保持されるエピタキシーチャンバーを、通常は組み入れる。
【0003】
基板当たりの素子の稠密化を伴う処理済み基板の直径の増大（２００ｍｍ、３００ｍｍ、さらに４５０ｍｍ）により、製造ステップ（したがって特に、エピタキシー）中に発生した欠陥は、慎重に制御され且つ可能な限り限定されなければならない。スリップラインなどの欠陥は、基板の大面積に影響を及ぼす可能性があるので、特に極めて重要であり、それらの欠陥は、典型的には、エピタキシー成長が属する高温熱処理で発生した欠陥である。
【0004】
典型的には受容基板上の有用層の形成によって構成される、所与のエピタキシープロセスのためのプロセスウィンドウ（特に、温度条件に関する）を決定することは、通常のことであり、処理される受容基板及び形成される有用層の特徴（組成、厚さ、結晶構造、及び品質）は、エピタキシープロセスの終わりに所与の構造体を得るように定義される。プロセスウィンドウで受容基板を処理することは、図１に示されるように、有用層の寸法特性に関して並びに全体的な品質（指定された限界を超えない欠陥の量）に関して、適応した最終構造体を得るのを可能にする。
【0005】
一般に、このプロセスウィンドウは、いくつかの受容基板のバッチ間で試験基板を処理することにより、定期的にチェックされる。
【0006】
時々、プロセスウィンドウの定義は、全ての受容基板の均一な挙動を可能にするのに十分正確ではなくなる。事実、受容基板の物理的性質は、同じバッチ内で又は連続するバッチ間で変化する可能性があるので、プロセスウィンドウ内でエピタキシー法が同様の手法で適用されたときであっても、最終構造体間で品質の変動が観察されることは珍しくない。特に品質の変動は、一部の構造体に、スリップラインの制御できない出現をもたらし得る。収率の損失に加え、そのような変動は、新たに調整が必要なエピタキシー装置の使用の中断を発生させ、そしてエピタキシー装置の稼働時間が短くなってしまう。
【0007】
（発明の目的）
本発明は、上述の問題を是正する解決策を提案する。本発明は、エピタキシー装置内で受容基板上に有用層を形成することが意図されるエピタキシープロセスのための設定方法に関し、該設定方法は、処理される基板への熱応力が最小限に抑えられるようエピタキシープロセスの温度条件を調節するために、受容基板を処理する前に行われる。設定方法は、特に最終構造体上のスリップライン欠陥がないこと（又は非常に低い発生）に関し、エピタキシープロセスが適用された後の受容基板挙動の高い再現性を確実にする。
本発明は、上述の問題を是正する解決策を提案する。本発明は、エピタキシー装置内で受容基板上に有用層を形成することが意図されるエピタキシープロセスのための設定方法に関し、該設定方法は、処理される基板への熱応力が最小限に抑えられるようエピタキシープロセスの温度条件を調節するために、受容基板を処理する前に行われる。設定方法は、特に最終構造体上のスリップライン欠陥がないこと（又は非常に低い発生）に関し、エピタキシープロセスが適用された後の受容基板挙動の高い再現性を確実にする。
【0008】
（発明の簡単な説明）
本発明は、エピタキシー装置内で受容基板上に有用層を形成することが意図されるエピタキシープロセスのための設定方法を提案し、前記層及び前記基板はシリコンを含むものである。設定方法は、受容基板を処理する前に行われ、該設定方法は、
ａ）
所与の基板直径に対して通常の厚さよりも２０％～４０％小さい、７２５ミクロン及び７７５ミクロンがそれぞれ２００ｍｍ及び３００ｍｍの直径に対する通常の厚さである、厚さであり、及び／又は
１０ｐｐｍａ（ＡＳＴＭ’７９）未満の格子間酸素濃度を有し、及び／又は
誘電体層と、３００ｎｍ以下の厚さの単結晶シリコンの薄膜とを含むＳＯＩ積層体を含む、
シリコン系ウエハの中から、前記受容基板とは異なる試験基板のタイプを選択するステップと、 ｂ）初期温度条件を固定するステップであって、前記条件が、エピタキシー装置内で処理される基板の－少なくとも－２つの領域に適用される温度を定めるステップと、
ｃ）初期試験構造体を得るために、初期温度条件でエピタキシープロセスを適用することにより選択されたタイプの試験基板上に有用層を形成し、次いで前記初期試験構造体上のスリップライン欠陥を測定するステップと、
ｄ）初期温度条件と比較して、基板の－少なくとも－２つの領域に加えられる温度を変化させることによって、新たな温度条件を固定するステップと、
ｅ）新たな試験構造体を得るために、新たな温度条件でエピタキシープロセスを適用することにより選択されたタイプの新たな試験基板上に有用層を形成し、次いで前記新たな試験構造体上のスリップライン欠陥を測定するステップと、
ｆ）複数の試験構造体上の測定されたスリップライン欠陥の量を比較し、最も少ないスリップライン欠陥を発生させるエピタキシープロセスの温度条件を選択するステップを含む。
個々に又は任意の技術的に実現可能な組合せで解釈される、本発明のその他の利点及び非限定的な特徴により、
ステップｄ）及びｅ）は、ステップｆ）の前に、その他の新たな温度条件で１回又は複数回繰り返され、
エピタキシー装置は、複数のエピタキシーチャンバーを備え、
ステップｂ）及びｄ）は、逐次ではなく並行して行われ、それらのステップのそれぞれは異なるエピタキシーチャンバーに適用され、次いで
ステップｃ）及びｅ）は、並行して行われ、初期の及び新たな試験基板は前記異なるチャンバー内に配置され、
ステップｄ）及びｅ）は、ステップｆ）の後に、その他の新たな温度条件で１回又は複数回繰り返され、次いでステップｆ）が繰り返され、
ステップｄ）及びｅ）は、２～５回の間で繰り返され、
スリップライン欠陥の測定が、表面走査用光学ツールで行われ、
スリップライン欠陥の量は、２０ｍｍ未満、優先的には５ｍｍ未満のスリップライン累積長さに対応するように目標が絞られ、
温度条件は、エピタキシー装置内で処理される基板の中心領域及び周辺領域に適用される温度を定め、
温度条件は、エピタキシー装置内で処理される基板の中心領域と３つの周辺領域との間に適用される温度オフセット（複数可）を定め、
初期温度条件と新たな温度条件との間で、基板の－少なくとも－２つの領域に加えられる温度の変動は、－３０℃～＋３０℃に及び、
エピタキシープロセスは、ＴＣＳ、ＤＣＳ、ＳｉＨ４、ＳｉＣｌ４、Ｓｉ２Ｈ４、Ｓｉ３Ｈ８、ＧｅＨ４から選択される少なくとも１つの気体を含む雰囲気中、超高真空と大気圧との間の圧力で、６００℃～１２００℃の間の温度を含み、
エピタキシープロセス中に形成された有用層は、シリコンで作製され、０．３ミクロン～３０ミクロンの間の厚さを有し、
エピタキシープロセス中に形成された有用層は、シリコンゲルマニウムで作製され、５０ｎｍ～１０００ｎｍの間の厚さを有する。
本発明は、エピタキシー装置内で受容基板上に有用層を形成することが意図されるエピタキシープロセスのための設定方法を提案し、前記層及び前記基板はシリコンを含むものである。設定方法は、受容基板を処理する前に行われ、該設定方法は、
ａ）
所与の基板直径に対して通常の厚さよりも２０％～４０％小さい、７２５ミクロン及び７７５ミクロンがそれぞれ２００ｍｍ及び３００ｍｍの直径に対する通常の厚さである、厚さであり、及び／又は
１０ｐｐｍａ（ＡＳＴＭ’７９）未満の格子間酸素濃度を有し、及び／又は
誘電体層と、３００ｎｍ以下の厚さの単結晶シリコンの薄膜とを含むＳＯＩ積層体を含む、
シリコン系ウエハの中から、前記受容基板とは異なる試験基板のタイプを選択するステップと、 ｂ）初期温度条件を固定するステップであって、前記条件が、エピタキシー装置内で処理される基板の－少なくとも－２つの領域に適用される温度を定めるステップと、
ｃ）初期試験構造体を得るために、初期温度条件でエピタキシープロセスを適用することにより選択されたタイプの試験基板上に有用層を形成し、次いで前記初期試験構造体上のスリップライン欠陥を測定するステップと、
ｄ）初期温度条件と比較して、基板の－少なくとも－２つの領域に加えられる温度を変化させることによって、新たな温度条件を固定するステップと、
ｅ）新たな試験構造体を得るために、新たな温度条件でエピタキシープロセスを適用することにより選択されたタイプの新たな試験基板上に有用層を形成し、次いで前記新たな試験構造体上のスリップライン欠陥を測定するステップと、
ｆ）複数の試験構造体上の測定されたスリップライン欠陥の量を比較し、最も少ないスリップライン欠陥を発生させるエピタキシープロセスの温度条件を選択するステップを含む。
個々に又は任意の技術的に実現可能な組合せで解釈される、本発明のその他の利点及び非限定的な特徴により、
ステップｄ）及びｅ）は、ステップｆ）の前に、その他の新たな温度条件で１回又は複数回繰り返され、
エピタキシー装置は、複数のエピタキシーチャンバーを備え、
ステップｂ）及びｄ）は、逐次ではなく並行して行われ、それらのステップのそれぞれは異なるエピタキシーチャンバーに適用され、次いで
ステップｃ）及びｅ）は、並行して行われ、初期の及び新たな試験基板は前記異なるチャンバー内に配置され、
ステップｄ）及びｅ）は、ステップｆ）の後に、その他の新たな温度条件で１回又は複数回繰り返され、次いでステップｆ）が繰り返され、
ステップｄ）及びｅ）は、２～５回の間で繰り返され、
スリップライン欠陥の測定が、表面走査用光学ツールで行われ、
スリップライン欠陥の量は、２０ｍｍ未満、優先的には５ｍｍ未満のスリップライン累積長さに対応するように目標が絞られ、
温度条件は、エピタキシー装置内で処理される基板の中心領域及び周辺領域に適用される温度を定め、
温度条件は、エピタキシー装置内で処理される基板の中心領域と３つの周辺領域との間に適用される温度オフセット（複数可）を定め、
初期温度条件と新たな温度条件との間で、基板の－少なくとも－２つの領域に加えられる温度の変動は、－３０℃～＋３０℃に及び、
エピタキシープロセスは、ＴＣＳ、ＤＣＳ、ＳｉＨ４、ＳｉＣｌ４、Ｓｉ２Ｈ４、Ｓｉ３Ｈ８、ＧｅＨ４から選択される少なくとも１つの気体を含む雰囲気中、超高真空と大気圧との間の圧力で、６００℃～１２００℃の間の温度を含み、
エピタキシープロセス中に形成された有用層は、シリコンで作製され、０．３ミクロン～３０ミクロンの間の厚さを有し、
エピタキシープロセス中に形成された有用層は、シリコンゲルマニウムで作製され、５０ｎｍ～１０００ｎｍの間の厚さを有する。
【0009】
本発明は、エピタキシー装置内で受容基板上に有用層を形成することが意図されるエピタキシープロセスを実施するエピタキシー法にも関し、前記層及び前記基板はシリコンを含み、前述の設定方法は受容基板を処理する前に行われ、受容基板はＳＯＩ基板である。
【図面の簡単な説明】
【0010】
本発明のその他の特徴及び利点は、添付される図を参照し以下の本発明の詳細な説明から明らかにされよう。
【図1】エピタキシープロセスに関する典型的なプロセスウィンドウを示すグラフであり、例えば温度条件は、試験ウエハ上で得られる欠陥性の関数として調節される。
【図2】本発明による設定方法のステップｃ）から得られた構造体の欠陥性レベル（スリップライン欠陥）を示すマップである。
【図3】本発明による設定方法のステップｅ）の後に得られた構造体の欠陥性レベルを示すマップである。
【図4】従来のプロセスウィンドウと、本発明による設定方法を使用することにより定められた狭いプロセスウィンドウとの比較を示す。
【図5】本発明による設定方法の一実施例を示す。
【図6】本発明による設定方法の別の実施例を示す。
【発明を実施するための形態】
【0011】
（発明の詳細な説明）
本発明は、エピタキシー装置で受容基板上に有用層を形成することが意図されるエピタキシープロセスのための設定方法に関し、前記層及び前記基板はシリコンを含むものである。
本発明は、エピタキシー装置で受容基板上に有用層を形成することが意図されるエピタキシープロセスのための設定方法に関し、前記層及び前記基板はシリコンを含むものである。
【0012】
受容基板は、単結晶シリコンで作製されるか、又は単結晶シリコンでほとんどが形成される。特に受容基板は、シリコン最上層が０．１～２．０ミクロンに及ぶ厚さを有し、その埋め込まれた酸化シリコンが０．０５～５．０ミクロンに及ぶ厚さを有し、そのベースウエハがシリコンで形成される、シリコンオンインシュレーター基板（ＳＯＩ）とすることができる。
【0013】
受容基板は、マイクロエレクトロニクスの分野ではよくあるように、標準サイズの、例えば２００ｍｍ又は３００ｍｍ、又はさらに４５０ｍｍの直径をもつ、円形ウエハの形をとることができる。基板は、所与の直径に対する通常の厚さを有し、典型的には７２５ミクロン、７７５ミクロン、及び９２５ミクロンが、それぞれ２００ｍｍ、３００ｍｍ、及び４５０ｍｍの直径に対する通常の厚さである。
【0014】
受容基板の最上部にエピタキシャル成長によって構築された有用層は、厚さが０．３ミクロン～３０ミクロンに及ぶ多結晶シリコン又は単結晶シリコンで作製することができる。１Ｅ１３／ｃｍ３～約１Ｅ１９／ｃｍ３でｐ型又はｎ型ドープされていてもよい。
【0015】
有用層は、代替的には、５０ｎｍ～１０００ｎｍに及ぶ厚さで、シリコンゲルマニウムで作製することができる。
【0016】
本発明の設定方法が適用されるエピタキシープロセスは、化学気相成長技術（ＣＶＤ）に基づく。典型的には、高温範囲に属する６００℃（ＳｉＧｅ）又は９００℃（Ｓｉ）～約１２００℃に及ぶ温度を含む。ターゲットとされる有用層の性質に応じて、雰囲気は、ＴＣＳ（トリクロロシラン）、ＤＣＳ（ジクロロシラン）、ＳｉＨ４（シラン）、ＳｉＣｌ４（四塩化シリコン）、Ｓｉ２Ｈ４（ジシラン）、Ｓｉ３Ｈ８（トリシラン）、ＧｅＨ４（ゲルマン）から選択される少なくとも１つの気体を含んでいてもよく、エピタキシープロセス中の圧力は、超高真空から大気圧の間で選択されてもよい。
【0017】
設定方法は、正確で好ましいプロセスウィンドウ、即ち関連するエピタキシー装置でのエピタキシャル成長中に基板に見られる熱応力を最小限に抑えるプロセスウィンドウを定めるために、受容基板の処理の前に実行される。スリップライン欠陥は、高温熱処理中に基板に加えられる熱応力によって誘発されることが公知である。好ましいプロセスウィンドウは、特に、そのような欠陥の出現を回避するように、又は高度に限定するように定められる。
【0018】
設定方法は最初に、スリップライン不全に非常に感度の高い物理的及び構造的特徴を有するシリコンをベースにした試験基板のタイプを選択する、ステップａ）を含む。
【0019】
第１のタイプの試験基板は、同じ直径のウエハの通常の厚さより２０％～４０％の間で小さい厚さを有するシリコン系ウエハに該当する。例として、直径２００ｍｍの試験基板では、その厚さは４５０～５５０ミクロンの間で選択されることになり、直径３００ｍｍの試験基板では、その厚さは５００～６００ミクロンの間から選択されることになる。試験基板は、非ドープ型又は多量にドープされた、Ｐ型又はＮ型であってもよい。多量にドープされたとは、１×１０１８／ｃｍ３よりも高いドーパント濃度を意味する。
【0020】
第１のタイプによる試験基板に選択される厚さ範囲は、エピタキシープロセスのプロセスウィンドウを改善するのに特に適切であることが出願人により明らかにされた。事実、処理済み基板のより小さい厚さは、熱応力に対する感度が高いため、スリップラインの出現を増大させる。それにも関わらず、厚さは、熱応力又は機械的取扱いの課題に起因する破壊などの副作用を回避するために、通常の厚さの６０％以上に維持される。
【0021】
第２のタイプによれば、試験基板は、１０ｐｐｍａ（ＡＳＴＭ’７９）（即ち、５Ｅ１７ Ｏｉ／ｃｍ３）未満の格子間酸素濃度を有するシリコン系ウエハである。
【0022】
試験基板中の低い格子間酸素含量は、シリコン中の酸素沈殿による転位の固着を低減することで、高温処理中のスリップラインの形成を促進させる。
【0023】
第３のタイプの試験基板は、その正面にＳＯＩ積層体を含む、シリコン系ウエハに該当し、該ＳＯＩ積層体は、埋め込まれた誘電体層及び厚さ３００ｎｍ以下の単結晶シリコンの薄い最上層を含む。典型的には、酸化シリコンで作製された誘電体層は、０．５～５．０ミクロンの間の厚さを有することができる。
【0024】
シリコンウエハ上のＳＯＩ積層体の存在は、試験基板に対する機械的応力のレベルを付加する可能性があり、スリップライン欠陥の出現に対する感度をさらに増大させる。ＳＯＩ積層体の薄い最上層は、熱応力によるスリップライン感度もさらに高める可能性がある。
【0025】
その他のタイプの試験基板は、設定方法のステップａ）で選択することができ、この方法により試験基板は、第１、第２、及び第３のタイプの特徴の任意の組合せで存在する。最も正確なプロセスウィンドウは、薄い厚さ（第１のタイプ）、低い格子間酸素含量（第２のタイプ）、及びその正面に３００ｎｍ以下の厚さの薄層を有するＳＯＩ積層体（第３のタイプ）を含む、試験基板から定められてもよい。
【0026】
試験基板の特徴は、処理される受容基板の特徴に関連しないことに留意されたい。試験基板のタイプは、熱応力に対するその感度に関して選択されるだけであり、それらの受容基板の性質がどのようなものであれ、受容基板上に最低応力を発生させるエピタキシープロセス用の温度条件を可能な限り正確に定めるのを助けることになる。好ましい実施形態によれば、設定方法で実施される試験基板（複数可）は、異なっており、全体としてエピタキシープロセスが適用される受容基板（複数可）とは無関係である。
【0027】
次いで設定方法は、初期温度条件Ｔｉを固定するステップｂ）を含み、前記条件は、エピタキシープロセス中に、エピタキシー装置内で処理される基板の－少なくとも－２つの領域に加えられる温度を定める。
【0028】
装置に応じて、加熱手段と、処理される基板周辺のそれらの配置とを、異ならせることができる。加熱手段は通常、例えばＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社製のセンチュラ（Ｃｅｎｔｕｒａ）（登録商標）ツールのように、処理済み基板の内側（中心）及び外側（周辺）領域を加熱するよう構成されたランプシステムに基づく。ランプシステムは、代替的に、ＡＳＭ社製のイプシロン（Ｅｐｓｉｌｏｎ）（登録商標）ツールにあるような、中心領域の温度と比較して、処理済み基板の３つの縁部領域（正面、側面、及び背面と称する）の温度を別々にオフセットするように構成することができる。
【0029】
初期温度条件Ｔｉは、利用可能なプロセスウィンドウで、又は事前に処理された受容基板に関して既に使用されたプロセス条件に従い、又は最新の最適化プロセス条件に従い選択されてもよい。前記最新の最適化プロセスは既に調整されたが、最低応力プロセス条件は、経時的なツールドリフトによって又は定期的なメンテナンスによって変化する可能性があることに、留意されたい。
【0030】
図４を参照すると、初期温度条件Ｔｉは、例えば、従来のプロセスウィンドウの中心で採用することができる。前記従来のプロセスウィンドウは、通常の厚さ及び物理的性質をもつ標準ウエハを使用することによって、又は受容基板を使用することによって直接、習慣的に定められることに留意されたい。この第２の選択肢は費用がかかり、当然ながら受容基板の特徴に大きく依存する。
【0031】
次いで設定方法は、初期温度条件Ｔｉでエピタキシープロセスを適用することによる、選択されたタイプの試験基板上での有用層の形成を含むステップｃ）を含む。これは試験基板と、その最上部にエピタキシー成長させた有用層とを含む、初期試験構造体を得ることに繋がる。
【0032】
次いでステップｃ）は、前記初期試験構造体上のスリップライン欠陥を測定するステップを含む。
【0033】
スリップライン欠陥の測定は、ＫＬＡ社製のＳＰシリーズ装置など、表面走査用光学ツールを使用することによって実行される。
【0034】
図２は、試験構造体周辺でのスリップライン欠陥を強調する、測定マップの例を示す。そのような欠陥の量は、ウエハ全体にわたるスリップラインの累積長さの結果として優先的には評価され、最終的には０．５～５ｍｍに及ぶエッジエクスクルージョンと考えられる。図２で、試験構造体は２００ｍｍの直径を有し、スリップライン累積長さは約５×１０３ｍｍである。
【0035】
試験構造体が、図２におけるように多量のスリップライン欠陥を示すとき、設定方法のステップｃ）の後、エピタキシープロセスの関連する温度条件Ｔｉは、最終構造体の一部（その最上部に有用層を成長させた受容基板）がいかなるスリップライン欠陥を示さなくなる場合であっても、経時的な受容基板の、安定的で再現可能な挙動を可能にしないことが予測される。異なるタイプの試験基板はスリップライン欠陥に非常に感度が高いので、設定方法は、従来のプロセスウィンドウ内で、処理済み基板に高過ぎる熱応力を誘発し得る温度条件を特定することができ、熱応力の前記レベルは、受容基板のバッチ内又は受容基板のバッチ同士での物理的性質のばらつきに起因して、受容基板の少なくとも一部で損傷を受け易い。
【0036】
設定方法の次のステップｄ）は、初期温度条件Ｔｉと比較して、処理済み基板の－少なくとも－２つの領域に適用される温度を変化させることにより、新たな温度条件Ｔｎを固定するステップにある。
【0037】
初期温度条件Ｔｉと新たな温度条件Ｔｎとの間で、処理済み基板の－少なくとも－２つの領域に適用される温度の変動は、－３０℃～＋３０℃に及ぶことが有利である。
【0038】
処理済み基板の異なる領域間でのこの温度調節は、エピタキシャル成長中に前記基板に適用される熱応力に影響を及ぼす。
【0039】
次いで設定方法は、新たな温度条件Ｔｎでエピタキシープロセスを適用することによって、選択されたタイプの新たな試験基板上に有用層を形成するステップｅ）を含む。ステップｅ）は、新たな試験基板とその最上部に成長させた有用層とを含む新たな試験構造体を得ることにつながる。次いでスリップライン欠陥を、ステップｃ）と同じツール及び同じ方法で、前記構造体上で測定する。
【0040】
新たな試験構造体の測定マップを図３に示す。スリップラインの量が劇的に減少したことが一目瞭然である。優先的には、試験構造体上の目標とされるスリップライン累積長さは２０ｍｍ未満、又はさらに５ｍｍ未満である。
【0041】
設定方法のステップｆ）は、（初期の及び新たな）試験構造体上で測定されたスリップライン欠陥の量を比較し、最も少ないスリップライン欠陥を発生させるエピタキシープロセスの温度条件を選択することにある。最も少ない欠陥は、理想的には上述の目標とされるスリップライン累積長さに相当し、最終的にはゼロ欠陥を目標にする。
【0042】
初期の及び新たな試験構造体が正しいレベルの欠陥性を示さない場合、設定方法は、ステップｆ）の後、その他の新たな温度条件Ｔｎ’、Ｔｎ’’、Ｔｎ’’’などに関し、ステップｄ）及びｅ）を１回又は複数回繰り返すことを考える。次いでステップｆ）を当然ながら繰り返して、得られた新たな試験構造体と比較する。
【0043】
設定方法は、ステップｆ）を実施する前に、その他の新たな温度条件Ｔｎ’、Ｔｎ’’、Ｔｎ’’’などでステップｄ）及びｅ）を１回又は複数回、繰り返すことを含んでいてもよい。次いでスリップライン欠陥の量を比較する前記ステップを、準備された複数の試験構造体に適用する。
【0044】
このようなことは、エピタキシー装置が、互いに独立した異なる温度条件を定めることができる複数のエピタキシーチャンバーを含むときに、典型的には可能である。したがってステップｂ）及びｄ）は、逐次ではなく並行して行われ、それらステップのそれぞれは異なるエピタキシーチャンバーに適用される。例えば５つのチャンバーが利用可能である場合、ステップｂ）は第１のチャンバーに適用されることになり、第１の新たな温度条件Ｔｎによるステップｄ）は第２のチャンバーに適用されることになり、第２の新たな温度条件Ｔｎ’によるステップｄ）は第３のチャンバーに適用されることになり、以下同様である。したがって、合計で５つの（初期の及び新たな）温度条件が、５つの異なるチャンバー内で固定されることになる。
【0045】
次いでステップｃ）及びｅ）も並行して行われ、初期の及び新たな試験基板が前記異なるチャンバー内に配置される。
【0046】
ステップｆ）では、初期温度条件Ｔｉで処理された初期試験構造体、及び個別の温度条件Ｔｎ、Ｔｎ’、Ｔｎ’’、Ｔｎ’’’で処理された４つの新たな試験構造体が、スリップラインの量の比較のために利用可能である。
【0047】
図４は、本発明の設定方法のおかげで特定された狭いプロセスウィンドウを示す。このプロセスウィンドウは、本発明で定義された、感度の非常に高い試験構造体の１つのタイプを使用して、スリップライン欠陥がないか、わずかなスリップライン欠陥をもたらす、温度条件に該当する。それらの温度条件は、エピタキシープロセスに従い処理されたとき、受容基板の挙動の再現性と安定性が非常に高いことを保証する。
【0048】
ステップｆ）の前又は後に、ステップｄ）及びｅ）を２～５回繰り返すことが有利である。
【0049】
次いでステップｆ）で選択された温度条件に基づくエピタキシープロセスは、受容基板バッチで実施することができる。
【0050】
実施例１：
エピタキシー装置は、センチュラ（登録商標）ツールである。エピタキシープロセスは、２０ミクロンの厚さのシリコン有用層を成長させることを目標とする。１１００℃で３０秒間のベークをプロセスの開始時に適用し、次いでエピタキシャル成長を１１００℃で１０分間行う。
エピタキシー装置は、センチュラ（登録商標）ツールである。エピタキシープロセスは、２０ミクロンの厚さのシリコン有用層を成長させることを目標とする。１１００℃で３０秒間のベークをプロセスの開始時に適用し、次いでエピタキシャル成長を１１００℃で１０分間行う。
【0051】
加熱システムのランプの電力は、
内側ランプのおかげで、処理される基板の中心領域に適用される温度、及び
外側ランプのおかげで、前記基板の周辺領域に適用される温度
を定めるように、独立して調節することができる。
内側ランプのおかげで、処理される基板の中心領域に適用される温度、及び
外側ランプのおかげで、前記基板の周辺領域に適用される温度
を定めるように、独立して調節することができる。
【0052】
加熱システムは、中心（内側）領域及び周辺（外側）領域のそれぞれに関し、基板の正面及び背面にそれぞれ対向する上部及び底部のランプを含む。
【0053】
ベースライン条件は、本明細書では下記の通り設定される。
底部ランプ（内側及び外側）の電力比は６０％であり、全ランプ電力に対する底部電力の比が０．６であることを意味し、
上部内側ランプの電力比は７０％であり、全上部ランプ電力に対する上部内側ランプ電力の比が０．７であることを意味し、
底部内側ランプの電力比が４５％であり、全底部ランプ電力に対する底部内側ランプ電力の比が０．４５であることを意味する。
底部ランプ（内側及び外側）の電力比は６０％であり、全ランプ電力に対する底部電力の比が０．６であることを意味し、
上部内側ランプの電力比は７０％であり、全上部ランプ電力に対する上部内側ランプ電力の比が０．７であることを意味し、
底部内側ランプの電力比が４５％であり、全底部ランプ電力に対する底部内側ランプ電力の比が０．４５であることを意味する。
【0054】
設定方法に選択される試験基板のタイプは、既に述べた第１のタイプに該当する。特に２００ｍｍのシリコンウエハでは、５００ミクロンの厚さ及び多量のホウ素ドープ型（２０ｍｏｈｍ．ｃｍ）が、試験基板として使用される。その他のタイプが代替として選択できたことも留意されたい。
【0055】
図５の表は、第１の実施例において固定され、試験基板に加えられた様々な温度条件を示す。ステップｄ）及びｅ）は、５つの新たな温度条件Ｔｎ、Ｔｎ’、Ｔｎ’’、Ｔｎ’’’、Ｔｎ’’’’で５回行った。異なる温度条件間での温度の変動は、上部及び底部ランプにより提供される内側電力のパーセンテージ率を増大させること、又は低下させることによって制御される。この例では、内側電力率は、上部及び底部と同様に、＋１０％～－２５％変動する。
【0056】
このことは、内側ゾーンと外側ゾーンとの間（即ち、処理済み基板の中心領域と周辺領域との間）の温度差の増大又は低下をもたらす。内側電力比の変動に関連する温度差は、典型的には３℃～３０℃に及ぶ。
【0057】
内側電力比は、最上部及び底部で、異なる手法で変化する可能性があることに留意されたい。
【0058】
関連する温度条件で、初期試験構造体上及び５つの新たな試験構造体上に有用層を形成した後、ステップｆ）は、初期試験基板上及び３つのその他の試験構造体上でのスリップラインの存在を明らかにする（図５の表で述べるように）。Ｔｎ’’’及びＴｎ’’’’と称される温度条件で処理された２つの試験構造体は、いかなるスリップラインも示していない。
【0059】
設定方法によって、目標とされるエピタキシープロセスに関する従来のプロセスウィンドウよりも狭いプロセスウィンドウを定めるのを可能にし、関連する温度条件は、処理される基板上での最小限に抑えられた熱応力を保証する。次いで任意の受容基板を、設定方法のおかげで定められた狭いプロセスウィンドウで安全に処理することができる。
【0060】
実施例２：
エピタキシー装置は、イプシロン（登録商標）ツールである。エピタキシープロセスは、２０ミクロンの厚さのシリコン有用層を成長させることを目標とする。１１００℃で３０秒間のベークがプロセスの開始時に適用され、次いでエピタキシャル成長が１１００℃で１０分間行われる。
エピタキシー装置は、イプシロン（登録商標）ツールである。エピタキシープロセスは、２０ミクロンの厚さのシリコン有用層を成長させることを目標とする。１１００℃で３０秒間のベークがプロセスの開始時に適用され、次いでエピタキシャル成長が１１００℃で１０分間行われる。
【0061】
加熱システムのランプ電力は、処理される基板の中心領域と、正面、側面、及び後面と称されかつウエハの縁部上で１２時、３時、及び６時にそれぞれ配置された３つの縁部領域との間で、温度オフセットを定めるように、独立して調節することができる。
【0062】
ベースライン条件を、本明細書では以下の通り設定する。
中心温度は１１００℃に設定される。
正面オフセットは－２５℃であり、１０７５℃の正面領域温度に該当する。
側面オフセットは－１５℃であり、１０８５℃の側面領域温度に該当する。
後面オフセットは－５０℃であり、１０５０℃の後面領域温度に該当する。
中心温度は１１００℃に設定される。
正面オフセットは－２５℃であり、１０７５℃の正面領域温度に該当する。
側面オフセットは－１５℃であり、１０８５℃の側面領域温度に該当する。
後面オフセットは－５０℃であり、１０５０℃の後面領域温度に該当する。
【0063】
設定方法のために選択される試験基板のタイプは、前述の第２のタイプに該当する。特に、７２５ミクロンの厚さ及び低い格子間酸素含量をもつ２００ｍｍのシリコンウエハが、試験基板として使用される。その他のタイプが代替として選択できたことも留意されたい。
【0064】
図６の表は、第２の実施例において固定され、試験基板に加えられた様々な温度条件を示す。ステップｄ）及びｅ）は、５つの新たな温度条件Ｔｎ、Ｔｎ’などで５回行った。異なる温度条件間での温度の変化は、中心領域と３つの縁部領域との間でオフセットを増大させること、又は低下させることによって制御される。
【0065】
この例では、３つの周辺領域全ての場合と同様に、オフセットは＋５℃～－２０℃まで変動する。オフセットは、３つの縁部領域に関して異なる手法で変更でき、したがって３つの縁部領域は別々に制御されることに留意されたい。例えば、正面領域、側面領域、及び後面領域のオフセットは、より低い熱応力を可能にする温度条件を微細に調整するために、それぞれ－１０℃、－５℃、及び－７℃で選択することができた。
【0066】
関連する温度条件で、初期試験構造体上及び５つの新たな試験構造体上に有用層を形成した後、ステップｆ）は、初期試験構造体上及び３つのその他の試験構造体上でのスリップラインの存在を明らかにする（図６の表で述べるように）。Ｔｎ’’’及びＴｎ’’’’と称される温度条件で処理された２つの試験構造体は、いかなるスリップラインも示していない。
【0067】
この第２の実施例でも同様に、設定方法によって、目標とされるエピタキシープロセスに関する従来のプロセスウィンドウよりも狭いプロセスウィンドウを定めることを可能にし、関連する温度条件は、処理される基板上で最小限に抑えられた熱応力を保証する。次いで任意の受容基板を、設定方法のおかげで定められた狭いプロセスウィンドウで安全に処理することができる。
【0068】
当然ながら本発明は、記述される実施形態に限定されず、特許請求の範囲により定義された本発明の範囲を超えることなく、多様な実現を付加することができる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】