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特表2024-512556オフロードされた動作における実行ハザードの検出

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-19

(54)【発明の名称】オフロードされた動作における実行ハザードの検出

(51)【国際特許分類】

G06F 9/38 20180101AFI20240312BHJP

G06F 9/50 20060101ALI20240312BHJP

G06F 9/52 20060101ALI20240312BHJP

【ＦＩ】

G06F9/38 380B

G06F9/50 150D

G06F9/52 150B

G06F9/50 150E

G06F9/38 370C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023558343

(86)(22)【出願日】2022-03-25

(85)【翻訳文提出日】2023-10-24

(86)【国際出願番号】 US2022021875

(87)【国際公開番号】W WO2022212190

(87)【国際公開日】2022-10-06

(31)【優先権主張番号】17/218,506

(32)【優先日】2021-03-31

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤＭＩＣＲＯＤＥＶＩＣＥＳＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨圭介

(72)【発明者】

【氏名】ジョナサンオルソップ

(72)【発明者】

【氏名】シャイジーンアガ

【テーマコード（参考）】

5B013

【Ｆターム（参考）】

5B013DD03

5B013EE04

(57)【要約】

オフロードされた動作における実行ハザードを検出することが開示される。第２のオフロード動作が、第２のオフロード動作に先行する第１のオフロード動作と比較される。第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかが判定される。実行ハザードが検出される場合に、エラーハンドリング動作が行われ得る。いくつかの例では、オフロード動作は、プロセッシングインメモリ動作である。
【選択図】図１

【特許請求の範囲】

【請求項1】

オフロードされた動作における実行ハザードを検出する方法であって、
第２のオフロード動作を、前記第２のオフロード動作に先行する第１のオフロード動作と比較することと、
前記第２のオフロード動作と前記第１のオフロード動作との比較に基づいて、前記第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定することと、を含む、
方法。

【請求項2】

前記第２のオフロード動作が前記オフロードターゲットデバイス上で前記実行ハザードを生じさせると判定したことに応じて、エラーハンドリングアクションを開始することを更に含む、
請求項１の方法。

【請求項3】

エラーハンドリングアクションを開始することは、エラーメッセージを送信することと、エラーログエントリを生成することと、フォールトをトリガすることと、のうち少なくとも１つを含む、
請求項２の方法。

【請求項4】

第２のオフロード動作を、前記第２のオフロード動作に先行する第１のオフロード動作と比較することは、前記第２のオフロード動作に関連付けられた第２のオフロードターゲットデバイス識別子を、前記第１のオフロード動作に関連付けられた第１のオフロードターゲットデバイス識別子と比較することを含み、
前記第２のオフロード動作と前記第１のオフロード動作との比較に基づいて、前記第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定することは、前記第１のオフロードターゲットデバイス識別子と前記第２のオフロードターゲットデバイス識別子とが一致しない場合に前記実行ハザードを検出することを含む、
請求項１の方法。

【請求項5】

前記第１のオフロード動作がオフロード動作のシーケンスを開始するという指標に応じて、前記第１のオフロードターゲットデバイス識別子を記憶することを更に含む、
請求項４の方法。

【請求項6】

前記第１のオフロード動作のシーケンスラベルを記憶することを更に含み、
第２のオフロード動作を、前記第２のオフロード動作に先行する第１のオフロード動作と比較することは、
前記第２のオフロード動作のシーケンスラベルを識別することと、
前記第２のオフロード動作の前記シーケンスラベルに基づいて、前記第１のオフロードターゲットデバイス識別子を識別することと、を含む、
請求項５の方法。

【請求項7】

前記第１のオフロードターゲットデバイス識別子を有するシーケンシャルオフロード命令のパターンを識別することを更に含む、
請求項４の方法。

【請求項8】

第２のオフロード動作を、前記第２のオフロード動作に先行する第１のオフロード動作と比較することは、前記第２のオフロード動作に関連付けられた第２のスレッド識別子を、前記第１のオフロード動作に関連付けられた第１のスレッド識別子と比較することを含み、
前記第２のオフロード動作と前記第１のオフロード動作との比較に基づいて、前記第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定することは、前記第１のスレッド識別子と前記第２のスレッド識別子とが一致しない場合に、前記オフロードターゲットデバイスにおいて前記実行ハザードを検出することを含む、
請求項１の方法。

【請求項9】

オフロードターゲットデバイス上でレース検出が有効化されていることを識別することを更に含む、
請求項８の方法。

【請求項10】

前記オフロードターゲットデバイス上でレース検出が有効化されていることを識別することは、レース検出インジケータに関連付けられている第１のオフロード動作のための前記第１のスレッド識別子を記憶することを含む、
請求項９の方法。

【請求項11】

前記第２のオフロード動作は、プロセッシングインメモリ（ＰＩＭ）動作であり、前記オフロードターゲットデバイスは、ＰＩＭモジュールである、
請求項１の方法。

【請求項12】

第２のオフロード動作を、前記第２のオフロード動作に先行する第１のオフロード動作と比較すること、及び、前記第２のオフロード動作と前記第１のオフロード動作との比較に基づいて、前記第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定することは、ランタイム時に実行される、
請求項１の方法。

【請求項13】

オフロードされた動作における実行ハザードを検出するための装置であって、
論理回路を備え、
前記論理回路は、
第２のオフロード動作を、前記第２のオフロード動作に先行する第１のオフロード動作と比較することと、
前記第２のオフロード動作と前記第１のオフロード動作との比較に基づいて、前記第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定することと、
を行うように構成されている、
装置。

【請求項14】

前記論理回路は、前記第２のオフロード動作が前記オフロードターゲットデバイス上で前記実行ハザードを生じさせると判定したことに応じて、エラーハンドリングアクションを開始するように構成されている、
請求項１３の装置。

【請求項15】

【請求項16】

【請求項17】

オフロードされた動作における実行ハザードを検出するためのシステムであって、
２つ以上のプロセッサコアと、
２つ以上のプロセッシングインメモリ（ＰＩＭ）モジュールと、
論理回路と、を備え、
前記論理回路は、
第２のオフロード動作を、前記第２のオフロード動作に先行する第１のオフロード動作と比較することと、
前記第２のオフロード動作と前記第１のオフロード動作との比較に基づいて、前記第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定することと、
を行うように構成されている、
システム。

【請求項18】

前記論理回路は、前記第２のオフロード動作が前記オフロードターゲットデバイス上で前記実行ハザードを生じさせると判定したことに応じて、エラーハンドリングアクションを開始するように構成されている、
請求項１７のシステム。

【請求項19】

【請求項20】

【発明の詳細な説明】

【背景技術】

【0001】

コンピューティングシステムは、多くの場合、命令を取り出して実行し、実行した命令の結果を適切な場所に記憶することができるいくつかの処理リソース（例えば、１つ以上のプロセッサ）を含む。処理リソース（例えば、中央処理ユニット（central processing unit、ＣＰＵ）又はグラフィック処理ユニット（graphics processing unit、ＧＰＵ））は、データに対して論理演算を行うことによって命令を実行するために使用することができる、例えば、算術論理ユニット（arithmetic logic unit、ＡＬＵ）回路、浮動小数点ユニット（floating point unit、ＦＰＵ）回路及び／又は組み合わせ論理ブロック等のいくつかの機能ユニットを備えることができる。例えば、機能ユニット回路は、オペランドに対する加算、減算、乗算及び／又は除算等の算術演算を実施するために使用されてもよい。典型的には、処理リソース（例えば、プロセッサ及び／又は関連機能ユニット回路）は、メモリアレイの外部にあり、データは、命令セットを実行するために、処理リソースとメモリアレイとの間のバスを介してアクセスされる。メモリアレイ内のデータをフェッチするため又は記憶するためのアクセスの量を低減するために、コンピューティングシステムは、処理リソース又は処理リソース群による使用のために最近アクセスされた又は変更されたデータを一時的に記憶するキャッシュ階層を用い得る。しかしながら、データを処理リソースのより近くにもってくるのではなく、データを記憶する記憶場所のより近くでデータ処理が実行されるように、処理リソースがメモリの内部及び／又は近くに実装されるメモリベース実行デバイスにある特定の動作をオフロードすることによって、処理性能が更に改善され得る。メモリベース実行デバイスは、外部通信（すなわち、プロセッサからメモリアレイへの通信）を低減することによって時間を削減し、電力も節約し得る。

【図面の簡単な説明】

【0002】

【図1】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための例示的なシステムのブロック図である。

【図2】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的なシステムのブロック図である。

【図3】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的なシステムのブロック図である。

【図4】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的なシステムを示すフローチャートである。

【図5】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的な方法を示すフローチャートである。

【図6】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的な方法を示すフローチャートである。

【図7】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的な方法を示すフローチャートである。

【図8】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的な方法を示すフローチャートである。

【図9】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的な方法を示すフローチャートである。

【図10】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的な方法を示すフローチャートである。

【図11】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的な方法を示すフローチャートである。

【図12】本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための別の例示的な方法を示すフローチャートである。

【発明を実施するための形態】

【0003】

計算スループットは、メモリ帯域幅よりも速くスケーリングするので、増大する計算能力にデータを送り込み続けるために多くの技術が提案されてきた。プロセッシングインメモリ（processing-in-memory、ＰＩＭ）対応ハードウェアは、計算をメモリの近くに移動させ、メモリの近くのロジックに、ホストが利用可能なメモリ帯域幅よりも高いメモリ帯域幅の利益をもたらす。一例として、可能なＰＩＭ構成は、各ダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）バンク内に単純なベクトル計算要素及びローカルレジスタを追加することを含む。次いで、ホストプロセッサは、単にターゲットアドレスを指定することで、このバンクローカル論理において行われる細粒度コマンド（レジスタへのロード、レジスタからのストア、加算、乗算累算等）を送信することができる。メモリに直接アクセスしない動作の場合、アドレスのバンク識別子ビットのみが、何れのＰＩＭユニットがアドレス指定されているかを指定するために必要とされる。このような構成では、ＰＩＭは、メモリインターフェースにわたってデータを転送すること及びメモリインターフェースを遅くすることを回避し、したがって、達成可能なメモリ帯域幅を増加させ、データが制限された作業負荷の増大するカテゴリに対する性能を改善することができる。

【0004】

しかしながら、ＰＩＭは、ソフトウェア開発のためのメモリモデルを複雑にし、高性能で機能的なアプリケーションを開発するためにアーキテクチャ固有のメモリ配置の詳細の認識を必要とする。ＰＩＭ動作のシーケンスが、メモリローカルレジスタ内の同じ中間値に対して動作している間に複数のアドレスをターゲットとする場合（例えば、ロード＋加算［Ａ］－＞Ｒ１の後にＲ１－＞［Ｂ］のストア）、これらのアドレスは、同じＰＩＭメモリパーティション内に位置しなければならない。これが当てはまらない場合、依存ＰＩＭ動作は、異なるパーティション内のレジスタにマッピングされ、プログラムを失敗させることになり、失敗のソースは、デバッグすることが非常に困難であり得る。例えば、ＰＩＭ実行ユニットは、一般に、メモリ階層（例えば、バンク又はチャネル）内のある特定のレベルに配置される。ＰＩＭ実行ユニットが２つのアドレスに対して動作するためには、両方のアドレスが、ＰＩＭ実行ユニットが関連付けられる同じメモリ階層パーティションに含まれなければならない（例えば、ターゲットオペランドのメモリアドレスは、同じ物理メモリバンクにマッピングされなければならない）。アドレスから物理メモリへのマッピングについてのソフトウェア仮定がハードウェアの現実と一致しない場合（例えば、誤構成に起因して）又はアドレス指定エラーが発生する場合には、依存ＰＩＭ動作が誤って間違ったメモリバンクに発行されることがあり、その結果、デバッグが困難であり得る微妙なメモリ又はＰＩＭレジスタファイルの破損が生じる。これは、メモリに記憶され得るか又はメモリから戻され得るデータの値に影響を及ぼすので、メモリモデルに対する新たな複雑さを表し、正しい動作のために低レベルのハードウェア詳細の認識を必要とする。したがって、これらの誤ったＰＩＭ動作を早期に検出する能力は、ＰＩＭソフトウェアにおけるプログラム可能性及び移植性を保証するために非常に重要である。

【0005】

また、ＰＩＭは、レースの性質をもつＰＩＭアクセスに関して、第２の関連する複雑さをメモリモデルに導入する。ソースオペランド又はデスティネーションオペランドとしてバンクローカルレジスタをアドレス指定するＰＩＭコマンドが発行される場合にはいつでも、アクセスされる特定のレジスタは、（特定のＰＩＭコマンドのレジスタＩＤビットに加えて）ターゲットメモリアドレスのバンクＩＤビットによって判定される。異なるコアから複数のＰＩＭコマンドを並行して発行するために（これは、ＰＩＭの帯域幅の利点を利用するために必要であり得る）、ソフトウェアは、独立したコマンドが同じバンク及びレジスタを対象とする場合に、中間データの破損をもたらし得るので、独立したコマンドを同時に発行することを回避しなければならない。

【0006】

ＰＩＭシステムにおけるアドレスマッピングエラーの検出は、従来のマルチスレッドプログラムにおける不正なレース又はメモリエラーの検出の問題とは異なる問題である。メモリのハードウェアマッピングに依存しているため、これらのタイプのＰＩＭエラーは、アーキテクチャ及びマッピング構成と完全に絡み合っている。この認識は、標準的な共有メモリマルチスレッドプログラムには存在しないＰＩＭソフトウェアの基本的な移植性及びプログラム可能性の課題であり、単にスレッド間のデータレースを検出するよりも問題を困難にする。例えば、１つのアドレスマッピングのために書かれたプログラムが、異なる数のＰＩＭモジュール又は異なるように構成されたインターリーブパターンを有する新しいアーキテクチャ上で直接実行される場合、ランタイム時にのみ検出可能な方法で失敗し得る。対照的に、共有メモリプログラムにおけるデータレースは、ハードウェアにとらわれない方法で検出することができる。これは、ＰＩＭマッピングエラーの課題をはるかに困難なハードルにし、デバッグをサポートすることをより重要にする。

【0007】

上記に対処するために、本開示による実施形態は、ＰＩＭモジュール等のオフロード実行デバイスを対象とするオフロード動作における潜在的なマッピングエラーを検出するための技術及び機構を提供する。１つの例示的なマッピングエラータイプは、単一のスレッドからの２つのＰＩＭ動作が同じＰＩＭモジュールにマッピングされることが意図されているが、それらが異なるモジュールにマッピングされる場合に発生する。別の例示的なマッピングエラータイプは、異なるスレッドからの２つのＰＩＭ動作が異なるＰＩＭモジュールにマッピングされることが意図されているが、それらが同じＰＩＭモジュールにマッピングされる場合に発生する。このようなマッピングエラーは、オフロード実行デバイスにおいて実行ハザード及び不正確な実行を引き起こし得る。これらのマッピングエラーの検出は、違反している命令の識別を容易にし、プログラム可能性の向上を可能にし、ポータブルＰＩＭソフトウェアにおける信頼性を改善し、デバッグを著しく改善する。

【0008】

本開示による実施形態は、オフロードされた動作における実行ハザードを検出する方法を対象とする。本方法は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較することと、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定することと、を含む。いくつかの実施形態では、本方法は、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせると判定することに応じて、エラーハンドリングアクションを開始（始動）することを含む。エラーハンドリングアクションは、エラーメッセージを送信すること、エラーログエントリを生じさせること、又は、フォールトをトリガすることを含み得る。

【0009】

いくつかの実施形態では、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較することは、第２のオフロード動作に関連付けられた第２のオフロードターゲットデバイス識別子を、第１のオフロード動作に関連付けられた第１のオフロードターゲットデバイス識別子と比較することを含む。これらの実施形態では、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定することは、第１のオフロードターゲットデバイス識別子と第２のオフロードターゲットデバイス識別子とが一致しない場合に実行ハザードを検出することを含む。

【0010】

いくつかの実施形態では、本方法は、第１のオフロード動作が従属オフロード動作のシーケンスを開始するという指標に応じて、第１のオフロードターゲットデバイス識別子を記憶することを含み得る。これらの実施形態では、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較することは、第２のオフロード動作のシーケンスラベルを識別することと、第２のオフロード動作のシーケンスラベルに基づいて第１のオフロードターゲットデバイス識別子を識別することと、を含む。

【0011】

いくつかの実施形態では、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較することは、第２のオフロード動作に関連付けられた第２のスレッド識別子を、第１のオフロード動作に関連付けられた第１のスレッド識別子と比較することを含む。これらの実施形態では、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定することは、第１のスレッド識別子と第２のスレッド識別子とが一致しない場合に、オフロードターゲットデバイスにおいて実行ハザードを検出することを含む。いくつかの実施形態では、本方法は、レース検出がオフロードターゲットデバイス上で有効化されていることを識別することを含む。これらの実施形態では、レース検出がオフロードターゲットデバイス上で有効化されていることを識別することは、レース検出インジケータに関連付けられている第１のオフロード動作のための第１のスレッド識別子を記憶することを含み得る。

【0012】

いくつかの実施形態では、本方法は、第１のオフロードターゲットデバイス識別子を有するシーケンシャルオフロード命令のパターンを識別することを含む。いくつかの例では、第２のオフロード動作及び第１のオフロード動作は、ＰＩＭ動作である。これらの例では、第１のオフロードターゲットデバイス及び第２のオフロードターゲットデバイスは、ＰＩＭモジュールである。いくつかの実施形態では、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること、及び、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定することは、ランタイム時に行われる。

【0013】

本開示による別の実施形態は、オフロードされた動作における実行ハザードを検出するための装置を対象とする。本装置は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較し、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定するように構成された論理回路を含む。いくつかの実施形態では、論理は、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせると判定することに応じて、エラーハンドリングアクションを開始するように構成されている。エラーハンドリングアクションは、エラーメッセージを送信すること、エラーログエントリを生じさせること、又は、フォールトをトリガすることを含み得る。

【0014】

【0015】

【0016】

本開示による更に別の実施形態は、オフロードされた動作における実行ハザードを検出するためのシステムを対象とし、本システムは、２つ以上のプロセッサコアと、２つ以上のインメモリ処理（ＰＩＭ）モジュールと、論理回路と、を含み、論理回路は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較し、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定するように構成されている。いくつかの実施形態では、論理は、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせると判定することに応じて、エラーハンドリングアクションを開始するように構成されている。エラーハンドリングアクションは、エラーメッセージを送信すること、エラーログエントリを生じさせること、又は、フォールトをトリガすることを含み得る。

【0017】

【0018】

【0019】

本開示による実施形態は、図１から始めて更に詳細に説明される。明細書及び図面を通じて、同じ符号は同じ構成要素を指す。図１は、本開示による、オフロードされた動作における実行ハザードを検出するための例示的なシステム１００のブロック図を示している。図１の例示的なシステム１００は、２つ以上のプロセッサコア１０２、１０４を含む。様々な例では、プロセッサコア１０２、１０４は、シングルスレッド又はマルチスレッドアプリケーションをホストするように構成されたホストデバイス１３０のＣＰＵコア又はＧＰＵコアである。例えば、ホストデバイス１３０は、それぞれのプロセッサコア１０２、１０４がマルチスレッドアプリケーションのそれぞれのスレッドを実行するように、マルチスレッドアプリケーションをホストしてもよい。プロセッサコア１０２、１０４は、オフロードターゲットデバイスに動作をオフロードするためのオフロード命令を含む命令セットアーキテクチャを実装している。オフロード命令は、例えば、オフロード命令に関連付けられたメモリアドレスが解決され、プロセッサレジスタ内のオペランド値が利用可能であり、メモリチェックが完了した場合に、プロセッサコア１０２、１０４によって完了される。オフロード命令において示される動作（例えば、ロード、ストア、加算、乗算）は、プロセッサコア上で実行されず、代わりに、オフロードターゲットデバイス上での実行のためにオフロードされる。オフロード命令が完了すると、プロセッサコア１０２、１０４は、オフロード動作、オペランド値及びメモリアドレス、並びに、他のメタデータを含むオフロード要求又はコマンドを生成して発行する。このようにして、プロセッサコア１０２、１０４上の作業負荷は、プロセッサコア１０２、１０４の外部又は遠隔のデバイス上で実行するための動作をオフロードすることによって軽減される。

【0020】

例えば、オフロード動作は、ＰＩＭ対応メモリデバイスに記憶されたデータに対して動作を実行するようにＰＩＭモジュールに指示するプロセッシングインメモリ（ＰＩＭ）動作であってもよい。このような例では、オフロード命令の演算子は、ロード演算子、ストア演算子及び算術演算子を含んでもよく、オフロード命令のオペランドは、ＰＩＭレジスタ（すなわち、ＰＩＭモジュールに対してローカルなレジスタ）、メモリアドレス、及び、コアレジスタからの値又は他のコア計算値を含み得る。

【0021】

また、システム１００は、メモリデバイス１０８にアクセスするためにプロセッサコア１０２、１０４によって共有される少なくとも１つのメモリコントローラ１０６を含む。図１の例は単一のメモリコントローラ１０６を示しているが、システム１００は、各々がメモリデバイス１０８内のメモリチャネルに対応する複数のメモリコントローラを含み得る。いくつかの例では、メモリコントローラ１０６は、オフロードターゲットデバイスによる実行のための動作をオフロードするために、プロセッサコア１０２、１０４によって使用される。これらの例では、メモリコントローラ１０６は、プロセッサコア１０２、１０４によって生成されたオフロード要求に応じて、オフロード動作を実行するようにオフロードターゲットデバイスに指示する、オフロード動作のためのオフロードコマンドを生成する。

【0022】

いくつかの例では、メモリコントローラ１０６と、プロセッサコア１０２、１０４を含むホストデバイス１３０とは、（例えば、システムオンチップ（Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ、ＳｏＣ）アーキテクチャ内の）同じチップ上に実装されている。いくつかの例では、メモリデバイスと、メモリコントローラ１０６と、プロセッサコア１０２、１０４を含むホストデバイス１３０とは、同じチップ上に（例えば、システムオンチップ（ＳｏＣ）アーキテクチャ内の）実装されている。いくつかの例では、メモリデバイスと、メモリコントローラ１０６と、プロセッサコア１０２、１０４を含むホストデバイス１３０とは、同じパッケージ内に（例えば、システムインパッケージ（System-in-Package、ＳｉＰ）アーキテクチャ内の）実装されている。

【0023】

図１の例示的なシステム１００では、メモリデバイス１０８は、ＰＩＭモジュール１１０、１１２がホストデバイス１３０からオフロードされた動作を実行するように構成されているという点で例示的なオフロードターゲットデバイスである２つ以上のＰＩＭモジュール１１０、１１２を含むＰＩＭ対応メモリデバイスである。ホストデバイス１３０及びＰＩＭモジュール１１０、１１２は、ホストデバイス１３０上で実行されるアプリケーションによって生成され、消却される同じデータへのアクセスを共有する。例えば、このデータは、ＰＩＭモジュール１１０、１１２がそれぞれ結合されるメモリデバイス１０８のメモリアレイ１２０、１２２に記憶されたデータであってもよい。ＰＩＭモジュール１１０、１１２は、ホストデバイス１３０と比較してデータへのより高速なアクセスによって特徴付けられる。いくつかの例では、ＰＩＭモジュール１１０、１１２は、メモリ集約型タスクを実行するために、プロセッサコア１０２、１０４の指示で動作する。メモリアレイ１２０、１２２は、バンクのメモリセルのアレイ、バンクのアレイ、又は、他のメモリ階層パーティションであり得る。ここでの説明のために、各ＰＩＭモジュール１１０、１１２は、それぞれのメモリバンク（すなわち、メモリアレイ１２０、１２２の形態）に結合されていると仮定する。当業者であれば、本開示の趣旨から逸脱することなく、ＰＩＭ対応メモリデバイスにおけるＰＩＭモジュール及びメモリパーティション（物理的又は論理的）の様々な構成が採用され得ることを理解するであろう。

【0024】

図１の例では、ＰＩＭモジュール１１０、１１２は、プロセッサコア１０２、１０４から発行された命令又はコマンドを復号するための制御論理１１４と、命令又はコマンドにおいて示されたオフロードされた動作（すなわち、ＰＩＭ動作）を行う演算論理ユニット（ＡＬＵ）１１６と、メモリアレイ１２０、１２２から読み取られるか又はメモリアレイ１２０、１２２に書き込まれるデータを保持するためのレジスタファイル１１８と、を含む。いくつかの例では、ＡＬＵ１１６は、プロセッサコア１０２、１０４のＡＬＵに対して限定された一組の動作を行うことが可能であり、これにより、ＡＬＵ１１６を実装することをより複雑でなくし、インメモリアプリケーションにより適したものにする。ＰＩＭ動作は、ＰＩＭ一時記憶部（例えば、ＰＩＭレジスタファイル１１８）及び／又はメモリアレイ１２０、１２２との間でデータを移動させ、またＡＬＵ１１６内のこのデータに対するニアメモリ計算をトリガし得る。各ＰＩＭ動作は、ＰＩＭ動作を適切なＰＩＭモジュールに向けるために使用されるターゲットアドレスと、ＰＩＭ一時記憶部（例えば、レジスタファイル１１８）内の位置を更に指定し得る、行われるべき動作と、を搬送する。各ＰＩＭモジュール１１０、１１２は、物理アドレス空間の個別のサブセット上で動作することができる。ＰＩＭ動作がＰＩＭモジュール１１０、１１２に到達すると、ＰＩＭ動作は、他のＰＩＭ動作及びメモリアレイ１２０、１２２へのメモリアクセスと直列化される。

【0025】

図１の例示的なシステム１００では、プロセッサコア上で実行される単一のスレッドからの２つのＰＩＭ動作が同じＰＩＭモジュールにマッピングされることが意図されるが、代わりに、メモリアドレスとメモリバンク又はモジュールとの間のマッピングにおけるエラー又は誤認に起因して、異なるＰＩＭモジュールにマッピングされることが意図される可能性がある。例えば、マッピング関数は、異なるアーキテクチャに対して変化する可能性が高く、コードをポーティングする場合にエラーを引き起こす。更に、マッピング関数は、異なる作業負荷に対してデータインターリーブ戦略を最適化するように、動的にプログラムされてもよい。このようなエラーは、発見及びデバッグが困難である。新しいＰＩＭソフトウェアをプログラミングし、テストし及びデバッグするプロセスを簡略化するために、このような分岐するＰＩＭ動作を識別することは有益である。

【0026】

ＰＩＭ対応ソフトウェアのプログラミング、テスト及びデバッグを容易にするために、図１のシステム１００は、分岐検出デバイス１５０も含む。分岐検出デバイス１５０は、関連付けられたＰＩＭ動作のターゲットアドレスビットからＰＩＭモジュール識別子を抽出する。以下で説明するように、一組のＰＩＭ動作の抽出されたＰＩＭモジュール識別子は、一組のＰＩＭ動作における分岐を検出するために比較され、特定のＰＩＭ動作は、一組のＰＩＭ動作においてターゲットにされる他のＰＩＭモジュールとは異なるＰＩＭモジュールをターゲットにする。すなわち、分岐検出デバイス１５０は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較し、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定するように構成された論理回路を含む。具体的には、分岐検出デバイス１５０は、第２のオフロード動作に関連付けられた第２のオフロードターゲットデバイス識別子を、第１のオフロード動作に関連付けられた第１のオフロードターゲットデバイス識別子と比較し、第１のオフロードターゲットデバイス識別子と第２のオフロードターゲットデバイス識別子とが一致しない場合に実行ハザードを検出する論理回路を含む。

【0027】

いくつかの実施形態では、分岐検出デバイス１５０は、比較をいつ行うべきかを識別する。一例では、分岐検出デバイス１５０は、比較が行われるべきであるオフロード動作（例えば、ＰＩＭ動作）のシーケンスのプログラム宣言を識別する。別の例では、プロセッサコア１０２、１０４によって処理されるオフロード命令（例えば、ＰＩＭ命令）中の１つ以上のビットは、後続のＰＩＭ命令が同じオフロードターゲットデバイス（例えば、ＰＩＭモジュール１１０、１１２）にマッピングしなければならないことを示すために使用される。更に別の例では、オフロード命令中の１つ以上のビットは、命令が前のオフロード命令と同じオフロードターゲットデバイスにマッピングしなければならないことを示すために使用される。更に別の例では、個別の専用オフロード命令（例えば、ＰＩＭ命令）を使用して、後続の／前のオフロード命令が同じオフロードターゲットデバイス（例えば、ＰＩＭモジュール１１０、１１２）にマッピングしなければならないことを示すために使用される。更に別の例では、オフロード命令（例えば、ＰＩＭ命令）において識別される予約されたターゲットアドレスへのアクセスは、後続の／前のオフロード命令が同じオフロードターゲットデバイス（例えば、ＰＩＭモジュール１１０、１１２）にマッピングしなければならないことを示すために使用される。いくつかの実施形態では、ハードウェアは、ソフトウェアからの明示的な指示なしにパターン検出に基づいて比較をいつ行うべきかを推定する。

【0028】

更なる説明のために、ＰＩＭ命令によって実装される例示的なベクトル加算カーネルを考える。
ｆｏｒｉ＝０：Ｎ：
ＰＩＭ＿Ｌｄ（ａ［ｉ］－＞ｐｉｍＲ１）
ＰＩＭ＿Ａｄｄ（ｐｉｍＲ１＋＝ｂ［ｉ］）
ＰＩＭ＿Ｓｔ（ｐｉｍＲ１－＞ｃ［ｉ］）

【0029】

上記の例では、アレイａ［］の要素は、メモリからＰＩＭレジスタファイル（例えば、ＰＩＭレジスタファイル１１８）内のＰＩＭレジスタｐｉｍＲ１に読み取られる（すなわち、ＰＩＭ＿Ｌｄ（ａ［ｉ］－＞ｐｉｍＲ１））。次いで、ｐｉｍＲ１の内容がメモリ内のアレイｂ［］の要素に加算され、その結果がｐｉｍＲ１に記憶される（すなわち、ＰＩＭ＿Ａｄｄ（ｐｉｍＲ１＋＝ｂ［ｉ］））。次いで、ｐｉｍＲ１の内容がアレイｃ［］の要素に記憶される（すなわち、ＰＩＭ＿Ｓｔ（ｐｉｍＲ１－＞ｃ［ｉ］））。しかしながら、アレイａ［］、ｂ［］及びｃ［］が適切に位置合わせされていない場合（又はアドレスオフセットが正しく計算されていない場合）、ａ［ｉ］、ｂ［ｉ］及びｃ［ｉ］の全てが異なるＰＩＭモジュールにマッピングされることがあり、その結果、ガーベッジ値がｃ［］に書き込まれ、ｃ［］が後で読み取られる場合に未定義の、場合によっては、非判定論的な挙動につながる。

【0030】

いくつかの実施形態では、命令セットアーキテクチャ（instruction set architecture、ＩＳＡ）におけるセマンティクスが、従属ＰＩＭ命令のシーケンスが同じＰＩＭモジュールにマッピングされることを示すために提供される。例えば、同じＰＩＭモジュールにマッピングされるべきである（すなわち、ＰＩＭ命令から生成されるオフロード要求／コマンドは、同じＰＩＭモジュールをターゲットにすべきである）ＰＩＭ命令のシーケンスの開始及び終了を示すために、特別な命令が提供される。シーケンス開始命令及びシーケンス終了命令は、スタンドアロン命令又は従来のＰＩＭ命令の変更であり得る。この特徴を示すために、本開示の実施形態によるシーケンス開始／終了セマンティクス（太字で示される）で変更されたコードの上記カーネルの例を考える。
ｆｏｒｉ＝０：Ｎ：
ＰＩＭ＿Ｌｄ＿ｂｅｇｉｎ＿ｓｅｑ（ａ［ｉ］－＞ｐｉｍＲ１）
ＰＩＭ＿Ａｄｄ（ｐｉｍＲ１＋＝ｂ［ｉ］）
ＰＩＭ＿Ｓｔ（ｐｉｍＲ１－＞ｃ［ｉ］）
ＰＩＭ＿ｅｎｄ＿ｓｅｑ（）
なお、ＰＩＭ＿Ｌｄ＿ｂｅｇｉｎ＿ｓｅｑは、ＰＩＭ＿Ｌｄ命令の変更を含むシーケンス開始命令である。この場合、ＰＩＭ＿Ｌｄ＿ｂｅｇｉｎ＿ｓｅｑは、この命令及びそれに続く命令が、同じＰＩＭモジュールにマッピングすべきであるＰＩＭ命令の同じシーケンスの一部であることを示す。ＰＩＭ＿ｅｎｄ＿ｓｅｑ（）命令は、後続の命令がシーケンス開始命令に関連付けられた同じＰＩＭモジュールにマッピングする必要がないことを示すシーケンス終了命令である。いくつかの例では、シーケンス終了命令は必要ではなく、新しいシーケンスが開始する場合にシーケンスが終了する。

【0031】

いくつかの実施形態では、プロセッサコア１０２、１０４上で実行されるスレッドにおいてＰＩＭシーケンス開始命令が識別されると、関連付けられたＰＩＭ動作のターゲットアドレスビットからターゲットＰＩＭモジュールＩＤを抽出するためにフラグが設定される。これらの実施形態では、フラグは、ＰＩＭ命令に対して仮想アドレスから物理アドレスへの変換が行われるまで、ロード／ストアパイプラインを通って移動する。いくつかの例では、次いで、アーキテクチャアドレスマッピング情報に基づいて、ターゲットＰＩＭモジュールＩＤが計算される。他の例では、ターゲットＰＩＭモジュールＩＤは、ページオフセットビットから判定され、したがって、仮想から物理への変換なしに計算することができる。ターゲットＰＩＭモジュールＩＤを識別するために使用されるビットのうちいくつかのみがページオフセットビットに含まれる場合、（ある程度の精度を犠牲にして）仮想－物理変換を行うことを回避するために、これらのビットのみを比較することが好ましい場合がある。分岐検出デバイス１５０では、シーケンス開始命令に関連付けられたターゲットＰＩＭモジュールＩＤが抽出され、アクティブＰＩＭモジュールＩＤとしてスレッドローカルレジスタに記憶される（以前の内容を置き換える）。次いで、後続の命令のターゲットＰＩＭモジュールＩＤが、アクティブＰＩＭモジュールＩＤと比較される。例えば、後続のＰＩＭ命令が復号される場合に、後続のＰＩＭ命令は、ＰＩＭインデックスチェックが必要であることを示すフラグを設定する。ターゲットＰＩＭモジュールＩＤは、これらの動作について同様に計算され、現在のスレッドに関連付けられたアクティブＰＩＭモジュールＩＤの値と比較される。不一致が存在する場合、これは、ＰＩＭ動作が実行される場合にＰＩＭモジュール上で起こり得る実行ハザードを示す。このような実行ハザードが検出される場合に、エラーハンドリング動作が開始され得る。例えば、分岐検出デバイス１５０は、割り込み又はページフォールトを生成し、デバッギングのために警告情報をログ記録し、フォールト又は他の同様のエラーハンドリング動作を強制し得る。

【0032】

いくつかの例では、単一のスレッドが、ＰＩＭ動作を複数のＰＩＭモジュール１１０、１１２にオフロードするための複数の命令をインターリーブし得る。このインターリーブは、メモリ並列性を改善し、ＰＩＭ動作の待ち時間を隠すのに役立つことができる。コンパイラが、シーケンス内のＰＩＭマッピングエラー及び分岐ＰＩＭ動作を依然として検出しながら、この最適化を実装することを可能にするために、追加の検出機構が提供される。このような例では、ＰＩＭ命令が特定のシーケンスの一部であることを示すために、追加の意味論的／構文的表現がＰＩＭコードに含まれ得る。例えば、各ＰＩＭ命令は、シーケンスラベルを含んでもよい。このサポートは、各ＰＩＭ命令が、同じＰＩＭモジュールをターゲットとする動作を関連付けるために使用されるシーケンスラベルを示すビットを指定することを可能にすることによって実装することができる。この特徴を示すために、本開示の実施形態による、シーケンス開始／終了セマンティクス及びシーケンスラベルセマンティクス（太字で示される）で変更されたＰＩＭコードの例を考える。
ｆｏｒｉ＝０；ｉ＜Ｎ；ｉ＋＝３：
ＰＩＭ＿Ｌｄ＿ｂｅｇｉｎ＿ｓｅｑ（ａ［ｉ］－＞ｐｉｍＲ１，ｓｅｑ０）
ＰＩＭ＿Ｌｄ＿ｂｅｇｉｎ＿ｓｅｑ（ａ［ｉ＋Ｎ］－＞ｐｉｍＲ１，ｓｅｑ１）
ＰＩＭ＿Ａｄｄ（ｐｉｍＲ１＋＝ｂ［ｉ］，ｓｅｑ０）
ＰＩＭ＿Ａｄｄ（ｐｉｍＲ１＋＝ｂ［ｉ＋Ｎ］，ｓｅｑ１）
ＰＩＭ＿Ｓｔ（ｐｉｍＲ１－＞ｃ［ｉ］，ｓｅｑ０）
ＰＩＭ＿Ｓｔ（ｐｉｍＲ１－＞ｃ［ｉ＋Ｎ］，ｓｅｑ１）
ＰＩＭ＿ｅｎｄ＿ｓｅｑ（ｓｅｑ０）
ＰＩＭ＿ｅｎｄ＿ｓｅｑ（ｓｅｑ１）
上記の例では、命令は、プロセッサコア１０２において実行され、ここで、ｓｅｑ０ａとラベル付けされた命令は、同じＰＩＭモジュール（これは、例えば、ＰＩＭモジュールＩＤが抽出された後にＰＩＭモジュール１１０であると判定され得る）にマッピングすることを要求され、ｓｅｑ１とラベル付けされた命令は、同じＰＩＭモジュール（これは、例えば、ＰＩＭモジュールＩＤが抽出された後にＰＩＭモジュール１１２であると判定され得る）にマッピングすることを要求される。

【0033】

これらの例では、ＰＩＭロード命令に関連付けられたシーケンス開始命令は、計算されたＰＩＭモジュールＩＤをアクティブＰＩＭモジュールとしてテーブルに記憶させるＰＩＭシーケンスの開始を示す。このテーブルは、スレッドごとに複数のインデックス（各アクティブシーケンスラベルに１つ）を記憶し、シーケンス開始動作に関連付けられたシーケンスラベルは、テーブルにインデックスを付けるために使用される。後続のＰＩＭ命令では、後続のＰＩＭ命令のターゲットＰＩＭモジュールＩＤが計算され、命令に関連付けられたシーケンスラベルに一致するテーブル内のエントリと比較される。ＰＩＭモジュールＩＤに不一致がある場合、上記で説明したようにエラーハンドリングアクションが取られる。

【0034】

更なる説明のために、図２は、分岐検出デバイス１５０の例示的な実施形態を示す図である。ＰＩＭ命令が復号された後に、分岐検出デバイス１５０は、プロセッサコア１０２、１０４によって発行されたＰＩＭ要求からＰＩＭ命令情報を抽出する。ＰＩＭＩＤ抽出ユニット２０２は、ＰＩＭ命令に関連付けられた解決されたターゲットメモリアドレス（又はページオフセット）からＰＩＭモジュールＩＤを抽出する。シーケンス開始フラグが設定されている場合、書き込み信号がアサートされ、抽出されたＰＩＭモジュールＩＤがアクティブＰＩＭモジュールＩＤ記憶部２０４に書き込まれる。ＰＩＭ命令が関連付けられたシーケンスラベルを有する場合、新しいテーブルエントリがシーケンスラベルに対して生じ、抽出されたＰＩＭモジュールＩＤがエントリに書き込まれる。次いで、シーケンスラベルは、特定のシーケンスに関連付けられたアクティブＰＩＭモジュールＩＤを識別するためにテーブルにインデックスを付けるために使用される。シーケンス開始でもシーケンス終了でもない後続の各命令のＰＩＭモジュールＩＤも、ＰＩＭＩＤ抽出ユニット２０２によって抽出され、アクティブＰＩＭモジュールＩＤ記憶部２０４上で読み取り信号がアサートされる。記憶されたアクティブＰＩＭモジュールＩＤは、比較器２０６に読み取られ、抽出されたＰＩＭモジュールＩＤと比較される。ＰＩＭ命令がシーケンスラベルを含む場合、シーケンスラベルは、アクティブＰＩＭモジュールＩＤ記憶部２０４内のテーブルにインデックスを付けて、そのシーケンスラベルに対応するアクティブＰＩＭモジュールＩＤを識別するために使用される。アクティブＰＩＭモジュールＩＤ記憶部２０４に記憶されたアクティブＰＩＭモジュールＩＤと、抽出されたＰＩＭモジュールＩＤとが一致しない場合、実行ハザードを生じさせることがあるＰＩＭマッピングエラーが発生している場合がある。

【0035】

いくつかの実施形態では、シーケンシングセマンティクスを用いてプロセッサコアのＩＳＡを変更する代わりに又はそれに加えて、既存のソフトウェア同期セマンティクスが活用され得る。例えば、ＰＩＭアーキテクチャは、メモリフェンス又は他の同期セマンティックを既に利用して、同じスレッドから同じＰＩＭモジュールへのＰＩＭコマンドの分離を実施し、メモリシステムにおけるそれらの再順序付けを防止してもよい。この場合、（フェンスによって分離されているという点で）同じモジュールにマッピングすることが意図されているＰＩＭコマンドについての情報が、分岐ＰＩＭコマンド検出のために使用され得る。ＰＩＭフェンスは、同じＰＩＭモジュールへのアクセス間でのみ使用されるので、上述した分岐検出デバイス１５０は、各ＰＩＭ動作の抽出されたＰＩＭモジュールＩＤに基づいて、フェンスの前の最後のＰＩＭ動作によってアクセスされたＰＩＭモジュールが、フェンスの後の第１のＰＩＭ動作によってアクセスされたＰＩＭモジュールと一致しない場合を検出するように変更され得る。いくつかの例では、フェンスの前の直近のＰＩＭ動作が（例えば、全てのＰＩＭ動作をシーケンス開始動作として扱うことによって）ラッチされ、各フェンスの後の第１のＰＩＭ動作をこのラッチされた値と比較することによってラッチされる。例えば、これは、次のＰＩＭ動作のためのシーケンスチェックをトリガするためにフェンス命令上にビットを設定することによって達成され得る。

【0036】

いくつかの実施形態では、プロセッサコアのＩＳＡを変更する代わりに又はそれに加えて、分岐ＰＩＭ動作が推定され得る。いくつかの例では、１つ以上の先行するＰＩＭ動作とは異なるＰＩＭモジュールを対象とするＰＩＭ動作に対して、エラーログエントリが生じる。いくつかの場合では、分岐検出デバイス１５０は、要求が同じＰＩＭモジュールに対するものであるべきかどうかを推定し、ログ記録された情報を削減するために、その予想に違反する要求のみをログ記録する。例えば、分岐検出デバイス１５０は、閾値数の連続するＰＩＭ動作又はＰＩＭ動作タイプの共通パターンが同じＰＩＭモジュールをターゲットとしたことを識別し（各新しいＰＩＭ動作の各ＰＩＭモジュールＩＤを先行するＰＩＭ動作のＰＩＭモジュールＩＤと比較することによって）、同じＰＩＭモジュールＩＤをターゲットとしない次のＰＩＭ動作を、実行ハザードを生じさせ得る潜在的な分岐ＰＩＭ動作として記録してもよい。実際のフォールト時には、このログは、同じＰＩＭモジュールにマッピングされていると予想された命令について検査され得る。

【0037】

図１に戻ると、例示的なシステム１００では、（例えば、異なるコア１０２、１０４上の）異なるスレッドからの２つのＰＩＭ動作は、異なるＰＩＭモジュールにマッピングすることが意図されているが、実際には同じＰＩＭモジュールにマッピングすることが可能である。ＰＩＭ動作分岐の以前のエラーケースと同様に、ＰＩＭモジュールレースコンディションのこのエラーケースは、マッピング関数が異なるアーキテクチャに対して変化し、コードをポーティングする場合にエラーを生じさせる場合に生じることがある。また、これらのエラーは、発見及びデバッグが困難である。新しいＰＩＭソフトウェアをプログラミングし、テストし及びデバッグするプロセスを簡略化するために、このようなＰＩＭモジュールレースコンディションを識別することが有益である。

【0038】

ＰＩＭ対応ソフトウェアのプログラミング、テスト及びデバッグを容易にするために、図１のシステム１００は、レース検出デバイス１５２を含む。レース検出デバイス１５２は、オフロードされたＰＩＭ動作のスレッドインデックスビット又はコアインデックスビットからスレッド識別子（スレッドＩＤ）を抽出する。以下で説明するように、一組のＰＩＭ動作の抽出されたスレッドＩＤは、ＰＩＭモジュールにおける２つのスレッド間のレースコンディションを検出するために比較され、一組のＰＩＭモジュール内の他のスレッドＩＤとは異なるＰＩＭモジュールをターゲットとする特定のスレッドＩＤがアクセスする。ＰＩＭ動作分岐とは異なり、複数のスレッドから発行されるレースの性質をもつＰＩＭ動作は、プロセッサコア１０２、１０４によって容易に検出することができない。そのため、いくつかの実施形態では、レース検出デバイス１５２は、ＰＩＭモジュール１１０、１１２内に実装される。他の実施形態では、レース検出デバイス１５２は、共有メモリシステム内の他の場所（例えば、メモリコントローラ１０６内）に実装され得る。例えば、メモリコントローラは、所定のＰＩＭモジュール１１０、１１２へのアクセスのために、オフロードされたＰＩＭ動作間を調停する。

【0039】

すなわち、レース検出デバイス１５２は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較し、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定するように構成された論理回路を含む。具体的には、論理回路は、第２のオフロード動作に関連付けられた第２のスレッド識別子を、第１のオフロード動作に関連付けられた第１のスレッド識別子と比較し、第１のスレッド識別子と第２のスレッド識別子とが一致しない場合に、オフロードターゲットデバイスにおける実行ハザードを検出するように構成されている。

【0040】

更なる説明のために、上述したベクトル加算関数のマルチスレッドバージョンの以下の例を考える。
スレッド０
ｆｏｒｉ＝０：（Ｎ／２）：
ＰＩＭ＿Ｌｄ（ａ［ｉ］－＞ｐｉｍＲ１）
ＰＩＭ＿Ａｄｄ（ｐｉｍＲ１＋＝ｂ［ｉ］）
ＰＩＭ＿Ｓｔ（ｐｉｍＲ１－＞ｃ［ｉ］）
スレッド１
ｆｏｒｉ＝（Ｎ／２＋１）：Ｎ：
ＰＩＭ＿Ｌｄ（ａ［ｉ］－＞ｐｉｍＲ１）
ＰＩＭ＿Ａｄｄ（ｐｉｍＲ１＋＝ｂ［ｉ］）
ＰＩＭ＿Ｓｔ（ｐｉｍＲ１－＞ｃ［ｉ］）
この例では、スレッド０及びスレッド１は、２つのスレッドが異なるＰＩＭモジュールにマッピングするアレイパーティションにアクセスするという仮定の下で並行に実行される。しかしながら、仮定されたマッピングが正しくない（又は、より複雑なコードでは、アドレス計算が誤っている）場合、パーティションマッピングは、両方のスレッドが同じＰＩＭモジュールのＰＩＭレジスタｐｉｍＲ１に同時にアクセスするように重複し、ｃ［］におけるデータ破損及び無効な値につながる。

【0041】

２つの競合するＰＩＭアクセスがレースコンディションエラーを生じさせるかどうかを判定する１つの方法は、ＰＩＭアクセスの発行スレッド又はコアを比較することによる。多くの場合、レースの性質をもつ動作（すなわち、いかなる同期も介在することなく同じＰＩＭモジュールにアクセスする異なるホストスレッドからの２つのＰＩＭ動作）は発生すべきではない。しかしながら、いくつかの場合では、複数のスレッドが同じＰＩＭモジュールにアクセスすることが望ましい場合がある。このように、レースの性質をもつＰＩＭアクセスがいつ行われるべきでないかをソフトウェアが指定できるようにすることが有益である。

【0042】

いくつかの実施形態では、レース検出デバイス１５２は、ＰＩＭアクセスレースが２つ以上のスレッド間で許可されない場合を判定するために、プログラマ／コンパイラ信号及び指標に依拠する。これらの実施形態では、発行スレッドインデックスビット、発行コアインデックスビット又はこれらのビットの何らかのサブセット（本明細書ではスレッドＩＤと称する）が、各ＰＩＭ要求と共にメモリデバイス１０８に送信される。レースフリー間隔の間、特定のＰＩＭモジュールは、ＰＩＭ動作を１つのスレッド又はプロセッサコアにオフロードするためのＰＩＭアクセスのみを提供すべきである。いくつかの例では、グローバルレースフリー開始信号（及び任意選択でレースフリー終了信号）は、ＰＩＭモジュール１１０、１１２の全て又はそのサブセットにおいてレース検出を有効化又は無効化するために使用され得る。これらの例では、これらの信号は、メモリマップされたアドレスへのアクセスを介して実装される。いくつかの例では、レース検出は、特別なメモリアクセスを介して各ＰＩＭモジュール１１０、１１２において個別に有効化又は無効化される。いくつかの例では、レース検出は、ターゲットＰＩＭモジュールへのＰＩＭ動作（上記で説明した「シーケンス開始」及び「シーケンス終了」動作と同様の）を介して、各ＰＩＭモジュール１１０、１１２において個別に有効化又は無効化される。レース検出が最初に有効化される場合に、スレッドＩＤは、有効化信号の後の第１のＰＩＭ動作又はレース検出を有効化するＰＩＭ動作等のように、有効化信号に関連付けられたＰＩＭ動作から抽出される。スレッドＩＤは、ＰＩＭモジュールに対してローカルなレジスタにアクティブスレッドインデックスとして記憶される。後続のＰＩＭ動作（それ自体は有効化信号又は無効化信号を表さない）は、それらのスレッドＩＤを現在アクティブなスレッドインデックスと比較するために検査される。不一致がある場合に、不正なＰＩＭレースコンディションが検出される。不正なレースコンディションの検出に応じて、エラーハンドリング動作が行われる。エラーハンドリング動作は、Ｎａｃｋメッセージを要求側プロセッサコアに送り返すこと、フォールトをトリガするワイヤを立ち上げること、又は、ホストによって照会され得るログにエラー情報を書き込むことを含み得る。異なるスレッドが異なる時点でＰＩＭモジュールにアクセスすることを可能にするために、レースフリー終了信号又は新しいレースフリー開始信号がＰＩＭモジュールに提供されなければならず、これは、同期点で自動的に挿入することができる。異なるスレッドがＰＩＭモジュールの異なるレジスタに同時にアクセスすることを可能にするために、個別のスレッドＩＤを記憶し、ＰＩＭ動作によってアクセスされる各レジスタに対してルックアップすることができる。

【0043】

様々な実施形態では、ＰＩＭモジュールＩＤ又はスレッドＩＤ等の識別子を比較することは、完全な識別子ではなく、ＰＩＭモジュールＩＤ又はスレッドＩＤ内のビットのサブセットを比較することを含み得る。そうすることにより、ハザード検出精度を犠牲にしてオーバーヘッドコストを削減することができる（誤判定の可能性がより高くなり得る）。コード機能性ではなくデバッグの目的のために、高精度は必要ではない場合があり、このトレードオフは多くのシステムにおいて望ましい場合がある。

【0044】

更なる説明のために、図３は、レース検出デバイス１５２の例示的な実施形態を示す図である。スレッドＩＤ抽出ユニット３０２は、レース検出信号を検出すると、レース検出信号の後の第１のＰＩＭ動作又はレース検出信号と同時のＰＩＭ動作に関連付けられたスレッドＩＤを抽出する。抽出されたスレッドＩＤをアクティブスレッドインデックスとして記録するために、書き込み信号がアクティブスレッドＩＤ記憶部３０４においてアサートされる。レース検出開始又はレース検出終了信号／インジケータではない後続の各ＰＩＭ動作のスレッドＩＤもＰＩＭＩＤ抽出ユニット２０２によって抽出され、読み取り信号がアクティブスレッドＩＤ記憶部３０４上でアサートされる。記憶されたアクティブスレッドインデックスは比較器３０６に読み取られ、そこで抽出されたスレッドＩＤと比較される。アクティブスレッドＩＤ記憶部３０４内の記憶されたアクティブスレッドＩＤと抽出されたスレッドＩＤとが一致しない場合には、実行ハザードを生じさせることがあるＰＩＭマッピングエラーが発生している場合がある。

【0045】

いくつかの実施形態では、レース検出信号又はインジケータは、同じＰＩＭモジュールへのレースの性質をもつアクセスが許可されるが、同じＰＩＭレジスタへのレースの性質をもつアクセスが許可されないように、アクティブスレッドＩＤがＰＩＭモジュール内の各ＰＩＭレジスタに対して記憶されるべきであることを示す。これらの実施形態では、アクティブスレッドインデックスは、モジュールごとではなくレジスタごとに追跡される。ＰＩＭレジスタをターゲットとする各ＰＩＭ動作について、ＰＩＭ動作に関連付けられたスレッドＩＤが、レース検出信号に応じてラッチされたそのＰＩＭレジスタについてのアクティブスレッドインデックスと比較される。このような例では、アクティブスレッドＩＤ記憶部３０４は、ＰＩＭモジュール１１０、１１２内のレジスタファイル１１８内の複数のレジスタについてのアクティブスレッドインデックスを記憶する。

【0046】

いくつかの実施形態では、レース検出デバイス１５２は、複数のＰＩＭモジュール１１０、１１２のアクティブスレッドを追跡する。例えば、レース検出デバイス１５２は、レース検出デバイス１５２が複数のＰＩＭモジュール１１０、１１２へのＰＩＭアクセスを監視するように、メモリデバイス１０８又はメモリコントローラ１０６に実装されてもよい。これらの実施形態では、アクティブスレッドＩＤ記憶部３０４はテーブルを含み、テーブルは、各エントリがＰＩＭモジュールＩＤ及びそのＰＩＭモジュールについてのアクティブスレッドインデックスを含む。

【0047】

いくつかの実施形態では、レース検出が有効化される場合に、レースの性質をもつ書き込みは許可されないが、レースの性質をもつ読み取りは許可される。この場合、ＰＩＭレジスタに書き込むＰＩＭ動作のみが、アクティブスレッドインデックスと比較される。それにより、レース検出デバイス１５２は、単一のアクティブライタとレースの性質をもつ同時リーダとの間のレースにはとらわれないままであることになる。

【0048】

更なる説明のために、図４は、本開示による、オフロードされた動作における実行ハザードを検出するための例示的なシステム２００のブロック図を示している。例示的なシステム２００は、図１のシステム１００の代替構成を示す。例示的なシステム２００では、分岐検出デバイス１５０が２つ以上のコア１０２、１０４によって共有される分岐検出デバイス１５０の代替構成が示されている。このような構成では、分岐検出デバイス１５０は、２つ以上のスレッドのアクティブＰＩＭモジュールＩＤを追跡する。それにより、分岐検出デバイス１５０は、シーケンス内の第１のＰＩＭ動作に関連付けられたスレッドＩＤ（例えば、コアインデックス又はスレッドインデックス）を識別し、アクティブＰＩＭモジュールＩＤと共にスレッド識別子を記憶する。シーケンス内の後続の命令のスレッド識別子も識別され、比較のために対応するアクティブＰＩＭモジュールＩＤにインデックスを付けるために使用される。シーケンスラベルが使用される場合、スレッド識別子は、シーケンスラベル及び対応するアクティブＰＩＭモジュールＩＤにインデックスを付けるために使用される。

【0049】

例示的なシステム２００では、レース検出デバイス１５２がメモリコントローラ１０６内に実装されている、レース検出デバイス１５２の代替構成が示されている。このような構成では、レース検出デバイス１５２は、２つ以上のＰＩＭモジュールのアクティブスレッドＩＤを追跡しなければならない。それにより、分岐検出デバイス１５０は、ＰＩＭ動作によってターゲットにされたＰＩＭモジュールＩＤを識別し、ＰＩＭモジュールＩＤを使用して、そのＰＩＭモジュールのアクティブスレッドＩＤにインデックスを付ける。

【0050】

更なる説明のために、図５は、本開示の実施形態による、オフロードされた動作における実行ハザードを検出するための例示的な方法を示すフローチャートである。図４の実施例は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２を含む。いくつかの例では、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２は、オフロードターゲットデバイス識別子、発行スレッドインデックス、発行コアインデックス、ターゲットメモリアドレス若しくはレジスタを含むオペランド、及び／又は、コンパイラ表記若しくは宣言（例えば、命令ラベル若しくはフラグ）等のような、オフロード動作の特性を比較することを含む。一例では、オフロード動作は、ＰＩＭデバイス上で実行するためのＰＩＭ動作であり、オフロード動作のためのオフロード要求は、プロセッサコア上で実行されるオフロード命令から生成され、ＰＩＭモジュールは、プロセッサコアの外部のメモリ内又はメモリの近くに実装されている。

【0051】

また、図５の方法は、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定すること５０４を含む。いくつかの例では、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定すること５０４は、オフロード動作の特性の比較から、オフロード命令によってターゲットにされるオフロードデバイスにおける分岐を識別することを含む。例えば、特定のオフロードデバイスをターゲットとするプロセッサコア内のオフロード命令のシーケンスは、明示的又は暗黙的なパターンを表し、その結果、異なるオフロードデバイスをターゲットとするオフロード命令は、マッピングエラーを示すか又はそうでなければ意図されたオフロードデバイス若しくは意図されていないオフロードデバイスにおける実行ハザードにつながり得るパターンからの逸脱を示し得る。別の例では、異なるスレッド／コアからオフロードデバイスにおいて受信されたオフロード命令は、マッピングエラーを示すか又はそうでなければオフロードデバイス上の実行ハザードにつながり得るレースコンディションを示し得る。このようなマッピングエラー又は実行ハザードは、１つ以上の前のオフロード動作に対するインスタントオフロード動作の特性の比較から検出され、特性は、オフロードターゲットデバイス識別子、発行スレッドインデックス、発行コアインデックス、ターゲットメモリアドレス若しくはレジスタを含むオペランド、及び／又は、コンパイラ表記若しくは宣言（例えば、命令ラベル若しくはフラグ）を含み得る。上記の例を続けると、オフロードデバイスは、上記で説明したように、プロセッサコアの外部のメモリ内又はメモリの近くに実装されるＰＩＭモジュールであり得る。いくつかの例では、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定すること５０４は、オフロード動作をオフロードターゲットデバイスにオフロードする前にランタイム時に行われる。この場合、実行ハザードが検出される場合、ＰＩＭ動作はＰＩＭモジュールに提供されない。

【0052】

いくつかの実施形態では、ソフトウェアは、何れの動作が依存し、ハザードチェックを必要とするかを明示的に通信し得る（例えば、コンパイラパスは、依存関係を有する動作又は独立であるべき動作を推定することができる）。代替的に、ハードウェアは、観測されたパターンに基づいて、ハザードチェックをいつ行うべきかを推定し得る。例えば、スレッドが同じ３つの動作を繰り返し発行し、各一組の３つの動作内の全ての動作が同じオフロードターゲットデバイスにマッピングされる場合、ハザード検出は、後続の一組の３つの動作内のオフロード動作のうち何れかがその一組内の他の２つとは異なるオフロードターゲットデバイスにマッピングされる場合にトリガされてもよい。これは、プログラマの意図が明示的に指定されていないので、ハザードを正確に識別しないことがある（例えば、違反動作が異なるターゲットデバイスにマッピングするように意図されている可能性がある）が、これらの時間に警告をログ記録することは、プログラム可能性及びデバッグに役立つ。

【0053】

更なる説明のために、図６は、本開示による、オフロードされた動作における実行ハザードを検出する別の例示的な方法を示すフローチャートである。図５の方法と同様に、図６の方法は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２と、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定すること５０４と、を含む。また、図６の方法は、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせると判定することに応じて、エラーハンドリングアクションを開始（始動）すること６０２を含む。いくつかの実施例では、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせると判定することに応じてエラーハンドリングアクションを開始（始動）すること６０２は、エラーメッセージ若しくはＮａｃｋを送信すること、フォールトをトリガすること、フォールトを強制すること、又は、エラーログ内にエントリを生じさせることによって実行される。

【0054】

更なる説明のために、図７は、本開示による、オフロードされた動作における実行ハザードを検出する別の例示的な方法を示すフローチャートである。図５の方法と同様に、図７の方法は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２と、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定すること５０４と、を含む。

【0055】

図７の方法では、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２は、第２のオフロード動作に関連付けられた第２のオフロードターゲットデバイス識別子を、第１のオフロード動作に関連付けられた第１のオフロードターゲットデバイス識別子と比較すること７０２を含む。いくつかの例では、第２のオフロード動作に関連付けられた第２のオフロードターゲットデバイス識別子を、第１のオフロード動作に関連付けられた第１のオフロードターゲットデバイス識別子と比較すること７０２は、第２のオフロード動作を記述するデータから第２のオフロードターゲットデバイス識別子を抽出し、第１のオフロード動作を記述するデータから第１のオフロードターゲットデバイス識別子を抽出することによって実行される。いくつかの例では、第１のオフロード動作は、第２のオフロード動作が第１のオフロード動作と同じオフロードターゲットデバイスにマッピングすることが予想されるという点で、基準動作であり得る。いくつかの実施形態では、第１のオフロード動作及び第２のオフロード動作は、ＰＩＭモジュールをターゲットとするＰＩＭ動作である。これらの実施形態では、ＰＩＭモジュールＩＤは、アーキテクチャマッピングテーブルを使用して、解決されたターゲットメモリアドレス内のビットのサブセットから、又は、ページオフセットから抽出される。

【0056】

図７の方法では、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定すること５０４は、第１のオフロードターゲットデバイス識別子と第２のオフロードターゲットデバイス識別子とが一致しない場合に、オフロードターゲットデバイスにおける実行ハザードを検出すること７０４を含む。いくつかの例では、第１のオフロードターゲットデバイス識別子と第２のオフロードターゲットデバイス識別子とが一致しない場合に実行ハザードを検出すること７０４は、第１のオフロードターゲットデバイス識別子と第２のオフロードターゲットデバイス識別子が一致しないという識別から、オフロードターゲットデバイスマッピングエラーが発生したと判定することによって実行される。第２のオフロード動作及び第１のオフロード動作が同じオフロードターゲットデバイスにマッピングすべきであると仮定される場合、検出されたオフロードターゲットデバイスマッピングエラーは、意図されたオフロードターゲットデバイス、意図されていないオフロードターゲットデバイス、又は、その両方に対する実行ハザードを提示する。いくつかの実施形態では、第１のオフロードターゲットデバイス識別子は、第２のオフロード動作がこの識別子にマッピングされることが予想されるという点で、基準識別子である。

【0057】

いくつかの実施形態では、第２のオフロード動作に関連付けられた第２のオフロードターゲットデバイス識別子を、第１のオフロード動作に関連付けられた第１のオフロードターゲットデバイス識別子と比較すること（７０２）、及び、第１のオフロードターゲットデバイス識別子と第２のオフロードターゲットデバイス識別子とが一致しない場合に実行ハザードを検出すること（７０４）は、図１を参照して記載した分岐検出デバイス１５０によって実行され、図１では、分岐検出デバイス１５０は、プロセッサコア１０２及び／又はプロセッサコア１０４に実装されている。いくつかの例では、図４に示すように、分岐検出デバイス１５０は、複数のプロセッサコア１０２、１０４によって共有され得る。これらの例では、分岐検出デバイス１５０は、複数のコアによって発行されたオフロード動作と、それらの動作によってターゲットにされたオフロードデバイスと、を区別する。このような例では、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２は、第２のオフロード動作に関連付けられた第２のスレッド識別子と、第１のオフロード動作に関連付けられた第１のスレッド識別子と、を識別することを更に含む。

【0058】

更なる説明のために、図８は、本開示による、オフロードされた動作における実行ハザードを検出する別の例示的な方法を示すフローチャートである。図７の方法と同様に、図８の方法は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２であって、第２のオフロード動作に関連付けられた第１のオフロードターゲットデバイス識別子を第１のオフロード動作に関連付けられた第２のオフロードターゲットデバイス識別子と比較すること７０２を含む、こと５０２と、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定すること５０４であって、第１のオフロードターゲットデバイス識別子と第２のオフロードターゲットデバイス識別子とが一致しない場合に実行ハザードを検出すること７０４を含む、こと５０４と、を含む。

【0059】

また、図８の方法は、第１のオフロード動作がオフロード動作のシーケンスを開始するという指標に応じて、第１のオフロードターゲットデバイス識別子を記憶すること８０２を含む。いくつかの実施形態では、第１のオフロード動作がオフロード動作のシーケンスを開始するという指標に応じて第１のオフロードターゲットデバイス識別子を記憶すること８０２は、図１、図２又は図４に示す分岐検出デバイス１５０によって実行される。いくつかの例では、第１のオフロード動作がオフロード動作のシーケンスを開始するという指標に応じて第１のオフロードターゲットデバイス識別子を記憶すること８０２は、オフロード動作のシーケンスにおける最初のオフロード動作に関連付けられた第１のオフロードターゲットデバイス識別子をラッチすることを含む。例えば、第１のオフロードターゲットデバイス識別子は、シーケンス開始フラグを含む第１のオフロード動作に応じて又はシーケンス開始命令の直後にラッチされる。これらの例では、第１のオフロードターゲットデバイス識別子は、図３を参照して記載したアクティブＰＩＭモジュールＩＤ記憶部２０４等の記憶部にラッチされる。例えば、第１のオフロードターゲットデバイス識別子は、ＰＩＭ動作のシーケンスの開始を検出したことに応じて抽出され、ラッチされる。この例では、第２のオフロード動作の第２のオフロードターゲットデバイス識別子を含む、後続の各ＰＩＭ動作のオフロードターゲットデバイス識別子は、シーケンスの終わりに遭遇するか又は新しいシーケンスが検出されるまで、ラッチされた第１のオフロードターゲットデバイス識別子と比較される。ＰＩＭ動作のシーケンスは、上記で説明したように、特別な命令、フラグビット、プログラム指示、又は、予約されたターゲットアドレスへのアクセスから検出され得る。例えば、シーケンス開始命令及びシーケンス終了命令が、同じＰＩＭモジュールにマッピングすべきであるＰＩＭ動作のシーケンスの境界をマーク付けするために使用されてもよい。シーケンス開始命令（例えば、シーケンス開始命令に関連付けられたＰＩＭ動作、又は、ＰＩＭ動作のために設定されたフラグビットによって若しくはシーケンス開始命令の直後に続くことによって識別されるＰＩＭ動作）を検出することに応じて、ＰＩＭ動作に関連付けられたＰＩＭモジュールＩＤは、将来の参照のためにラッチされる。

【0060】

いくつかの例では、各オフロード動作は、オフロードターゲットデバイス識別子が全てのオフロード動作からラッチされるという点で、シーケンス開始動作として扱われる。フェンス等の同期プリミティブと共に使用される場合、フェンスの直後にラッチされるオフロードターゲットデバイス識別子は、フェンスの直前にラッチされるオフロードターゲットデバイス識別子と比較され得る。例えば、フェンスの直後のＰＩＭ動作は、実行ハザードを検出するか又は潜在的なメモリマッピングエラーを識別する目的で、フェンスの直前のＰＩＭ動作と比較されてもよい。

【0061】

更なる説明のために、図９は、本開示による、オフロードされた動作における実行ハザードを検出する別の例示的な方法を示すフローチャートである。図８の方法と同様に、図９の方法は、第１のオフロード動作がオフロード動作のシーケンスを開始するという指標に応じて第１のオフロードターゲットデバイス識別子を記憶すること８０２と、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２であって、第２のオフロード動作に関連付けられた第２のオフロードターゲットデバイス識別子を第１のオフロード動作に関連付けられた第１のオフロードターゲットデバイス識別子と比較すること７０２を含む、こと５０２と、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイスに実行ハザードを生じさせるかどうかを判定すること５０４であって、第１のオフロードターゲットデバイス識別子と第２のオフロードターゲットデバイス識別子とが一致しない場合に実行ハザードを検出すること７０４を含む、こと５０４と、を含む。

【0062】

図９の方法では、第１のオフロード動作がオフロード動作のシーケンスを開始するという指標に応じて、第１のオフロードターゲットデバイス識別子を記憶すること８０２は、第１のオフロード動作のシーケンスラベルを記憶すること９０２を含む。いくつかの実施形態では、第１のオフロード動作のためのシーケンスラベルを記憶すること９０２は、図１、図２又は図４に示す分岐検出デバイス１５０によって実行される。いくつかの例では、第１のオフロード動作のためのシーケンスラベルを記憶すること９０２は、第１のオフロード動作に関連付けられた情報からの情報からシーケンスラベルを読み取ることを含む。例えば、第１のオフロード動作は、シーケンスラベルを含むシーケンス開始命令に関連付けられてもよい。また、第１のオフロード動作のためのシーケンスラベルを記憶すること９０２は、後続の動作のシーケンスラベルがそれらの動作に関連付けられた情報から識別されるべきであることを示すためにフラグを設定することを含み得る。いくつかの例では、オフロード動作はＰＩＭ動作であり、オフロードターゲットデバイスはＰＩＭモジュールである。これらの例では、シーケンス開始命令に関連付けられたＰＩＭ動作のシーケンスラベル及び対応するアクティブＰＩＭモジュールＩＤは、図２を参照して記載したように、分岐検出モジュールのアクティブＰＩＭモジュールＩＤ記憶部２０４内のテーブルに記憶される。

【0063】

図９の方法では、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２は、第２のオフロード動作のシーケンスラベルを識別すること９０４を更に含む。いくつかの実施形態では、第２のオフロード動作のシーケンスラベルを識別すること９０４は、図１、図２又は図４に示す分岐検出デバイス１５０によって実行される。いくつかの例では、第２のオフロード動作のためのシーケンスラベルを識別すること９０４は、第２のオフロード動作に関連付けられた情報からの情報からシーケンスラベルを読み取ることを含む。例えば、第２のオフロード動作は、シーケンス開始命令に関連付けられた第１のオフロード動作に続く動作であってもよい。このような例では、第２のオフロード動作のシーケンスラベルは、フラグがオフロード動作のシーケンスラベルをチェックするために設定されていることを識別することに応じて読み取られ得る。

【0064】

図９の方法では、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２は、第２のオフロード動作のシーケンスラベルに基づいて第１のオフロードターゲットデバイス識別子を識別すること９０６を更に含む。いくつかの実施形態では、第２のオフロード動作のシーケンスラベルに基づいて第１のオフロードターゲットデバイス識別子を識別すること９０６は、図１、図２又は図４に示す分岐検出デバイス１５０によって実行される。いくつかの例では、第２のオフロード動作のシーケンスラベルは、対応するアクティブオフロードターゲットデバイス識別子のためのエントリを含むテーブルにインデックスを付けるために使用される。いくつかの例では、オフロード動作はＰＩＭ動作であり、オフロードターゲットデバイスはＰＩＭモジュールである。これらの例では、第２のオフロード動作に関連付けられたＰＩＭ動作のシーケンスラベルは、図２を参照して記載したように、分岐検出モジュールのアクティブＰＩＭモジュールＩＤ記憶部２０４に記憶されたアクティブＰＩＭモジュールＩＤのテーブルからターゲットデバイス識別子を識別し、オフロードするために使用される。

【0065】

更なる説明のために、図１０は、本開示による、オフロードされた動作における実行ハザードを検出する別の例示的な方法を示すフローチャートである。図７の方法と同様に、図１０の方法は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２であって、第２のオフロード動作に関連付けられた第２のオフロードターゲットデバイス識別子を、第１のオフロード動作に関連付けられた第１のオフロードターゲットデバイス識別子と比較すること７０２を含む、こと５０２と、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定すること５０４であって、第１のオフロードターゲットデバイス識別子と第２のオフロードターゲットデバイス識別子とが一致しない場合に実行ハザードを検出すること７０４を含む、こと５０４と、を含む。

【0066】

また、図１０の方法は、第１のオフロードターゲットデバイス識別子を有するシーケンシャルオフロード命令のパターンを識別すること１００２を含む。いくつかの実施形態では、異なるオフロードターゲットデバイスへのアクセスが、実行ハザードが存在し得るように分岐しているとみなされる前に、同じオフロードターゲットデバイスへの連続アクセスの閾値数が必要とされる。いくつかの例では、第１のオフロードターゲットデバイス識別子を有するシーケンシャルオフロード命令のパターンを識別すること１００２は、オフロード動作エンカウンタごとにオフロードターゲットデバイス識別子を抽出することと、それを直前のオフロードターゲットデバイス識別子と比較することと、を含む。後続のオフロードターゲットデバイス識別子が第１のオフロードターゲットデバイス識別子と一致するインスタンスごとに、カウンタが増分される。カウンタが、一致するオフロードターゲットデバイス識別子のインスタンスの閾値数に達する場合、閾値が満たされたことを示すためにフラグが設定される。フラグが設定されている間、第１のオフロードターゲットデバイス識別子と第２のオフロードターゲットデバイス識別子との間の不一致は、第２のオフロード動作が、誤ったオフロードターゲットデバイスに潜在的にマッピングされる分岐オフロード動作であることを示し得る。この場合、潜在的な実行ハザードは、デバッグに使用するためにエラーログにログ記録され得る。

【0067】

更なる説明のために、図１１は、本開示による、オフロードされた動作における実行ハザードを検出する別の例示的な方法を示すフローチャートである。図５の方法と同様に、図１１の方法は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２と、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定すること５０４と、を含む。

【0068】

図１１の方法では、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２は、第２のオフロード動作に関連付けられた第２のスレッド識別子を、第１のオフロード動作に関連付けられた第１のスレッド識別子と比較すること１１０２を含む。いくつかの実施形態では、第２のオフロード動作に関連付けられた第２のスレッド識別子を、第１のオフロード動作に関連付けられた第１のスレッド識別子と比較することは、図１、図３及び図４を参照しながら記載したレース検出デバイス１５２によって実行される。いくつかの例では、第２のオフロード動作に関連付けられた第２のスレッド識別子を、第１のオフロード動作に関連付けられた第１のスレッド識別子と比較すること１１０２は、第２のオフロード動作及び第１のオフロード動作に関連付けられたスレッドインデックス又はコアインデックスを識別することと、スレッドインデックス又はコアインデックスを、それぞれ第２のオフロード動作及び第１のオフロード動作のためのスレッド識別子として使用することと、を含む。いくつかの例では、スレッドインデックス又はコアインデックスは、プロセッサコア１０２、１０４から受信される第２のオフロード動作及び第１のオフロード動作についての情報に含まれる。いくつかの実施形態では、第２のオフロード動作及び第１のオフロード動作は、ＰＩＭモジュール１１０、１１２にオフロードされたＰＩＭ動作である。

【0069】

図１１の方法では、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上で実行ハザードを生じさせるかどうかを判定すること５０４は、第１のスレッド識別子と第２のスレッド識別子とが一致しない場合に、オフロードターゲットデバイスにおいて実行ハザードを検出すること１１０４を含む。いくつかの実施形態では、第１のスレッド識別子と第２のスレッド識別子とが一致しない場合にオフロードターゲットデバイスにおける実行ハザードを検出すること１１０４は、図１、図３及び図４を参照しながら記載したレース検出デバイス１５２によって実行される。いくつかの例では、第１のスレッド識別子と第２のスレッド識別子とが一致しない場合にオフロードターゲットデバイスにおける実行ハザードを検出すること１１０４は、２つのプロセッサコア（例えば、プロセッサコア１０２、１０４）がオフロードターゲットデバイス（例えば、ＰＩＭモジュール１１０）へのアクセスのためのレースコンディションを生じさせたと判定することを含む。これらの例では、レースコンディションは、第２のオフロード動作のスレッド識別子が第１のオフロード動作のスレッド識別子と一致しないという判定に基づいて検出される。例えば、第２のオフロード動作及び第１のオフロード動作は、ＰＩＭ動作であってもよい。レースコンディションによって生じた実行ハザードが検出されると、オフロードターゲットデバイスは、Ｎａｃｋ又はエラーメッセージをプロセッサコアに送信し、及び／又は、フォールトをトリガし得る。

【0070】

更なる説明のために、図１２は、本開示による、オフロードされた動作における実行ハザードを検出する別の例示的な方法を示すフローチャートである。図１１の方法と同様に、図１２の方法は、第２のオフロード動作を、第２のオフロード動作に先行する第１のオフロード動作と比較すること５０２であって、第２のオフロード動作に関連付けられた第２のスレッド識別子を第１のオフロード動作に関連付けられた第１のスレッド識別子と比較すること１１０２を含む、こと５０２と、第２のオフロード動作と第１のオフロード動作との比較に基づいて、第２のオフロード動作がオフロードターゲットデバイス上に実行ハザードを生じさせるかどうかを判定すること５０４であって、第１のスレッド識別子と第２のスレッド識別子とが一致しない場合にオフロードターゲットデバイスにおける実行ハザードを検出すること１１０４を含む、こと５０４と、を含む。

【0071】

また、図１２の方法は、レース検出がオフロードターゲットデバイス上で有効化されていることを識別すること１２０２を含む。いくつかの実施形態では、レース検出がオフロードターゲットデバイス上で有効化されていることを識別すること１２０２は、図１、図３及び図４を参照しながら記載したレース検出デバイス１５２によって実行される。いくつかの例では、レース検出がオフロードターゲットデバイス上で有効化されていることを識別すること１２０２は、レース検出信号を検出することによって実行される。レース検出信号は、１つ以上のオフロードターゲットデバイス上でのレース検出を有効化又は無効化するために使用され得る。いくつかの例では、レース検出がオフロードターゲットデバイス上で有効化されていることを識別すること１２０２は、オフロードターゲットデバイス上でのレース検出を有効化又は無効化するオフロード動作を識別することによって実行される。いくつかの例では、レース検出がオフロードターゲットデバイス上で有効化されていることを識別すること１２０２は、オフロードターゲットデバイス上の予約されたターゲットメモリアドレスへのアクセスを識別することによって実行される。レース検出が有効化されている間、レースコンディションは、同じスレッド識別子に起因するオフロード動作のみが実行を許可されるべきであるという点で、オフロードターゲットデバイス上で許可されない。

【0072】

いくつかの実施形態では、レース検出がオフロードターゲットデバイス上で有効化されていることを識別すること１２０２は、レース検出インジケータに関連付けられている第１のオフロード動作のための第１のスレッド識別子を記憶すること１２０４を含む。例えば、レース検出インジケータは、レース検出信号、オフロード動作を有効化するレース検出、又は、上記で説明したような予約されたターゲットメモリアドレスへのアクセスであってもよい。いくつかの例では、第１のオフロード動作は、レース検出インジケータがレース検出を有効化した後の最初のオフロード動作であるという点で、第１のオフロード動作は、レース検出インジケータに関連付けられる。いくつかの例では、オフロード動作自体が、レース検出を有効化するレース検出インジケータを含み得る。そのレース検出を識別すると、いくつかの例では、第１のオフロード動作に関連付けられたスレッド識別子がラッチされる。例えば、第１のオフロード動作はＰＩＭ動作であってもよく、オフロードターゲットデバイスはＰＩＭモジュール１１０、１１２であってもよい。この例では、レース検出インジケータに関連付けられている第１のオフロード動作のための第１のスレッド識別子を記憶すること１２０４は、オフロード動作を発行したプロセッサコア１０２、１０４に関連付けられたスレッド識別子を、図３を参照して記載したアクティブスレッドＩＤ記憶部３０４に記憶することによって実行され得る。

【0073】

図中のフローチャート及びブロック図は、本開示の様々な実施形態によるシステム、方法及び論理回路の可能な実施形態のアーキテクチャ、機能及び動作を示す。これに関して、フロー図又はブロック図の各ブロックは、指定された論理機能を実装するための１つ以上の実行可能命令を含む、命令のモジュール、セグメント又は部分を表すことができる。いくつかの代替的な実施形態では、ブロックに記載されている機能は、図に記載された順序から外れて発生する場合がある。例えば、連続して示される２つのブロックは、実際には実質的に同時に実行され得るか、又は、ブロックは、関与する機能に応じて、逆の順序で実行され得る。ブロック図及び／又はフロー図の各ブロック、並びに、ブロック図及び／又はフロー図におけるブロックの組み合わせは、指定された機能若しくは行為を実行するか、又は、専用ハードウェアとコンピュータ命令との組み合わせを行う、専用ハードウェアベースのシステムによって実装することができることにも留意されたい。

【0074】

本開示は、その実施形態を参照して具体的に示され、説明されてきたが、以下の特許請求の範囲の趣旨及び範囲から逸脱することなく、形態及び詳細で様々な変更が行われ得ることを理解されたい。したがって、本明細書に記載された実施形態は、説明のためのものに過ぎず、本発明を限定するものではない。本開示は、詳細な説明ではなく添付の特許請求の範囲によって定義され、その範囲内の全ての差異は、本発明に含まれると解釈されるべきである。

【図1】