特表 2024-512623 マルチキューメモリコントローラのためのクレジット方式

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-19

(54)【発明の名称】マルチキューメモリコントローラのためのクレジット方式

(51)【国際特許分類】

   G06F 13/36 20060101AFI20240312BHJP

   G06F 12/00 20060101ALI20240312BHJP

   G06F 13/16 20060101ALI20240312BHJP

【ＦＩ】

G06F13/36 310F

G06F12/00 560B

G06F12/00 571A

G06F13/16 520C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023559128

(86)(22)【出願日】2022-03-21

(85)【翻訳文提出日】2023-10-30

(86)【国際出願番号】 US2022021148

(87)【国際公開番号】W WO2022212100

(87)【国際公開日】2022-10-06

(31)【優先権主張番号】17/218,650

(32)【優先日】2021-03-31

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ケダーナシュ バラクリシュナン

(72)【発明者】

【氏名】シュリラム ラビチャンドラン

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CB01

5B160CD01

(57)【要約】

メモリコントローラは、アドレスデコーダと、第１のメモリチャネルに対するメモリアクセス要求を受信するためにアドレスデコーダの第１の出力に結合された第１のコマンドキューと、第２のメモリチャネルに対するメモリアクセス要求を受信するためにアドレスデコーダの第２の出力に結合された第２のコマンドキューと、を含む。要求クレジット制御回路は、第１のコマンドキュー及び第２のコマンドキューに結合され、未処理の要求クレジットの数を追跡するように動作する。要求クレジット制御回路は、第１のコマンドキュー及び第２のコマンドキューの利用可能なエントリの数に基づいて、指定されたイベントに応じて要求クレジットを発行する。
【選択図】図２

【特許請求の範囲】

【請求項1】

メモリコントローラであって、
メモリアクセス要求を受信するための第１の入力と、第１の出力と、第２の出力と、を有するアドレスデコーダと、
第１のメモリチャネルに対するメモリアクセス要求を受信するために前記アドレスデコーダの前記第１の出力に結合された入力と、メモリアクセス要求を保持するためのいくつかのエントリと、を有する第１のコマンドキューと、
第２のメモリチャネルに対するメモリアクセス要求を受信するために前記アドレスデコーダの前記第２の出力に結合された入力と、メモリアクセス要求を保持するためのいくつかのエントリと、を有する第２のコマンドキューと、
前記第１のコマンドキュー及び前記第２のコマンドキューに結合された要求クレジット制御回路であって、未処理の要求クレジットの数を追跡し、前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの数に基づいて要求クレジットを発行するように動作可能な要求クレジット制御回路と、を備える、
メモリコントローラ。

【請求項2】

前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの数に基づいてクレジット要求を発行することは、未処理の要求クレジットの数が前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの最小数よりも少ない場合に、クレジット要求を発行することを含む、
請求項１のメモリコントローラ。

【請求項3】

前記要求クレジット制御回路は、データ処理ユニットのデータファブリックに結合されており、前記データファブリックを介してメモリアクセスエージェントに要求クレジットを発行するように動作可能である、
請求項１のメモリコントローラ。

【請求項4】

前記要求クレジット制御回路は、前記第１のコマンドキュー及び前記第２のコマンドキューのうち最大数の利用可能なエントリを有するコマンドキューに割り当てられたメモリアクセス要求が受信された場合に、前記第１のコマンドキュー又は前記第２のコマンドキューからの対応する割り当て解除なしに要求クレジットを発行するように動作可能である、
請求項１のメモリコントローラ。

【請求項5】

前記要求クレジット制御回路は、メモリアクセス要求が前記第１のコマンドキュー及び前記第２のコマンドキューのうち何れかから割り当て解除され、その結果、前記第１のコマンドキュー及び前記第２のコマンドキューが等しい数の利用可能なエントリを有することに応じて、前記未処理の要求クレジットの数が前記等しい数の利用可能なエントリよりも少ない場合に要求クレジットを発行し、そうでない場合に、前記メモリアクセス要求が割り当て解除されることに応じて要求クレジットを発行しないように動作可能である、
請求項１のメモリコントローラ。

【請求項6】

指定されたイベントは、メモリアクセス要求が前記第１のコマンドキュー及び前記第２のコマンドキューのうち何れかから割り当て解除されることである、
請求項１のメモリコントローラ。

【請求項7】

前記第１のコマンドキューからエントリを選択し、前記エントリを第１のメモリインターフェースキューに配置して、前記エントリを、前記第１のメモリチャネルを介して送信するために、前記第１のコマンドキューに結合された第１のアービタと、
前記第２のコマンドキューからエントリを選択し、前記エントリを第２のメモリインターフェースキューに配置して、前記エントリを、前記第２のメモリチャネルを介して送信するために、前記第２のコマンドキューに結合された第２のアービタと、を更に備える、
請求項１のメモリコントローラ。

【請求項8】

前記アドレスデコーダは、前記メモリアクセス要求のターゲットアドレスに基づいて、各メモリアクセス要求を前記第１のコマンドキュー又は前記第２のコマンドキューに向けるように動作可能である、
請求項１のメモリコントローラ。

【請求項9】

前記第１のコマンドキューは、前記第２のコマンドキューとは異なるサイズを有する、
請求項１のメモリコントローラ。

【請求項10】

少なくとも１つの追加のコマンドキューと、前記追加のコマンドキューに結合された少なくとも１つの追加のアービタと、を更に備え、
前記要求クレジット制御回路は、未処理の要求クレジットの数が、全てのコマンドキューの中で利用可能なエントリの最小数よりも少ない場合に、前記コマンドキューの何れかからメモリアクセス要求が割り当て解除されることに応じて要求クレジットを発行し、そうでない場合に、前記メモリアクセス要求が割り当て解除されることに応じて要求クレジットを発行しないように動作可能である、
請求項１のメモリコントローラ。

【請求項11】

方法であって、
メモリコントローラにおいて複数のメモリアクセス要求を受信することと、
前記メモリアクセス要求のアドレスを復号し、前記メモリアクセス要求の各々を受信するために第１のメモリチャネル及び第２のメモリチャネルのうち何れかを選択することと、
前記アドレスを復号した後に、各メモリアクセス要求を、前記第１のメモリチャネルに関連付けられた第１のコマンドキュー、及び、前記第２のメモリチャネルに関連付けられた第２のコマンドキューのうち何れかに送信することと、
指定されたイベントに応じて、前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの数に基づいて要求クレジットを発行することと、を含む、
方法。

【請求項12】

前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの数に基づいてクレジット要求を発行することは、未処理の要求クレジットの数が前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの最小数よりも少ない場合に、クレジット要求を発行することを含む、
請求項１１の方法。

【請求項13】

前記第１のコマンドキュー及び前記第２のコマンドキューのうち最大数の利用可能なエントリを有するコマンドキューに割り当てられたメモリアクセス要求が受信された場合に、前記第１のコマンドキュー又は前記第２のコマンドキューからの対応する割り当て解除なしに要求クレジットを発行することを含む、
請求項１２の方法。

【請求項14】

メモリアクセス要求が前記第１のコマンドキュー及び前記第２のコマンドキューのうち何れかから割り当て解除され、その結果、前記第１のコマンドキュー及び前記第２のコマンドキューが等しい数の利用可能なエントリを有することに応じて、前記未処理の要求クレジットの数が前記等しい数の利用可能なエントリよりも少ない場合にメモリアクセスクレジットを発行し、そうでない場合に、前記メモリアクセス要求が割り当て解除されることに応じて要求クレジットを発行しないことを含む、
請求項１２の方法。

【請求項15】

前記指定されたイベントは、メモリアクセス要求が前記第１のコマンドキュー及び前記第２のコマンドキューのうち何れかから割り当て解除されることである、
請求項１１の方法。

【請求項16】

第１のアービタを用いて、前記第１のコマンドキューからエントリを選択し、前記エントリを第１のメモリインターフェースキューに配置して、前記エントリを、前記第１のメモリチャネルを介して送信することと、
第２のアービタを用いて、前記第２のコマンドキューからエントリを選択し、前記エントリを第２のメモリインターフェースキューに配置して、前記エントリを、前記第２のメモリチャネルを介して送信することと、を含む、
請求項１１の方法。

【請求項17】

前記メモリアクセス要求のターゲットアドレスに基づいて、各メモリアクセス要求を前記第１のコマンドキュー又は前記第２のコマンドキューに向けることを含む、
請求項１１の方法。

【請求項18】

データ処理システムであって、
データファブリックと、
第１のメモリチャネル及び第２のメモリチャネルと、
少なくとも１つのメモリアクセスエンジンから前記データファブリックを介して受信されたメモリアクセス要求を遂行するために、前記データファブリックと前記第１のメモリチャネル及び前記第２のメモリチャネルとに結合されたメモリコントローラと、を備え、
前記メモリコントローラは、
メモリアクセス要求を受信するための第１の入力と、第１の出力と、第２の出力と、を有するアドレスデコーダと、
第１のメモリチャネルに対するメモリアクセス要求を受信するために前記アドレスデコーダの前記第１の出力に結合された入力と、メモリアクセス要求を保持するためのいくつかのエントリと、を有する第１のコマンドキューと、
第２のメモリチャネルに対するメモリアクセス要求を受信するために前記アドレスデコーダの前記第２の出力に結合された入力と、メモリアクセス要求を保持するためのいくつかのエントリと、を有する第２のコマンドキューと、
前記第１のコマンドキュー及び前記第２のコマンドキューに結合された要求クレジット制御回路であって、未処理の要求クレジットの数を追跡し、前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの数に基づいて要求クレジットを発行するように動作可能な要求クレジット制御回路と、を備える、
データ処理システム。

【請求項19】

前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの数に基づいてクレジット要求を発行することは、未処理の要求クレジットの数が前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの最小数よりも少ない場合に、クレジット要求を発行することを含む、
請求項１８のデータ処理システム。

【請求項20】

前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの数に基づいてクレジット要求を発行することは、未処理の要求クレジットの数が前記第１のコマンドキュー及び前記第２のコマンドキューの利用可能なエントリの最小数よりも少ない場合に、クレジット要求を発行することを含む、
請求項１８のデータ処理システム。

【請求項21】

前記要求クレジット制御回路は、前記データファブリックに結合されており、前記データファブリックを介してメモリアクセスエージェントに要求クレジットを発行するように動作可能である、
請求項１８のデータ処理システム。

【請求項22】

前記要求クレジット制御回路は、前記第１のコマンドキュー及び前記第２のコマンドキューのうち最大数の利用可能なエントリを有するコマンドキューに割り当てられたメモリアクセス要求が受信された場合に、前記第１のコマンドキュー又は前記第２のコマンドキューからの対応する割り当て解除なしに要求クレジットを発行するように動作可能である、
請求項１８のデータ処理システム。

【請求項23】

前記要求クレジット制御回路は、メモリアクセス要求が前記第１のコマンドキュー及び前記第２のコマンドキューのうち何れかから割り当て解除され、その結果、前記第１のコマンドキュー及び前記第２のコマンドキューが等しい数の利用可能なエントリを有することに応じて、前記未処理の要求クレジットの数が前記等しい数の利用可能なエントリよりも少ない場合に要求クレジットを発行するように動作可能である、
請求項１８のデータ処理システム。

【請求項24】

前記要求クレジット制御回路のための各コマンドキュー内の利用可能なコマンドエントリの現在の数を計算するように動作可能なキュー占有回路を備える、
請求項１８のデータ処理システム。

【請求項25】

前記第１のコマンドキューからエントリを選択し、前記エントリを第１のメモリインターフェースキューに配置して、前記エントリを、前記第１のメモリチャネルを介して送信するために、前記第１のコマンドキューに結合された第１のアービタと、
前記第２のコマンドキューからエントリを選択し、前記エントリを第２のメモリインターフェースキューに配置して、前記エントリを、前記第２のメモリチャネルを介して送信するために、前記第２のコマンドキューに結合された第２のアービタと、を備える、
請求項１８のデータ処理システム。

【請求項26】

前記アドレスデコーダは、前記メモリアクセス要求のターゲットアドレスに基づいて、各メモリアクセス要求を前記第１のコマンドキュー又は前記第２のコマンドキューに向けるように動作可能である、
請求項１８のデータ処理システム。

【請求項27】

前記メモリアクセスエンジンは、少なくとも１つのデータ処理ユニットからのメモリアクセス要求を実行するために前記データファブリックに結合されたコヒーレントメモリスレーブコントローラである、
請求項１８のデータ処理システム。

【請求項28】

前記メモリアクセスエンジンは、少なくとも１つのデータ処理ユニットからのメモリアクセス要求を実行するために前記データファブリックに結合されたコヒーレントメモリマスタコントローラである、
請求項１８のデータ処理システム。

【発明の詳細な説明】

【背景技術】

【0001】

コンピュータシステムは、一般に、メインメモリ用の安価で高密度のダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）チップを使用する。今日販売されている殆どのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）によって広められた様々なダブルデータ速度（double data rate、ＤＤＲ）ＤＲＡＭ規格と適合する。ＤＤＲ ＤＲＡＭは、高速アクセス回路を有する従来のＤＲＡＭメモリセルアレイを使用して、高い転送レートを達成し、メモリバスの利用を改善する。ＤＤＲメモリコントローラは、より多くのＤＲＡＭモジュールを収容し、単一のチャネルを使用するよりも速くデータをメモリと交換するために、複数のＤＤＲチャネルとインターフェースし得る。例えば、いくつかのメモリコントローラは、２つ又は４つのＤＤＲメモリチャネルを含む。

【0002】

現代のＤＤＲメモリコントローラは、待ち状態のメモリアクセス要求を格納するためのキューを維持し、効率を高めるために待ち状態のメモリアクセス要求を、それらが生成又は格納された順序に関連して順不同で選択することを可能にする。特定のキューが満杯であるためにメモリアクセス要求が拒否されることを防止するために、メモリコントローラのデータインターフェースは、クレジット制御方式を使用してメモリアクセス要求のフローを制御し、このクレジット制御方式では、要求クレジットは、ホストシステムの様々な部分、例えば、そのデータインターフェースファブリックに提供され、ホストシステムは、コマンドキューに入るためのメモリ要求を送信することが可能になる。また、メモリコントローラは、異なるメモリタイプ、密度及びメモリチャネルトポロジのために構成され得るが、これらの異なるモードをサポートするためにチップコストを増加させ得る大量の追加の回路面積を必要としないように、十分に柔軟である必要がある。

【図面の簡単な説明】

【0003】

【図1】先行技術で知られている加速処理ユニット（accelerated processing unit、ＡＰＵ）及びメモリシステムのブロック図である。

【図2】いくつかの実施形態による、図１と同様のＡＰＵで用いるのに適したデュアルチャネルメモリコントローラを含む部分的なデータ処理システムのブロック図である。

【図3】いくつかの実施形態による、図２のクレジット制御回路を実装するのに適したクレジット制御回路のブロック図である。

【図4】いくつかの実施形態による、要求クレジットを管理するためのプロセスのフロー図である。

【図5】デュアルチャネルメモリコントローラにおいて要求クレジットを管理するための別のプロセスのフロー図である。

【発明を実施するための形態】

【0004】

以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。

【0005】

メモリコントローラは、アドレスデコーダと、第１のコマンドキューと、第２のコマンドキューと、要求クレジット制御回路と、を含む。アドレスデコーダは、メモリアクセス要求を受信するための第１の入力と、第１の出力と、第２の出力と、を有する。第１のコマンドキューは、第１のメモリチャネルに対するメモリアクセス要求を受信するためにアドレスデコーダの第１の出力に接続された入力と、メモリアクセス要求を保持するためのいくつかのエントリと、を有する。第２のコマンドキューは、第２のメモリチャネルに対するメモリアクセス要求を受信するためにアドレスデコーダの第２の出力に接続された入力と、メモリアクセス要求を保持するためのいくつかのエントリと、を有する。要求クレジット制御回路は、第１のコマンドキューと、第２のコマンドキューと、に接続される。要求クレジット制御回路は、未処理の要求クレジットの数を追跡し、第１のコマンドキュー及び第２のコマンドキューの利用可能なエントリの数に基づいて要求クレジットを発行するように動作可能である。

【0006】

方法は、メモリコントローラにおいて複数のメモリアクセス要求を受信することを含む。メモリアクセス要求のアドレスが復号され、第１のメモリチャネル及び第２のメモリチャネルのうち何れかが、メモリアクセス要求の各々を受信するために選択される。アドレスを復号した後、本方法は、各メモリアクセス要求を、第１のメモリチャネルに関連付けられた第１のコマンドキュー及び第２のメモリチャネルに関連付けられた第２のコマンドキューのうち何れかに送信することを含む。指定されたイベントに応じて、本方法は、第１のコマンドキュー及び第２のコマンドキューの利用可能なエントリの数に基づいて要求クレジットを発行することを含む。

【0007】

データ処理システムは、データファブリックと、第１及び第２のメモリチャネルと、少なくとも１つのメモリアクセスエンジンからデータファブリックを介して受信されたメモリアクセス要求を遂行するためにデータファブリック並びに第１及び第２のメモリチャネルに接続されたメモリコントローラと、を含む。メモリコントローラは、アドレスデコーダと、第１のコマンドキューと、第２のコマンドキューと、要求クレジット制御回路と、を含む。アドレスデコーダは、メモリアクセス要求を受信するための第１の入力と、第１の出力と、第２の出力と、を有する。第１のコマンドキューは、第１のメモリチャネルに対するメモリアクセス要求を受信するためにアドレスデコーダの第１の出力に接続された入力と、メモリアクセス要求を保持するためのいくつかのエントリと、を有する。第２のコマンドキューは、第２のメモリチャネルに対するメモリアクセス要求を受信するためにアドレスデコーダの第２の出力に接続された入力と、メモリアクセス要求を保持するためのいくつかのエントリと、を有する。要求クレジット制御回路は、第１のコマンドキューと、第２のコマンドキューと、に接続される。要求クレジット制御回路は、未処理の要求クレジットの数を追跡し、第１のコマンドキュー及び第２のコマンドキューの利用可能なエントリの数に基づいて要求クレジットを発行するように動作可能である。

【0008】

図１は、従来技術において知られている加速処理ユニット（ＡＰＵ）１００及びメモリシステム１３０のブロック図である。ＡＰＵ１００は、ホストデータ処理システムにおけるプロセッサとして用いるのに適した集積回路であり、概して、中央処理ユニット（central processing unit、ＣＰＵ）コア複合体１１０と、グラフィックスコア１２０と、ディスプレイエンジン１２２のセットと、データファブリック１２５と、メモリ管理ハブ１４０と、周辺コントローラ１６０のセットと、周辺バスコントローラ１７０のセットと、システム管理ユニット（system management unit、ＳＭＵ）１８０と、を含む。

【0009】

ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この例では、ＣＰＵコア複合体１１０が２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０が任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２及び１１４の各々は、制御ファブリックを形成するシステム管理ネットワーク（system management network、ＳＭＮ）及びデータファブリック１２５に双方向に接続され、データファブリック１２５にメモリアクセス要求を提供することができる。ＣＰＵコア１１２及び１１４の各々は、単体のコアであってもよく、又は、更にキャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であってもよい。

【0010】

グラフィックスコア１２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）である。グラフィックスコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続され、メモリアクセス要求をデータファブリック１２５に提供することができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とがメモリ空間の一部を共有する一方でグラフィックスコア１２０がＣＰＵコア複合体１１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。

【0011】

ディスプレイエンジン１２２は、モニタ上に表示するためにグラフィックスコア１２０によって生成されたオブジェクトをレンダリングしてラスタライズする。グラフィックスコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの一様な変換のために、データファブリック１２５を介して共通メモリ管理ハブ１４０に双方向に接続される。

【0012】

データファブリック１２５は、任意のメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を判定するために、基本入力／出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、並びに、各仮想接続のためのバッファも含む。

【0013】

周辺コントローラ１６０は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ１６４を含み、これらのそれぞれは、システムハブ１６６及びＳＭＮバスに対して双方向で接続される。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる典型例である。

【0014】

周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（Southbridge、ＳＢ）１７２と、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）コントローラ１７４と、を含み、これらのそれぞれは、入力／出力（input/output、Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに対して双方向で接続される。また、Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に対して双方向で接続される。したがって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１６２、ＳＡＴＡインターフェースコントローラ１６４、ＳＢ１７２、又は、ＰＣＩｅコントローラ１７４内のレジスタをプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（read-only memory、ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM、ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示せず）に記憶される。一般に、ＢＩＯＳメモリはＰＣＩｅバスを介してアクセスされ、システムデータドライブはＳＡＴＡインターフェースを介してアクセスされる。

【0015】

ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を判定するためにＣＰＵコア１１２及び１１４並びにグラフィックスコア１２０から測定された電力消費値を受信することができる。

【0016】

メモリ管理ハブ１４０並びにその関連する物理インターフェース（physical interface、ＰＨＹ）１５１及び１５２は、この実施形態ではＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１及び１４２とパワーエンジン１４９とを含む。メモリチャネル１４１は、ホストインターフェース１４５、メモリチャネルコントローラ１４３及び物理インターフェース１４７を含む。ホストインターフェース１４５は、メモリチャネルコントローラ１４３を、シリアル存在検出リンク（serial presence detect、ＳＤＰ）を介してデータファブリック１２５に対して双方向で接続する。物理インターフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に対して双方向で接続し、ＤＤＲ ＰＨＹインターフェース（DDR PHY Interface、ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインターフェース１４６、メモリチャネルコントローラ１４４及び物理インターフェース１４８を含む。ホストインターフェース１４６は、別のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に対して双方向で接続する。物理インターフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に対して双方向で接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に対して、ＡＰＢを介してＰＨＹ１５１及び１５２に対して双方向で接続されるとともに、メモリチャネルコントローラ１４３及び１４４に対して双方向で接続される。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は双方向接続メモリチャネル１３３を有する。

【0017】

メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、共有パワーエンジン１４９を使用して、以下で更に説明する態様でメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１及び１４２のそれぞれは、ＤＤＲバージョン５（DDR version five、ＤＤＲ５）、ＤＤＲバージョン４（DDR version four、ＤＤＲ４）、低電力ＤＤＲ４（low power DDR4、ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（graphics DDR version five、ＧＤＤＲ５）、及び、高帯域幅メモリ（high bandwidth memory、ＨＢＭ）等の最先端ＤＤＲメモリに接続することができ、将来のメモリ技術に適合され得る。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを与えるとともに、内蔵熱監視も行う。

【0018】

メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、ＤＤＲｘバス１３２に接続されるデュアルインラインメモリモジュール（dual inline memory module、ＤＩＭＭ）のセットを含み、これには、本実施例では個別のランクに対応する代表的なＤＩＭＭ１３４、１３６、１３８が含まれる。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５、１３７、１３９を含む、ＤＤＲｘバス１２９に接続されるＤＩＭＭのセットを含む。

【0019】

ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを与える。これらのインターフェースは、２つのダブルデータレート（double data rate、ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶デバイスへのインターフェースを含む。

【0020】

また、ＡＰＵ１００は、様々なシステム監視機能及び節電機能も実装する。特に、１つのシステム監視機能は熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２、１１４及び／又はグラフィックスコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高温になりすぎる場合、ＳＭＵを完全にシャットダウンすることができる。ＳＭＮバスを介してＳＭＵ１８０によって外部センサから熱事象を受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電源電圧を低減することができる。

【0021】

図２は、図１のようなＡＰＵで用いるのに適したデュアルチャネルメモリコントローラ２１０を含む部分的なデータ処理システム２００のブロック図である。データファブリック１２５に接続されたデュアルチャネルメモリコントローラ２１０が示されており、コヒーレントスレーブエージェント２５０及びコヒーレントマスタエージェント２６０を含むデータ処理システム２００内に存在するいくつかのメモリエージェントと通信することができる。デュアルチャネルメモリコントローラ２１０は、２つの個別のメモリチャネルコントローラ１４３及び１４４（図１）を置換し、データファブリック１２５及びデータ処理システム２００内の様々なメモリアドレス指定エージェントに透過的な方法で２つのＤＤＲｘチャネルを一緒に制御することができ、その結果、単一のメモリコントローラインターフェース２１２を使用してメモリアクセスコマンドを送信し、結果を受信することができる。また、デュアルチャネルメモリコントローラ２１０は、例えば、ＤＤＲ５ ＤＲＡＭとともに使用するためのＤＤＲ５仕様において定義されるような２つのサブチャネル、又は、高帯域幅メモリ２（High Bandwidth Memory 2、ＨＢＭ２）及びＨＢＭ３規格において定義されるそれらのサブチャネルを制御することができる。デュアルチャネルメモリコントローラ２１０は、概して、インターフェース２１２と、クレジット制御回路２２１と、アドレスデコーダ２２２と、異なるメモリチャネルにそれぞれ割り当てられたメモリチャネル制御回路２２３の２つのインスタンスと、を含む。メモリチャネル制御回路２２３の各インスタンスは、メモリインターフェースキュー２１４と、コマンドキュー２２０と、コンテントアドレッサブルメモリ（content addressable memory、ＣＡＭ）２２４と、リプレイキュー２３０を含むリプレイ制御ロジック２３１と、タイミングブロック２３４と、ページテーブル２３６と、アービタ２３８と、エラー訂正符号（error correction code、ＥＣＣ）チェック回路２４２と、ＥＣＣ生成ブロック２４４と、データバッファ２４６と、アクティブ化カウンタ２４８を含むリフレッシュ制御ロジック２３２と、を含む。他の実施形態では、コマンドキュー２３０、アービタ２３８及びメモリインターフェースキュー２１４のみが、使用される各メモリチャネル又はサブチャネルに対して複製され、残りの図示された回路は、２つのチャネルとともに使用するように適合される。更に、図示されたデュアルチャネルメモリコントローラは、２つのメモリチャネル又はサブチャネルを制御するために、アービタ２３８、コマンドキュー２２０、及び、メモリインターフェースキュー２１４の２つのインスタンスを含むが、他の実施形態は、本明細書のクレジット管理技術に従って３つ又は４つのチャネル又はサブチャネル上でＤＲＡＭと通信するために使用される、３つ又は４つ以上等のより多くのインスタンスを含み得る。

【0022】

インターフェース２１２は、通信バスを介したデータファブリック１２５への第１の双方向接続と、クレジット制御回路２２１への第２の双方向接続と、を有する。この実施形態では、インターフェース２１２は、データファブリック１２５と通信するためのいくつかのチャネルを確立するためにスケーラブルデータポート（ＳＤＰ）リンクを使用するが、他のインターフェースリンク規格も使用に適している。例えば、別の実施形態では、通信バスは、「ＡＸＩ４」として知られている英国ケンブリッジのＡＲＭ Ｈｏｌｄｉｎｇｓ，ＰＬＣによって指定された高度拡張可能インターフェースバージョン４と適合するが、他の実施形態では他のタイプのインターフェースとなり得る。インターフェース２１２は、メモリアクセス要求を、「ＦＣＬＫ」（又は「ＭＥＭＣＬＫ」）ドメインとして知られている第１のクロックドメインから、「ＵＣＬＫ」ドメインとして知られているデュアルチャネルメモリコントローラ２１０の内部の第２のクロックドメインに変換する。同様に、メモリインターフェースキュー２１４は、ＵＣＬＫドメインからＤＦＩインターフェースに関連付けられる「ＤＦＩＣＬＫ」ドメインへのメモリアクセスを与える。

【0023】

クレジット制御回路２２１は、インターフェース２１２への双方向通信リンクを含み、これは、アドレスデコーダ２２２と共有され得るか又は要求クレジットを管理するための専用ＳＤＰチャネルを含み得る。また、クレジット制御回路２２１は、両方のコマンドキュー２２０に接続された入力を有し、図では、アドレスデコーダ２２２と共有されるものとして示されている。クレジット制御回路２２１は、概して、両方のメモリチャネルのためのデータファブリックに割り当てられた要求クレジットを制御する。以下で更に説明するように、クレジット制御回路２２１によって実行される制御プロセスは、未処理の要求クレジットの数を追跡することと、未処理の要求クレジットの数が第１及び第２のコマンドキュー２２０の利用可能なエントリの最小数より小さい場合、第１及び第２のコマンドキュー２２０のうち何れかからメモリアクセス要求が割り当て解除されることに応じて要求クレジットを発行することと、そうでない場合、メモリアクセス要求が割り当て解除されることに応じて要求クレジットを発行しないことと、を含む。また、クレジット制御回路２２１は、最大数の利用可能なエントリを有する第１及び第２のコマンドキュー２２０のうち何れかに割り当てられたメモリアクセス要求が受信された場合、第１又は第２のコマンドキュー２２０からの対応する割り当て解除なしに要求クレジットを発行するように動作する。

【0024】

アドレスデコーダ２２２は、クレジット制御回路２２１への双方向リンクと、第１のコマンドキュー２２０（「コマンドキュー０」とラベル付けされている）に接続された第１の出力と、第２のコマンドキュー２２０（「コマンドキュー１」とラベル付けされている）に接続された第２の出力と、を有する。アドレスデコーダ２２２は、インターフェース２１２を介してデータファブリック１２５上で受信されたメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、正規化フォーマットで表された物理アドレス空間内のアクセスアドレスを含む。アクセスアドレスに基づいて、アドレスデコーダ２２２は、要求を処理するために、コマンドキュー２２０のうち関連付けられた１つを有するメモリチャネルのうち１つを選択する。選択されたチャネルは、クレジット発行決定を行うことができるように、要求ごとにクレジット制御回路２２１に対して識別される。アドレスデコーダ２２２は、正規化されたアドレスを、メモリシステム１３０内の実際のメモリデバイスをアドレス指定するために及び関連するアクセスを効率的にスケジュールするために使用され得るフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループと関連付ける領域識別子を含む。起動時に、システムＢＩＯＳは、メモリシステム１３０内のメモリデバイスに問い合わせてそれらのサイズ及び構成を判定し、アドレスデコーダ２２２に関連付けられた構成レジスタのセットをプログラムする。アドレスデコーダ２２２は、構成レジスタに記憶された構成を使用して、正規化されたアドレスを適切なフォーマットに変換する。各メモリアクセス要求は、アドレスデコーダ２２２によって選択されたメモリチャネルに対するコマンドキュー２２０にロードされる。

【0025】

各コマンドキュー２２０は、ＣＰＵコア１１２及び１１４並びにグラフィックスコア１２０等のＡＰＵ１００内の様々なメモリアクセスエンジンから受信されるメモリアクセス要求のキューである。各コマンドキュー２２０は、関連付けられたメモリチャネルを介して発行されるメモリアクセス要求をコマンドキュー２２０から選択するために、それぞれのアービタ２３８に双方向に接続される。各コマンドキュー２２０は、アドレスデコーダ２２２によって復号されたアドレスフィールド、並びに、それぞれのアービタ２３８がアクセスタイプ及びサービス品質（quality of service、ＱｏＳ）識別子を含むメモリアクセスを効率的に選択できるようにする他のアドレス情報を記憶する。各ＣＡＭ２２４は、書き込み後の書き込み（write after write、ＷＡＷ）及び書き込み後の読み取り（read after write、ＲＡＷ）順序規則等の順序規則を実施するための情報を含む。

【0026】

アービタ２３８は、それぞれ、適切なコマンドで実行されるメモリアクセス要求を選択するために、それぞれのコマンドキュー２２０に双方向に接続される。アービタ２３８は、概して、メモリチャネルのメモリバスの使用を改善するために、アクセスのインテリジェントスケジューリングによって、そのそれぞれのメモリチャネルの効率を改善する。各アービタ２３８は、それぞれのタイミングブロック２３４を使用して、それぞれのコマンドキュー２２０内の特定のアクセスがＤＲＡＭタイミングパラメータに基づいて発行に適格であるかどうかを判定することによって、適切なタイミング関係を実施する。例えば、各ＤＲＡＭは、「ｔ_ＲＣ」として知られるアクティブ化コマンド間の最小指定時間を有する。各タイミングブロック２３４は、ＪＥＤＥＣ仕様で定められたこのタイミングパラメータ及び他のタイミングパラメータに基づいて適格性を判定するカウンタのセットを維持し、リプレイキュー２３０に対して双方向で接続される。各ページテーブル２３６は、アービタ２３８のためのそれぞれのメモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報を維持し、そのそれぞれのリプレイキュー２３０に対して双方向で接続される。アービタ２３８は、復号されたアドレス情報、タイミングブロック２３４によって示されるタイミング適格性情報、及び、ページテーブル２３６によって示されるアクティブページ情報を使用して、サービス品質（ＱｏＳ）要件等の他の基準を遵守しながら、メモリアクセスを効率的にスケジュールする。例えば、アービタ２３８は、メモリページを変更するために必要なプリチャージコマンド及びアクティブ化コマンドのオーバーヘッドを回避するために、オープンページへのアクセスの優先度を実装し、あるバンクへのオーバーヘッドアクセスを別のバンクへの読み取り及び書き込みアクセスとインターリーブすることによって隠す。特に、通常動作中、アービタ２３８は、通常、ページを、これらのページが異なるページを選択する前にプリチャージされる必要があるまで、異なるバンクで開いたままにする。アービタ２３８は、いくつかの実施形態では、それぞれのコマンドのターゲットメモリ領域に関するアクティブ化カウンタ２４８の少なくともそれぞれの値に基づいてコマンド選択の適格性を判定する。

【0027】

各エラー訂正コード（ＥＣＣ）生成ブロック２４４は、メモリに送られる書き込みデータのＥＣＣを判定する。ＥＣＣチェック回路２４２は、受信されたＥＣＣを着信ＥＣＣと照合してチェックする。

【0028】

各リプレイキュー２３０は、アドレス及びコマンドパリティ応答等の応答を待っているアービタ２３８によって選択されたメモリアクセスを記憶するための一時的なキューである。リプレイ制御ロジック２３１は、ＥＣＣチェック回路２４２にアクセスして、戻されたＥＣＣが正しいか又はエラーを示すかを判定する。リプレイ制御ロジック２３１は、これらのサイクルのうち１つのパリティ又はＥＣＣエラーの場合にアクセスがリプレイされるリプレイシーケンスを開始して制御する。リプレイされたコマンドは、メモリインターフェースキュー２１４に配置される。

【0029】

リフレッシュ制御ロジック２３２の各インスタンスは、メモリアクセスエージェントから受信した通常の読み取り及び書き込みメモリアクセス要求とは別に生成される様々な電源断、リフレッシュ及び終端抵抗（ＺＱ）較正サイクルのためのステートマシンを含む。例えば、メモリランクがプリチャージパワーダウンにある場合、リフレッシュ制御ロジックは、リフレッシュサイクルを実行するために定期的に起動されなければならない。リフレッシュ制御ロジック２３２は、ＤＲＡＭチップ内のメモリセルの蓄積キャパシタからの電荷の漏れによって引き起こされるデータエラーを防止するために、定期的に、定められた条件に応じて、リフレッシュコマンドを生成する。リフレッシュ制御ロジック２３２の各インスタンスはアクティブ化カウンタ２４８を含み、この実施形態では、アクティブ化カウンタ２４８は、メモリチャネルを介してメモリ領域に送信されるアクティブ化コマンドのローリング数をカウントするカウンタをメモリ領域ごとに有する。メモリ領域は、いくつかの実施形態ではメモリバンクであり、他の実施形態ではメモリサブバンクである。更に、リフレッシュ制御ロジック２３２は、システム内の熱変化に起因するオンダイ終端抵抗の不一致を防止するためにＺＱを定期的に較正する。

【0030】

ＥＣＣ生成ブロック２４４は、インターフェース２１２から受信した書き込みメモリアクセス要求に応じて、書き込みデータに従ってＥＣＣを計算する。データバッファ２４６は、受信したメモリアクセス要求に関する書き込みデータ及びＥＣＣを記憶する。データバッファ２４６は、それぞれのアービタ２３８がメモリチャネルへのディスパッチのために対応する書き込みアクセスを選択すると、組み合わされた書き込みデータ／ＥＣＣをそれぞれのメモリインターフェースキュー２１４に出力する。

【0031】

３つ以上のメモリチャネル又はサブチャネルを有する実施形態では、追加のコマンドキュー、アービタ及びメモリインターフェースキューは、単一のアドレスデコーダ２２２及びクレジット制御回路２２１を使用して、図示されたものと並列に追加される。このような設計により、以下に説明するクレジット制御方式を３つ以上のチャネル又はサブチャネルとともに使用することが可能となり、キュー容量及びチャネル容量を使用する際に対応する効率が得られる。説明したように、メモリチャネル制御回路２２３のグループ全体は、各チャネル又はサブチャネルに対して再現されてもよく、あるいは、同じロジックブロックは、追加されたコマンドキュー、アービタ及びメモリインターフェースキューを追跡するために、追加された追加容量とともに使用されてもよい。

【0032】

図３は、いくつかの実施形態による、図２のクレジット制御回路２２１を実装するのに適したクレジット制御回路３００のブロック図を示す。クレジット制御回路３００は、未処理クレジット追跡ロジック３０２と、キュー０占有ロジック３０４と、キュー１占有ロジック３０６と、インターフェースロジック３０８と、クレジット発行ロジック３１０と、要求モニタ３１２と、コマンドキューモニタ３１４と、先入れ先出し（first-in-first-out、ＦＩＦＯ）クレジットキュー３１６（ＦＩＦＯキュー３１６）と、を含む。未処理クレジット追跡ロジック３０２は、概して、発行された要求クレジットのカウントを維持し、新しい要求クレジットを発行し、関連するメモリアクセス要求がメモリコントローラ２１０において受信された場合に有効化される要求クレジットを追跡する。要求クレジットは、データファブリック上の１つ以上の要求エージェントに発行される。この実施形態では、要求クレジットは、初期クレジットと、２つのコマンドキュー及び２つのチャネル又はサブチャネルの使用によって提供されるより高い容量のために発行される追加クレジットと、の２つのタイプのうち何れかである。追加クレジットを使用することにより、クレジット制御回路３００は、両方のコマンドキューの容量をより完全且つ効率的に利用するために、特定の条件下で初期クレジットの数を超える更なるクレジットを発行することができる。追加クレジットは、初期クレジットと同じ方法で未処理クレジット追跡ロジックによって追跡され、総未処理クレジットに向かってカウントされる。

【0033】

キュー０占有ロジック３０４及びキュー１占有ロジック３０６は、それぞれのコマンドキュー内の割り当てられていないエントリの数のカウントを維持する。いくつかの実施形態では、カウントは、コマンドキューサイズから各コマンドキューの占有されたエントリの現在の数を減算することによって生成される。他の実施形態では、占有されていないエントリは、コマンドキューから直接的に追跡されるか、又は、各コマンドキューにロードされるエントリ及び各コマンドキューから割り当て解除されるエントリの追跡に基づいて間接的に追跡される。

【0034】

要求モニタ３１２は、何れのキューが各要求を受信するかを含めて、それぞれのコマンドキューにアドレスデコーダ２２２によって割り当てられた着信要求を監視する。この情報は、新しい要求クレジットが発行される場合及び発行されるかどうかを判定する際に、クレジット発行ロジック３１０によって使用される。コマンドキューモニタ３１４は、両方のコマンドキューを監視して、いつ要求がコマンドキューから割り当て解除されるかを判定する。ＦＩＦＯキュー３１６は、図５に関して説明するように、特定の条件下でコマンドが各コマンドキューから割り当て解除された場合に発行される追加の要求クレジットを保持する。これらのクレジットは、以下で更に説明するように、クレジット発行ロジック３００が、これが許可されていると判定するとすぐに、ファブリックに解放される。クレジット発行ロジック３１０は、図４及び図５に関して以下で更に説明するように、未処理クレジットの数、各キューのキュー占有率、並びに、要求モニタ３１２及びコマンドキューモニタ３１４からの監視された情報を使用して、要求クレジットをいつ発行するかを決定する。いくつかのバージョンでは、クレジット制御機能は、メモリコントローラのアービタ（例えば、アービタ２３８、図２）内のロジック回路を監視することで具現化される。他のバージョンでは、プロセスは、前述のサブアービタ３０５及び最終アービタ３５０において使用されるものとは異なるアービトレーション方法を使用しながら、同様の機能を有するデジタルロジック又はコントローラによって実行されてもよい。

【0035】

図４は、いくつかの実施形態による、要求クレジットを管理するためのプロセスのフロー図４００である。図示されたプロセスは、デュアルチャネルメモリコントローラ、２つ以上のメモリチャネル若しくはサブチャネルに結合されたメモリコントローラ、又は、未処理の要求クレジットを追跡し、デュアルチャネルメモリコントローラのために２つ以上のコマンドキューを監視する別の好適なデジタル制御回路において具現化された図３のクレジット制御回路３００等のクレジット制御回路によって実行されるのに適している。プロセスは、概して、コマンドキュー０及びコマンドキュー１に関連付けられた両方のメモリチャネルに対するメモリアクセス要求に対する要求クレジットを管理するように機能する。要求クレジットは、関連付けられたアクセス要求を受信するために何れのコマンドキュー及びメモリチャネルが最終的に選択され得るかとは無関係に、データファブリックによって使用される。すなわち、メモリコントローラによって管理される２つのメモリチャネル又はサブチャネルの存在は、データファブリック及びデータファブリックにアクセスする様々なメモリエージェントに対して透過的である。

【0036】

ブロック４０２において２つのメモリチャネルが初期化されたことに応じて、ブロック４０４におけるプロセスは、初期要求クレジットをデータファブリックに発行し、初期要求クレジットは、着信読み取り又は書き込みコマンドのために有効化される。また、書き込みコマンドは、データバッファ２４６（図２）を管理するためにデータクレジットの使用を必要とする。データクレジットは、本明細書で説明する初期クレジット及び追加クレジットとは別に管理される。初期要求クレジットの数は、コマンドキュー２２０のサイズによって判定される。好ましくは、各コマンドキュー２２０内のエントリの半分を満たすのに十分な初期要求クレジットが解放され、単一のキュー内にコマンドを配置するために全てのクレジットが有効化された場合にオーバーフローしないことを保証する。２つのコマンドキューのサイズが等しい場合、解放されるクレジットの数は、通常、１つのコマンドキューのサイズである。２つのコマンドキューのサイズが等しくない場合、小さい方のコマンドキューのサイズを使用して初期クレジット数を判定し、最小のコマンドキューより大きくないクレジット量でクレジットプロセスが初期化されることを保証する。この時点で、データファブリックは、メモリコントローラ２１０に要求を送信するためにデータファブリックに接続された１つ以上のメモリアクセスエージェントによって使用され得る要求クレジットを所有する。

【0037】

ブロック４０６において、プロセスは、関連付けられた要求クレジットをそれぞれ有する読み取り及び書き込みメモリアクセス要求を受信し始める。受信されたアクセス要求ごとに、ブロック４０８において、クレジット制御回路は、例えば、未処理クレジット追跡ロジック３０２（図３）において、未処理の要求クレジットを有効化する。また、アクセス要求は、アドレスデコーダ２２２によって処理されて、関連付けられたアドレスが復号され、このアドレスに基づいて、メモリアクセス要求を受信するためのメモリチャネルのうち何れかが選択される。ブロック４１０において、要求は、アドレスデコーダ２２２の制御下で選択されたメモリチャネルのコマンドキューにロードすることによって、メモリチャネルに割り当てられる。クレジット制御回路３００は、ブロック４１０において各コマンドキューにロードされるアクセス要求を監視する。

【0038】

ブロック４１２において、プロセスは、１つ以上の追加の要求クレジットが既に発行されており、クレジット制御回路ＦＩＦＯキュー３１６（図３）において解放の保留中であるかどうかを判定する。追加の要求クレジットの解放は、図５に関して更に説明される。追加の要求クレジットが解放の保留中である場合、プロセスはブロック４２０に進み、現在の着信要求に対して要求クレジットは解放されない。そうでない場合、プロセスはブロック４１４に進み、両方のコマンドキューが最大占有率にあるかどうかを判定する。そうである場合、プロセスはブロック４２０に進む。そうでない場合、プロセスはブロック４１６に進み、そこでプロセスは、未処理の要求クレジットが最大値であるかどうかを判定する。最大値は構成可能であり、典型的には、両方のコマンドキューの最大占有率の合計に設定される。ブロック４１６において未処理の要求クレジットが最大値である場合、プロセスはブロック４２０に進む。そうでない場合、プロセスはブロック４１８に進む。

【0039】

ブロック４１８において、プロセスは、最大数の利用可能なエントリを有するコマンドキューに要求が割り当てられたかどうかを判定する。そうである場合、プロセスはブロック４２２に進み、要求クレジットをデータファブリックに発行させる。クレジット発行ロジック３１０（図３）又は他の好適なデジタルロジック若しくは制御回路は、要求クレジット発行を実行し、未処理のクレジットを更新する。ブロック４２２における要求クレジット発行は、コマンドキューのうち何れかからのコマンドの対応する割り当て解除なしに行われ、これは、２つのコマンドキューのより効率的な使用を可能にするので、図示されたプロセスにおいて有益である。ブロック４１８において、アクセス要求が、最も多い利用可能なエントリを有するコマンドキューに割り当てられていない場合、プロセスはブロック４２０に進み、この特定のアクセス要求が割り当てられていることに応じて、要求クレジットを発行しない。

【0040】

図示されたプロセスを使用すると、コマンドがあまり占有されていないコマンドキューに割り当てられる場合に「余分な」又は追加の要求クレジットが発行されることを可能にすることによって、各コマンドキューがより高い容量まで利用されるので、性能上の利点が達成される。図示されたプロセスを、図２に示したようなデュアルアービタメモリコントローラアーキテクチャと組み合わせて使用すると、図４及び図５に示したキュー容量チェックなしでより悲観的な手法を使用する場合よりも、アービタが選択するためにコマンドキュー内で利用可能な多数のコマンドで概して動作しながら、各メモリチャネルを別々に調停することができるので、更なる性能上の利点が達成される。

【0041】

フローチャート４００は、順番に発生するブロック４１０、４１２、４１４、４１６、及び４１８を示しているが、実際の実装形態では、これらの決定は、デジタルロジックによって行われ、様々な実施形態では、任意の好適な順番で、又は示された条件の一部若しくは全てを同時にチェックするロジック回路と並行して行われる。

【0042】

図５は、デュアルチャネルメモリコントローラにおいて要求クレジットを管理するための別のプロセスのフロー図５００である。この実施形態では、プロセスは、図４のプロセスとともにクレジット制御回路３００によって実行されて、要求クレジットがデュアルチャネルメモリコントローラ、又は、２つ以上のメモリチャネル若しくはサブチャネルのためのメモリコントローラに発行される２つの異なる方法が提供される。

【0043】

ブロック５０２において、プロセスは、メモリアクセス要求が２つのコマンドキューのうち何れかから割り当て解除されることに応じて開始する。ブロック５０４において、プロセスは、各コマンドキューにおいて利用可能なエントリの数を取得する。この情報は、クレジット制御回路、例えば、キュー０占有ロジック３０４及びキュー１占有ロジック３０６（図３）において維持されることが好ましい。いくつかの実施形態では、プロセスは、ブロック５０４においてコマンドキューに直接アクセスして、各コマンドキュー内の利用可能なエントリの数を取得又は計算することができる。関連する数は、ブロック５０２における割り当て解除された要求を考慮した後の数である。

【0044】

ブロック５０６において、プロセスは、未処理の要求クレジットの数が、２つのコマンドキューの利用可能なエントリの最小数よりも少ないかどうかをチェックし、そうである場合、ブロック５０８において追加の要求クレジットを発行する。この要求クレジットは、ＦＩＦＯキュー３１６（図３）にロードされ、できるだけ早くデータファブリックに解放されることが好ましい。未処理クレジット追跡ロジック３０２は、追加の要求クレジットがＦＩＦＯキュー３１６を出て、データファブリック上の受信側メモリエージェントによって受信されたことが確認された場合に、追加の要求クレジットを未処理としてカウントすることが好ましい。ブロック５０６において、未処理の要求クレジットの数が、２つのコマンドキューの利用可能なエントリの最小数よりも少なくない場合、プロセスはブロック５１０に進み、ブロック５０２においてメモリアクセス要求が割り当て解除されることに応じて、要求クレジットを発行しない。

【0045】

このクレジット発行プロセスは、２つのコマンドキューのより効率的な使用を可能にするという利点を有する一方で、未処理のクレジットの数が、最も占有されたキューの利用可能なエントリより高くならないことを保証する。データファブリック及びそれにアタッチされた要求側メモリエージェントは、好ましくは、特定の要求クレジットが初期クレジットであるか追加クレジットであるかに関する情報を有さず、クレジット追跡プロセスはデータファブリックに対して透過的になる。データファブリックは、デュアルチャネルメモリコントローラを、単一チャネルのスループット容量より高いスループット容量を有する単一コントローラであるかのように扱うことができる。２つのコマンドキュー及び２つのメモリチャネルの容量は、データファブリックに対して透過的な方法で組み合わされ、一方で、単一コマンドキューのための典型的なクレジット管理プロセスが使用された場合より積極的に要求クレジットが発行されることが可能になる。

【0046】

図２のデュアルチャネルメモリコントローラ２１０、又は、クレジット管理回路２２１及びアドレスデコーダ２２２等のその任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取られることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能格納媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックスデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0047】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。例えば、デュアルチャネルメモリコントローラが例として使用されているが、本明細書の技術は、データファブリック及びホストデータ処理システムに透過的な方法でそれらの容量を組み合わせるために、３つ以上のメモリチャネルに適用されてもよい。例えば、３つ又は４つのメモリチャネルは、各チャネルに対して個別のコマンドキュー及びメモリチャネル制御回路を提供する一方で、単一のインターフェースと、アドレスデコーダと、個々のメモリチャネルから独立した要求クレジットをデータファブリックに発行するクレジット制御回路と、を提供することによって、本明細書の技術を使用して制御され得る。更に、デュアルチャネルメモリコントローラ２１０の内部アーキテクチャは、異なる実施形態では変化し得る。デュアルチャネルメモリコントローラ２１０は、高帯域幅メモリ（ＨＢＭ）、ＲＡＭｂｕｓ ＤＲＡＭ（RAMbus DRAM、ＲＤＲＡＭ）等のような、ＤＤＲｘ以外の他のタイプのメモリとインターフェースすることができる。図示した実施形態は、個別のＤＩＭＭ又はＳＩＭＭに対応するメモリの各ランクを示したが、他の実施形態では、各モジュールは複数のランクをサポートすることができる。更に他の実施形態は、ホストマザーボードに取り付けられたＤＲＡＭ等のように、特定のモジュールに含まれていない他のタイプのＤＲＡＭモジュール又はＤＲＡＭを含むことができる。したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる、開示された実施形態の全ての変更を網羅することを意図している。

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】