特表 2024-512925 ３次元メモリデバイスおよびそれを形成するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-21

(54)【発明の名称】３次元メモリデバイスおよびそれを形成するための方法

(51)【国際特許分類】

   H10B 43/50 20230101AFI20240313BHJP

   H10B 43/27 20230101ALI20240313BHJP

   H10B 43/23 20230101ALI20240313BHJP

   H10B 41/50 20230101ALI20240313BHJP

   H01L 21/02 20060101ALI20240313BHJP

   H01L 27/00 20060101ALI20240313BHJP

   H10B 41/23 20230101ALI20240313BHJP

   H10B 41/27 20230101ALI20240313BHJP

   H01L 21/336 20060101ALI20240313BHJP

   H01L 21/3205 20060101ALI20240313BHJP

   H01L 21/768 20060101ALI20240313BHJP

   H01L 21/268 20060101ALI20240313BHJP

   H01L 21/306 20060101ALN20240313BHJP

【ＦＩ】

H10B43/50

H10B43/27

H10B43/23

H10B41/50

H01L27/12 B

H01L27/00 301C

H01L27/00 301B

H10B41/23

H10B41/27

H01L29/78 371

H01L21/88 T

H01L21/90 K

H01L21/268 F

H01L21/306 G

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023555818

(86)(22)【出願日】2021-08-31

(85)【翻訳文提出日】2023-09-12

(86)【国際出願番号】 CN2021115738

(87)【国際公開番号】W WO2023028851

(87)【国際公開日】2023-03-09

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＦＩＲＥＷＩＲＥ

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ミンカン・ジャン

【テーマコード（参考）】

5F033

5F043

5F083

5F101

【Ｆターム（参考）】

5F033HH04

5F033HH08

5F033HH11

5F033HH15

5F033HH19

5F033HH25

5F033JJ08

5F033JJ11

5F033JJ15

5F033JJ19

5F033JJ25

5F033KK19

5F033PP06

5F033PP14

5F033PP27

5F033PP28

5F033QQ11

5F033QQ19

5F033QQ48

5F033RR04

5F033RR06

5F033VV07

5F033VV16

5F033WW02

5F033WW03

5F043AA10

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5F043GG10

5F083EP17

5F083EP18

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5F083EP34

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5F083EP44

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5F083ER03

5F083ER22

5F083GA10

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5F083JA05

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5F083JA32

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5F083JA37

5F083JA38

5F083JA39

5F083KA01

5F083KA05

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5F083LA12

5F083LA16

5F083LA21

5F083MA15

5F083PR21

5F083PR22

5F083PR28

5F083PR33

5F101BA42

5F101BA44

5F101BA46

5F101BB02

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5F101BC01

5F101BC02

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5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

特定の態様において、３次元（３Ｄ）メモリデバイスは、第１の半導体構造体と、第１の半導体構造体と結合された第２の半導体とを含む。第１の半導体構造体は、ＮＡＮＤメモリストリングのアレイと、ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、半導体層と接触している絶縁層と、絶縁層の中の接触構造体とを含む。絶縁層は、接触構造体を半導体層から電気的に絶縁する。第２の半導体構造体は、トランジスタを含む。

【特許請求の範囲】

【請求項1】

第１の半導体構造体であって、
ＮＡＮＤメモリストリングのアレイと、
前記ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、
前記半導体層と接触している絶縁層と、
前記絶縁層の中の接触構造体であって、前記絶縁層は、前記接触構造体を前記半導体層から電気的に絶縁する、接触構造体と
を含む、第１の半導体構造と、
トランジスタを含む、前記第１の半導体構造体と結合された第２の半導体構造体と、
を含む、３次元（３Ｄ）メモリデバイス。

【請求項2】

前記第１の半導体構造体は、前記絶縁層を通る第２の接触構造体をさらに含み、
前記絶縁層は、横方向に前記半導体層と接触しており、前記接触構造体および前記第２の接触構造体を互いに絶縁しており、
前記絶縁層は、前記接触構造体および前記第２の接触構造体を前記半導体層から絶縁している、請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記半導体層は、前記第１の半導体構造体のコア領域にある第１の部分と、前記第１の半導体構造体の非アレイ領域にある第２の部分とを含み、
前記絶縁層は、前記第１の半導体構造体の前記非アレイ領域に位置付けされており、前記半導体層の前記第１の部分および前記第２の部分を互いに絶縁している、請求項１または２に記載の３Ｄメモリデバイス。

【請求項4】

前記半導体層は、前記第１の半導体構造体のコア領域に位置付けされており、
前記絶縁層は、前記第１の半導体構造体の階段領域に位置付けされている、請求項３に記載の３Ｄメモリデバイス。

【請求項5】

前記半導体層は、前記第１の半導体構造体のコア領域に位置付けされており、
前記絶縁層は、前記非アレイ領域において、前記第１の半導体構造体の階段領域の外側に位置付けされている、請求項３に記載の３Ｄメモリデバイス。

【請求項6】

前記絶縁層は、誘電材料を含む、請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。

【請求項7】

前記絶縁層は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む、請求項１から６のいずれか一項に記載の３Ｄメモリデバイス。

【請求項8】

前記絶縁層の面積は、複数の接触構造体が形成されている面積よりも大きく、前記非アレイ領域よりも小さいかまたはそれに等しい、請求項１から６のいずれか一項に記載の３Ｄメモリデバイス。

【請求項9】

前記半導体層および前記絶縁層は、１００ｎｍから６００ｎｍの範囲にある同じ厚さを有している、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。

【請求項10】

前記半導体層は、ドープされたポリシリコンを含む、請求項１から８のいずれか一項に記載の３Ｄメモリデバイス。

【請求項11】

前記半導体層の面積は、すべての前記ＮＡＮＤメモリストリングが形成されている面積よりも大きいかまたはそれに等しい、請求項１から９のいずれか一項に記載の３Ｄメモリデバイス。

【請求項12】

前記第１の半導体構造体は、パッドアウト相互接続層をさらに含み、
前記第２の半導体構造体は、基板をさらに含む、請求項１から１１のいずれか一項に記載の３Ｄメモリデバイス。

【請求項13】

コア領域および非アレイ領域を有する第１の半導体構造体であって、
前記コア領域のサブ領域にあるＮＡＮＤメモリストリングのアレイと、
前記ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、
前記非アレイ領域にある絶縁層と、
前記絶縁層の中の、および、前記非アレイ領域の別のサブ領域の中の複数の接触構造体であって、前記絶縁層は、前記接触構造体を前記半導体層から電気的に絶縁する、複数の接触構造体と
を含む、第１の半導体構造体と、
トランジスタを含む、前記第１の半導体層と結合された第２の半導体構造体と、
を含む、三次元（３Ｄ）メモリデバイス。

【請求項14】

前記絶縁層の面積は、他のサブ領域の面積に等しいかまたはそれよりも大きく、前記非アレイ領域の面積よりも小さいかまたはそれに等しく、
前記絶縁層は、前記接触構造体を互いに絶縁する、請求項１３に記載の３Ｄメモリデバイス。

【請求項15】

前記半導体層の面積は、前記サブ領域の面積に等しいかまたはそれよりも大きい、請求項１３または１４に記載の３Ｄメモリデバイス。

【請求項16】

前記絶縁層は、誘電材料を含む、請求項１３から１５のいずれか一項に記載の３Ｄメモリデバイス。

【請求項17】

前記絶縁層は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む、請求項１３から１６のいずれか一項に記載の３Ｄメモリデバイス。

【請求項18】

前記半導体層および前記絶縁層は、１００ｎｍから６００ｎｍの範囲にある同じ厚さを有している、請求項１３から１７のいずれか一項に記載の３Ｄメモリデバイス。

【請求項19】

前記半導体層は、ドープされたポリシリコンを含む、請求項１３から１８のいずれか一項に記載の３Ｄメモリデバイス。

【請求項20】

前記第１の半導体構造体は、パッドアウト相互接続層をさらに含み、
前記第２の半導体構造体は、基板をさらに含む、請求項１３から１９のいずれか一項に記載の３Ｄメモリデバイス。

【請求項21】

第１の半導体構造体および第２の半導体構造体を一緒に結合するステップであって、前記第１の半導体構造体は、コア領域および非アレイ領域を含む、ステップと、
前記第１の半導体構造体の前記コア領域および前記非アレイ領域の上に、ドープされたアモルファスシリコン層を堆積させるステップと、
前記非アレイ領域における前記ドープされたアモルファスシリコン層の第１の部分を除去し、第１の接触部分を露出させる開口部を形成するステップと、
前記コア領域における前記ドープされたアモルファスシリコン層の第２の部分を、ドープされたポリシリコン層に変換するステップと、
前記開口部の中に絶縁層を形成するステップと、
前記絶縁層の中に第２の接触部分を形成するステップであって、前記第２の接触部分は、前記第１の接触部分と接触している、ステップと、
を含む、３次元（３Ｄ）メモリデバイスを形成するための方法。

【請求項22】

前記ドープされたアモルファスシリコン層の前記第２の部分の変換の前に、前記ドープされたアモルファスシリコン層の前記第１の部分を、ドープされたポリシリコン部分に変換するステップをさらに含み、前記ドープされたアモルファスシリコン層の前記第１の部分を除去するステップは、
前記ドープされたポリシリコン部分を前記ドープされたアモルファスシリコン層から選択的に除去するステップを含む、請求項２１に記載の方法。

【請求項23】

前記ドープされたアモルファスシリコン層の前記第１の部分を変換するステップは、前記ドープされたアモルファスシリコン層の前記第１の部分に対して局所的な熱処理を実施するステップを含む、請求項２１に記載の方法。

【請求項24】

前記ドープされたアモルファスシリコン層の前記第２の部分を変換するステップは、前記ドープされたアモルファスシリコン層の前記第２の部分に対して別の局所的な処理を実施するステップを含む、請求項２１から２３のいずれか一項に記載の方法。

【請求項25】

前記局所的な熱処理および他の局所的な熱処理は、それぞれのレーザーアニールプロセスをそれぞれ含む、請求項２３に記載の方法。

【請求項26】

前記それぞれのレーザーアニールプロセスは、摂氏１３００度から摂氏１７００度の範囲にあるアニール温度を有しており、１００ｎｓから３００ｎｓのパルス時間をそれぞれ有する複数のレーザーパルスを含む、請求項２５に記載の方法。

【請求項27】

前記ドープされたポリシリコン部分を選択的にエッチングするためのエッチング液は、アンモニアを含む、請求項２２または２３に記載の方法。

【請求項28】

前記ドープされたアモルファスシリコン層を堆積させるステップは、低温堆積プロセスおよびインサイチュドーピングプロセスを含む、請求項２１から２７のいずれか一項に記載の方法。

【請求項29】

前記ドープされたアモルファスシリコン層は、リンまたはヒ素のうちの少なくとも１つを含むＮ型ドーパントでドープされている、請求項２８に記載の方法。

【請求項30】

前記絶縁層は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、または、それらの組み合わせによって形成される、請求項２１から２９のいずれか一項に記載の方法。

【請求項31】

前記第１の半導体構造体を形成するステップは、
基板の上方にＮＡＮＤストリングのアレイおよび前記第１の接触部分を形成するステップと、
前記ＮＡＮＤストリングのソース端部を露出させるために前記基板を薄くするステップと
を含む、請求項２１から３０のいずれか一項に記載の方法。

【請求項32】

前記ドープされたアモルファスシリコン層は、前記ＮＡＮＤストリングの前記ソース端部と接触した状態になるように堆積される、請求項３１に記載の方法。

【請求項33】

前記開口部を充填するように、および、前記ドープされたポリシリコン層の上に、絶縁材料を堆積させ、前記開口部の中に前記絶縁層を形成し、前記絶縁層の上に第２の絶縁層を形成するステップをさらに含み、前記第２の絶縁層は、前記コア領域および前記非アレイ領域にある、請求項２１から３２のいずれか一項に記載の方法。

【請求項34】

前記第１の接触部分を露出させるために、前記絶縁層および前記第２の絶縁層の中に第２の開口部を形成するステップと、
前記ドープされたポリシリコン層を露出させるために、前記第２の絶縁層の中に第３の開口部を形成するステップと、
前記第２の開口部の中に前記第２の接触部分、および、前記第３の開口部の中に第３の接触部分を形成するステップであって、前記第３の接触部分は、前記ドープされたポリシリコン層と接触している、ステップと、
をさらに含む、請求項３３に記載の方法。

【請求項35】

前記第２の開口部および前記第３の開口部は、同じパターニングプロセスで形成される、請求項３４に記載の方法。

【請求項36】

前記第２の絶縁層の上に、前記第２の接触部分に導電的に接続されている第１の接触層、および、前記第３の接触部分に導電的に接続されている第２の接触層を形成するステップであって、前記第１の接触層および前記第２の接触層は、互いに絶縁されている、ステップと、
前記第１および第２の接触層の上にパッドアウト相互接続層を形成するステップであって、前記パッドアウト相互接続層は、前記第１および第２の接触層に導電的に接続されているそれぞれの接触構造体を含む、ステップと
をさらに含む、請求項３４または３５に記載の方法。

【請求項37】

前記第２の半導体構造体を形成するステップは、それぞれの基板の上に周辺回路を形成するステップを含み、前記周辺回路は、複数のトランジスタを含む、請求項２１から３６のいずれか一項に記載の方法。

【請求項38】

前記開口部のアスペクト比は、１／３よりも小さいかまたはそれに等しい、請求項２１から３７のいずれか一項に記載の方法。

【請求項39】

データを記憶するように構成されているメモリデバイスであって、
前記メモリデバイスは、
第１の半導体構造体であって、
ＮＡＮＤメモリストリングのアレイと、
前記ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、
前記半導体層と接触している絶縁層と、
前記絶縁層の中の接触構造体であって、前記絶縁層は、前記接触構造体を前記半導体層から電気的に絶縁する、接触構造体と、を含む、第１の半導体構造体と、
周辺回路を含む、前記第１の半導体構造体と結合された第２の半導体構造体と、
メモリコントローラであって、前記メモリデバイスに連結されており、前記周辺回路を通して前記ＮＡＮＤメモリストリングのアレイを制御するように構成されている、メモリコントローラと、
を含むメモリデバイス、
を含む、システム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、メモリデバイスおよびその製作方法に関する。

【背景技術】

【0002】

平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズにスケーリングされる。しかし、メモリセルのフィーチャサイズが下限に接近するとき、平面的なプロセスおよび製作技法は、困難になり、コストがかかるようになる。結果として、平面的なメモリセルのためのメモリ密度は、上限に接近する。

【0003】

３次元（３Ｄ）メモリアーキテクチャは、平面的なメモリセルにおける密度制限に対処することが可能である。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイの動作を促進させるための周辺回路とを含む。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示の１つの態様では、３Ｄメモリデバイスは、第１の半導体構造体と、第１の半導体構造体と結合された第２の半導体とを含む。第１の半導体構造体は、ＮＡＮＤメモリストリングのアレイと、ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、半導体層と接触している絶縁層と、絶縁層の中の接触構造体とを含む。絶縁層は、接触構造体を半導体層から電気的に絶縁する。第２の半導体構造体は、トランジスタを含む。

【0005】

本開示の別の態様では、コア領域および非アレイ領域を有する第１の半導体構造体を含む３Ｄメモリデバイスである。第１の半導体構造体は、コア領域のサブ領域にあるＮＡＮＤメモリストリングのアレイと、ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、非アレイ領域にある絶縁層と、絶縁層の中の、および、非アレイ領域の別のサブ領域の中の複数の接触構造体とを含む。絶縁層は、接触構造体を半導体層から電気的に絶縁する。また、３Ｄメモリデバイスは、第１の半導体層と結合された第２の半導体構造体を含む。第２の半導体構造体は、トランジスタを含む。

【0006】

本開示の別の態様では、３Ｄメモリデバイスを形成するための方法である。方法は、第１の半導体構造体および第２の半導体構造体を一緒に結合するステップを含み、第１の半導体構造体は、コア領域および非アレイ領域を有している。また、方法は、第１の半導体構造体のコア領域および非アレイ領域の上に、ドープされたアモルファスシリコン層を堆積させるステップと、非アレイ領域におけるドープされたアモルファスシリコン層の第１の部分を除去し、第１の接触部分を露出させる開口部を形成するステップと、コア領域におけるドープされたアモルファスシリコン層の第２の部分を、ドープされたポリシリコン層に変換するステップと、開口部の中に絶縁層を形成するステップと、絶縁層の中に第２の接触部分を形成するステップとを含む。第２の接触部分は、第１の接触部分と接触している。

【0007】

本開示の別の態様は、システムを提供する。システムは、データを記憶するように構成されているメモリデバイスを含む。メモリデバイスは、第１の半導体構造体を含み、第１の半導体構造体は、ＮＡＮＤメモリストリングのアレイと、ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、半導体層と接触している絶縁層と、絶縁層の中の接触構造体であって、絶縁層は、接触構造体を半導体層から電気的に絶縁する、接触構造体とを有しており、また、メモリデバイスは、第１の半導体構造体と結合された第２の半導体構造体を含む。第２の半導体構造体は、周辺回路を含む。また、システムは、メモリコントローラを含み、メモリコントローラは、メモリデバイスに連結されており、周辺回路を通してＮＡＮＤメモリストリングのアレイを制御するように構成されている。

【0008】

添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の態様を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。

【図面の簡単な説明】

【0009】

【図1A】本開示のいくつかの態様による、３Ｄメモリデバイスの断面の概略図である。

【図1B】本開示のいくつかの態様による、３Ｄメモリデバイスの概観を図示する図である。

【図1C】図１Ａおよび図１Ｂの３Ｄメモリデバイスの例の側面図である。

【図2】本開示のいくつかの態様による、図１Ａおよび図１Ｂの３Ｄメモリデバイスの例の側面図である。

【図3A】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3B】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3C】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3D】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3E】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3F】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3G】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3H】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3I】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3J】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3K】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3L】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3M】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図3N】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスを図示する図である。

【図4A】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスの一部の例を図示する図である。

【図4B】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための製作プロセスの一部の例を図示する図である。

【図5】本開示のいくつかの態様による、図２の３Ｄメモリデバイスを形成するための方法のフローチャートを図示する図である。

【図6】本開示のいくつかの態様による、メモリデバイスを有する例示的なシステムのブロック図である。

【図7A】本開示のいくつかの態様による、メモリデバイスを有する例示的なメモリカードのダイアグラムである。

【図7B】本開示のいくつかの態様による、メモリデバイスを有する例示的なソリッドステートドライブ（ＳＳＤ）のダイアグラムである。

【発明を実施するための形態】

【0010】

本開示が、添付の図面を参照して説明されることとなる。

【0011】

特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。そうであるので、本開示の範囲から逸脱することなく、他の構成および配置も使用されることが可能である。また、本開示は、さまざまな他の用途において用いられることも可能である。本開示に説明されているような機能的な特徴および構造的な特徴は、互いにおよび図面に具体的に示されていない方式で組み合わせられ、調節され、および修正されることが可能であり、これらの組み合わせ、調節、および修正が、本開示の範囲内にあるようになっている。

【0012】

一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解されることが可能である。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用されことが可能であるか、または、複数形の意味で、特徴、構造体、または特質の組み合わせを説明するために使用されることが可能である。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解されることが可能である。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解されることが可能であり、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。

【0013】

本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。

【0014】

さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別の要素または特徴に対する１つの要素または特徴の関係を説明するために本明細書で使用されることが可能である。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向されることが可能であり（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈されることが可能である。

【0015】

本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向の平面の任意の対の間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、１つまたは複数の導体および接触層（相互接続ラインおよび／または垂直方向の相互接続アクセス（ビア）接触部が、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。

【0016】

３Ｄメモリデバイスにおいて、メモリデバイスの周辺回路およびメモリセルアレイは、垂直方向において異なる平面（レベル、階層）内に配設されており、すなわち、互いに重ねてスタックされており、周辺回路の平面的なチップサイズ、および、メモリデバイスの合計チップサイズを低減させる。３Ｄメモリデバイスにおいて、メモリセルは、ＮＡＮＤメモリストリングおよびワードラインの交差によって形成されている。ＮＡＮＤメモリストリングは、メモリスタック（たとえば、導電性層／誘電体層の対）の中に垂直方向に延在して形成されており、ＮＡＮＤメモリストリングのソース端部は、ＮＡＮＤメモリストリングにソース電圧を印加するためのソース接触部の一部として機能する半導体層と接触している。メモリスタックおよび周辺回路は、多くの場合、３Ｄ ＮＡＮＤフラッシュメモリデバイスにおけるボンディングを通して一緒に一体化されている。

【0017】

３Ｄメモリデバイスの中に（たとえば、メモリセルアレイと周辺回路との間に）および／または３Ｄメモリデバイスを越えて（たとえば、３Ｄ ＮＡＮＤフラッシュメモリデバイスと外部回路との間に）電気的接続を形成するために、シリコン貫通接触部（ＴＳＣ： ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎ ｃｏｎｔａｃｔ）が形成されることが多い。半導体層からＴＳＣを絶縁するために、ＮＡＮＤメモリストリングと接触している半導体層の部分は、ＴＳＣがそれを通って延在している半導体層の部分から切り離されていることが多い。絶縁部分が、絶縁のために半導体層の２つの部分の間に形成されている。一方では、それぞれの絶縁スペーサが、半導体層の中に形成されており、ＴＳＣがそれぞれの絶縁スペーサによって半導体層からそれぞれ絶縁されるようになっている。絶縁スペーサおよび絶縁部分は、開口部を形成するために半導体層をパターニングすることによって、および、誘電材料によって開口部を充填することによって形成されることが多い。これらの開口部の小さな臨界寸法に起因して、誘電材料の堆積は、原子層堆積（ＡＬＤ）を含むことが多い。この製作プロセスは、フォトリソグラフィ、エッチング、および堆積の多額の出費に起因してコストがかかる可能性がある。一方では、開口部の小さな臨界寸法は、開口部を形成するためのエッチングプロセスが望ましくないほど複雑になることを引き起こし、開口部とＴＳＣとの間の正確な位置合わせが困難になることを引き起こす可能性がある。

【0018】

上述の問題のうちの１つまたは複数に対処するために、本開示は、３Ｄメモリデバイスの構造体および製作方法を提供し、そこでは、ＴＳＣおよび半導体層を絶縁する絶縁層を形成するための開口部の臨界寸法が増加され、開口部を形成するためのエッチングプロセスが困難にならない。半導体層の異なる部分を絶縁する際のコストおよび困難性が、低減される可能性がある。３Ｄメモリデバイス（コア領域および非アレイ領域を有する）は、コア領域において複数のＮＡＮＤメモリストリングを含み、非アレイ領域において１つまたは複数のＴＳＣを含む。半導体層は、コア領域におけるＮＡＮＤストリングのソース端部と接触している。本開示によれば、それぞれのＴＳＣを半導体層から絶縁するためにそれぞれの絶縁スペーサを形成する代わりに、単一の絶縁層が、複数のＴＳＣを半導体層から絶縁するために形成されることが可能である。絶縁層の横方向の幅は、任意の（たとえば、すべての）ＴＳＣを半導体層から絶縁するのに十分に大きい。絶縁層は、絶縁が必要とされる、および、ＮＡＮＤメモリストリングのソース端部から離れている、任意の適切な場所に形成されることが可能である。たとえば、絶縁層は、非アレイ領域に形成されることが可能である。絶縁層は、横方向に半導体層と接触しており、半導体層と同じ厚さを有している。いくつかの実装形態において、絶縁層は、酸化ケイ素、窒化ケイ素、および酸窒化ケイ素のうちの１つまたは複数などのような、誘電材料を含む。

【0019】

フォトリソグラフィプロセスおよびエッチングプロセスを含む既存のパターニング技法とは異なり、本開示の開口部（その中に絶縁層が形成される）の形成は、局所的な熱処理（たとえば、レーザーアニールプロセス）および選択的エッチングプロセスを含む。ドープされたアモルファスシリコン層が、ＮＡＮＤメモリストリングのソース端部と接触した状態になるように最初に堆積され、ドープされたアモルファスシリコン層の一部分が、局所的な熱処理を受け、ドープされたポリシリコン部分に変換される。ドープされたアモルファスシリコン層の処理された部分の面積は、絶縁されることとなる任意のＴＳＣをカバーすることが可能であり、ＮＡＮＤメモリストリングのソース端部との重なりを有さない。いくつかの実装形態において、レーザーアニールプロセスが、変換のために実施される。ドープされたポリシリコン部分は、選択的にエッチングされて除去され、未処理のドープされたアモルファスシリコン層の中に開口部を形成する。ドープされたアモルファスシリコン部分は、ドープされたポリシリコン層にさらに変換され、絶縁材料が、開口部の中へ堆積される。絶縁層は、ＴＳＣが絶縁層を通って延在することができるように、さらにパターニングされることが可能である。

【0020】

本開示の製作プロセスにおいて、絶縁層がその中に形成される開口部の形成のために、フォトリソグラフィは必要とされない。その代わりに、ドープされたアモルファスシリコン層のパターニングは、レーザーアニールプロセスおよび選択的エッチングプロセスを含む。ドープされたポリシリコン部分／絶縁層の臨界寸法は、望ましくは大きくなっており、ドープされたアモルファスシリコン層の所望の面積のアニーリングのために、レーザービームが正確に制御されることが可能であるようになっている。既存のパターニング技法と比較して、パターニングの困難性およびコストが低減されることが可能である。また、絶縁層のより大きな臨界寸法は、絶縁層を形成するために他の堆積方法（たとえば、化学蒸着（ＣＶＤ）および／または物理蒸着（ＰＶＤ）など）が使用されることを可能にし、製作コストをさらに低減させる。また、絶縁層の面積の増加は、３Ｄメモリデバイスの寄生容量を低減させることも可能である。

【0021】

図１Ａは、本開示のいくつかの態様による、３Ｄメモリデバイス１００の断面の概略図を図示している。図１Ｂは、本開示のいくつかの態様による、３Ｄメモリデバイス１００の概観を図示する図である。３Ｄメモリデバイス１００は、結合されたチップの例を表している。いくつかの実装形態において、３Ｄメモリデバイス１００のコンポーネントのうちの少なくともいくつか（たとえば、メモリセルアレイおよび周辺回路）は、異なる基板の上に並列に別個に形成され、次いで、結合されたチップを形成するように接合される（本明細書で「並列プロセス」と称されるプロセス）。

【0022】

ｘ軸、ｙ軸、およびｚ軸は、半導体デバイスのコンポーネントの空間的関係をさらに図示するために、本開示の図に追加されているということが留意される。半導体デバイス（たとえば、３Ｄメモリデバイス１００）の基板は、ｘ方向およびｙ方向（横方向または幅方向）において横方向に延在する２つの横方向の表面（たとえば、上部表面および底部表面）を含む。ｘ方向は、３Ｄメモリデバイス１００のワードライン方向であり、ｙ方向は、３Ｄメモリデバイス１００のビットライン方向であり、ｚ方向は、ｘ－ｙ平面に対して垂直である。いくつかの実装形態において、ｚ方向は、ＮＡＮＤメモリストリングが垂直方向に延在するＮＡＮＤ方向である。本明細書で使用されているように、１つのコンポーネント（たとえば、層またはデバイス）が半導体デバイスの別のコンポーネント（たとえば、層またはデバイス）の「上に」、「上方に」、または「下方に」あるかどうかは、基板がｚ方向に半導体デバイスの最も低い平面の中に位置決めされているときには、半導体デバイスの基板に対してｚ方向（垂直方向または厚さ方向）に決定される。空間的関係を説明するための同じ概念が、本開示の全体を通して適用される。

【0023】

３Ｄメモリデバイス１００は、メモリセルのアレイ（本明細書では「メモリセルアレイ」とも称される）を含む第１の半導体構造体１０２を含むことが可能である。いくつかの実装形態において、メモリセルアレイは、ＮＡＮＤフラッシュメモリセルのアレイを含む。説明を容易にするために、ＮＡＮＤフラッシュメモリセルアレイは、本開示におけるメモリセルアレイを説明するための例として使用されることが可能である。しかし、メモリセルアレイは、ＮＡＮＤフラッシュメモリセルアレイに限定されず、任意の他の適切なタイプのメモリセルアレイ（たとえば、いくつか例を挙げると、ＮＯＲフラッシュメモリセルアレイ、相変化メモリ（ＰＣＭ）セルアレイ、抵抗メモリセルアレイ、磁気メモリセルアレイ、スピントランスファートルク（ＳＴＴ）メモリセルアレイなど）を含むことが可能であるということが理解される。

【0024】

第１の半導体構造体１０２は、メモリセルが３Ｄ ＮＡＮＤメモリストリングのアレイおよび／または２次元（２Ｄ）ＮＡＮＤメモリセルのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスであることが可能である。ＮＡＮＤメモリセルは、ページまたはフィンガーに編成されることが可能であり、次いで、それらは、ブロックに編成され、ブロックにおいて、それぞれのＮＡＮＤメモリセルは、ビットライン（ＢＬ）と呼ばれる別個のラインに連結されている。ＮＡＮＤメモリセルの中の同じ垂直方向の位置を有するすべてのセルは、ワードライン（ＷＬ）によって制御ゲートを通して連結されることが可能である。いくつかの実装形態において、メモリ平面は、同じビットラインを通して連結されている特定の数のブロックを含有している。第１の半導体構造体１０２は、１つまたは複数のメモリ平面を含むことが可能であり、すべての読み出し／プログラム（書き込み）／消去動作を実施するために必要とされる周辺回路は、第２の半導体構造体１０４の中に含まれることが可能である。

【0025】

いくつかの実装形態において、ＮＡＮＤメモリセルのアレイは、２Ｄ ＮＡＮＤメモリセルのアレイであり、そのそれぞれは、フローティングゲートトランジスタを含む。いくつかの実装形態によれば、２Ｄ ＮＡＮＤメモリセルのアレイは、複数の２Ｄ ＮＡＮＤメモリストリングを含み、そのそれぞれは、直列に接続されている（ＮＡＮＤゲートに似ている）複数のメモリセルおよび２つの選択トランジスタを含む。いくつかの実装形態によれば、それぞれの２Ｄ ＮＡＮＤメモリストリングは、基板の上の同じ平面（すなわち、本明細書では、本開示における「メモリ平面」という用語とは異なる、平坦な２次元（２Ｄ）表面を指す）内に配置されている。いくつかの実装形態において、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングのアレイであり、そのそれぞれは、スタック構造体（たとえば、メモリスタック）を通って半導体層の上方に（３Ｄで）垂直方向に延在している。３Ｄ ＮＡＮＤ技術（たとえば、メモリスタックの中の層／階層の数）に応じて、３Ｄ ＮＡＮＤメモリストリングは、典型的に、特定の数のＮＡＮＤメモリセルを含み、そのそれぞれは、フローティングゲートトランジスタまたはチャージトラップトランジスタを含む。

【0026】

図１Ａに示されているように、３Ｄメモリデバイス１００は、第１の半導体構造体１０２の中のメモリセルアレイの周辺回路を有する第２の半導体構造体１０４も含むことが可能である。周辺回路（制御回路およびセンシング回路としても知られる）は、メモリセルアレイの動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号回路を含むことが可能である。たとえば、周辺回路は、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ（たとえば、ワードラインドライバ）、Ｉ／Ｏ回路、チャージポンプ、電圧供給源または発生器、電流または電圧リファレンス、上述の機能的な回路の任意の部分（たとえば、サブ回路）、または、回路の任意のアクティブまたはパッシブコンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシター）のうちの１つまたは複数を含むことが可能である。第２の半導体構造体１０４における周辺回路は、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用することが可能であり、たとえば、それは、任意の適切な技術ノードにおける論理プロセスによって実装されることが可能である。

【0027】

図１Ａに示されているように、第１および第２の半導体構造体１０２および１０４は、いくつかの実装形態によれば、異なる平面において互いに重ねてスタックされている。結果として、第１の半導体構造体１０２の中のメモリセルアレイ、および、第２の半導体構造体１０４の中の周辺回路は、異なる平面において互いに重ねてスタックされ、すべての周辺回路が同じ平面内に配設されているメモリデバイスと比較して、３Ｄメモリデバイス１００の平面的なサイズを低減させることが可能である。図１Ａに示されているように、いくつかの実装形態において、第１の半導体構造体１０２は、第２の半導体構造体１０４の上方にあり、パッドアウト目的のためのパッドアウト相互接続層を含む。ＴＳＶは、第１の半導体構造体１０２の中に延在して形成されることが可能であり、メモリデバイス１００の中のコンポーネント（たとえば、周辺回路および／またはメモリセルアレイ）と任意の外部回路との間の電気的接続を提供する。

【0028】

図１Ａに示されているように、３Ｄメモリデバイス１００は、垂直方向に第１の半導体構造体１０２と第２の半導体構造体１０４との間にボンディングインターフェース１０６をさらに含む。ボンディングインターフェース１０６は、下記に詳細に説明されているような任意の適切なボンディング技術（たとえば、いくつか例を挙げると、ハイブリッドボンディング、陽極ボンディング、融着ボンディング、トランスファーボンディング、接着剤ボンディング、共晶ボンディングなど）によって形成された２つの半導体構造体の間のインターフェースであることが可能である。第１の半導体構造体１０２の中のメモリセルアレイと第２の半導体構造体１０４の中の周辺回路との間のデータ転送は、ボンディングインターフェース１０６を横切る相互接続部（たとえば、ボンディング接触部）を通して実施されることが可能である。図１Ａに示されているように、いくつかの実装形態において、ｚ方向において、メモリセルアレイは、ボンディングインターフェース１０６の上方にあり、周辺回路は、ボンディングインターフェース１０６の下方にある。

【0029】

下記に詳細に説明されているように、第１および第２の半導体構造体１０２および１０４のうちのいくつかは、並列プロセスによって別個に（および、いくつかの実装形態では並列に）製作されることが可能であり、第１および第２の半導体構造体１０２および１０４のうちの１つを製作するサーマルバジェットが、第１および第２の半導体構造体１０２および１０４のうちの別の１つを製作するプロセスを制限しないようになっている。そのうえ、多数の相互接続部（たとえば、ボンディング接触部および／または層間ビア（ＩＬＶ： ｉｎｔｅｒ－ｌａｙｅｒ ｖｉａ）／基板貫通ビア（ＴＳＶ： ｔｈｒｏｕｇｈ ｓｕｂｓｔｒａｔｅ ｖｉａ））が、ボンディングインターフェース１０６を横切って形成され、隣接する半導体構造体１０２と半導体構造体１０４との間に直接的で短距離（たとえば、ミクロンレベルまたはサブミクロンレベル）の電気的接続を作製することが可能である。

【0030】

図１Ｂは、本開示のいくつかの態様による、メモリデバイス１００の概観を図示している。具体的には、図１Ｂは、ｘ－ｙ平面において、第１の半導体構造体１０２の中のコア領域１０８および非アレイ領域１１０を示している。いくつかの実装形態において、メモリセルアレイは、コア領域１０８に形成されており、ＴＳＣは、非アレイ領域１１０に形成されている。いくつかの実装形態において、非アレイ領域１１０は、コア領域１０８の外周部に位置付けされているか、または、コア領域１０８を取り囲んでいる。たとえば、非アレイ領域１１０は、メモリセルアレイから離れた領域（たとえば、階段領域）であることが可能である。さまざまな実装形態において、他の領域は、非アレイ領域１１０に含まれてもよいが、階段領域の一部ではない。いくつかの実装形態において、ｘ－ｙ平面において、非アレイ領域１１０およびコア領域１０８は、互いに重なり合わない。

【0031】

図１Ｃは、３Ｄメモリデバイス１０３の一部の側面図を図示しており、それは、メモリデバイス１００の例である。３Ｄメモリデバイスは、第１の半導体構造体１０５および第２の半導体構造体１０７を含み、それらは、ボンディングインターフェース１０９において互いに結合されている。第１の半導体構造体１０５は、第１の半導体構造体１０２の例であり、第２の半導体構造体１０７は、第２の半導体構造体１０４の例である。第１の半導体構造体１０５は、複数のＮＡＮＤメモリストリング１１７、複数のＴＳＣ１１５、半導体層１１１、および複数のパッドアウト相互接続部１１９を含む。ＮＡＮＤメモリストリング１１７のソース端部（コア領域１０８に位置付けされている）は、半導体層の第１の部分１１１－１と接触している。半導体層の第２の部分１１１－２は、絶縁部分１１３（それは、酸化ケイ素などのような誘電材料を含む）によって半導体層の第１の部分１１１－１から絶縁されている／切り離されている。ＴＳＣ１１５は、非アレイ領域１１０に位置付けされ、半導体層の第２の部分１１１－２を通って延在することが可能である。パッドアウト相互接続部１１９は、パッドアウト目的のために３Ｄメモリデバイス１０３の中のコンポーネントに導電的に接続されることが可能である。それぞれのＴＳＣ１１５は、半導体層の第２の部分１１１－２の中のそれぞれの絶縁スペーサ１２１の中にある（たとえば、それを通っている）。絶縁スペーサ１２１は、絶縁部分１１３と同じ材料（たとえば、酸化ケイ素）を含む。

【0032】

絶縁部分１１３および絶縁スペーサ１２１は、それぞれの開口部を形成するために半導体層１１１をパターニングすることによって、および、開口部を誘電材料によって充填することによって形成される。パターニングプロセスは、多くの場合、フォトリソグラフィプロセスを含み、エッチングプロセスがそれに続く。絶縁スペーサ１２１を形成するための開口部は、たとえば、ＴＳＣ１１５と正確に位置合わせされている。絶縁部分１１３および絶縁スペーサ１２１の小さな臨界寸法に起因して、誘電材料は、多くの場合、ＡＬＤを使用して堆積される。したがって、３Ｄメモリデバイス１０３を形成するための製作プロセスは、困難でコストがかかる可能性がある。

【0033】

図２は、本開示のいくつかの態様による、ｘ－ｚ平面における例示的な３Ｄメモリデバイス２００の一部の側面図を図示している。３Ｄメモリデバイス２００は、メモリデバイス１００の例であることが可能であり、いくつかの実装形態によれば、垂直方向（たとえば、ｚ方向）において異なる平面内にスタックされた第１の半導体構造体２０３および第２の半導体構造体２０７を含む、結合されたチップである。第１および第２の半導体構造体２０３および２０７は、いくつかの実装形態によれば、それらの間のボンディングインターフェース２０９において結合されている。図２、図３Ａ～図３Ｎ、図４Ａ、および図４Ｂに示されているコンポーネントは、相対的な位置を示すためのものであり、３Ｄメモリデバイス２００の中の実際の電気的接続を示すものではないということが留意されるべきである。

【0034】

図２に示されているように、第１および第２の半導体構造体２０３および２０７は、ボンディングインターフェース２０９において向かい合った様式で互いに結合されることが可能である。第２の半導体構造体２０７は、基板２０２と、基板２０２の上方において基板２０２に接触しているデバイス層２０４とを含むことが可能である。基板２０２は、シリコン（たとえば、単結晶シリコン、ｃ－シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、ゲルマニウムオンインシュレーター（ＧＯＩ）、または、任意の他の適切な半導体材料を含むことが可能である。いくつかの実装形態において、要素２０２は、半導体層を表しており、それは、基板を薄くすることによって形成されることが可能である。いくつかの実装形態において、基板２０２は、単結晶シリコンを含む。いくつかの実装形態において、デバイス層２０４は、周辺回路（詳細は図に示されていない）を含む。周辺回路は、高電圧（ＨＶ）回路（たとえば、駆動回路など）、および、低電圧（ＬＶ）回路（たとえば、ページバッファ回路および論理回路など）を含むことが可能である。いくつかの実装形態において、周辺回路は、基板２０２（または、適用可能な場合には、半導体層２０２）と接触している複数のトランジスタを含む。トランジスタは、本明細書で開示されている任意のトランジスタ（たとえば、平面的なトランジスタおよび３Ｄトランジスタなど）を含むことが可能である。

【0035】

いくつかの実装形態において、第２の半導体構造体２０７は、デバイス層２０４の中の周辺回路へおよび周辺回路から電気信号を転送するために、デバイス層２０４の上方に相互接続層２０５をさらに含む。図２に示されているように、相互接続層２０５は、垂直方向においてボンディングインターフェース２０９とデバイス層２０４（周辺回路のトランジスタを含む）との間にあることが可能である。相互接続層２０５は、複数の相互接続部（横方向のラインおよびビアを含む）を含むことが可能である。本明細書で使用されているように、「相互接続部」という用語は、ミドルエンドオブライン（ＭＥＯＬ： ｍｉｄｄｌｅ－ｅｎｄ－ｏｆ－ｌｉｎｅ）相互接続部およびバックエンドオブライン（ＢＥＯＬ： ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ）相互接続部などのような、任意の適切なタイプの相互接続部を広く含むことが可能である。相互接続部は、デバイス層２０４の中の周辺回路のトランジスタに連結されることが可能である。相互接続層２０５は、１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことが可能であり、横方向のラインおよびビアが、１つまたは複数の層間誘電体（ＩＬＤ）層の中に形成することが可能である。すなわち、相互接続層２０５は、複数のＩＬＤ層の中に横方向のラインおよびビアを含むことが可能である。いくつかの実装形態において、デバイス層２０４の中のデバイスは、相互接続層２０５の中の相互接続部を通して互いに連結されている。相互接続層２０５の中の相互接続部は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組み合わせを含む、導電性材料を含むことが可能である。相互接続層２０５の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（低ｋ）誘電体、または、それらの任意の組み合わせを含む、誘電材料を含むことが可能である。いくつかの実装形態において、相互接続層２０５の中の相互接続部は、Ｗを含み、Ｗは、導電性金属材料のなかでも比較的高いサーマルバジェット（高温プロセスに適合する）および良好な品質（検出物（たとえば、ボイド）がより少ない）を有している。

【0036】

図２に示されているように、第２の半導体構造体２０７は、ボンディングインターフェース２０９において、および、相互接続層２０５の上方において相互接続層２０５と接触している、ボンディング層２０６をさらに含むことが可能である。ボンディング層２０６は、複数のボンディング接触部２３３と、ボンディング接触部２３３を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部２３３は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組み合わせを含む、導電性材料を含むことが可能である。いくつかの実装形態において、ボンディング層２０６のボンディング接触部２３３は、Ｃｕを含む。ボンディング層２０６の残りの面積は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組み合わせを含む、誘電体によって形成されることが可能である。ボンディング層２０６の中のボンディング接触部２３３および周囲の誘電体は、ハイブリッドボンディング（「金属／誘電体ハイブリッドボンディング」としても知られる）のために使用されることが可能であり、ハイブリッドボンディングは、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であり、金属－金属（たとえば、Ｃｕ－ｔｏ－Ｃｕ）ボンディングおよび誘電体－誘電体（たとえば、ＳｉＯ_２－ｔｏ－ＳｉＯ_２）ボンディングを同時に取得することが可能である。たとえば、ボンディングインターフェースは、結合された接触部２３１および２３３の相対的な位置（たとえば、シフト）に基づいて区別されることが可能である。

【0037】

図２に示されているように、第１の半導体構造体１０２は、ボンディングインターフェース２０９において（たとえば、第２の半導体構造体２０７の中のボンディング層２０６に関して、ボンディングインターフェース２０９の反対側に）、ボンディング層２０８をさらに含むことが可能である。ボンディング層２０８は、複数のボンディング接触部２３１と、ボンディング接触部２３１を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部２３１は、導電性材料（たとえば、Ｃｕなど）を含むことが可能である。ボンディング層２０８の残りの面積は、誘電材料（たとえば、酸化ケイ素など）によって形成されることが可能である。ボンディング層２０８の中のボンディング接触部２３１および周囲の誘電体は、ハイブリッドボンディングのために使用されることが可能である。いくつかの実装形態において、ボンディングインターフェース２０９は、ボンディング層２０８および２０６が出会って結合される場所である。実際には、ボンディングインターフェース２０９は、ボンディング層２０６の上部表面およびボンディング層２０８の底部表面を含む特定の厚さを有する層であることが可能である。

【0038】

図２に示されているように、第１の半導体構造体２０３は、電気信号を転送するために、ボンディング層２０８の上方においてボンディング層２０８と接触している相互接続層２１０をさらに含むことが可能である。相互接続層２１０は、複数の相互接続部（たとえば、ＭＥＯＬ相互接続部およびＢＥＯＬ相互接続部など）を含むことが可能である。いくつかの実装形態において、相互接続層２１０の中の相互接続部は、局所的な相互接続部（たとえば、ビットライン接触部およびワードライン接触部など）も含む。相互接続層２１０は、１つまたは複数のＩＬＤ層をさらに含むことが可能であり、横方向のラインおよびビアが、１つまたは複数のＩＬＤ層の中に形成することが可能である。相互接続層２１０の中の相互接続部は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組み合わせを含む、導電性材料を含むことが可能である。相互接続層２１０の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組み合わせを含む、誘電材料を含むことが可能である。

【0039】

図２に示されているように、第１の半導体構造体２０３は、相互接続層２１０の上方において相互接続層２１０と接触しているＮＡＮＤメモリストリング２１７のアレイなどのような、メモリセルアレイを含むことが可能である。いくつかの実装形態において、相互接続層２１０は、垂直方向においてＮＡＮＤメモリストリング２１７とボンディングインターフェース２０９との間にある。それぞれのＮＡＮＤメモリストリング２１７は、いくつかの実装形態によれば、複数の対のゲート導体２３９および誘電体層２４０を通って垂直方向に延在している。スタックされたおよびインターリーブされたゲート導体層２３９および誘電体層２４０は、本明細書ではスタック構造体（たとえば、メモリスタック２１２（導電性層／誘電体層の対））とも称される。いくつかの実装形態によれば、メモリスタック２１２の中のインターリーブされたゲート導体層２３９および誘電体層２４０は、垂直方向に交互になっている。それぞれのゲート導体層２３９は、接着剤層およびゲート誘電体層によって取り囲まれているゲート電極（ゲートライン）を含むことが可能である。接着剤層は、導電性材料（たとえば、窒化チタン（ＴｉＮ）など）を含むことが可能であり、それは、ゲート電極とゲート誘電体層との間の接着性を改善することが可能である。ゲート導体層２３９のゲート電極は、ワードラインとして横方向に延在することが可能であり、メモリスタック２１２の１つまたは複数の階段構造体において終了している。階段構造体（非アレイ領域１１０の一部である階段領域に位置付けされている）は、ゲート導体層２３９に電圧を印加するために複数のワードライン接触部２３７と接触していることが可能である。

【0040】

メモリスタック２１２の中のゲート導体層２３９および誘電体層２４０の対の数は、メモリセルアレイの中のメモリセルの数を決定する要因のうちの１つであることが可能である。ゲート導体層２３９は、それに限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、シリサイド、または、それらの任意の組み合わせを含む、導電性材料を含むことが可能である。いくつかの実装形態において、それぞれのゲート導体層２３９は、金属層（たとえば、タングステン層など）を含む。いくつかの実装形態において、それぞれのゲート導体層２３９は、ドープされたポリシリコン層を含む。それぞれのゲート導体層２３９は、メモリセルを取り囲む制御ゲートを含むことが可能である。

【0041】

図２に示されているように、それぞれのＮＡＮＤメモリストリング２１７は、メモリスタック２１２を通って垂直方向に延在するチャネル構造体を含む。いくつかの実装形態において、チャネル構造体は、チャネル孔部を含み、チャネル孔部は、（たとえば、半導体チャネルとして）半導体材料によって、および、（たとえば、メモリフィルムとして）誘電材料によって充填されている。いくつかの実装形態において、半導体チャネルは、シリコン（たとえば、ポリシリコンなど）を含む。いくつかの実装形態において、メモリフィルムは、トンネリング層、ストレージ層（「チャージトラップ／ストレージ層」としても知られる）、およびブロッキング層を含む、複合誘電体層である。チャネル構造体は、シリンダ形状（たとえば、ピラー形状）を有することが可能である。いくつかの実装形態によれば、半導体チャネル、トンネリング層、ストレージ層、ブロッキング層は、中心からピラーの外側表面に向けて半径方向にこの順序で配置されている。トンネリング層は、酸化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組み合わせを含むことが可能である。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組み合わせを含むことが可能である。１つの例において、メモリフィルムは、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことが可能である。チャネル構造体は、ＮＡＮＤメモリストリング２１７のドレイン端部にチャネルプラグをさらに含むことが可能である。チャネルプラグは、ポリシリコンを含むことが可能であり、半導体チャネルと接触していることが可能である。いくつかの実装形態において、それぞれのＮＡＮＤメモリストリング２１７は、「チャージトラップ」タイプのＮＡＮＤメモリである。ＮＡＮＤメモリストリング２１７は、「チャージトラップ」タイプのＮＡＮＤメモリストリングに限定されず、他の例では、「フローティングゲート」タイプのＮＡＮＤメモリストリングであることが可能であるということが理解される。

【0042】

ＮＡＮＤメモリストリング２１７は、いくつかの実装形態によれば、そのソース端部において任意の半導体プラグがない。その代わりに、３Ｄメモリデバイス２００は、メモリスタック２１２の上方においてメモリスタック２１２と接触している半導体層２１１を含む。半導体層２１１は、それぞれのＮＡＮＤメモリストリング２１７のソース端部において、チャネル構造体の半導体チャネルの側壁部と接触していることが可能である。半導体層２１１は、半導体材料（たとえば、ドープされたポリシリコンなど）を含むことが可能である。いくつかの実装形態において、半導体層２１１は、リンおよび／またはヒ素などのようなＮ型ドーパントでドープされている。半導体層２１１の厚さは、１００ｎｍから６００ｎｍの範囲にあることが可能である。いくつかの実装形態において、半導体層２１１およびスリット構造体の中のソース接触部（たとえば、アレイ共通ソースまたはＡＣＳ（図示せず））は、たとえば、消去動作の間にＮＡＮＤメモリストリング２１７のソース端部に消去電圧を印加するために、ＮＡＮＤメモリストリング２１７のソース端部に連結されているソースライン（図示せず）の一部として集合的に機能することが可能である。

【0043】

半導体層２１１は、半導体層の第１の部分２１１－１および第２の半導体層２１１－２を含み、それらは、ｚ方向において同じレベルにあり、絶縁層２１３によって分離されている。絶縁層２１３は、半導体層の第１および第２の部分２１１－１および２１１－２のそれぞれと横方向に接触していることが可能であり、半導体層２１１と同じ厚さを有することが可能である。半導体層の第１および第２の部分２１１－１および２１１－２は、絶縁層２１３によって互いに切り離される／絶縁されることが可能である。いくつかの実装形態において、絶縁層２１３は、ｘ－ｙ平面において一貫した媒体／材料を含む単一の絶縁層である。すなわち、絶縁層２１３は、任意の２つの接触構造体２１５の間で切り離されないことが可能である。半導体層の第１の部分２１１－１（コア領域１０８の中に部分的にまたは全体的に位置付けされている）は、ＮＡＮＤメモリストリング２１７のソース端部の上方においてそれと接触していることが可能である。半導体層の第１の部分２１１－１の面積は、すべてのＮＡＮＤメモリストリング２１７のソース端部と接触した状態になるように、十分に大きくなっていることが可能である（たとえば、すべてのＮＡＮＤメモリストリング２１７が形成されている合計面積（たとえば、コア領域１０８のサブ領域）よりも大きいかまたはそれに等しくなっていることが可能である）。ｘ－ｙ平面における絶縁層２１３の正射投影は、複数の（たとえば、すべての）接触構造体２１５をカバーすることが可能である。さまざまな実装形態において、絶縁層２１３の正射投影は、階段領域と少なくとも部分的に重ねられている。いくつかの実装形態において、絶縁層２１３の正射投影は、コア領域１０８との重なりを有していない。さまざまな実装形態において、半導体層の第２の部分２１１－２は、存在していてもよく、または、存在していなくてもよい。いくつかの実装形態において、絶縁層２１３の上部表面は、半導体層２１１の上部表面と同一平面上にあり、絶縁層２１３の底部表面は、半導体層２１１の底部表面と同一平面上にある。絶縁層２１３は、酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素などのような、誘電材料を含むことが可能である。いくつかの実装形態において、絶縁層２１３は、酸化ケイ素を含む。

【0044】

図２に示されているように、第１の半導体構造体２０３は、絶縁層２１３の中で（たとえば、絶縁層２１３を通って）垂直方向に延在する１つまたは複数の接触構造体２１５をさらに含むことが可能である。いくつかの実装形態において、接触構造体２１５は、相互接続層２１０の中の相互接続部をパッドアウト相互接続層２１６の中のパッドアウト相互接続部２１９に連結し、第１の半導体構造体２０３を通した電気的接続を促進させる。接触構造体２１５は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組み合わせを含む、導電性材料を含むことが可能である。いくつかの実装形態において、接触構造体２１５は、Ｗを含む。いくつかの実装形態において、接触構造体２１５は、それぞれ、ミクロンレベルまたは数十ミクロンレベルの（たとえば、１μｍから１００μｍの間の）深さ（たとえば、ｚ方向に沿った長さ）を有するＴＳＶであることが可能である。

【0045】

図２に示されているように、接触構造体２１５は、第１の半導体構造体２０３の非アレイ領域１１０に位置付けされることが可能であり、または、たとえば、ｘ－ｙ平面において、ＮＡＮＤメモリストリング２１７から離れて位置付けされることが可能である。いくつかの実装形態において、絶縁層２１３は、非アレイ領域１１０に部分的にまたは完全に位置付けされ、半導体層２１１からの少なくとも１つの接触構造体２１５の絶縁を提供することが可能である。いくつかの実装形態において、絶縁層２１３は、３Ｄメモリデバイス２００の階段領域に位置付けされている。いくつかの他の実装形態では、絶縁層２１３は、階段領域の外側に位置付けされているが、非アレイ領域１１０に位置付けされている。いくつかの実装形態において、ｘ方向および／またはｙ方向への絶縁層２１３の幅は、非アレイ領域１１０の中の複数の（たとえば、すべての）接触構造体２１５を囲むように十分に大きく、絶縁層２１３の中に取り囲まれているすべての接触構造体２１５が、半導体層の第１の部分２１１－１から絶縁されるようになっている。また、絶縁層２１３は、半導体層の第２の部分２１１－２（もしある場合には）を半導体層の第１の部分２１１－１から絶縁することも可能である。さまざまな実装形態において、絶縁層２１３は、ＮＡＮＤメモリストリング２１７のソース端部から離れていることが可能であり、絶縁層２１３の幅および／または面積は、望ましくは、最大数の接触構造体２１５を絶縁するように大きくなっていることが可能である。たとえば、絶縁層２１３の面積（たとえば、非アレイ領域１１０のサブ領域）は、接触構造体２１５が位置付けされている合計面積よりも大きいかまたはそれに等しくなっていることが可能である。いくつかの実装形態において、絶縁層２１３は、非アレイ領域１１０に位置付けされている。

【0046】

図２に示されているように、第１の半導体構造体２０３は、半導体層２１１の上方において半導体層２１１と接触しているパッドアウト相互接続層２１６をさらに含むことが可能である。いくつかの実装形態において、半導体層２１１は、垂直方向において（ｚ方向において）パッドアウト相互接続層２１６とＮＡＮＤメモリストリング２１７との間に配設されている。パッドアウト相互接続層２１６は、半導体層２１１および絶縁層２１３の上方においてそれらと接触している第２の絶縁層２１４と、半導体層の第１の部分２１１－１の上方においてそれと接触している複数の接触部２４１と、接触構造体２１５の上方において接触構造体２１５と接触している第１の接触層２２１と、接触部２４１の上方において接触部２４１と接触している第２の接触層２２３と、第１および第２の接触層２２１および２２３の上方においてそれらと接触している第３の絶縁層２２７と、第３の絶縁層２２７の中の複数のパッドアウト相互接続部２１９（たとえば、接触パッド）とを含むことが可能である。いくつかの実装形態において、接触構造体２１５に導電的に接続されているパッドアウト相互接続部２１９は、デバイス層２０４の中の周辺回路の中のトランジスタを駆動するために用いられる。いくつかの実装形態において、ＮＡＮＤメモリストリング２１７に導電的に接続されているパッドアウト相互接続部２１９は、メモリセルの動作（たとえば、消去、書き込み、および読み出しなど）のための電圧を提供するために用いられる。

【0047】

第２の絶縁層２１４は、接触構造体２１５および接触部２４１の間に絶縁を提供することが可能である。第１の接触層２２１（接触構造体２１５およびそれぞれのパッドアウト相互接続部２１９と接触している）は、接触構造体２１５とそれぞれのパッドアウト相互接続部２１９との間に電気的接続を提供することが可能である。第２の接触層２２３（接触部２４１およびそれぞれのパッドアウト相互接続部２１９と接触している）は、ＮＡＮＤメモリストリング２１７のソース端部とそれぞれのパッドアウト相互接続部２１９との間に電気的接続を提供することが可能である。第１および第２の接触層２２１および２２３は、たとえば、１つまたは複数の絶縁部分２２５によって、互いに絶縁されることが可能である。いくつかの実装形態において、パッドアウト相互接続部２１９は、たとえば、パッドアウト目的のために、３Ｄメモリデバイス２００と外部デバイスとの間で電気信号を転送することが可能である。いくつかの実装形態において、第２の絶縁層２１４、絶縁部分２２５、および第３の絶縁層２２７は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電材料、または、それらの任意の組み合わせなどのような、誘電材料をそれぞれ含むことが可能である。第２の絶縁層２１４および第３の絶縁層２２７のそれぞれは、単一層の構造体または多層の構造体であることが可能である。たとえば、第３の絶縁層２２７は、酸化ケイ素層の上方に窒化ケイ素層を含むことが可能である。酸化ケイ素層は、第１および第２の接触層２２１および２２３と接触していることが可能であり、窒化ケイ素層は、酸化ケイ素層をカバーすることが可能である。酸化ケイ素層は、第１および第２の接触層ならびに窒化ケイ素層に、バランスのとれた応力を提供することが可能である。窒化ケイ素層は、汚染（たとえば、湿気、空気、および／または化学物質など）に対する所望の絶縁を提供することが可能である。接触構造体２１５、接触部２４１、第１および第２の接触層２２１および２２３、ならびにパッドアウト相互接続部２１９は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、シリサイド、または、それらの任意の組み合わせをそれぞれ含むことが可能である。いくつかの実装形態において、接触構造体２１５、接触部２４１、およびパッドアウト相互接続部２１９は、タングステンをそれぞれ含むことが可能である。

【0048】

第２の絶縁層２１４および絶縁層２１３は同じ材料を含むことが可能であり、第２の絶縁層２１４と絶縁層２１３との間のインターフェースは見ることができない（たとえば、区別するのが困難である）が、第２の絶縁層２１４および絶縁層２１３は、本開示では２つの異なる層として定義されることも可能であるということが留意されるべきである。たとえば、絶縁層２１３および第２の絶縁層２１４が同じ材料を含む場合には、絶縁層２１３は、横方向に（たとえば、半導体層２１１の側部表面の上に）半導体層２１１と接触している材料の部分であることが可能であり、第２の絶縁層２１４は、垂直方向に（たとえば、半導体層２１１および絶縁層２１３の上部表面の上に）半導体層２１１および絶縁層２１３と接触している材料の部分であることが可能である。すなわち、半導体層２１１と絶縁層２１３との間のインターフェースは、ｚ方向に延在することが可能であり、半導体層２１１／絶縁層２１３および第２の絶縁層２１４との間のインターフェースは、ｘ－ｙ平面内に延在することが可能である。

【0049】

図３Ａ～図３Ｎは、本開示のいくつかの態様による、３Ｄメモリデバイス２００を形成するための製作プロセスを図示している。図４Ａおよび図４Ｂは、本開示のいくつかの態様による、３Ｄメモリデバイス２００を形成するための別の製作プロセスの一部を図示している。図５は、本開示のいくつかの態様による、３Ｄメモリデバイス２００を形成するための方法５００のフローチャートを図示している。方法５００に示されている動作は、網羅的なものではないということ、および、図示されている動作のいずれかの前に、その後に、またはその間に、他の動作も同様に実施されることが可能であるということが理解される。さらに、動作のうちのいくつかは、同時に実施されることが可能であり、または、図５に示されているものとは異なる順序で実施されることが可能である。

【0050】

図５を参照すると、方法５００は、動作５０２において開始し、動作５０２では、ドープされたアモルファスシリコン層が、コア領域および階段領域を有する半導体構造体の上に形成される。図３Ａは、対応する構造体を図示している。

【0051】

図３Ａに示されているように、ドープされたアモルファスシリコン層３２０が、半導体構造体３５０の上に形成され、半導体構造体３５０は、コア領域１０８および非アレイ領域１１０を有している。半導体構造体３５０は、３Ｄメモリデバイス２００の例であることが可能である。図３Ａに示されているように、半導体構造体３５０は、ボンディングインターフェース３０９において第２の半導体構造体と結合された第１の半導体構造体の一部を含むことが可能である。第２の半導体構造体は、基板３０２、デバイス層３０４、相互接続層３０５、およびボンディング層３０６を含むことが可能である。第１の半導体構造体の一部は、ボンディング層３０８、相互接続層３１０、およびアレイスタック３１２を含むことが可能である。アレイスタック３１２は、インターリーブされた複数のゲート導体層３３９および複数の誘電体層３４０を含むことが可能である。また、アレイスタック３１２は、インターリーブされたゲート導体層３３９および誘電体層３４０の中に延在するＮＡＮＤメモリストリング３１７のアレイを含むことが可能である。また、第１の半導体構造体は、１つまたは複数の第１の接触部分３１５－１を含むことが可能であり、１つまたは複数の第１の接触部分３１５－１は、垂直方向に延在しており、相互接続層３１０に連結されている。第１の接触部分３１５－１は、その後に、ＴＳＶ（たとえば、接触構造体２１５）の下側部分を形成することが可能である。ＮＡＮＤメモリストリング３１７は、コア領域１０８に位置付けされることが可能であり、第１の接触部分３１５－１は、非アレイ領域１１０に位置付けされることが可能である。それぞれのコンポーネントの詳細な説明は、図２における３Ｄメモリデバイス２００の説明を参照されることが可能であり、本明細書では繰り返されない。

【0052】

第１の半導体構造体を形成するために、スタック構造体（たとえば、インターリーブされたゲート導体層および誘電体層を含むメモリスタックなど）が、アレイスタック３１２を形成するために、第１の基板の上に形成される。いくつかの実装形態において、第１の基板は、シリコンなどのような適切なベース材料を含む。メモリスタックを形成するために、いくつかの実装形態において、インターリーブされた犠牲層（図示せず）および誘電体層を含む誘電体スタック（図示せず）が、第１の基板の上に形成される。いくつかの実装形態において、それぞれの犠牲層は、窒化ケイ素の層を含み、それぞれの誘電体層は、酸化ケイ素の層を含む。インターリーブされた犠牲層および誘電体層は、１つまたは複数の薄膜堆積プロセスによって形成されることが可能であり、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、または、それらの任意の組み合わせを含む。誘電体スタックは、非アレイ領域１１０の中に複数のステアを形成するために繰り返してパターニングされることが可能である。次いで、メモリスタックは、ゲート交換プロセスによって形成されることが可能であり、たとえば、誘電体層に対して選択的な犠牲層のウェット／ドライエッチングを使用して、犠牲層を導体層と交換し、結果として生じる凹部を導体層によって充填する。いくつかの実装形態において、それぞれの導体層は、金属層（たとえば、Ｗの層など）を含む。いくつかの例において、メモリスタックは、ゲート交換プロセスなしで、導体層（たとえば、ドープされたポリシリコン層）および誘電体層（たとえば、酸化ケイ素層）を交互に堆積させることによって形成されることも可能であるということが理解される。いくつかの実装形態において、酸化ケイ素を含むパッド酸化物層（たとえば、熱的に成長したシリコンの局所酸化（ＬＯＣＯＳ： ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ））が、メモリスタックと第１の基板との間に形成される。複数の接触ビアが、垂直方向に延在し、ステアの上に着地するように形成され、ゲート導体層３３９と形成されることとなる相互接続層３１０との間の電気的接続を形成することが可能である。

【0053】

ＮＡＮＤメモリストリング３１７が、第１の基板の上方に形成されることが可能である。それぞれのＮＡＮＤメモリストリング３１７は、誘電体スタック（または、製作プロセスに応じて、メモリスタック）を通って垂直方向に延在し、第１の基板と接触した状態になっている。いくつかの実装形態において、ＮＡＮＤメモリストリング３１７を形成するための製作プロセスは、ドライエッチングおよび／またはウェットエッチング（たとえば、ディープ反応性イオンエッチング（ＤＲＩＥ）など）を使用して、誘電体スタック（または、メモリスタック）を通して第１の基板の中へチャネル孔部を形成することを含み、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組み合わせなど）を使用して、メモリフィルム（たとえば、トンネリング層、ストレージ層、およびブロッキング層）および半導体層などのような、複数の層によってチャネル孔部を充填することがそれに続く。

【0054】

いくつかの実装形態において、相互接続層３１０が、第１の基板の上のＮＡＮＤメモリストリング３１７のアレイの上方に形成される。相互接続層３１０は、１つまたは複数のＩＬＤ層の中に第１の複数の相互接続部を含むことが可能である。相互接続層３１０は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、ＮＡＮＤメモリストリング３１７との電気的接続を行うことが可能である。いくつかの実装形態において、相互接続層３１０は、形成された複数のＩＬＤ層と、複数のプロセスにおいてその中の相互接続部とを含む。たとえば、相互接続層３１０の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組み合わせを含む。また、相互接続部を形成するための製作プロセスは、フォトリソグラフィ、化学的機械研磨（ＣＭＰ）、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組み合わせを含む。図示されているＩＬＤ層および相互接続部は、集合的に相互接続層３１０と称されることが可能である。いくつかの実装形態において、相互接続層３１０の中の相互接続部は、Ｗを含み、Ｗは、その後の高温プロセスを持続するために、導電性金属材料のなかでも比較的高いサーマルバジェットを有している。

【0055】

いくつかの実装形態において、ボンディング層３０８が、相互接続層３１０の上方に形成される。ボンディング層３０８は、誘電体によって取り囲まれている複数の第１のボンディング接触部３３１を含むことが可能である。いくつかの実装形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって相互接続層３１０の上部表面の上に堆積され、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組み合わせを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、第１のボンディング接触部３３１が、誘電体層を通して、相互接続層３１０の中の相互接続部と接触して形成されることが可能である。接触孔部は、導体（たとえば、Ｃｕ）によって充填されることが可能である。いくつかの実装形態において、接触孔部を充填することは、導体を堆積させる前に、接着（グルー）層、バリア層、および／またはシード層を堆積させることを含む。

【0056】

第２の半導体構造体を形成するために、デバイス層３０４が、基板３０２（たとえば、第２の基板）の上に形成される。デバイス層３０４は、基板３０２の上に複数のトランジスタを含むことが可能である。基板３０２は、単結晶シリコンを有するシリコン基板であることが可能である。トランジスタは、それに限定されないが、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、ＣＭＰ、および任意の他の適切なプロセスを含む、複数のプロセスによって形成されることが可能である。いくつかの実装形態において、ドープ領域は、イオンインプランテーションおよび／または熱拡散によって、基板３０２の中に形成され、それは、たとえば、トランジスタのウェルおよびソース／ドレイン領域として機能する。いくつかの実装形態において、アイソレーション領域（たとえば、シャロートレンチアイソレーション（ＳＴＩ： ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ））が、また、ウェット／ドライエッチングおよび薄膜堆積によって基板３０２の中に形成される。トランジスタは、ＮＡＮＤメモリストリング３１７を制御するための周辺回路の一部またはすべてとして機能することが可能である。トランジスタを製作する詳細は、トランジスタのタイプに応じて変化する可能性があり、したがって、説明を容易にするために詳述されていないということが理解される。

【0057】

いくつかの実装形態において、相互接続層３０５が、基板３０２の上のトランジスタの上方に形成される。相互接続層３０５は、１つまたは複数のＩＬＤ層の中に複数の相互接続部を含むことが可能である。図３に図示されているように、相互接続層３０５は、デバイス層３０４の中のトランジスタの上方に形成されることが可能である。相互接続層３０５は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、トランジスタとの電気的接続を行うことが可能である。いくつかの実装形態において、相互接続層３０５は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。いくつかの実装形態において、第１の接触部分３１５－１が、非アレイ領域１１０において形成されることが可能であり、それは、アレイスタック３１２の中に延在しており、相互接続層３０５の中の相互接続部に連結されている。第１の接触部分３１５－１の形成は、フォトリソグラフィ、エッチング、および堆積を含むことが可能である。たとえば、第１の接触部分３１５－１および相互接続層３０５の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組み合わせを含む。また、相互接続部を形成するための製作プロセスは、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組み合わせを含む。ＩＬＤ層および相互接続部は、集合的に相互接続層３０５と称されることが可能である。いくつかの実装形態において、相互接続層３０５の中の相互接続部は、Ｗを含み、Ｗは、その後の高温プロセスを持続するために、導電性金属材料のなかでも比較的高いサーマルバジェットを有している。

【0058】

いくつかの実装形態において、ボンディング層３０６が、相互接続層３０５の上方に形成される。ボンディング層３０６は、誘電体によって取り囲まれている複数の第２のボンディング接触部３３３を含むことが可能である。いくつかの実装形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって相互接続層３０５の上部表面の上に堆積され、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組み合わせを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、第２のボンディング接触部３３３が、誘電体層を通して、相互接続層３０５の中の相互接続部と接触して形成されることが可能である。接触孔部は、導体（たとえば、Ｃｕ）によって充填されることが可能である。いくつかの実装形態において、接触孔部を充填することは、導体を堆積させる前に、接着（グルー）層、バリア層、および／またはシード層を堆積させることを含む。

【0059】

図３Ａに図示されているように、第１の半導体構造体（たとえば、アレイスタック３１２およびそれを通して形成されたＮＡＮＤメモリストリング３１７）が、逆さまにひっくり返される。下を向いたボンディング層３０８が、上を向いたボンディング層３０６と結合され、すなわち、向かい合った様式で結合され、それによって、ボンディングインターフェース３０９を形成する。すなわち、ボンディング層３０８および３０６の中の第１および第２のボンディング接触部は、ボンディングインターフェース３０９において結合される。いくつかの実装形態において、処理プロセス（たとえば、プラズマ処理、ウェット処理、および／または局所的な熱処理）が、ボンディングの前にボンディング表面に適用される。ボンディング（たとえば、ハイブリッドボンディング）の結果として、ボンディングインターフェース３０９の反対側にある第１および第２のボンディング接触部３３１および３３３が、混ぜ合わせられることが可能である。いくつかの実装形態によれば、ボンディングの後に、ボンディング層３０８の中の第１のボンディング接触部３３１およびボンディング層３０６の中の第２のボンディング接触部３３３が位置合わせされ、互いに接触しており、アレイスタック３１２およびそれを通して形成されたＮＡＮＤメモリストリング３１７が、ボンディングインターフェース３０９を横切る結合されたボンディング接触部を通してトランジスタに連結されることが可能であるようになっている。次いで、第１の基板が、部分的にまたは完全に除去され、ＮＡＮＤメモリストリング３１７のソース端部を露出させることが可能である。いくつかの実装形態において、第１の基板の除去は、適切なエッチングプロセス（たとえば、ドライエッチングおよび／またはウェットエッチング）および／または平坦化プロセス（たとえば、化学的機械研磨またはＣＭＰ）を含む。第１の基板が部分的にまたは完全に除去された状態の結合されたチップは、半導体構造体３５０と称されることが可能である。

【0060】

ドープされたアモルファスシリコン層３２０が、ＮＡＮＤメモリストリング３１７のソース端部が露出されている側部／表面において半導体構造体３５０の上方に堆積されることが可能である。ドープされたアモルファスシリコン層３２０は、コア領域１０８における複数の（たとえば、すべての）ＮＡＮＤメモリストリング３１７の少なくともソース端部と接触していることが可能である。いくつかの実装形態において、ドープされたアモルファスシリコン層３２０は、非アレイ領域１１０における少なくとも１つの（たとえば、すべての）第１の接触部分３１５－１をカバーしており、それと接触していることが可能である。たとえば、ドープされたアモルファスシリコン層３２０は、コア領域１０８および非アレイ領域１１０の両方をカバーすることが可能である。いくつかの実装形態において、ドープされたアモルファスシリコン層３２０は、低温堆積プロセス（たとえば、低温化学蒸着（ＣＶＤ）など）を使用して堆積される。たとえば、堆積温度は、摂氏４００度から摂氏４５０度の範囲にあることが可能である。ドーパント（たとえば、リンおよび／またはヒ素）が、インサイチュドーピング（ｉｎ－ｓｉｔｕ ｄｏｐｉｎｇ）プロセスを使用してドープされることが可能である。いくつかの実装形態において、ドープされたアモルファスシリコン層３２０の厚さは、１００ｎｍから６００ｎｍの範囲にある。さまざまな実装形態において、ドープされたアモルファスシリコン層３２０の厚さは、望ましい範囲にあるように制御され、後続の局所的な熱処理（たとえば、レーザーアニールプロセス）が、選択された面積を完全に変換することができるようになっている。

【0061】

方法５００は、動作５０４に進行し、動作５０４では、階段領域におけるドープされたアモルファスシリコン層の第１の部分が、局所的な熱処理を使用して、ドープされたポリシリコン部分へと変換され、ドープされたアモルファスシリコン層の第２の部分をコア領域の上に保つ。図３Ｂは、対応する構造体を図示している。

【0062】

図３Ｂに示されているように、ドープされたアモルファスシリコン層の第１の部分３２０ａは、ドープされたポリシリコン部分に変換されることが可能であり、ドープされたアモルファスシリコン層の第２の部分３２０ｂは、残されることが可能である。いくつかの実装形態において、非アレイ領域１１０におけるドープされたアモルファスシリコン層の第３の部分３２０ｃも残されることが可能である。ドープされたアモルファスシリコン層の第１の部分３２０ａは、ＮＡＮＤメモリストリング３１７から絶縁されることとなる任意の／すべての第１の接触部分３１５－１の上にある（たとえば、それをカバーする）ことが可能である。いくつかの実装形態において、ドープされたアモルファスシリコン層の第１の部分３２０ａは、部分的にまたは完全に非アレイ領域１１０に位置付けされている。ドープされたポリシリコンへのドープされたアモルファスシリコンの変換は、局所的な熱処理（たとえば、レーザーアニールプロセスなど）を含むことが可能である。局所的な熱処理は、所望の制御された面積に限定されることが可能であり、他の熱に敏感な構造体（たとえば、ボンディングインターフェース２０９におけるボンディング接触部３３１および３３３、ならびに、他の銅構造体／相互接続部など）に影響を与えないこととなる。ドープされたアモルファスシリコン層の第１の部分３２０ａは、局所的な熱処理の間に結晶化し、ドープされたポリシリコン部分を形成することが可能である。いくつかの実装形態において、レーザーアニールプロセスの温度は、摂氏１３００度から摂氏１７００度の範囲にあることが可能である。いくつかの実装形態において、レーザーアニールプロセスは、１００ｎｓ（すなわち、ナノ秒）から３００ｎｓのパルス時間をそれぞれ有する複数のレーザーパルスを含む。

【0063】

局所的な熱処理（たとえば、レーザーアニールプロセス）は、ドープされたアモルファスシリコン層の第１の部分３２０ａのみに実施するように制御されることが可能である。ドープされたアモルファスシリコン層の第１の部分３２０ａの（たとえば、ｘ方向および／またはｙ方向への）横方向寸法Ｌ１は、少なくとも複数の（たとえば、すべての）第１の接触部分３１５－１をカバーするのに十分に大きくなっていることが可能である。たとえば、横方向寸法Ｌ１は、ｘ方向における非アレイ領域１１０の横方向寸法に等しいかまたはそれよりも小さくなっていることが可能である。いくつかの実装形態において、横方向寸法Ｌ１は、階段領域の横方向寸法に等しいかまたはそれよりも小さくなっていることが可能である。いくつかの実施形態において、（たとえば、ｘ方向および／またはｙ方向に沿った）横方向寸法Ｌ１は、ｚ方向におけるドープされたアモルファスシリコン層３２０ａの厚さの３倍に等しいかまたはそれよりも大きくなっていることが可能である。いくつかの実装形態において、アモルファスシリコン層の第１の部分３２０ａの面積は、すべての横方向におけるすべての第１の接触部分３１５－１の合計面積をカバーすることが可能である。一方では、ドープされたアモルファスシリコン層の第２の部分３２０ｂの横方向寸法Ｌ２は、ｘ方向におけるすべてのＮＡＮＤメモリストリング３１７の合計横方向寸法よりも大きいかまたはそれに等しくなっていることが可能である。たとえば、ドープされたアモルファスシリコン層の第２の部分３２０ｂの面積は、すべてのＮＡＮＤメモリストリング３１７を完全にカバーすることが可能であり、したがって、すべてのＮＡＮＤメモリストリング３１７の合計面積に等しいかまたはそれよりも大きくなっていることが可能である。いくつかの実装形態において、横方向寸法Ｌ２は、コア領域１０８の横方向寸法に等しいかまたはそれよりも大きい。

【0064】

図５に戻って参照すると、方法５００は、動作５０６に進行し、動作５０６では、ドープされたポリシリコン部分が除去され、第１の開口部を形成する。図３Ｃは、対応する構造体を図示している。

【0065】

図３Ｃに示されているように、ドープされたポリシリコン層（ドープされたアモルファスシリコン層の第１の部分３２０ａから変換された）が、選択的に除去され、ドープされたアモルファスシリコン層３２０の中に第１の開口部３１３ａを形成することが可能である。第１の開口部３１３ａは、第１の接触部分３１５－１（たとえば、ドープされたポリシリコン層によってカバーされている任意の第１の接触部分３１５－１）を露出させることが可能である。いくつかの実装形態において、第１の開口部３１３ａのアスペクト比（たとえば、幅に対する深さの比）は、１／３よりも小さいかまたはそれに等しい。たとえば、アスペクト比は、１／５よりも小さいかまたはそれに等しい。小さなアスペクト比は、第１の開口部３１３ａの中への絶縁材料の堆積プロセスがより安価で容易になることを可能にすることができる。いくつかの実装形態において、堆積のためにＡＬＤは必要とされない。いくつかの実装形態において、第１の開口部３１３ａは、単一の開口部である。ドープされたアモルファスシリコン層の第２の部分３２０ｂが残されることが可能である。いくつかの実装形態において、ドープされたアモルファスシリコン層の第３の部分３２０ｃ（もしある場合には）が残されることが可能である。

【0066】

ドープされたポリシリコン層は、ドープされたアモルファスシリコンに対してよりもドープされたポリシリコンに対して高いエッチング速度を有するエッチング液を使用して除去されることが可能であり、ドープされたポリシリコン層が、ドープされたアモルファスシリコン層３２０から選択的にエッチングされて除去されることが可能であるようになっている。いくつかの実装形態において、エッチング液は、アンモニアを含む。

【0067】

図５に戻って参照すると、方法５００は、動作５０８に進行し、動作５０８では、ドープされたアモルファスシリコン層の残された部分が、局所的な熱処理を使用して、ドープされたポリシリコン層に変換される。図３Ｄは、対応する構造体を図示している。

【0068】

図３Ｄに示されているように、ドープされたアモルファスシリコン層の残された第２の部分３２０ｂおよびドープされたアモルファスシリコン層の任意の残された第３の部分３２０ｃは、動作５０４におけるレーザーアニールプロセスと同様または同じ局所的な熱処理（たとえば、レーザーアニールプロセスなど）を使用して、ドープされたポリシリコン層３１１に変換されることが可能である。ドープされたポリシリコン層３１１は、半導体層と称されることが可能である。ドープされたアモルファスシリコン層３２０の残された部分は、局所的な熱処理の間に結晶化し、ドープされたポリシリコン層を形成することが可能である。ドープされたアモルファスシリコンの結晶化は、電気的接続が形成される必要がある、ドープされたアモルファスシリコン層３２０における任意の適切な面積にあるように制御されることが可能である。いくつかの実装形態において、ドープされたアモルファスシリコン層の第２の部分３２０ｂは、ドープされたポリシリコン層の第１の部分３１１－１に変換されることが可能であり、ドープされたアモルファスシリコン層の任意の第３の部分３２０ｃは、ドープされたポリシリコン層の第２の部分３１１－２に変換されることが可能である。いくつかの実装形態において、レーザーアニールプロセスの温度は、摂氏１３００度から摂氏１７００度の範囲にあることが可能である。いくつかの実装形態において、レーザーアニールプロセスは、１００ｎｓ（すなわち、ナノ秒）から３００ｎｓのパルス時間をそれぞれ有する複数のレーザーパルスを含む。局所的な熱処理（たとえば、レーザーアニールプロセス）は、ドープされたアモルファスシリコン層の少なくとも第２の部分３２０ｂに実施されるように制御されることが可能である。いくつかの実装形態において、局所的な熱処理は、アモルファスシリコン層の残された第２の部分３２０ｂのみに行われるが、アモルファスシリコン層の第３の部分３２０ｃには実施されない。いくつかの実装形態において、局所的な熱処理は、ＮＡＮＤメモリストリング３１７と接触しているアモルファスシリコン層の残された第２の部分３２０ｂのみに実施されるが、アモルファスシリコン層の第２の部分３２０ｂの残りの部分またはアモルファスシリコン層の第３の部分３２０ｃには実施されない。

【0069】

図５に戻って参照すると、方法５００は、動作５１０に進行し、動作５１０では、絶縁材料が、ポリシリコン層の上におよび第１の開口部の中に堆積され、第１の開口部の中に第１の絶縁層を形成し、第１の絶縁層およびドープされたポリシリコン層の上に第２の絶縁層を形成する。図３Ｅは、対応する構造体を図示している。

【0070】

図３Ｅに示されているように、絶縁材料は、ドープされたポリシリコン層３１１の上におよび第１の開口部３１３ａの中に堆積され、第１の開口部３１３ａの中に第１の絶縁層３１３を形成し、第１の絶縁層３１３およびドープされたポリシリコン層３１１の上に第２の絶縁層３１４を形成することが可能である。第１の絶縁層３１３は、絶縁材料によって第１の開口部３１３ａを充填することによって形成されることが可能であり、また、第１の開口部３１３ａにおいて露出されている任意の第１の接触部分３１５－１をカバーすることが可能である。第１の絶縁層３１３は、ドープされたポリシリコン層の第１の部分３１１－１およびドープされたポリシリコン層の第２の部分３１１－２（もしある場合には）と接触していることが可能である。いくつかの実装形態において、ドープされたポリシリコン層３１１が、ドープされたポリシリコン層の第２の部分３１１－２を含まない場合には、第１の絶縁層３１３は、非アレイ領域１１０の外周部まで横方向に延在することが可能である。絶縁材料（たとえば、誘電材料など）は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、および／または他の低ｋ誘電体を含むことが可能である。絶縁材料は、任意の適切な堆積方法（たとえば、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなど）を使用して堆積されることが可能である。いくつかの実装形態において、絶縁材料の堆積は、ＡＬＤを含まない。

【0071】

図５に戻って参照すると、方法５００は、動作５１２に進行し、動作５１２では、複数の第２の開口部が、階段領域における第１および第２の絶縁層を通して形成され、１つまたは複数の第３の開口部が、コア領域における第２の絶縁層の中に形成される。図３Ｆおよび図３Ｇは、対応する構造体を図示している。

【0072】

図３Ｆに示されているように、パターニングされたフォトレジスト層３５２が、コア領域１０８および非アレイ領域１１０において第２の絶縁層３１４の上に形成されることが可能である。パターニングされたフォトレジスト層３５２は、ドープされたポリシリコン層の第１の部分３１１－１およびパッドアウト相互接続部を接続する接触部分を形成するための（コア領域１０８における）１つまたは複数の開口部３５４と、第１の接触部分３１５－１を接続する接触部分を形成するための１つまたは複数の開口部３５６とを含むことが可能である。開口部３５４および３５６は、第２の絶縁層３１４とそれぞれ接触していることが可能である。いくつかの実装形態において、開口部３５６は、ｚ方向においてそれぞれの第１の接触部分３１５－１とそれぞれ位置合わせされることが可能である。パターニングされたフォトレジスト層３５２は、第２の絶縁層３１４の上にフォトレジスト層をコーティングすることによって、ならびに、フォトリソグラフィプロセスを実施して開口部３５４および３５６を形成することによって、形成されることが可能である。

【0073】

図３Ｇに示されているように、適切なエッチングプロセス（たとえば、ドライエッチングおよび／またはウェットエッチング）は、エッチングマスクとしてパターニングされたフォトレジスト層３５２を使用して実施され、第１および第２の絶縁層３１３および３１４を通して、ならびに、それぞれの第１の接触部分３１５－１とそれぞれ接触して、複数の第２の開口部３６０を形成することが可能である。同じエッチングプロセスにおいて、１つまたは複数の第３の開口部３５８が、第２の絶縁層３１４の中に、ドープされたポリシリコン層の第１の部分３１１－１と接触して形成される。次いで、パターニングされたフォトレジスト層３５２は、たとえば、アッシングプロセスを使用して除去されることが可能である。

【0074】

いくつかの他の実装形態では、第２の開口部および第３の開口部は、たとえば、異なるエッチングプロセスを使用して、別個に形成されることが可能である。図４Ａおよび図４Ｂは、別個のエッチングプロセスにおいて第２の開口部および第３の開口部を形成するための代替的な製作プロセスを図示している。図４Ａに示されているように、第２の開口部３６０は、第２の開口部３６０を形成するための（しかし、任意の第３の開口部を形成するためではない）開口部を含む第１のパターニングされたフォトレジスト層（図示せず）を使用して、第１および第２の絶縁層３１３および３１４をパターニングすることによって最初に形成されることが可能である。次いで、第１および第２の絶縁層３１３および３１４は、非アレイ領域１１０において、第１のエッチングプロセスによってエッチングされ、それぞれの第１の接触部分３１５－１とそれぞれ位置合わせされた第２の開口部３６０を形成することが可能である。第１のパターニングされたフォトレジスト層は除去されることが可能である。次いで、フォトレジスト層の別の層が、第２の絶縁層３１４の上にスピンされ（ｓｐｉｎｅｄ）、および第２の開口部３６０を充填し、それぞれの第２の開口部３６０の中にフォトレジスト部分４０８を形成することが可能である。フォトレジスト層は、第２の絶縁層３１４の中に第３の開口部を形成するための開口部４０６を含む第２のパターニングされたフォトレジスト層４０４を形成するようにパターニングされることが可能である。第２のエッチングプロセスは、エッチングマスクとして第２のパターニングされたフォトレジスト層４０４を使用して実施され、第２の絶縁層３１４の中に第３の開口部３５８を形成することが可能である。次いで、第２のパターニングされたフォトレジスト層４０４およびフォトレジスト部分４０８が除去されることが可能である。いくつかの実装形態において、第１のエッチングプロセスおよび第２のエッチングプロセスは、適切なドライエッチングおよび／またはウェットエッチングをそれぞれ含むことが可能である。いくつかの実装形態において、フォトレジストの除去は、アッシングプロセスを含むことが可能である。

【0075】

図５に戻って参照すると、方法５００は、動作５１４に進行し、動作５１４では、第２の接触部分が、それぞれの第２の開口部の中に形成され、第３の接触部分が、それぞれの第３の開口部の中に形成される。図３Ｈは、対応する構造体を図示している。

【0076】

図３Ｈに示されているように、第２の接触部分３１５－２が、それぞれの第２の開口部３６０の中に形成され、第３の接触部分３４１が、それぞれの第３の開口部３５８の中に形成される。第２の接触部分３１５－２は、それぞれの第１の接触部分３１５－１とそれぞれ接触していることが可能である。いくつかの実装形態において、それぞれの第１の接触部分３１５－１およびそれぞれの第２の接触部分３１５－２は、接触構造体３１５（たとえば、ＴＳＣ）を形成することが可能である。第２および第３の接触部分３１５－２および３４１は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、シリサイド、または、それらの任意の組み合わせをそれぞれ含むことが可能である。いくつかの実装形態において、第２および第３の接触部分３１５－２および３４１は、第２および第３の開口部３６０および３５８を充填するように導電性材料の層を堆積させて、第２の絶縁層３１４の上の任意の余剰の導電性材料を除去するためにリセスエッチング（たとえば、ブランクエッチング）を実施することによって形成されることが可能である。いくつかの実装形態において、導電性材料の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの組み合わせを含む。リセスエッチングは、適切なドライエッチングおよび／またはウェットエッチングを含むことが可能である。

【0077】

図５に戻って参照すると、方法５００は、動作５１６に進行し、動作５１６では、第１の接触層が、第２の接触部分に導電的に接続されて形成され、第２の接触層が、第３の接触部分に導電的に接続されるように形成される。図３Ｉ～図３Ｋは、対応する構造体を図示している。

【0078】

図３Ｉに示されているように、接触材料層３６２は、第２の接触部分３１５－２および第３の接触部分３４１と接触して形成されることが可能である。接触材料層３６２は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、シリサイド、または、それらの任意の組み合わせを含むことが可能である。いくつかの実装形態において、接触材料層３６２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの組み合わせを使用して堆積されることが可能である。

【0079】

図３Ｊに示されているように、パターニングされたフォトレジスト層３６４が、接触材料層３６２の上に形成されることが可能である。パターニングされたフォトレジスト層３６４は、第３の接触部分３４１（たとえば、ＮＡＮＤメモリストリング３１７）に導電的に接続されている接触材料層３６２の一部分を、接触構造体３１５に導電的に接続されている接触材料層３６２の別の部分から切り離すために、接触材料層３６２をパターニングするための１つまたは複数の開口部３６６を含むことが可能である。いくつかの実装形態において、ｘ－ｙ平面において、開口部３６６は、第３の接触部分３４１と接触構造体３１５との間に位置付けされることが可能であり、また、接触材料層３６２と接触していることが可能である。パターニングされたフォトレジスト層３６４は、接触材料層３６２の上にフォトレジスト層をスピンオンする（ｓｐｉｎ ｏｎ）ことによって、および、フォトリソグラフィプロセスを使用してフォトレジスト層をパターニングすることによって、形成されることが可能である。

【0080】

図３Ｋに示されているように、第１の接触層３２１が、第２の接触部分３１５－２（または、接触構造体３１５）に導電的に接続されて形成され、第２の接触層３２３が、第３の接触部分３４１に導電的に接続されて形成される。第１の接触層３２１は、第１の接触層３２１と第２の接触層３２３との間の１つまたは複数の開口部３２５によって、第２の接触層３２３から切り離されることが可能である。開口部３２５は、パターニングされたフォトレジスト層３６４をエッチングマスクとして使用して、接触材料層３６２をエッチングすることによって形成されることが可能である。いくつかの実装形態において、接触材料層３６２のエッチングは、適切なドライエッチングおよび／またはウェットエッチングを含む。次いで、パターニングされたフォトレジスト層３６４は、アッシングプロセスを使用して除去されることが可能である。

【0081】

図５に戻って参照すると、方法５００は、動作５１８に進行し、動作５１８では、第１のパッドアウト相互接続部が、第１の接触層に導電的に接続され、第２のパッドアウト相互接続部が、第２の接触層に導電的に接続される。図３Ｌ～図３Ｎは、対応する構造体を図示している。

【0082】

図３Ｌに示されているように、誘電材料は、第１および第２の接触層３２１および３２３の上に堆積され、１つまたは複数の誘電体層を形成することが可能である。誘電材料は、開口部３２５を充填し、第１の接触層３２１と第２の接触層３２３との間に絶縁を提供することが可能である。いくつかの実装形態において、第１の誘電材料が、第１および第２の接触層３２１と接触して開口部３２５を充填して堆積された、第１の誘電体層３２７を形成する。第２の誘電材料が、第１の誘電体層３２７の上に堆積され、第２の誘電体層３２９を形成することが可能である。いくつかの実装形態において、第１の誘電体層３２７は、酸化ケイ素を含み、第２の誘電体層３２９は、窒化ケイ素を含む。第１および第２の誘電材料の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの組み合わせをそれぞれ含むことが可能である。

【0083】

図３Ｍに示されているように、パターニングされたフォトレジスト層３６８が、第２の誘電体層３２９の上に形成されることが可能である。パターニングされたフォトレジスト層３６８は、第１および第２の誘電体層３２７および３２９をパターニングするための、ならびに、パッドアウト相互接続部を形成するための、１つまたは複数の開口部３７０を含むことが可能である。いくつかの実装形態において、開口部３７０は、接触構造体３１５および第３の接触部分３４１の上にそれぞれ位置付けされることが可能である。パターニングされたフォトレジスト層３６８は、第２の誘電体層３２９の上にフォトレジスト層をスピンオンすることによって、および、フォトリソグラフィプロセスを使用してフォトレジスト層をパターニングすることによって、形成されることが可能である。第１および第２の誘電体層３２７および３２９は、パターニングされたフォトレジスト層３６８をエッチングマスクとして使用してエッチングされ、第１および第２の誘電体層３２７および３２９の中にそれぞれの開口部（図示せず）を形成することが可能である。少なくとも１つの開口部は、第１の接触層３２１と接触していることが可能であり、少なくとも１つの開口部は、第２の接触層３２３と接触していることが可能である。パターニングされたフォトレジスト層３６８は、アッシングプロセスを使用して除去されることが可能である。

【0084】

図３Ｎに示されているように、複数のパッドアウト相互接続部３１９が、開口部の中に形成される。少なくとも１つのパッドアウト相互接続部３１９は、第１の接触層３２１と接触していることが可能であり、少なくとも１つのパッドアウト相互接続部は、第２の接触層３２３と接触していることが可能である。パッドアウト相互接続部３１９は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、シリサイド、または、それらの任意の組み合わせを含むことが可能である。いくつかの実装形態において、パッドアウト相互接続部３１９は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの組み合わせを使用して堆積されることが可能である。いくつかの実装形態において、堆積の後に、第２の誘電体層３２９の上の任意の余剰の導電性材料を除去するために、リセスエッチング（たとえば、ドライエッチングおよび／またはウェットエッチング）が実施される。

【0085】

図６は、本開示のいくつかの態様による、メモリデバイスを有するシステム６００のブロック図を図示している。システム６００は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車両コンピュータ、ゲーミングコンソール、プリンタ、位置決めデバイス、ウェアラブル電子デバイス、スマートセンサ、仮想現実（ＶＲ）デバイス、拡張現実（ＡＲ）デバイス、または、ストレージをその中に有する任意の他の適切な電子デバイスであることが可能である。図６に示されているように、システム６００は、ホスト６０８およびメモリシステム６０２を含むことが可能であり、メモリシステム６０２は、１つまたは複数のメモリデバイス６０４およびメモリコントローラ６０６を有している。ホスト６０８は、電子デバイスのプロセッサ（たとえば、中央処理装置（ＣＰＵ）など）、または、システム－オン－チップ（ＳｏＣ）（たとえば、アプリケーションプロセッサ（ＡＰ）など）であることが可能である。ホスト６０８は、メモリデバイス６０４にデータを送信するように、または、メモリデバイス６０４からデータを受信するように構成されることが可能である。

【0086】

メモリデバイス６０４は、本明細書で開示されている任意のメモリデバイス（たとえば、３Ｄメモリデバイス２００など）であることが可能である。いくつかの実装形態において、それぞれのメモリデバイス６０４は、メモリセルのアレイと、メモリセルのアレイの周辺回路とを含む。メモリセルのアレイおよび周辺回路は、詳細に上記に説明されているように、異なる平面において、互いに重ねてスタックされている。

【0087】

メモリコントローラ６０６は、メモリデバイス６０４およびホスト６０８に連結されており、いくつかの実装形態によれば、メモリデバイス６０４を制御するように構成されている。メモリコントローラ６０６は、メモリデバイス６０４の中に記憶されているデータを管理し、ホスト６０８と通信することが可能である。いくつかの実装形態において、メモリコントローラ６０６は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（登録商標）（ＣＦ）カード、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、または、電子デバイス（たとえば、パーソナルコンピュータ、デジタルカメラ、携帯電話など）の中で使用するための他の媒体などのように、低デューティーサイクル環境において動作するように設計されている。いくつかの実装形態において、メモリコントローラ６０６は、モバイルデバイス（たとえば、スマートフォン、タブレット、ラップトップコンピュータなど）のためのデータストレージおよびエンタープライズストレージアレイとして使用される高デューティーサイクル環境ＳＳＤまたは組み込み用マルチメディアカード（ｅＭＭＣ）において動作するように設計されている。メモリコントローラ６０６は、メモリデバイス６０４の動作（たとえば、読み出し動作、消去動作、およびプログラム動作など）を制御するように構成されることが可能である。いくつかの実装形態において、メモリコントローラ６０６は、第１の周辺回路および第２の周辺回路を通して、メモリセルのアレイを制御するように構成されている。また、メモリコントローラ６０６は、メモリデバイス６０４の中に記憶されているかまたは記憶されることとなるデータに関するさまざまな機能を管理するように構成されることが可能である（それに限定されないが、バッドブロック管理、ガベージコレクション、論理アドレス－ツー－物理アドレス変換、ウェアレベリングなどを含む）。いくつかの実装形態において、メモリコントローラ６０６は、メモリデバイス６０４から読み取られるかまたはメモリデバイス６０４に書き込まれるデータに関して誤り訂正符号（ＥＣＣ）を処理するようにさらに構成されている。任意の他の適切な機能は、メモリコントローラ６０６によって同様に実施されることが可能であり、たとえば、メモリデバイス６０４を形成する。メモリコントローラ６０６は、特定の通信プロトコルにしたがって、外部デバイス（たとえば、ホスト６０８）と通信することが可能である。たとえば、メモリコントローラ６０６は、さまざまなインターフェースプロトコル（たとえば、ＵＳＢプロトコル、ＭＭＣプロトコル、周辺コンポーネント相互接続（ＰＣＩ）プロトコル、ＰＣＩ－ｅｘｐｒｅｓｓ（ＰＣＩ－Ｅ）プロトコル、アドバンスドテクノロジーアタッチメント（ＡＴＡ）プロトコル、シリアルＡＴＡプロトコル、パラレルＡＴＡプロトコル、スモールコンピュータシステムインターフェース（ＳＣＳＩ）プロトコル、エンハンストスモールディスクインターフェース（ＥＳＤＩ）プロトコル、インテグレーテッドドライブエレクトロニクス（ＩＤＥ）プロトコル、Ｆｉｒｅｗｉｒｅプロトコルなど）のうちの少なくとも１つを通して、外部デバイスと通信することが可能である。

【0088】

メモリコントローラ６０６および１つまたは複数のメモリデバイス６０４は、さまざまなタイプのストレージデバイスの中へ一体化されることが可能であり、たとえば、同じパッケージ（たとえば、ユニバーサルフラッシュストレージ（ＵＦＳ）パッケージまたはｅＭＭＣパッケージなど）の中に含まれることが可能である。すなわち、メモリシステム６０２は、異なるタイプの最終エレクトロニクス製品の中へ実装およびパッケージングされることが可能である。図７Ａに示されているような１つの例において、メモリコントローラ６０６および単一のメモリデバイス６０４が、メモリカード７０２の中へ一体化されることが可能である。メモリカード７０２は、ＰＣカード（ＰＣＭＣＩＡ、パーソナルコンピュータメモリカード国際協会）、ＣＦカード、スマートメディア（ＳＭ）カード、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ＵＦＳなどを含むことが可能である。メモリカード７０２は、メモリカード７０２をホスト（たとえば、図６のホスト６０８）と連結するメモリカードコネクタ７０４をさらに含むことが可能である。図７Ｂに示されているような別の例では、メモリコントローラ６０６および複数のメモリデバイス６０４は、ＳＳＤ７０６の中へ一体化されることが可能である。ＳＳＤ７０６は、ＳＳＤ７０６をホスト（たとえば、図６のホスト６０８）と連結するＳＳＤコネクタ７０８をさらに含むことが可能である。いくつかの実装形態において、ＳＳＤ７０６のストレージ容量および／または動作速度は、メモリカード７０２のものよりも大きい。

【0089】

本開示の１つの態様によれば、３Ｄメモリデバイスは、第１の半導体構造体と、第１の半導体構造体と結合された第２の半導体とを含む。第１の半導体構造体は、ＮＡＮＤメモリストリングのアレイと、ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、半導体層と接触している絶縁層と、絶縁層の中の接触構造体とを含む。絶縁層は、接触構造体を半導体層から電気的に絶縁する。第２の半導体構造体は、トランジスタを含む。

【0090】

いくつかの実装形態において、第１の半導体構造体は、絶縁層を通る第２の接触構造体をさらに含む。絶縁層は、横方向に半導体層と接触しており、接触構造体および第２の接触構造体を互いに絶縁している。絶縁層は、接触構造体および第２の接触構造体を半導体層から絶縁している。

【0091】

いくつかの実装形態において、半導体層は、第１の半導体構造体のコア領域にある第１の部分と、第１の半導体構造体の非アレイ領域にある第２の部分とを含む。いくつかの実装形態において、絶縁層は、第１の半導体構造体の非アレイ領域に位置付けされており、半導体層の第１の部分および第２の部分を互いに絶縁している。

【0092】

いくつかの実装形態において、半導体層は、第１の半導体構造体のコア領域に位置付けされており、絶縁層は、第１の半導体構造体の階段領域に位置付けされている。

【0093】

いくつかの実装形態において、半導体層は、第１の半導体構造体のコア領域に位置付けされており、絶縁層は、非アレイ領域において、第１の半導体構造体の階段領域の外側に位置付けされている。

【0094】

いくつかの実装形態において、絶縁層は、誘電材料を含む。

【0095】

いくつかの実装形態において、絶縁層は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む。

【0096】

いくつかの実装形態において、絶縁層の面積は、複数の接触構造体が形成されている面積よりも大きく、非アレイ領域よりも小さいかまたはそれに等しい。

【0097】

いくつかの実装形態において、半導体層および絶縁層は、１００ｎｍから６００ｎｍの範囲にある同じ厚さを有している。

【0098】

いくつかの実装形態において、半導体層は、ドープされたポリシリコンを含む。

【0099】

いくつかの実装形態において、半導体層の面積は、すべてのＮＡＮＤメモリストリングが形成されている面積よりも大きいかまたはそれに等しい。

【0100】

いくつかの実装形態において、第１の半導体構造体は、パッドアウト相互接続層をさらに含み、第２の半導体構造体は、基板をさらに含む。

【0101】

本開示の別の態様は、コア領域および非アレイ領域を有する第１の半導体構造体を含む３Ｄメモリデバイスを提供する。第１の半導体構造体は、コア領域のサブ領域にあるＮＡＮＤメモリストリングのアレイと、ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、非アレイ領域にある絶縁層と、絶縁層の中の、および、非アレイ領域の別のサブ領域の中の複数の接触構造体とを含む。絶縁層は、接触構造体を半導体層から電気的に絶縁する。また、３Ｄメモリデバイスは、第１の半導体層と結合された第２の半導体構造体を含む。第２の半導体構造体は、トランジスタを含む。

【0102】

いくつかの実装形態において、絶縁層の面積は、他のサブ領域の面積に等しいかまたはそれよりも大きく、非アレイ領域の面積よりも小さいかまたはそれに等しく、絶縁層は、接触構造体を互いに絶縁する。

【0103】

いくつかの実装形態において、半導体層の面積は、サブ領域の面積に等しいかまたはそれよりも大きい。

【0104】

いくつかの実装形態において、絶縁層は、誘電材料を含む。

【0105】

いくつかの実装形態において、絶縁層は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む。

【0106】

いくつかの実装形態において、半導体層および絶縁層は、１００ｎｍから６００ｎｍの範囲にある同じ厚さを有している。

【0107】

いくつかの実装形態において、半導体層は、ドープされたポリシリコンを含む。

【0108】

いくつかの実装形態において、第１の半導体構造体は、パッドアウト相互接続層をさらに含み、第２の半導体構造体は、基板をさらに含む。

【0109】

本開示の別の態様は、３Ｄメモリデバイスを形成するための方法を提供する。方法は、第１の半導体構造体および第２の半導体構造体を一緒に結合するステップを含み、第１の半導体構造体は、コア領域および非アレイ領域を有している。また、方法は、第１の半導体構造体のコア領域および非アレイ領域の上に、ドープされたアモルファスシリコン層を堆積させるステップと、非アレイ領域におけるドープされたアモルファスシリコン層の第１の部分を除去し、第１の接触部分を露出させる開口部を形成するステップと、コア領域におけるドープされたアモルファスシリコン層の第２の部分を、ドープされたポリシリコン層に変換するステップと、開口部の中に絶縁層を形成するステップと、絶縁層の中に第２の接触部分を形成するステップとを含む。第２の接触部分は、第１の接触部分と接触している。

【0110】

いくつかの実装形態において、方法は、ドープされたアモルファスシリコン層の第２の部分の変換の前に、ドープされたアモルファスシリコン層の第１の部分を、ドープされたポリシリコン部分に変換するステップをさらに含む。ドープされたアモルファスシリコン層の第１の部分を除去するステップは、ドープされたポリシリコン部分をドープされたアモルファスシリコン層から選択的に除去するステップを含む。

【0111】

いくつかの実装形態において、ドープされたアモルファスシリコン層の第１の部分を変換するステップは、ドープされたアモルファスシリコン層の第１の部分に対して局所的な熱処理を実施するステップを含む。

【0112】

いくつかの実装形態において、ドープされたアモルファスシリコン層の第２の部分を変換するステップは、ドープされたアモルファスシリコン層の第２の部分に対して別の局所的な処理を実施するステップを含む。

【0113】

いくつかの実装形態において、局所的な熱処理および他の局所的な熱処理は、それぞれのレーザーアニールプロセスをそれぞれ含む。

【0114】

いくつかの実装形態において、それぞれのレーザーアニールプロセスは、摂氏１３００度から摂氏１７００度の範囲にあるアニール温度を有しており、１００ｎｓから３００ｎｓのパルス時間をそれぞれ有する複数のレーザーパルスを含む。

【0115】

いくつかの実装形態において、ドープされたポリシリコン部分を選択的にエッチングするためのエッチング液は、アンモニアを含む。

【0116】

いくつかの実装形態において、ドープされたアモルファスシリコン層を堆積させるステップは、低温堆積プロセスおよびインサイチュドーピングプロセスを含む。

【0117】

いくつかの実装形態において、ドープされたアモルファスシリコン層は、リンまたはヒ素のうちの少なくとも１つを含むＮ型ドーパントでドープされている。

【0118】

いくつかの実装形態において、絶縁層は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、または、それらの組み合わせによって形成される。

【0119】

いくつかの実装形態において、第１の半導体構造体を形成するステップは、基板の上方にＮＡＮＤストリングのアレイおよび第１の接触部分を形成するステップと、ＮＡＮＤストリングのソース端部を露出させるために基板を薄くするステップとを含む。

【0120】

いくつかの実装形態において、ドープされたアモルファスシリコン層は、ＮＡＮＤストリングのソース端部と接触した状態になるように堆積される。

【0121】

いくつかの実装形態において、方法は、開口部を充填するように、および、ドープされたポリシリコン層の上に、絶縁材料を堆積させ、開口部の中に絶縁層を形成し、絶縁層の上に第２の絶縁層を形成するステップをさらに含む。第２の絶縁層は、コア領域および非アレイ領域にある。

【0122】

いくつかの実装形態において、方法は、第１の接触部分を露出させるために、絶縁層および第２の絶縁層の中に第２の開口部を形成するステップと、ドープされたポリシリコン層を露出させるために、第２の絶縁層の中に第３の開口部を形成するステップと、第２の開口部の中に第２の接触部分、および、第３の開口部の中に第３の接触部分を形成するステップとをさらに含む。第３の接触部分は、ドープされたポリシリコン層と接触している。

【0123】

いくつかの実装形態において、第２の開口部および第３の開口部は、同じパターニングプロセスで形成される。

【0124】

いくつかの実装形態において、方法は、第２の絶縁層の上に、第２の接触部分に導電的に接続されている第１の接触層、および、第３の接触部分に導電的に接続されている第２の接触層を形成するステップをさらに含む。第１の接触層および第２の接触層は、互いに絶縁されている。方法は、第１および第２の接触層の上にパッドアウト相互接続層を形成するステップをさらに含むことが可能である。パッドアウト相互接続層は、第１および第２の接触層に導電的に接続されているそれぞれの接触構造体を含む。

【0125】

いくつかの実装形態において、第２の半導体構造体を形成するステップは、それぞれの基板の上に周辺回路を形成するステップを含む。周辺回路は、複数のトランジスタを含む。

【0126】

いくつかの実装形態において、開口部のアスペクト比は、１／３よりも小さいかまたはそれに等しい。

【0127】

本開示の別の態様は、システムを提供する。システムは、データを記憶するように構成されているメモリデバイスを含む。メモリデバイスは、第１の半導体構造体を含み、第１の半導体構造体は、ＮＡＮＤメモリストリングのアレイと、ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、半導体層と接触している絶縁層と、絶縁層の中の接触構造体であって、絶縁層は、接触構造体を半導体層から電気的に絶縁する、接触構造体とを有しており、また、メモリデバイスは、第１の半導体構造体と結合された第２の半導体構造体を含む。第２の半導体構造体は、周辺回路を含む。また、システムは、メモリコントローラを含み、メモリコントローラは、メモリデバイスに連結されており、周辺回路を通してＮＡＮＤメモリストリングのアレイを制御するように構成されている。

【0128】

特定の実装形態の先述の説明は、さまざまな用途に関して容易に修正および／または適合されることが可能である。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実装形態の均等物の意味および範囲の中にあることが意図されている。

【0129】

本開示の幅および範囲は、上記に説明された例示的な実装形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみにしたがって定義されるべきである。

【符号の説明】

【0130】

１００ ３Ｄメモリデバイス
１０２ 第１の半導体構造体
１０３ ３Ｄメモリデバイス
１０４ 第２の半導体構造体
１０５ 第１の半導体構造体
１０６ ボンディングインターフェース
１０７ 第２の半導体構造体
１０８ コア領域
１０９ ボンディングインターフェース
１１０ 非アレイ領域
１１１ 半導体層
１１１－１ 半導体層の第１の部分
１１１－２ 半導体層の第２の部分
１１３ 絶縁部分
１１５ ＴＳＣ
１１７ ＮＡＮＤメモリストリング
１１９ パッドアウト相互接続部
１２１ 絶縁スペーサ
２００ ３Ｄメモリデバイス
２０２ 基板
２０３ 第１の半導体構造体
２０４ デバイス層
２０５ 相互接続層
２０６ ボンディング層
２０７ 第２の半導体構造体
２０８ ボンディング層
２０９ ボンディングインターフェース
２１０ 相互接続層
２１１ 半導体層
２１１－１ 半導体層の第１の部分
２１１－２ 半導体層の第２の部分
２１２ メモリスタック
２１３ 絶縁層
２１４ 第２の絶縁層
２１５ 接触構造体
２１６ パッドアウト相互接続層
２１７ ＮＡＮＤメモリストリング
２１９ パッドアウト相互接続部
２２１ 第１の接触層
２２３ 第２の接触層
２２５ 絶縁部分
２２７ 第３の絶縁層
２３１ ボンディング接触部
２３３ ボンディング接触部
２３７ ワードライン接触部
２３９ ゲート導体層
２４０ 誘電体層
２４１ 接触部
３０２ 基板
３０４ デバイス層
３０５ 相互接続層
３０６ ボンディング層
３０８ ボンディング層
３０９ ボンディングインターフェース
３１０ 相互接続層
３１１ ドープされたポリシリコン層
３１１－１ ドープされたポリシリコン層の第１の部分
３１１－２ ドープされたポリシリコン層の第２の部分
３１２ アレイスタック
３１３ 第１の絶縁層
３１３ａ 第１の開口部
３１４ 第２の絶縁層
３１５ 接触構造体
３１５－１ 第１の接触部分
３１５－２ 第２の接触部分
３１７ ＮＡＮＤメモリストリング
３２０ ドープされたアモルファスシリコン層
３２０ａ ドープされたアモルファスシリコン層の第１の部分
３２０ｂ ドープされたアモルファスシリコン層の第２の部分
３２０ｃ ドープされたアモルファスシリコン層の第３の部分
３２１ 第１の接触層
３２３ 第２の接触層
３２５ 開口部
３２７ 第１の誘電体層
３２９ 第２の誘電体層
３３１ 第１のボンディング接触部
３３３ 第２のボンディング接触部
３３９ ゲート導体層
３４０ 誘電体層
３４１ 第３の接触部分
３５０ 半導体構造体
３５２ パターニングされたフォトレジスト層
３５４ 開口部
３５６ 開口部
３５８ 第３の開口部
３６０ 第２の開口部
３６２ 接触材料層
３６４ パターニングされたフォトレジスト層
３６６ 開口部
３６８ パターニングされたフォトレジスト層
３７０ 開口部
４０４ 第２のパターニングされたフォトレジスト層
４０６ 開口部
４０８ フォトレジスト部分
６００ システム
６０２ メモリシステム
６０４ メモリデバイス
６０６ メモリコントローラ
６０８ ホスト
７０２ メモリカード
７０４ メモリカードコネクタ
７０６ ＳＳＤ
７０８ ＳＳＤコネクタ

【図1A】

【図1B】

【図1C】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3J】

【図3K】

【図3L】

【図3M】

【図3N】

【図4A】

【図4B】

【図5】

【図6】

【図7A】

【図7B】

【手続補正書】

【提出日】2023-09-12

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

第１の半導体構造体であって、
ＮＡＮＤメモリストリングのアレイと、
前記ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、
前記半導体層と接触している絶縁層と、
前記絶縁層の中の接触構造体であって、前記絶縁層は、前記接触構造体を前記半導体層から電気的に絶縁する、接触構造体と
を含む、第１の半導体構造と、
トランジスタを含む、前記第１の半導体構造体と結合された第２の半導体構造体と、
を含む、３次元（３Ｄ）メモリデバイス。

【請求項2】

前記第１の半導体構造体は、前記絶縁層を通る第２の接触構造体をさらに含み、
前記絶縁層は、横方向に前記半導体層と接触しており、前記接触構造体および前記第２の接触構造体を互いに絶縁しており、
前記絶縁層は、前記接触構造体および前記第２の接触構造体を前記半導体層から絶縁している、請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記半導体層は、前記第１の半導体構造体のコア領域にある第１の部分と、前記第１の半導体構造体の非アレイ領域にある第２の部分とを含み、
前記絶縁層は、前記第１の半導体構造体の前記非アレイ領域に位置付けされており、前記半導体層の前記第１の部分および前記第２の部分を互いに絶縁している、請求項１に記載の３Ｄメモリデバイス。

【請求項4】

前記半導体層は、前記第１の半導体構造体のコア領域に位置付けされており、
前記絶縁層は、前記第１の半導体構造体の階段領域に位置付けされている、請求項３に記載の３Ｄメモリデバイス。

【請求項5】

前記半導体層は、前記第１の半導体構造体のコア領域に位置付けされており、
前記絶縁層は、前記非アレイ領域において、前記第１の半導体構造体の階段領域の外側に位置付けされている、請求項３に記載の３Ｄメモリデバイス。

【請求項6】

前記絶縁層は、誘電材料を含む、請求項１に記載の３Ｄメモリデバイス。

【請求項7】

前記絶縁層は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含む、請求項１に記載の３Ｄメモリデバイス。

【請求項8】

前記絶縁層の面積は、複数の接触構造体が形成されている面積よりも大きく、前記非アレイ領域よりも小さいかまたはそれに等しい、請求項１に記載の３Ｄメモリデバイス。

【請求項9】

前記半導体層および前記絶縁層は、１００ｎｍから６００ｎｍの範囲にある同じ厚さを有している、請求項１に記載の３Ｄメモリデバイス。

【請求項10】

前記半導体層は、ドープされたポリシリコンを含む、請求項１に記載の３Ｄメモリデバイス。

【請求項11】

第１の半導体構造体および第２の半導体構造体を一緒に結合するステップであって、前記第１の半導体構造体は、コア領域および非アレイ領域を含む、ステップと、
前記第１の半導体構造体の前記コア領域および前記非アレイ領域の上に、ドープされたアモルファスシリコン層を堆積させるステップと、
前記非アレイ領域における前記ドープされたアモルファスシリコン層の第１の部分を除去し、第１の接触部分を露出させる開口部を形成するステップと、
前記コア領域における前記ドープされたアモルファスシリコン層の第２の部分を、ドープされたポリシリコン層に変換するステップと、
前記開口部の中に絶縁層を形成するステップと、
前記絶縁層の中に第２の接触部分を形成するステップであって、前記第２の接触部分は、前記第１の接触部分と接触している、ステップと、
を含む、３次元（３Ｄ）メモリデバイスを形成するための方法。

【請求項12】

前記ドープされたアモルファスシリコン層の前記第２の部分の変換の前に、前記ドープされたアモルファスシリコン層の前記第１の部分を、ドープされたポリシリコン部分に変換するステップをさらに含み、前記ドープされたアモルファスシリコン層の前記第１の部分を除去するステップは、
前記ドープされたポリシリコン部分を前記ドープされたアモルファスシリコン層から選択的に除去するステップを含む、請求項１１に記載の方法。

【請求項13】

前記ドープされたアモルファスシリコン層の前記第１の部分を変換するステップは、前記ドープされたアモルファスシリコン層の前記第１の部分に対して局所的な熱処理を実施するステップを含む、請求項１１に記載の方法。

【請求項14】

前記ドープされたアモルファスシリコン層の前記第２の部分を変換するステップは、前記ドープされたアモルファスシリコン層の前記第２の部分に対して別の局所的な処理を実施するステップを含む、請求項１１に記載の方法。

【請求項15】

前記局所的な熱処理および他の局所的な熱処理は、それぞれのレーザーアニールプロセスをそれぞれ含む、請求項１３に記載の方法。

【請求項16】

前記それぞれのレーザーアニールプロセスは、摂氏１３００度から摂氏１７００度の範囲にあるアニール温度を有しており、１００ｎｓから３００ｎｓのパルス時間をそれぞれ有する複数のレーザーパルスを含む、請求項１５に記載の方法。

【請求項17】

前記絶縁層は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、または、それらの組み合わせによって形成される、請求項１１に記載の方法。

【請求項18】

前記開口部を充填するように、および、前記ドープされたポリシリコン層の上に、絶縁材料を堆積させ、前記開口部の中に前記絶縁層を形成し、前記絶縁層の上に第２の絶縁層を形成するステップをさらに含み、前記第２の絶縁層は、前記コア領域および前記非アレイ領域にある、請求項１１に記載の方法。

【請求項19】

前記第１の接触部分を露出させるために、前記絶縁層および前記第２の絶縁層の中に第２の開口部を形成するステップと、
前記ドープされたポリシリコン層を露出させるために、前記第２の絶縁層の中に第３の開口部を形成するステップと、
前記第２の開口部の中に前記第２の接触部分、および、前記第３の開口部の中に第３の接触部分を形成するステップであって、前記第３の接触部分は、前記ドープされたポリシリコン層と接触しており、前記第２の開口部および前記第３の開口部は、同じパターニングプロセスで形成される、ステップと、
をさらに含む、請求項１８に記載の方法。

【請求項20】

データを記憶するように構成されているメモリデバイスであって、
前記メモリデバイスは、
第１の半導体構造体であって、
ＮＡＮＤメモリストリングのアレイと、
前記ＮＡＮＤメモリストリングのアレイのソース端部と接触している半導体層と、
前記半導体層と接触している絶縁層と、
前記絶縁層の中の接触構造体であって、前記絶縁層は、前記接触構造体を前記半導体層から電気的に絶縁する、接触構造体と、を含む、第１の半導体構造体と、
周辺回路を含む、前記第１の半導体構造体と結合された第２の半導体構造体と、
メモリコントローラであって、前記メモリデバイスに連結されており、前記周辺回路を通して前記ＮＡＮＤメモリストリングのアレイを制御するように構成されている、メモリコントローラと、
を含むメモリデバイス、
を含む、システム。

【国際調査報告】