特表 2024-515667 ＦｉｎＦＥＴ構造を形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-04-10

(54)【発明の名称】ＦｉｎＦＥＴ構造を形成する方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240403BHJP

   H01L 21/28 20060101ALI20240403BHJP

   H01L 21/285 20060101ALI20240403BHJP

   H01L 29/417 20060101ALI20240403BHJP

【ＦＩ】

H01L29/78 301P

H01L29/78 301Y

H01L21/28 301S

H01L21/285 C

H01L29/50 M

H01L21/28 A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023563923

(86)(22)【出願日】2022-04-19

(85)【翻訳文提出日】2023-10-18

(86)【国際出願番号】 US2022025363

(87)【国際公開番号】W WO2022225940

(87)【国際公開日】2022-10-27

(31)【優先権主張番号】63/179,092

(32)【優先日】2021-04-23

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(71)【出願人】

【識別番号】514028776

【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】ハン，ユン

(72)【発明者】

【氏名】ランジャン，アロック

(72)【発明者】

【氏名】ヴェンツェク，ピーター

(72)【発明者】

【氏名】メッツ，アンドリュー

(72)【発明者】

【氏名】新実 寛明

【テーマコード（参考）】

4M104

5F140

【Ｆターム（参考）】

4M104AA01

4M104BB18

4M104BB25

4M104BB37

4M104CC01

4M104CC05

4M104DD03

4M104DD04

4M104DD08

4M104DD17

4M104DD23

4M104DD45

4M104DD46

4M104EE05

4M104EE09

4M104EE17

4M104GG08

4M104HH15

4M104HH16

5F140AA10

5F140BA01

5F140BB05

5F140BF05

5F140BF07

5F140BG04

5F140BG14

5F140BH06

5F140BJ08

5F140BJ25

5F140BK18

5F140BK31

5F140CC08

5F140CE07

(57)【要約】

ＦＥＴ半導体構造の製造方法が、少なくとも１つのＦＥＴの少なくとも１つのソース／ドレインコンタクトを備える基板を提供することを含み、少なくとも１つのソース／ドレインコンタクトは、少なくとも１つのＦＥＴのダミーゲートに隣接して形成される。少なくとも１つのソース／ドレインコンタクトとダミーゲートとの間のゲートスペーサの垂直側壁に対して、Ｃ５４構造を有するＴｉＳｉ_２膜が、少なくとも１つのソース／ドレインコンタクト上に直接、且つ少なくとも１つのソース／ドレインコンタクトを完全に覆うように、選択的に堆積される。ダミーゲートは置換金属ゲートに置換される。

【特許請求の範囲】

【請求項1】

ＦＥＴ半導体構造を製造する方法であって、
少なくとも１つのＦＥＴの少なくとも１つのソース／ドレインコンタクトを有する基板を提供するステップであって、前記少なくとも１つのソース／ドレインコンタクトは、前記少なくとも１つのＦＥＴのダミーゲートに隣接して形成される、ステップと、
前記少なくとも１つのソース／ドレインコンタクトと前記ダミーゲートとの間のゲートスペーサの垂直側壁に対して、前記少なくとも１つのソース／ドレインコンタクト上に直接且つ前記少なくとも１つのソース／ドレインコンタクトを完全に覆うように、Ｃ５４構造を有するＴｉＳｉ_２膜を選択的に堆積するステップと、
前記ダミーゲートを置換金属ゲートで置換するステップと、
を有する、方法。

【請求項2】

前記ＴｉＳｉ_２膜を選択的に堆積するステップは、前記ダミーゲートを前記置換金属ゲートで置換するステップの前に実施される、請求項１に記載の方法。

【請求項3】

前記ＴｉＳｉ_２膜を選択的に堆積するステップは、チタン含有前駆体ガスおよびシリコン含有前駆体ガスを含むプロセスガスに前記基板を曝すステップを含む、請求項１に記載の方法。

【請求項4】

前記チタン含有前駆体ガスは、ＴｉＣｌ_４を含む、請求項３に記載の方法。

【請求項5】

前記シリコン含有前駆体ガスは、ＳｉＨ_４、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、およびＳｉＣｌ_４のうちの少なくとも１つを含む、請求項３に記載の方法。

【請求項6】

前記プロセスガスは、ＴｉＣｌ_４およびＳｉＨ_４を含む、請求項３に記載の方法。

【請求項7】

前記プロセスガスは、Ｈ_２ガスを更に含む、請求項３に記載の方法。

【請求項8】

約１ｍＴｏｒｒと約５０ｍＴｏｒｒの間にガス圧力を維持するステップと、
約７００℃と約８００℃の間に基板温度を維持するステップと、
を更に有する、請求項３に記載の方法。

【請求項9】

前記ＴｉＳｉ_２膜を堆積するステップの後に、前記少なくとも１つのソース／ドレインコンタクト、前記ダミーゲート、前記ゲートスペーサ、および前記ＴｉＳｉ_２膜の上に、エッチストップ層を堆積するステップを更に有する、請求項１に記載の方法。

【請求項10】

前記エッチストップ層の上に誘電体を堆積するステップを更に含む、請求項９に記載の方法。

【請求項11】

前記ＴｉＳｉ_２膜を選択的に堆積するステップの前に、クリーニングプロセスを使用して、前記少なくとも１つのソース／ドレインコンタクトをクリーニングするステップを更に有する、請求項１に記載の方法。

【請求項12】

前記クリーニングプロセスは、約１００ｍＴｏｒｒと約７００ｍＴｏｒｒの間のガス圧力、約６００℃と約８００℃の間の基板温度で、約１０秒と約６０秒の間の期間にわたって、前記ソース／ドレインコンタクトを熱Ｈ２ガスに曝すステップを有する、請求項１１に記載の方法。

【請求項13】

前記クリーニングプロセスは、約１Ｔｏｒｒと約３Ｔｏｒｒの間のガス圧力、約３５℃と約１００℃の間の基板温度で、約１０秒と約６０秒の間の期間にわたって、前記ソース／ドレインコンタクトを熱ＮＨ３およびＨＦガスに曝すステップを含む、請求項１１に記載の方法。

【請求項14】

前記クリーニングプロセスは、約１Ｔｏｒｒと約３Ｔｏｒｒの間のガス圧力、約２０℃と約１００℃の間の基板温度で、約１０秒と約６０秒の間の期間にわたって、前記ソース／ドレインコンタクトを熱ＮＦ３およびＨ２ガスに曝すステップを含む、請求項１１に記載の方法。

【請求項15】

前記選択的に堆積するステップと前記置換するステップの間で、アニールステップは実施されない、請求項１に記載の方法。

【請求項16】

前記選択的に堆積するステップと前記置換するステップとの間に実施されるアニールステップを更に有する、請求項１に記載の方法。

【請求項17】

電界効果トランジスタ（ＦＥＴ）半導体デバイスであって、
少なくとも１つのＦＥＴの少なくとも１つのソース／ドレインコンタクトを含む基板であって、前記少なくとも１つのソース／ドレインコンタクトは、前記少なくとも１つのＦＥＴのゲートに隣接して形成され、前記基板の上部からラインオブサイトである上側部分および前記基板の底部からラインオブサイトである下側部分を有する、基板と、
前記少なくとも１つのソース／ドレインコンタクトの上部および底部の両方を共形に覆う、Ｃ５４構造を有するＴｉＳｉ_２膜と、
を有する、ＦＥＴ半導体デバイス。

【請求項18】

前記ソース／ドレインコンタクトは、エピタキシャルＳｉを含む、請求項１７に記載のＦＥＴ半導体デバイス。

【請求項19】

前記少なくとも１つのソース／ドレインコンタクトと前記ゲートとの間にゲートスペーサを更に有する、請求項１７に記載のＦＥＴ半導体デバイス。

【請求項20】

前記ゲートスペーサは、ＳｉＮを含む、請求項１９に記載のＦＥＴ半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本開示は２０２１年４月２３日に出願された米国仮特許出願第６３／１７９，０９２号明細書の利益を主張するものであり、その全体が参照により本明細書に組み込まれる。

【0002】

本発明は、全般的には半導体の分野に関し、より詳細にはＦＥＴ半導体デバイスの製作方法に関する。

【背景技術】

【0003】

半導体技術の進歩は、製造製作技術の連続的な改善に依存する。半導体技術の革新は、Ｆｉｎ電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスおよび積層構造（例えば、３Ｄ ＮＡＮＤデバイス）などの新しいタイプの構造の導入をもたらした。従来のＦｉｎＦＥＴプロセスフローでは、ソース／ドレイン損傷、ソース／ドレイン上に形成されるエッチストップ層残留物、および金属ゲートを形成するためのサーマルバジェット限界が、ソース／ドレイン上の低品質コンタクト、およびデバイスの電気的性能の制御されない変動をもたらす場合があることを、発明者らは認識した。加えて、５ｎｍおよびその先のノードにおける攻撃的なデバイススケーリングでは、コンタクト領域が益々減少することに起因して、従来のインテグレーション方式を使用する低コンタクト抵抗要件がデバイス性能要件を満たすことができないことを、発明者らは認識した。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示は、半導体デバイスおよび半導体デバイスの製造方法に関する。

【0005】

態様（１）は、ＦＥＴ半導体構造の製造方法を提供し、方法は、少なくとも１つのＦＥＴの少なくとも１つのソース／ドレインコンタクトを含む基板を提供することを含み、少なくとも１つのソース／ドレインコンタクトは、少なくとも１つのＦＥＴのダミーゲートに隣接して形成される。少なくとも１つのソース／ドレインコンタクトとダミーゲートとの間のゲートスペーサの垂直側壁に対して、Ｃ５４構造を有するＴｉＳｉ２膜が、少なくとも１つのソース／ドレインコンタクト上に直接且つ少なくとも１つのソース／ドレインコンタクトを完全に覆うように、選択的に堆積される。次いで、ダミーゲートは置換金属ゲートに置換される。

【0006】

態様（２）は、ＴｉＳｉ２膜を選択的に堆積することが、ダミーゲートを置換金属ゲートで置換することの前に実施される、態様（１）に記載の方法を含む。

【0007】

態様（３）は、ＴｉＳｉ２膜を選択的に堆積することが、基板をチタン含有前駆体ガスおよびシリコン含有前駆体ガスを含むプロセスガスに曝すことを含む、態様（１）に記載の方法を含む。

【0008】

態様（４）は、チタン含有前駆体ガスがＴｉＣｌ４を含む、態様（３）に記載の方法を含む。

【0009】

態様（５）は、シリコン含有前駆体ガスが、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、およびＳｉＣｌ４のうちの少なくとも１つを含む、態様（３）に記載の方法を含む。

【0010】

態様（６）は、プロセスガスが、ＴｉＣｌ４およびＳｉＨ４を含む、態様（３）に記載の方法を含む。

【0011】

態様（７）は、プロセスガスが、Ｈ２ガスを更に含む、態様（３）に記載の方法を含む。

【0012】

態様（８）は、ガス圧力を、約１ｍＴｏｒｒ～約５０ｍＴｏｒｒまたは約５ｍＴｏｒｒ～約２０ｍＴｏｒｒに維持し、基板温度を、約７００℃～約８００℃に維持することを更に含む、態様（３）に記載の方法を含む。

【0013】

態様（９）は、ＴｉＳｉ２膜を堆積した後に、少なくとも１つのソース／ドレインコンタクト、ダミーゲート、ゲートスペーサ、およびＴｉＳｉ２膜の上にエッチストップ層を堆積することを更に含む、態様（１）に記載の方法を含む。

【0014】

態様（１０）は、エッチストップ層の上に誘電体を堆積することを更に含む、態様（９）の方法を含む。

【0015】

態様（１１）は、ＴｉＳｉ２膜を選択的に堆積することの前にクリーニングプロセスを使用して少なくとも１つのソース／ドレインコンタクトをクリーニングすることを更に含む、態様（１）に記載の方法を含む。

【0016】

態様（１２）は、クリーニングプロセスが、約１００ｍＴｏｒｒ～約７００ｍＴｏｒｒのガス圧力で、約６００℃～約８００℃の基板温度で、約１０秒～約６０秒の期間にわたって、ソース／ドレインコンタクトを熱Ｈ２ガスに曝すことを含む、態様（１１）に記載の方法を含む。

【0017】

態様（１３）は、クリーニングプロセスが、約１Ｔｏｒｒ～約３Ｔｏｒｒのガス圧力で、約３５℃～約１００℃の基板温度で、約１０秒～約６０秒の期間にわたって、ソース／ドレインコンタクトを熱ＮＨ３およびＨＦガスに曝すことを含む、態様（１１）に記載の方法を含む。

【0018】

態様（１４）は、クリーニングプロセスが、約１Ｔｏｒｒ～約３Ｔｏｒｒのガス圧力で、約２０℃～約１００℃の基板温度で、約１０秒～約６０秒の期間にわたって、ソース／ドレインコンタクトを熱ＮＦ３およびＨ２ガスに曝すことを含む、態様（１１）に記載の方法を含む。

【0019】

態様（１５）は、選択的に堆積する工程と置換する工程との間にアニール工程が実施されない、態様（１）に記載の方法を含む。

【0020】

態様（１６）は、選択的に堆積する工程と置換する工程との間に実施されるアニール工程を更に含む、態様（１）に記載の方法を含む。

【0021】

態様（１７）は、少なくとも１つのＦＥＴの少なくとも１つのソース／ドレインコンタクトを含む基板であって、少なくとも１つのソース／ドレインコンタクトは、少なくとも１つのＦＥＴのゲートに隣接して形成され、基板の上からラインオブサイトである上側部分および基板の底からラインオブサイトである下側部分を含む、基板、を含むＦＥＴ半導体デバイスを含む。Ｃ５４構造を有するＴｉＳｉ２膜が、少なくとも１つのソース／ドレインコンタクトの上部および底部の両方をコンフォーマルに覆う。

【0022】

態様（１８）は、ソース／ドレインコンタクトがエピタキシャルＳｉを含む、態様（１７）に記載のＦＥＴを含む。

【0023】

態様（１９）は、少なくとも１つのソース／ドレインコンタクトとゲートとの間にゲートスペーサを更に含む、態様（１７）に記載のＦＥＴを含む。

【0024】

態様（２０）は、ゲートスペーサがＳｉＮを含む、態様（１９）に記載のＦＥＴを含む。

【0025】

この「発明の概要」セクションは、本開示または特許請求の範囲の開示の全ての実施形態および／または段階的に新規な態様を指定するものではないことに留意されたい。むしろ、「発明の概要」は、様々な実施形態と、これに対応する、従来技術に対する新規点とについての、予備的説明を提供するに過ぎない。本開示および実施形態の追加の詳細および／または予想される観点については、読者は、以下で更に議論される、本開示の「発明を実施するための形態」セクションおよび対応する図面を参照されたい。

【0026】

本開示の態様は、添付図面と併せて以下の詳細な説明を読むことで最もよく理解される。業界の標準的な慣行に従い、様々な特徴が縮尺通りに描かれていないことに留意されたい。実際、様々な特徴の寸法が、議論を明確にするために拡大または縮小されている場合がある。

【図面の簡単な説明】

【0027】

【図1】ＦｉｎＦＥＴ製造のための従来方法を、本開示の例示的実施形態によるＦｉｎＦＥＴ製造方法と比較したものを示す。

【図2】本開示の例示的実施形態によるＦｉｎＦＥＴ構造の概略図を示す。

【図3A-3J】ＦｉｎＦＥＴを製造する従来方法の様々なプロセス工程を示す。

【図4A-4H】本開示の例示的実施形態による、ＦｉｎＦＥＴを製造する新規な方法の様々なプロセス工程を示す。

【図5A-5B】従来のＦｉｎＦＥＴ構造を、本開示の例示的実施形態によるＦｉｎＦＥＴ構造と比較したものを示す。

【発明を実施するための形態】

【0028】

以下の開示は、提供される主題の様々な特徴を実現するための多数の様々な実施形態または実施例を提供する。本開示を簡略化するために、構成要素および配置の具体例を以下に記述する。当然のことながら、これらは単なる例に過ぎず、限定することを意図するものではない。例えば、以下に続く説明における第２の特徴の上方または上での第１の特徴の形成は、第１の特徴と第２の特徴とが直接接触して形成される実施形態を含んでもよく、また、第１の特徴と第２の特徴とが直接接触し得ないように、第１の特徴と第２の特徴との間に追加の特徴が形成され得る実施形態を含んでもよい。加えて、本開示は、様々な実施例において参照番号および／または文字を繰り返す場合がある。この繰り返しは、簡潔さおよび明瞭さを目的としており、それ自体が、議論する様々な実施形態および／または構成間の関係について言及するものではない。更に、本明細書では、説明を簡単にするために、「上部」、「下部」、「下」、「下方」、「より下」、「上方」、「より上」などの空間的に相対的な用語を使用して、図に示すような１つの要素または特徴の、別の要素または特徴に対する関係を説明する場合がある。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の向き（９０度回転された、または他の向き）であってよく、本明細書で用いる空間的に相対的な記述子も同様に適宜解釈されてもよい。

【0029】

本発明は、ＦＥＴ半導体構造を回路支持基板上に製作するための様々な例示的プロセスの観点で説明されることになる。これら製造プロセスは、回路支持基板に、プレーナＦＥＴ半導体デバイス、ＦｉｎＦＥＴ半導体デバイス、または両方のタイプの半導体デバイスを製作するために使用され得る。

【0030】

図１は、従来のゲートファーストＦｉｎＦＥＴ製造プロセス３００用のプロセスフローを、本発明の一実施形態によるＦｉｎＦＥＴ製造方法４００と比較したものを示す。従来のＦｉｎＦＥＴ製造は、工程３Ａ～３Ｊで表され、工程３Ｇ～３Ｉにおいてソース／ドレインコンタクト上にチタンシリサイド（ＴｉＳｉ_２）膜を形成する前に、工程３Ｄにおける置換金属ゲート（ＲＭＧ）の形成を含む。ＴｉＳｉ_２膜の形成は、工程３Ｇにおけるソース／ドレインコンタクトのエピタキシャルＳｉ上へのＴｉ金属の非選択的な物理蒸着法（ＰＶＤ）と、それに続く、工程３ＨにおけるＴｉ金属上へのＴｉＮライナの堆積と、その後の、工程３Ｉにおけるアニールの実施によりＴｉ金属がソース／ドレインコンタクトにおけるＳｉと反応して低抵抗チタンシリサイド（すなわち、Ｃ５４構造を有するＴｉＳｉ_２）が形成されることにより実現される。Ｔｉ金属ＰＶＤは、ラインオブサイト堆積方法であり、したがって、Ｔｉ金属堆積は、ソース／ドレインコンタクト上へのラップアラウンド堆積には使用することができない。従来のＦｉｎＦＥＴに関連する追加の詳細が、対応して番号を付けた図３Ａ～図３Ｊを参照して論じられる。

【0031】

従来のＦｉｎＦＥＴ製造方法には、残留したコンタクトエッチストップ層（ＣＥＳＬ）ＳｉＮ、反応性イオンエッチング（ＲＩＥ）後の損傷を受けたエピタキシャルＳｉ、金属コンタクト領域の減少、および（ＷＦ）材料のサーマルバジェットに起因した、熱アニールによるＴｉＳｉ_２の部分的形成などの、ＴｉＳｉ_２形成の低品質につながり得る複数の潜在的に厄介な課題がある。

【0032】

対照的に、本開示の実施形態は、図１の例示的プロセス工程４Ａ～４Ｈで示すように、ソース／ドレインコンタクト上にチタンシリサイド膜が形成された後にＲＭＧが形成されるＦｉｎＦＥＴ製造方法を提供する。これらの工程に関連する追加の詳細が、対応して番号を付けた図４Ａ～図４Ｈを参照して論じられる。チタンシリサイドは、Ｃ５４構造を有する完全に形成されたＴｉＳｉ_２膜として堆積でき、それにより、その後のアニールは任意になる。チタンシリサイドは、例えば、チタン含有前駆体ガスおよびシリコン含有前駆体ガスを含むプロセスガスに基板を曝すことにより、ソース／ドレインコンタクト上に選択的に堆積され得る。例えば、プロセスガスは、ＳｉＨ_４およびＴｉＣｌ_４を含むことができる。

【0033】

本開示の実施形態は、従来の方法と比較して大幅に改善された界面品質を伴って、一工程の、ソース／ドレインコンタクト上へのラップアラウンドＴｉＳｉ_２膜形成を提供する。ＴｉＳｉ_２膜は、低い電気抵抗で完全に形成され、ソース／ドレインコンタクトからのＳｉ拡散に依存していない。本方法は、エピタキシャルＳｉソース／ドレインコンタクトへの損傷を排除し、ソース／ドレインコンタクト上に形成されるエッチストップ層残留物の形成を排除し、ソース／ドレインコンタクト抵抗を減らす、新規な統合されたプロセスフローを可能にする。

【0034】

図２は、ＦｉｎＦＥＴを概略的に示す。ＦｉｎＦＥＴは、フィン２０１、フィン２０１上のエピタキシャルＳｉソース／ドレイン（Ｓ／Ｄ）コンタクト２０３、フィン２０１上のゲート誘電体２０５、およびゲート誘電体２０５上の金属ゲート２０７を含む。フィン断面Ａ－Ａ’が、エピタキシャルＳｉソース／ドレイン２０３およびフィン２０１を横断するように示され、ゲート断面Ｂ－Ｂ’が、フィン２０１の長さに沿って示される。ＦｉｎＦＥＴを横切るフィン断面図およびゲート断面図が、図３Ａ～図３Ｊおよび図４Ａ～図４Ｈに示され、本明細書において後述される。

【0035】

図３Ａ～図３Ｊは、ゲートファーストプロセスによりＦｉｎＦＥＴを形成する従来の方法を概略的に示す。図３Ａ～図３Ｊの各々が、図２のＢ－Ｂ’のようなゲート断面図である上図、および図２のＡ－Ａ’のようなフィン断面図である下図を含む。図２のＦｉｎＦＥＴとは異なり、図３Ａ～図３Ｊのゲート断面図は３つの隣接するゲートを示し、フィン断面図は２つの隣接するＳ／Ｄコンタクトを示す。図３Ａは、Ｓ／Ｄコンタクト３０１、ゲートスペーサ３０３、ダミーゲート３０５、コンタクト孔３０６、およびフィン３０７を示す。例えば、Ｓ／Ｄコンタクト３０１はエピタキシャルＳｉを含むことができ、フィン３０７はＳｉを含むことができ、ゲートスペーサ３０３はＳｉＮを含むことができ、および／またはダミーゲート３０５はポリＳｉを含むことができる。図３Ａ～図３Ｊのフィン断面図は、Ｓ／Ｄコンタクト３０１が、互いに物理的に接続されて２つのフィンデバイスに対して共通のＳ／Ｄを形成することを示す一方で、Ｓ／Ｄコンタクト３０１は、互いに分離されて、対応する単一のフィンデバイスに関連付けられてもよい。

【0036】

図３Ｂは、コンフォーマルなエッチストップ層（ＥＳＬ）３０９の堆積後のＦｉｎＦＥＴを示す。図示するように、ＥＳＬ ３０９は、上述したような共通Ｓ／ＤへのＳ／Ｄコンタクト３０１の物理的接続に起因して堆積ガスに曝されない中間領域を除いて、Ｓ／Ｄコンタクト３０１の下向きの面上に堆積される。単一のＳ／Ｄコンタクト、または互いに物理的に分離された隣接するＳ／Ｄコンタクトを含む実施形態では、ＥＳＬ ３０９は、ＥＳＬを堆積するためのガス環境に曝される全ての下向きの面上に堆積される。一実施例では、ＥＳＬ ３０９はＳｉＮを含むことができる。

【0037】

図３Ｃは、ＥＳＬ ３０９上への誘電体３１１層のブランケット堆積後のＦｉｎＦＥＴを示し、これによりコンタクト孔３０６は充填される。

【0038】

図３Ｄは、平坦化し、ダミーゲート３０５を置換金属ゲート（ＲＭＧ）３１３で置換した後のＦｉｎＦＥＴを示す。

【0039】

図３Ｅは、コンタクト孔３０６内のＥＳＬ ３０９を露出させる異方性酸化物エッチング後のＦｉｎＦＥＴを示す。

【0040】

図３Ｆは、コンタクト孔３０６内のＳ／Ｄコンタクト３０１を露出させる異方性窒化物エッチング後のＦｉｎＦＥＴを示す。

【0041】

図３Ｇは、Ｔｉ金属３１５を、側壁ではなくＳ／Ｄコンタクト３０１上にだけに堆積するＰＶＤによる、コンタクト孔３０６内へのＴｉ金属３１５の堆積後のＦｉｎＦＥＴを示す。

【0042】

図３Ｈは、コンタクト孔３０６内へのＴｉＮ層３１７のコンフォーマルな堆積後のＦｉｎＦＥＴを示す。

【0043】

図３Ｉは、Ｔｉ金属３１５とエピタキシャルＳｉ Ｓ／Ｄコンタクト３０１のＳｉとの反応によりＴｉＳｉ_２層３１９を形成するアニール後のＦｉｎＦＥＴを示す。

【0044】

図３Ｊは、コンタクト孔３０６を金属３２１で充填した後のＦｉｎＦＥＴを示す。

【0045】

図４Ａ～図４Ｈは、本開示の一実施形態によるゲートラストプロセスによるＦｉｎＦＥＴを形成する方法を概略的に示す。図４Ａ～図４Ｈの各々が、図２のＢ－Ｂ’のようなゲート断面図である上図、および図２のＡ－Ａ’のようなフィン断面図である下図を含む。図２のＦｉｎＦＥＴとは異なり、図４Ａ～図４Ｊのゲート断面図は３つの隣接するゲートを示し、フィン断面図は２つの隣接するＳ／Ｄコンタクトを示す。図４Ａは、Ｓ／Ｄコンタクト４０１、ゲートスペーサ４０３、ダミーゲート４０５、コンタクト孔４０６、およびフィン４０７を示す。例えば、Ｓ／Ｄコンタクト４０１はエピタキシャルＳｉを含むことができ、フィン４０７はＳｉを含むことができ、ゲートスペーサ４０３はＳｉＮを含むことができ、および／またはダミーゲート４０５はポリＳｉを含むことができる。図４Ａ～図４Ｈのフィン断面図は、Ｓ／Ｄコンタクト４０１が、互いに物理的に接続されて２つのフィンデバイスに対して共通のＳ／Ｄを形成することを示す一方で、Ｓ／Ｄコンタクト４０１は、互いに分離されて、対応する単一のフィンデバイスに関連付けられてもよい。

【0046】

エピタキシャルＳｉ Ｓ／Ｄコンタクト４０１の表面は、クリーニングプロセスを用いて、いかなるＳｉＯ_２も除去されるようにクリーニングされてもよい。ＳｉＯ_２とＳｉＮゲートスペーサ４０３との間で良好な選択性を提供するクリーニングプロセスが使用されてもよい。クリーニングプロセスは、その後の、エピタキシャルＳｉ上へのＴｉＳｉ_２膜の良好な堆積を促進する。一実施例では、クリーニングプロセスは、約６００ｍＴｏｒｒ～約７００ｍＴｏｒｒのガス圧力での熱Ｈ_２ガスへの曝露、約７００℃～約８００℃の基板温度、および約１０秒～約３０秒間の期間を含み得る。別の実施例では、クリーニングプロセスは、約１００ｍＴｏｒｒ～約７００ｍＴｏｒｒのガス圧力での熱Ｈ_２ガスへの曝露、約６００℃～約８００℃の基板温度、および約１０秒～約６０秒間の期間を含み得る。別の実施例では、クリーニングプロセスは、約１Ｔｏｒｒ～約３Ｔｏｒｒのガス圧力での熱ＮＨ_３およびＨＦガスへの曝露、約３５℃～約１００℃の基板温度、および約１０秒～約３０秒間の期間、または代わりに約１０秒～約６０秒間の期間を含み得る。更に別の実施例では、クリーニングプロセスは、約１Ｔｏｒｒ～約３Ｔｏｒｒのガス圧力での熱ＮＦ_３およびＨ_２ガスへの曝露、約２０℃～約１００℃の基板温度、および約１０秒～約３０秒間の期間、または代わりに約１０秒～約６０秒間の期間を含み得る。

【0047】

図４Ｂは、Ｓ／Ｄコンタクト４０１とダミーゲート４０５との間のゲートスペーサ４０３の垂直側壁に対して、Ｃ５４構造を有するＴｉＳｉ_２膜４０９をＳ／Ｄコンタクト４０１の上に直接且つＳ／Ｄコンタクト４０１を完全に覆うように、選択的に堆積した後のＦｉｎＦＥＴを示す。重要なことに、ＴｉＳ_２膜４１９は、Ｃ５４構造を有する完全に形成されたＴｉＳｉ_２膜４１９として堆積でき、それにより、その後のアニールは任意になる。ＴｉＳｉ_２膜４１９は、基板の上からはラインオブサイトではない下面を含むＳ／Ｄコンタクト４０１の周りを包み込む。選択的堆積は、基板を、チタン含有前駆体ガスおよびシリコン含有前駆体ガスを含むプロセスガスに曝すことを含むことができる。例えば、チタン含有前駆体ガスは、ＴｉＣｌ_４を含むことができる。例えば、シリコン含有前駆体ガスは、ＳｉＨ_４、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、またはＳｉＣｌ_４を含むことができる。一実施例では、プロセスガスは、ＳｉＨ_４およびＴｉＣｌ_４を含むことができる。プロセスガスは、Ｈ_２ガスを更に含んでもよい。ガス圧力は、例えば、約１ｍＴｏｒｒ～約５０ｍＴｏｒｒ、または約５ｍＴｏｒｒ～約２０ｍＴｏｒｒであり得る。基板温度は、例えば、約７００℃～約８００℃であり得る。

【0048】

図４Ｃは、コンフォーマルなエッチストップ層（ＥＳＬ）４０９の堆積後のＦｉｎＦＥＴを示す。図示するように、ＥＳＬ ４０９は、上述したような共通Ｓ／ＤへのＳ／Ｄコンタクト４０１の物理的接続に起因して堆積ガスに曝されない中間領域を除いて、Ｓ／Ｄコンタクト４０１の下向きの面上に堆積される。単一のＳ／Ｄコンタクト、または互いに物理的に分離された隣接するＳ／Ｄコンタクトを含む実施形態では、ＥＳＬ ４０９は、ＥＳＬを堆積するためのガス環境に曝される全ての下向きの面上に堆積される。一実施例では、ＥＳＬ ４０９はＳｉＮを含むことができる。

【0049】

図４Ｄは、コンタクト孔４０６を充填する誘電体４１１層のブランケット堆積後のＦｉｎＦＥＴを示す。

【0050】

図４Ｅは、ダミーゲート４０５を置換金属ゲート（ＲＭＧ）４１３で置換した後のＦｉｎＦＥＴを示す。一実施例では、置換は、化学機械平坦化（ＣＭＰ）を使用して構造をＥＳＬ ４０９まで平坦化することと、ダミーゲート４０５を露出させるパターン形成されたマスクを形成することと、プラズマエッチングプロセスによりダミーゲート４０５（例えば、ポリＳｉ）を除去することにより凹状のフィーチャを形成することと、凹状のフィーチャ内にコンフォーマルな高ｋ誘電体層（図示せず）を堆積することと、凹状のフィーチャをタングステン（Ｗ）金属で部分的に充填することと、凹状のフィーチャの残りの部分をＳｉＮで充填することと、により実施されてもよい。

【0051】

図４Ｆは、コンタクト孔４０６内のＥＳＬ ４０９を露出させる異方性エッチング後のＦｉｎＦＥＴを示す。

【0052】

図４Ｇは、コンタクト孔４０６内のＳ／Ｄコンタクト４０１上のＴｉＳｉ_２膜４１９を露出させる異方性エッチング後のＦｉｎＦＥＴを示す。

【0053】

図４Ｈは、コンタクト孔４０６を金属４１５で充填した後のＦｉｎＦＥＴを示す。図から分かるように、ＴｉＳｉ_２膜４０９が堆積された後、ダミーゲート４０５はＲＭＧ ４１４で置換されるので、ＦｉｎＦＥＴは、Ｓ／Ｄコンタクト４０１の（フィン４０７に接触する周辺部の部分を除く）全ての周辺部の周りにＴｉＳｉ_２膜４０９が堆積されている。Ｓ／Ｄコンタクト４０１上へのＴｉＳｉ_２膜４０９のこの直接形成により、界面品質が改善し、増加した接触領域によりコンタクト抵抗が低減され、ＴｉＳｉ_２膜４０９の高い熱安定性に起因してサーマルバジェットの懸念が緩和され得る。

【0054】

したがって、本明細書で論じられるデバイスおよびその変型形態はシステムと見なすことができることが理解できる。一実施形態では、ＦＥＴ半導体デバイスは、少なくとも１つのＦＥＴの少なくとも１つのソース／ドレインコンタクトを含む基板であって、少なくとも１つのソース／ドレインコンタクトは、少なくとも１つのＦＥＴのゲートに隣接して形成されている、基板と、少なくとも１つのソース／ドレインコンタクトとゲートとの間のゲートスペーサの垂直側壁に対して、少なくとも１つのソース／ドレインコンタクト上に直接存在し且つ少なくとも１つのソース／ドレインコンタクトを完全に覆うＣ５４構造を有するＴｉＳｉ２膜と、を備える。このようなシステムの一実施例が図４Ｈに示される。

【0055】

図５Ａは、従来のＦｉｎＦＥＴ製造方法から生じる構造の概略図である。図示するように、構造は、反応性イオンエッチング（ＲＩＥ）プロセス後に、残っているコンタクトエッチストップ層（ＣＥＳＬ）ＳｉＮ ３８７、および損傷を受けたエピタキシャルＳｉ ３８１を含む。ＴｉＳｉ_２層３８５は、（ＷＦ）材料の低いサーマルバジェットに起因して部分的にだけ形成されている。更に、ＴｉＳｉ_２は、減少した金属コンタクト領域３８３を有する。図５Ｂは、本明細書で開示される実施形態によるＦｉｎＦＥＴ製造方法から生じる構造の概略図であり、図４Ａ～図４Ｈで論じたように、ＲＭＧは、ソース／ドレインコンタクト上にチタンシリサイド膜を形成した後に形成される。図示するように、ＴｉＳｉ_２膜４１９は、基板の上部からラインオブサイトではない下部４１９’も併せて、完全に形成されている。これは、低い電気抵抗を可能にし、ソース／ドレインコンタクトからのＳｉ拡散に依存していない。更に、開示された方法は、エピタキシャルＳｉソース／ドレインコンタクトへの損傷を排除し、ソース／ドレインコンタクト上に形成されるエッチストップ層残留物の形成を排除し、ソース／ドレインコンタクト抵抗を減らす。

【0056】

前述の説明では、処理システムの特定の形状、並びにそこで使用される様々な構成要素およびプロセスの説明など、具体的な詳細について記載してきた。しかしながら、本発明の技術がこれらの具体的な詳細事項とは異なる他の実施形態で実施されてよいこと、およびそのような詳細事項は説明目的であって本発明を限定するものではないことを理解されたい。本明細書で開示される実施形態について、添付の図面を参照して説明してきた。同様に、説明目的のため、完全な理解が得られるように、具体的な個数、材料、および構成について記述してきた。それにもかかわらず、そのような具体的な詳細なしで実施形態が実施されてもよい。実質的に同じ機能構造を有する構成要素は類似の参照符号で表記されており、したがっていかなる冗長な記述も省略されている場合がある。

【0057】

様々な実施形態の理解を促進するために、様々な技術を複数の個別の動作として説明してきた。説明の順序は、これらの動作が必然的に順序に依存することを示唆するものと解釈すべきではない。実際、これらの動作は提示された順序で実施される必要がない。説明した動作は、説明した実施形態と異なる順序で実施されてもよい。追加の実施形態において、様々な追加の操作が実施されてもよく、および／または説明された操作が省略されてもよい。

【0058】

本明細書で使用される「基板」または「ウェハー」は、本発明に従って処理される対象物を総称して指す。基板は、デバイス、特に半導体デバイスまたは他の電子デバイスの、任意の材料部分または構造を含んでもよく、例えば、半導体ウェハーなどのベース基板構造、レチクル、またはベース基板構造上の層若しくはベース基板構造に重なる層、例えば薄膜であってもよい。したがって、基板は、パターン形成されているか否かに依らず、いかなる特定のベース構造、下地層または被覆層にも限定されず、むしろ、任意のそのような層またはベース構造、並びに層および／またはベース構造の任意の組合せを含むことが企図されている。説明は、特定の種類の基板を参照し得るが、これは、例示のみを目的とするものである。

【0059】

当業者はまた、上記で説明した技術の動作に対して多くの変更がなされても、依然として本発明の同じ目的を達成できることを理解するであろう。そのような変形形態は、本開示の範囲に包含されることが意図される。したがって、本発明の実施形態の上述の説明は、限定することを意図したものではない。むしろ、本発明の実施形態に対するいかなる限定も以下の特許請求の範囲に提示される。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3J】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図5A】

【図5B】

【国際調査報告】