特表 2024-515860 アモルファスシリコンエッチング保護ライナの堆積プロセス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-04-10

(54)【発明の名称】アモルファスシリコンエッチング保護ライナの堆積プロセス

(51)【国際特許分類】

   H01L 21/3065 20060101AFI20240403BHJP

   H10B 41/27 20230101ALI20240403BHJP

   H10B 43/27 20230101ALI20240403BHJP

   H01L 21/336 20060101ALI20240403BHJP

【ＦＩ】

H01L21/302 105A

H10B41/27

H10B43/27

H01L29/78 371

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023566639

(86)(22)【出願日】2022-04-01

(85)【翻訳文提出日】2023-12-22

(86)【国際出願番号】 US2022022988

(87)【国際公開番号】W WO2022231760

(87)【国際公開日】2022-11-03

(31)【優先権主張番号】17/246,209

(32)【優先日】2021-04-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】シェン， ツェシン

(72)【発明者】

【氏名】チー， ボー

(72)【発明者】

【氏名】マリック， アビジット ビー．

【テーマコード（参考）】

5F004

5F083

5F101

【Ｆターム（参考）】

5F004AA09

5F004BD04

5F004CA04

5F004DA00

5F004DA17

5F004DA22

5F004DA23

5F004DA24

5F004DA25

5F004DA26

5F004DB03

5F004DB07

5F004EA03

5F004EA13

5F004EA28

5F004EA37

5F004EB01

5F083EP76

5F083ER21

5F083GA10

5F083GA27

5F083JA56

5F083PR03

5F083PR21

5F083PR22

5F101BA01

5F101BA41

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH14

(57)【要約】

本開示の実施形態は、概して、メモリデバイス等の電子デバイスの製造に関する。１又は複数の実施形態では、デバイスの形成方法は、基板に膜スタックを形成することであって、膜スタックは、酸化物層と窒化物層の複数の交互層を含み、スタック厚さを有する、基板に膜スタックを形成することと、複数の構造間に複数の開口部を形成するために、膜スタックを第１の深さまでエッチングすることとを含む。本方法は、アモルファスシリコンを含むエッチング保護ライナを構造の側壁及び底部に堆積させることと、少なくとも開口部の底部からエッチング保護ライナを除去することと、開口部の各底部を孔の第２の深さまで更に拡張するために、開口部の膜スタックをエッチングすることによって複数の孔を形成することと、側壁からエッチング保護ライナを除去することとを含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

デバイスの形成方法であって、
基板に膜スタックを形成することであって、前記膜スタックは、酸化物層と窒化物層の複数の交互層を含み、スタック厚さを有する、基板に膜スタックを形成することと、
複数の構造間に複数の開口部を形成するために、前記膜スタックを第１の深さまでエッチングすることであって、各構造は側壁を有し、各開口部は底部を有し、前記第１の深さは前記スタック厚さより小さく、各開口部は前記第１の深さに対して５０超のアスペクト比を有する、複数の構造間に複数の開口部を形成するために、前記膜スタックを第１の深さまでエッチングすることと、
アモルファスシリコンを含むエッチング保護ライナを前記側壁及び前記底部に堆積させることと、
少なくとも前記開口部の底部から前記エッチング保護ライナを除去することと、
前記開口部の各底部を孔の第２の深さまで更に拡張するために、前記開口部の前記膜スタックをエッチングすることによって複数の孔を形成することと、
前記側壁から前記エッチング保護ライナを除去することと
を含む方法。

【請求項2】

各開口部は、前記第１の深さに対して１００超から約５００のアスペクト比を有する、請求項１に記載の方法。

【請求項3】

前記開口部の底部に堆積された前記エッチング保護ライナの厚さは、前記構造の側壁に堆積された前記エッチング保護ライナの厚さよりも小さい、請求項１に記載の方法。

【請求項4】

前記エッチング保護ライナは、熱化学気相堆積（ＣＶＤ）プロセスによって堆積される、請求項１に記載の方法。

【請求項5】

前記熱ＣＶＤプロセスは、シラン、ジシラン、トリシラン、テトラシラン、及びそれらの任意の組み合わせで構成される群から選択されるシリコン前駆体を含むプロセスガスに側壁及び底部を曝露することを含む、請求項４に記載の方法。

【請求項6】

前記エッチング保護ライナは、約１ｎｍから約５０ｎｍの厚さを有する、請求項１に記載の方法。

【請求項7】

前記エッチング保護ライナは、約２ｎｍから約１０ｎｍの厚さを有する、請求項１に記載の方法。

【請求項8】

前記スタック厚さは、約１μＭから約１０μＭの範囲である、請求項１に記載の方法。

【請求項9】

前記酸化物層と窒化物層の複数の交互層は、約２０対から約２００対の酸化物層及び窒化物層を含む、請求項１に記載の方法。

【請求項10】

前記開口部の各々及び前記孔の各々は独立して、約１ｎｍから約３０００ｎｍの幅を有する、請求項１に記載の方法。

【請求項11】

前記第２の深さは、約１μＭから約１０μＭの範囲である、請求項１に記載の方法。

【請求項12】

前記孔は各々、メモリホール又はワード線スリットである、請求項１に記載の方法。

【請求項13】

デバイスの形成方法であって、
基板に膜スタックを形成することであって、前記膜スタックは、酸化物層と窒化物層の複数の交互層を含み、スタック厚さを有する、基板に膜スタックを形成することと、
前記膜スタックにパターニングされたハードマスクを形成することと、
複数の構造間に複数の開口部を形成するために、前記膜スタックを第１の深さまでエッチングすることであって、各構造は側壁を有し、各開口部は底部を有し、前記第１の深さは前記スタック厚さより小さく、各開口部は前記第１の深さに対して１００超のアスペクト比を有する、複数の構造間に複数の開口部を形成するために、前記膜スタックを第１の深さまでエッチングすることと、
熱化学気相堆積（ＣＶＤ）プロセスによってアモルファスシリコンを含むエッチング保護ライナを前記側壁及び前記底部に堆積させることであって、前記エッチング保護ライナは約１ｎｍから約５０ｎｍの厚さを有する、熱化学気相堆積（ＣＶＤ）プロセスによってアモルファスシリコンを含むエッチング保護ライナを前記側壁及び前記底部に堆積させることと、
少なくとも前記開口部の底部から前記エッチング保護ライナを除去することと、
前記開口部の各底部を孔の第２の深さまで更に拡張するために、前記開口部の前記膜スタックをエッチングすることによって複数の孔を形成することと、
前記側壁から前記エッチング保護ライナを除去することと
を含む方法。

【請求項14】

各開口部は、前記第１の深さに対して約１２０から約５００のアスペクト比を有する、請求項１３に記載の方法。

【請求項15】

前記開口部の底部に堆積された前記エッチング保護ライナの厚さは、前記構造の側壁に堆積された前記エッチング保護ライナの厚さよりも小さい、請求項１３に記載の方法。

【請求項16】

前記熱ＣＶＤプロセスは、シラン、ジシラン、トリシラン、テトラシラン、及びそれらの任意の組み合わせで構成される群から選択されるシリコン前駆体を含むプロセスガスに前記側壁及び前記底部を曝露することを含む、請求項１３に記載の方法。

【請求項17】

前記エッチング保護ライナは、約２ｎｍから約２０ｎｍの厚さを有する、請求項１３に記載の方法。

【請求項18】

前記開口部の各々及び前記孔の各々は独立して、約１ｎｍから約３０００ｎｍの幅を有する、請求項１３に記載の方法。

【請求項19】

前記第２の深さは、約１μＭから約１０μＭの範囲である、請求項１３に記載の方法。

【請求項20】

マイクロエレクトロニクスデバイスであって、
基板に配置された膜スタックであって、酸化物層と窒化物層の複数の交互層を含み、スタック厚さを有する、膜スタックと、
前記膜スタックの上面に配置されたパターニングされたハードマスクと、
複数の構造間に配置された第１の深さを有する複数の開口部であって、各構造は側壁を有し、各開口部は底部を有し、前記第１の深さは前記スタック厚さより小さく、各開口部は前記第１の深さに対して１００超のアスペクト比を有する、複数の開口部と、
前記パターニングされたハードマスク、前記側壁及び前記底部に配置されたアモルファスシリコンを含むエッチング保護ライナであって、約１ｎｍから約５０ｎｍの厚さを有する、エッチング保護ライナと
を備える、マイクロエレクトロニクスデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

［０００１］本開示の実施形態は、概して、電子デバイスの製造方法に関し、より具体的には、電子デバイスの製造中にエッチング保護層を使用する方法に関する。

【背景技術】

【0002】

［０００２］マイクロエレクトロニクス技術は急速なペースで進歩しており、単位空間当たりより高速な処理及びストレージを提供するために、技術の進歩に伴ってデバイスの寸法が縮小している。マイクロエレクトロニクス技術が進歩するにつれて、市場は、単位面積当たりにますます多くの構造を有するますます小型になったチップを要求している。小型化において多くの進歩を遂げたデバイスのひとつに、メモリデバイスがある。

【0003】

［０００３］メモリセグメントの主軸の２つは、ＮＯＴ－ＡＮＤ（ＮＡＮＤ）フラッシュとダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。ＤＲＡＭは動的で、揮発性であり、非常に高速であるため、短期のシステムメモリに適している。逆に、ＮＡＮＤフラッシュは不揮発性であるため、保持力が高く、長期のストレージに適した機能を発揮する。需要が増加し続ける中、高速化、高密度化、低ビットコストが、これら両方のメモリタイプの主な目標となっている。ＤＲＡＭは、より小さいセル設計へのスケーリングの道を進み続けてきた。この寸法の縮小により、マルチパターニング技術が導入された。平面ＮＡＮＤもスケーリングの制約に直面し、最終的に垂直方向に転換した。この垂直統合により、３Ｄ ＮＡＮＤデバイスのリソグラフィ要件が緩和され、代わりに最も複雑なプロセスの課題が堆積及びエッチングに移った。高密度化の要求が高まるにつれ、ＮＡＮＤデバイスの典型的なアプローチは、より多くの層を積層することであった。しかし、層を追加するとスタックが厚くなり、アスペクト比の増加によりエッチングがますます困難になる。

【0004】

［０００４］一次構造は、交互に膜を堆積させることによって作製され、その後、スタック全体を通して高アスペクト比のエッチングを完了する。３Ｄ ＮＡＮＤの各新ノードは、プロセスを更に高い垂直スタックへと進める。高アスペクト比構造は、チャネルがミクロン規模の深さで、オングストロームレベルの精度が要求されるため、独自のプロセス制御要件を有する。垂直ＮＡＮＤ（Ｖ－ＮＡＮＤ）及び３Ｄ－ＮＡＮＤは、フラッシュメモリ用途に使用される様々な構造デバイスである。Ｖ－ＮＡＮＤデバイスは、多数のセルがブロック状に配置された垂直に積層されたＮＡＮＤ構造である。ワード線を形成する前の基板は層状の酸化物スタックである。メモリストリングは、層状酸化物及び窒化物（ＯＮ）スタックを垂直に貫通する間隙又はスリットに形成される。大容量を実現するためにＯＮ対及び層の数が増えると、メモリホール又はスリット等の特徴のアスペクト比が大幅に増加する（＞２０）。その結果、これらの高アスペクト比構造のエッチングはますます困難になっている。多くの場合、ボウ限界寸法（ＣＤ）及びデルタＣＤは設計仕様から外れてしまっている。エッチングツールのハードウェア及びプロセスの進歩は、これらの問題に対処するのに十分な速さでない可能性がある。

【0005】

［０００５］したがって、従来のデバイスに比べてボウＣＤが大幅に低減されるように、メモリデバイス等のマイクロエレクトロニクスデバイスの側壁を保護するエッチング方法が必要である。

【発明の概要】

【0006】

［０００６］本開示の実施形態は、概して、メモリデバイス等の電子デバイスの製造に関する。より具体的には、実施形態は、電子デバイスの製造中にエッチング保護ライナを用いる方法に関する。

【0007】

［０００７］１又は複数の実施形態では、デバイスの形成方法は、基板に膜スタックを形成することであって、膜スタックは、酸化物層と窒化物層の複数の交互層を含み、スタック厚さを有する、基板に膜スタックを形成することと、複数の構造間に複数の開口部を形成するために、膜スタックを第１の深さまでエッチングすることとを含む。各構造は側壁を有し、各開口部は底部を有し、第１の深さはスタック厚さより小さく、各開口部は第１の深さに対して５０超のアスペクト比を有する。本方法はまた、アモルファスシリコンを含むエッチング保護ライナを側壁及び底部に堆積させることと、少なくとも開口部の底部からエッチング保護ライナを除去することと、開口部の各底部を孔の第２の深さまで更に拡張するために、開口部の膜スタックをエッチングすることによって複数の孔を形成することと、側壁からエッチング保護ライナを除去することとを含む。

【0008】

［０００８］他の実施形態では、デバイスの形成方法は、基板に膜スタックを形成することであって、膜スタックは、酸化物層と窒化物層の複数の交互層を含み、スタック厚さを有する、基板に膜スタックを形成することと、膜スタックにパターニングされたハードマスクを形成することと、複数の構造間に複数の開口部を形成するために、膜スタックを第１の深さまでエッチングすることとを含む。各構造は側壁を有し、各開口部は底部を有し、第１の深さはスタック厚さより小さく、各開口部は第１の深さに対して１００超のアスペクト比を有する。本方法はまた、熱化学気相堆積（ＣＶＤ）プロセスによってアモルファスシリコンを含むエッチング保護ライナを側壁及び底部に堆積させることを含み、エッチング保護ライナは約１ｎｍから約５０ｎｍの厚さを有する。本方法は更に、少なくとも開口部の底部からエッチング保護ライナを除去することと、開口部の各底部を孔の第２の深さまで更に拡張するために、開口部の膜スタックをエッチングすることによって複数の孔を形成することと、側壁からエッチング保護ライナを除去することとを含む。

【0009】

［０００９］幾つかの実施形態では、マイクロエレクトロニクスデバイスが提供され、マイクロエレクトロニクスデバイスは、基板に配置された膜スタックであって、酸化物層と窒化物層の複数の交互層を含み、スタック厚さを有する、膜スタックと、膜スタックの上面に配置されたパターニングされたハードマスクと、複数の構造間に配置された第１の深さを有する複数の開口部とを含む。各構造は側壁を有し、各開口部は底部を有し、第１の深さはスタック厚さより小さく、各開口部は第１の深さに対して１００超のアスペクト比を有する。マイクロエレクトロニクスデバイスはまた、パターニングされたハードマスク、側壁及び底部に配置されたアモルファスシリコンを含むエッチング保護ライナであって、約１ｎｍから約５０ｎｍの厚さを有する、エッチング保護ライナとを含む。

【0010】

［００１０］上述した本開示の特徴を詳細に理解できるように、一部が添付の図面に例示されている実施形態を参照しながら、上記に要約した本開示をより具体的に説明する。しかし、添付の図面は例示的な実施形態を示すものに過ぎず、したがって、本開示の範囲を限定するものと見なすべきではなく、他の等しく有効な実施形態も許容しうることに留意されたい。

【図面の簡単な説明】

【0011】

【図1】本明細書に記載し説明する１又は複数の実施形態に係る電子デバイスの形成方法のフロー図である。

【図2A-H】本明細書に記載し説明する１又は複数の実施形態に係る様々な製造プロセス中に作製される例示的な電子デバイスを示す断面図である。

【発明を実施するための形態】

【0012】

［００１３］理解を容易にするために、可能な限り、図面共通の同一要素を示すのに同一の参照番号を使用している。１又は複数の実施形態の要素及び特徴は、他の実施形態に有益に組み込まれ得ると考えられる。

【0013】

［００１４］本開示の実施形態は、概して、メモリデバイス等の電子デバイスの製造に関する。より具体的には、実施形態は、電子デバイスの製造中にエッチング保護ライナを用いる方法に関する。エッチング保護ライナは、非常に高いアスペクト比の構造及び特徴の側壁及び底部に堆積されたアモルファスシリコンを含む。アモルファスシリコンを含むエッチング保護ライナは、ボウ限界寸法（ＣＤ）を大幅に低減させる又は除去するために、エッチング時に優れた制御を提供する。

【0014】

［００１５］図１は、本明細書に記載し説明する１又は複数の実施形態に係るメモリデバイス等のマイクロエレクトロニクスデバイスの形成方法１００のフロー図である。方法１００は、マイクロエレクトロニクスデバイスを製造するための複数の工程及び製造プロセスを含むが、これらに限定されない。図２Ａ～図２Ｈは、本明細書に記載し説明する１又は複数の実施形態に係る方法１００の様々な製造プロセス中に作製される例示的なマイクロエレクトロニクスデバイス２００を示す断面図である。

【0015】

［００１６］方法１００の工程１１０において、図２Ａに示すように、膜スタック２１０が基板２０２に堆積、配置、又は他の方法で形成される。膜スタック２１０は、酸化物層２０４及び窒化物層２０６の複数の交互層を含む。各酸化物層２０４は、酸化ケイ素、二酸化ケイ素、又はそれらのドーパントであってよく、又はそれらを含んでいてよく、各窒化物層２０６は、窒化ケイ素又はそれらのドーパントであってよい、又はそれらを含んでいてよい。幾つかの実施形態では、酸化物層２０４及び窒化物層２０６の複数の交互層は、約２０対から約２００対の酸化物層２０４及び窒化物層２０６を含み得る。他の構成では、酸化物層２０４及び窒化物層２０６の複数の交互層は、約３０対から約１５０対、約３２対から約１２０対、又は約４８対から約６０対の酸化物層２０４及び窒化物層２０６を含み得る。

【0016】

［００１７］基板２０２は、任意の適切な基板材料であり得る、又は任意の適切な基板材料を含み得る。１又は複数の実施形態では、基板２０２は、半導体材料、例えば、シリコン（Ｓｉ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ）、ヒ化インジウムアルミニウム（ＩｎＡｌＡｓ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、銅インジウムガリウムセレン化物（ＣＩＧＳ）、他の半導体材料、又はそれらの任意の組み合わせを含む。幾つかの実施形態では、基板２０２は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、インジウム（Ｉｎ）、リン（Ｐ）、銅（Ｃｕ）、又はセレン（Ｓｅ）のうちの１又は複数を含む。基板２０２が形成され得る材料の幾つかの例を本明細書に記載したが、受動及び能動電子デバイス（例えば、トランジスタ、メモリ、キャパシタ、インダクタ、抵抗器、スイッチ、集積回路、増幅器、光電子デバイス、又は他の任意の電子デバイス）が作製され得る土台として機能し得る任意の材料は、本開示の主旨及び範囲内である。

【0017】

［００１８］膜スタック２１０は、スタック厚さ（Ｔ_１）を有する。スタック厚さ（Ｔ_１）は、約０．５μｍ、約０．８μｍ、約１μｍ、約１．５μｍ、又は約１．８μｍから約２μｍ、約３μｍ、約４μｍ、約５μｍ、約６μｍ、約７μｍ、約８μｍ、約９μｍ、約１０μｍ、約１２μｍ、約１５μｍ、約２０μｍ、又はそれ以上であり得る。例えば、スタック厚さ（Ｔ_１）は、約０．５μｍから約２０μｍ、約０．５μｍから約１５μｍ、約０．５μｍから約１２μｍ、約０．５μｍから約１０μｍ、約０．５μｍから約８μｍ、約０．５μｍから約５μｍ、約０．５μｍから約３μｍ、約０．５μｍから約２μｍ、約１μｍから約２０μｍ、約１μｍから約１５μｍ、約１μｍから約１２μｍ、約１μｍから約１０μｍ、約１μｍから約８μｍ、約１μｍから約５μｍ、約１μｍから約３μｍ、約１μｍから約２μｍ、約２μｍから約２０μｍ、約２μｍから約１５μｍ、約２μｍから約１２μｍ、約２μｍから約１０μｍ、約２μｍから約８μｍ、約２μｍから約５μｍ、又は約２μｍから約３μｍであり得る。

【0018】

［００１９］方法１００の工程１２０において、図２Ｂ及び図２Ｃに示すように、パターニングされたハードマスク２２０が、膜スタック２１０に堆積、配置、又は他の方法で形成される。１又は複数の実施形態では、パターニングされたハードマスク２２０は、任意の適切なプロセスによって形成され得る。幾つかの実施形態では、パターニングされたハードマスク２２０は、膜スタック２１０にブランケットハードマスク（図２Ｂ）として形成され、続いてエッチングされて、パターニングされたハードマスク２２０内に複数の開口部２２２を形成する（図２Ｃ）。他の実施形態では、パターニングされたハードマスク２２０は、図２Ｃに示すように、パターンを有するハードマスク（例えば、パターン印刷）として堆積される。

【0019】

［００２０］パターニングされたハードマスク２２０は、図２Ｃに示すように、パターンを形成する膜スタック２１０の部分を露出させる複数の開口部２２２を有する。このパターンは、後続の工程においてエッチングされる膜スタック２１０の部分である。１又は複数の実施形態では、各開口部２２２は、約１ｎｍ、約１０ｎｍ、約５０ｎｍ、約１００ｎｍ、約２００ｎｍ、約３００ｎｍ、又は約４００ｎｍから約５００ｎｍ、約７５０ｎｍ、約１０００ｎｍ、約１５００ｎｍ、約２０００ｎｍ、約２５００ｎｍ、約３０００ｎｍ、又はそれ以上の直径又は幅を有し得る。例えば、各開口部２２２は、約１ｎｍから約３０００ｎｍ、約１ｎｍから約２０００ｎｍ、約１ｎｍから約１０００ｎｍ、約１ｎｍから約８００ｎｍ、約１ｎｍから約５００ｎｍ、約１ｎｍから約３００ｎｍ、約１ｎｍから約１００ｎｍ、約１００ｎｍから約３０００ｎｍ、約１００ｎｍから約２０００ｎｍ、約１００ｎｍから約１０００ｎｍ、約１００ｎｍから約８００ｎｍ、約１００ｎｍから約５００ｎｍ、約１００ｎｍから約３００ｎｍ、約１００ｎｍから約２００ｎｍ、約５００ｎｍから約３０００ｎｍ、約５００ｎｍから約２０００ｎｍ、約５００ｎｍから約１０００ｎｍ、約５００ｎｍから約８００ｎｍ、又は約５００ｎｍから約６００ｎｍの直径又は幅を有し得る。

【0020】

［００２１］他の実施形態では、各開口部２２２は、約１ｎｍ、約２ｎｍ、約３ｎｍ、約４ｎｍ、約５ｎｍ、約８ｎｍ、又は約１０ｎｍから約１２ｎｍ、約１５ｎｍ、約２０ｎｍ、約３５ｎｍ、約５０ｎｍ、約８０ｎｍ、約１００ｎｍ、又はそれ以上の直径又は幅を有し得る。例えば、各開口部２２２は、約１ｎｍから約１００ｎｍ、約１ｎｍから約８０ｎｍ、約１ｎｍから約５０ｎｍ、約１ｎｍから約３０ｎｍ、約１ｎｍから約２０ｎｍ、約１ｎｍから約１０ｎｍ、約５ｎｍから約１００ｎｍ、約５ｎｍから約８０ｎｍ、約５ｎｍから約５０ｎｍ、約５ｎｍから約３０ｎｍ、約５ｎｍから約２０ｎｍ、約５ｎｍから約１０ｎｍ、約１０ｎｍから約１００ｎｍ、約１０ｎｍから約８０ｎｍ、約１０ｎｍから約５０ｎｍ、約１０ｎｍから約３０ｎｍ、約１０ｎｍから約２０ｎｍ、又は約１０ｎｍから約１５ｎｍの直径又は幅を有し得る。

【0021】

［００２２］方法１００の工程１３０において、膜スタック２１０は、図２Ｄに示すように、複数の構造２３１間に複数の開口部２３０を形成するために第１の深さ（Ｄ_１）までエッチングされる。各構造２３１は側壁２３２を有し、各開口部２３０は底部２３４を有する。開口部２３０は基板２０２まで貫通していない。そのため、第１の深さ（Ｄ_１）はスタック厚さ（Ｔ_１）よりも小さい。開口部２３０は非常に高いアスペクト比を有する。各開口部２３０は、第１の深さ（Ｄ_１）に対して１００を超えるアスペクト比を有する。開口部２３０のアスペクト比は、約１２０、約１５０、又は約１８０から約２００、約２５０、約３００、約３５０、約４００、約５００、又はそれ以上であり得る。１又は複数の例では、各開口部２３０は、第１の深さ（Ｄ_１）に対して、１００超から約５００、１００超から約４００、又は１００超から約３００のアスペクト比を有する。他の例では、各開口部２３０は、第１の深さ（Ｄ_１）に対して約１２０から約５００、約１２０から約３００、又は約１２０から約２００のアスペクト比を有する。

【0022】

［００２３］１又は複数の実施形態では、第１の深さ（Ｄ_１）は、約０．５μｍ、約０．８μｍ、約１μｍ、約１．２μｍ、又は約１．５μｍから約１．８μｍ、約２μｍ、約２．５μｍ、約３μｍ、約４μｍ、約５μｍ、約６μｍ、約７μｍ、約８μｍ、約９μｍ、約１０μｍ、約１２μｍ、又はそれ以上である。例えば、第１の深さ（Ｄ_１）は、約０．５μｍから約１２μｍ、約０．５μｍから約１０μｍ、約０．５μｍから約８μｍ、約０．５μｍから約６μｍ、約０．５μｍから約５μｍ、約０．５μｍから約３μｍ、約０．５μｍから約１μｍ、約０．８μｍから約１２μｍ、約０．８μｍから約１０μｍ、約０．８μｍから約８μｍ、約０．８μｍから約６μｍ、約０．８μｍから約５μｍ、約０．８μｍから約３μｍ、約０．８μｍから約１μｍ、約１μｍから約１２μｍ、約１μｍから約１０μｍ、約１μｍから約８μｍ、約１μｍから約６μｍ、約１μｍから約５μｍ、約１μｍから約３μｍ、又は約１μｍから約２μｍである。

【0023】

［００２４］１又は複数の実施形態では、各開口部２３０は、約１ｎｍ、約１０ｎｍ、約５０ｎｍ、約１００ｎｍ、約２００ｎｍ、約３００ｎｍ、又は約４００ｎｍから約５００ｎｍ、約７５０ｎｍ、約１０００ｎｍ、約１，５００ｎｍ、約２０００ｎｍ、約２５００ｎｍ、約３０００ｎｍ、又はそれ以上の直径又は幅を有し得る。例えば、各開口部２３０は、約１ｎｍから約３０００ｎｍ、約１ｎｍから約２０００ｎｍ、約１ｎｍから約１０００ｎｍ、約１ｎｍから約８００ｎｍ、約１ｎｍから約５００ｎｍ、約１ｎｍから約３００ｎｍ、約１ｎｍから約１００ｎｍ、約１００ｎｍから約３０００ｎｍ、約１００ｎｍから約２０００ｎｍ、約１００ｎｍから約１０００ｎｍ、約１００ｎｍから約８００ｎｍ、約１００ｎｍから約５００ｎｍ、約１００ｎｍから約３００ｎｍ、約１００ｎｍから約２００ｎｍ、約５００ｎｍから約３０００ｎｍ、約５００ｎｍから約２０００ｎｍ、約５００ｎｍから約１０００ｎｍ、約５００ｎｍから約８００ｎｍ、又は約５００ｎｍから約６００ｎｍの直径又は幅を有し得る。

【0024】

［００２５］他の実施形態では、各開口部２３０は、約１ｎｍ、約２ｎｍ、約３ｎｍ、約４ｎｍ、約５ｎｍ、約８ｎｍ、又は約１０ｎｍから約１２ｎｍ、約１５ｎｍ、約２０ｎｍ、約３５ｎｍ、約５０ｎｍ、約８０ｎｍ、約１００ｎｍ、又はそれ以上の直径又は幅を有し得る。例えば、各開口部２３０は、約１ｎｍから約１００ｎｍ、約１ｎｍから約８０ｎｍ、約１ｎｍから約５０ｎｍ、約１ｎｍから約３０ｎｍ、約１ｎｍから約２０ｎｍ、約１ｎｍから約１０ｎｍ、約５ｎｍから約１００ｎｍ、約５ｎｍから約８０ｎｍ、約５ｎｍから約５０ｎｍ、約５ｎｍから約３０ｎｍ、約５ｎｍから約２０ｎｍ、約５ｎｍから約１０ｎｍ、約１０ｎｍから約１００ｎｍ、約１０ｎｍから約８０ｎｍ、約１０ｎｍから約５０ｎｍ、約１０ｎｍから約３０ｎｍ、約１０ｎｍから約２０ｎｍ、又は約１０ｎｍから約１５ｎｍの直径又は幅を有し得る。

【0025】

［００２６］エッチングプロセスは、比較的実質的に指向性であり、膜スタック２１０にまっすぐに入り込む。本明細書で使用する「実質的に指向性」であるエッチングプロセスは、ある方向の材料の量を他の方向よりも除去する（例えば、トレンチの側壁をエッチングすることなく、膜スタックから垂直トレンチを除去する）プロセスを指す。実質的に指向性のプロセスは、第１の方向と直交する第２の方向に除去される材料よりも１０倍、２０倍、５０倍、１００倍速い速度で、第１の方向に優先的に材料を除去する。

【0026】

［００２７］方法１００の工程１４０において、図２Ｅに示すように、エッチング保護ライナ２４０が、パターニングされたハードマスク２２０、側壁２３２、及び底部２３４に堆積、配置、又は他の方法で形成される。エッチング保護ライナ２４０はアモルファスシリコンを含む。開口部２３０の底部２３４に堆積されたエッチング保護ライナ２４０の厚さは、構造２３１の側壁２３２に堆積されたエッチング保護ライナ２４０の厚さよりも小さい。

【0027】

［００２８］エッチング保護ライナ２４０は、熱化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥ－ＣＶＤ）、パルスＣＶＤ、熱原子層堆積（ＡＬＤ）、プラズマ強化ＡＬＤ（ＰＥ－ＡＬＤ）、又は他の堆積プロセス等の気相堆積プロセスによって堆積させることができる。１又は複数の例では、エッチング保護ライナ２４０は、熱ＣＶＤプロセスによって堆積される。熱ＣＶＤプロセスは、側壁２３２及び底部２３４を、１又は複数のシリコン前駆体を含む１又は複数のプロセスガスに暴露することを含む。例示的なシリコン前駆体は、シラン、ジシラン、トリシラン、テトラシラン、他の高級シラン、又はそれらの任意の組み合わせであり得る、又はそれらを含み得る。プロセスガスは、アルゴン、窒素（Ｎ_２）、ヘリウム、ネオン、水素（Ｈ_２）、又はそれらの任意の組み合わせ等の１又は複数のキャリアガス又は他のガスを含み得る。１又は複数の例では、プロセスガスは、ジシラン、アルゴン、及び水素ガスを含む。

【0028】

［００２９］１又は複数の実施形態では、シリコン前駆体は、独立して、又はプロセスガスを形成するように１つ、２つ、又はそれ以上の他のガスと組み合わせて、基板に導入される。シリコン前駆体は、約２０ｓｃｃｍ、約５０ｓｃｃｍ、又は約８０ｓｃｃｍから約１００ｓｃｃｍ、約１５０ｓｃｃｍ、約２００ｓｃｃｍ、約２５０ｓｃｃｍ、約３００ｓｃｃｍ、約４００ｓｃｃｍ、又は約５００ｓｃｃｍの流量であってよい。例えば、シリコン前駆体は、約２０ｓｃｃｍから約５００ｓｃｃｍ、約２０ｓｃｃｍから約３００ｓｃｃｍ、約２０ｓｃｃｍから約２００ｓｃｃｍ、約２０ｓｃｃｍから約１５０ｓｃｃｍ、約２０ｓｃｃｍから約１００ｓｃｃｍ、約２０ｓｃｃｍから約５０ｓｃｃｍ、約５０ｓｃｃｍから約５００ｓｃｃｍ、約５０ｓｃｃｍから約３００ｓｃｃｍ、約５０ｓｃｃｍから約２００ｓｃｃｍ、約５０ｓｃｃｍから約１５０ｓｃｃｍ、約５０ｓｃｃｍから約１００ｓｃｃｍ、約５０ｓｃｃｍから約８０ｓｃｃｍ、約１００ｓｃｃｍから約５００ｓｃｃｍ、約１００ｓｃｃｍから約３００ｓｃｃｍ、約１００ｓｃｃｍから約２００ｓｃｃｍ、約１００ｓｃｃｍから約１５０ｓｃｃｍ、又は約１００ｓｃｃｍから約１２０ｓｃｃｍの流量であってよい。

【0029】

［００３０］キャリアガス（例えば、アルゴン、ヘリウム、又は窒素ガス）は、約５００ｓｃｃｍ、約８００ｓｃｃｍ、約１０００ｓｃｃｍ、又は約１５００ｓｃｃｍから約２０００ｓｃｃｍ、約２５００ｓｃｃｍ、約３０００ｓｃｃｍ、約４０００ｓｃｃｍ、約５０００ｓｃｃｍ、約６０００ｓｃｃｍ、約８０００ｓｃｃｍ、又はそれ以上の流量であってよい。例えば、キャリアガスは、約５００ｓｃｃｍから約６０００ｓｃｃｍ、約５００ｓｃｃｍから約５０００ｓｃｃｍ、約５００ｓｃｃｍから約４０００ｓｃｃｍ、約５００ｓｃｃｍから約３０００ｓｃｃｍ、約５００ｓｃｃｍから約２０００ｓｃｃｍ、約５００ｓｃｃｍから約１０００ｓｃｃｍ、約１０００ｓｃｃｍから約６０００ｓｃｃｍ、約１０００ｓｃｃｍから約５０００ｓｃｃｍ、約１０００ｓｃｃｍから約４０００ｓｃｃｍ、約１０００ｓｃｃｍから約３０００ｓｃｃｍ、約１０００ｓｃｃｍから約２０００ｓｃｃｍ、約１０００ｓｃｃｍから約１５００ｓｃｃｍ、約２０００ｓｃｃｍから約６０００ｓｃｃｍ、約２０００ｓｃｃｍから約５０００ｓｃｃｍ、約２０００ｓｃｃｍから約４０００ｓｃｃｍ、約２０００ｓｃｃｍから約３０００ｓｃｃｍ、又は約２０００ｓｃｃｍから約２５００ｓｃｃｍの流量であってよい。

【0030】

［００３１］水素ガスは、約２０ｓｃｃｍ、約５０ｓｃｃｍ、又は約８０ｓｃｃｍから約１００ｓｃｃｍ、約１５０ｓｃｃｍ、約２００ｓｃｃｍ、約２５０ｓｃｃｍ、約３００ｓｃｃｍ、約４００ｓｃｃｍ、又は約５００ｓｃｃｍの流量であってよい。例えば、水素ガスは、約２０ｓｃｃｍから約５００ｓｃｃｍ、約２０ｓｃｃｍから約３００ｓｃｃｍ、約２０ｓｃｃｍから約２００ｓｃｃｍ、約２０ｓｃｃｍから約１５０ｓｃｃｍ、約２０ｓｃｃｍから約１００ｓｃｃｍ、約２０ｓｃｃｍから約５０ｓｃｃｍ、約５０ｓｃｃｍから約５００ｓｃｃｍ、約５０ｓｃｃｍから約３００ｓｃｃｍ、約５０ｓｃｃｍから約２００ｓｃｃｍ、約５０ｓｃｃｍから約１５０ｓｃｃｍ、約５０ｓｃｃｍから約１００ｓｃｃｍ、約５０ｓｃｃｍから約８０ｓｃｃｍ、約１００ｓｃｃｍから約５００ｓｃｃｍ、約１００ｓｃｃｍから約３００ｓｃｃｍ、約１００ｓｃｃｍから約２００ｓｃｃｍ、約１００ｓｃｃｍから約１５０ｓｃｃｍ、又は約１００ｓｃｃｍから約１２０ｓｃｃｍの流量であってよい。

【0031】

［００３２］幾つかの実施形態では、エッチング保護ライナ２４０は、熱ＣＶＤプロセスによって堆積され、基板は、約２５０℃、約３００℃、約３５０℃、約４００℃、約４１０℃、約４２０℃、又は約４５０℃から約４８０℃、約５００℃、約５２０℃、約５４０℃、約５５０℃、約５８０℃、約６００℃、又は約６５０℃の温度に維持される。例えば、熱ＣＶＤプロセス中、基板は、約２５０℃から約６５０℃、約２５０℃から約６００℃、約２５０℃から約５５０℃、約２５０℃から約５００℃、約２５０℃から約４５０℃、約２５０℃から約４００℃、約３２５℃から約６５０℃、約３２５℃から約６００℃、約３２５℃から約５５０℃、約３２５℃から約５００℃、約３２５℃から約４５０℃、約３２５℃から約４００℃、約４００℃から約６５０℃、約４００℃から約６００℃、約４００℃から約５５０℃、約４００℃から約５００℃、約４００℃から約４５０℃、又は約４００℃から約４２５℃の温度に維持される。また、ＣＶＤプロセス中、チャンバ内部のプロセス領域は、約１Ｔｏｒｒ、約３Ｔｏｒｒ、約６Ｔｏｒｒ、又は約１０Ｔｏｒｒから約１２Ｔｏｒｒ、約１５Ｔｏｒｒ、約２０Ｔｏｒｒ、約２５Ｔｏｒｒ、約３０Ｔｏｒｒ、又は約５０Ｔｏｒｒの圧力に維持され得る。例えば、チャンバ内部のプロセス領域は、約１Ｔｏｒｒから約５０Ｔｏｒｒ、又は約５Ｔｏｒｒから約５０Ｔｏｒｒ、約１０Ｔｏｒｒから約５０Ｔｏｒｒ、約１Ｔｏｒｒから約３５Ｔｏｒｒ、約１Ｔｏｒｒから約２５Ｔｏｒｒ、約１Ｔｏｒｒから約２０Ｔｏｒｒ、約１Ｔｏｒｒから約１５Ｔｏｒｒ、又は約１Ｔｏｒｒから約１０Ｔｏｒｒの圧力に維持され得る。

【0032】

［００３３］エッチング保護ライナ２４０は、約１ｎｍ、約２ｎｍ、約３ｎｍ、約５ｎｍ、約８ｎｍ、又は約１０ｎｍから約１２ｎｍ、約１５ｎｍ、約１８ｎｍ、約２０ｎｍ、約２５ｎｍ、約３０ｎｍ、約３５ｎｍ、約４０ｎｍ、約４５ｎｍ、約５０ｎｍ、約８０ｎｍ、約１００ｎｍ、又はそれ以上の厚さを有する。例えば、エッチング保護ライナ２４０は、約１ｎｍから約１００ｎｍ、約１ｎｍから約８０ｎｍ、約１ｎｍから約５０ｎｍ、約１ｎｍから約４０ｎｍ、約１ｎｍから約３５ｎｍ、約１ｎｍから約３０ｎｍ、約１ｎｍから約２５ｎｍ、約１ｎｍから約２０ｎｍ、約１ｎｍから約１５ｎｍ、約１ｎｍから約１０ｎｍ、約１ｎｍから約８ｎｍ、約１ｎｍから約５ｎｍ、約２ｎｍから約１００ｎｍ、約２ｎｍから約５０ｎｍ、約２ｎｍから約３５ｎｍ、約２ｎｍから約２０ｎｍ、約２ｎｍから約１５ｎｍ、約２ｎｍから約１０ｎｍ、約２ｎｍから約５ｎｍ、約１０ｎｍから約１００ｎｍ、約１０ｎｍから約８０ｎｍ、約１０ｎｍから約５０ｎｍ、約１０ｎｍから約４０ｎｍ、約１０ｎｍから約３５ｎｍ、約１０ｎｍから約３０ｎｍ、約１０ｎｍから約２５ｎｍ、約１０ｎｍから約２０ｎｍ、約１０ｎｍから約１５ｎｍ、約１０ｎｍから約１２ｎｍ、約２０ｎｍから約１００ｎｍ、約２０ｎｍから約８０ｎｍ、約２０ｎｍから約５０ｎｍ、約２０ｎｍから約４０ｎｍ、約２０ｎｍから約３５ｎｍ、約２０ｎｍから約３０ｎｍ、約２０ｎｍから約２５ｎｍ、又は約２０ｎｍから約２２ｎｍの厚さを有する。

【0033】

［００３４］１又は複数の実施形態では、図２Ｅに示すように、マイクロエレクトロニクスデバイス２００が提供され、基板２０２に配置された膜スタック２１０を含み、膜スタック２１０は、酸化物層２０４及び窒化物層２０６の複数の交互層を含み、パターニングされたハードマスク２２０が、膜スタック２１０の上面に配置され、複数の開口部２３０は、複数の構造２３１間に配置された第１の深さ（Ｄ_１）を有する。各構造は側壁２３２を有し、各開口部２３０は底部２３４を有し、第１の深さ（Ｄ_１）はスタック厚さより小さく、各開口部２３０は第１の深さ（Ｄ_１）に対して１００より大きいアスペクト比を有する。マイクロエレクトロニクスデバイス２００はまた、パターニングされたハードマスク２２０、側壁２３２、及び底部２３４に配置されたアモルファスシリコンを含むエッチング保護ライナ２４０を含む。幾つかの例では、エッチング保護ライナ２４０は、約１ｎｍから約５０ｎｍの厚さを有する。

【0034】

［００３５］方法１００の工程１５０において、エッチング保護ライナ２４０の少なくとも一部が、図２Ｆに示すように、底部パンチプロセス中に少なくとも開口部２３０の底部２３４からエッチングされる、又は他の方法で除去される。幾つかの実施形態では、エッチング保護ライナ２４０の全部又は相当量が、パターニングされたハードマスク２２０及び構造２３１の側壁２３２に依然として配置される。幾つかの例では、底部パンチプロセスは、湿式エッチングプロセス中にエッチング保護ライナ２４０を酸性溶液（例えば、ＨＦ溶液）に暴露することを含み得る。他の例では、底部パンチプロセスは、乾式エッチングプロセス、又は反応性イオンエッチング（ＲＩＥ）プロセス中に、エッチング保護ライナ２４０をプラズマ（例えば、ＮＦ_３、Ｏ_２、又はＡｒ）に暴露することを含み得る。

【0035】

［００３６］方法１００の工程１６０において、図２Ｇに示すように、最終エッチングプロセス中に開口部２３０の各底部２３４を孔２３３の第２の深さ（Ｄ_２）まで更に拡張するために、複数の孔２３３が開口部２３０の膜スタック２１０内までエッチングされる、又は他の方法で形成される。つまり、開口部２３０は孔２３３に変換され、底部２３４は基板２０２内にある底部２３６に変換される。エッチング保護ライナ２４０も、パターニングされたハードマスク２２０からエッチング又はその他の方法で除去され得る。幾つかの例では、最終エッチングプロセスは、湿式エッチングプロセス中に、膜スタック２１０及び基板２０２の一部を酸性溶液（例えば、ＨＦ溶液）に暴露することを含み得る。他の例では、最終エッチングプロセスは、乾式エッチングプロセス、又はＲＩＥプロセス中に、膜スタック２１０及び基板２０２の一部をプラズマ（例えば、ＮＦ_３、Ｏ_２、又はＡｒ）に暴露することを含み得る。

【0036】

［００３７］第２の深さ（Ｄ_２）は、膜スタック２１０の上面と孔２３３の底部２３６との間で測定される。第２の深さ（Ｄ_２）は、約０．８μｍ、約１μｍ、約１．２μｍ、又は約１．５μｍ、約１．８μｍ、又は約２μｍから約２．５μｍ、約３μｍ、約４μｍ、約５μｍ、約６μｍ、約７μｍ、約８μｍ、約９μｍ、約１０μｍ、約１２μｍ、約１５μｍ、約１８μｍ、約２０μｍ、約２５μｍ、又はそれ以上である。例えば、第２の深さ（Ｄ_２）は、約１μｍから約２０μｍ、約１μｍから約１８μｍ、約１μｍから約１５μｍ、約１μｍから約１２μｍ、約１μｍから約１０μｍ、約１μｍから約８μｍ、約１μｍから約５μｍ、約３μｍから約２０μｍ、約３μｍから約１８μｍ、約３μｍから約１５μｍ、約３μｍから約１２μｍ、約３μｍから約１０μｍ、約３μｍから約８μｍ、約３μｍから約５μｍ、約５μｍから約２０μｍ、約５μｍから約１８μｍ、約５μｍから約１５μｍ、約５μｍから約１２μｍ、約５μｍから約１０μｍ、又は約５μｍから約８μｍである。

【0037】

［００３８］１又は複数の実施形態では、各孔２３３は、約１ｎｍ、約１０ｎｍ、約５０ｎｍ、約１００ｎｍ、約２００ｎｍ、約３００ｎｍ、又は約４００ｎｍから約５００ｎｍ、約７５０ｎｍ、約１０００ｎｍ、約１５００ｎｍ、約２０００ｎｍ、約２５００ｎｍ、約３０００ｎｍ、又はそれ以上の直径又は幅を有していてよい。例えば、各孔２３３は、約１ｎｍから約３０００ｎｍ、約１ｎｍから約２０００ｎｍ、約１ｎｍから約１０００ｎｍ、約１ｎｍから約８００ｎｍ、約１ｎｍから約５００ｎｍ、約１ｎｍから約３００ｎｍ、約１ｎｍから約１００ｎｍ、約１００ｎｍから約３０００ｎｍ、約１００ｎｍから約２０００ｎｍ、約１００ｎｍから約１０００ｎｍ、約１００ｎｍから約８００ｎｍ、約１００ｎｍから約５００ｎｍ、約１００ｎｍから約３００ｎｍ、約１００ｎｍから約２００ｎｍ、約５００ｎｍから約３０００ｎｍ、約５００ｎｍから約２０００ｎｍ、約５００ｎｍから約１０００ｎｍ、約５００ｎｍから約８００ｎｍ、又は約５００ｎｍから約６００ｎｍの直径又は幅を有していてよい。

【0038】

［００３９］他の実施形態では、各孔２３３は、約１ｎｍ、約２ｎｍ、約３ｎｍ、約４ｎｍ、約５ｎｍ、約８ｎｍ、又は約１０ｎｍから約１２ｎｍ、約１５ｎｍ、約２０ｎｍ、約３５ｎｍ、約５０ｎｍ、約８０ｎｍ、約１００ｎｍ、又はそれ以上の直径又は幅を有していてよい。例えば、各孔２３３は、約１ｎｍから約１００ｎｍ、約１ｎｍから約８０ｎｍ、約１ｎｍから約５０ｎｍ、約１ｎｍから約３０ｎｍ、約１ｎｍから約２０ｎｍ、約１ｎｍから約１０ｎｍ、約５ｎｍから約１００ｎｍ、約５ｎｍから約８０ｎｍ、約５ｎｍから約５０ｎｍ、約５ｎｍから約３０ｎｍ、約５ｎｍから約２０ｎｍ、約５ｎｍから約１０ｎｍ、約１０ｎｍから約１００ｎｍ、約１０ｎｍから約８０ｎｍ、約１０ｎｍから約５０ｎｍ、約１０ｎｍから約３０ｎｍ、約１０ｎｍから約２０ｎｍ、又は約１０ｎｍから約１５ｎｍの直径又は幅を有していてよい。

【0039】

［００４０］方法１００の工程１７０において、エッチング保護ライナ２４０の残りの部分は、図２Ｈに示すように、剥離プロセス中に少なくとも側壁２３２からエッチングされる、又は他の方法で除去される。パターニングされたハードマスク２２０も、構造２３１及び／又は膜スタック２１０からエッチングされ得る又は他の方法で除去され得る。幾つかの例では、剥離プロセスは、湿式エッチングプロセス中にエッチング保護ライナ２４０を酸性溶液（例えば、ＨＦ溶液）に暴露することを含み得る。他の例では、剥離プロセスは、乾式エッチングプロセス中、又はＲＩＥプロセス中にエッチング保護ライナ２４０をプラズマ（例えば、ＮＦ_３、Ｏ_２、又はＡｒ）に暴露することを含み得る。

【0040】

［００４１］図２Ｈに示すマイクロエレクトロニクスデバイス２００は、方法１００によって作製された。１又は複数の例では、マイクロエレクトロニクスデバイス２００はメモリデバイスであり、各孔２３３はメモリホール又はワード線スリットであり得る。幾つかの例では、孔は、約２０ｎｍから約１５０ｎｍ、約２５ｎｍから約１００ｎｍ、又は約３０ｎｍから約８０ｎｍ、例えば約５０ｎｍの縮小したボウ限界寸法（ＣＤ）を有する。各孔２３３がメモリホール又はワード線スリットである１又は複数の実施形態では、マイクロエレクトロニクスデバイス２００は、メモリデバイス又は論理デバイス、例えば、ＮＯＴ－ＡＮＤ（ＮＡＮＤ）フラッシュメモリ、垂直ＮＡＮＤ（Ｖ－ＮＡＮＤ）メモリ、３Ｄ ＮＡＮＤメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、又は他のメモリデバイスであり得る。本明細書で使用する「３Ｄ ＮＡＮＤ」という用語は、メモリセルが複数の層に積層された電子（固体）不揮発性コンピュータストレージメモリの一種を指す。３Ｄ ＮＡＮＤメモリは一般に、フローティングゲートトランジスタを含む複数のメモリセルを含む。従来、３Ｄ ＮＡＮＤメモリセルは、ビット線を中心に３次元に配置された複数のＮＡＮＤメモリ構造を含む。

【0041】

［００４２］１又は複数の実施形態では、本明細書に記載し説明する方法１００の間にマイクロエレクトロニクスデバイスを作製するための複数の工程及び製造プロセスは、熱ＣＶＤチャンバ、ＰＥ－ＣＶＤチャンバ、高密度プラズマＣＶＤチャンバ、低圧ＣＶＤチャンバ、減圧ＣＶＤチャンバ、又は大気圧ＣＶＤチャンバ等のＣＶＤチャンバで実行することができる。他の実施形態では、本明細書に記載し説明する方法１００の間にマイクロエレクトロニクスデバイスを作製するための複数の工程及び製造プロセスは、ＰＶＤチャンバ、ＡＬＤチャンバ、ＰＥ－ＡＬＤチャンバ、エッチングチャンバ（熱又はプラズマ）、エピタキシチャンバ、アニールチャンバ、又は温度モニタリングが有用であり得る任意の他の処理チャンバで実行することができる。処理チャンバの例としては、カリフォルニア州サンタクララのアプライドマテリアルズ社から市販されているＡＫＴ（登録商標）ＰＥＣＶＤチャンバ、ＰＲＯＤＵＣＥＲ（商標）チャンバ、ＥｔｅｒｎａＦＣＶＤ（登録商標）チャンバ、ＰＲＥＣＩＳＩＯＮ５０００（登録商標）チャンバ等のＣＶＤチャンバを挙げることができる。

【0042】

［００４３］本開示の実施形態は更に、以下の段落１～１５のいずれか１又は複数に関する。

【0043】

［００４４］１．デバイスの形成方法であって、基板に膜スタックを形成することであって、膜スタックは、酸化物層と窒化物層の複数の交互層を含み、スタック厚さを有する、基板に膜スタックを形成することと、複数の構造間に複数の開口部を形成するために、膜スタックを第１の深さまでエッチングすることであって、各構造は側壁を有し、各開口部は底部を有し、第１の深さはスタック厚さより小さく、各開口部は第１の深さに対して５０超のアスペクト比を有する、複数の構造間に複数の開口部を形成するために、膜スタックを第１の深さまでエッチングすることと、アモルファスシリコンを含むエッチング保護ライナを側壁及び底部に堆積させることと、少なくとも開口部の底部からエッチング保護ライナを除去することと、開口部の各底部を孔の第２の深さまで更に拡張するために、開口部の膜スタックをエッチングすることによって複数の孔を形成することと、側壁からエッチング保護ライナを除去することとを含む方法。

【0044】

［００４５］２．デバイスの形成方法であって、基板に膜スタックを形成することであって、膜スタックは、酸化物層と窒化物層の複数の交互層を含み、スタック厚さを有する、基板に膜スタックを形成することと、膜スタックにパターニングされたハードマスクを形成することと、複数の構造間に複数の開口部を形成するために、膜スタックを第１の深さまでエッチングすることであって、各構造は側壁を有し、各開口部は底部を有し、第１の深さはスタック厚さより小さく、各開口部は第１の深さに対して１００超のアスペクト比を有する、複数の構造間に複数の開口部を形成するために、膜スタックを第１の深さまでエッチングすることと、熱化学気相堆積（ＣＶＤ）プロセスによってアモルファスシリコンを含むエッチング保護ライナを側壁及び底部に堆積させることであって、エッチング保護ライナは約１ｎｍから約５０ｎｍの厚さを有する、熱化学気相堆積（ＣＶＤ）プロセスによってアモルファスシリコンを含むエッチング保護ライナを側壁及び底部に堆積させることと、少なくとも開口部の底部からエッチング保護ライナを除去することと、開口部の各底部を孔の第２の深さまで更に拡張するために、開口部の膜スタックをエッチングすることによって複数の孔を形成することと、側壁からエッチング保護ライナを除去することとを含む方法。

【0045】

［００４６］３．各開口部は、第１の深さに対して１００超から約５００のアスペクト比を有する、段落１又は２に記載の方法。

【0046】

［００４７］４．各開口部は、第１の深さに対して約１２０から約５００のアスペクト比を有する、段落１から３のいずれか一項に記載の方法。

【0047】

［００４８］５．開口部の底部に堆積されたエッチング保護ライナの厚さは、構造の側壁に堆積されたエッチング保護ライナの厚さよりも小さい、段落１から４のいずれか一項に記載の方法。

【0048】

［００４９］６．エッチング保護ライナは、熱化学気相堆積（ＣＶＤ）プロセスによって堆積される、段落１から５のいずれか一項に記載の方法。

【0049】

［００５０］７．熱ＣＶＤプロセスは、シラン、ジシラン、トリシラン、テトラシラン、及びそれらの任意の組み合わせで構成される群から選択されるシリコン前駆体を含むプロセスガスに側壁及び底部を曝露することを含む、段落１から６のいずれか一項に記載の方法。

【0050】

［００５１］８．エッチング保護ライナは、約１ｎｍから約５０ｎｍの厚さを有する、段落１から７のいずれか一項に記載の方法。

【0051】

［００５２］９．エッチング保護ライナは、約２ｎｍから約１０ｎｍの厚さを有する、段落１から８のいずれか一項に記載の方法。

【0052】

［００５３］１０．スタック厚さは、約１μＭから約１０μＭの範囲である、段落１から９のいずれか一項に記載の方法。

【0053】

［００５４］１１．酸化物層と窒化物層の複数の交互層は、約２０対から約２００対の酸化物層及び窒化物層を含む、段落１から１０のいずれか一項に記載の方法。

【0054】

［００５５］１２．開口部の各々及び孔の各々は独立して、約１ｎｍから約３０００ｎｍの幅を有する、段落１から１１のいずれか一項に記載の方法。

【0055】

［００５６］１３．第２の深さは、約１μＭから約１０μＭの範囲である、段落１から１２のいずれか一項に記載の方法。

【0056】

［００５７］１４．孔は各々、メモリホール又はワード線スリットである、段落１から１３のいずれか一項に記載の方法。

【0057】

［００５８］１５．マイクロエレクトロニクスデバイスであって、基板に配置された膜スタックであって、酸化物層と窒化物層の複数の交互層を含み、スタック厚さを有する、膜スタックと、膜スタックの上面に配置されたパターニングされたハードマスクと、複数の構造間に配置された第１の深さを有する複数の開口部であって、各構造は側壁を有し、各開口部は底部を有し、第１の深さはスタック厚さより小さく、各開口部は第１の深さに対して５０超、１００超、又は１２０超のアスペクト比を有する、複数の開口部と、パターニングされたハードマスク、側壁及び底部に配置されたアモルファスシリコンを含むエッチング保護ライナであって、約１ｎｍから約５０ｎｍの厚さを有する、エッチング保護ライナとを備えるマイクロエレクトロニクスデバイス。

【0058】

［００５９］上記は、本開示の実施形態を対象としたものであるが、その基本的な範囲から逸脱することなく、他の実施形態及び更なる実施形態を考案することができ、その範囲は、後述の特許請求の範囲によって決定される。本明細書に記載された全ての文書は、本明細書と矛盾しない範囲で、いかなる優先権文書及び／又は試験手順も含めて、参照により本明細書に組み込まれる。前述の概要及び具体的な実施形態から明らかなように、本開示の形態を図示及び説明してきたが、本開示の主旨及び範囲から逸脱することなく、様々な変更を行うことができる。従って、本開示はそれらによって限定されるものではない。同様に、用語「を備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」は、米国法の目的上、用語「を含む（ｉｎｃｌｕｄｉｎｇ）」と同義であるとみなされる。同様に、組成物、要素、又は要素群に転換語「を備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」が伴うときはいつでも、組成物、要素、又は要素のリストに転換語「で本質的に構成される（ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」、「で構成される（ｃｏｎｓｉｓｔｉｎｇ ｏｆ）」、「で構成される群から選択される（ｓｅｌｅｃｔｅｄ ｆｒｏｍ ｔｈｅ ｇｒｏｕｐ ｏｆ ｃｏｎｓｉｓｔｉｎｇ ｏｆ）」、又は「である（ｉｓ）」が伴う同じ組成物又は要素群、及びその逆が企図されることを理解されたい。本明細書で使用する用語「約」は、公称値からの±１０％の変動を指す。このような変動は、本明細書で提供されるいかなる値にも含まれ得ることを理解されたい。

【0059】

［００６０］特定の実施形態及び特徴を、一組の数値上限値及び一組の数値下限値を使用して説明してきた。特に別段の指示がない限り、任意の２つの値の組合せ、例えば、任意の下限値と任意の上限値との組合せ、任意の２つの下限値の組合せ、及び／又は任意の２つの上限値の組合せを含む範囲が企図されることを理解されたい。特定の下限値、上限値及び範囲は、以下の１又は複数の請求項に記載されている。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【国際調査報告】