▶ アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-15
(54)【発明の名称】書き込みマスクされたラッチビットセル
(51)【国際特許分類】
G11C 11/412 20060101AFI20240408BHJP
G11C 7/10 20060101ALI20240408BHJP
H03K 3/356 20060101ALI20240408BHJP
【ＦＩ】
G11C11/412
G11C7/10 152
H03K3/356 D
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023565477
(86)(22)【出願日】2022-05-05
(85)【翻訳文提出日】2023-11-15
(86)【国際出願番号】 US2022027789
(87)【国際公開番号】W WO2022235877
(87)【国際公開日】2022-11-10
(31)【優先権主張番号】63/185,207
(32)【優先日】2021-05-06
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/359,254
(32)【優先日】2021-06-25
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】ラッセル ジェイ． シュレイバー
(72)【発明者】
【氏名】ジョン ジェイ． ウー
【テーマコード（参考）】
5B015
5J300
【Ｆターム（参考）】
5B015HH03
5B015JJ31
5B015KA09
5J300TB08
(57)【要約】
ＳＲＡＭの書き込みマスクされたラッチビットセルは、第１の書き込みマスク信号のアサートに応じて、書き込みデータノードの値を第１の値にし、第２の書き込みマスク信号のアサートに応じて、書き込みデータノードの値を第２の値にする書き込みマスク回路を含む。パスゲートは、書き込みワード線信号がアサートされることに応じて、書き込みデータノード上のデータをビットセルの内部ノードに供給する。キーパー回路は、第１の書き込みマスク信号及び第２の書き込みマスク信号がデアサートされている間、書き込みワード線信号の値とは無関係に、第１のノードの値を維持する。
【選択図】図８
【選択図】図８
【特許請求の範囲】
【請求項1】
装置であって、書き込みマスクされたラッチビットセルを備え、前記書き込みマスクされたラッチビットセルは、前記書き込みマスクされたラッチビットセルの書き込み部分を含み、
前記書き込み部分は、
第１の書き込みマスク信号のアサートに応じて、書き込みデータノードの値を第１の値にし、第２の書き込みマスク信号のアサートに応じて、前記書き込みデータノードの値を第２の値にする書き込みマスク回路と、
前記書き込みデータノードに結合されたパスゲートであって、書き込みワード線信号がアサートされることに応じて、前記書き込みデータノードの値を第１のノードに供給するパスゲートと、
前記第１の書き込みマスク信号及び前記第２の書き込みマスク信号がデアサートされている間、前記書き込みワード線信号の値とは無関係に、前記第１のノードの値を維持するように構成されたキーパー回路と、を備える、
装置。
【請求項2】
前記書き込みデータノードは、前記第１の書き込みマスク信号及び前記第２の書き込みマスク信号がデアサートされることに応じてフローティングする、請求項１の装置。
【請求項3】
前記書き込みマスク回路は、第１の電力供給ノードと前記書き込みデータノードとの間に結合された第１の書き込みデータトランジスタであって、前記第１の書き込みマスク信号に結合されたゲートを有する第１の書き込みデータトランジスタと、
前記書き込みデータノードと第２の電力供給ノードとの間に結合された第２の書き込みデータトランジスタであって、前記第２の書き込みマスク信号に結合されたゲートを有する第２の書き込みデータトランジスタと、を備える、
請求項２の装置。
【請求項4】
前記装置は、反転データを供給するように前記第１のノードに結合されたインバータを備え、
前記キーパー回路は、
第１のキーパートランジスタと、第２のキーパートランジスタと、第３のキーパートランジスタと、第４のキーパートランジスタと、を含むキーパースタックを備え、
前記第１のキーパートランジスタは、前記第１の書き込みマスク信号に結合された第１のゲートと、前記第２の電力供給ノードと前記第２のキーパートランジスタとの間に結合された第１の通電端子と、を有し、
前記第２のキーパートランジスタは、前記反転データに結合された第２のゲートと、前記第１のキーパートランジスタと前記第１のノードとの間に結合された第２の通電端子と、を有し、
前記第３のキーパートランジスタは、前記反転データに結合された第３のゲートと、前記第１のノードと前記第４のキーパートランジスタとの間に結合された第３の通電端子と、を有し、
前記第４のキーパートランジスタは、前記第２の書き込みマスク信号に結合された第４のゲートと、前記第３のキーパートランジスタと前記第１の電力供給ノードとの間に結合された第４の通電端子と、を有する、
請求項３の装置。
【請求項5】
前記装置は、反転データを供給するように前記第１のノードに結合されたインバータを備え、
前記キーパー回路は、
第１のキーパートランジスタと、第２のキーパートランジスタと、第３のキーパートランジスタと、第４のキーパートランジスタと、を含むキーパースタックを備え、
前記第１のキーパートランジスタは、アクティブロー書き込みワード線信号に結合された第１のゲートと、前記第２の電力供給ノードと前記第２のキーパートランジスタとの間に結合された第１の通電端子と、を有し、
前記第２のキーパートランジスタは、前記反転データに結合された第２のゲートと、前記第１のキーパートランジスタと前記第１のノードとの間に結合された第２の通電端子と、を有し、
前記第３のキーパートランジスタは、前記反転データに結合された第３のゲートと、前記第１のノードと前記第４のキーパートランジスタとの間に結合された第３の通電端子と、を有し、
前記第４のキーパートランジスタは、書き込みワード線信号に結合された第４のゲートと、前記第３のキーパートランジスタと前記第１の電力供給ノードとの間に結合された第４の通電端子と、を有し、
前記書き込みワード線信号は、前記書き込みワード線信号及び前記アクティブロー書き込みワード線信号を含む、
請求項３の装置。
【請求項6】
前記キーパー回路は、前記第２の電力供給ノードと、前記第１のキーパートランジスタと前記第２のキーパートランジスタとの間の第１のキーパーノードと、の間に結合された第５のキーパートランジスタであって、前記第１の書き込みマスク信号に結合された第５のゲートを有する第５のキーパートランジスタと、
前記第１の電力供給ノードと、前記第３のキーパートランジスタと前記第４のキーパートランジスタとの間の第２のキーパーノードと、の間に結合された第６のキーパートランジスタであって、前記第２の書き込みマスク信号に結合された第６のゲートを有する第６のキーパートランジスタと、を備える、
請求項５の装置。
【請求項7】
前記第１の書き込みマスク信号を生成する第１のパルス生成部と、前記第２の書き込みマスク信号を生成する第２のパルス生成部と、を備える、
請求項１～６の何れかの装置。
【請求項8】
前記書き込みマスクされたラッチビットセルの読み出し部分を備え、前記読み出し部分は、読み出しワード線信号を受信し、且つ、前記読み出しワード線信号のアサートに応じて、前記書き込みマスクされたラッチビットセルの読み出し部分の出力ノード上に出力データを供給するように結合されており、
前記出力データは、前記第１のノード上のデータに対応する、
請求項１～６の何れかの装置。
【請求項9】
前記書き込みマスクされたラッチビットセルの読み出し部分は、前記読み出しワード線信号がデアサートされることに応じて、前記出力ノードを高インピーダンスにするように構成されている、請求項８の装置。
【請求項10】
方法であって、第１の書き込みマスク信号のアサートに応じて、書き込みマスクされたラッチビットセル内の書き込みデータノードを第１の値に設定することと、
第２の書き込みマスク信号のアサートに応じて、前記書き込みデータノードを第２の値に設定することと、
書き込みワード線信号がアサートされることに応じて、前記書き込みデータノードを第１のノードに結合することと、
前記第１の書き込みマスク信号及び前記第２の書き込みマスク信号がデアサートされている間、キーパー回路を使用して、前記書き込みワード線信号の値とは無関係に、前記第１のノード上のデータを維持することと、を含む、
方法。
【請求項11】
前記第１の書き込みマスク信号及び前記第２の書き込みマスク信号がデアサートされることに応じて、前記書き込みデータノードをフロートさせることを含む、請求項１０の方法。
【請求項12】
前記第１の書き込みマスク信号を第１の書き込みデータトランジスタのゲートに供給することと、前記第１の書き込みマスク信号のアサートに応じて、前記第１の書き込みデータトランジスタを介して、第１の電力供給ノードを前記第１のノードに結合することによって、前記書き込みデータノードを前記第１の値に設定することと、
前記第２の書き込みマスク信号を第２の書き込みデータトランジスタのゲートに供給することと、
前記第２の書き込みマスク信号のアサートに応じて、前記第２の書き込みデータトランジスタを介して、第２の電力供給ノードを前記第１のノードに結合することによって、前記書き込みデータノードを前記第２の値に設定することと、を含む、
請求項１０の方法。
【請求項13】
前記第１のノード上のデータを反転し、反転データを前記キーパー回路に供給することと、前記第１の書き込みマスク信号及び前記第２の書き込みマスク信号がデアサートされることに応じて、前記キーパー回路を有効化することと、
前記第１の書き込みマスク信号及び前記第２の書き込みマスク信号がアサートされることに応じて、前記キーパー回路を無効化することと、を含む、
請求項１０の方法。
【請求項14】
前記第１の書き込みマスク信号を第１のキーパートランジスタの第１のゲートに供給し、前記第１の書き込みマスク信号がデアサートされることに応じて、前記第１のキーパートランジスタを有効化することと、前記反転データを第２のキーパートランジスタの第２のゲートに供給することと、
前記反転データを第３のキーパートランジスタの第３のゲートに供給することと、
前記第２の書き込みマスク信号を第４のキーパートランジスタの第４のゲートに供給し、前記第２の書き込みマスク信号がデアサートされることに応じて、前記第４のキーパートランジスタを有効化することと、を含む、
請求項１３の方法。
【請求項15】
アクティブロー書き込みワード線信号を第１のキーパートランジスタの第１のゲートに供給することと、前記反転データを第２のキーパートランジスタの第２のゲートに供給することと、
前記反転データを第３のキーパートランジスタの第３のゲートに供給することと、
書き込みワード線信号を第４のキーパートランジスタの第４のゲートに供給することであって、前記書き込みワード線信号は、前記書き込みワード線信号及び前記アクティブロー書き込みワード線信号を含む、ことと、
前記第１の書き込みマスク信号を第５のキーパートランジスタの第１のゲートに供給し、前記第１の書き込みマスク信号がデアサートされることに応じて、前記第５のキーパートランジスタを有効化することと、
前記第２の書き込みマスク信号を第６のキーパートランジスタの第６のゲートに供給し、前記第２の書き込みマスク信号がデアサートされることに応じて、前記第６のキーパートランジスタを有効化することと、を含む、
請求項１３の方法。
【請求項16】
前記第１の書き込みマスク信号を第１のパルスとして生成することと、前記第２の書き込みマスク信号を第２のパルスとして生成することと、を含む、
請求項１０～１５の何れかの方法。
【請求項17】
前記第１のパルスは、第１のパルス書き込みマスク信号がアサートされ、前記書き込みワード線信号がアサートされていない場合に、前記第１のノード上のデータの状態を変化させないようにするのに十分短い、請求項１６の方法。
【請求項18】
前記第２のパルスは、第１のパルス書き込みマスク信号がアサートされ、前記書き込みワード線がアサートされていない場合に、前記第１のノード上のデータの状態を変化させないようにするのに十分短い、請求項１６の方法。
【請求項19】
読み出しワード線信号がアサートされることに応じて、前記書き込みマスクされたラッチビットセルの読み出し部分の出力ノードに出力データを供給することと、前記読み出しワード線信号がデアサートされることに応じて、前記出力ノードを高インピーダンスにすることと、を含む、
請求項１０～１５の何れかの方法。
【請求項20】
方法であって、書き込みワード線（ＷＷＬ）信号及びアクティブロー書き込みワード線（ＷＷＬＸ）信号が、第１の書き込みマスク信号又は第２の書き込みマスク信号の何れかがアサートされることと組み合わせてアサートされることに応じて、書き込みマスクされたラッチビットセルを書き込むことと、
前記ＷＷＬ信号及びＷＷＬＸ信号がアサートされ、前記第１の書き込みマスク信号及び前記第２の書き込みマスク信号がデアサートされている間、前記書き込みマスクされたラッチビットセルの状態を維持することと、を含む、
方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、ＳＲＡＭ及びＳＲＡＭビットセルに関する。ＳＲＡＭ内のビットセルを選択的に書き込むことは、ＳＲＡＭのより効率的な全体動作を可能にする。改善されたシステム性能を提供するのに役立つように、ＳＲＡＭセルへのマスクされた書き込みの面積への影響を改善し続けることが望ましい。
【発明の概要】
【課題を解決するための手段】
【0002】
（本発明の実施形態の開示）
したがって、一実施形態では、装置は、書き込み部分を含む書き込みマスクされたラッチビットセルを含む。書き込み部分は、第１の書き込みマスク信号のアサートに応じて、書き込みデータノードの値を第１の値にし、第２の書き込みマスク信号のアサートに応じて、書き込みデータノードの値が第２の値を有するようにする書き込みマスク回路を含む。パスゲートが、書き込みデータノードに結合され、書き込みワード線信号がアサートされることに応じて、書き込みデータノード上の値を第１のノードに供給する。キーパー回路（keeper circuit）は、第１の書き込みマスク信号及び第２の書き込みマスク信号がデアサートされている間、書き込みワード線信号の値とは無関係に第１のノードの値を維持するように構成されている。
したがって、一実施形態では、装置は、書き込み部分を含む書き込みマスクされたラッチビットセルを含む。書き込み部分は、第１の書き込みマスク信号のアサートに応じて、書き込みデータノードの値を第１の値にし、第２の書き込みマスク信号のアサートに応じて、書き込みデータノードの値が第２の値を有するようにする書き込みマスク回路を含む。パスゲートが、書き込みデータノードに結合され、書き込みワード線信号がアサートされることに応じて、書き込みデータノード上の値を第１のノードに供給する。キーパー回路（keeper circuit）は、第１の書き込みマスク信号及び第２の書き込みマスク信号がデアサートされている間、書き込みワード線信号の値とは無関係に第１のノードの値を維持するように構成されている。
【0003】
別の実施形態では、方法は、第１の書き込みマスク信号のアサートに応じて、書き込みマスクされたラッチビットセル内の書き込みデータノードを第１の値に設定することと、第２の書き込みマスク信号のアサートに応じて、書き込みデータノードを第２の値に設定することと、を含む。方法は、書き込みワード線信号がアサートされることに応じて、書き込みデータノードを第１のノードに結合することを含む。第１のノード上のデータは、第１の書き込みマスク信号及び第２の書き込みマスク信号がデアサートされている間、書き込みワード線信号の値とは無関係にキーパー回路によって維持される。
【0004】
別の実施形態では、方法は、書き込みワード線（write word line、ＷＷＬ）信号及びアクティブロー書き込みワード線（active low write word line、ＷＷＬＸ）信号が、第１の書き込みマスク信号又は第２の書き込みマスク信号の何れかがアサートされることと組み合わせてアサートされることに応じて、書き込みマスクされたラッチビットセルを書き込むことを含む。書き込みマスクされたラッチビットセルの状態は、ＷＷＬ信号及びＷＷＬＸ信号がアサートされ、第１の書き込みマスク信号及び第２の書き込みマスク信号がデアサートされている間、維持される。
【0005】
本発明は、添付の図面を参照することによってより良好に理解され、その数々の目的、特徴及び利点が当業者に明らかになり得る。
【図面の簡単な説明】
【0006】
【図1】一実施形態による、ラッチビットセルの一実施形態を示す図である。
【図2】ラッチビットセルの例示的なレイアウトを示す図である。
【図3】ラッチビットセルの読み出し部分及び書き込み部分内で異なる閾値電圧がどのように使用され得るかを示す図である。
【図4】３２個のラッチビットセルの列（カラム）を示す図である。
【図5】６４行（ロウ）のラッチビットセルを各々有する２つの列の高レベルブロック図である。
【図6】書き込みマスクされたラッチビットセルの実施形態を示す図である。
【図7】書き込みマスクされたラッチビットセルのレイアウトを示す図である。
【図8】書き込みマスクされたラッチビットセルの別の実施形態を示す図である。
【図9】ＷＲＺＥＲＯ又はＷＲＯＮＥＸパルスを生成するパルス生成器の実施形態を示す図である。
【図12A】トランジスタフィンガ当たり２つのフィンを有する従来の標準セルアーキテクチャを示す図である。
【図12B】トランジスタフィンガ当たり２つのフィン及びトランジスタフィンガ当たり１つのフィンの交互セルを伴うハイブリッド標準セルアーキテクチャを示す図である。
【図12C】トランジスタフィンガ当たり１つのフィン及びトランジスタフィンガ当たり２つのフィンを有するＦｉｎＦＥＴの高レベルブロック図である。
【図13】ハイブリッド標準セルライブラリを利用するラッチビットセルアレイの実施形態を示す図である。
【図15】ラッチビットセルアレイの実施形態の高レベルブロック図である。
【図16】マスクされた書き込みビットセルを使用するラッチビットセルアレイの一実施形態の高レベルブロック図である。
【発明を実施するための形態】
【0007】
異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。
【0008】
８トランジスタ（８Ｔ）スタティックランダムアクセスメモリ（static random access memory、ＳＲＡＭ）アレイは、より新しい技術ノード内で面積に関して十分にスケーリングしていない。しかしながら、標準セル設計規則で構築された回路は、より新しい技術ノード内で比較的良好にスケーリングし続けている。標準セル設計規則でＳＲＡＭアレイを構築することは、より多くのトランジスタが存在する場合であっても、より小さい面積を使用することを可能にする。図１は、個別の読み出し及び書き込みポートを有するラッチビットセル１００として実装されたＳＲＡＭビットセルを示している。ラッチビットセル１００は、８Ｔ ＳＲＡＭビットセルの８個のトランジスタと比較して、ビット当たり１２個のトランジスタを使用するが、標準セル設計規則の使用に起因して、ある特定の製造技術においては、依然としてより少ない面積を使用することに留意されたい。ラッチ型ビットセルと古典的な６Ｔ／８Ｔ ＳＲＡＭビットセルとの間の大きな違いは、ラッチビットセルが書き込み中にフィードバックを無効化することである。対照的に、６Ｔ／８Ｔビットセルでは、パスゲートは、書き込みを実行するためにプルアップと戦う（fight）必要がある。ラッチビットセルは、書き込み中にそのような競合（contention）を有しない。
【0009】
標準セル設計規則を使用して実装される図１の手法は、カスタムＳＲＡＭマクロの使用に必要なオーバーヘッドがなくなり、それによって面積が減少することを意味する。例えば、標準セルレイアウト規則の使用は、０接続ポリピッチ（connected poly pitch、ＣＰＰ）（トランジスタ間の水平方向の距離）の標準セル論理に隣接することを可能にする。ＳＲＡＭに対するより伝統的な手法は、リソグラフィ目的のために必要とされる境界セル及びエッジセルを有する。標準セル設計規則が良好にスケーリングされるので、ラッチビットセル１００及び標準セル設計規則に基づいてＳＲＡＭセルを実装することは、ＳＲＡＭ設計が将来の標準アーキテクチャと同様に面積においてスケーリングすることを可能にする。
【0010】
図１に示すラッチビットセルは、ラッチ内に通常存在するローカルインバータをより多くのセルにわたって償却する。図１に示されたラッチビットセルは、書き込みビット線（write bit line、ＷＢＬ）、書き込みワード線（ＷＷＬ）、アクティブロー書き込みワード線（ＷＷＬＸ）、読み出しワード線（read word line、ＲＷＬ）、及び、アクティブロー読み出しワード線（active low read word line、ＲＷＬＸ）を含む、ラッチへの入力に従来使用されていたローカルインバータを除去する。より伝統的なラッチアレイでは、ＣＭＯＳ組み合わせ段（stages）がラッチ間で使用される。ラッチビットセル１００は、ＲＢＬ１０１に対してトライステート出力を使用する。ラッチビットセルによるトライステートドライバの使用は、いくつかのセル、例えば、１６個のセルの出力（読み出しビット線）が、出力データの任意の追加の組み合わせ段（ＮＯＲ／ＮＡＮＤ化等）を回避するために、トライステート出力ドライバを使用して一緒に組み合わせられるのを可能にする。
【0011】
図２は、水平方向に７個のトランジスタを示すラッチビットセル１００の棒状（stick）レイアウトを示している。ボックスは、トランジスタのソース／ドレイン接続を示している。トランジスタのゲート領域は、図１のトランジスタと同じ標識を有する垂直線として示されている。長い垂直線２０１は、例えば、トランジスタＰＦＢＯ及びＮＦＢＯ、並びに、トランジスタＰＩＮＶ及びＮＩＮＶによる共有ゲート接続を示している。ボックス内に空白がある場合、図１では名前が付けられていないノードがあるが、識別されていないソース／ドレイン接続及びゲート接続が、図１で容易に見ることができる。レイアウトは、ダミーセル（ｄｕｍｍｙ ｃｅｌｌ、ＤＵＭ）トランジスタを含む。ダミーは、形成されているが接続されていないトランジスタである。ダミートランジスタの使用は、他のトランジスタ間の分離を提供するための効率的な方法を提供する。また、ダミートランジスタの使用は、閾値電圧（Ｖｔ）に関して使用されるトランジスタのタイプを変更する能力において利点を提供する。実施形態では、ラッチの書き込み部分（トランジスタＰＰＧ、ＮＰＧ、ＰＩＮＶ、ＮＩＮＶ、ＮＦＢ１、ＮＦＢ０、ＰＦＢ０、ＰＦＢ１）は高性能を必要としないが、ラッチの読み出し部分（トランジスタＰＲＰ１、ＰＲＰ０、ＮＲＰ０、ＮＲＰ１）は高性能を必要とする。トランジスタ名の最初の文字は、トランジスタのタイプ（Ｎ又はＰ）を指し、残りの文字は、その機能（ＰＧパスゲート、ＩＮＶインバータ、ＦＢフィードバック、ＲＰ読み出しポート）を指すことに留意されたい。
【0012】
図３を参照すると、トランジスタＰＲＰ０、ＰＲＰ１、ＮＲＰ０、ＮＲＰ１を含むラッチビットセル１００の読み出し部分３０１が、より低いＶｔ（超低Ｖｔ（ultra low Vt、ｕｌｖｔ）等）のトランジスタを使用して実装されることを可能にし、それによって、必要とされる高い性能を提供し、一方で、図３のダミートランジスタの左側のラッチビットセル１００の書き込み部分３０３は、より高い閾値電圧トランジスタ（低Ｖｔ（ｌｏｗ Ｖｔ、ｌｖｔ）トランジスタ等）で実装される。より高いＶｔのトランジスタは、より低い性能を提供するが、より少ない漏れも提供し、より低いＶｔのトランジスタは、性能のために必要とされる場合にのみ利用される。したがって、レイアウトオプションは、異なる閾値電圧が、異なる性能要件を有する読み出しポート及び書き込みポート上で利用されることを可能にし、それによって、ビットセルの一部分のみに対する性能要件を満たすために、全てのデバイスに対してより低いＶｔのデバイスを使用しなければならない場合と比較して、漏れ電流が低減されることを可能にする。読み出しポート及び書き込みポート内のトランジスタは、隣接セル間で拡散を共有し、可能であれば、最適化されていない設計に対して、ｘｔｏｒ（トランジスタ）負荷を半分に削減する。
【0013】
再び図１を参照して、ラッチビットセル１００の動作を説明する。書き込みビット線ＷＢＬ１０２上のセルに書き込まれるデータ（本明細書では書き込みデータ（write data、ＷＤ）とも呼ばれる）は、トランジスタＮＰＧ及びＰＰＧから形成されるパスゲート１０３に供給される。ゲート又はそれらのトランジスタは、それぞれ、書き込みワード線（ＷＷＬ）及び書き込みワード線Ｘ（ＷＷＬＸ）に結合され、「Ｘ」は、信号がアクティブローであることを表す。ＷＷＬ及びＷＷＬＸがアサートされると、ＷＢＬ上のデータは、データ「Ｄ」として、トランジスタＰＩＮＶ及びＮＩＮＶによって形成されるインバータ１０４に渡される。トランジスタＮＦＢ１、ＰＦＢ１は、ＷＷＬ、ＷＷＬＸがアサートされるとオフになる。ビットラッチセル１００のフィードバック部分内のＮＦＢ０及びＰＦＢ０のゲートは、インバータから出力Ｄ＿Ｘ（「Ｄ」の反転値）を受信する。ラッチの読み出し部分１０６内のＰＲＰ１及びＮＲＰ１のゲートもＤ＿Ｘを受信する。ＷＷＬ及びＷＷＬＸがデアサートされると、パスゲート１０３が遮断され、トランジスタＮＦＢ１及びＰＦＢ１がオンになり、Ｄ＿Ｘが、トランジスタＮＦＢ０又はＰＦＢ０のうち何れかをオンにして、フィードバック信号として「Ｄ」を供給することを可能にする。トランジスタＮＦＢ１、ＮＦＢ０、ＰＦＢ０、ＰＦＢ１は、キーパー回路１０８として機能し、トランジスタＰＩＮＶ及びＮＩＮＶによって形成されるインバータとともに、ＷＷＬ及びＷＷＬＸがデアサートされる場合に、ノードＤ上のデータが維持されることを保証する。このようにして、Ｄの値は、ラッチビットセル１００の書き込み部分内に維持され、ラッチが読み出される場合に利用可能である。ラッチビットセル１００において、ＰＭＯＳトランジスタＰＩＮＶ、ＰＦＢ１、ＰＲＰ１は、それらのソースにおいて電源電圧（ＶＤＤ）に結合される。ＮＭＯＳトランジスタＮＩＮＶ、ＮＦＢ１、ＮＲＰ１は、それらのソースにおいて第２の電源電圧（接地）に結合される。
【0014】
ラッチビットセルを読み出すために、読み出しワード線（ＲＷＬ）及びＲＷＬＸがアサートされ、それぞれＮＲＰ０及びＰＲＰ０をオンにする。「Ｘ」はアクティブロー信号を示すことに留意されたい。ＲＷＬ及びＲＷＬＸのアサートは、Ｄ＿Ｘの値が、本明細書では読み出しデータ（ｒｅａｄ ｄａｔａ、ＲＤ）とも呼ばれる出力信号読み出しビット線（read bit line、ＲＢＬ）１０１の値を決定することを可能にする。ＲＷＬ及びＲＷＬＸがデアサートされると、ＲＢＬが高インピーダンスに設定され、他のＳＲＡＭセルが読み出されるように選択された場合に、他のＳＲＡＭセルがＲＢＬを駆動することを可能にする。
【0015】
図４は、３２個のラッチビットセルのグループがラッチビットセルの２つのグループ（ビット＜３１：１６＞及びビット＜１５：０＞）内に形成される実施形態を示している。ラッチビットセルの各グループは、マルチプレクサ４０１にビットを供給し、マルチプレクサ４０１は、ビット＜３１：１６＞又はビット＜１５：０＞の何れかからビットを選択し、ｒｄＤａｔａ ４０３上の選択されたビットを供給する。図４の実施形態では、ラッチビットセルの読み出し側の３状態ドライバは、１６ビット（一度に１つだけアクティブ）がマルチプレクサ４０１に供給される同じＲＢＬを駆動することを可能にする。したがって、各グループ［３１：１６］及び［１５：０］内で一度に１つのＲＷＬ／ＲＷＬＸのみがオンにされて、複数のラッチビットセルが同時にＲＢＬを駆動して、高電流状況を引き起こさないようにすることを保証する。また、ＲＷＬ／ＲＷＬＸ信号のうち何れかがアクティブであり、ビットセルのうち何れかがＲＢＬ上に高論理レベル又は低論理レベルを駆動することを保証することも重要である。デアサートされている全てのＲＷＬ／ＲＷＬＸペアは、ＲＢＬ上にフローティングノードをもたらし、これは、ＶＤＤとＶＳＳとの間の中間の信号を受信する下流ＣＭＯＳゲート内で高電流引き込みを引き起こす可能性がある。
【0016】
図５は、６４行及び２列のビットセルを有し、マルチプレクサ５０１が６４行及び２列から１ビットを選択する実施形態のブロック図を示している。説明を容易にするために図５には示されていないが、図５に示される実施形態は、書き込み列マルチプレクサ機能も必要とする。これを達成する１つの方法は、ＷＷＬ／ＷＷＬＸペアを偶数物理列に供給し、別のＷＷＬ／ＷＷＬＸペアを奇数物理列に供給することである。このようにして、１つおきのセルに書き込むことができる。書き込みマルチプレクサ機能を達成する別の方法は、本明細書で更に説明するように、書き込みマスクを使用することである。
【0017】
書き込み動作中、特定のワード線がアサートされると、ワード線内の全てのビットが状態を変化させることがある。ワード線内の全てのビットの状態を変化させるのではなく、ワード線の選択されたセルのみに書き込むことが有利であり、これは、書き込み動作をより効率的にするのに役立つ。したがって、図６に示される別の実施形態では、ラッチビットセル６００は、書き込みマスクを含む。書き込みマスクは、信号書き込み１Ｘ（write one、ＷＲＯＮＥＸ）（「Ｘ」は、信号がアクティブローであることを表す）、及び、書き込み０（write zero、ＷＲＺＥＲＯ）を利用する。書き込みマスク回路は、トランジスタＰＷＤ６０１及びＮＷＤ６０３で形成されており、ＷＤは書き込みデータを表す。ＷＲＯＮＥＸがアサートされる（アクティブロー）と、書き込みデータ（ＷＤ）ノードは、トランジスタＰＷＤを通してハイにプルされ、ＷＲＺＥＲＯがアサートされると、ＷＤノードは、トランジスタＮＷＤを通してローにプルされる。書き込みマスクは、全てのセルの状態を変化させることなく、セルの１つの行の書き込みワード線がアサートされることを可能にする。例えば、ワード線上の１バイト又は数ビットのみが、ワード線をアサートし、書き込みマスクを使用して、対象のセルのみが書き込まれることを保証することによって変化し得る。ＷＤの値を決定するために使用されるトランジスタＰＷＤ及びＮＷＤに加えて、書き込みマスクされたラッチビットセル６００は、キーパー回路６０５において使用されるトランジスタＮＦＢ２及びＰＦＢ２を含む。これらのトランジスタは、ＷＷＬ及びＷＷＬＸがアサートされた場合でもラッチビットセルが状態を維持するように、キーパー回路のフィードバック機能が動作し続けることを保証するために使用される。ＷＷＬＸがアサートされると、ＮＦＢ１がオフになり、ＷＷＬがアサートされると、ＰＦＢ１がオフになる。トランジスタＮＦＢ２及びＰＦＢ２は、ビットがラッチビットセルの書き込みを事実上阻止する書き込みマスクを有する場合、キーパー回路は、ＷＷＬ及びＷＷＬＸがアサートされた場合にＮＦＢ０とＰＦＢ０との間のノードからの正しい値で「Ｄ」を駆動し続けることを保証する。ＷＲＯＮＥＸ及びＷＲＺＥＲＯがデアサートされると、ＷＤがフロートすることに留意されたい。ＰＷＤ及びＮＷＤトランジスタをビットセル自体に組み込むことによって、中間ノードＷＤ上のキャパシタンスは、ＷＷＬ／ＷＷＬＸがアサートされる場合のセル安定性問題を回避するのに十分に低く保たれる。キーパースタック（keeper stack、ＫＳＴＫ）ノードＰＫＳＴＫ６０２及びＮＫＳＴＫ６０４は、図６中で標識されている。
【0018】
図７は、図６に示される書き込みマスクされたラッチビットセル６００のレイアウトの棒状図を示している。図６の解決策は、図２に示されるレイアウトと比較して、４つのトランジスタによってセルのサイズを増加させ、余分なダミーセルを含んでいることに留意されたい。したがって、書き込みマスクされたラッチビットセル６００（図６）は、図１に示されるラッチビットセル１００についての図２のレイアウト（７ＣＰＰ）と比較して、３ＣＰＰから１０ＣＰＰへの増加を示している。
【0019】
図８は、図６の書き込みマスクされたラッチビットセル６００と比較して、書き込みマスクされたラッチビットセル８００のより効率的な実施形態を示している。書き込みマスクされたラッチビットセル６００内のキーパースタックノードに結合された追加のトランジスタＮＦＢ２及びＰＦＢ２は、書き込みマスクされたラッチビットセル８００内のＮＦＢ１及びＰＦＢ１を置き換えることに留意されたい。書き込みマスクされたラッチビットセル８００は、ＷＷＬ及びＷＷＬＸがアサートされる場合（図１及び図６参照）、ＮＦＢ１及びＰＦＢ１をオフにすることによってキーパー回路８０５を無効にせず、代わりに、書き込みマスクされたラッチビットセル８００は、ＷＲＯＮＥＸ又はＷＲＺＥＲＯがアサートされることに応じて、キーパーを無効にするだけである。これは、ラッチビットセル８００がマスクされている場合に、ラッチビットセル８００が状態を保持することを保証する。ＷＷＬ及びＷＷＬＸは、書き込みマスクされたラッチビットセル８００内のパスゲートトランジスタＰＰＧ及びＮＰＧのみに結合されることに留意されたい。ＷＲＯＮＥＸがアサートされる（アクティブロー）と、トランジスタＮＦＢ２はオフになり、ＷＲＺＥＲＯがアサートされると、トランジスタＰＦＢ２はオフになる。ＷＷＬＸ及びＷＷＬがアサートされると仮定すると、ＷＲＯＮＥＸがアサートされる場合、ノードＷＤがハイになり、ノードＤがハイになり、ＷＲＺＥＲＯがアサートされる（アクティブロー）場合、ノードＷＤがローになり、ノードＤがローになる。それぞれのマスク線（ＷＲＯＮＥＸ及びＷＲＺＥＲＯ）がデアサートされる場合、ＮＦＢ２及びＰＦＢ２の両方がオンであり、キーパー回路は、トランジスタＰＩＮＶ及びＮＩＮＶによって形成されるインバータによって提供されるＤ＿Ｘの値に従って、ノードＤの値を維持する。Ｄ＿Ｘは、トランジスタＮＦＢ０をオンにしてノードＤに対して低い値を維持するか、又は、ＰＦＢ０をオンにしてノードＤに対して高い値を維持する。書き込みマスク回路は、トランジスタＰＷＤ８０１及びＮＷＤ８０３によって形成され、図６に示される実施形態と同様である。トランジスタＰＲＰ１、ＰＲＰ０、ＮＲＰ０、ＮＲＰ１によって形成される書き込みマスクされたラッチビットセル８００の読み出し側は、図１及び図６にそれぞれ示される先のラッチビットセルの実施形態１００及び６００と同じである。
【0020】
ＷＲＯＮＥＸ又はＷＲＺＥＲＯの何れかがアサートされる場合にはいつでも、ＷＲＯＮＥＸ及びＷＲＺＥＲＯに結合された列内の全てのビットセルは、それらのキーパー回路が無効になるようにし、なぜなら、ＷＲＯＮＥＸをアサートすることによってＮＦＢ２がオフになり、Ｄ＿ＸがＮＦＢ０及びＮＦＢ２を通してＶＳＳにプルされることが防止され、ＷＲＺＥＲＯをアサートすることによってＰＦＢ２がオフになり、Ｄ＿ＸがＰＦＢ０及びＰＢＦ２を通してＢＤＤにプルされることが防止されるためである。したがって、ノードＤは、ＷＲＯＮＥＸ又はＷＲＺＥＲＯのアサートに応じてフローティングする。ＷＲＯＮＥＸ又はＷＲＺＥＲＯのアサートが十分に長い場合、ＮＦＢ１又はＰＦＢ１がＷＲＯＮＥＸ又はＷＲＺＥＲＯのアサートによって無効化されることに起因して、キーパー回路の少なくとも一部分がオフになるので、列に沿ったセルは状態を変化させることができる。したがって、ＷＲＯＮＥＸ及びＷＲＺＥＲＯは、パルス書き込みとしてアサートされるべきである。したがって、これらの信号は、自己タイミングパルスとして、いくつかのインバータ遅延の長さ、例えば、５０ｐｓでアサートされるべきである。パルスは、例えば、９個のインバータを使用して生成することができる。インバータの数は、使用される技術に依存する。図９は、ＷＲＺＥＲＯのパルス回路９０１及びＷＲＯＮＥＸのパルス回路９０３の実施形態を示している。図９に示されるパルス回路の各々では、奇数個のインバータが使用されていることに留意されたい。図９では、論理ゲートへの入力（書き込み０及び書き込み１）は、アクティブハイであると仮定される。ＷＲＯＮＥＸ及びＷＲＺＥＲＯに適したパルス幅を提供する多くの他のパルス生成器回路が当業者に知られている。パルスは、１つのセルを書き込むのに十分な長さとすべきであるが、列に沿った他のセルが、パルス中にノードＤがフローティングすることに起因して状態を失わないように十分に短くなければならず、したがって、図６に示される書き込みマスクされたラッチビットセルと比較して、追加の書き込みマスク能力に対する面積の不利益は比較的小さい。
【0021】
図１０は、図８の回路のレイアウトの一例を示している。ラッチビットセル８００に必要なダミートランジスタは１つだけであることに留意されたい。図１０に示されるラッチビットセル８００のレイアウトは、図２に示されるベースラインラッチビットセル１００に対して１つの余分なＣＰＰのみを有する。
【0022】
図１１は、単一標準セル行に形成された図１に示されたラッチのラッチアレイ列を示している。「単一標準セル行」という用語は、集積回路の物理的な行を指し、ＳＲＡＭの論理的な行を指すものではないことに留意されたい。非ハイブリッド標準セルライブラリ規則を有する標準設計では、全てのデバイスは、通常、同じ数のフィンを有する。従来の標準セルアーキテクチャでは、デバイスの全ての行が同じ高さを有する。ＦｉｎＦＥＴの世界では、これは一般に、フィンガ当たりのフィンの数が同じであることも意味する。図１２Ａは、フィンガ当たり２つのフィンを有するＰＦＥＴ及びＮＦＥＴの従来の標準セルアーキテクチャを示している。各標準セルは、行内で均一であり、Ｐ及びＮトランジスタを有する。
【0023】
ハイブリッド標準セルアーキテクチャは、高性能及び高密度（しかし、より低い性能）の標準セルの交互の行を利用する。例えば、一実施形態では、それは、高い性能のセル及びより低い性能についてセルのトランジスタフィンガ当たり２つのフィンが、トランジスタフィンガ当たり１つのフィンを有することを意味する。図１２Ｂに示されるように、それは、より高いセル及びより低いセルの交互の行と、より短い行と、をもたらす。ハイブリッド標準セルアーキテクチャの利点は、より小さい面積及び低減された電力であるが、より短いセル高さは、より大きい２つのフィンセルと比較して、性能の低下をもたらす。図１２Ｃは、例示的なトランジスタフィンガデバイス１２０１当たり１つのフィン、及び、トランジスタフィンガデバイス１２０３当たり２つのフィンを示している。
【0024】
図１３は、従来の標準セルライブラリから、ハイブリッド標準セルライブラリ手法に移って標準セルラッチアレイを構築すると、隣接するビット間の不均衡な性能がもたらされる可能性があることを示している。例えば、列１３０１内のビットセルは、例えば、フィンガ当たり２つのフィンを有する「高速」標準セルから形成される。論理ＳＲＡＭ列１３０１は、図示した実施形態では、ハイブリッド行アーキテクチャの物理高速行内にある。列１３０３内のビットセルは、例えば、フィンガ当たり１つのフィンを有する「低速」セルである。したがって、列１３０１内のビットセルのうち何れかからＲｄｄａｔａ［１］１３０２を読み出すことは、列１３０２からＲｄｄａｔａ［０］１３０４を読み出すことよりも速く行われる。したがって、隣接するビットは、異なるタイミング（一方が高速、他方が低速）で読み出され、これは望ましくない。
【0025】
高速セルと低速セルとの間でよりバランスのとれた性能を提供するために、図１４に示される実施形態は、１つの列からのビットセルのグループ、例えば、列１４０１（高速物理行）又は１４０３（低速物理行）内のビットセルを使用するが、他の行からのマルチプレクサ回路を使用する。例えば、低速マルチプレクサ１４０７は、３２個の高速ビットセルから１ビットを選択する。３２個の高速ビットセルは、高速ビットセル１４０４（ビット＜１５：０＞のうち何れかのみが示されている）及び高速ビットセル１４０６（ビット＜３１：１６＞のうち何れかのみが示されている）である。高速マルチプレクサ１４１５は、３２個の低速ビットセルから１ビットを選択する。３２個の低速ビットセルは、低速ビットセル１４０９（ビット＜１５：０＞のうち何れかのみが示されている）及び低速ビットセル１４１１（ビット＜３１：１６＞のうち何れかのみが示されている）である。同様に、高速ビットセル１４２１及び１４２３は、低速マルチプレクサ１４２５を使用し、低速ビットセル１４２７及び１４２９は、高速マルチプレクサ１４３１を使用する。高速マルチプレクサ１４３５によって供給される読み出しデータ（Ｒｄｄａｔａ［１］）は、高速マルチプレクサ（２フィン）を有するが低速ビットセル（１フィン）を有し、読み出しデータ（Ｒｄｄａｔａ［０］）は、低速マルチプレクサ（１フィン）を有するが高速ビットセル（２フィン）を有する。したがって、１つの論理ＳＲＡＭ列は高速ビットセル及び低速マルチプレクサ段を有し、一方、隣接するＳＲＡＭ論理列は低速ビットセル及び高速マルチプレクサ段を有する。これは、１つおきのビットが著しく異なるタイミング－高速及び低速を有するアレイと比較して、改善された性能バランスを提供する。
【0026】
図１５は、ビットセルのアレイの上位レベルのブロック図を示している。図１４は、列１４０１及び１４０３内のビットセルとして利用されている図１のラッチビットセルを示しているが、他の実施形態では、他のビットセルを使用することができる。図１６は、図６のマスクされた書き込みラッチビットセル６００又は図８のマスクされた書き込みラッチビットセル８００が利用される実施形態を示している。図１６は、マスク信号ＷＲＯＮＥＸ及びＷＲＺＥＲＯ信号がビットセルに分配される様子を示している。
【0027】
以上、書き込みマスクされたＳＲＡＭビットセルについて説明した。本明細書に記載された本発明の説明は例示的なものであり、以下の特許請求の範囲に記載される本発明の範囲を限定することを意図するものではない。本明細書に開示される実施形態の変形及び修正は、以下の特許請求の範囲に記載される本発明の範囲から逸脱することなく、本明細書に記載される説明に基づいて行われてもよい。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15】
【図16】
【国際調査報告】