▶ アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-15
(54)【発明の名称】ラッチビットセル
(51)【国際特許分類】
G11C 11/412 20060101AFI20240408BHJP
H03K 3/356 20060101ALI20240408BHJP
【ＦＩ】
G11C11/412
H03K3/356 B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023565479
(86)(22)【出願日】2022-05-05
(85)【翻訳文提出日】2023-11-16
(86)【国際出願番号】 US2022027793
(87)【国際公開番号】W WO2022235881
(87)【国際公開日】2022-11-10
(31)【優先権主張番号】63/185,207
(32)【優先日】2021-05-06
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/359,209
(32)【優先日】2021-06-25
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】ラッセル ジェイ． シュレイバー
(72)【発明者】
【氏名】ジョン ジェイ． ウー
【テーマコード（参考）】
5B015
5J300
【Ｆターム（参考）】
5B015JJ31
5B015KA09
5J300QA05
5J300SB01
5J300TB08
(57)【要約】
標準セル設計規則を使用して実装されるＳＲＡＭのビットセルは、書き込み部分と、読み出し部分と、を含む。書き込み部分は、ビットセルの入力ノードに結合されたパスゲートを含み、書き込みワード線信号がアサートされている間、入力ノード上のデータをビットセルの第１のノードに供給する。逆変換器は、第１のノードに結合されており、逆変換されたデータを供給する。逆変換器に結合されたキーパ回路は、書き込みワード線信号がデアサートされた場合に第１のノード上のデータを維持する。ビットセルの読み出し部分は、読み出しワード線信号及び逆変換されたデータを受信し、読み出しワード線信号のアサーションに応じて、ビットセルの読み出し部分の出力ノードに、第１のノード上のデータに対応する出力データを供給する。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
スタティックランダムアクセスメモリ（ＳＲＡＭ）のラッチビットセルであって、前記ラッチビットセルの書き込み部分と、
前記ラッチビットセルの読み出し部分と、を備え、
前記ラッチビットセルの書き込み部分は、
入力ノードに結合されたパスゲートであって、書き込みワード線信号がアサートされている間、前記入力ノード上のデータを前記ラッチビットセルの第１のノードに供給するように応答するパスゲートと、
逆変換されたデータを供給するように前記第１のノードに結合された逆変換器と、
前記逆変換器に結合されたキーパ回路であって、前記書き込みワード線信号がデアサートされた場合に、前記第１のノード上のデータを維持するように構成されたキーパ回路と、を含み、
前記ラッチビットセルの読み出し部分は、読み出しワード線信号を受信するように結合されており、前記読み出しワード線信号のアサーションに応じて、前記ラッチビットセルの読み出し部分の出力ノード上に出力データを供給し、
前記出力データは、前記第１のノード上のデータに対応する、
ラッチビットセル。
【請求項2】
前記ラッチビットセルの読み出し部分は、第１の閾値電圧を有する第１のトランジスタによって形成されており、前記ラッチビットセルの書き込み部分は、第２の閾値電圧を有する第２のトランジスタによって形成されており、前記第２の閾値電圧は前記第１の閾値電圧よりも高い、請求項１のラッチビットセル。
【請求項3】
前記ラッチビットセルの読み出し部分と前記ラッチビットセルの書き込み部分との間に配置されたダミートランジスタであって、前記第１の閾値電圧を有する前記第１のトランジスタを、前記第２の閾値電圧を有する前記第２のトランジスタから分離するダミートランジスタを備える、請求項２のラッチビットセル。
【請求項4】
前記パスゲートは、前記入力ノードと前記第１のノードとの間に結合された第１のパスゲートトランジスタであって、アクティブロー書き込みワード線信号に結合されたゲートノードを有する第１のパスゲートトランジスタと、
前記入力ノードと前記第１のノードとの間に結合された第２のパスゲートトランジスタであって、書き込みワード線信号に結合されたゲートノードを有する第２のパスゲートトランジスタと、を備え、
前記書き込みワード線信号は、前記書き込みワード線信号及び前記アクティブロー書き込みワード線信号を含む、
請求項１～３の何れかのラッチビットセル。
【請求項5】
前記ラッチビットセルの読み出し部分は、前記読み出しワード線信号がデアサートされたことに応じて、前記出力ノードにハイインピーダンスを提供する３ステートドライバ回路を備える、
請求項１～３の何れかのラッチビットセル。
【請求項6】
前記キーパ回路は、それぞれのドレインノードにおいて結合された第１のキーパトランジスタ及び第２のキーパトランジスタを含む第１のトランジスタ対であって、前記第１のキーパトランジスタ及び前記第２のキーパトランジスタは、前記第１のトランジスタ対のそれぞれのゲートにおいて前記逆変換されたデータを受信するように結合されており、前記第１のキーパトランジスタ及び前記第２のキーパトランジスタのそれぞれのドレインノードは、前記第１のノードに結合されている、第１のトランジスタ対と、
第３のキーパトランジスタと、第４のキーパトランジスタと、を含む第２のトランジスタ対と、を備え、
前記第３のキーパトランジスタは、第１の電源ノードと前記第１のキーパトランジスタとの間に結合されており、前記第３のキーパトランジスタは、前記第３のキーパトランジスタのゲートにおいて書き込みワード線信号を受信するように結合されており、
前記第４のキーパトランジスタは、第２の電源ノードと前記第２のキーパトランジスタとの間に結合されており、前記第４のキーパトランジスタは、前記第４のキーパトランジスタのゲートにおいてアクティブロー書き込みワード線信号を受信するように結合されており、
前記書き込みワード線信号は、前記書き込みワード線信号及び前記アクティブロー書き込みワード線信号を含む、
請求項１～３の何れかのラッチビットセル。
【請求項7】
前記第３のキーパトランジスタは、前記アクティブロー書き込みワード線信号がデアサートされたことに応じてオンになり、前記第４のキーパトランジスタは、前記書き込みワード線信号がデアサートされたことに応じてオンになる、請求項６のラッチビットセル。
【請求項8】
前記ラッチビットセルの読み出し部分は、第１の読み出しトランジスタと、第２の読み出しトランジスタと、第３の読み出しトランジスタと、第４の読み出しトランジスタと、を備え、
前記第１の読み出しトランジスタは、第１の電源ノードと前記第２の読み出しトランジスタとの間に結合されており、前記第１の読み出しトランジスタのゲートは、前記逆変換されたデータに結合されており、
前記第２の読み出しトランジスタは、前記第１の読み出しトランジスタと前記出力ノードとの間に結合されており、
前記第３の読み出しトランジスタは、前記出力ノードと前記第４の読み出しトランジスタとの間に結合されており、
前記第４の読み出しトランジスタは、第２の電源ノードと前記第３の読み出しトランジスタとの間に結合されており、前記第４の読み出しトランジスタのゲートは、前記逆変換されたデータに結合されている、
請求項１～３の何れかのラッチビットセル。
【請求項9】
前記第２の読み出しトランジスタのゲートは、アクティブロー読み出しワード線信号を受信するように結合されており、前記第２の読み出しトランジスタは、前記アクティブロー読み出しワード線信号がデアサートされたことに応じてオフになり、前記第３の読み出しトランジスタのゲートは、前記読み出しワード線信号を受信するように結合されており、前記第３の読み出しトランジスタは、前記読み出しワード線信号がデアサートされたことに応じてオフになり、
前記読み出しワード線は、前記読み出しワード線信号及び前記アクティブロー読み出しワード線信号を含む、
請求項８のラッチビットセル。
【請求項10】
前記第２の読み出しトランジスタ及び前記第３の読み出しトランジスタがオフであることにより、前記出力ノード上にハイインピーダンスを生じさせる、請求項９のラッチビットセル。
【請求項11】
方法であって、書き込みワード線信号がアサートされたことに応じて、ＳＲＡＭのラッチビットセルに対して書き込み動作を実行することと、
読み出しワード線信号がアサートされたことに応じて、前記ラッチビットセルに対して読み出し動作を実行することと、を含み、
前記書き込み動作は、
パスゲート回路において、前記ラッチビットセルの書き込み部分に書き込まれるデータを受信することと、
前記書き込みワード線信号がアサートされたことに応じて、前記パスゲート回路を介して前記ラッチビットセル内の第１のノードに前記データを供給することと、
前記第１のノード上のデータを逆変換器において逆変換し、逆変換されたデータを供給することと、
逆変換されたデータをキーパ回路に供給することと、
前記書き込みワード線信号がデアサートされた場合に、前記キーパ回路を使用して前記第１のノード上のデータを維持することと、を含み、
前記読み出し動作を実行することは、
前記ラッチビットセルの読み出し部分において前記読み出しワード線信号を受信することと、前記読み出しワード線信号のアサーションに応じて、前記読み出し部分の出力ノードに読み出しデータを供給することと、を含み、
前記読み出しデータは、前記第１のノード上に維持されたデータに対応する、
方法。
【請求項12】
前記読み出しワード線信号がデアサートされたことに応じて、前記出力ノードにハイインピーダンスを提供することを含む、請求項１１の方法。
【請求項13】
第１の閾値電圧を有するトランジスタを使用して、前記ラッチビットセルの読み出し部分を動作させることと、第２の閾値電圧を有するトランジスタを使用して、前記ラッチビットセルの書き込み部分を動作させることと、を含み、
前記第２の閾値電圧は前記第１の閾値電圧よりも高い、
請求項１１の方法。
【請求項14】
前記キーパ回路を使用して前記第１のノード上のデータを維持することは、第１のキーパトランジスタ及び第２のキーパトランジスタのそれぞれのゲートにおいて、前記逆変換されたデータを受信することと、
第１の電源ノード（ＶＤＤ）と前記第１のキーパトランジスタとの間に結合された第３のキーパトランジスタのゲートにおいて、書き込みワード線信号を受信することと、
第２の電源ノードと前記第２のキーパトランジスタとの間に結合された第４のキーパトランジスタのゲートにおいて、アクティブロー書き込みワード線信号を受信することと、を含み、
前記書き込みワード線信号は、前記書き込みワード線信号及び前記アクティブロー書き込みワード線信号を含む、
請求項１１～１３の何れかの方法。
【請求項15】
前記書き込みワード線信号がデアサートされたことに応じて、前記第３のキーパトランジスタをオンにし、これにより、前記逆変換されたデータがローになったことに応じて、前記第１のキーパトランジスタを介して、前記第１の電源ノードを前記第１のノードに結合することと、前記アクティブロー書き込みワード線信号がデアサートされたことに応じて、前記第４のキーパトランジスタをオンにし、これにより、前記逆変換されたデータがハイになったことに応じて、前記第２のキーパトランジスタを介して、前記第２の電源ノードを前記第１のノードに結合することと、を含む、
請求項１４の方法。
【請求項16】
前記読み出し動作を実行することは、第１の読み出しトランジスタのゲートにおいて、前記逆変換されたデータを受信することと、
第２の読み出しトランジスタのゲートにおいて、アクティブロー読み出しワード線信号を受信することであって、前記読み出しワード線信号は、前記読み出しワード線信号と、前記アクティブロー読み出しワード線信号と、を含む、ことと、
第３の読み出しトランジスタのゲートにおいて、読み出しワード線信号を受信することと、
第４の読み出しトランジスタのゲートにおいて、前記逆変換されたデータを受信することと、
前記逆変換されたデータがローになり、及び、前記アクティブロー読み出しワード線信号がアサートされたことに応じて、前記第１の読み出しトランジスタ及び前記第２の読み出しトランジスタを介して、前記出力ノードを第１の電源ノードに結合することと、
前記逆変換されたデータがハイになり、及び、前記読み出しワード線信号がデアサートされたことに応じて、前記第３の読み出しトランジスタ及び前記第４の読み出しトランジスタを介して、前記出力ノードを第２の電源ノードに結合することと、
前記読み出しワード線信号がデアサートされたことに応じて、前記第２の読み出しトランジスタ及び前記第３の読み出しトランジスタをオフにして、前記出力ノード上にハイインピーダンスを生じさせることと、を含む、
請求項１４の方法。
【請求項17】
スタティックランダムアクセスメモリ（ＳＲＡＭ）であって、書き込み部分と、読み出し部分と、を有する第１のラッチビットセルを備え、
前記第１のラッチビットセルの書き込み部分は、
入力ノードに結合されたパスゲートであって、書き込みワード線（ＷＷＬ）信号及びアクティブロー書き込みワード線（ＷＷＬＸ）信号がアサートされている間、前記入力ノード上のデータを前記第１のラッチビットセルの第１のノードに供給することに応答するパスゲートと、
逆変換されたデータを供給するように前記第１のノードに結合された逆変換器と、
前記逆変換器に結合されたキーパ回路であって、前記ＷＷＬ信号及び前記ＷＷＬＸ信号がデアサートされた場合に、前記第１のノード上のデータを維持するように構成されており、前記ＷＷＬ信号及び前記ＷＷＬＸ信号がアサートされたことに応じて無効化されるキーパ回路と、を含み、
前記第１のラッチビットセルの読み出し部分は、前記逆変換されたデータに結合されており、読み出しワード線（ＲＷＬ）信号及びアクティブロー読み出しワード線（ＲＷＬＸ）信号を受信し、前記ＲＷＬ信号及び前記ＲＷＬＸ信号のアサーションに応じて、前記読み出し部分の出力ノード上に出力データを供給するように結合されており、
前記第１のラッチビットセルの読み出し部分は、前記ＲＷＬ信号前記ＲＷＬＸ信号がデアサートされたことに応じて、前記出力ノードをハイインピーダンスにさせる、
ＳＲＡＭ。
【請求項18】
前記出力ノードに結合された読み出しデータ線と、前記第１のラッチビットセルの他の複数の追加のラッチビットセルであって、前記読み出しデータ線に結合されたそれぞれの出力ノードを有する複数の追加のラッチビットセルと、を備え、
前記複数の追加のラッチビットセルは、前記第１のラッチビットセルに供給された前記ＲＷＬ信号及び前記ＲＷＬＸ信号がアサートされた場合に、前記複数の追加のラッチビットセルの出力ノードをハイインピーダンスに設定する、
請求項１７のＳＲＡＭ。
【請求項19】
前記追加のラッチビットセルのそれぞれに結合された複数の追加のＲＷＬ信号対及びＲＷＬＸ信号対を備え、前記追加のＲＷＬ信号対及びＲＷＬＸ信号対のうち何れかのみは、前記ＲＷＬ信号及び前記ＲＷＬＸ信号がデアサートされている間、アサートされたままである、
請求項１８のＳＲＡＭ。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、ＳＲＡＭ及びＳＲＡＭビットセルに関する。ＳＲＡＭは、従来、６Ｔ又は８Ｔビットセルを使用する。ＳＲＡＭは、典型的に多数のビットセルを含むので、ＳＲＡＭビットセル面積利用の効率を確実にすることは、利用されるシリコン面積に関してＳＲＡＭのコストを低減するために重要である。
【0002】
面積コストを下げるためにＳＲＡＭセルの密度を改善することが望ましいであろう。
【発明の概要】
【課題を解決するための手段】
【0003】
（本発明の実施形態の開示）
したがって、一実施形態では、ＳＲＡＭのビットセルは、書き込み部分と、読み出し部分と、を含む。ビットセルの書き込み部分は、入力ノードに結合されたパスゲートを含み、パスゲートは、書き込みワード線信号がアサートされている間、入力ノード上のデータをビットセルの第１のノードに供給する。逆変換器は、第１のノードに結合されており、逆変換されたデータを供給する。キーパ回路（keeper circuit）は、逆変換器に結合されており、書き込みワード線信号がデアサートされる場合に、第１のノード上のデータを維持する。ビットセルの読み出し部分は、読み出しワード線信号を受信し、読み出しワード線信号のアサーションに応じて、ビットセルの読み出し部分の出力ノード上に出力データを供給し、出力データは、第１のノード上のデータに対応する。
したがって、一実施形態では、ＳＲＡＭのビットセルは、書き込み部分と、読み出し部分と、を含む。ビットセルの書き込み部分は、入力ノードに結合されたパスゲートを含み、パスゲートは、書き込みワード線信号がアサートされている間、入力ノード上のデータをビットセルの第１のノードに供給する。逆変換器は、第１のノードに結合されており、逆変換されたデータを供給する。キーパ回路（keeper circuit）は、逆変換器に結合されており、書き込みワード線信号がデアサートされる場合に、第１のノード上のデータを維持する。ビットセルの読み出し部分は、読み出しワード線信号を受信し、読み出しワード線信号のアサーションに応じて、ビットセルの読み出し部分の出力ノード上に出力データを供給し、出力データは、第１のノード上のデータに対応する。
【0004】
別の実施形態では、方法は、書き込みワード線信号がアサートされたことに応じて、ＳＲＡＭのビットセルに対して書き込み動作を実行することを含む。書き込み動作は、パスゲート回路においてビットセルの書き込み部分に書き込まれるデータを受信することを含む。パスゲートは、アサートされている書き込みワード線信号に応じて、ラッチビットセル内の第１のノードにデータを供給する。第１のノード上のデータは、逆変換器において逆変換され、逆変換器は逆変換されたデータを供給する。逆変換されたデータは、キーパ回路に供給される。第１のノード上のデータは、書き込みワード線信号がデアサートされる場合にキーパ回路を使用して維持される。方法は、読み出しワード線信号がアサートされたことに応じて、ビットセル上で読み出し動作を実行することを更に含む。読み出し動作は、ビットセルの読み出し部分において読み出しワード線信号を受信することと、読み出しワード線信号のアサーションに応じて、読み出し部分の出力ノードに読み出しデータを供給することと、を含み、読み出しデータは、第１のノード上に維持されたデータに対応している。
【0005】
別の実施形態では、スタティックランダムアクセスメモリ（static random access memory、ＳＲＡＭ）は、書き込み部分と、読み出し部分と、を有する第１のセルを含む。第１のビットセルの書き込み部分は、入力ノードに結合されており、書き込みワード線（write word line、ＷＷＬ）信号及びアクティブロー書き込みワード線（active low write word line、ＷＷＬＸ）信号がアサートされている間、入力ノード上のデータを第１のラッチビットセルの第１のノードに供給することに応答するパスゲートを含む。逆変換器は、逆変換されたデータを供給するように第１のノードに結合される。キーパ回路は、逆変換されたデータに結合されており、ＷＷＬ信号及びＷＷＬＸ信号がデアサートされた場合に第１のノード上のデータを維持するように構成されており、キーパ回路は、ＷＷＬ信号及びＷＷＬＸ信号がアサートされたことに応じて無効化される。第１のビットセルの読み出し部分は、逆変換されたデータを受信するように結合されており、読み出しワード線（read word line、ＲＷＬ）信号及びアクティブロー読み出しワード線（active low read word line、ＲＷＬＸ）信号を受信し、ＲＷＬ信号及びＲＷＬＸ信号のアサーションに応じて、読み出し部分の出力ノード上に出力データを供給するように結合されている。第１のビットセルの読み出し部分は、ＲＷＬ信号ＲＷＬＸ信号がデアサートされたことに応じて、出力ノードをハイインピーダンスにさせる。
【0006】
本発明は、添付の図面を参照することによってより良好に理解され、その数々の目的、特徴及び利点が当業者に明らかになり得る。
【図面の簡単な説明】
【0007】
【図1】一実施形態による、ラッチビットセルの一実施形態を示す図である。
【図2】ラッチビットセルの例示的なレイアウトを示す図である。
【図3】ラッチビットセルの読み出し部分及び書き込み部分において、異なる閾値電圧がどのように使用され得るかを示す図である。
【図4】３２個のラッチビットセルの列（カラム）を示す図である。
【図5】各々が６４行（ロウ）のラッチビットセルを有する２つの列の高レベルブロック図である。
【図6】書き込みマスクされたラッチビットセルの一実施形態を示す図である。
【図7】書き込みマスクされたラッチビットセルのレイアウトを示す図である。
【図8】書き込みマスクされたラッチビットセルの別の実施形態を示す図である。
【図9】ＷＲＺＥＲＯ又はＷＲＯＮＥＸパルスを発生させるためのパルス発生器の一実施形態を示す図である。
【図12A】トランジスタフィンガ当たり２つのフィンを有する従来的な標準セルアーキテクチャを示す図である。
【図12B】トランジスタフィンガ当たり２つのフィンとトランジスタフィンガ当たり１つのフィンとの交互セルを有するハイブリッド標準セルアーキテクチャを示す図である。
【図12C】トランジスタフィンガ当たり１つのフィン及びトランジスタフィンガ当たり２つのフィンを有するｆｉｎｆｅｔの高レベルブロック図である。
【図13】ハイブリッド標準セルライブラリを利用するラッチビットセルアレイの実施形態を示す図である。
【図15】ラッチビットセルアレイの一実施形態の高レベルブロック図である。
【図16】マスクされた書き込みビットセルを使用するラッチビットセルアレイの一実施形態の高レベルブロック図である。
【発明を実施するための形態】
【0008】
異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。
【0009】
８トランジスタ（eight transistor、８Ｔ）スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイは、より新しい技術ノードにおいて面積に関して十分にスケーリングしていない。しかしながら、標準セル設計規則で構築された回路は、より新しい技術ノードにおいて相対的に良好にスケーリングし続ける。標準セル設計規則でＳＲＡＭアレイを構築することにより、より多くのトランジスタが存在する場合であっても、より小さい面積を使用することが可能になる。図１は、個別の読み出しポートと、書き込みポートと、を有するラッチビットセル１００として実装されたＳＲＡＭビットセルを示している。ラッチビットセル１００は、８Ｔ ＳＲＡＭビットセルの８個のトランジスタと比較してビット当たり１２個のトランジスタを使用するが、標準セル設計規則の使用に起因して、特定の製造技術においては依然として使用する面積がより少ないことに留意されたい。ラッチタイプのビットセルと古典的な６Ｔ／８Ｔ ＳＲＡＭビットセルとの間の有意な違いは、ラッチビットセルは、書き込み中にフィードバックを無効化することである。対照的に、６Ｔ／８Ｔビットセルでは、パスゲートは、書き込みを実行するためにプルアップに抵抗（fight）する必要がある。ラッチビットセルは、書き込み中にそのような競合を有しない。
【0010】
標準セル設計規則を使用して実装される図１の手法は、カスタムＳＲＡＭマクロの使用に必要なオーバーヘッドがなくなり、それによって、面積が低減することを意味する。例えば、標準セルレイアウト規則の使用により、標準セルロジックへの０接続ポリピッチ（connected poly pitch、ＣＰＰ）（トランジスタ間の水平方向の距離）の隣接が可能になる。ＳＲＡＭに対するより従来的な手法は、リソグラフィ目的のために必要とされる境界セル及びエッジセルを有する。標準セル設計規則が良好にスケーリングされるので、ラッチビットセル１００及び標準セル設計規則に基づいてＳＲＡＭセルを実装することにより、ＳＲＡＭ設計が、将来の標準アーキテクチャと同様に面積においてスケーリングすることを可能にする。
【0011】
図１に示すラッチビットセルは、より多くのセルにわたってラッチに通常存在するローカル逆変換器を償却する。図１に示すラッチビットセルは、書き込みビット線（write bit line、ＷＢＬ）と、書き込みワード線（ＷＷＬ）と、アクティブロー書き込みワード線（ＷＷＬＸ）と、読み出しワード線（ＲＷＬ）と、アクティブロー読み出しワード線（ＲＷＬＸ）と、を含む、ラッチへの入力に従来使用されていたであろうローカルな逆変換器を除去する。より従来的なラッチアレイでは、ＣＭＯＳ組み合わせ段（stages）がラッチ間で使用される。ラッチビットセル１００は、ＲＢＬ１０１に対するトライステート出力を使用する。ラッチビットセルによるトライステートドライバの使用により、いくつかのセル、例えば、１６個のセルの出力（読み出しビット線）が、出力データの任意の追加の組み合わせ段（ＮＯＲ／ＮＡＮＤ化等）を回避するためにトライステート出力ドライバを使用して一緒に組み合わされることを可能にする。
【0012】
図２は、水平方向における７個のトランジスタを示す、ラッチビットセル１００のスティックレイアウトを示している。ボックスは、トランジスタのソース／ドレイン接続を示す。トランジスタのゲート領域は、図１のトランジスタと同一のラベルを有する垂直線として示されている。長い垂直線２０１は、例えばトランジスタＰＦＢＯ及びＮＦＢＯ、並びに、トランジスタＰＩＮＶ及びＮＩＮＶによる共有ゲート接続を示す。ボックス内に空白がある場合、図１では名前が付けられていないノードがあるが、識別されていないソース／ドレイン接続及びゲート接続を図１で容易に見ることができる。レイアウトは、ダミーセル（ＤＵＭ）トランジスタを含む。ダミーは、形成されているが接続されていないトランジスタである。ダミートランジスタの使用は、他のトランジスタ間の分離を提供するための効率的な方法を提供する。また、ダミートランジスタの使用は、閾値電圧（Ｖｔ）に関して使用されるトランジスタのタイプを変更する能力における利点を提供する。実施形態において、ラッチの書き込み部分（トランジスタＰＰＧ、ＮＰＧ、ＰＩＮＶ、ＮＩＮＶ、ＮＦＢ１、ＮＦＢ０、ＰＦＢ０、ＰＦＢ１）は、高性能を必要としないが、ラッチの読み出し部分（トランジスタＰＲＰ１、ＰＲＰ０、ＮＲＰ０、ＮＲＰ１）は、高性能を必要とする。トランジスタ名の最初の文字は、トランジスタのタイプ（Ｎ又はＰ）を指し、残りの文字は、その機能（ＰＧはパスゲート、ＩＮＶは逆変換器、ＦＢはフィードバック、ＲＰは読み出しポート）を指すことに留意されたい。
【0013】
図３を参照すると、トランジスタＰＲＰ０、ＰＲＰ１、ＮＲＰ０、ＮＲＰ１を含むラッチビットセル１００の読み出し部分３０１が、（超低Ｖｔ（ｕｌｖｔ）等の）より低いＶｔトランジスタを使用して実装されることを可能にし、それによって、必要とされる高性能を提供し、一方で、図３のダミートランジスタの左側のラッチビットセル１００の書き込み部分３０３は、（低Ｖｔ（ｌｖｔ）トランジスタ等の）より高い閾値電圧トランジスタで実装される。Ｖｔがより高いトランジスタは、より低い性能を提供するが、漏れもより少なくなり、Ｖｔがより低いトランジスタは、性能に必要とされる場合にのみ利用される。したがって、このレイアウトオプションにより、異なる性能要件を有する読み出しポートと書き込みポートとで異なる閾値電圧が利用されることを可能にし、それによって、ビットセルの一部分のみに対する性能要件を満たすために全てのデバイスに対してより低いＶｔデバイスを使用しなければならないことと比較して、漏れ電流が低減されるのを可能にする。読み出しポート及び書き込みポート内のトランジスタは、近隣のセル間で拡散を共有し、可能であれば、最適化されていない設計に対してｘｔｏｒ（トランジスタ）負荷を半分に削減する。
【0014】
再び図１を参照して、ラッチビットセル１００の動作を説明する。書き込みビット線ＷＢＬ１０２上のセルに書き込まれるデータ（本明細書では書き込みデータ（write data、ＷＤ）とも称される）は、トランジスタＮＰＧ及びＰＰＧから形成されるパスゲート１０３に供給される。ゲート又はそれらのトランジスタは、それぞれ、書き込みワード線（ＷＷＬ）及び書き込みワード線Ｘ（ＷＷＬＸ）に結合されており、ここで、「Ｘ」は、信号がアクティブローであることを表す。ＷＷＬ及びＷＷＬＸがアサートされる場合、ＷＢＬ上のデータは、データ「Ｄ」として、トランジスタＰＩＮＶ及びＮＩＮＶによって形成される逆変換器１０４に渡される。トランジスタＮＦＢ１及びＰＦＢ１は、ＷＷＬ及びＷＷＬＸがアサートされる場合にオフになる。ビットラッチセル１００のフィードバック部分におけるＮＦＢ０及びＰＦＢ０のゲートは、逆変換器からの出力Ｄ＿Ｘ（「Ｄ」の逆変換値）を受信する。また、ラッチの読み出し部分１０６内のＰＲＰ１及びＮＲＰ１のゲートもＤ＿Ｘを受信する。ＷＷＬ及びＷＷＬＸがデアサートされる場合、パスゲート１０３が遮断され、トランジスタＮＦＢ１及びＰＦＢ１がオンになり、これによりＤ＿ＸがトランジスタＮＦＢ０又はＰＦＢ０のうち何れかをオンにしてフィードバック信号として「Ｄ」を供給することが可能になる。トランジスタＮＦＢ１、ＮＦＢ０、ＰＦＢ０、ＰＦＢ１は、キーパ回路１０８として機能し、トランジスタＰＩＮＶとＮＩＮＶとによって形成される逆変換器とともに、ＷＷＬ及びＷＷＬＸがデアサートされた場合にノードＤ上のデータが維持されることを確実にする。このようにして、Ｄの値は、ラッチビットセル１００の書き込み部分に維持され、ラッチが読み出される場合に利用可能である。ラッチビットセル１００において、ＰＭＯＳトランジスタＰＩＮＶ、ＰＦＢ１、ＰＲＰ１は、それらのソースにおいて、電源電圧（ＶＤＤ）に結合される。ＮＭＯＳトランジスタＮＩＮＶ、ＮＦＢ１、ＮＲＰ１は、それらのソースにおいて、第２の電源電圧（接地）に結合される。
【0015】
ラッチビットセルを読み出すために、読み出しワード線（ＲＷＬ）及びＲＷＬＸがアサートされ、それぞれＮＲＰ０及びＰＲＰ０をオンにする。「Ｘ」は、アクティブロー信号を示すことに留意されたい。ＲＷＬ及びＲＷＬＸのアサーションにより、Ｄ＿Ｘの値が、本明細書では読み出しデータ（read data、ＲＤ）とも称される出力信号読み出しビット線（read bit line、ＲＢＬ）１０１の値を判定することが可能になる。ＲＷＬ及びＲＷＬＸがデアサートされる場合、ＲＢＬは、ハイインピーダンスに設定され、他のＳＲＡＭセルが読み出されるように選択された場合に、他のＳＲＡＭセルがＲＢＬを駆動することを可能にする。
【0016】
図４は、３２個のラッチビットセルのグループが、ラッチビットセルの２つのグループ（ビット＜３１：１６＞及びビット＜１５：０＞）に形成される実施形態を示している。ラッチビットセルの各グループは、マルチプレクサ４０１にビットを供給し、マルチプレクサ４０１は、ビット＜３１：１６＞又はビット＜１５：０＞の何れかからビットを選択し、選択されたビットをｒｄＤａｔａ４０３上に供給する。図４の実施形態では、ラッチビットセルの読み出し側の３ステートドライバにより、１６ビット（一度に１つだけアクティブ）がマルチプレクサ４０１に供給される同じＲＢＬを駆動することが可能になる。したがって、複数のラッチビットセルが同時にＲＢＬを駆動しないことを確実にするために、各グループ［３１：１６］及び［１５：０］において一度に１つのＲＷＬ／ＲＷＬＸのみがオンになるが、これにより高電流状況を引き起こす可能性がある。また、ＲＷＬ／ＲＷＬＸ信号のうち何れかがアクティブであり、ビットセルのうち何れかがＲＢＬ上に高論理レベル又は低論理レベルを駆動することを確実にすることも重要である。デアサートされている全てのＲＷＬ／ＲＷＬＸ対は、ＲＢＬ上に浮動ノードをもたらし、これは、ＶＤＤとＶＳＳとの間の中間の信号を受信する下流ＣＭＯＳゲートにおいて高電流引き込みを引き起こす可能性がある。
【0017】
図５は、６４行及び２列のビットセルを有する実施形態のブロック図を示しており、マルチプレクサ５０１は、６４行及び２列から１ビットを選択する。説明を容易にするために図５には示されていないが、図５に示される実施形態は、書き込み列マルチプレクサ機能も必要とする。これを達成する１つの方法は、ＷＷＬ／ＷＷＬＸ対を偶数物理列に供給し、別のＷＷＬ／ＷＷＬＸ対を奇数物理列に供給することである。このようにして、１つおきのセルに書き込むことができる。書き込みマルチプレクサ機能を達成する別の方法は、本明細書で更に説明するように、書き込みマスクを使用することである。
【0018】
書き込み動作中、特定のワード線に関するワード線がアサートされる場合、ワード線内の全てのビットは、状態を変化させることができる。ワード線内の全てのビットの状態を変化させるのではなく、ワード線の選択されたセルのみに書き込むことが有利であり、これは、書き込み動作をより効率的にするのに役立つ。したがって、図６に示す別の実施形態では、ラッチビットセル６００は、書き込みマスクを含む。書き込みマスクは、書き込み１Ｘ（ＷＲＯＮＥＸ）信号（ここで、「Ｘ」は、信号がアクティブローであることを表す）と、書き込み０（ＷＲＺＥＲＯ）信号と、を利用する。書き込みマスク回路は、トランジスタＰＷＤ６０１及びＮＷＤ６０３で形成されており、ここで、ＷＤは、書き込みデータを表す。ＷＲＯＮＥＸがアサートされる（アクティブローになる）と、書き込みデータ（ＷＤ）ノードは、トランジスタＰＷＤを介してハイにプルされ、ＷＲＺＥＲＯがアサートされる場合、ＷＤノードは、トランジスタＮＷＤを介してローにプルされる。書き込みマスクにより、全てのセルの状態を変化させることなく、セルの行に対する書き込みワード線がアサートされ得る。例えば、ワード線をアサートし、且つ、書き込みマスクを使用して、対象のセルのみが書き込まれることを確実にすることによって、ワード線上の１バイト又は数ビットのみを変化させることができる。ＷＤの値を判定するために使用されるトランジスタＰＷＤ及びＮＷＤに加えて、書き込みマスクされたラッチビットセル６００は、キーパ回路６０５において使用されるトランジスタＮＦＢ２及びＰＦＢ２を含む。これらのトランジスタを使用して、ＷＷＬ及びＷＷＬＸがアサートされた場合でもラッチビットセルが状態を維持するように、キーパ回路のフィードバック機能が動作し続けることを保証する。ＷＷＬＸがアサートされた場合、ＮＦＢ１がオフになり、ＷＷＬがアサートされた場合、ＰＦＢ１がオフになる。トランジスタＮＦＢ２及びＰＦＢ２は、ビットがラッチビットセルの書き込みを事実上阻止する書き込みマスクを有する場合、キーパ回路が、ＷＷＬ及びＷＷＬＸがアサートされた場合にＮＦＢ０とＰＦＢ０との間のノードからの正しい値で「Ｄ」を駆動し続けることを確実にする。ＷＲＯＮＥＸ及びＷＲＺＥＲＯがデアサートされる場合、ＷＤが浮動することに留意されたい。ＰＷＤ及びＮＷＤトランジスタをビットセル自体に組み込むことによって、中間ノードＷＤ上の静電容量は、ＷＷＬ／ＷＷＬＸがアサートされる場合のセル安定性問題を回避するのに十分に低く保たれる。キーパスタック（keeper stack、ＫＳＴＫ）ノードＰＫＳＴＫ６０２及びＮＫＳＴＫ６０４は、図６においてラベル付けされている。
【0019】
図７は、図６に示す書き込みマスクされたラッチビットセル６００のレイアウトのスティック図を示している。図６の解決策は、図２に示されるレイアウトと比較して、４つのトランジスタによってセルのサイズを増加させ、余分なダミーセルを含むことに留意されたい。したがって、書き込みマスクされたラッチビットセル６００（図６）は、図１に示されるラッチビットセル１００についての図２のレイアウト（７ＣＰＰ）と比較して、３ＣＰＰから１０ＣＰＰの増加を示す。
【0020】
図８は、図６の書き込みマスクされたラッチビットセル６００と比較して、書き込みマスクされたラッチビットセル８００のより効率的な実施形態を示している。書き込みマスクされたラッチビットセル６００内のキーパスタックノードに結合された余分なトランジスタＮＦＢ２及びＰＦＢ２は、書き込みマスクされたラッチビットセル８００内のＮＦＢ１及びＰＦＢ１を置き換えることに留意されたい。書き込みマスクされたラッチビットセル８００は、ＷＷＬ及びＷＷＬＸがアサートされた場合（図１及び図６を参照のこと）に、ＮＦＢ１及びＰＦＢ１をオフにすることによってキーパ回路８０５を無効化せず、代わりに、書き込みマスクされたラッチビットセル８００は、ＷＲＯＮＥＸ又はＷＲＺＥＲＯがアサートされたことに応じて、単にキーパを無効化する。これにより、ラッチビットセル８００がマスクされている場合に、ラッチビットセル８００が状態を保持することを確実にする。ＷＷＬ及びＷＷＬＸは、書き込みマスクされたラッチビットセル８００内のパスゲートトランジスタＰＰＧ及びＮＰＧのみに結合されることに留意されたい。ＷＲＯＮＥＸがアサートされる（アクティブローになる）場合、トランジスタＮＦＢ２がオフになり、ＷＲＺＥＲＯがアサートされる場合、トランジスタＰＦＢ２がオフになる。ＷＷＬＸ及びＷＷＬがアサートされると仮定すると、ＷＲＯＮＥＸがアサートされる場合、ノードＷＤがハイになり、ノードＤがハイになり、ＷＲＺＥＲＯがアサートされる（アクティブローになる）場合、ノードＷＤがローになり、ノードＤがローになる。それぞれのマスクライン（ＷＲＯＮＥＸ及びＷＲＺＥＲＯ）がデアサートされる場合、ＮＦＢ２及びＰＦＢ２の両方がオンになり、キーパ回路は、トランジスタＰＩＮＶとＮＩＮＶとによって形成される逆変換器によって提供されるＤ＿Ｘの値に従ってノードＤの値を維持する。Ｄ＿Ｘは、トランジスタＮＦＢ０をオンにしてノードＤについて低い値を維持するか、又は、ＰＦＢ０をオンにしてノードＤについて高い値を維持する。書き込みマスク回路は、トランジスタＰＷＤ８０１及びＮＷＤ８０３によって形成され、これは図６に示す実施形態と同様である。トランジスタＰＲＰ１、ＰＲＰ０、ＮＲＰ０、ＮＲＰ１によって形成される書き込みマスクされたラッチビットセル８００の読み出し側は、それぞれ図１及び図６に示される先のラッチビットセルの実施形態１００及び６００と同一である。
【0021】
ＷＲＯＮＥＸ又はＷＲＺＥＲＯの何れかがアサートされる場合にはいつでも、ＷＲＯＮＥＸ及びＷＲＺＥＲＯに結合された列内の全てのビットセルのキーパ回路が無効化される。これは、ＷＲＯＮＥＸをアサートすることによってＮＦＢ２がオフになることで、Ｄ＿ＸがＮＦＢ０及びＮＦＢ２を介してＶＳＳにプルされることが防止され、ＷＲＺＥＲＯをアサートすることによってＰＦＢ２がオフになることで、Ｄ＿ＸがＰＦＢ０及びＰＢＦ２を介してＢＤＤにプルされることが防止されるからである。したがって、ノードＤは、ＷＲＯＮＥＸ又はＷＲＺＥＲＯのアサーションに応じて浮動する。ＷＲＯＮＥＸ又はＷＲＺＥＲＯのアサーションが十分に長い場合、ＷＲＯＮＥＸ又はＷＲＺＥＲＯのアサーションによって無効化されるＮＦＢ１又はＰＦＢ１に起因してキーパ回路の少なくとも一部分がオフになるので、列に沿ったセルは状態を変化させることができる。したがって、ＷＲＯＮＥＸ及びＷＲＺＥＲＯは、パルス書き込みとしてアサートされるべきである。ひいては、これらの信号は、自己タイミングパルスとして、いくつかの逆変換器遅延の長さ、例えば５０ｐｓでアサートされるべきである。パルスは、例えば９個の逆変換器を使用して発生させることができる。逆変換器の数は、使用される技術に依存する。図９は、ＷＲＺＥＲＯ用のパルス回路９０１及びＷＲＯＮＥＸ用のパルス回路９０３の実施形態を示す。図９に示されるパルス回路の各々において、奇数個の逆変換器が使用されていることに留意されたい。図９において、論理ゲートへの入力（書き込み０及び書き込み１）は、アクティブハイであると仮定される。ＷＲＯＮＥＸ及びＷＲＺＥＲＯに好適なパルス幅を提供する多くの他のパルス発生器回路が当業者に知られている。パルスは、１つのセルを書き込むのに十分な長さであるべきであるが、列に沿った他のセルが、パルス中にノードＤが浮動するために状態を失わないように十分に短くあるべきであり、したがって、図６に示される書き込みマスクされたラッチビットセルと比較して、追加の書き込みマスク能力に対する面積ペナルティは相対的に小さい。
【0022】
図１０は、図８の回路のレイアウトの一例を示す。ラッチビットセル８００に必要なダミートランジスタは１つのみであることに留意されたい。図１０に示されるラッチビットセル８００のレイアウトは、図２に示されるベースラインラッチビットセル１００に対して１つの余分なＣＰＰのみを有する。
【0023】
図１１は、図１に示されたラッチのラッチアレイ列を示し、単一の標準セル行に形成されている。「単一の標準セル行」という用語は、集積回路の物理的行を指し、ＳＲＡＭの論理的行を指すものではないことに留意されたい。非ハイブリッド標準セルライブラリ規則を用いた標準設計では、全てのデバイスは、通常、同じ数のフィンを有する。従来的な標準セルアーキテクチャでは、デバイスの全ての行が同じ高さを有する。ｆｉｎｆｅｔの世界では、これは概して、フィンガ当たりのフィンの数が同一であることも意味する。図１２Ａは、フィンガ当たり２つのフィンを有する、ＰＦＥＴ及びＮＦＥＴの従来的な標準セルアーキテクチャを示している。各標準セルは、行において均一であり、Ｐ及びＮトランジスタを有している。
【0024】
ハイブリッド標準セルアーキテクチャは、高性能標準セル及び高密度（であるが性能はより低い）標準セルの交互の行を利用する。例えばこれは、一実施形態では、高性能セルの場合はトランジスタフィンガ当たり２つのフィン、より低性能セルはトランジスタフィンガ当たり１つのフィンを有することを意味する。図１２Ｂに示されるように、それは、より高いセル及びより低いセルの交互の行と、より短い行と、をもたらす。ハイブリッド標準セルアーキテクチャの利点は、より小さい面積及び低減された電力であるが、より短いセル高さは、より大きい２フィンセルと比較して、性能の減少をもたらす。図１２Ｃは、例示的なトランジスタフィンガデバイス１２０１当たり１つのフィン、及び、トランジスタフィンガデバイス１２０３当たり２つのフィンを示している。
【0025】
図１３は、従来的な標準セルライブラリからハイブリッド標準セルライブラリ手法に移行して、標準セルラッチアレイを構築することの結果として、隣接するビット間の性能がアンバランスになる可能性があることを示している。例えば、列１３０１内のビットセルは、例えば、フィンガ当たり２つのフィンを有する「高速」標準セルから形成される。論理ＳＲＡＭ列１３０１は、図示した実施形態では、ハイブリッド行アーキテクチャの物理高速行内にある。列１３０３内のビットセルは、例えばフィンガ当たり１つのフィンを有する「低速」セルである。したがって、列１３０１内のビットセルのうち何れかからＲｄｄａｔａ［１］１３０２を読み出すことは、列１３０２からＲｄｄａｔａ［０］１３０４を読み出すことよりも速く行われる。したがって、隣接するビットは、異なるタイミング（一方が速く、他方が遅い）で読み出されるが、これは望ましくない。
【0026】
高速セルと低速セルとの間でよりバランスのとれた性能を提供するために、図１４に示される実施形態は、１つの列からのビットセルのグループ、例えば、列１４０１（高速物理行）又は１４０３（低速物理行）内のビットセルを使用するが、他の行からのマルチプレクサ回路を使用する。例えば、低速マルチプレクサ１４０７は、３２個の高速ビットセルから１ビットを選択する。３２個の高速ビットセルは、高速ビットセル１４０４（ビット＜１５：０＞のうち何れかのみが示されている）及び高速ビットセル１４０６（ビット＜３１：１６＞のうち何れかのみが示されているである。高速マルチプレクサ１４１５は、３２個の低速ビットセルから１ビットを選択する。３２個の低速ビットセルは、低速ビットセル１４０９（ビット＜１５：０＞）のうち何れかのみが示されている）及び低速ビットセル１４１１（ビット＜３１：１６＞のうち何れかのみが示されている）である。同様に、高速ビットセル１４２１及び１４２３は、低速マルチプレクサ１４２５を使用し、低速ビットセル１４２７及び１４２９は、高速マルチプレクサ１４３１を使用する。高速マルチプレクサ１４３５によって供給される読み出しデータ（Ｒｄｄａｔａ［１］）は、高速マルチプレクサ（２フィン）を有するが、低速ビットセル（１フィン）を有し、読み出しデータ（Ｒｄｄａｔａ［０］）は、低速マルチプレクサ（１フィン）を有するが、高速ビットセル（２フィン）を有する。したがって、１つの論理ＳＲＡＭ列は、高速ビットセルと、低速マルチプレクサ段と、を有し、一方、隣接するＳＲＡＭ論理列は、低速ビットセルと、高速マルチプレクサ段と、を有する。これは、１つおきのビットが有意に異なるタイミング、すなわち、高速と、低速と、を有するアレイと比較して、改善された性能バランスを提供する。
【0027】
図１５は、ビットセルのアレイのより上位レベルのブロック図を示す。図１４は、列１４０１及び１４０３内のビットセルとして利用されている図１のラッチビットセルを示す一方、他の実施形態では、他のビットセルを使用することができる。図１６は、図６のマスクされた書き込みラッチビットセル６００又は図８のマスクされた書き込みラッチビットセル８００が利用される実施形態を示す。図１６は、マスク信号ＷＲＯＮＥＸ及びＷＲＺＥＲＯ信号がビットセルに分配されていることを示す。
【0028】
以上、高密度ＳＲＡＭビットセルについて説明した。本明細書に記載された本発明の説明は、例示的なものであり、添付の特許請求の範囲に記載された本発明の範囲を限定することを意図するものではない。本明細書に開示される実施形態の変形及び修正は、添付の特許請求の範囲に記載された本発明の範囲から逸脱することなく、本明細書に記載される説明に基づいて行われ得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15】
【図16】
【国際調査報告】