特表 2024-517139 ゲート保護用の犠牲ゲートキャッピング層

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-04-19

(54)【発明の名称】ゲート保護用の犠牲ゲートキャッピング層

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240412BHJP

   H01L 21/3065 20060101ALI20240412BHJP

   H01L 21/8234 20060101ALI20240412BHJP

   H01L 21/8238 20060101ALI20240412BHJP

【ＦＩ】

H01L29/78 301P

H01L21/302 105A

H01L27/088 C

H01L27/092 D

H01L29/78 301G

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023565461

(86)(22)【出願日】2022-05-06

(85)【翻訳文提出日】2023-10-25

(86)【国際出願番号】 US2022028050

(87)【国際公開番号】W WO2022240677

(87)【国際公開日】2022-11-17

(31)【優先権主張番号】63/186,665

(32)【優先日】2021-05-10

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/721,551

(32)【優先日】2022-04-15

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(71)【出願人】

【識別番号】514028776

【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】ハン，ユン

(72)【発明者】

【氏名】リウ，エリック チー－ファン

(72)【発明者】

【氏名】ユ，カイ－フン

(72)【発明者】

【氏名】チャン，シーション

(72)【発明者】

【氏名】ランジャン，アロック

【テーマコード（参考）】

5F004

5F048

5F140

【Ｆターム（参考）】

5F004AA06

5F004DA00

5F004DA23

5F004DA26

5F004DB03

5F004EA28

5F004EA38

5F048AC01

5F048BA14

5F048BA15

5F048BC01

5F048BD06

5F140AA26

5F140AB01

5F140BA01

5F140BA02

5F140BA05

5F140BA06

5F140BA07

5F140BA08

5F140BA16

5F140BB05

5F140BC12

5F140BF42

5F140BG08

5F140BG09

5F140BG10

5F140BG11

5F140BG12

5F140BG14

5F140BH05

5F140BH08

5F140CC02

5F140CC03

5F140CC05

5F140CC06

5F140CC07

(57)【要約】

基板の表面に沿って交互に配置された金属ゲートスタック及びソース／ドレイン接触領域を含む基板を形成することを含み、ソース／ドレイン接触領域の各々は、ソース／ドレイン接触領域が開口の底部を形成し、隣接する金属ゲートスタックが側壁を形成すべく、隣接する金属ゲートスタック間の各開口内で窪んでおり、誘電体が各開口を充填すべく基板を覆う誘電体を形成することを含む方法。基板が初期プラズマエッチング処理に曝露されて各開口の第１の深さまで誘電体の第１の部分を除去し、開口の各々が覆われていない状態のまま基板上に犠牲ゲートキャッピング層が形成される。基板が別のプラズマエッチング処理に曝露されて各開口から第２の深さまで誘電体の第２の部分を除去しながら犠牲ゲートキャッピング層を除去する。

【特許請求の範囲】

【請求項1】

基板の表面に沿って交互に配置された複数の金属ゲートスタックと複数のソース／ドレイン接触領域とを含む前記基板を形成することであって、前記ソース／ドレイン接触領域の各々が隣接する金属ゲートスタック間の各開口内で窪んでいることにより前記ソース／ドレイン接触領域が前記開口の底部を形成し、前記隣接する金属ゲートスタックが前記開口の側壁を形成し、誘電体が各開口を充填すべく前記誘電体が前記基板を覆うように形成することと、
前記基板を初期プラズマエッチング処理に曝露して各開口から前記開口内の第１の深さまで前記誘電体の第１の部分を除去することと、
前記開口の各々が犠牲ゲートキャッピング層に覆われていない状態のまま前記基板上に前記犠牲ゲートキャッピング層を形成することと、
前記基板を別のプラズマエッチング処理に曝露して各開口から前記開口の第２の深さまで前記誘電体の第２の部分を除去しながら前記犠牲ゲートキャッピング層を除去することとを含む方法。

【請求項2】

前記基板を別のプラズマエッチング処理に曝露させることが、前記ソース／ドレイン接触領域の各々を曝露させるべく前記開口の各々から前記誘電体の全部を除去することを含んでいる、請求項１に記載の方法。

【請求項3】

前記基板を別のプラズマエッチング処理に曝露させることが、前記開口の各々から前記誘電体の全部を除去せず、且つ前記ソース／ドレイン接触領域の各々を曝露させない第２の深さまで前記第２の部分を除去することを含んでいる、請求項１に記載の方法。

【請求項4】

前記基板を別のプラズマエッチング処理に曝露させることが、前記犠牲ゲートキャッピング層を完全に除去する前に前記別のプラズマエッチング処理を停止することを含んでいる、請求項３に記載の方法。

【請求項5】

前記犠牲ゲートキャッピング層を形成すること及び前記基板を別のプラズマエッチング処理に曝露することを、前記開口の各々から前記誘電体の全部が除去されて前記ソース／ドレイン接触領域を曝露するまで繰り返すことを更に含んでいる、請求項４に記載の方法。

【請求項6】

前記基板が更に各開口内にコンフォーマルスペーサ層を含み、前記コンフォーマルスペーサ層が前記各開口の底部及び側壁を覆い、前記誘電体が各開口を充填すべく前記コンフォーマルスペーサ層を覆っている、請求項１に記載の方法。

【請求項7】

前記初期プラズマエッチング処理が、各開口内の側壁上の前記コンフォーマルスペーサ層の一部を曝露させる、請求項６に記載の方法。

【請求項8】

前記犠牲ゲートキャッピング層を形成することが、各開口内の側壁上の前記コンフォーマルスペーサ層の前記部分を覆うことを含んでいる、請求項７に記載の方法。

【請求項9】

前記犠牲ゲートキャッピング層を形成することが、各金属ゲートスタックの最上部に第１の厚さを有し、前記側壁に第２の厚さを有する前記犠牲ゲートキャッピング層を形成することを含み、前記第１の厚さが前記第２の厚さよりも大きい、請求項８に記載の方法。

【請求項10】

前記犠牲ゲートキャッピング層を形成することが、前記犠牲ゲートキャッピング層の厚さが前記開口の上部から前記開口の底部に向かって減少するように各側壁に前記犠牲ゲートキャッピング層を形成することを含んでいる、請求項９に記載の方法。

【請求項11】

前記基板を別のプラズマエッチング処理に曝露させることが、各開口の底部を覆う前記コンフォーマルスペーサ層を曝露させるべく前記開口の各々から前記誘電体をすべて除去することを含んでいる、請求項８に記載の方法。

【請求項12】

前記犠牲ゲートキャッピング層を形成することと、前記ソース／ドレイン接触領域の各々が曝露するように各開口の底部を覆う前記コンフォーマルスペーサ層を除去すべく前記基板を別のプラズマエッチング処理に曝露させることとを繰り返すことを更に含んでいる、請求項１１に記載の方法。

【請求項13】

前記基板に被せてハードマスクを形成することを更に含み、前記ハードマスクが前記開口に被さる曝露窓を含んでいる、請求項１に記載の方法。

【請求項14】

前記犠牲ゲートキャッピング層を形成することが、前記ハードマスクの少なくとも一部を前記犠牲ゲートキャッピング層で覆うことを含んでいる、請求項１３に記載の方法。

【請求項15】

層間絶縁膜（ＩＬＤ）で覆われたソース／ドレイン接触領域と、前記ソース／ドレイン接触領域に隣接する置換金属ゲートと、前記置換金属ゲートの側壁及び前記ソース／ドレイン接触領域にスペーサを含む基板を形成することと、
第１のプラズマエッチング処理を用いて、前記ソース／ドレイン接触領域上方の前記ＩＬＤの第１の部分を除去することと、
前記置換金属ゲート及び前記スペーサに犠牲ゲートキャッピング層を、前記犠牲ゲートキャッピング層が前記スペーサの上部に第１の厚さを有し、より薄い第２の厚さを前記ＩＬＤに覆われていない前記スペーサの下部に有するように形成することと、
第２のプラズマエッチング処理を用いて前記ＩＬＤの第２の部分を除去することとを含む方法。

【請求項16】

前記犠牲ゲートキャッピング層を形成すること及び前記ＩＬＤの前記第２の部分を除去することを少なくとも１回繰り返すことにより、
前記ソース／ドレイン接触領域上方の前記ＩＬＤを完全に除去することを更に含んでいる、請求項１５に記載の方法。

【請求項17】

前記ＩＬＤを完全に除去した後で、
前記置換金属ゲート及び前記スペーサの上に追加的な犠牲ゲートキャッピング層を堆積することと、
第３のプラズマエッチング処理を用いて前記ソース／ドレイン接触領域上方の前記スペーサを除去することとを更に含んでいる、請求項１６に記載の方法。

【請求項18】

前記犠牲ゲートキャッピング層が酸化物を含んでいる、請求項１５に記載の方法。

【請求項19】

前記基板が、パターニングされたハードマスクを更に含んでいる、請求項１５に記載の方法。

【請求項20】

前記犠牲ゲートキャッピング層を形成することが、前記ハードマスクの少なくとも一部を前記犠牲ゲートキャッピング層で覆うことを含んでいる、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本開示は、２０２１年５月１０日出願の米国仮特許出願第６３／１８６，６６５号及び２０２２年４月１５日出願の米国特許出願第１７／７２１，５５１号の優先権を主張するものであり、これらの出願は引用により全文が本明細書に組み込まれている。

【0002】

本発明は一般に半導体素子の加工に関し、より具体的には、プラズマエッチング中のゲート保護のために犠牲ゲートキャッピング層を形成する方法に関する。

【背景技術】

【0003】

半導体技術の進歩は、製造加工技術の継続的な向上に依存する。半導体技術の革新により、ＦｉｎＦＥＴ素子、積層構造（例：３次元ＮＡＮＤ素子）等の新たな種類の構造が導入されてきた。しかし、これらの新たな構造は、従来のままでは製造が衰退するという課題を克服する新たな製造スキームを必要とする。このような課題の一つは、半導体プラズマ処理技術の結果として、キャップ層の損傷及びゲート側壁のスペーサの侵食から生じる。例えば、従来のミドルオブライン（ＭＯＬ）処理フロー内で反応性イオンエッチング（ＲＩＥ）等のドライエッチング処理を用いて接触部を開く場合がある。往々にして、ドライエッチング処理は、半導体処理フロー内のいくつかの層に対して極めて攻撃的であり得る。典型的に、ドライエッチング処理は、感応素子層に対してイオン爆射を生起させるように加速する膨大なイオンを生成するプラズマ源を有している。結果的に、プラズマエッチング処理は、特に高アスペクト比の接触ホールを開く際に、下地材料に損傷を与える恐れがある。これらの下地材料への損傷は、素子の電気的性能の制御不能なばらつき、更には歩留まりの低下につながる可能性がある。

【発明の概要】

【0004】

本開示は、半導体素子及び半導体素子の製造方法に関する。

【0005】

態様（１）は基板を形成することを含む方法であって、基板は、当該基板の表面に沿って交互に配置された複数の金属ゲートスタックと複数のソース／ドレイン接触領域とを含み、ソース／ドレイン接触領域の各々が隣接する金属ゲートスタック間の各開口内で窪んでいることによりソース／ドレイン接触領域が開口の底部を形成し、隣接する金属ゲートスタックが開口の側壁を形成し、誘電体が各開口を充填すべく誘電体が基板を覆う方法を提供する。基板が初期プラズマエッチング処理に曝露されて開口の各々から当該開口内の第１の深さまで誘電体の第１の部分が除去され、開口の各々が犠牲ゲートキャッピング層に覆われていない状態のまま基板上に犠牲ゲートキャッピング層が形成される。基板が別のプラズマエッチング処理に曝露されて開口の各々から当該開口の第２の深さまで誘電体の第２の部分を除去しながら犠牲ゲートキャッピング層を除去する。

【0006】

態様（２）は態様（１）の方法を含み、基板を別のプラズマエッチング処理に曝露させることが、ソース／ドレイン接触領域の各々を曝露させるべく開口の各々から誘電体の全部を除去することを含んでいる。

【0007】

態様（３）は態様（１）の方法を含み、基板を別のプラズマエッチング処理に曝露させることが、開口の各々から誘電体の全部を除去せず、且つソース／ドレイン接触領域の各々を曝露させない第２の深さまで第２の部分を除去することを含んでいる。

【0008】

態様（４）は態様（３）の方法を含み、基板を別のプラズマエッチング処理に曝露させることが、犠牲ゲートキャッピング層を完全に除去する前に当該別のプラズマエッチング処理を停止することを含んでいる。

【0009】

態様（５）は態様（４）の方法を含み、犠牲ゲートキャッピング層を形成すること及び基板を別のプラズマエッチング処理に曝露することを、ソース／ドレイン接触領域を曝露させるべく開口の各々から誘電体の全部が除去されるまで繰り返すことを更に含んでいる。

【0010】

態様（６）は態様（１）の方法を含み、基板が更に各開口内にコンフォーマルスペーサ層を含み、コンフォーマルスペーサ層が各開口の底部及び側壁を覆い、誘電体が各開口を充填すべくコンフォーマルスペーサ層を覆っている。

【0011】

態様（７）は態様（６）の方法を含み、初期プラズマエッチング処理が、各開口内の側壁上のコンフォーマルスペーサ層の一部を曝露させる。

【0012】

態様（８）は態様（７）の方法を含み、犠牲ゲートキャッピング層を形成することが、各開口内の側壁上のコンフォーマルスペーサ層の部分を覆うことを含んでいる。

【0013】

態様（９）は態様（８）の方法を含み、犠牲ゲートキャッピング層を形成することが、各金属ゲートスタックの最上部に第１の厚さを有し、側壁に第２の厚さを有する犠牲ゲートキャッピング層を形成することを含み、第１の厚さは第２の厚さよりも厚い。

【0014】

態様（１０）は態様（９）の方法を含み、犠牲ゲートキャッピング層を形成することが、犠牲ゲートキャッピング層の厚さが開口の上部から開口の底部に向かって減少するように各側壁に犠牲ゲートキャッピング層を形成することを含んでいる。

【0015】

態様（１１）は態様（８）の方法を含み、基板を別のプラズマエッチング処理に曝露させることが、各開口の底部を覆うコンフォーマルスペーサ層を曝露させるべく開口の各々から誘電体の全部を除去することを含んでいる。

【0016】

態様（１２）は態様（１１）の方法を含み、犠牲ゲートキャッピング層を形成することと、ソース／ドレイン接触領域の各々が曝露するように各開口の底部を覆うコンフォーマルスペーサ層を除去すべく基板を別のプラズマエッチング処理に曝露させることとを繰り返すことを更に含んでいる。

【0017】

態様（１３）は態様（１）の方法を含み、基板に被せてハードマスクを形成することを更に含み、当該ハードマスクは開口に被さる曝露窓を含んでいる。

【0018】

態様（１４）は態様（１３）の方法を含み、犠牲ゲートキャッピング層を形成することが、ハードマスクの少なくとも一部を犠牲ゲートキャッピング層で覆うことを含んでいる。

【0019】

別の態様（１５）は、層間絶縁膜（ＩＬＤ）で覆われたソース／ドレイン接触領域と、ソース／ドレイン接触領域に隣接する置換金属ゲートと、置換金属ゲートの側壁及びソース／ドレイン接触領域にスペーサを含む基板を形成することを含む方法を提供する。ソース／ドレイン接触領域上方のＩＬＤの第１の部分が第１のプラズマエッチング処理を用いて除去される。犠牲ゲートキャッピング層が置換金属ゲート及びスペーサに形成され、犠牲ゲートキャッピング層はスペーサの上部に第１の厚さを有し、より薄い第２の厚さをＩＬＤに覆われていないスペーサの下部に有している。ＩＬＤの第２の部分は第２のプラズマエッチング処理を用いて除去される。

【0020】

態様（１６）は態様（１５）の方法を含み、犠牲ゲートキャッピング層を形成すること及びＩＬＤの第２の部分の除去することを少なくとも１回繰り返すことにより、ソースドレイン接触領域上方のＩＬＤを完全に除去することを更に含んでいる。

【0021】

態様（１７）は態様（１６）の方法を含み、ＩＬＤを完全に除去した後で、置換金属ゲート及びスペーサの上に追加的な犠牲ゲートキャッピング層を堆積することを更に含んでいる。ソース／ドレイン接触領域上方のスペーサは第３のプラズマエッチング処理を用いて除去される。

【0022】

態様（１８）は態様（１５）の方法を含み、犠牲ゲートキャッピング層は酸化物を含んでいる。

【0023】

態様（１９）は態様（１５）の方法を含み、基板は、パターニングされたハードマスクを更に含んでいる。

【0024】

態様（２０）は態様（１９）の方法を含み、犠牲ゲートキャッピング層を形成することが、ハードマスクの少なくとも一部を犠牲ゲートキャッピング層で覆うことを含んでいる。

【0025】

この概要部は、本開示又は請求項の開示の全ての実施形態及び／又は漸進的に新規な態様を指定するものではないことに注意されたい。むしろ、当概要は異なる実施形態及び従来技術よりも新規な対応する点の予備的議論を提供するに過ぎない。本開示及び実施形態の追加的な詳細事項及び／又は可能な展望について、読者は以下で更に議論する本開示の詳細説明の章及び対応図面を参照されたい。

【図面の簡単な説明】

【0026】

本開示の複数の態様は、以下の詳細な説明を添付の図面と合わせて精査することで理解が深まろう。業界標準の慣行に従い、様々な特徴を実寸通りに描画していないことに注意されたい。実際に、議論を明瞭にすべく様々な特徴の寸法を増減している場合がある。

【0027】

【図1A】本開示の例示的な実施形態による方法の様々な半導体処理ステップにおける基板の模式図である。

【図1B】本開示の例示的な実施形態による方法の様々な半導体処理ステップにおける基板の模式図である。

【図1C】本開示の例示的な実施形態による方法の様々な半導体処理ステップにおける基板の模式図である。

【図1D】本開示の例示的な実施形態による方法の様々な半導体処理ステップにおける基板の模式図である。

【図1E】本開示の例示的な実施形態による方法の様々な半導体処理ステップにおける基板の模式図である。

【図1F】本開示の例示的な実施形態による方法の様々な半導体処理ステップにおける基板の模式図である。

【図1G】本開示の例示的な実施形態による方法の様々な半導体処理ステップにおける基板の模式図である。

【図2A】従来の半導体処理方法で生じる問題の模式図である。

【図2B】従来の半導体処理方法で生じる問題の模式図である。

【発明を実施するための形態】

【0028】

以下の開示は、提供する主題の異なる特徴を実施するための多くの異なる実施形態、又は例を提供する。本開示を簡素化すべく要素及び構成の具体例を以下に記述する。これらは無論、例に過ぎず限定を意図するものではない。例えば、以下の記述における第２の特徴に被せて又は載せて第１の特徴を形成することが、第１の特徴と第２の特徴が直接接触して形成される複数の実施形態を含んでいてよく、また第１及び第２の特徴が直接接触しないように第１と第２の特徴の間に追加的な特徴が形成されていてよい複数の実施形態を含んでいてよい。また、本開示は様々な例において参照番号及び／又は文字を繰り返すことがある。この繰り返しは、簡素化及び明確化を目的としており、これ自体が議論する様々な実施形態及び／又は構成間の関係を指示するものではない。更に、「上」、「下」、「下側」、「下方」、「下部」、「上方」、「上部」等の空間関係用語は、図示するように、１個の要素又は特徴と、別の要素又は特徴との関係を記述する際に記述を容易にすべく本明細書で用いられてよい。これらの空間関係用語は、図示する向きに加え、使用中又は動作中の装置の異なる向きを包含することを意図している。装置は、他の方向（９０度回転その他の向き）に向けられていてよく、本明細書で用いる空間関係記述子も同様にしかるべく解釈されてよい。

【0029】

半導体素子の様々な実施形態の方法及び使用について以下に詳細に議論する。しかし、本明細書に詳述する様々な実施形態が広範な用途に適用できることを評価されたい。本明細書に記述する具体的な実施形態は、様々な実施形態を製造及び使用する具体的な方法を図示したものに過ぎず、範囲を限定して解釈すべきでない。本出願の複数の実施形態は、ＦｉｎＦＥＴトランジスタ及び積層型メモリ素子等の様々な種類の素子に適用できる。上述の処理の特定の実施形態について図面を参照しながら記述する。

【0030】

本出願の複数の実施形態は、プラズマエッチング中の半導体領域への損傷を防止又は低減する方法を開示する。一実施形態において、提案する統合方式は、高度ＦｉｎＦＥＴ素子を製造する接触オープンエッチング処理中のゲートコーナー損失に対処する。図２Ａ、２Ｂは半導体処理における当該問題を示している。図２Ａに、製造中の半導体素子の部分断面図を示す。半導体素子は既に基板工程（ＦＥＯＬ）加工の主な部分を終えている。

【0031】

様々な実施形態において、図２Ａの基板２０１は、ケイ素、シリコンゲルマニウム、炭化ケイ素、及び窒化ガリウム、ガリウムヒ素、ヒ化インジウム、リン化インジウム等の化合物半導体を含んでいてよい。基板は、ヘテロエピタキシャル層を含む半導体エピタキシャル層を含み得る半導体ウェハを含んでいてよい。例えば、１個以上の実施形態において、化合物半導体を含む１個以上のヘテロエピタキシャル層が半導体基板に被せて形成されていてよい。様々な実施形態において、基板の一部又は全部が、非晶質、多結晶、又は単結晶であってよい。様々な実施形態において、基板は、ドープされていてもドープされていなくてもよく、又はドープされた領域とドープされていない領域の両方を含んでいてもよい。

【0032】

複数のフィン（図示せず）が、基板からのエピタキシャル成長により、又は代替的に複数のフィンを残すエッチバック処理を用いて形成されていてよい。これら複数のフィンは、浅い隔離領域（図示せず）により互いに隔離されていてよい。従って、浅い隔離領域及び複数のフィンは交互パターンを形成していてよい。

【0033】

図２Ａの半導体素子は更に、置換ゲート金属２０３ａ（「ゲート」）及び当該置換ゲート金属上のゲートキャップ２０３ｂ（例：ＳｉＮ）を含む置換金属ゲート（ＲＭＧ）２０３を含んでいる。ＲＭＧは、ゲートの仕事関数の設定に役立ち、半導体素子の最終ゲート電極を形成する。

【0034】

複数のスペーサ２０５（例：ＳｉＮ）がＲＭＧ２０３の側壁に形成されている。いくつかの例において、スペーサ２０５は、ＳｉＮ又は低誘電率材料を含んでいてよい。複数のスペーサ２０５は、絶縁層を堆積し、続いて異方性エッチング処理を行うことにより形成されてよい。例えば、反応性イオンエッチング（ＲＩＥ）処理を用いてスペーサを形成してよい。いくつかの実施形態において、複数のスペーサは、窒化ケイ素、酸化ケイ素、又は酸窒化ケイ素から構成されていてよい。様々な実施形態において、スペーサ２０５の厚さは０．５ｎｍ～約１０ｎｍであってよい。一実施形態において、スペーサ２０５の厚さは２ｎｍ～約５ｎｍであってよい。

【0035】

エピタキシャル領域２０７（「エピ」）は、隆起したソース／ドレイン接触領域を形成すべく複数のＲＭＧ２０３間に位置する複数のフィンの部分に被さって成長する。隆起したソース／ドレイン領域の上面は、対応するエピタキシャル材料の成長パターンに起因してファセット面を形成していてよい。エピタキシャル領域２０７に用いる材料の例としてＳｉ及びＳｉＧｅが含まれていてよい。エピタキシャル成長処理は、分子線エピタキシ（ＭＢＥ）、又は様々な種類の化学気相成長（ＣＶＤ）を含む任意の種類のエピタキシャル処理を用いてよい。

【0036】

半導体素子は更に、複数のＲＭＧ２０３間の窪んだ特徴を充填する層間誘電体２０９（ＩＬＤ）を含んでいる。半導体素子の様々な実施形態において、ＩＬＤ２０９は酸化物を含んでいてよい。一例において、ホウリンケイ酸ガラス（ＢＰＳＧ）、リンケイ酸ガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ヒ素シリコンガラス（ＡｓＳＧ）、又は他の種類のガラスを含むＩＬＤを堆積及び加熱してリフローさせてよい。１個以上の実施形態において、ＩＬＤ２０９は、テトラエチルオキシシラン（ＴＥＯＳ）、フッ化ＴＥＯＳ（ＦＴＥＯＳ）、有機シリケートガラス（ＯＳＧ）、フッ化シリケートガラス（ＦＳＧ）、又はスピンオンガラス（ＳＯＧ）等の酸化物を含んでいてよい。

【0037】

半導体素子は更に、ＨＭ２１１の下側に開口を画定するパターニングされたハードマスク２１１（ＨＭ）を含んでいる。

【0038】

図２Ｂに、従来の接触オープンエッチングにおけるゲートコーナー損失２５０を示す。接触オープンエッチングは、被さるパターニングされたＨＭ２１１により画定される異方性プラズマエッチング処理を含んでいる。接触オープンエッチング処理は、エピタキシャル領域上方の窪んだ特徴２１５からＩＬＤ１０９を除去し、更にエピタキシャル領域上方のスペーサ２０５を除去する。図２Ｂに模式的に示すように、接触オープンエッチングにより、ＩＬＤ２０９が除去されるに従いスペーサ２０５及びゲートキャップの一部が損傷して部分的にエッチング除去されるコーナー損失２５０が生じる恐れがある。一例において、コーナー損失２５０は、ＩＬＤ２０９（例：酸化物）とスペーサ２０５（例：ＳｉＮ）との間のエッチング選択性が低いことに少なくとも部分的に起因する。この種のコーナー損失により電気的短絡が生じて最終的に半導体素子の故障につながる恐れがある。本発明の複数の実施形態は接触オープンエッチングにおけるコーナー損失の当該問題に対処する。

【0039】

図１Ａ～図１Ｅに、本発明の実施形態による基板の処理を模式的に示す。図１Ａの半導体素子は図２Ａに再現されている。

【0040】

図１Ｂに、パターニングされたＨＭ１１１の開口により画定される、ＩＬＤ１０９の一部を除去してＩＬＤ１０９に部分的開口１１５ａを形成することによりＩＬＤ１０９を窪ませる第１のプラズマエッチング処理後の半導体素子を示す。第１のプラズマエッチング処理は、ＩＬＤ１０９、スペーサ１０５、及びゲートキャップ１０３ｂの間の低いイオンエネルギー（Ｅ_ｉ）及び高いエッチング選択性により特徴付けられる。スペーサ１０５及びゲートキャップ１０３ｂは、第１のプラズマエッチング処理中、自身の形状を少なくとも実質的に保持する。一例において、第１のプラズマエッチング処理は、Ｃ_４Ｆ_６及びＯ_２を含むプラズマ励起エッチングガスとプラズマ励起アルゴン（Ａｒ）ガスを交互に曝露させることを含んでいてよい。高いエッチング選択性は、基板１０１に低いバイアス電力を印加して、基板１０１を比較的高温（例：約１００℃～約１５０℃）に維持することにより実現することができる。

【0041】

図１Ｃに、本発明の実施形態に従い犠牲ゲートキャッピング層１１７を堆積した後の、製造の次段階における半導体素子を示す。犠牲ゲートキャッピング層１１７は、パターニングされたＨＭ１１１、ゲートキャップ１０３ｂ、及び部分的に窪んだＩＬＤ１０９上方の側壁上のスペーサ１０５の上部を含む半導体素子の上部に優先的に堆積されてよい。一実施形態によれば、犠牲ゲートキャッピング層１１７の厚さは、半導体素子の上部から残りのＩＬＤ１０９に向かって減少することができる。一実施形態において、犠牲ゲートキャッピング層は気相堆積処理、例えば原子層堆積（ＡＬＤ）処理、又は化学気相堆積処理（ＣＶＤ）及び他の処理を用いて形成される。一実施形態によれば、犠牲ゲートキャッピング層は酸化物、例えば、シリコン含有前駆体及びＯ_２ガスを交互に曝露する周期的堆積処理で堆積されるＳｉＯ_２を含んでいてよい。例えば、スペーサ１０５の側壁に対して半導体素子の最上部における犠牲ゲートキャッピング層１１７のＳｉＯ_２の厚さは、Ｏ_２ガス曝露時間及びガス圧力等の処理パラメータを用いて選択されてよい。これらの処理パラメータは、どの程度の量のＯ_２ガスが窪んだ特徴形状内に拡散してシリコン含有前駆体と反応するかに影響する。様々な実施形態において、犠牲ゲートキャッピング層の厚さは、ゲートキャップの最上部で０．５ｎｍ～約１０ｎｍであってよい。一実施形態において、犠牲ゲートキャッピング層の厚さは２ｎｍ～約５ｎｍであってよい。

【0042】

図１Ｄに、より深い開口１１５ｂを形成すべくＩＬＤ１０９の更なる部分を除去する、ＨＭ１１１の開口により画定される第２のプラズマエッチング処理後の半導体素子を示す。第２のプラズマエッチング処理は更に、エピタキシャル領域上方の窪んだ特徴のＩＬＤ１０９を除去するが、犠牲ゲートキャッピング層１１７は、ＩＬＤ２０９が除去される際にスペーサ２０５及びゲートキャップ２０３ｂの一部がエッチングされる図２Ｂに示す種類のコーナー損失２５０を少なくとも実質的に防止する。一実施形態において、第２のプラズマエッチング処理は、Ｃ_４Ｆ_６及びＯ_２を含むプラズマ励起エッチングガスと、プラズマ励起アルゴン（Ａｒ）ガスを交互に曝露させることを含んでいてよい。第１のプラズマエッチング処理とは異なり、第２のプラズマエッチング処理は、ＩＬＤ１０９の高速指向性エッチングを実現すべく基板に高バイアス電力を印加する場合がある。一例において、第２のプラズマエッチング処理は、犠牲ゲートキャッピング層１１７が少なくとも実質的に除去された時点で停止されてよい。

【0043】

その後、犠牲ゲートキャッピング層１１７を堆積するステップ及び第２のドライエッチング処理は、窪んだ特徴１１５ｂから、及びエピタキシャル領域１０７の上の窪んだ特徴１１５ｃの底部のスペーサ層１０５からＩＬＤ１０９が完全に除去されるまで少なくとも１回繰り返されてよい。結果的に得られた半導体素子を図１Ｅに示す。

【0044】

ＩＬＤ１０９の除去に続いて、半導体素子は更に図１Ｆに示すように処理されてよい。上述のような犠牲ゲートキャッピング層１１７を堆積するステップを繰り返して、その後、図１Ｇに示すように第３のプラズマエッチング処理を実行して窪んだ特徴の底部のエピタキシャル領域１０７上方のスペーサ１０５の水平部分を貫通してエッチングしてよい。第３のプラズマエッチング処理は例えば、Ｃ_４Ｆ_６、Ｏ_２、及びＡｒを含むプラズマ励起エッチングガスを含む連続エッチングを含んでいてよい。低いバイアス電力を基板に印加することにより高いエッチング選択性を実現することができる。これにより、エピタキシャル領域１０７上方のスペーサ１０５の水平部分を貫通してエッチングする際のエピタキシャル領域１０７の損傷を回避することもできる。

【0045】

一実施形態によれば、第１のプラズマエッチング、犠牲ゲートキャッピング層１１７の堆積、第２のプラズマエッチング、及び第３のプラズマエッチングのステップは単一の処理チャンバ内で実行されてよい。処理チャンバは、バイアス電極（基板ホルダ）、基板上方の任意選択的な表面電極、ガス注入システム、ポンピングシステム、及び基板加熱システムを含んでいてよい。

【0046】

これまでの説明において、処理システムの特定の形状、使用する様々な要素及び処理の記述等、特定の詳細事項を開示してきた。しかし、本明細書における技術は、これらの特定の記述以外の他の実施形態で実施されてもよく、そのような詳細事項は説明目的であって限定的ではないことを理解されたい。本明細書に開示する複数の実施形態について添付の図面を参照しながら説明してきた。同様に、説明目的で、理解を徹底すべく特定の数、材料、及び構成を示してきた。しかし、複数の実施形態が、そのような特定の詳細事項が無くても実施され得る。実質的に同一の機能的構造を有する要素を同様の参照符号で示しているため、冗長な記述が省略されている場合がある。

【0047】

様々な実施形態の理解を助けるべく、様々な技術を複数の動作として説明してきた。記述の順序を、これらの動作が必然的に順序に依存するものとして解釈すべきではない。実際、これらの動作は提示する順序で実行されなくてもよい。記述した動作が記述した実施形態とは異なる順序で実行されてよい。追加的な実施形態において様々な追加的な動作が実行されてよく、及び／又は記述した動作が省略されてもよい。

【0048】

本明細書で用いる「基板」又は「ウェハ」は一般に、本発明に従い処理される物体を指す。基板は、素子、特に半導体又は他の電子素子の任意の材料部分又は構造を含んでいてよく、例えば、半導体ウェハ等のベース基板構造、レチクル、又は薄膜等のベース基板構造に載る又は被さる層であってよい。従って、基板は、一切の特定のベース構造、パターニングされた又はパターニングされていない下地層又は被覆層に限定されず、あらゆるそのような層又はベース構造、及び複数の層及び／又はベース構造の任意の組み合わせを含むことを想定している。本明細書の記述は特定の種類の基板に言及する場合があるが、これは説明目的に過ぎない。

【0049】

当業者には、本発明と同じ目的を実現しながら、上で説明した技術の動作に多くの変形を行い得ることも理解されよう。このような変形は本開示の範囲に含まれるものと意図している。このように、本発明の複数の実施形態に関する以上の記述は限定を意図するものではない。むしろ、本発明の複数の実施形態に対する限定は以下の請求項に示されている。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図2A】

【図2B】

【国際調査報告】