特表 2024-517141 ハイブリッドライブラリラッチアレイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-04-19

(54)【発明の名称】ハイブリッドライブラリラッチアレイ

(51)【国際特許分類】

   G11C 11/412 20060101AFI20240412BHJP

   G11C 11/418 20060101ALI20240412BHJP

   H03K 19/173 20060101ALI20240412BHJP

   H03K 3/356 20060101ALI20240412BHJP

【ＦＩ】

G11C11/412

G11C11/418 120

H03K19/173 170

H03K3/356 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023565476

(86)(22)【出願日】2022-05-05

(85)【翻訳文提出日】2023-11-14

(86)【国際出願番号】 US2022027791

(87)【国際公開番号】W WO2022235879

(87)【国際公開日】2022-11-10

(31)【優先権主張番号】63/185,207

(32)【優先日】2021-05-06

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/359,253

(32)【優先日】2021-06-25

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ジョン ジェイ． ウー

(72)【発明者】

【氏名】ラッセル ジェイ． シュレイバー

【テーマコード（参考）】

5B015

5J042

5J300

【Ｆターム（参考）】

5B015KA09

5B015NN01

5B015PP01

5B015PP08

5J042CA20

5J042DA01

5J300QA05

5J300SB02

5J300TB08

(57)【要約】

スタティックランダムアクセスメモリ（ＳＲＡＭ）は、高速ＳＲＡＭビットセル及び高速マルチプレクサ回路を含み、これらは、ハイブリッド標準セルアーキテクチャの高速セルの第１の行内に形成されている。低速ＳＲＡＭビットセル及び低速マルチプレクサ回路は、低速セルの第２の行内に形成されている。低速マルチプレクサ回路は、高速ＳＲＡＭビットセルに列出力を提供し、高速マルチプレクサ回路は、低速ＳＲＡＭビットセルに列出力を提供する。したがって、１つのＳＲＡＭ列は、高速ビットセルと、低速マルチプレクサ段と、を有し、一方、隣接するＳＲＡＭ列は、低速ビットセルと、高速マルチプレクサ段と、を有し、それによって、ＳＲＡＭを読み出す場合の性能バランスの改善を提供する。
【選択図】図１５

【特許請求の範囲】

【請求項1】

スタティックランダムアクセスメモリ（ＳＲＡＭ）であって、
第１の複数のビットセル及び第１の複数のマルチプレクサ回路と、
第２の複数のビットセル及び第２の複数のマルチプレクサ回路と、を備え、
前記第１の複数のビットセルは、前記第２の複数のマルチプレクサ回路のうち第１のマルチプレクサ回路に結合されており、
前記第２の複数のビットセルは、前記第１の複数のマルチプレクサ回路のうち第２のマルチプレクサ回路に結合されており、
前記第１の複数のビットセル及び前記第１の複数のマルチプレクサ回路は、第１の性能レベルを有し、前記第２の複数のビットセル及び前記第２の複数のマルチプレクサ回路は、前記第１の性能レベルよりも低い第２の性能レベルを有する、
スタティックランダムアクセスメモリ（ＳＲＡＭ）。

【請求項2】

前記ＳＲＡＭは、前記第１の性能レベルを有する第１のセルと、前記第２の性能レベルを有する第２のセルと、を交互に並べた行（ロウ）を含む、
請求項１のＳＲＡＭ。

【請求項3】

前記第１の性能レベルを有する第３の複数のビットセルと、
前記第２の性能レベルを有する第４の複数のビットセルと、を備え、
前記第３の複数のビットセルは、前記第２の複数のマルチプレクサ回路のうち第３のマルチプレクサ回路に結合されており、
前記第４の複数のビットセルは、前記第１の複数のマルチプレクサ回路のうち第４のマルチプレクサ回路に結合されている、
請求項１又は２のＳＲＡＭ。

【請求項4】

前記第１のマルチプレクサ回路及び前記第３のマルチプレクサ回路は、前記第２の複数のマルチプレクサ回路のうち第５のマルチプレクサ回路に結合されており、
前記第２のマルチプレクサ回路及び前記第４のマルチプレクサ回路は、前記第１の複数のマルチプレクサ回路のうち第６のマルチプレクサ回路に結合されている、
請求項３のＳＲＡＭ。

【請求項5】

前記第１の性能レベルは、少なくとも部分的に、トランジスタフィンガ当たりのフィンの第１の数に従って決定され、前記第２の性能レベルは、少なくとも部分的に、トランジスタフィンガ当たりのフィンの第２の数に従って決定され、前記フィンの第１の数は、前記フィンの第２の数よりも大きい、
請求項１又は２のＳＲＡＭ。

【請求項6】

前記フィンの第１の数は２であり、前記フィンの第２の数は１である、
請求項５のＳＲＡＭ。

【請求項7】

前記第１の複数のビットセルは、前記ＳＲＡＭの第１の列（カラム）の少なくとも一部を形成しており、前記第２の複数のビットセルは、前記ＳＲＡＭの第２の列の少なくとも別の部分を形成している、
請求項１又は２のＳＲＡＭ。

【請求項8】

前記第１の列及び前記第２の列は、前記ＳＲＡＭ内で隣接している、
請求項７のＳＲＡＭ。

【請求項9】

前記第１の複数のビットセル及び前記第２の複数のビットセルの各々は、ラッチビットセルである、
請求項７のＳＲＡＭ。

【請求項10】

前記第１の複数のビットセル及び前記第２の複数のビットセルの各々は、書き込みマスクされたビットセルである、
請求項７のＳＲＡＭ。

【請求項11】

スタティックランダムアクセスメモリ（ＳＲＡＭ）を動作させるための方法であって、
第１の性能レベルを有する第１の複数のビットセルからの第１のビットセル出力を、第２の性能レベルを有する第１のマルチプレクサに供給することであって、前記第２の性能レベルは前記第１の性能レベルよりも低い、ことと、
前記第１のビットセル出力のうち何れかを、前記第１のマルチプレクサからの第１のマルチプレクサ出力信号として供給することと、
前記第２の性能レベルを有する第２の複数のビットセルからの第２のビットセル出力を、前記第１の性能レベルを有する第２のマルチプレクサに供給することと、
前記第２のビットセル出力のうち何れかを、第２のマルチプレクサ出力信号として供給することと、を含む、
方法。

【請求項12】

前記第１の性能レベルを有する第３の複数のビットセルからの第３のビットセル出力を、前記第２の性能レベルを有し、第３のマルチプレクサ出力信号を供給する第３のマルチプレクサに供給することと、
前記第２の性能レベルを有する第４の複数のビットセルからの第４のビットセル出力を、前記第１の性能レベルを有し、第４のマルチプレクサ出力信号を供給する第４のマルチプレクサに供給することと、を含む、
請求項１１の方法。

【請求項13】

前記第１のマルチプレクサ出力信号及び前記第３のマルチプレクサ出力信号を、前記第２の性能レベルを有し、第５のマルチプレクサ出力信号を供給する第５のマルチプレクサ回路に供給することと、
前記第２のマルチプレクサ出力信号及び前記第４のマルチプレクサ出力信号を、前記第１の性能レベルを有し、第６のマルチプレクサ出力信号を供給する第６のマルチプレクサ回路に供給することと、
前記第５のマルチプレクサ出力信号を、第１のＳＲＡＭ列（カラム）からの読み出しデータビットとして供給することと、
前記第６のマルチプレクサ出力信号を、前記第１のＳＲＡＭ列に隣接する第２のＳＲＡＭ列からの別の読み出しデータビットとして供給することと、を含む、
請求項１２の方法。

【請求項14】

前記第１の性能レベルは、少なくとも部分的に、トランジスタフィンガ当たりのフィンの第１の数に従って決定され、前記第２の性能レベルは、少なくとも部分的に、トランジスタフィンガ当たりのフィンの第２の数に従って判定され、前記フィンの第１の数は、前記フィンの第２の数よりも大きい、
請求項１１～１３の何れかの方法。

【請求項15】

前記フィンの第１の数は２であり、前記フィンの第２の数は１である、
請求項１４の方法。

【請求項16】

第１の書き込みマスクされたビットセルからの前記第１のビットセル出力と、第２の書き込みマスクされたビットセルからの前記第２のビットセル出力と、を供給することを含む、
請求項１１～１３の何れかの方法。

【請求項17】

スタティックランダムアクセスメモリ（ＳＲＡＭ）であって、
第１の性能レベルを有する第１のセルの第１の行（ロウ）内に形成された、第１の複数のＳＲＡＭビットセル及び第１のマルチプレクサ回路と、
前記第１の性能レベルよりも低い第２の性能レベルを有する第２のセルの第２の行内に形成された、第２の複数のＳＲＡＭビットセル及び第２のマルチプレクサ回路と、を備え、
前記第２のマルチプレクサ回路は、前記第１の複数のビットセルの各々の第１の出力を受信するように結合されており、前記各々の第１の出力のうち何れかを第２のマルチプレクサ出力信号として選択し、
前記第１のマルチプレクサ回路は、前記第２の複数のＳＲＡＭビットセルの各々の第２の出力を受信するように結合されており、前記各々の第２の出力のうち何れかを第１のマルチプレクサ出力信号として選択する、
スタティックランダムアクセスメモリ（ＳＲＡＭ）。

【請求項18】

前記第１の複数のＳＲＡＭビットセル及び前記第２の複数のＳＲＡＭビットセルは、隣接するＳＲＡＭ列（カラム）にある、
請求項１７のＳＲＡＭ。

【請求項19】

前記第１の性能レベルを有する前記第１の行内の第３の複数のビットセルと、
前記第２の性能レベルを有する前記第２の行内の第４の複数のビットセルと、を備え、
前記第３の複数のビットセルは、前記第２の行内の第３のマルチプレクサ回路に結合されており、前記第４の複数のビットセルは、前記第１の行内の第４のマルチプレクサ回路に結合されている、
請求項１７又は１８のＳＲＡＭ。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、ＳＲＡＭ及びＳＲＡＭビットセルに関する。ＳＲＡＭは、従来、６Ｔ又は８Ｔビットセルを使用する。ＳＲＡＭは、典型的に多数のビットセルを含むので、ＳＲＡＭビットセル面積利用の効率を確実にすることは、利用されるシリコン面積に関してＳＲＡＭのコストを低減するために重要である。

【発明の概要】

【課題を解決するための手段】

【0002】

（本発明の実施形態の開示）
したがって、一実施形態では、スタティックランダムアクセスメモリ（static random access memory、ＳＲＡＭ）は、第１の複数のビットセルと、第１の複数のマルチプレクサ回路と、を含む。ＳＲＡＭは、第２の複数のビットセルと、第２の複数のマルチプレクサ回路と、を更に含む。第１の複数のビットセルは、第２の複数のマルチプレクサ回路の第１のマルチプレクサ回路に結合されており、第２の複数のビットセルは、第１の複数のマルチプレクサ回路の第２のマルチプレクサ回路に結合されている。第１の複数のビットセル及び第１の複数のマルチプレクサ回路は、第１の性能レベルを有し、第２の複数のビットセル及び第２の複数のマルチプレクサ回路は、第１の性能レベルよりも低い第２の性能レベルを有する。

【0003】

別の実施形態では、スタティックランダムアクセスメモリ（ＳＲＡＭ）を動作させるための方法は、第１の複数のビットセルからの第１のビットセル出力を、第１のマルチプレクサに供給することを含み、第１の複数のビットセルは、第１の性能レベルを有し、第１のマルチプレクサは、第１の性能レベルよりも低い第２の性能レベルを有する。第１のマルチプレクサは、第１のビットセル出力のうち何れかを、第１のマルチプレクサからの第１のマルチプレクサ出力信号として供給する。本方法は、第２の性能レベルを有する第２の複数のビットセルからの第２のビットセル出力を、第１の性能レベルを有する第２のマルチプレクサに供給することを更に含む。第２のマルチプレクサは、第２のビットセル出力のうち何れかを、第２のマルチプレクサ出力信号として供給する。

【0004】

スタティックランダムアクセスメモリ（ＳＲＡＭ）は、第１の複数のＳＲＡＭビットセルと、第１の性能レベルを有するセルの第１の行（row）内の標準セルから形成される第１のマルチプレクサ回路と、を含む。第２の複数のＳＲＡＭビットセル及び第２のマルチプレクサ回路は、第１の性能レベルよりも低い第２の性能レベルを有する第２のセルの第２の行内に形成される。第２のマルチプレクサ回路は、第１の複数のビットセルのそれぞれの第１の出力を受信し、それぞれの第１の出力のうち何れかを、第２のマルチプレクサ出力信号として選択する。第１のマルチプレクサ回路は、第２の複数のＳＲＡＭビットセルのそれぞれの第２の出力を受信し、それぞれの第２の出力のうち何れかを、第１のマルチプレクサ出力信号として選択する。

【0005】

本発明は、添付の図面を参照することによってより良好に理解され、その数々の目的、特徴及び利点が当業者に明らかになり得る。

【図面の簡単な説明】

【0006】

【図1】一実施形態による、ラッチビットセルの一実施形態を示す図である。

【図2】ラッチビットセルの例示的なレイアウトを示す図である。

【図3】ラッチビットセルの読み出し部分及び書き込み部分において、異なる閾値電圧がどのように使用され得るかを示す図である。

【図4】３２個のラッチビットセルの列（column）を示す図である。

【図5】各々が６４行のラッチビットセルを有する２つの列の高レベルブロック図である。

【図6】書き込みマスクされたラッチビットセルの一実施形態を示す図である。

【図7】書き込みマスクされたラッチビットセルのレイアウトを示す図である。

【図8】書き込みマスクされたラッチビットセルの別の実施形態を示す図である。

【図9】ＷＲＺＥＲＯ又はＷＲＯＮＥＸパルスを発生させるためのパルス発生器の一実施形態を示す図である。

【図10】図８の書き込みマスクされたラッチビットセルのレイアウトを示す図である。

【図11】図１のラッチビットセルによって形成される列の一実施形態を示す図である。

【図12A】トランジスタフィンガ当たり２つのフィンを有する従来的な標準セルアーキテクチャを示す図である。

【図12B】トランジスタフィンガ当たり２つのフィンとトランジスタフィンガ当たり１つのフィンとの交互セルを有するハイブリッド標準セルアーキテクチャを示す図である。

【図12C】トランジスタフィンガ当たり１つのフィン及びトランジスタフィンガ当たり２つのフィンを有するｆｉｎｆｅｔの高レベルブロック図である。

【図13】ハイブリッド標準セルライブラリを利用するラッチビットセルアレイの実施形態を示す図である。

【図14】図１３の実施形態よりもバランスのとれた性能を提供するハイブリッド標準セルライブラリを利用するラッチビットセルアレイの実施形態を示す図である。

【図15】ラッチビットセルアレイの一実施形態の高レベルブロック図である。

【図16】マスクされた書き込みビットセルを使用するラッチビットセルアレイの一実施形態の高レベルブロック図である。

【発明を実施するための形態】

【0007】

異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。

【0008】

８トランジスタ（eight transistor、８Ｔ）スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイは、より新しい技術ノードにおいて面積に関して十分にスケーリングしていない。しかしながら、標準セル設計規則で構築された回路は、より新しい技術ノードにおいて相対的に良好にスケーリングし続ける。標準セル設計規則でＳＲＡＭアレイを構築することにより、より多くのトランジスタが存在する場合であっても、より小さい面積を使用することが可能になる。図１は、個別の読み出しポートと、書き込みポートと、を有する、ラッチビットセル１００として実装されたＳＲＡＭビットセルを示している。ラッチビットセル１００は、８Ｔ ＳＲＡＭビットセルの８個のトランジスタと比較してビット当たり１２個のトランジスタを使用するが、標準セル設計規則の使用に起因して、特定の製造技術においては依然として使用する面積がより少ないことに留意されたい。ラッチタイプのビットセルと古典的な６Ｔ／８Ｔ ＳＲＡＭビットセルとの間の有意な違いは、ラッチビットセルは、書き込み中にフィードバックを無効化することである。対照的に、６Ｔ／８Ｔビットセルでは、パスゲート（pass gate）は、書き込みを実行するためにプルアップに抵抗する必要がある。ラッチビットセルは、書き込み中にそのような競合を有しない。

【0009】

標準セル設計規則を使用して実装される図１の手法は、カスタムＳＲＡＭマクロの使用に必要なオーバーヘッドがなくなり、それによって、面積が低減することを意味する。例えば、標準セルレイアウト規則の使用により、標準セルロジックへの０接続ポリピッチ（connected poly pitch、ＣＰＰ）（トランジスタ間の水平方向の距離）の隣接が可能になる。ＳＲＡＭに対するより従来的な手法は、リソグラフィ目的のために必要とされる境界セル及びエッジセルを有する。標準セル設計規則が良好にスケーリングされるので、ラッチビットセル１００及び標準セル設計規則に基づいてＳＲＡＭセルを実装することにより、ＳＲＡＭ設計が、将来の標準アーキテクチャと同様に面積においてスケーリングすることを可能にする。

【0010】

図１に示すラッチビットセルは、より多くのセルにわたってラッチに通常存在するローカル逆変換器を償却する。図１に示すラッチビットセルは、書き込みビット線（write bit line、ＷＢＬ）と、書き込みワード線（ＷＷＬ）と、アクティブロー（low）書き込みワード線（ＷＷＬＸ）と、読み出しワード線（ＲＷＬ）と、アクティブロー（low）読み出しワード線（ＲＷＬＸ）と、を含む、ラッチへの入力に従来使用されていたであろうローカルな逆変換器を除去する。より従来的なラッチアレイでは、ＣＭＯＳ組み合わせ段がラッチ間で使用される。ラッチビットセル１００は、ＲＢＬ１０１に対するトライステート出力を使用する。ラッチビットセルによるトライステートドライバの使用により、いくつかのセル、例えば、１６個のセルの出力（読み出しビット線）が、出力データの任意の追加の組み合わせ段（ＮＯＲ／ＮＡＮＤ化等）を回避するためにトライステート出力ドライバを使用して一緒に組み合わされることを可能にする。

【0011】

図２は、水平方向における７個のトランジスタを示す、ラッチビットセル１００のスティックレイアウトを示している。ボックスは、トランジスタのソース／ドレイン接続を示す。トランジスタのゲート領域は、図１のトランジスタと同一のラベルを有する垂直線として示されている。長い垂直線２０１は、例えばトランジスタＰＦＢＯ及びＮＦＢＯ並びにトランジスタＰＩＮＶ及びＮＩＮＶによる共有ゲート接続を示す。ボックス内に空白がある場合、図１では名前が付けられていないノードがあるが、識別されていないソース／ドレイン接続及びゲート接続を図１で容易に見ることができる。レイアウトは、ダミーセル（ＤＵＭ）トランジスタを含む。ダミーは、形成されているが接続されていないトランジスタである。ダミートランジスタの使用は、他のトランジスタ間の分離を提供するための効率的な方法を提供する。また、ダミートランジスタの使用は、閾値電圧（Ｖｔ）に関して使用されるトランジスタのタイプを変更する能力における利点を提供する。実施形態において、ラッチの書き込み部分（トランジスタＰＰＧ、ＮＰＧ、ＰＩＮＶ、ＮＩＮＶ、ＮＦＢ１、ＮＦＢ０、ＰＦＢ０、ＰＦＢ１）は、高性能を必要としないが、ラッチの読み出し部分（トランジスタＰＲＰ１、ＰＲＰ０、ＮＲＰ０、ＮＲＰ１）は、高性能を必要とする。トランジスタ名の最初の文字は、トランジスタのタイプ（Ｎ又はＰ）を指し、残りの文字は、その機能（ＰＧはパスゲート、ＩＮＶは逆変換器、ＦＢはフィードバック、ＲＰは読み出しポート）を指すことに留意されたい。

【0012】

図３を参照すると、トランジスタＰＲＰ０、ＰＲＰ１、ＮＲＰ０、ＮＲＰ１を含むラッチビットセル１００の読み出し部分３０１が、（超低Ｖｔ（ｕｌｖｔ）等の）より低いＶｔトランジスタを使用して実装されることを可能にし、それによって、必要とされる高性能を提供し、一方で、図３のダミートランジスタの左側のラッチビットセル１００の書き込み部分３０３は、（低Ｖｔ（ｌｖｔ）トランジスタ等の）より高い閾値電圧トランジスタで実装される。Ｖｔがより高いトランジスタは、より低い性能を提供するが、漏れもより少なくなり、Ｖｔがより低いトランジスタは、性能に必要とされる場合にのみ利用される。したがって、このレイアウトオプションにより、異なる性能要件を有する読み出しポートと書き込みポートとで異なる閾値電圧が利用されることを可能にし、それによって、ビットセルの一部分のみに対する性能要件を満たすために全てのデバイスに対してより低いＶｔデバイスを使用しなければならないことと比較して、漏れ電流が低減されるのを可能にする。読み出しポート及び書き込みポート内のトランジスタは、近隣のセル間で拡散を共有し、可能であれば、最適化されていない設計に対してｘｔｏｒ（トランジスタ）負荷を半分に削減する。

【0013】

再び図１を参照して、ラッチビットセル１００の動作を説明する。書き込みビット線ＷＢＬ１０２上のセルに書き込まれるデータ（本明細書では書き込みデータ（write data、ＷＤ）とも称される）は、トランジスタＮＰＧ及びＰＰＧから形成されるパスゲート１０３に供給される。ゲート又はそれらのトランジスタは、それぞれ、書き込みワード線（ＷＷＬ）及び書き込みワード線Ｘ（ＷＷＬＸ）に結合されており、ここで、「Ｘ」は、信号がアクティブローであることを表す。ＷＷＬ及びＷＷＬＸがアサートされる場合、ＷＢＬ上のデータは、データ「Ｄ」として、トランジスタＰＩＮＶ及びＮＩＮＶによって形成される逆変換器１０４に渡される。トランジスタＮＦＢ１及びＰＦＢ１は、ＷＷＬ及びＷＷＬＸがアサートされる場合にオフになる。ビットラッチセル１００のフィードバック部分におけるＮＦＢ０及びＰＦＢ０のゲートは、逆変換器からの出力Ｄ＿Ｘ（「Ｄ」の逆変換値）を受信する。また、ラッチの読み出し部分１０６内のＰＲＰ１及びＮＲＰ１のゲートもＤ＿Ｘを受信する。ＷＷＬ及びＷＷＬＸがデアサートされる場合、パスゲート１０３が遮断され、トランジスタＮＦＢ１及びＰＦＢ１がオンになり、これによりＤ＿ＸがトランジスタＮＦＢ０又はＰＦＢ０のうち何れかをオンにしてフィードバック信号として「Ｄ」を供給することが可能になる。トランジスタＮＦＢ１、ＮＦＢ０、ＰＦＢ０、ＰＦＢ１は、キーパ回路１０８として機能し、トランジスタＰＩＮＶとＮＩＮＶとによって形成される逆変換器とともに、ＷＷＬ及びＷＷＬＸがデアサートされた場合にノードＤ上のデータが維持されることを確実にする。このようにして、Ｄの値は、ラッチビットセル１００の書き込み部分に維持され、ラッチが読み出される場合に利用可能である。ラッチビットセル１００において、ＰＭＯＳトランジスタＰＩＮＶ、ＰＦＢ１、ＰＲＰ１は、それらのソースにおいて電源電圧（ＶＤＤ）に結合される。ＮＭＯＳトランジスタＮＩＮＶ、ＮＦＢ１、ＮＲＰ１は、それらのソースにおいて第２の電源電圧（接地）に結合される。

【0014】

ラッチビットセルを読み出すために、読み出しワード線（ＲＷＬ）及びＲＷＬＸがアサートされ、それぞれＮＲＰ０及びＰＲＰ０をオンにする。「Ｘ」は、アクティブロー信号を示すことに留意されたい。ＲＷＬ及びＲＷＬＸのアサーションにより、Ｄ＿Ｘの値が、本明細書では読み出しデータ（read data、ＲＤ）とも称される出力信号読み出しビット線（read bit line、ＲＢＬ）１０１の値を判定することが可能になる。ＲＷＬ及びＲＷＬＸがデアサートされる場合、ＲＢＬは、ハイインピーダンスに設定され、他のＳＲＡＭセルが読み出されるように選択された場合に、他のＳＲＡＭセルがＲＢＬを駆動することを可能にする。

【0015】

図４は、３２個のラッチビットセルのグループが、ラッチビットセルの２つのグループ（ビット＜３１：１６＞及びビット＜１５：０＞）に形成される実施形態を示している。ラッチビットセルの各グループは、マルチプレクサ４０１にビットを供給し、マルチプレクサ４０１は、ビット＜３１：１６＞又はビット＜１５：０＞の何れかからビットを選択し、選択されたビットをｒｄＤａｔａ４０３上に供給する。図４の実施形態では、ラッチビットセルの読み出し側の３ステートドライバにより、１６ビット（一度に１つだけアクティブ）がマルチプレクサ４０１に供給される同じＲＢＬを駆動することが可能になる。したがって、複数のラッチビットセルが同時にＲＢＬを駆動しないことを確実にするために、各グループ［３１：１６］及び［１５：０］において一度に１つのＲＷＬ／ＲＷＬＸのみがオンになるが、これにより高電流状況を引き起こす可能性がある。また、ＲＷＬ／ＲＷＬＸ信号のうち何れかがアクティブであり、ビットセルのうち何れかがＲＢＬ上に高論理レベル又は低論理レベルを駆動することを確実にすることも重要である。デアサートされている全てのＲＷＬ／ＲＷＬＸ対は、ＲＢＬ上に浮動ノードをもたらし、これは、ＶＤＤとＶＳＳとの間の中間の信号を受信する下流ＣＭＯＳゲートにおいて高電流引き込みを引き起こす可能性がある。

【0016】

図５は、６４行及び２列のビットセルを有する実施形態のブロック図を示し、マルチプレクサ５０１は、６４行及び２列から１ビットを選択する。説明を容易にするために図５には示されていないが、図５に示される実施形態は、書き込み列マルチプレクサ機能も必要とする。これを達成する１つの方法は、ＷＷＬ／ＷＷＬＸ対を偶数物理列に供給し、別のＷＷＬ／ＷＷＬＸ対を奇数物理列に供給することである。このようにして、１つおきのセルに書き込むことができる。書き込みマルチプレクサ機能を達成する別の方法は、本明細書で更に説明するように、書き込みマスクを使用することである。

【0017】

書き込み動作中、特定のワード線に対するワード線がアサートされる場合、ワード線内の全てのビットは、状態を変化させることができる。ワード線内の全てのビットの状態を変化させるのではなく、ワード線の選択されたセルのみに書き込むことが有利であり、これは、書き込み動作をより効率的にするのに役立つ。したがって、図６に示される別の実施形態では、ラッチビットセル６００は書き込みマスクを含む。書き込みマスクは、書き込み１Ｘ（ＷＲＯＮＥＸ）信号（ここで、「Ｘ」は、信号がアクティブローであることを表す）と、書き込み０（ＷＲＺＥＲＯ）信号と、を利用する。書き込みマスク回路は、トランジスタＰＷＤ６０１及びＮＷＤ６０３で形成されており、ここで、ＷＤは、書き込みデータを表す。ＷＲＯＮＥＸがアサートされる（アクティブローになる）と、書き込みデータ（ＷＤ）ノードは、トランジスタＰＷＤを介してハイにプルされ、ＷＲＺＥＲＯがアサートされる場合、ＷＤノードは、トランジスタＮＷＤを介してローにプルされる。書き込みマスクにより、全てのセルの状態を変化させることなく、セルの行に対する書き込みワード線がアサートされ得る。例えば、ワード線をアサートし、且つ、書き込みマスクを使用して、対象のセルのみが書き込まれることを確実にすることによって、ワード線上の１バイト又は数ビットのみを変化させることができる。ＷＤの値を判定するために使用されるトランジスタＰＷＤ及びＮＷＤに加えて、書き込みマスクされたラッチビットセル６００は、キーパ回路６０５において使用されるトランジスタＮＦＢ２及びＰＦＢ２を含む。これらのトランジスタを使用して、ＷＷＬ及びＷＷＬＸがアサートされた場合でもラッチビットセルが状態を維持するように、キーパ回路のフィードバック機能が動作し続けることを保証する。ＷＷＬＸがアサートされた場合、ＮＦＢ１がオフになり、ＷＷＬがアサートされた場合、ＰＦＢ１がオフになる。トランジスタＮＦＢ２及びＰＦＢ２は、ビットがラッチビットセルの書き込みを事実上阻止する書き込みマスクを有する場合、キーパ回路が、ＷＷＬ及びＷＷＬＸがアサートされた場合にＮＦＢ０とＰＦＢ０との間のノードからの正しい値で「Ｄ」を駆動し続けることを確実にする。ＷＲＯＮＥＸ及びＷＲＺＥＲＯがデアサートされる場合、ＷＤが浮動することに留意されたい。ＰＷＤ及びＮＷＤトランジスタをビットセル自体に組み込むことによって、中間ノードＷＤ上の静電容量は、ＷＷＬ／ＷＷＬＸがアサートされる場合のセル安定性問題を回避するのに十分に低く保たれる。キーパスタック（keeper stack、ＫＳＴＫ）ノードＰＫＳＴＫ６０２及びＮＫＳＴＫ６０４は、図６においてラベル付けされている。

【0018】

図７は、図６に示される書き込みマスクされたラッチビットセル６００のレイアウトのスティック図である。図６の解決策は、図２に示されるレイアウトと比較して、４つのトランジスタによってセルのサイズを増加させ、余分なダミーセルを含むことに留意されたい。したがって、書き込みマスクされたラッチビットセル６００（図６）は、図１に示されるラッチビットセル１００についての図２のレイアウト（７ＣＰＰ）と比較して、３ＣＰＰから１０ＣＰＰの増加を示す。

【0019】

図８は、図６の書き込みマスクされたラッチビットセル６００と比較して、書き込みマスクされたラッチビットセル８００のより効率的な実施形態を示している。書き込みマスクされたラッチビットセル６００内のキーパスタックノードに結合された余分なトランジスタＮＦＢ２及びＰＦＢ２は、書き込みマスクされたラッチビットセル８００内のＮＦＢ１及びＰＦＢ１を置き換えることに留意されたい。書き込みマスクされたラッチビットセル８００は、ＷＷＬ及びＷＷＬＸがアサートされた場合（図１及び図６を参照のこと）に、ＮＦＢ１及びＰＦＢ１をオフにすることによってキーパ回路８０５を無効化せず、代わりに、書き込みマスクされたラッチビットセル８００は、ＷＲＯＮＥＸ又はＷＲＺＥＲＯがアサートされたことに応じて、単にキーパを無効化する。これにより、ラッチビットセル８００がマスクされている場合に、ラッチビットセル８００が状態を保持することを確実にする。ＷＷＬ及びＷＷＬＸは、書き込みマスクされたラッチビットセル８００内のパスゲートトランジスタＰＰＧ及びＮＰＧのみに結合されることに留意されたい。ＷＲＯＮＥＸがアサートされる（アクティブローになる）場合、トランジスタＮＦＢ２がオフになり、ＷＲＺＥＲＯがアサートされる場合、トランジスタＰＦＢ２はオフになる。ＷＷＬＸ及びＷＷＬがアサートされると仮定すると、ＷＲＯＮＥＸがアサートされる場合、ノードＷＤはハイになり、ノードＤはハイになり、ＷＲＺＥＲＯがアサートされる（アクティブローになる）場合、ノードＷＤはローになり、ノードＤはローになる。それぞれのマスクライン（ＷＲＯＮＥＸ及びＷＲＺＥＲＯ）がデアサートされる場合、ＮＦＢ２及びＰＦＢ２の両方がオンになり、キーパ回路は、トランジスタＰＩＮＶとＮＩＮＶとによって形成される逆変換器によって提供されるＤ＿Ｘの値に従ってノードＤの値を維持する。Ｄ＿Ｘは、トランジスタＮＦＢ０をオンにしてノードＤについて低い値を維持するか、又は、ＰＦＢ０をオンにしてノードＤについて高い値を維持する。書き込みマスク回路は、トランジスタＰＷＤ８０１及びＮＷＤ８０３によって形成され、これは図６に示される実施形態と同様である。トランジスタＰＲＰ１、ＰＲＰ０、ＮＲＰ０、ＮＲＰ１によって形成される、書き込みマスクされたラッチビットセル８００の読み出し側は、それぞれ図１及び図６に示される先のラッチビットセルの実施形態１００及び６００と同一である。

【0020】

ＷＲＯＮＥＸ又はＷＲＺＥＲＯの何れかがアサートされる場合にはいつでも、ＷＲＯＮＥＸ及びＷＲＺＥＲＯに結合された列内の全てのビットセルのキーパ回路が無効化される。これは、ＷＲＯＮＥＸをアサートすることによってＮＦＢ２がオフになることで、Ｄ＿ＸがＮＦＢ０及びＮＦＢ２を介してＶＳＳにプルされることが防止され、ＷＲＺＥＲＯをアサートすることによってＰＦＢ２がオフになることで、Ｄ＿ＸがＰＦＢ０及びＰＢＦ２を介してＢＤＤにプルされることが防止されるからである。したがって、ノードＤは、ＷＲＯＮＥＸ又はＷＲＺＥＲＯのアサーションに応じて浮動する。ＷＲＯＮＥＸ又はＷＲＺＥＲＯのアサーションが十分に長い場合、ＷＲＯＮＥＸ又はＷＲＺＥＲＯのアサーションによって無効化されるＮＦＢ１又はＰＦＢ１に起因してキーパ回路の少なくとも一部がオフになるので、列に沿ったセルは状態を変化させることができる。したがって、ＷＲＯＮＥＸ及びＷＲＺＥＲＯは、パルス書き込みとしてアサートされるべきである。ひいては、これらの信号は、自己タイミングパルスとして、いくつかの逆変換器遅延の長さ、例えば５０ｐｓでアサートされるべきである。パルスは、例えば９個の逆変換器を使用して発生させることができる。逆変換器の数は、使用される技術に依存する。図９は、ＷＲＺＥＲＯ用のパルス回路９０１及びＷＲＯＮＥＸ用のパルス回路９０３の実施形態を示している。図９に示されるパルス回路の各々において、奇数個の逆変換器が使用されていることに留意されたい。図９において、論理ゲートへの入力（書き込み０及び書き込み１）は、アクティブハイであると仮定される。ＷＲＯＮＥＸ及びＷＲＺＥＲＯに好適なパルス幅を提供する多くの他のパルス発生器回路が当業者に知られている。パルスは、１つのセルを書き込むのに十分な長さとすべきであるが、列に沿った他のセルが、パルス中にノードＤが浮動するために状態を失わないように十分に短くあるべきであり、したがって、図６に示される書き込みマスクされたラッチビットセルと比較して、追加の書き込みマスク能力に対する面積ペナルティは相対的に小さい。

【0021】

図１０は、図８の回路のレイアウトの一例を示している。ラッチビットセル８００に必要なダミートランジスタは１つのみであることに留意されたい。図１０に示されるラッチビットセル８００のレイアウトは、図２に示されるベースラインラッチビットセル１００に対して１つの余分なＣＰＰのみを有する。

【0022】

図１１は、図１に示されたラッチのラッチアレイ列を示し、単一の標準セル行に形成されている。「単一の標準セル行」という用語は、集積回路の物理的行を指し、ＳＲＡＭの論理的行を指すものではないことに留意されたい。非ハイブリッド標準セルライブラリ規則を用いた標準設計では、全てのデバイスは、通常、同じ数のフィンを有する。従来的な標準セルアーキテクチャでは、デバイスの全ての行が同じ高さを有する。ｆｉｎｆｅｔの世界では、これは概して、フィンガ当たりのフィンの数が同一であることも意味する。図１２Ａは、フィンガ当たり２つのフィンを有する、ＰＦＥＴ及びＮＦＥＴの従来的な標準セルアーキテクチャを示している。各標準セルは、行において均一であり、Ｐ及びＮトランジスタを有している。

【0023】

ハイブリッド標準セルアーキテクチャは、高性能標準セル及び高密度（であるが性能はより低い）標準セルの交互の行を利用する。例えばこれは、一実施形態では、高性能セルの場合はトランジスタフィンガ当たり２つのフィン、より低性能セルはトランジスタフィンガ当たり１つのフィンを有することを意味する。図１２Ｂに示されるように、それは、より高いセル及びより低いセルの交互の行と、より短い行と、をもたらす。ハイブリッド標準セルアーキテクチャの利点は、より小さい面積及び低減された電力であるが、より短いセル高さは、より大きい２フィンセルと比較して、性能の減少をもたらす。図１２Ｃは、例示的なトランジスタフィンガデバイス１２０１当たり１つのフィン、及び、トランジスタフィンガデバイス１２０３当たり２つのフィンを示している。

【0024】

図１３は、従来的な標準セルライブラリからハイブリッド標準セルライブラリ手法に移行して、標準セルラッチアレイを構築することの結果として、隣接するビット間の性能がアンバランスになる可能性があることを示している。例えば、列１３０１内のビットセルは、例えば、フィンガ当たり２つのフィンを有する「高速」標準セルから形成される。論理ＳＲＡＭ列１３０１は、図示した実施形態では、ハイブリッド行アーキテクチャの物理高速行内にある。列１３０３内のビットセルは、例えばフィンガ当たり１つのフィンを有する「低速」セルである。したがって、列１３０１内のビットセルのうち何れかからＲｄｄａｔａ［１］１３０２を読み出すことは、列１３０２からＲｄｄａｔａ［０］１３０４を読み出すことよりも速く行われる。したがって、隣接するビットは、異なるタイミング（一方が速く、他方が遅い）で読み出されるが、これは望ましくない。

【0025】

高速セルと低速セルとの間でよりバランスのとれた性能を提供するために、図１４に示される実施形態は、１つの列からのビットセルのグループ、例えば、列１４０１（高速物理行）又は１４０３（低速物理行）内のビットセルを使用するが、他の行からのマルチプレクサ回路を使用する。例えば、低速マルチプレクサ１４０７は、３２個の高速ビットセルから１ビットを選択する。３２個の高速ビットセルは、高速ビットセル１４０４（ビット＜１５：０＞のうち１つのみが示されている）及び高速ビットセル１４０６（ビット＜３１：１６＞のうち１つのみが示されているである。高速マルチプレクサ１４１５は、３２個の低速ビットセルから１ビットを選択する。３２個の低速ビットセルは、低速ビットセル１４０９（ビット＜１５：０＞）のうち１つのみが示されている）及び低速ビットセル１４１１（ビット＜３１：１６＞のうち１つのみが示されている）である。同様に、高速ビットセル１４２１及び１４２３は、低速マルチプレクサ１４２５を使用し、低速ビットセル１４２７及び１４２９は、高速マルチプレクサ１４３１を使用する。高速マルチプレクサ１４３５によって供給される読み出しデータ（Ｒｄｄａｔａ［１］）は、高速マルチプレクサ（２フィン）を有するが、低速ビットセル（１フィン）を有し、読み出しデータ（Ｒｄｄａｔａ［０］）は、低速マルチプレクサ（１フィン）を有するが、高速ビットセル（２フィン）を有する。したがって、１つの論理ＳＲＡＭ列は高速ビットセルと、低速マルチプレクサ段と、を有し、一方、隣接するＳＲＡＭ論理列は低速ビットセルと、高速マルチプレクサ段と、を有する。これは、１つおきのビットが有意に異なるタイミング、すなわち高速と低速とを有するアレイと比較して、改善された性能バランスを提供する。

【0026】

図１５は、ビットセルのアレイのより上位レベルのブロック図を示している。図１４は、列１４０１及び１４０３内のビットセルとして利用されている図１のラッチビットセルを示す一方、他の実施形態では、他のビットセルを使用することができる。図１６は、図６のマスクされた書き込みラッチビットセル６００又は図８のマスクされた書き込みラッチビットセル８００が利用される実施形態を示している。図１６は、マスク信号ＷＲＯＮＥＸ及びＷＲＺＥＲＯ信号がビットセルに分配されていることを示す。

【0027】

以上、ビットセル及びマルチプレキシング段がよりバランスのとれた読み出しタイミングを提供するために交互になる、高性能標準セル及び高密度標準セルの交互の行を有するハイブリッドセル標準セルアーキテクチャが説明されている。本明細書に記載された本発明の説明は、例示的なものであり、添付の特許請求の範囲に記載される本発明の範囲を限定することを意図するものではない。本明細書に開示される実施形態の変形及び修正は、添付の特許請求の範囲に記載される本発明の範囲から逸脱することなく、本明細書に記載される説明に基づいて行われ得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12A】

【図12B】

【図12C】

【図13】

【図14】

【図15】

【図16】

【国際調査報告】