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特表2024-518326自己整合ビット線プロセスによりＤＲＡＭをスケーリングする方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-01
(54)【発明の名称】自己整合ビット線プロセスによりＤＲＡＭをスケーリングする方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20240423BHJP
H01L 21/306 20060101ALI20240423BHJP
H01L 21/3065 20060101ALI20240423BHJP
【ＦＩ】
H10B12/00 681B
H10B12/00 671Z
H01L21/306 F
H01L21/302 105A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023565857
(86)(22)【出願日】2022-04-29
(85)【翻訳文提出日】2023-12-20
(86)【国際出願番号】 US2022026879
(87)【国際公開番号】W WO2022232473
(87)【国際公開日】2022-11-03
(31)【優先権主張番号】63/182,164
(32)【優先日】2021-04-30
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/727,907
(32)【優先日】2022-04-25
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】カン， スンクォン
(72)【発明者】
【氏名】フィッシュバーン， フレドリック
(72)【発明者】
【氏名】モハメッド， アブドゥル ワッハーブ
(72)【発明者】
【氏名】リー， キルヨン
【テーマコード（参考）】
5F004
5F043
5F083
【Ｆターム（参考）】
5F004AA09
5F004DB08
5F004DB10
5F004DB15
5F004EB02
5F043AA25
5F043AA26
5F043AA28
5F043BB17
5F043BB18
5F043BB19
5F043GG02
5F043GG10
5F083AD11
5F083GA10
5F083JA32
5F083JA37
5F083JA38
5F083JA39
5F083JA60
5F083KA08
5F083LA12
5F083PR09
5F083PR29
(57)【要約】
メモリデバイス、およびメモリデバイスを形成する方法について記載されている。スペーサがビット線コンタクトピラーのそれぞれの周りに形成され、該スペーサが隣接するビット線コンタクトピラーのスペーサと接触している、電子デバイスを形成する方法について記載されている。ドープ層をさらにまた、メモリスタック上でエピタキシャル成長させ、ビット線がメモリスタック上に形成される。ビット線は活性領域と自己整合する。
【選択図】図３
【選択図】図３
【特許請求の範囲】
【請求項1】
半導体デバイスを形成する方法であって、メモリスタックにわたって延在する複数のビット線コンタクトピラーを形成することであって、前記メモリスタックは誘電材料および活性領域を含む、複数のビット線コンタクトピラーを形成することと、
前記ビット線コンタクトピラーのそれぞれの周りにスペーサを形成することであって、前記スペーサは隣接するビット線コンタクトピラーの前記スペーサと接触している、スペーサを形成することと、
前記活性領域上でドープ層をエピタキシャル成長させることと、
前記メモリスタック上でビット線を形成することであって、前記ビット線は前記活性領域と整合する、ビット線を形成することと、を含む、方法。
【請求項2】
前記誘電材料は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮ）、炭窒化ケイ素（ＳｉＣＮ）、およびこれらの組み合わせで構成されるグループから選択された低誘電率誘電体を含む、請求項１に記載の方法。
【請求項3】
前記複数のビット線コンタクトピラーは、酸化ケイ素層および窒化ケイ素層のうちの１つまたは複数を含む、請求項１に記載の方法。
【請求項4】
前記ビット線を形成することは、マスク層、ビット線金属層、およびバリア金属層のうちの１つまたは複数を前記メモリスタック上に堆積させ、かつ前記ビット線を形成するためにエッチングすることを含む、請求項１に記載の方法。
【請求項5】
前記マスク層は、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯｘ）、および炭素（Ｃ）のうちの１つまたは複数を含む、請求項４に記載の方法。
【請求項6】
前記ビット線金属層は、タングステン（Ｗ）、モリブデン（Ｍｏ）、およびルテニウム（Ｒｕ）のうちの１つまたは複数を含む、請求項４に記載の方法。
【請求項7】
前記バリア金属層は、チタン（Ｔｉ）、タンタル（Ｔａ）、およびタングステン（Ｗ）のうちの１つまたは複数を含む、請求項４に記載の方法。
【請求項8】
前記スペーサは、窒化ケイ素（ＳｉＮ）および炭窒化ケイ素（ＳｉＣＮ）のうちの１つまたは複数を含む、請求項１に記載の方法。
【請求項9】
前記ドープ層は、リン（Ｐ）、ヒ素（Ａｓ）、およびこれらの組み合わせで構成されるグループから選択されるドーパントでドープされた選択シリコンを含む、請求項１に記載の方法。
【請求項10】
前記ドーパントは、１×１０２０～５×１０２１の範囲の濃度を有する、請求項９に記載の方法。
【請求項11】
前記ドープ層は前記複数のビット線コンタクトピラーの上面と実質的に同一平面上にある、請求項１に記載の方法。
【請求項12】
前記ドープ層は、前記複数のビット線コンタクトピラーの上面より下にある、請求項１に記載の方法。
【請求項13】
前記ビット線には実質的にスカート不良がない、請求項１に記載の方法。
【請求項14】
半導体デバイスを形成する方法であって、複数のビット線コンタクトピラーの周りにスペーサを形成することであって、前記スペーサは隣接するビット線コンタクトピラーの前記スペーサと接触しており、前記複数のビット線コンタクトピラーは、誘電材料および活性領域を含むメモリスタックにわたって延在する、スペーサを形成することと、
前記メモリスタック上でドープ層を選択的にエピタキシャル成長させることであって、前記ドープ層は１×１０２０～５×１０２１の範囲の濃度を有するドーパントでドープされる、ドープ層を選択的にエピタキシャル成長させることと、
マスク層、ビット線金属層、およびバリア金属層のうちの１つまたは複数を前記メモリスタック上に堆積させ、かつ前記活性領域と整合しかつ実質的にスカート不良がないビット線を、前記メモリスタック上に形成するためにエッチングすることと、を含む、方法。
【請求項15】
前記ドープ層は前記複数のビット線コンタクトピラーの上面と実質的に同一平面上にある、請求項１４に記載の方法。
【請求項16】
前記ドープ層は、前記複数のビット線コンタクトピラーの上面より下にある、請求項１４に記載の方法。
【請求項17】
前記誘電材料は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮ）、炭窒化ケイ素（ＳｉＣＮ）、およびこれらの組み合わせで構成されるグループから選択された低誘電率誘電体を含む、請求項１４に記載の方法。
【請求項18】
前記ビット線金属層は、タングステン（Ｗ）、モリブデン（Ｍｏ）、およびルテニウム（Ｒｕ）のうちの１つまたは複数を含む、請求項１４に記載の方法。
【請求項19】
前記バリア金属層は、チタン（Ｔｉ）、タンタル（Ｔａ）、およびタングステン（Ｗ）のうちの１つまたは複数を含む、請求項１４に記載の方法。
【請求項20】
前記ドープ層は選択シリコンを含み、前記ドーパントは、リン（Ｐ）、ヒ素（Ａｓ）、およびこれらの組み合わせで構成されるグループから選択される、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、電子デバイスおよび電子デバイス生産の分野に関連する。より詳細には、本開示の実施形態は、自己整合ビット線コンタクトを含む電子デバイス、およびこれを形成する方法を提供する。
【背景技術】
【0002】
集積回路は、数百万のトランジスタ、コンデンサ、および抵抗器を単一のチップ上に含むことができる複雑なデバイスに発展してきた。集積回路の発展の過程では、機能密度（すなわち、チップ面積当たりの相互接続されたデバイスの数）が一般的に増大する一方、形状寸法（すなわち、製造プロセスを使用して作成可能である最小の部品（またはライン））が減少した。
【0003】
半導体基板上の集積回路密度は劇的に増大しており、電界効果トランジスタ（ＦＥＴ）チャネル長などの最小特徴サイズ、およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）上のワード線幅は、劇的に減少している。限界寸法が低減しているため、ビット線を形成するためのエッチングはさらに困難になっており、スカート不良など、ミスアライメントおよび多結晶シリコン帯の問題をもたらす。さらに、接触抵抗が増大すると、駆動電流が低下することになる。
【0004】
従って、当技術分野では、自己整合し、かつスカート不良がないビット線コンタクトを形成する方法が必要とされている。
【発明の概要】
【0005】
本開示の１つまたは複数の実施形態は、半導体デバイスを形成する方法を対象とする。１つまたは複数の実施形態では、方法は、メモリスタックにわたって延在する複数のビット線コンタクトピラーを形成することであって、メモリスタックは誘電材料および活性領域を含む、複数のビット線コンタクトピラーを形成することと、ビット線コンタクトピラーのそれぞれの周りにスペーサを形成することであって、スペーサは隣接するビット線コンタクトピラーのスペーサと接触している、スペーサを形成することと、活性領域上でドープ層をエピタキシャル成長させることと、メモリスタック上でビット線を形成することであって、ビット線は活性領域と整合する、ビット線を形成することと、を含む。
【0006】
本開示のさらなる実施形態は、半導体デバイスを形成する方法を対象とする。１つまたは複数の実施形態では、方法は、複数のビット線コンタクトピラーの周りにスペーサを形成することであって、スペーサは隣接するビット線コンタクトピラーのスペーサと接触しており、複数のビット線コンタクトピラーは、誘電材料および活性領域を含むメモリスタックにわたって延在する、スペーサを形成することと、メモリスタック上でドープ層を選択的にエピタキシャル成長させることであって、ドープ層ドーパントは１×１０２０～５×１０２１の範囲の濃度を有するドーパントを有する、ドープ層を選択的にエピタキシャル成長させることと、マスク層、ビット線金属層、およびバリア金属層のうちの１つまたは複数をメモリスタック上に堆積させ、かつ活性領域と整合しかつ実質的にスカート不良がないビット線を、メモリスタック上に形成するためにエッチングすることと、を含む。
【0007】
本開示の上記の特徴が詳細に理解可能であるように、上に簡潔に要約された本開示のより詳細な説明は、一部が添付の図面に例示されている実施形態を参照して得られ得る。しかしながら、本開示は他の等しく有効な実施形態を認め得るため、添付の図面は本開示の典型的な実施形態のみを示しており、従って、本開示の範囲を限定するとみなすべきではないことに留意されたい。本明細書に説明される実施形態は、添付の図面の図において限定ではなく例として示されており、この図面では同様の参照記号は同様の要素を示す。
【図面の簡単な説明】
【0008】
【図1】先行技術によるＤＲＡＭデバイスの断面図である。
【図2】先行技術によるＤＲＡＭデバイスの上面図である。
【図3】１つまたは複数の実施形態によるＤＲＡＭデバイスの断面図である。
【図4】１つまたは複数の実施形態によるＤＲＡＭデバイスの上面図である。
【図5】１つまたは複数の実施形態によるＤＲＡＭデバイスの上面図である。
【図6A】１つまたは複数の実施形態によるＤＲＡＭデバイスの上面図である。
【図7A】１つまたは複数の実施形態によるＤＲＡＭデバイスの上面図である。
【図8A】１つまたは複数の実施形態によるＤＲＡＭデバイスの上面図である。
【図9】１つまたは複数の実施形態によるデバイスを形成するための方法のプロセスフロー図である。
【発明を実施するための形態】
【0009】
本開示のいくつかの例示的な実施形態を説明する前に、本開示が以下の説明に記載される構成またはプロセスステップの詳細に限定されないことは理解されたい。本開示は、他の実施形態にも対応可能であり、さまざまなやり方で実践または実行可能である。
【0010】
本明細書および添付の特許請求の範囲で使用される際、用語「基板」は、プロセスが作用する表面または表面の一部分を指す。また、当業者には理解されるように、別段文脈において明確に示されない限り、基板への言及は基板の一部分のみを指す可能性がある。さらに、基板上に堆積させることへの言及は、ベア基板、および上に堆積させるまたは形成される１つまたは複数の膜もしくは特徴を有する基板の両方を意味することができる。
【0011】
本明細書で使用される「基板」は、製造プロセスで膜処理が行われる基板上で形成される任意の基板または材料表面を指す。例えば、処理を行うことができる基板表面は、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープシリコン、ゲルマニウム、ガリウムヒ素、ガラス、サファイア、および金属、金属窒化物、金属合金、および他の導電性材料などの任意の他の材料を含む。基板は半導体ウエハを含むが、これに限定されない。基板は、基板表面を、研磨する、エッチングする、還元する、酸化させる、ヒドロキシル化する、アニールする、および／または焼成するための前処理プロセスを受けてよい。基板自体の表面上での直接的な膜処理に加えて、本開示では、開示される膜処理ステップのいずれかは、以下により詳細に開示されるように、基板上に形成される下層上で行われてもよく、用語「基板表面」は、文脈で示されるようにそのような下層を含むことが意図される。よって、例えば、膜／層または部分的な膜／層を基板表面上に堆積させた場合、新たに堆積させた膜／層の露出した表面は、基板表面になる。
【0012】
本明細書で使用される際、用語「ダイナミックランダムアクセスメモリ」または「ＤＲＡＭ」は、コンデンサ上に電荷パケットを記憶する（すなわち、バイナリ１）または電荷がない（すなわち、バイナリゼロ）ことによって、データビットを記憶するメモリセルを指す。電荷は、アクセストランジスタを介してコンデンサ上にゲートされ、かつ、同じトランジスタをオンにして、トランジスタ出力における相互接続ラインに電荷パケットをダンプすることによって生じる電圧摂動に注目することで感知される。よって、単一ＤＲＡＭセルは、１つのトランジスタと１つのコンデンサとで作られている。
【0013】
スカート不良がない自己整合ビット線コンタクトを有するＤＲＡＭデバイス、および自己整合ビット線コンタクトを形成するための方法が提供される。本開示の１つまたは複数の実施形態は、有利には、限界寸法を縮小する必要があるにもかかわらず、ミスアライメントおよび多結晶シリコン帯のスカート不良の問題に対処している。いくつかの実施形態では、ビット線コンタクトの抵抗は、多結晶シリコン帯のスカート不良なく自己整合を提供することによって低減する。
【0014】
本開示のいくつかの実施形態は、有利には、ビット線コンタクトピラーの周りにスペーサを形成後、自己整合ビット線を形成するためにドープ層をエピタキシャル成長させることを用いる方法を提供する。本開示の１つまたは複数の実施形態は、一般的に、ビット線構造および／またはゲートスタックにおいて実装され得るような薄膜高融点金属（例えば、タングステン）から形成される１つまたは複数の低抵抗特徴を含む構造を提供する。いくつかの実施形態は、自己整合ビット線を形成するための方法を含む。例として、本開示の実施形態に従って形成されるビット線構造は、ＤＲＡＭ型集積回路などのメモリ型半導体デバイスであり得る。
【0015】
図１は、先行技術によるメモリデバイス１００の断面図を示す。図２は、先行技術によるメモリデバイス２００の上面図を示す。当業者には認識されるように、図面に示された膜スタックは、メモリデバイスの例示的な部分（ビット線部分）である。図１および図２を参照すると、先行技術のＤＲＡＭデバイス１００は、誘電材料１０２および活性領域１２０を含むメモリスタック１０１を含む。複数のビット線コンタクトピラー１１５はメモリスタック１０１にわたって延在する。ビット線コンタクトピラー１１５は、窒化ケイ素層１１８および多結晶シリコン層１１０を含む。ビット線１２４を形成するための処理中に、スカート不良１１４が形成され、ビット線１２４は活性領域１２０と整合しない。ビット線１２４の底部と活性領域１２０との間にミスアライメント１１６がある。図２に示されるように、隣接するビット線コンタクトピラー１１５の間に開口領域１１２がある。理論に縛られることを意図するのではなく、スカート不良１１４が抵抗の増大および駆動電流の低下をもたらすことが考えられる。
【0016】
それ故に、１つまたは複数の実施形態では、スカート不良が実質的にないデバイス１５０が提供される。本明細書で使用される際、用語「実質的にない」はビット線コンタクトの底部上のスカート不良が、約４％未満、約３％未満、約２％未満、約１％未満、および約０．５％未満を含めて、約５％未満であることを意味する。いくつかの実施形態では、スカート不良はない。
【0017】
１つまたは複数の実施形態では、ビット線１５５は活性領域１７０と自己整合され、それによって、ビット線１５５の底部と活性領域との間にミスアライメントは実質的にない。
【0018】
図３を参照すると、１つまたは複数の実施形態のＤＲＡＭデバイス１５０は、誘電材料１５２および活性領域１７０を含むメモリスタック１５１を含む。誘電材料１５２は、当業者には既知である任意の適した誘電材料を含み得る。本明細書で使用される際、用語「誘電材料」は、電界において偏波させることができる電気絶縁体である材料を指す。いくつかの実施形態では、誘電材料１５２は低誘電率誘電体を含む。１つまたは複数の実施形態では、誘電材料１５２は、酸化物、炭素がドープされた酸化物、二酸化ケイ素（ＳｉＯ２）、多孔質二酸化ケイ素（ＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、二酸化ケイ素／窒化ケイ素、カーバイド、オキシカーバイド、窒化物、酸素窒化物、オキシ炭窒化物、ポリマー、リンケイ酸ガラス、フルオロケイ酸塩（ＳｉＯＦ）ガラス、または有機ケイ酸塩ガラス（ＳｉＯＣＨ）のうちの１つまたは複数を含む。１つまたは複数の実施形態では、誘電材料は、炉、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスピンオンコート（ＳｏＣ）による堆積膜を含むが、これに限定されない。１つまたは複数の実施形態では、誘電材料は、誘電体の表面またはバルクをドープする、注ぐ、注入する、加熱する、凍結する、研磨する、エッチングする、還元する、酸化させる、ヒドロキシル化する、アニールする、ＵＶ硬化させる、電子ビーム硬化させる、および／または焼成するために、インシトゥまたはエクスシトゥの前処理プロセスおよび後処理プロセスを受けてよい。誘電材料自体の表面上での直接的な膜処理に加えて、１つまたは複数の実施形態では、開示される膜処理ステップのいずれかを、以下でより詳細に開示されるように、誘電材料上に形成された下層上で行ってもよく、用語「誘電体表面」は、文脈が示すように、そのような下層を含むことが意図される。よって、例えば、膜／層または部分的な膜／層が、誘電体表面上に堆積された場合、新たに堆積させた膜／層の露出した表面は、誘電体表面になる。１つまたは複数の特定の実施形態では、低誘電率誘電体は、１つまたは複数の酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮ）、および炭窒化ケイ素（ＳｉＣＮ）を含んでよい。
【0019】
本明細書で使用される際、用語「活性領域」は、チャネル、ビット線、ワード線、またはコンデンサを作ることができる材料の層を指す。１つまたは複数の実施形態では、活性領域１７０は、シリコンまたはドープされたシリコンのうちの１つまたは複数を含む。例えば、１つまたは複数の実施形態では、チャネル材料は、Ｓｉ、硫化モリブデン（ＭｏＳ２）、またはＩＧＺＯ（Ｉｎ－Ｇａ－Ｚｎ系酸化物）のうちの１つまたは複数から選択され、かつ活性領域材料が構造化された後のキャビティに取って代わる。
【0020】
１つまたは複数の実施形態では、複数のビット線１５５はメモリスタック１５１にわたって延在する。本明細書で使用される際、用語「ビット線」は、導電体である材料の層を指す。１つまたは複数の実施形態では、ビット線は成長シリコンを含むが、これに限定されない。１つまたは複数の実施形態では、ビット線は、ビット線のバルクまたは表面を溶解する、凍結する、加熱する、マイクロ波加熱する、研磨する、エッチングする、還元する、酸化させる、ヒドロキシル化する、アニールする、ＵＶ硬化させる、電子ビーム硬化させる、および／または焼成するために、インシトゥまたはエクスシトゥの前処理プロセスおよび後処理プロセスを受けてよい。１つまたは複数の実施形態では、ビット線１５５を形成することは、マスク層１６４、ビット線金属層１５８、およびバリア金属層１５６のうちの１つまたは複数をメモリスタック１５１上に堆積させ、かつビット線１５５を形成するためにエッチングすることを含む。
【0021】
１つまたは複数の実施形態では、マスク層は、当業者には既知である任意の適した材料を含み得る。いくつかの実施形態では、マスク層は、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯｘ）、および炭素（Ｃ）のうちの１つまたは複数を含む。
【0022】
１つまたは複数の実施形態では、ビット線金属層１５８は、当業者には既知である任意の適した金属を含み得る。いくつかの実施形態では、ビット線金属層１５８は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、またはプラチナ（Ｐｔ）のうちの１つまたは複数を含んでよい。特定の実施形態では、ビット線金属層は、タングステン（Ｗ）、モリブデン（Ｍｏ）、およびルテニウム（Ｒｕ）のうちの１つまたは複数を含む。
【0023】
ビット線金属層１５８の厚さは変化し得る。いくつかの実施形態では、ビット線金属層１５８は、約１００Å～約３００Åの範囲、または約１２０Å～約２５０Åの範囲、または約１４０Å～約２００Åの範囲、または約１６０Å～約１８０Åの範囲の厚さを有する。
【0024】
ビット線金属層１５８を、当業者には既知である任意の適した技法によって堆積させることができる。いくつかの実施形態では、ビット線金属層１５８は、化学気相堆積、原子層堆積、または物理的気相堆積のうちの１つまたは複数によって堆積させる。
【0025】
１つまたは複数の実施形態では、バリア金属層１５６は、当業者には既知である任意の適した金属を含み得る。いくつかの実施形態では、バリア金属層１５６（導電層とも称される）は多結晶シリコン層１６０上にある。バリア金属層１５６は任意の適した導電性材料とすることができる。いくつかの実施形態では、バリア金属層１５６は、チタン（Ｔｉ）、タンタル（Ｔａ）、ケイ化チタン（ＴｉＳｉ）、またはケイ化タンタル（ＴａＳｉ）のうちの１つまたは複数を含む。いくつかの実施形態では、バリア金属層１５６はチタンを含む。いくつかの実施形態では、バリア金属層１５６は基本的にチタンから成る。いくつかの実施形態では、バリア金属層１５６はタンタルを含むまたは基本的にタンタルから成る。いくつかの実施形態では、バリア金属層１５６はケイ化チタンを含むまたは基本的にケイ化チタンから成る。いくつかの実施形態では、バリア金属層１５６はケイ化タンタルを含むまたは基本的にケイ化タンタルから成る。このように使用される際、用語「基本的に～から成る」は、対象の膜が、原子ベースで、述べられた要素または組成物の約９５％、９８％、９９％、または９９．９％以上を含むことを意味する。例えば、基本的にチタンから成るバリア金属層１５６は、約９５％、９８％、９９％、または９９．５％以上のチタンの膜が堆積されている。１つまたは複数の実施形態では、バリア金属層１５６は、チタン（Ｔｉ）、タンタル（Ｔａ）、およびタングステン（Ｗ）のうちの１つまたは複数を含む。
【0026】
マスク層１６４はビット線金属層１５８上に形成される。マスク層１６４は、当業者には既知である任意の適した技法によって堆積させることができる。いくつかの実施形態では、マスク層１６４は、化学気相堆積または原子層堆積のうちの１つまたは複数によって堆積させる。
【0027】
いくつかの実施形態では、マスク層１６４は、窒化ケイ素、炭窒化ケイ素、または炭化ケイ素のうちの１つまたは複数を含む。いくつかの実施形態では、マスク層１６４は基本的に窒化ケイ素から成る。いくつかの実施形態では、マスク層１６４は基本的に炭窒化ケイ素から成る。いくつかの実施形態では、マスク層１６４は基本的に炭化ケイ素から成る。
【0028】
マスク層１６４の厚さは変化し得る。いくつかの実施形態では、マスク層１６４は、約３０Å～約５０Åの範囲の厚さを有する。
【0029】
マスク層１６４の堆積温度は、例えば、形成されるデバイスのサーマルバジェットを保持するように制御可能である。いくつかの実施形態では、マスク層１６４は、約５００℃以下、または約４５０℃以下、または約４００℃以下、または約３５０℃以下、または約３００℃以下の温度で形成される。いくつかの実施形態では、マスク層１６４は、約３５０℃～約５５０℃の範囲、または約４００℃～約５００℃の範囲の温度で形成される。
【0030】
図３を参照すると、ビット線１５５は、窒化ケイ素層１５８および多結晶シリコン層１６０を含む。ビット線１５５を形成するための処理中、スカート不良は形成されず、ビット線１５５は活性領域１７０と自己整合する。ビット線１５５の底部と活性領域１７０との間にミスアライメントはない。
【0031】
図４および図９を参照すると、メモリデバイス１５０の形成は、動作３１０時に、ビット線コンタクトピラー１５５をメモリスタック上に形成することを含む。ビット線コンタクトピラー１５５は、多結晶シリコン（ポリＳｉ）層１６０および窒化ケイ素層１５８のうちの１つまたは複数を含む。隣接するビット線コンタクトピラー１５５の間に空所１６２をあらわにする間隙１５７が存在する。
【0032】
図５および図９を参照すると、動作３１２時に、ビット線コンタクトピラー１５５のそれぞれの周りにスペーサ１８０が形成される。１つまたは複数の実施形態では、スペーサ１８０は、隣接するビット線コンタクトピラー１５５のスペーサ１８０と接触している。よって、１つまたは複数の実施形態では、スペーサ１８０は、隣接するビット線コンタクトピラー１５５の間の間隙１５７を排除する。
【0033】
スペーサ１８０は、当業者には既知である任意の適した材料を含み得る。１つまたは複数の実施形態では、スペーサ１８０は、窒化ケイ素（ＳｉＮ）および炭窒化ケイ素（ＳｉＣＮ）のうちの１つまたは複数を含む。特定の実施形態では、スペーサ１８０は窒化ケイ素（ＳｉＮ）を含む。
【0034】
図６Ａ、図６Ｂ、図６Ｃ、および図９を参照すると、動作３３０時に、ドープ層２１０がメモリスタック上でエピタキシャル成長する。ドープ層２１０はビット線コンタクトピラー１５５の周りで成長する。いくつかの実施形態では、図６Ｂに示されるように、ドープ層２１０は、ビット線コンタクトピラー１５５の上面およびスペーサ１８０の上面と同一平面上にならないように部分的に成長する。図６Ｂを参照すると、いくつかの実施形態では、ドープ層２１０は、ビット線コンタクトピラー１５５の上面上の開口部２１１をそのままにしてビット線コンタクトピラー１５５の上面より下になる。他の実施形態では、図６Ｂに示されるように、ドープ層２１０は、ビット線コンタクトピラー１５５の上面およびスペーサ１８０の上面と同一平面上になるように完全に成長する。
【0035】
１つまたは複数の実施形態では、ドープ層２１０は、当業者には既知である任意の適した材料を含み得る。１つまたは複数の実施形態では、ドープ層はドーパントでドープされた選択シリコンを含む。ドーパントは、当業者には既知である任意の適したドーパントを含み得る。１つまたは複数の実施形態では、ドーパントは、リン（Ｐ）、ヒ素（Ａｓ）、およびこれらの組み合わせで構成されるグループから選択される。
【0036】
いくつかの実施形態では、ドープ層は、１×１０２０～５×１０２１の範囲の濃度のドーパントでドープされる。
【0037】
図７Ａ、図７Ｂ、図７Ｃ、および図９を参照すると、動作３４０時に、マスク層、ビット線金属層１５８、およびバリア金属層１５６のうちの１つまたは複数をメモリスタック上に堆積させることによって、ビット線が形成される。図７Ｂに示されるように、ドープ層がビット線コンタクトピラー１５５の上面より下に堆積される実施形態では、ビット線金属層１５８が開口部２１１を充填するようにビット線金属層１５８を堆積させてよい。図７Ｃを参照すると、ドープ層がビット線コンタクトピラー１５５の上面と同一平面上にある実施形態では、ビット線金属層１５８は、ドープ層２１０の上面およびビット線コンタクトピラー１５５の上面上に堆積させる。
【0038】
図８Ａ、図８Ｂ、図８Ｃ、および図９を参照すると、動作３５０時に、メモリスタックはビット線２１４を形成するためにエッチングされる。図８Ｂに示されるように、ドープ層がビット線コンタクトピラー１５５の上面より下に堆積される実施形態では、ビット線が開口部２１１を充填するように、ビット線２１４を形成する。図８Ｃを参照すると、ドープ層がビット線コンタクトピラー１５５の上面と同一平面上にある実施形態では、ビット線２１４はドープ層２１０の上面上に形成され、ビット線２１４の底面は実質的にスペーサ１８０の上面と同一平面上にある。
【0039】
本開示のさらなる実施形態は、メモリデバイスを形成する方法を対象とする。当業者には認識されるであろうが、説明される方法は完全なメモリデバイスの一部とすることができるメモリデバイスの一部分（例えば、ビット線）を形成することができる。図９は、メモリデバイスを形成するための例示的な方法３００のプロセスフローを示す。
【0040】
本明細書に論じられる材料および方法を説明する文脈において（特に以下の特許請求の範囲の文脈において）「ａ」、「ａｎ」、および「ｔｈｅ」という用語、および同様の指示物の使用は、本明細書に別段示されない限り、または文脈と明らかに矛盾していない限り、単数および複数の両方を包含するものと解釈するべきである。本明細書における値の範囲の詳述は、範囲内にあるそれぞれの別個の値を個別に参照する簡略的な方法としての機能を果たすためだけのものであり、それぞれの別個の値は、本明細書に個別に記されているかのように本明細書に組み込まれる。本明細書に説明される全ての方法は、別段本明細書に示されない限り、または文脈と明らかに矛盾していない限り、任意の適した順序で実行可能である。本明細書において提供されるありとあらゆる例、または例示的な言い回し（例えば、「～など」）の使用は、材料および方法をより良く解明することが意図されているに過ぎず、別段特許請求されていない限り、本発明の範囲に限定を課すものではない。本明細書におけるいかなる言い回しも、任意の特許請求されていない要素を開示された材料および方法の実践に必須であるとして示すものと解釈されるべきではない。
【0041】
本明細書全体を通して、「１つの実施形態」、「ある特定の実施形態」、「１つまたは複数の実施形態」、または「一実施形態」への言及は、実施形態に関連して説明される特定の特徴、構造、材料、または特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。よって、本明細書全体を通してさまざまな場所における、「１つまたは複数の実施形態では」、「ある特定の実施形態では」、「１つの実施形態では」、または「一実施形態では」などの語句の出現は、必ずしも本開示の同じ実施形態に言及しているわけではない。さらに、特定の特徴、構造、材料、または特性は、１つまたは複数の実施形態において任意の適したやり方で組み合わせられてよい。
【0042】
本開示は、本明細書において、特定の実施形態を参照して説明されているが、これらの実施形態が本開示の原理および用途を例証しているに過ぎないことは理解されたい。本開示の趣旨および範囲から逸脱することなく、さまざまな修正および変形が本開示の方法および装置に対して行われ得ることは、当業者には明らかであろう。よって、本開示は添付の特許請求の範囲内にある修正および変形、ならびにこれらの等価物を含むことが意図されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9】
【国際調査報告】