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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-02
(54)【発明の名称】ゲート保護用の犠牲キャップ層
(51)【国際特許分類】
H01L 21/336 20060101AFI20240424BHJP
【ＦＩ】
H01L29/78 301Y
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023561188
(86)(22)【出願日】2022-04-22
(85)【翻訳文提出日】2023-10-04
(86)【国際出願番号】 US2022025969
(87)【国際公開番号】W WO2022226320
(87)【国際公開日】2022-10-27
(31)【優先権主張番号】63/179,098
(32)【優先日】2021-04-23
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】000219967
【氏名又は名称】東京エレクトロン株式会社
(71)【出願人】
【識別番号】514028776
【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】ハン，ユン
(72)【発明者】
【氏名】オメラ，デイヴィッド
(72)【発明者】
【氏名】アリックス，シェリル
(72)【発明者】
【氏名】メッツ，アンドリュー
(72)【発明者】
【氏名】フゥ，シャン
(72)【発明者】
【氏名】ジャン，ヘナン
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA00
5F140BA01
5F140BA02
5F140BA05
5F140BA06
5F140BA07
5F140BA08
5F140BA16
5F140BB05
5F140BC15
5F140BG36
5F140BH06
5F140BK18
5F140BK26
5F140CB04
5F140CE05
(57)【要約】
方法は、隣接する金属ゲートスタックから各ソース／ドレインコンタクト領域を分離する誘電体スペーサを備えた基板の表面に沿って交互配置で金属ゲートスタックとソース／ドレインコンタクト領域とを含む基板を準備することを含む。各ソース／ドレイン領域は、ソース／ドレインコンタクト領域が凹部の底部を提供し、誘電体スペーサが側壁を提供するように、隣り合う金属ゲートスタック間の開口部内に凹設される。エッチング停止層は、金属ゲートスタックと側壁と各凹部の底部とをコンフォーマルに覆うように基板上に形成され、犠牲層は、金属ゲートスタックの各々の上に且つ各側壁の少なくとも一部の上に形成される。エッチング停止層は、各凹部の底部から除去されてソース／ドレインコンタクトを露出させ、次いで、犠牲層は、金属ゲートスタックから且つ各凹部の側壁から除去される。
【特許請求の範囲】
【請求項1】
隣接する金属ゲートスタックから各ソース／ドレインコンタクト領域を分離する誘電体スペーサを有する基板の表面に沿って、交互配置で複数の金属ゲートスタックおよび複数のソース／ドレインコンタクト領域を有する前記基板を準備するステップであって、前記ソース／ドレイン領域の各々は、隣接する金属ゲートスタック同士の間の開口内に埋設され、前記ソース／ドレインコンタクト領域は、前記凹部の底部を提供し、前記誘電体スペーサは、前記凹部の側壁を提供する、ステップと、前記基板上にエッチング停止層を形成するステップであって、前記エッチング停止層は、前記複数の金属ゲートスタック、各凹部の前記側壁、および各凹部の前記底部を共形に被覆する、ステップと、
前記金属ゲートスタックの各々の上方および各凹部の各側壁の少なくとも一部に、犠牲層を形成するステップと、
各凹部の前記底部から前記エッチング停止層を除去し、前記ソース／ドレインコンタクトを露出させるステップと、
前記金属ゲートスタックの各々から、および各凹部の前記側壁から、前記犠牲層を除去するステップと、
を有する、方法。
【請求項2】
前記犠牲層を形成するステップは、各金属ゲートスタックの頂部に第１の厚さを有し、各凹部の前記側壁に第２の厚さを有する前記犠牲層を形成するステップを有し、前記第１の厚さは前記第２の厚さよりも大きい、請求項１に記載の方法。
【請求項3】
前記犠牲層を形成するステップは、前記犠牲層の厚さが前記凹部の上部から前記凹部の前記底部に向かって減少するように、各側壁に前記犠牲層を形成するステップを有する、請求項１に記載の方法。
【請求項4】
前記犠牲層を形成するステップは、各凹部の側壁に対して各金属ゲートスタックの頂部に、前記犠牲層を優先的に形成するステップを有する、請求項１に記載の方法。
【請求項5】
前記犠牲層を優先的に形成するステップは、前記凹部への反応ガスの拡散を抑制する処理条件で原子層堆積（ＡＬＤ）プロセスを実施するステップを有する、請求項４に記載の方法。
【請求項6】
前記処理条件は、前記反応ガスの濃度、ガス暴露時間、基板温度、および基板回転速度の少なくとも１つを含む、請求項５に記載の方法。
【請求項7】
前記犠牲層を優先的に形成するステップは、前記犠牲層を形成するガスに前記基板を暴露しながら、前記基板を回転させるステップを有する、請求項４に記載の方法。
【請求項8】
さらに、前記基板の回転速度を設定して、各金属ゲートスタックの頂部に前記犠牲層の所定の優先的な堆積を提供するステップを有する、請求項７に記載の方法。
【請求項9】
前記エッチング停止層を形成するステップは、窒化ケイ素、酸化ケイ素、または酸窒化ケイ素を含む層を形成するステップを有する、請求項１に記載の方法。
【請求項10】
前記犠牲層を形成するステップは、金属酸化物（ＭＯｘ）、金属窒化物（ＭＮｘ）、または金属酸窒化物を含む層を形成するステップを有する、請求項１に記載の方法。
【請求項11】
前記犠牲層を優先的に形成するステップは、各金属ゲートスタックの前記頂部に、０．５ｎｍから約１０ｎｍの範囲の厚さを有する犠牲キャップ層を形成するステップを有する、請求項４に記載の方法。
【請求項12】
前記犠牲層を優先的に形成するステップは、各金属ゲートスタックの前記頂部に２ｎｍから約５ｎｍの範囲の厚さを有する犠牲キャップ層を形成するステップを有する、請求項１１に記載の方法。
【請求項13】
ソース／ドレインコンタクト領域、置換金属ゲートスタック、該置換金属ゲートスタックの側壁のスペーサ、および該スペーサ上のエッチング停止層を有する基板を準備するステップと、前記置換金属ゲートスタックに犠牲キャップ層を形成するステップであって、前記犠牲キャップ層は、前記置換金属ゲートスタックの頂部に第１の厚さを有し、前記エッチング停止層上に第２の厚さを有し、前記第１の厚さは前記第２の厚さよりも大きい、ステップと、
プラズマエッチングプロセスを用いて前記エッチング停止層を除去するステップと、
前記犠牲キャップ層を除去するステップと、
を有する、方法。
【請求項14】
前記エッチング停止層は、窒化ケイ素、酸化ケイ素、または酸窒化ケイ素を含む、請求項１３に記載の方法。
【請求項15】
前記犠牲キャップ層は、金属酸化物（ＭＯｘ）、金属窒化物（ＭＮｘ）、またはは金属酸窒化物を含む、請求項１３に記載の方法。
【請求項16】
前記犠牲キャップ層は、ＡｌＮ、ＴｉＮ、またはＴｉＯｘを含む、請求項１３に記載の方法。
【請求項17】
前記基板は、前記犠牲キャップ層を形成するステップの間、回転される、請求項１３に記載の方法。
【請求項18】
前記犠牲キャップ層を除去するステップは、ウェットエッチング化学物質を用いるステップを有する、請求項１３に記載の方法。
【請求項19】
ソース／ドレインコンタクト領域、置換金属ゲート（ＲＭＧ）スタック、該置換金属ゲートスタックの側壁上の低誘電率スペーサ、および前記スペーサ上のエッチング停止層を有する基板を準備するステップと、前記置換金属ゲートスタック上にＴｉＯ２を含む犠牲キャップ層を形成するステップであって、前記犠牲キャップ層は、前記置換金属ゲートスタックの頂部に第１の厚さを有し、前記エッチング停止層上に第２の厚さを有し、前記第１の厚さは前記第２の厚さよりも大きい、ステップと、
プラズマエッチングプロセスを用いて前記エッチング停止層を除去するステップと、
ウェットエッチング化学物質を用いて前記犠牲キャップ層を除去するステップと、
を有する、方法。
【請求項20】
前記犠牲キャップ層を形成するステップは、約１Ｔｏｒｒと約３Ｔｏｒｒの間の処理圧力、約１００℃と約１５０℃の間の基板温度、および約１０ＲＰＭと約５０ＲＭＰの間の基板回転速度でのチタンテトラキス（ジメチルアミド）チタン（ＴＤＭＡＴ）およびオゾン（Ｏ３）の連続暴露を用いた原子層堆積（ＡＬＤ）により、各前記ＲＭＧスタックの前記頂部に、優先的に堆積するステップを有する、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本開示は、参照によりその全体を本明細書に援用する、２０２１年４月２３日に出願された米国仮特許出願第６３／１７９，０９８号明細書の利益を主張する。
本開示は、参照によりその全体を本明細書に援用する、２０２１年４月２３日に出願された米国仮特許出願第６３／１７９，０９８号明細書の利益を主張する。
【0002】
本発明は、概して半導体デバイスの製造に関し、より詳細には、ゲート保護用の犠牲キャップ層を形成する方法に関する。
【背景技術】
【0003】
半導体技術の進歩は、製造成形技術の継続的な改善に依存している。半導体技術の革新によって、ＦｉｎＦＥＴデバイス、積層構造（例えば、３Ｄ ＮＡＮＤデバイス）などの新たなタイプの構造が導入されている。しかしながら、これらの新たな構造は、克服しなければ悪化する製造上の課題となり得るものを克服するための新たな製造スキームの必要性をもたらす。本発明者らは、半導体プラズマ処理技術の結果としてキャップ層へのダメージ及びゲート側壁上のスペーサの浸食により生じるそのような課題の１つを認識した。例えば、反応性イオンエッチング（ＲＩＥ）などのドライエッチングプロセスは、従来のミドルオブライン（ＭＯＬ）プロセスフローにおいてコンタクトを開口するために使用され得る。多くの場合、ドライエッチングプロセスは、半導体プロセスフローにおいて一部の層に対して非常に攻撃的である可能性がある。典型的には、ドライエッチングプロセスは、高感度のデバイス層に対してイオン衝撃を起こす様態で加速する大量のイオンを発生させるプラズマ源を有する。結果的に、プラズマエッチングプロセスは、特に高アスペクト比のコンタクトホールを開口するときに、下地材料にダメージを与え得る。この下地材料へのダメージは、歩留まり損失のみならず、デバイスの電気的性能の制御できない変動にもつながる可能性がある。
【発明の概要】
【課題を解決するための手段】
【0004】
本開示は、半導体デバイス、及び半導体デバイスの製造方法に関する。
【0005】
態様（１）は、隣接する金属ゲートスタックから各ソース／ドレインコンタクト領域を分離する誘電体スペーサを備えた基板の表面に沿って交互配置で複数の金属ゲートスタックと複数のソース／ドレインコンタクト領域とを含む基板を準備することを含む方法を提供する。ソース／ドレイン領域の各々は、ソース／ドレインコンタクト領域が凹部の底部を提供し、誘電体スペーサが凹部の側壁を提供するように、隣り合う金属ゲートスタック間の開口部に凹設される。エッチング停止層は、複数の金属ゲートスタックと各凹部の側壁と各凹部の底部とをコンフォーマルに覆うように基板上に形成され、犠牲層は、金属ゲートスタックの各々の上に且つ各凹部の各側壁の少なくとも一部の上に形成される。エッチング停止層は、各凹部の底部から除去されてソース／ドレインコンタクトを露出させ、次いで、犠牲層は、金属ゲートスタックの各々から且つ各凹部の側壁から除去される。
【0006】
態様（２）は、犠牲層を形成することが、各金属ゲートスタックの頂部に第１の厚さ及び各凹部の側壁上に第２の厚さを有する犠牲層であって、第１の厚さが第２の厚さよりも大きい、犠牲層を形成することを含む、態様（１）に記載の方法を含む。
【0007】
態様（３）は、犠牲層を形成することが、犠牲層の厚さが凹部の上部から凹部の底部に向かって減少するように、各側壁上に犠牲層を形成することを含む、態様（１）記載の方法を含む。
【0008】
態様（４）は、犠牲層を形成することが、各凹部の側壁に比べて優先的に各金属ゲートスタックの頂部に犠牲層を形成することを含む、態様（１）に記載の方法を含む。
【0009】
態様（５）は、優先的に犠牲層を形成することが、凹部内への反応ガスの拡散を低減する処理条件下で原子層堆積（ＡＬＤ）プロセスを実行することを含む、態様（４）に記載の方法を含む。
【0010】
態様（６）は、処理条件が、反応ガスの濃度、ガス暴露時間、基板温度、及び基板回転速度のうちの少なくとも１つを含む、態様（５）に記載の方法を含む。
【0011】
態様（７）は、優先的に犠牲層を形成することが、犠牲層を形成するためのガスに基板を暴露しながら基板を回転させることを含む、態様（４）に記載の方法を含む。
【0012】
態様（８）は、基板の回転速度を設定して、各金属ゲートスタックの頂部に犠牲層の所定の優先的な堆積をもたらすことを更に含む、態様（７）に記載の方法を含む。
【0013】
態様（９）は、エッチング停止層を形成することが、窒化シリコン、酸化シリコン、又は酸窒化シリコンを含む層を形成することを含む、態様（１）に記載の方法を含む。
【0014】
態様（１０）は、犠牲層を形成することが、金属酸化物（ＭＯｘ）、金属窒化物（ＭＮｘ）、又は金属酸窒化物を含む層を形成することを含む、態様（１）に記載の方法を含む。
【0015】
態様（１１）は、優先的に犠牲層を形成することが、各金属ゲートスタックの頂部に０．５ｎｍ～約１０ｎｍの範囲の厚さを有する犠牲キャップ層を形成することを含む、態様（４）に記載の方法を含む。
【0016】
態様（１２）は、優先的に犠牲層を形成することが、各金属ゲートスタックの頂部に２ｎｍ～約５ｎｍの範囲の厚さを有する犠牲キャップ層を形成することを含む、態様（１１）に記載の方法を含む。
【0017】
別の態様（１３）は、ソース／ドレインコンタクト領域と、置換金属ゲートスタックと、置換金属ゲートスタックの側壁上のスペーサと、スペーサ上のエッチング停止層とを含む基板を準備することを含む方法を提供する。犠牲キャップ層は、置換金属ゲートスタック上に形成され、犠牲キャップ層は、置換金属ゲートスタックの頂部に第１の厚さ及びエッチング停止層上に第２の厚さを有し、第１の厚さは第２の厚さよりも大きい。プラズマエッチングプロセスを用いてエッチング停止層が除去され、犠牲キャップ層が除去される。
【0018】
態様（１４）は、エッチング停止層が、窒化シリコン、酸化シリコン、又は酸窒化シリコンを含む、態様（１３）に記載の方法を含む。
【0019】
態様（１５）は、犠牲キャップ層が、金属酸化物（ＭＯｘ）、金属窒化物（ＭＮｘ）、又は金属酸窒化物を含む、態様（１３）に記載の方法を含む。
【0020】
態様（１６）は、犠牲キャップ層が、ＡｌＮ、ＴｉＮ、又はＴｉＯｘを含む、態様（１３）に記載の方法を含む。
【0021】
態様（１７）は、基板が、犠牲キャップ層の形成中に回転される、態様（１３）に記載の方法を含む。
【0022】
態様（１８）は、犠牲キャップ層を除去することが、ウェットエッチング化学を用いることを含む、態様（１３）に記載の方法を含む。
【0023】
別の態様（１９）は、ソース／ドレインコンタクト領域と、置換金属ゲート（ＲＭＧ）スタックと、置換金属ゲートスタックの側壁上の低誘電率スペーサと、スペーサ上のエッチング停止層とを含む基板を準備することを含む方法を提供する。ＴｉＯ２を含む犠牲キャップ層は、置換金属ゲートスタック上に形成され、犠牲キャップ層は、置換金属ゲートスタックの頂部に第１の厚さ及びエッチング停止層上に第２の厚さを有し、第１の厚さは第２の厚さよりも大きい。エッチング停止層は、プラズマエッチングプロセスを用いて除去され、犠牲キャップ層は、ウェットエッチング化学を用いて除去される。
【0024】
態様（２０）は、犠牲キャップ層を形成することが、約１Ｔｏｒｒ～約３Ｔｏｒｒのプロセス圧力、約１００℃～約１５０℃の基板温度、及び約１０ＲＰＭ～約５０ＲＭＰの基板回転速度でのチタンテトラキス（ジメチルアミド）チタン（ＴＤＭＡ）及びオゾン（Ｏ３）への連続暴露を用いる原子層堆積（ＡＬＤ）によって各ＲＭＧスタックの頂部に優先的に堆積されることを含む、態様（１９）に記載の方法を含む。
【0025】
この概要のセクションは、本開示又は特許請求の範囲に記載される本開示の全ての実施形態及び／又は段階的に新規な態様を明記するものではないことに留意されたい。むしろ、当該概要部分は異なる実施形態に関する事前説明を行ない、従来技術よりも新規な対応する点を指摘するものに過ぎない。本開示及び実施形態の追加的な詳細事項及び／又は可能な展望について、読者には以下で更に説明する本開示の詳細な説明のセクション及び対応する図面を参照されたい。
【0026】
本開示の態様は、添付図面と共に読まれるとき、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、様々な特徴が一定比率で描かれていないことに留意されたい。実際に、様々な特徴の寸法は、考察を明確にするために拡大又は縮小され得る。
【図面の簡単な説明】
【0027】
【図1A】フィンの方向に沿った、製造中の半導体デバイスのフィン部分断面図を示す。
【図1B】フィンの方向に直交する方向に沿った、本発明の例示的な実施形態による、半導体デバイスのゲート断面図を示す。
【図1C】本開示の例示的な実施形態による半導体の上面図を示す。
【図2A】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのフィン断面図を示す。
【図2B】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのゲート断面図を示す。
【図3A】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのフィン断面図を示す。
【図3B】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのゲート断面図を示す。
【図4A】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのフィン断面図を示す。
【図4B】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのゲート断面図を示す。
【図5A】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのフィン断面図を示す。
【図5B】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのゲート断面図を示す。
【図6A】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのフィン断面図を示す。
【図6B】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのゲート断面図を示す。
【図7A】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのフィン断面図を示す。
【図7B】本開示の例示的な実施形態による、後続の製造段階における半導体デバイスのゲート断面図を示す。
【図8A】本開示の例示的な実施形態による、犠牲キャップ層１１０を除去した後の、次の製造段階における半導体デバイス１００の部分断面図を示す。
【図8B】本開示の例示的な実施形態による、犠牲キャップ層１１０を除去した後の、次の製造段階における半導体デバイス１００の部分断面図を示す。
【発明を実施するための形態】
【0028】
以下の開示は、提示する主題の様々な特徴を実現する多くの実施形態又は例を提示する。本開示を簡略化するために構成要素及び構成の特定の例を以下に説明する。当然のことながら、これらは例に過ぎず、本発明を限定するものではない。例えば、以下の説明における第２の特徴の上方又は直上に第１の特徴を形成することは、第１の特徴と第２の特徴が直接接触して形成された実施形態を含むことがあり、第１の特徴と第２の特徴が直接接触しないように追加的な特徴が第１の特徴と第２の特徴との間に形成され得る実施形態を含むこともある。加えて、本開示は、様々な例において参照番号及び／又は文字を繰り返すことがある。この繰り返しは簡潔さ及び分かり易さを目的としており、これ自体は記述する様々な実施形態及び／又は構成間の関係を決定付けるものではない。更に、「頂部」、「底部」、「下側」、「下方」、「下部」、「上方」、「上部」などの空間関係用語は、図示するように、ある要素又は特徴の別の要素（群）又は特徴（群）との関係の説明を容易にするために本明細書で使用される場合がある。空間関係用語は、図示する向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、他にも向けられ（９０度又は他の向きに回転され）得、本明細書で用いられる空間関係記述子も同様に適宜解釈され得る。
【0029】
本願の実施形態は、プラズマエッチング中の半導体領域へのダメージを防止する方法を開示する。提案された集積スキームでは、保護すべき半導体領域の頂部に直接形成された犠牲キャップ層が使用される。この犠牲キャップ層は、保護しなければ半導体領域にダメージを与えることになるプラズマエッチングプロセス中に半導体領域を保護するように設計される。この犠牲キャップ層は、プロセスの後半で穏やかなウェット洗浄プロセスを用いて除去され得る。
【0030】
【0031】
図１Ａは、フィンの方向に沿った、製造中の半導体デバイスの部分断面図を示し、図１Ｂは、フィンの方向に直交する方向に沿った、半導体デバイスの断面図を示す。図１Ｃは、全て本発明の実施形態による、図１Ａに示す切断線１Ａ－１Ａ及び図１Ｂに示す切断線１Ｂ－１Ｂを示す上面図を示す。図１Ａは、部分断面図であり、下地のフィン及び基板を示していない。
【0032】
図１Ａ～図１Ｃに示すように、この処理段階では、半導体デバイス１００は、フロントエンドオブライン（ＦＥＯＬ）製造の実質的な部分を既に経ている。例えば、図１Ｂに示すように、複数のフィン１０９を備えたトランジスタ構造は、基板１１１上に形成される。
【0033】
様々な実施形態において、基板１１１は、シリコン、シリコンゲルマニウム、炭化ケイ素、並びに、窒化ガリウム、ヒ化ガリウム、ヒ化インジウム、リン化インジウム、及びその他などの化合物半導体を含み得る。基板１１１は、ヘテロエピタキシャル層を含む半導体エピタキシャル層を含み得る半導体ウェハを含み得る。例えば、１つ又は複数の実施形態では、化合物半導体を含む１つ又は複数のヘテロエピタキシャル層が、半導体基板の上に形成され得る。様々な実施形態において、基板１１１の一部又は全体は、非晶質、多結晶、又は単結晶であり得る。様々な実施形態において、基板１１１は、ドープされ得るか、ドープされないことがあるか、又はドープ領域とアンドープ領域の両方を含み得る。
【0034】
複数のフィン１０９は、基板１１１からのエピタキシャル成長によって、又は代替的に、複数のフィン１０９を残すエッチバックプロセスを用いて形成され得る。複数のフィン１０９は、浅い分離領域１１２により互いに分離され得る。よって、浅い分離領域１１２及び複数のフィン１０９は、交互パターンを形成し得る。
【0035】
一実施形態において、浅い分離領域１１２は、複数のフィン１０９をパターニングした後に酸化物充填材料を堆積させることによって形成され得、酸化物充填材料は、その後、例えば化学機械平坦化プロセスを用いて平坦化される。平坦化後に、浅い分離領域１１２は、複数のフィン１０９を隆起させるように凹設され得る。
【0036】
複数のダミーゲート１０２は、基板１１１及び複数のフィン１０９の上に形成される。一実施形態では、複数のダミーゲート１０２は、複数のフィン１０９の上に堆積されたアモルファスシリコン又はポリシリコンの層をパターニングすることにより形成され得る。
【0037】
次に、複数のスペーサ１０１が、複数のダミーゲート１０２の側壁上に形成される。複数のスペーサ１０１は、異方性エッチングプロセスが後に続く、絶縁層の堆積によって形成することができる。例えば、反応性イオンエッチング（ＲＩＥ）プロセスは、スペーサ１０１を形成するために使用され得る。絶縁層の材料は、プロセスの後半での複数のダミーゲート１０２の除去中に選択的にエッチングされない、例えば、ＴＭＡＨ又はＮＨ４ＯＨなどの化学物質によるエッチングの影響を受けないように選択される。一例において、スペーサ１０１は、低誘電率材料を含むことができる。
【0038】
次に、エピタキシャル領域１０３は、隆起したソース／ドレイン領域を形成するように、複数のダミーゲート１０２間に位置する複数のフィン１０９の部分の上に成長させる。隆起したソース／ドレイン領域の上面は、対応するエピタキシャル材料の成長パターンに起因してファセット面を形成し得る。
【0039】
１つ又は複数の実施形態において、エピタキシャル領域１０３は、単一のエピタキシャル成長プロセスで形成され得る。他の実施形態において、エピタキシャル領域１０３の成長は、多段階プロセスからなり得る。例えば、多段階プロセスは、複数のフィン１０９上に第１のドーピングを有する初期エピタキシャル層を所定の厚さに成長させることから開始することができ、続いて、第２のドーピングを有する第２の層を成長させる。例えば、第２のドーピングは、第１のドーピングよりも高いドーピングであり得る。同様に、異なる層は、例えばゲルマニウム又は他の化合物の組成が異なり得る。エピタキシャル成長プロセスは、分子線エピタキシー（ＭＢＥ）を含む任意のタイプのエピタキシャルプロセス、又は様々なタイプの化学気相成長法（ＣＶＤ）を使用し得る。
【0040】
１つ又は複数の実施形態において、エピタキシャル領域１０３は、例えば格子不整合に起因して、複数のフィン１０９に歪みを導入するように成長され得る。
【0041】
１つ又は複数の実施形態において、ソース／ドレイン（Ｓ／Ｄ）領域は、例えば打ち込み／アニールプロセスでの、フィン領域及びエピタキシャル領域１０３へのドーピングによって形成され得る。
【0042】
図２Ａ～図２Ｂは、半導体デバイス１００の上にエッチング停止層（ＥＳＬ）１０５を形成した後の、後続の製造段階における、半導体デバイス１００の断面図を示す。図２Ａは図１Ａと同様の切断線を示し、その一方で、図２Ｂは図１Ｂと同様の切断線を示す。
【0043】
ＥＳＬ１０５は、ウェハ表面全体にわたってコンフォーマルに堆積され得る。様々な実施形態において、ＥＳＬ１０５は、窒化シリコン、酸化シリコン、又は酸窒化シリコンを含む。様々な実施形態において、ＥＳＬ１０５は、０．５ｎｍ～約１０ｎｍの範囲の厚さを有し得る。一実施形態において、ＥＳＬ１０５は、２ｎｍ～約５ｎｍの範囲の厚さを有し得る。
【0044】
図３Ａ～図３Ｂは、本発明の実施形態による、酸化物１０６を堆積させた後の製造中の半導体デバイス１００の部分断面図を示す。図３Ａは図１Ａと同様の切断線を示し、その一方で、図３Ｂは図１Ｂと同様の切断線を示す。
【0045】
【0046】
半導体デバイス１００の様々な実施形態において、酸化物１０６は、スピンオングラスを含む流動性酸化物であり得る。一例において、ボロホスホシリケートガラス（ＢＰＳＧ）、ホスホシリケートガラス（ＰＳＧ）、ボロシリケートガラス（ＢＳＧ）、ヒ素シリコンガラス（ＡｒＳＧ）、又は他のタイプのガラスを含む層が堆積され、リフローするように加熱され得る。１つ又は複数の実施形態において、酸化物１０６はまた、テトラエチルオキシシラン（ＴＥＯＳ）、フッ素化ＴＥＯＳ（ＦＴＥＯＳ）、有機シリケートガラス（ＯＳＧ）、フッ素化シリケートガラス（ＦＳＧ）、又はスピンオングラス（ＳＯＧ）などの酸化物を含み得る。
【0047】
図４Ａ～図４Ｂは、本発明の実施形態による、置換金属ゲート（ＲＭＧ）を形成した後の製造中の半導体デバイス１００の断面図を示す。図４Ａは図１Ａと同様の切断線を示し、その一方で、図４Ｂは図１Ｂと同様の切断線を示す。
【0048】
図４Ａ及び図４Ｂに示すように、酸化物１０６は、下地のＥＳＬ１０５を露出させるために平坦化される。ＥＳＬ１０５は、複数のダミーゲート１０２を露出させるために、異方性エッチングプロセスを用いて除去され得る。次いで、複数のダミーゲート１０２は、例えばウェットエッチングプロセス又は代替的にプラズマプロセスを用いて除去される。スペーサ１０１は、複数のダミーゲート１０２の除去中にゲートスタックの形状を保持する。エッチングプロセス中に、酸化物１０６は、エピタキシャル領域１０３の下地領域を保護する。
【0049】
複数のダミーゲート１０２を除去した後に、複数のスペーサ１０１の内側壁は、空洞を残して露出される。この空洞には、置換ゲート材料１０７が充填される。置換ゲート材料１０７が適所に位置した後に、コンタクトキャップ１０８が形成される。コンタクトキャップ１０８は、置換ゲート材料１０７の上にのみ選択的に形成されるように、自己整合プロセスを用いて形成され得る。
【0050】
置換ゲート材料１０７は、コンタクトキャップ１０８と共に、置換金属ゲート（ＲＭＧ）スタック１０２’を形成する。ＲＭＧスタック１０２’は、ゲートの仕事関数を設定するのに役立ち、半導体デバイス１００の最終ゲート電極を形成する。
【0051】
図５Ａ～図５Ｂは、本発明の実施形態による、酸化物１０６のエッチング後の、次の製造段階における半導体デバイス１００の部分断面図を示す。図５Ａは図１Ａと同様の切断線を示し、その一方で、図５Ｂは図１Ｂと同様の切断線を示す。
【0052】
図５Ａに示すように、酸化物１０６のエッチングによって、空の充填さていないトレンチ又は凹状特徴部が残る。様々な実施形態において、酸化物エッチングプロセスは、ウェットエッチングプロセス、又は反応性イオンエッチング（ＲＩＥ）などのドライエッチングプロセス、又は半導体製造の技術分野において現在知られている任意のプロセスであり得る。酸化物１０６をエッチングすることによって、置換ゲート材料１０７とコンタクトキャップ１０８とを裏打ちする複数のスペーサ１０１間に残存するＥＳＬ１０５が露出される。
【0053】
図６Ａ～図６Ｂは、本発明の実施形態による、犠牲キャップ層１１０を堆積させた後の、次の製造段階における半導体デバイス１００の部分断面図を示す。図６Ａは図１Ａと同様の切断線を示し、その一方で、図６Ｂは図１Ｂと同様の切断線を示す。
【0054】
犠牲キャップ層１１０は、コンタクトキャップ１０８と置換ゲート材料１０７とを含むＲＭＧスタック１０２’の頂部に優先的に堆積され得る。図６Ａ～図６Ｂに概略的に示すように、犠牲キャップ層１１０の厚さは、スペーサ１０１上のＥＳＬ１０５上と比較してコンタクトキャップ１０８上においてより大きな厚さとすることができ、ＥＳＬ１０５スペーサ１０１上の犠牲キャップ層１１０の厚さは、スペーサ１０１の上部からスペーサ１０１の下部へ減少することができる。様々な実施形態において、犠牲キャップ層１１０は、ＡｌＯｘ、ＡｌＮ、ＴｉＮ、ＴｉＯｘなどの、金属酸化物（ＭＯｘ）、金属窒化物（ＭＮｘ）、及び金属酸窒化物のいずれかを含むことができ、ここで、「Ｍ」は、アルミニウム、チタン、タンタル、及びその他などの元素金属を表す。
【0055】
様々な実施形態において、犠牲キャップ層１１０は、コンタクトキャップ１０８の頂部に０．５ｎｍ～約１０ｎｍの範囲の厚さを有し得る。一実施形態において、犠牲キャップ層１１０は、２ｎｍ～約５ｎｍの範囲の厚さを有し得る。
【0056】
半導体デバイス１００の一実施形態において、犠牲キャップ層１１０は、気相成長プロセス、例えば、原子層堆積（ＡＬＤ）プロセス、有機金属ＣＶＤ（ＭＯＣＶＤ）などの化学気相成長プロセス、及びそのような他のプロセスを用いて形成される。
【0057】
一実施形態において、ＲＭＧスタック１０２’の頂部への犠牲キャップ層１１０の優先的な堆積は、複数のＲＭＧスタック１０２’間のトレンチ又は凹状特徴部への反応ガスの拡散を低減するＡＬＤプロセス及び処理条件を用いて達成され得る。処理条件は、反応ガスの濃度、ガス暴露時間、基板温度、及び基板回転速度を含むことができる。一例において、基板は、ガス暴露中に回転され得、回転速度は、所望の優先的な堆積を達成するために最適化され得る。いくつかの例において、より高い回転速度により、ＲＭＧスタック１０２’の頂部への優先的な堆積の増加をもたらすことができる。従って、犠牲キャップ層１１０の形状は、調整可能であり、犠牲キャップ層１１０は、置換金属ゲートスタックの頂部に第１の厚さ及びエッチング停止層上に第２の厚さを有し得、第１の厚さは第２の厚さよりも大きい。
【0058】
一例において、ＲＭＧスタック１０２’の頂部に優先的に堆積されるＴｉＯ２を含む犠牲キャップ層１１０は、約１Ｔｏｒｒ～約３Ｔｏｒｒのプロセス圧力、約１００℃～約１５０℃の基板温度、及び約１０ＲＰＭ～約５０ＲＭＰの回転速度でのチタンテトラキス（ジメチルアミド）チタン（ＴＤＭＡＴ）及びオゾン（Ｏ３）への連続暴露を用いるＡＬＤによって堆積され得る。
【0059】
図７Ａ～図７Ｂは、本発明の実施形態による、ＥＳＬエッチングプロセスを実行した後の、次の製造段階における半導体デバイス１００の部分断面図を示す。図７Ａは図１Ａと同様の切断線を示し、その一方で、図７Ｂは図１Ｂと同様の切断線を示す。
【0060】
ＥＳＬエッチングプロセスは、置換ゲート材料１０７とコンタクトキャップ１０８とを裏打ちする複数のスペーサ１０１上に残存するＥＳＬ１０５を除去する。
【0061】
様々な実施形態において、残存するＥＳＬ１０５は、反応性イオンエッチング（ＲＩＥ）プロセスなどのプラズマプロセスを用いて除去される。ＲＩＥプロセスは、コンタクトキャップ１０８及びスペーサ１０１に対するエッチング選択性が低い可能性があり、犠牲キャップ層１１０は、高異方性ＲＩＥプロセス中にプラズマダメージからコンタクトキャップ１０８及び下地の複数のスペーサ１０１を保護する。
【0062】
図８Ａ～図８Ｂは、本発明の実施形態による、犠牲キャップ層１１０を除去した後の、次の製造段階における半導体デバイス１００の部分断面図を示す。図８Ａは図１Ａと同様の切断線を示し、その一方で、図８Ｂは図１Ｂと同様の切断線を示す。
【0063】
犠牲キャップ層１１０の除去は、効率的であるとともにコンタクトキャップ１０８、複数のスペーサ１０１、及びエピタキシャル領域１０３にダメージを与えないエッチングプロセス、例えばウェットエッチングによって実行され得る。一例において、ウェットエッチングは、約７０℃～約１１０℃の、硫酸と過酸化水素との混合物（ＳＰＭ）を含むことができる。
【0064】
前述の説明では、処理システムの特定の形状並びにそこで使用される様々な構成要素及びプロセスの説明などの、具体的な詳細を明らかにしてきた。しかし、本発明の技術がこれらの具体的な詳細事項と異なる他の実施形態で実施されてよいこと、及びそのような詳細事項は説明目的のものであって本発明を限定するものではないことを理解されたい。本明細書に開示する複数の実施形態について添付の図面を参照しながら説明してきた。同様に、説明目的で、完全な理解をもたらすために特定の数値、材料、及び構成を明らかにしてきた。にもかかわらず、そのように具体的な詳細事項がなくても複数の実施形態を実施することができる。実質的に同じ機能構造を有する構成要素は類似の参照符号で表記されており、従って冗長な説明があれば省略される場合がある。
【0065】
様々な実施形態の理解を促進するために様々な技術を複数の別々の動作として説明してきた。説明の順序は、これらの動作が必然的に順序に依存することを示唆するものと解釈すべきではない。実際、これらの動作は提示された順序で実行される必要がない。説明した動作は説明した実施形態と異なる順序で実行されてもよい。追加の実施形態において、様々な追加の動作が実行されても、及び／又は説明した動作が省略されてもよい。
【0066】
本明細書中で用いるような「基板」又は「ウェハ」は、本発明に従って処理される物体を総称して指す。基板は、デバイス（特に半導体デバイス若しくは他の電子デバイス）の任意の材料部分又は構造を含み得、例えば、ベース基板構造（半導体ウェハなど）、レチクル、又はベース基板構造上の若しくはベース基板構造を覆う層（薄膜など）であり得る。従って、基板は、いかなる特定のベース構造、下層又は上層、パターニングされたか又はパターニングされていないかにも限定されず、むしろ任意のそのような層若しくはベース構造、並びに層及び／又はベース構造の任意の組み合わせを含むことが企図されている。説明では、特定のタイプの基板に言及することがあるが、これは、説明を目的としたものに過ぎない。
【0067】
当業者にはまた、上記で説明した技術の動作に対し多くの変更がなされても依然として本発明の同じ目的を達成できることが理解されよう。そのような変更は、本開示の範囲に包含されることが意図される。従って、本発明の実施形態の前述の説明は、限定することを意図したものではない。むしろ、本発明の実施形態に対する全ての限定は以下の特許請求の範囲に示されている。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【国際調査報告】