特表 2024-519725 半導体デバイスの接触抵抗を低下させるプロセスインテグレーション

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-21

(54)【発明の名称】半導体デバイスの接触抵抗を低下させるプロセスインテグレーション

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240514BHJP

   H01L 21/28 20060101ALI20240514BHJP

【ＦＩ】

H01L29/78 301Y

H01L29/78 301X

H01L21/28 301S

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023568144

(86)(22)【出願日】2022-05-06

(85)【翻訳文提出日】2023-12-25

(86)【国際出願番号】 US2022028034

(87)【国際公開番号】W WO2022236026

(87)【国際公開日】2022-11-10

(31)【優先権主張番号】63/185,766

(32)【優先日】2021-05-07

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/324,615

(32)【優先日】2022-03-28

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/735,830

(32)【優先日】2022-05-03

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】リン， サンクエイ

(72)【発明者】

【氏名】スブラマニアン， プラディープ

【テーマコード（参考）】

4M104

5F140

【Ｆターム（参考）】

4M104BB19

4M104BB21

4M104BB22

4M104BB23

4M104BB25

4M104BB26

4M104FF04

4M104FF06

4M104GG20

4M104HH15

5F140AA10

5F140AC01

5F140BA01

5F140BA05

5F140BB05

5F140BC15

5F140BG09

5F140BH05

5F140BH06

5F140BH08

5F140BJ08

5F140BJ15

5F140BK18

(57)【要約】

本明細書では、低減されたソース／ドレイン接触抵抗を有するナノシート電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法が提供される。いくつかの実施形態では、ＦＥＴデバイスを形成する方法は、複数の第１のソース／ドレイン領域および複数の第２のソース／ドレイン領域を形成するためにナノシートＦＥＴデバイスのナノシートスタックをエッチングすることであって、ナノシートスタックが、ナノシートチャネル層および犠牲ナノシート層の交互の層を含む、ナノシートスタックをエッチングすることと、第１のソース／ドレイン領域の間のナノシートチャネル層の長さを制御するために、選択的なケイ素化プロセスを介してナノシートチャネル層の端部のところで複数の第１のソース／ドレイン領域の中にケイ素化合物層を堆積させることと、複数の第１のソース／ドレイン領域を埋めるための金属充填プロセスを実施することであって、金属充填物が最も下側のナノシートチャネル層から最も上側のナノシートチャネル層の上方まで延在し、ソース／ドレイン接触抵抗の低減を促進する、金属充填プロセスを実施することと、を含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

低減されたソース／ドレイン接触抵抗を有するナノシート電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法であって、
複数の第１のソース／ドレイン領域および複数の第２のソース／ドレイン領域を形成するために前記ナノシートＦＥＴデバイスのナノシートスタックをエッチングすることであって、前記ナノシートスタックが、複数のナノシートチャネル層および複数の犠牲ナノシート層の交互の層を含む、ナノシートスタックをエッチングすることと、
隣接する第１のソース／ドレイン領域の間の前記複数のナノシートチャネル層のチャネル長さを制御するために、選択的なケイ素化プロセスを介して前記複数のナノシートチャネル層の側壁のところで前記複数の第１のソース／ドレイン領域の中にケイ素化合物層を堆積させることと、
前記複数の第１のソース／ドレイン領域を埋めるための金属充填プロセスを実施することであって、前記金属充填物が前記複数のナノシートチャネル層のうちの最も下側のナノシートチャネル層から前記複数のナノシートチャネル層の最も上側のナノシートチャネル層の上方まで延在し、前記ソース／ドレイン接触抵抗の低減を促進する、金属充填プロセスを実施することと、
を含む方法。

【請求項2】

前記ケイ素化合物層を堆積させる前に、前記複数のナノシートチャネル層の露出する側壁の上にシリコンまたはシリコンゲルマニウムを堆積させるために、さらには、前記複数の第１のソース／ドレイン領域を部分的にのみ埋めるために、制御されたエピタキシャル成長プロセスを実施することをさらに含む、請求項１に記載の方法。

【請求項3】

前記制御されたエピタキシャル成長プロセスが、前記複数の第１のソース／ドレイン領域でのエピタキシャル統合を防止する、請求項２に記載の方法。

【請求項4】

前記ケイ素化合物層が、前記複数の第１のソース／ドレイン領域の下側表面の上に直接に、および、前記複数のナノシートチャネル層の前記側壁の上に直接に、堆積または形成される、請求項１に記載の方法。

【請求項5】

前記複数の第１のソース／ドレイン領域が前記ナノシートＦＥＴデバイスのｐＭＯＳエリアに対応し、前記複数の第２のソース／ドレイン領域が前記ナノシートＦＥＴデバイスのｎＭＯＳエリアに対応する、請求項１から４のいずれか一項に記載の方法。

【請求項6】

前記複数の第１のソース／ドレイン領域の中に前記ケイ素化合物層を堆積させる前に、前記複数の第２のソース／ドレイン領域の上にハードマスクを適用することをさらに含む、請求項１から４のいずれか一項に記載の方法。

【請求項7】

前記ケイ素化合物層が、チタン、ニッケル、パラジウム、モリブデン、白金、オスミウム、またはイリジウム、のうちの少なくとも１つを含む、請求項１から４のいずれか一項に記載の方法。

【請求項8】

前記ナノシートチャネル層がシリコンで作られ、前記犠牲ナノシート層がシリコンゲルマニウムで作られる、請求項１から４のいずれか一項に記載の方法。

【請求項9】

選択的なケイ素化プロセスを介して、前記複数の第２のソース／ドレイン領域の中に配設された前記複数のナノシートチャネル層の側壁に接する前記複数の第２のソース／ドレイン領域の中にケイ素化合物層を堆積させることと、
前記複数の第２のソース／ドレイン領域を埋めるための第２の金属充填プロセスを実施することであって、第２の金属充填物が前記最も下側のナノシートチャネル層から前記最も上側のナノシートチャネル層の上方まで延在し、前記ソース／ドレイン接触抵抗の低減を促進する、第２の金属充填プロセスを実施することと、
をさらに含む、請求項１から４のいずれか一項に記載の方法。

【請求項10】

前記複数の第２のソース／ドレイン領域の中に前記ケイ素化合物層を堆積させる前に、前記複数の第２のソース／ドレイン領域の中に配設された前記複数のナノシートチャネル層の露出する側壁の上にシリコンまたはシリコンゲルマニウムを堆積させるために、さらには、前記複数の第２のソース／ドレイン領域を部分的にのみ埋めるために、制御されたエピタキシャル成長プロセスを実施することをさらに含む、請求項９に記載の方法。

【請求項11】

前記ナノシートスタックをエッチングする前に基板の上に前記ナノシートスタックを形成することと、
前記複数の第１のソース／ドレイン領域を埋めるための前記金属充填プロセスを実施する前に前記複数の第２のソース／ドレイン領域の上にハードマスクを適用することと、
前記複数の第１のソース／ドレイン領域の中の前記金属充填物の上にハードマスクを適用することと、
隣接する第２のソース／ドレイン領域の間の前記ナノシートチャネル層の長さを制御するために、選択的なケイ素化プロセスを介して、前記複数の第２のソース／ドレイン領域に対して露出する前記ナノシートチャネル層の側壁のところで前記複数の第２のソース／ドレイン領域の中にケイ素化合物層を堆積させることと、
前記複数の第２のソース／ドレイン領域を埋めるための第２の金属充填プロセスを実施することであって、前記第２の金属充填物が前記最も下側のナノシートチャネル層から前記最も上側のナノシートチャネル層の上方まで延在し、前記ソース／ドレイン接触抵抗の低減を促進する、第２の金属充填プロセスを実施することと、
をさらに含む、請求項１から４のいずれか一項に記載の方法。

【請求項12】

前記複数の第２のソース／ドレイン領域の中に前記ケイ素化合物層を堆積させる前に、前記ナノシートチャネル層の露出する側壁の上にシリコンまたはシリコンゲルマニウムを堆積させるために、さらには、前記複数の第２のソース／ドレイン領域を部分的にのみ埋めるために、制御されたエピタキシャル成長プロセスを実施すること、
をさらに含む、請求項１１に記載の方法。

【請求項13】

前記複数の第１のソース／ドレイン領域の中に前記ケイ素化合物を堆積させる前に、前記犠牲ナノシート層と前記複数の第１のソース／ドレイン領域との間にスペーサを形成することと、
前記複数の第２のソース／ドレイン領域の中に前記ケイ素化合物を堆積させる前に、前記犠牲ナノシート層と前記複数の第２のソース／ドレイン領域との間にスペーサを形成することと、
をさらに含む、請求項１１に記載の方法。

【請求項14】

ナノシート電界効果トランジスタ（ＦＥＴ）デバイスであって、
複数のナノシートチャネル層を備えるナノシートスタックと、
前記複数のナノシートチャネル層の端部分に接触するソース／ドレイン領域であって、前記ソース／ドレイン領域が、前記複数のナノシートチャネル層のうちの最も上側のナノシートチャネル層の下方に延在する金属充填物で埋められ、ケイ素化合物層が前記金属充填物と前記複数のナノシートチャネル層の側壁との間に配設される、ソース／ドレイン領域と、
を備える、ナノシート電界効果トランジスタ（ＦＥＴ）デバイス。

【請求項15】

前記複数のナノシートチャネル層の前記側壁と前記ケイ素化合物層の間に配設されたエピタキシャル成長シリコンまたはシリコンゲルマニウムをさらに含む、請求項１４に記載のナノシートＦＥＴデバイス。

【請求項16】

前記ケイ素化合物層が約１ナノメートルから約４ナノメートルの厚さである、請求項１４に記載のナノシートＦＥＴデバイス。

【請求項17】

前記複数のナノシートチャネル層が正確に３つの積層された層を含む、請求項１４に記載のナノシートＦＥＴデバイス。

【請求項18】

前記ナノシートＦＥＴデバイスのチャネル長さが約１０ナノメートルから約１５ナノメートルである、請求項１４に記載のナノシートＦＥＴデバイス。

【請求項19】

前記ケイ素化合物層が、チタン、ニッケル、パラジウム、モリブデン、白金、オスミウム、またはイリジウム、のうちの少なくとも１つを含む、請求項１４から１８のいずれか一項に記載のナノシートＦＥＴデバイス。

【請求項20】

前記複数のナノシートチャネル層が単結晶シリコンで作られる、請求項１４から１８のいずれか一項に記載のナノシートＦＥＴデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、概して、半導体デバイスに関し、より詳細には、ナノシート電界効果トランジスタデバイス構造に関する。

【背景技術】

【0002】

トランジスタは、しばしば半導体デバイスの上に形成される回路部品または回路要素である。多くのトランジスタは、回路の設計に応じて、コンデンサ、インダクタ、抵抗器、ダイオード、導電線、または他の要素に加えて、半導体デバイスの上に形成され得る。集積回路は平面の電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を組み込み、ＦＥＴでは、制御ゲートに印加される電圧に反応して電流がソースとドレインとの間の半導体チャネルを通って流れる。デバイスの寸法が縮小していることから、新しいデバイスのジオメトリおよび構造および材料は、不具合を生じさせることなくスイッチング速度を維持することの困難さに直面している。

【0003】

チップ設計者がゲート長さを縮小させ続けることを可能にするようないくつかの新しい技術が現れている。１つの特に広範囲に及ぶ技術変化は、平面のデバイスから３次元のデバイスにＦＥＴの構造を設計し直すことを必然的に伴うものであり、３次元のデバイスでは、半導体チャネルが、基板の平面から外に延在するフィンに置き換えられた。ＦｉｎＦＥＴと一般に称されるこのようなデバイスでは、制御ゲートがフィンの３つの側面を包囲し、それにより１つの表面ではなく３つの表面からの電流の流れに影響を与える。３Ｄ設計を用いて達成される制御の向上により、より迅速なスイッチング性能が得られ、漏洩電流が減少する。

【0004】

ゲートオールアラウンドＦＥＴ（ＧＡＡ ＦＥＴ：ｇａｔｅ ａｌｌ－ａｒｏｕｎｄ ＦＥＴ）の開発により、ＦｉｎＦＥＴの概念が拡張された。ＧＡＡ ＦＥＴでは、ゲートがチャネルを完全に包囲し、中を流れる電流を最大限に制御する。ＧＡＡ ＦＥＴでは、チャネルが基板から隔離された円筒形ナノワイヤの形態をとることができる。既存のＧＡＡ ＦＥＴは水平の向きであり、したがって、ナノワイヤは半導体基板の表面に平行な方向に延在する。

【0005】

ナノシートＦＥＴデバイスの開発により、ＦｉｎＦＥＴの概念がさらに拡張された。ナノシートＦＥＴデバイスは円筒形ナノワイヤの概念に類似するが、デバイスチャネルが積層構成の１つまたは複数のナノシート層を備えることを除き、ここでは、各ナノシート層が、ナノシート層の厚さより実質的に大きい幅を有する。一般的なゲート構造が各ナノシート層の上方および下方に形成され、ナノワイヤ構造と比較して拡大された幅により、所与の設置面積で駆動電流を増大させることが促進される。しかし、３－Ｄデバイスはそのサイズを縮小させ続けていることから、ソース／ドレイン領域と対応する金属接点との間の接触表面積が限定されることで、ナノシートデバイス構造のソース／ドレイン領域の接触抵抗が過度に大きくなる場合がある。

【0006】

したがって、発明者らは、本明細書では、低減されたソース／ドレイン接触抵抗を有するナノシートＦＥＴデバイスおよびこのようなデバイスを形成する方法の実施形態を提供する。

【発明の概要】

【0007】

本明細書では、低減されたソース／ドレイン接触抵抗を有するナノシート電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法が提供される。いくつかの実施形態では、ＦＥＴデバイスを形成する方法が、複数の第１のソース／ドレイン領域および複数の第２のソース／ドレイン領域を形成するためにナノシートＦＥＴデバイスのナノシートスタックをエッチングすることであって、ナノシートスタックが、複数のナノシートチャネル層および複数の犠牲ナノシート層の交互の層を含む、ナノシートスタックをエッチングすることと、隣接する第１のソース／ドレイン領域の間の複数のナノシートチャネル層のチャネル長さを制御するために、選択的なケイ素化プロセスを介して複数のナノシートチャネル層の側壁のところで複数の第１のソース／ドレイン領域の中にケイ素化合物層を堆積させることと、複数の第１のソース／ドレイン領域を埋めるための金属充填プロセスを実施することであって、金属充填物が複数のナノシートチャネル層のうちの最も下側のナノシートチャネル層から複数のナノシートチャネル層の最も上側のナノシートチャネル層の上方まで延在して、ソース／ドレイン接触抵抗の低減を促進する、金属充填プロセスを実施することと、を含む。

【0008】

いくつかの実施形態では、低減されたソース／ドレイン接触抵抗を有するナノシート電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法が、基板の上にナノシートスタックを形成することであって、ナノシートスタックが、ナノシートチャネル層および犠牲ナノシート層の交互の層を含む、ナノシートスタックを形成することと、複数の第１のソース／ドレイン領域および複数の第２のソース／ドレイン領域を形成するためにナノシートＦＥＴデバイスのナノシートスタックをエッチングすることと、複数の第２のソース／ドレイン領域の上にハードマスクを適用することと、第１のソース／ドレイン領域の間のナノシートチャネル層のチャネル長さを制御するために、選択的なケイ素化プロセスを介してナノシートチャネル層の側壁のところで複数の第１のソース／ドレイン領域の中にケイ素化合物層を堆積させることと、複数の第１のソース／ドレイン領域を埋めるための金属充填プロセスを実施することであって、金属充填物が最も下側のナノシートチャネル層から最も上側のナノシートチャネル層の上方まで延在して、ソース／ドレイン接触抵抗の低減を促進する、金属充填プロセスを実施することと、複数の第１のソース／ドレイン領域の中の金属充填物の上にハードマスクを適用することと、隣接する第２のソース／ドレイン領域の間のナノシートチャネル層の長さを制御するために、選択的なケイ素化プロセスを介して複数の第２のソース／ドレイン領域に対して露出するナノシートチャネル層の側壁のところで複数の第２のソース／ドレイン領域の中にケイ素化合物層を堆積させることと、複数の第２のソース／ドレイン領域を埋めるために第２の金属充填プロセスを実施することであって、第２の金属充填物が最も下側のナノシートチャネル層から最も上側のナノシートチャネル層の上方まで延在して、ソース／ドレイン接触抵抗の低減を促進する、第２の金属充填プロセスを実施することと、を含む。

【0009】

いくつかの実施形態では、ナノシート電界効果トランジスタ（ＦＥＴ）デバイスが、複数のナノシートチャネル層を備えるナノシートスタックと、複数のナノシートチャネル層の端部分に接触するソース／ドレイン領域であって、ソース／ドレイン領域が、複数のナノシートチャネル層のうちの最も上側のナノシートチャネル層の下方に延在する金属充填物で埋められ、ケイ素化合物層が金属充填物と複数のナノシートチャネル層の側壁との間に配設される、ソース／ドレイン領域と、を含む。

【0010】

本開示の他のおよびさらなる実施形態を以下で説明する。

【0011】

上で簡潔に概説されて以下でより詳細に考察される本開示の実施形態は、添付図面に描かれる本開示の例示の実施形態を参照することによって理解され得る。しかし、本開示は他の同等に効果的な実施形態も認め得るため、添付図面は本開示の典型的な実施形態のみを例示しており、したがって、範囲を限定するものとしてみなされるべきではない。

【図面の簡単な説明】

【0012】

【図1】本開示の少なくともいくつかの実施形態によるナノシート電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法を示すフローチャートである。

【図2】複数のソース／ドレイン領域を有するナノシートＦＥＴデバイスを示す概略等角図である。

【図3】本開示の少なくともいくつかの実施形態によるナノシートＦＥＴデバイスの一部分を示す断面図である。

【図4】本開示の少なくともいくつかの実施形態によるナノシートＦＥＴデバイスの一部分を示す断面図である。

【発明を実施するための形態】

【0013】

理解を容易にするために、図に共通する同一の要素を指定するために、可能である場合に、同一の参照符号が使用されている。図は正確な縮尺で描かれず、明瞭さのために単純化されている場合がある。一実施形態の要素および特徴は、さらに言及しなくても、他の実施形態に有益に組み込まれ得る。

【0014】

本明細書では、低減されたソース／ドレイン接触抵抗を有するナノシートＦＥＴデバイスおよびこのようなデバイスを形成する方法の実施形態が提供される。本明細書で提供される方法は、ナノシートＦＥＴデバイスのソース／ドレイン領域とそれぞれの金属接点との間の接触面積を増大させ、有利には、ナノシートＦＥＴデバイスのソース／ドレイン領域とそれぞれの金属接点との間の接触抵抗を低下させ、デバイスの性能を向上させる。本明細書で提供される方法は、さらに、有利には、デバイスの性能を最適化するために、制御された堆積手法を介してチャネル長さを調整することを容易にする。

【0015】

図１は、本開示の少なくともいくつかの実施形態による、低減されたソース／ドレイン接触抵抗を有するナノシート電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法のフローチャートを描いている。１０２で、方法１００は、基板（例えば、基板２１８）の上にナノシートスタックを形成することを含み、ナノシートスタックは、ナノシートチャネル層（例えば、複数のナノシートチャネル層２０６）および犠牲ナノシート層（例えば、複数の犠牲ナノシート層２１２）の交互の層を含む。ナノシートＦＥＴデバイスのナノシートスタックは、複数の第１のソース／ドレイン領域（例えば、複数の第１のソース／ドレイン領域２０２）および複数の第２のソース／ドレイン領域（例えば、複数の第２のソース／ドレイン領域２０４）を画定するトレンチ（例えば、トレンチ３０４）を形成するためにエッチングされ得る。エッチング処理は、異方性ドライエッチング処理、湿式エッチング処理、または他の適切なエッチング処理であってよい。いくつかの実施形態では、エッチング処理は、ナノシートスタックの露出部分を基板まで垂直方向にエッチングする。いくつかの実施形態では、エッチング処理は、ナノシートスタックの露出部分および基板の一部分を垂直方向にエッチングし、言い換えると、基板の上側表面の下方をエッチングする。

【0016】

１０４で、方法１００は、任意選択で、複数の第２のソース／ドレイン領域の上にハードマスク（例えば、ハードマスク２３８）を加えることを含む。いくつかの実施形態では、複数の第１のソース／ドレイン領域の中にケイ素化合物層を堆積させるなど、複数の第１のソース／ドレイン領域の中で任意の堆積プロセスまたは充填プロセスが行われる前に、ハードマスクが複数の第２のソース／ドレイン領域の上に堆積される。いくつかの実施形態では、方法１００は、複数のナノシートチャネル層に隣接する複数の第１のソース／ドレイン領域の中に内側スペーサ（例えば、内側スペーサ２２６）を形成することを含む。いくつかの実施形態では、スペーサは、例えば、窒化ケイ素（ＳｉＮ）または任意の適切な誘電体材料といった、誘電体材料で形成される。

【0017】

例えば、図２は、本開示の少なくともいくつかの実施形態による、複数のソース／ドレイン領域を有するナノシートＦＥＴデバイスまたはデバイス２００の概略等角図を描いている。いくつかの実施形態では、複数のソース／ドレイン領域２０１は、概して、複数の第１のソース／ドレイン領域２０２および複数の第２のソース／ドレイン領域２０４を含むことができる。いくつかの実施形態では、複数の第１のソース／ドレイン領域２０２は、デバイス２００のｐチャネル金属酸化物半導体（ｐＭＯＳ：ｐ－ｃｈａｎｎｅｌ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）エリアに対応する。いくつかの実施形態では、複数の第２のソース／ドレイン領域２０４は、デバイス２００のｎチャネル金属酸化物半導体（ｎＭＯＳ：ｎ－ｃｈａｎｎｅｌ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）エリアに対応する。図１は、材料で埋められてハードマスク２３８で覆われた複数の第２のソース／ドレイン領域２０４と、次の堆積プロセスおよび充填プロセスのための準備が整った非充填中間ステップでの複数の第１のソース／ドレイン領域２０２と、を描いている。複数の第１のソース／ドレイン領域２０２および複数の第２のソース／ドレイン領域２０４は、例えば、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、またはシリコンオキシカーバイド（ＳｉＯＣ）などのｌｏｗ－Ｋ誘電体材料を含む絶縁層２３０を介して分離され得る。ゲート領域２４２は、複数のソース／ドレイン領域２０１の上方に配設され得る。

【0018】

デバイス２００は、概して、基板２１８の上に堆積または配設された複数の犠牲ナノシート層２１２と交互である複数のナノシートチャネル層２０６を備える（例えば、積層構成または積層された層）。いくつかの実施形態では、複数のナノシートチャネル層２０６は、１つの層につき約５ナノメートルから約１５ナノメートルの厚さを有する。いくつかの実施形態では、複数の犠牲ナノシート層２１２は、１つの層につき約５ナノメートルから約１５ナノメートルの厚さを有する。いくつかの実施形態では、基板２１８は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、または任意の他の適切な半導体基板材料で形成された半導体基板であってよい。いくつかの実施形態では、複数のナノシートチャネル層２０６は、複数の犠牲ナノシート層２１２の層によって分離された、積層された、第１のチャネル層２２０、第２のチャネル層２２２、および第３のチャネル層２２４である正確に３つのチャネル層を含む。しかし、デバイス２００は、３つよりも多くのまたは少ないナノシートチャネル層を含むこともできる。いくつかの実施形態では、複数のナノシートチャネル層２０６および複数の犠牲ナノシート層２１２は、エピタキシャル成長プロセスを介して交互に連続して成長する。

【0019】

いくつかの実施形態では、複数のナノシートチャネル層２０６は、シリコン（Ｓｉ）から実質的になり、複数の犠牲ナノシート層２１２は、所望のＧｅ濃度を有するシリコンゲルマニウム（ＳｉＧｅ）から実質的になる。いくつかの実施形態では、複数のナノシートチャネル層２０６は、所望のＧｅ濃度を有するシリコンゲルマニウム（ＳｉＧｅ）から実質的になり、複数の犠牲ナノシート層２１２は、シリコン（Ｓｉ）から実質的になる。いくつかの実施形態では、所望のＧｅ濃度は、約１５体積パーセントから約４０体積パーセントである。いくつかの実施形態では、複数のナノシートチャネル層２０６および複数の犠牲ナノシート層２１２は、単結晶シリコンなどの、単結晶半導体材料を含む。いくつかの実施形態では、次いで、複数の犠牲ナノシート層２１２は、複数のナノシートチャネル層２０６の材料に対して選択的なかたちで、エッチング除去され、次の金属充填のための複数のナノシートチャネル層２０６を解放させる。複数の第１のソース／ドレイン領域２０２は、複数の犠牲ナノシート層２１２に隣接する内側スペーサ２２６を含むことができる。

【0020】

再び図１を参照すると、１０６で、方法１００は、第１のソース／ドレイン領域の間のナノシートチャネル層の長さを制御するために、選択的なケイ素化プロセスを介して、ナノシートチャネル層の端部のところで複数の第１のソース／ドレイン領域の中にケイ素化合物層（例えば、ケイ素化合物層３２２）を堆積させることを含む。ケイ素化合物層は、第１のソース／ドレイン領域のための接点として、さらには、接触抵抗を低下させる材料として、機能する。いくつかの実施形態では、ケイ素化合物層は、チタン、ニッケル、パラジウム、ルテニウム、モリブデン、白金、オスミウム、またはイリジウム、のうちの少なくとも１つを含む。いくつかの実施形態では、ケイ素化合物層は、ｎＭＯＳエリアのためのケイ化チタン、およびｐＭＯＳエリアのためのモリブデンまたはルテニウムを含む。

【0021】

いくつかの実施形態では、図３に描かれるように、複数の第１のソース／ドレイン領域の中にケイ素化合物層を堆積させる前に、方法１００は、ナノシートチャネル層の露出する側壁（例えば、側壁３５０）の上にシリコンまたはシリコンゲルマニウムを堆積させるために、さらには、複数の第２のソース／ドレイン領域の中にケイ素化合物層を堆積させる前に複数の第２のソース／ドレイン領域を部分的にのみ埋めるために、制御されたエピタキシャル成長プロセスを実施することを含む。いくつかの実施形態では、制御されたエピタキシャル成長プロセスは、有利に、複数の第１のソース／ドレイン領域でのエピタキシャル統合を防止するためにナノシートチャネル層の対向する側壁の間に間隙（例えば、間隙３４４）を形成する。ケイ素化合物層は、エピタキシャル成長層（例えば、エピタキシャル材料３０６）の上に堆積される。隣接する金属充填物（例えば、金属充填物３１０）の間に延在するデバイス２００のチャネル長さ３１８は、有利には、露出するナノシートチャネル層の上に堆積されたエピタキシャル材料の厚さを制御することにより、およびケイ素化合物層の厚さを制御することにより、制御され得る。

【0022】

図３は、本開示の少なくともいくつかの実施形態によるナノシートＦＥＴデバイス２００の一部分の断面図を描いている。複数の第１のソース／ドレイン領域２０２の各々がトレンチ３０４によって画定され得る。いくつかの実施形態では、内側スペーサ２２６は、複数の犠牲ナノシート層２１２の側壁から材料を横方向に除去するプロセスを介して、トレンチ３０４の中にまたはトレンチ３０４に隣接するように形成され得、その結果、複数の犠牲ナノシート層２１２の側壁３３４が、複数の第１のソース／ドレイン領域２０２に隣接する複数のナノシートチャネル層２０６の側壁３５０に対して凹むようになる。例えば、この横方向エッチングは、複数のナノシートチャネル層２０６の材料に関して選択的に、複数の犠牲ナノシート層２１２をエッチングするエッチング液を用いる湿式エッチング処理またはドライプラズマエッチングを使用して実施され得る。横方向凹部の大きさは時限的エッチング（ｔｉｍｅｄ ｅｔｃｈ）を通して制御され得る。いくつかの実施形態では、誘電体材料が、内側スペーサ２２６を形成するように横方向凹部の中に選択的に堆積され得る。いくつかの実施形態では、誘電体材料の共形層が、複数の第１のソース／ドレイン領域２０２の中に堆積され得、凹部を含み、次いで再び余剰材料を除去するためのエッチングが行われる。いくつかの実施形態では、凹部の幅は、内側スペーサ２２６の厚さに実質的に等しい。

【0023】

いくつかの実施形態では、複数のナノシートチャネル層２０６は、それぞれの上側スペーサ３２０を介して、複数のナノシートチャネル層２０６の上方に堆積されたゲート電極３４８から隔離され得る。いくつかの実施形態では、上側スペーサ３２０は、内側スペーサ２２６と同じ材料で形成される。いくつかの実施形態では、誘電体材料の共形層は、内側スペーサ２２６および上側スペーサ３２０の両方を形成することができる。

【0024】

いくつかの実施形態では、エピタキシャル材料３０６が、例えば、第１のチャネル層２２０、第２のチャネル層２２２、および第３のチャネル層２２４である、複数のナノシートチャネル層２０６の側壁３５０から成長し、延在する。エピタキシャル材料３０６は、同様に、トレンチ３０４の下側表面３３８から成長し得る。いくつかの実施形態では、エピタキシャル材料３０６は、下側表面３３８から、複数のナノシートチャネル層２０６のうちの最も上側のナノシートチャネル層の真下の位置まで、成長する。いくつかの実施形態では、エピタキシャル材料３０６は、下側表面３３８から、複数のナノシートチャネル層２０６のうちの最も下側のナノシートチャネル層の真下の位置まで、成長する。いくつかの実施形態では、複数のナノシートチャネル層２０６の側壁３５０から成長するエピタキシャル材料３０６は、球根形状を形成する。いくつかの実施形態では、複数のナノシートチャネル層２０６のうちの１つのナノシートチャネル層２０６に隣接するエピタキシャル材料３０６は、複数のナノシートチャネル層２０６の残りのチャネルのいずれかから延在するエピタキシャル材料３０６とも一体化しない。いくつかの実施形態では、エピタキシャル材料３０６は、ｎＭＯＳエリアまたはｐＭＯＳエリアを形成するのに適切なドーパントをドープされたエピタキシャルシリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）を含むことができる。

【0025】

いくつかの実施形態では、ケイ素化合物層３２２が、エピタキシャル材料３０６の上に堆積され、エピタキシャル材料３０６に順応する。金属充填物３１０が、エピタキシャル材料３０６およびケイ素化合物層３２２のうちの１つまたは複数によって占有されないトレンチ３０４の残りの部分の中に配設される。金属充填物３１０とエピタキシャル材料３０６またはケイ素化合物層３２２との間の接触界面３８０は従来のインターフェースより大きく、有利には金属充填物３１０とエピタキシャル材料３０６またはケイ素化合物層３２２との間の接触抵抗が低下する。

【0026】

いくつかの実施形態では、ゲートスペーサ３１２が、ゲート領域２４２内の金属充填物３１０の周りに配設され得る。ゲートスペーサ３１２は、誘電体材料で作られ得る。いくつかの実施形態では、第２のゲートスペーサ３１４が、デバイス２００の導電性を調節するのを支援するために、ゲートスペーサ３１２とゲート電極３４８との間に配設される。いくつかの実施形態では、ゲートスペーサ３１２は、第２のゲートスペーサ３１４とは異なる材料で作られる。いくつかの実施形態では、ゲートスペーサ３１２は、ｌｏｗ－Ｋ材料で作られ、第２のゲートスペーサ３１４は、ｈｉｇｈ－Ｋ材料で作られる。いくつかの実施形態では、第２のゲートスペーサ３１４は、処理中に消耗され、ゲート電極３４８のためのより大きい体積を作り出し得る。

【0027】

図４は、本開示の少なくともいくつかの実施形態によるナノシートＦＥＴデバイスの一部分の断面図を描いている。いくつかの実施形態では、ケイ素化合物層４０８が、図３に関連して上で考察されるエピタキシャル材料３０６を用いずに、直接にトレンチ３０４の下側表面３３８の上において、および複数のナノシートチャネル層２０６の側壁３５０の上において、トレンチ３０４の中に堆積されるかまたは形成される。いくつかの実施形態では、ケイ素化合物層４０８は、ケイ素化合物層３２２の厚さより大きい厚さ４１０を有する。いくつかの実施形態では、厚さは、約１ナノメートルから約４ナノメートルである。いくつかの実施形態では、厚さ４１０は、デバイスの性能を最適化し、他方で短チャネル効果を最小にする。金属充填物３１０は、ケイ素化合物層４０８によって占有されないトレンチ３０４の残りの部分の中に配設される。いくつかの実施形態では、金属充填物３１０は、複数のナノシートチャネル層２０６の下方に延在する。チャネル長さ４２０は、複数のナノシートチャネル層２０６のそれぞれの層の長さを含むことができ、加えて、各層の両端部におけるケイ素化合物層４０８の厚さ４１０を含むことができる。チャネル長さ４２０は、最適な性能のためにデバイス２００を調整するために厚さ４１０を制御することによって制御され得る。いくつかの実施形態では、デバイス２００のチャネル長さは、約１０ナノメートルから約１５ナノメートルである。金属充填物３１０とケイ素化合物層４０８との間の接触界面４８０は従来のインターフェースより大きく、有利には金属充填物３１０とケイ素化合物層４０８との間の接触抵抗が低下する。図４のデバイスはさらに、有利には、ソース／ドレイン注入・活性化ステップを必要とせず、コストおよびサーマルバジェットを低下させる。

【0028】

再び図１を参照すると、１０８で、方法１００は、複数の第１のソース／ドレイン領域を埋めるための金属充填プロセスを実施することを含み、金属充填物（例えば、金属充填物３１０）が最も下側のナノシートチャネル層（例えば、第３のチャネル層２２４）から最も上側のナノシートチャネル層（例えば、第１のチャネル層２２０）の上方まで延在し、それにより、ソース／ドレイン接触抵抗の低減を促進する。金属充填物によりソース／ドレイン領域の中に配設されるエピタキシャル材料（例えば、エピタキシャル材料３０６）が低減され、それによりエピタキシャルひずみが低減される。しかし、本明細書で説明される金属充填プロセスを介して低減されるソース／ドレイン接触抵抗の利益は、低減されるエピタキシャルひずみの欠点も相殺することができる。いくつかの実施形態では、方法１００は、チャネル応力を改善して、低減されるエピタキシャルひずみによるいかなる性能損失も補償するために、金属充填物を調節することを含む。

【0029】

いくつかの実施形態では、方法１００は、複数の第１のソース／ドレイン領域の中の金属充填物の上にハードマスクを適用することを含む。いくつかの実施形態では、方法１００は、複数の第１のソース／ドレイン領域の中の金属充填物の上にハードマスクを加えた後で、複数の第２のソース／ドレイン領域のために同様のプロセスステップを実施することを含む。例えば、いくつかの実施形態では、本方法は、複数の第２のソース／ドレイン領域の中のナノシートチャネル層の露出する側壁の上にシリコンまたはシリコンゲルマニウムを堆積させるために、さらには、複数の第２のソース／ドレイン領域を部分的にのみ埋めるために、制御されたエピタキシャル成長プロセスを実施することを含む。いくつかの実施形態では、ケイ素化合物層が複数の第２のソース／ドレイン領域の中に堆積され、その後、金属充填が行われる。いくつかの実施形態では、第２の金属充填物が、最も下側のナノシートチャネル層から最も上側のナノシートチャネル層の上方まで延在し、ソース／ドレイン接触抵抗の低減を促進する。いくつかの実施形態では、複数の第２のソース／ドレイン領域の中にケイ素化合物層を堆積させる前に、内側スペーサが複数の第２のソース／ドレイン領域の中に形成される。いくつかの実施形態では、本方法の充填プロセスの後、適切なミドルエンドオブライン（ＭＥＯＬ：ｍｉｄｄｌｅ ｅｎｄ ｏｆ ｌｉｎｅ）プロセスまたはバックエンドオブライン（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）プロセスがデバイス２００で実施され得る。

【0030】

上記は本開示の実施形態を対象とするが、本開示の基本的な範囲から逸脱することなく本開示の他のおよびさらなる形態も案出され得る。説明の容易さのために、半導体デバイスまたは構造を形成するのに一般に使用される種類の１つまたは複数の層、構造、および領域が添付の図面に明確には示されない場合がある。明確には示されない任意のこのような層、構造、および／または領域は、実際の半導体デバイス構造には存在する場合もある。さらに、半導体処理手法に関して、本明細書で提供される説明は、機能的な半導体集積回路デバイスを形成するのに必要とされ得る処理手順のすべてを包含することを意図するわけではない。

【図1】

【図2】

【図3】

【図4】

【国際調査報告】