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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-21
(54)【発明の名称】３Ｄメモリのためのポリシリコンベースワード線
(51)【国際特許分類】
H10B 41/27 20230101AFI20240514BHJP
H01L 21/336 20060101ALI20240514BHJP
【ＦＩ】
H10B41/27
H01L29/78 371
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023571181
(86)(22)【出願日】2022-05-13
(85)【翻訳文提出日】2024-01-11
(86)【国際出願番号】 US2022029114
(87)【国際公開番号】W WO2022245639
(87)【国際公開日】2022-11-24
(31)【優先権主張番号】63/189,272
(32)【優先日】2021-05-17
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/741,803
(32)【優先日】2022-05-11
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】カン， チャンソク
(72)【発明者】
【氏名】北島 知彦
(72)【発明者】
【氏名】リー， キルヨン
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA35
5F083JA37
5F083JA38
5F083JA39
5F083JA56
5F083MA06
5F083MA19
5F083PR03
5F083PR05
5F083PR21
5F101BA46
5F101BB02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH14
5F101BH15
(57)【要約】
メモリデバイスおよびメモリデバイスを製作する方法が、提供される。説明されるデバイスおよび方法は、低抵抗材料を含むワード線を形成することによって、ワード線の抵抗を減少させる。低抵抗材料は、５μΩｃｍから１００μΩｃｍまでの範囲内の抵抗を有する。ワード線を凹ませることと、ワード線の凹部分中の低抵抗材料を選択的に成長させることとによって、低抵抗材料が形成され得る。代替的に、金属層を堆積させることと、ワード線領域中のおよび共通ソース線領域中の金属をシリサイド化することとによって、低抵抗材料が形成され得る。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
共通ソース線上のメモリスタックであって、前記メモリスタックが、交互の酸化ケイ素層とワード線を備え、前記共通ソース線が、低抵抗材料を有するスリット領域を備え、前記ワード線が、シリコンと前記低抵抗材料とを含み、前記低抵抗材料が、モリブデンシリサイド（ＭｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、白金シリサイド（ＰｔＳｉ）、タンタルシリサイド（ＴａＳｉ）、タングステンシリサイド（ＷＳｉ）、イリジウムシリサイド（ＩｒＳｉ）、およびルテニウムシリサイド（ＲｕＳｉ）のうちの１つまたは複数から選択される、メモリスタックと、前記メモリスタックを通って延びる複数のメモリストリングと
を備える、半導体デバイス。
【請求項2】
前記低抵抗材料が、５ｎｍから１５０ｎｍまでの範囲内の厚さを有する、請求項１に記載の半導体デバイス。
【請求項3】
前記複数のメモリストリングが、酸化物層、窒化物層、ポリシリコン層、およびコア酸化物層のうちの１つまたは複数を含む、請求項１に記載の半導体デバイス。
【請求項4】
前記複数のメモリストリングの上面上のビット線パッドをさらに備える、請求項３に記載の半導体デバイス。
【請求項5】
前記ビット線パッドの上面から延びるビット線接点をさらに備える、請求項４に記載の半導体デバイス。
【請求項6】
前記低抵抗材料が、５μΩｃｍから１００μΩｃｍまでの範囲内の抵抗を有する、請求項１に記載の半導体デバイス。
【請求項7】
電子デバイスを形成する方法であって、前記方法は、メモリスタックを通る複数のメモリホールチャネルを形成することであって、前記メモリスタックが、共通ソース線上にあり、シリコンワード線と第１の犠牲層との交互層を備え、前記シリコンワード線が第１の端部を有する、複数のメモリホールチャネルを形成することと、
前記メモリスタックを通って延びる少なくとも１つの開口をパターニングすることであって、前記共通ソース線を露出させる、少なくとも１つの開口をパターニングすることと、
前記第１の犠牲層を酸化物層と置換することと、
前記露出された共通ソース線上におよび前記シリコンワード線の前記第１の端部上に低抵抗材料を形成することと
を含む、方法。
【請求項8】
前記低抵抗材料が、５ｎｍから１５０ｎｍまでの範囲内の厚さを有する、請求項７に記載の方法。
【請求項9】
前記共通ソース線が、基板、半導体層、および第２の犠牲層のうちの１つまたは複数を備える、請求項７に記載の方法。
【請求項10】
前記メモリスタックを通って延びる複数のメモリホールチャネルを形成することと、前記複数のメモリホールチャネル中に第１の酸化物層を堆積させることと、
前記第１の酸化物層上に窒化物層を堆積させることと、
前記窒化物層上に第２の酸化物層を堆積させることと、
前記第２の酸化物層上にポリシリコン層を形成することと、
前記複数のメモリホールチャネル中にコア酸化物を堆積させることと、
前記ポリシリコン層上にビット線パッドを形成することと
をさらに含む、請求項７に記載の方法。
【請求項11】
前記低抵抗材料が、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、白金シリサイド（ＰｔＳｉ）、タンタルシリサイド（ＴａＳｉ）、およびルテニウムシリサイド（ＲｕＳｉ）のうちの１つまたは複数を含む、請求項７に記載の方法。
【請求項12】
前記低抵抗材料を形成することは、凹領域を形成するために前記少なくとも１つの開口を通る前記シリコンワード線の前記第１の端部を凹ませることと、前記凹領域中にオーミック層を形成することと、前記オーミック層上に低抵抗材料を堆積させることであって、前記低抵抗材料が、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、およびニッケル（Ｎｉ）のうちの１つまたは複数を含む、低抵抗材料を堆積させることとを含む、請求項７に記載の方法。
【請求項13】
前記低抵抗材料を堆積させることより前に、前記オーミック層を窒化することをさらに含む、請求項１２に記載の方法。
【請求項14】
前記低抵抗材料を形成することは、前記少なくとも１つの開口中に金属層を堆積させることと、金属シリサイド層を形成するために前記金属層をアニールすることと、未反応金属層を除去することとを含み、前記金属シリサイド層が、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、白金シリサイド（ＰｔＳｉ）、タンタルシリサイド（ＴａＳｉ）、およびルテニウムシリサイド（ＲｕＳｉ）のうちの１つまたは複数を含む、請求項７に記載の方法。
【請求項15】
前記第１の犠牲層が、シリコンゲルマニウムを含み、前記シリコンゲルマニウムが、モルベースで１％から１００％までの範囲内の量でゲルマニウムを含む、請求項７に記載の方法。
【請求項16】
前記第２の犠牲層を除去し、ポリシリコン層と置換することをさらに含む、請求項９に記載の方法。
【請求項17】
前記ビット線パッド上にビット線接点を形成することをさらに含む、請求項１０に記載の方法。
【請求項18】
ウエハを移動させるように構成されたロボットを備える中央移送ステーションと、複数のプロセスステーションであって、各プロセスステーションが、前記中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を設け、前記複数のプロセスステーションが、前洗浄チャンバ、シリサイド化チャンバ、窒化チャンバ、オーミック層堆積チャンバ、金属堆積チャンバ、およびアニーリングチャンバのうちの１つまたは複数を備える、複数のプロセスステーションと、
前記中央移送ステーションと前記複数のプロセスステーションとに接続されたコントローラであって、プロセスステーション間で前記ウエハを移動させるために前記ロボットを作動させ、また、前記プロセスステーションの各々において発生するプロセスを制御することとを行うように構成された、コントローラと
を備える、処理ツール。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、電子デバイスならびに電子デバイスを製作するための方法および装置の分野に関する。より詳細には、本開示の実施形態は、３Ｄ－ＮＡＮＤメモリセルを形成するための方法を提供する。
【背景技術】
【0002】
半導体技術は急速に進歩しており、デバイス寸法は技術の進歩とともに縮小して、単位空間当たりのより高速の処理および記憶を提供している。ＮＡＮＤデバイスでは、ストリング電流が、オンセルとオフセルとを区別するのに十分な電流を得るのに十分に高い必要がある。ストリング電流は、シリコンチャネルの粒サイズを拡大することによって増強されるキャリア移動度に依存する。
【0003】
酸化物と窒化物との交互層（ａｌｔｅｒｎａｔｉｎｇ ｌａｙｅｒ）をもつ既存の３Ｄ－ＮＡＮＤメモリスタックが、ワード線を構築するために置換メタルゲート（ＲＭＧ）プロセスを必要とする。多くの商業３Ｄ ＮＡＮＤデバイスは、酸化物／窒化物（ＯＮ）モールドが使用されるストレージ媒体として、電荷トラップ（ＣＴ）を使用する。酸化物／窒化物モールドの窒化物層が、ワード線金属、一般にタングステン（Ｗ）によって置換される。このワード線置換プロセスは、３Ｄ ＮＡＮＤプロセスの中で極めて困難なプロセスである。
【0004】
ワード線置換プロセスを回避するための１つのやり方は、シリコン（Ｓｉ）とシリコンゲルマニウム（ＳｉＧｅ）との交互層を使用することであり、ここで、シリコンはワード線として残存し、ＳｉＧｅは絶縁体（たとえば、酸化ケイ素（ＳｉＯ））と置換される。Ｓｉ／ＳｉＧｅモールドに関する問題のうちの１つは、ＯＮモールドにおけるタングステンと比較して高いワード線抵抗である。
【0005】
したがって、当技術分野では、低いワード線抵抗をもつシリコン／シリコンゲルマニウムモールドを有する３Ｄ－ＮＡＮＤデバイスが必要である。
【発明の概要】
【0006】
本開示の１つまたは複数の実施形態は、半導体デバイス、特に３Ｄ ＮＡＮＤデバイスを対象とする。一実施形態では、半導体デバイスは、共通ソース線上のメモリスタックであって、メモリスタックが、交互の酸化ケイ素層とワード線を備え、共通ソース線が、低抵抗材料を有するスリット領域を備え、ワード線が、シリコンと低抵抗材料とを含む、メモリスタックと、メモリスタックを通って延びる複数のメモリストリングとを備える。
【0007】
本開示の追加の実施形態は、半導体デバイスを形成する方法を対象とする。一実施形態では、電子デバイスを形成する方法は、メモリスタックを通る複数のメモリホールチャネルを形成することであって、メモリスタックが共通ソース線上にあり、シリコンワード線と第１の犠牲層との交互層を備え、シリコンワード線が第１の端部を有する、複数のメモリホールチャネルを形成することと、メモリスタックを通って延びる少なくとも１つの開口をパターニングすることであって、共通ソース線を露出させる、少なくとも１つの開口をパターニングすること、第１の犠牲層を酸化物層と置換することと、露出された共通ソース線上におよびシリコンワード線の第１の端部上に低抵抗材料を形成することとを含む。
【0008】
本開示のさらなる実施形態は、処理ツールを対象とする。一実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを備える中央移送ステーションと、複数のプロセスステーションであって、各プロセスステーションが、中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を設け、複数のプロセスステーションが、前洗浄チャンバ、シリサイド化チャンバ、窒化チャンバ、オーミック層堆積チャンバ、金属堆積チャンバ、およびアニーリングチャンバのうちの１つまたは複数を備える、複数のプロセスステーションと、中央移送ステーションと複数のプロセスステーションとに接続されたコントローラであって、プロセスステーション間でウエハを移動させるためにロボットをアクティブにすることと、プロセスステーションの各々において発生するプロセスを制御することとを行うように構成された、コントローラとを備える。
【0009】
本開示の上記の具陳された特徴が詳細に理解され得るように、上記で手短に要約された本開示のより詳細な説明は、添付の図面にその一部が示されている実施形態を参照することによってなされ得る。しかしながら、添付の図面は、本開示の典型的な実施形態を示すにすぎず、したがって、その範囲の限定と見なされるべきではなく、本開示は、他の等しく有効な実施形態を認め得ることに留意されたい。本明細書で説明される実施形態は、限定ではなく例として、添付の図面の図に示されており、図において、同様の参照符号が同様の要素を示す。
【図面の簡単な説明】
【0010】
【図1】本明細書で説明される実施形態による、メモリデバイスを形成する方法の一実施形態のフロープロセス図である。
【図2】１つまたは複数の実施形態による、メモリスタックをもつデバイスの断面図である。
【図3】１つまたは複数の実施形態による、メモリスタックの階段パターンを形成した後の基板の断面図である。
【図4】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図5A】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図6A】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図7A】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図8】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図9】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図10A】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図11A】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図12】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図13A】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図14A】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図15A】１つまたは複数の代替実施形態による、電子デバイスの断面図である。
【図15B】１つまたは複数の代替実施形態による、電子デバイスの断面図である。
【図15C】１つまたは複数の代替実施形態による、電子デバイスの断面図である。
【図16】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図17】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図18A】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図18B】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図18C】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図19】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図20】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図21】１つまたは複数の実施形態による、電子デバイスの上面図である。
【図22】１つまたは複数の実施形態による、電子デバイスの断面図である。
【図23】１つまたは複数の実施形態による、クラスタツールを示す図である。
【発明を実施するための形態】
【0011】
本開示のいくつかの例示的な実施形態について説明する前に、本開示が以下の説明に記載される構造またはプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態が可能であり、様々なやり方で実践されるかまたは行われることが可能である。
【0012】
以下の説明では、本開示の実施形態のうちの１つまたは複数の完全な理解を提供するために、特定の材料、化学的性質、要素の寸法など、多数の具体的な詳細が記載される。しかしながら、これらの具体的な詳細なしに本開示の１つまたは複数の実施形態が実践され得ることは、当業者には明らかであろう。他の事例では、この説明を不必要に不明瞭にすることを回避するために、半導体製造プロセス、技法、材料、機器などはかなり詳細には説明されていない。当業者は、含まれた説明を用いて、過度の実験なしに適切な機能を実施することが可能になる。
【0013】
本開示のいくつかの例示的な実施形態が、説明され、添付の図面に示されているが、そのような実施形態は例示的なものにすぎず、本開示を限定するものではなく、本開示は、修正形態が当業者に想起され得るので、図示および説明される特定の構造および配置に制限されないことを理解されたい。
【0014】
酸化物と窒化物との交互層をもつ既存の３Ｄ－ＮＡＮＤメモリスタックが、ワード線を構築するために置換メタルゲート（ＲＭＧ）プロセスを必要とする。スタック高さがより厚くになっているので、高アスペクト比（ＨＡＲ）のメモリホールエッチング／充填プロセスおよび応力制御が、より困難になっている。
【0015】
１つまたは複数の実施形態は、有利には、酸化物／窒化物モールドと置換メタルゲートプロセスとから作られたワード線と比較して同等の抵抗を有するワード線を生じる、非置換メタルゲート（ＲＭＧ）プロセスを提供する。１つまたは複数の実施形態では、ポリシリコンワード線の一部分が、タングステン（Ｗ）を含む非置換シリコンベースワード線と比較してワード線の抵抗を低下させる低抵抗材料、たとえば、金属シリサイドを含む。１つまたは複数の実施形態は、共通ソース線（ＣＳＬ）が、スリット中の導体層を充填することなしにより低い抵抗を有するように、低抵抗材料を含む共通ソース線を提供する。
【0016】
ポリシリコンと金属との間の表面を制御するために、金属堆積および他のプロセスが、真空を壊すことなしに隔離／統合された環境（たとえば、クラスタプロセスツール）中で行われ得る。したがって、本開示のいくつかの実施形態は、方法を実装するための関係するプロセスモジュールをもつ統合ツールシステムを提供する。
【0017】
図１は、メモリデバイスを形成するための例示的な方法１０のためのプロセスフロー図を示す。当業者は、方法１０が、示されているプロセスのいずれかまたはすべてを含むことができることを、認識されよう。さらに、個々のプロセスの順序が、いくつかの部分について変動され得る。方法１０は、本開示から逸脱することなく、列挙されたプロセスのいずれかにおいて開始することができる。図１を参照すると、処理１５において、メモリスタックが形成される。処理２０において、ワード線階段が、メモリスタック中に形成される。処理２５において、開口、たとえばメモリホールチャネルが、ワード線階段中にパターニングされる。処理３０において、トランジスタ層が堆積される。処理３５において、ビット線パッドが形成される。処理４０において、メモリ階段がスリットパターニングされる。処理４５において、共通ソース線の犠牲層が置換される。処理５０において、メモリスタックの犠牲層、たとえば、シリコンゲルマニウムが除去される。処理５５において、犠牲層を除去することによって形成された開口が、酸化物層で充填される。処理６０において、低抵抗ワード線が形成される。処理６５において、スリットが充填される。処理７０において、ビット線接点が形成される。処理７５において、ワード線接点が形成される。
【0018】
図２～図１８は、図１中の方法１０について示されたプロセスフローに従うメモリデバイス１００の一部分の断面図を示す。図１９は、図１の方法１０について示されたプロセスフローに従うメモリデバイス１００の一部分のトップダウン図を示す。
【0019】
図２は、本開示の１つまたは複数の実施形態による、電子デバイス１００の初期または開始メモリスタックを示す。いくつかの実施形態では、図２中に示されている電子デバイス１００は、図示のように、層中のベア基板１０２上に形成される。図２の電子デバイスは、基板１０２と、共通ソース線１０３と、メモリスタック１３０とからなる。
【0020】
基板１０２は、当業者に知られている任意の好適な材料であり得る。本明細書および添付の特許請求の範囲において使用される「基板」という用語は、プロセスが作用する表面または表面の部分を指す。また、基板への言及は、文脈が別段に明確に示さない限り、基板の一部分のみを指すことができることを、当業者は理解されよう。さらに、基板上の堆積への言及は、ベア基板と、１つまたは複数の膜またはフィーチャがその上に堆積または形成された基板との両方を意味することができる。
【0021】
本明細書で使用される「基板」は、製造プロセス中に膜処理が実施される、任意の基板または基板上に形成された材料表面を指す。たとえば、処理が実行され得る基板表面は、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコンオン絶縁体（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、ならびに金属、金属窒化物、金属合金、および他の導電性材料などの任意の他の材料を含む。基板は、限定はしないが、半導体ウエハを含む。基板表面を、研磨、エッチング、還元、酸化、ヒドロキシル化、アニールおよび／またはベークするために、基板が前処理プロセスにさらされ得る。基板自体の表面上で直接膜処理することに加えて、本開示では、開示される膜処理ステップのいずれかが、以下でより詳細に開示されるように基板上に形成された下層上でも実行され得、「基板表面」という用語は、文脈が示すようにそのような下層を含むことが意図されている。したがって、たとえば、基板表面上に膜／層または部分的な膜／層が堆積された場合、新たに堆積された膜／層の露出表面が基板表面になる。
【0022】
１つまたは複数の実施形態では、共通ソース線１０３が、基板１０２上にある。共通ソース線１０３は、半導体層と呼ばれることもある。共通ソース線１０３は、当業者に知られている任意の好適な技法によって形成され得、限定はしないが、ポリシリコン（ｐｏｌｙ－Ｓｉ）を含む、任意の好適な材料から作られ得る。いくつかの実施形態では、共通ソース線１０３は、いくつかの異なる導電性材料または半導体材料を含む。たとえば、１つまたは複数の実施形態では、図２に示されているように、共通ソース線１０３は、基板１０２上のポリシリコン層１０４と、ポリシリコン層上の犠牲層１０６と、犠牲層１０６上の第２のポリシリコン層１０４とを備える。
【0023】
１つまたは複数の実施形態では、犠牲層１０６は、ポリシリコン層１０４上に形成され得、任意の好適な材料から作られ得る。いくつかの実施形態では犠牲層１０６は、後のプロセスにおいて除去および置換される。いくつかの実施形態では、犠牲層１０６は、除去されず、メモリデバイス１００内に残る。この場合、「犠牲」という用語は、永続的な層を含むための拡大された意味を有し、導電層と呼ばれることもある。図示の実施形態では、以下でさらに説明されるように、犠牲層１０６は、動作４５において除去される。１つまたは複数の実施形態では、犠牲層１０６は、近隣するポリシリコン層１０４に対して選択的に除去され得る材料を含む。１つまたは複数の実施形態では、犠牲層は、窒化物材料、たとえば、窒化ケイ素（ＳｉＮ）、または酸化物材料、たとえば、酸化ケイ素（ＳｉＯｘ）を含む。
【0024】
メモリスタック１３０が、犠牲層１２０上に形成される。図示の実施形態におけるメモリスタック１３０は、複数の交互の第１の材料層１１０と第２の材料層１１２を備える。図２に示されている、メモリスタック１３０は、交互の第１の層１０８と第２の層１１０との５つのペアを有するが、当業者は、これが単に説明のためのものにすぎないことを認識する。メモリスタック１３０は、任意の数の交互の第１の層１１０と第２の層１１２を有し得る。たとえば、いくつかの実施形態では、メモリスタック１３０は、交互の第１の層１１０と第２の層１１２との１９２個のペアを備える。他の実施形態では、メモリスタック１３０は、交互の第１の層１１０と第２の層１１２との５０個よりも多いペア、または交互の第１の層１１０と第２の層１１２との１００個よりも多いペア、または、交互の第１の層１１０と第２の層１１２との３００個よりも多いペアを備える。
【0025】
１つまたは複数の実施形態では、第１の材料層１１０および第２の材料層１１２は、当業者に知られている任意の好適な材料を含み得る。１つまたは複数の実施形態では、第１の材料層１１０はシリコン（Ｓｉ）を含み、第２の材料層１１２はシリコンゲルマニウム（ＳｉＧｅ）を含む。１つまたは複数の実施形態では、シリコンゲルマニウムは、モルベースで１％から１００％までの範囲内の量でゲルマニウムを含む。１つまたは複数の実施形態では、第１の材料層１１０および第２の材料層１１２は、化学気相堆積（ＣＶＤ）または物理気相堆積（ＰＶＤ）によって堆積される。
【0026】
個々の交互層が、任意の好適な厚さに形成され得る。いくつかの実施形態では、各第２の材料層１１２の厚さは、ほぼ等しい。１つまたは複数の実施形態では、各第２の材料層１１２は、第２の材料層厚さを有する。いくつかの実施形態では、各第１の材料層１１０の厚さは、ほぼ等しい。これに関して使用される、ほぼ等しい厚さは、互いに＋／－５％以内である。
【0027】
１つまたは複数の実施形態では、第１の材料層１１０は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、および約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍまでの範囲内の厚さを有する。１つまたは複数の実施形態では、第１の材料層１１０は、約０．５から約４０ｎｍまでの範囲内の厚さを有する。１つまたは複数の実施形態では、第２の材料層１１２は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、および約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍまでの範囲内の厚さを有する。１つまたは複数の実施形態では、第２の材料層１１２は、約０．５から約４０ｎｍまでの範囲内の厚さを有する。
【0028】
図３を参照すると、１つまたは複数の実施形態では、方法１０の処理２０において、階段構造１３１が作成される。酸化物層１１４が、メモリスタック１３０の上面上に形成される。酸化物層１１４は、当業者に知られている任意の好適な酸化物材料を含むことができる。
【0029】
１つまたは複数の実施形態では、階段構造１３１は、第２の材料層１１２の上面１３４を露出させる。上面１３４は、以下で説明されるように、ワード線接点が形成されるための空間を提供するために使用され得る。好適な充填材料１３５が、階段構造１３１の外部の空間を占めるように堆積され得る。当業者によって理解されるように、好適な充填材料１３５は、隣接するワード線間の電気的短絡を防止する任意の材料であり得る。階段構造１３１は、各ワード線が、下のワード線よりも小さい幅（図中の左から右に示されている）を有する。「上（ａｂｏｖｅ）」および「下（ｂｅｌｏｗ）」のような相対的な用語の使用は、本開示の範囲を空間における物理的な方向に限定するものとしてとられるべきではない。
【0030】
【0031】
図４～図５Ｂは、メモリスタック１３０を通るメモリストリング１１９の形成を示す。図４を参照すると、動作２５において、１つまたは複数の実施形態では、開口１１６が、メモリスタック１３０を通って開かれる。いくつかの実施形態では、開口１１６は、メモリホールチャネルを含む。いくつかの実施形態では、開口１１６を形成することが、酸化物層１１４と、メモリスタック１３０と、共通ソース線１０３とを通って、基板１０２中までエッチングすることを含む。メモリホールチャネル１１６は、メモリスタック１３０を通って延び、第１の材料層１１０の表面１１１と第２の材料層１１２の表面１０９とを露出させる、側壁を有する。
【0032】
酸化物層１１４は、メモリホールチャネル１１６の側壁として露出された、表面１１３を有する。メモリホールチャネル１１６は、メモリホールチャネル１１６の側壁表面１０９、１１１、１１３および底部１１５が基板１０２内に形成されるように、ある距離で基板１０２中に延びる。メモリホールチャネル１１６の底部１１５は、基板１０２の厚さ内の任意の点において形成され得る。いくつかの実施形態では、メモリホールチャネル１１６は、基板１０２の厚さの約１０％から約９０％までの範囲内で、または約２０％から約８０％までの範囲内で、または約３０％から約７０％までの範囲内で、または約４０％から約６０％までの範囲内でのある厚さで基板１０２中に延びる。いくつかの実施形態では、メモリホールチャネル１１６は、１０ｎｍよりも大きいかまたはそれに等しいだけのある距離で基板１０２中に延びる。いくつかの実施形態では、メモリホールチャネル１１６は、酸化物層１１４の上面からメモリスタックを通って基板の底表面まで延びる。
【0033】
図５Ａは、処理３０を示し、トランジスタ層１１８がメモリホールチャネル１１６中に形成される。トランジスタ層１１８は、当業者に知られている任意の好適な技法によって形成され得る。いくつかの実施形態では、トランジスタ層は、共形堆積プロセスによって形成される。いくつかの実施形態では、トランジスタ層は、原子層堆積または化学気相堆積のうちの１つまたは複数によって形成される。
【0034】
１つまたは複数の実施形態では、トランジスタ層１１８の堆積は、実質的に共形である。本明細書で使用される、「実質的に共形」である層は、全体にわたって（たとえば、側壁の上、中間、および底で、ならびにメモリホールチャネル１１６の底で）厚さがほぼ同じである層を指す。実質的に共形である層は、厚さが約５％、２％、１％、または０．５％よりも小さいかまたはそれに等しいだけ変動する。メモリホールチャネル中のトランジスタ層１１８は、ブロッキング酸化物層、トラップ層、トンネル酸化物層、チャネル層、およびコア酸化物材料のうちの１つまたは複数を備え得る。
【0035】
図５Ａの領域１２０の拡大図である、図５Ｂを参照すると、１つまたは複数の実施形態では、トランジスタ層１１８は、メモリホールチャネル１１６中にブロッキング酸化物層１１８ａと、窒化物トラップ層１１８ｂと、トンネル酸化物層１１８ｃと、チャネル材料１１８ｄと、コア酸化物材料１１８ｅ（または、コア酸化物層１１８ｅ）とを備える。１つまたは複数の実施形態では、チャネル材料１１８ｄはポリシリコンを含む。
【0036】
トランジスタ層１１８は、たとえば、メモリホールチャネル１１６の寸法に応じて、任意の好適な厚さを有し得る。いくつかの実施形態では、トランジスタ層１１８は、約０．５ｎｍから約５０ｎｍまでの範囲内の、または約０．７５ｎｍから約３５ｎｍまでの範囲内の、または約１ｎｍから約２０ｎｍまでの範囲内の厚さを有する。
【0037】
図６Ａ～図７Ｂは、方法１０の処理３５を示し、ビット線パッド１２４が、トランジスタ層１１８の上面上および酸化物層１１４中に形成される。ビット線パッド１２４は、限定はしないが、ポリシリコンを含む、当業者に知られている任意の好適な材料であり得る。図６Ａおよび図６Ｂを参照すると、トランジスタ層１１８は、凹部１２２を形成するためにエッチバックされる。図７Ａおよび図７Ｂに示されているように、凹部１２２は、次いで、ビット線パッド１２４で充填される。
【0038】
図８を参照すると、方法１０の処理４０において、メモリスタック１３０は、酸化物層１１４の上面から共通ソース線１０３の犠牲層１０６まで延びるスリットパターン開口１２８を形成するために、スリットパターニングされる。
【0039】
図９～図１１Ｂを参照すると、方法１０の処理４５において、共通ソース線１０３中の犠牲層１０６は、開口１３０を形式するために除去される。犠牲層１０６は、限定はしないが、選択的エッチング、熱リン酸などを含む、当業者に知られている任意の好適な技法によって除去され得る。
【0040】
図１０Ａおよび図１０Ｂを参照すると、ブロッキング酸化物層１１８ａ、窒化物トラップ層１１８ｂ、およびトンネル酸化物層１１８ｃは、共通ソース線領域中のチャネル層１１８ｄを露出させるために開口１３０を通して除去される。ブロッキング酸化物層１１８ａ、窒化物トラップ層１１８ｂ、およびトンネル酸化物層１１８ｃは、当業者に知られている任意の好適な手段によって除去され得る。１つまたは複数の実施形態では、ブロッキング酸化物層１１８ａ、窒化物トラップ層１１８ｂ、およびトンネル酸化物層１１８ｃは、フッ化水素（ＨＦ）およびリン酸（Ｈ３ＰＯ４）エッチングを使用して除去される。図１１Ａおよび図１１Ｂを参照すると、開口１３０は、ポリシリコン層１３２で充填される。ポリシリコン層１３２は、ドープされるかまたはドープされないことがある。いくつかの実施形態では、ポリシリコン層１３２は、ｎ型ドープされたポリシリコン層である。
【0041】
図１２は、処理５０を示し、第２の材料層１１２、たとえば、シリコンゲルマニウムが除去される。第２の材料層１１２は、当業者に知られている任意の好適な手段によって除去され得る。１つまたは複数の実施形態では、第２の材料層１１２は、選択的エッチング、たとえば、選択的湿式エッチングまたは選択的ドライエッチングによって除去される。第２の材料層１１２の除去が、開口１３４を形成する。
【0042】
図１３Ａおよび図１３Ｂを参照すると、ブロッキング酸化物層１１８ａ、窒化物トラップ層１１８ｂ、およびトンネル酸化物層１１８ｃは、領域１３５中のチャネル層１１８ｄを露出させるために開口１３４を通して除去される。ブロッキング酸化物層１１８ａ、窒化物トラップ層１１８ｂ、およびトンネル酸化物層１１８ｃは、当業者に知られている任意の好適な手段によって除去され得る。１つまたは複数の実施形態では、ブロッキング酸化物層１１８ａ、窒化物トラップ層１１８ｂ、およびトンネル酸化物層１１８ｃは、フッ化水素（ＨＦ）およびリン酸（Ｈ３ＰＯ４）エッチングを使用して除去される。
【0043】
図１４Ａおよび図１４Ｂを参照すると、処理５５において、酸化物層１３６が、開口／領域１３５中に共形に堆積される。酸化物層１３６は、当業者に知られている任意の好適な酸化物材料を含み得る。１つまたは複数の実施形態では、酸化物層１３６は酸化ケイ素を含む。「酸化ケイ素」という用語は、酸化物層１３６について説明するために使用され得るが、当業者は、本開示が特定の化学量論に制限されないことを認識されよう。たとえば、「酸化ケイ素」および「二酸化ケイ素」という用語は両方とも、任意の好適な化学量論比でシリコン原子と酸素原子とを有する材料について説明するために使用され得る。同じことが、本開示でリストされる他の材料、たとえば、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、酸化ジルコニウムなどについて当てはまる。
【0044】
処理６０において、低抵抗ワード線が、有利に形成される。１つまたは複数の実施形態では、ワード線が低抵抗材料を含むことが有利であり得る。いくつかの実施形態では、低抵抗材料は、５μΩｃｍから１００μΩｃｍまでの範囲内の抵抗を有する。いくつかの実施形態では、図１５Ａ～図１５Ｃに示されているように、ワード線を凹ませることと、ワード線の凹部分中の低抵抗材料を選択的に成長させることとによって、低抵抗材料が形成され得る。他の実施形態では、図１８Ａ～図１８Ｃに示されているように、金属層を堆積させることと、ワード線領域中のおよび共通ソース線領域中の金属をシリサイド化することとによって、低抵抗材料が形成され得る。
【0045】
図１５Ａを参照すると、ワード線第１の材料層１１０および酸化物層１０４および共通ソース線１３２は、凹領域１２９を形成するために凹まされる。
【0046】
図１５Ｂを参照すると、デバイス１００は、限定はしないが、ＳｉＣｏＮｉ（登録商標）洗浄を含む、当業者に知られている任意の好適な手段を使用して前洗浄される。１つまたは複数の実施形態では、オーミック層１３１ａが、スリット１２８中で凹領域１２９中に堆積される。オーミック層１３１ａは、当業者に知られている任意の好適な手段によって堆積され得る。１つまたは複数の実施形態では、オーミック層１３１ａは、選択的原子層堆積（ＡＬＤ）によって堆積される。オーミック層１３１ａは、当業者に知られている任意の適切な材料を含み得る。１つまたは複数の実施形態では、オーミック層１３１ａは、チタン（Ｔｉ）を含む。オーミック層１３１ａは、任意の好適な厚さを有し得る。たとえば、１つまたは複数の実施形態では、オーミック層１３１ａは、１ｎｍから１０ｎｍまでの範囲内の厚さを有する。いくつかの実施形態では、オーミック層１３１ａは、窒化（ｎｉｔｒｉｄａｔｅ）されたオーミック層１３１ｂを形成するために窒化される。１つまたは複数の実施形態では、オーミック層１３１ａが、チタンを含み、次いで窒化されるとき、窒化されたオーミック層１３１ｂは、窒化チタン（ＴｉＮ）を含む。
【0047】
図１５Ｃを参照すると、低抵抗材料１３３が、スリット１２８中で凹領域１２９中におよび窒化物オーミック層１３１ｂ上に共形に堆積される。低抵抗材料１３３は、当業者に知られている任意の好適な材料を含み得る。１つまたは複数の実施形態では、低抵抗材料１３３は、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、およびニッケル（Ｎｉ）のうちの１つまたは複数を含む。
【0048】
図１６は、方法１０の処理６５を示し、スリット１２８が、絶縁体材料１４４で充填される。絶縁体材料１４４は、当業者に知られている任意の好適な材料であり得る。１つまたは複数の実施形態では、充填されたスリット１２８は、酸化ケイ素、窒化ケイ素、および酸窒化ケイ素のうちの１つまたは複数から選択された絶縁体材料１４４を含む。１つまたは複数の実施形態では、絶縁体材料１４４は酸化ケイ素である。
【0049】
図１７は、方法１０の処理７０を示し、ビット線パッドスタッド１４５が形成される。ビット線スタッド１４５は、当業者に知られている任意の好適な手段によって形成され得る。
【0050】
他の実施形態では、金属層を堆積させることと、ワード線領域中および共通ソース線領域中の金属層をシリサイド化することとによって、低抵抗材料が形成され得る。図１８Ａを参照すると、金属層１４０が、スリット１２８中に共形に堆積される。金属層１４０は、当業者に知られている任意の好適な金属を含み得る。１つまたは複数の実施形態では、金属層１４０は、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、およびルテニウム（Ｒｕ）からなるグループから選択された金属を含む。
【0051】
金属層１４０は、当業者に知られている任意の好適な手段によって堆積され得る。金属層１４０は、任意の好適な厚さを有し得る。１つまたは複数の実施形態では、金属層１４０は、５ｎｍから１５０ｎｍまでの範囲内の、または１０ｎｍから３５ｎｍまでの範囲内の厚さを有する。
【0052】
図１８Ｂを参照すると、金属層１４０は、シリサイド化された金属層１４２を形成するためにアニールされる。アニーリングは、当業者に知られている任意の好適なアニーリングプロセスであり得る。１つまたは複数の実施形態では、金属層１４０は、１秒～６０秒の持続時間の間、不活性雰囲気、たとえば、窒素（Ｎ２）において６００℃から８００℃までの範囲内の温度においてアニールされる。１つまたは複数の実施形態では、シリサイド化された金属層１４２は、金属シリサイドを含む。金属シリサイドは、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、白金シリサイド（ＰｔＳｉ）、タンタルシリサイド（ＴａＳｉ）、およびルテニウムシリサイド（ＲｕＳｉ）のうちの１つまたは複数から選択され得る。
【0053】
図１８Ｃを参照すると、１つまたは複数の実施形態では、未反応である金属層１４０の部分、すなわち、アニーリングを通して金属シリサイドに変換されない金属層１４０の部分が除去される。未反応金属層１４０は、当業者に知られている任意の好適な手段によって除去され得る。１つまたは複数の実施形態では、未反応金属層１４０は、化学的に、たとえば、塩酸（ＨＣｌ）および過酸化水素（Ｈ２Ｏ２）を使って、除去され得る。
【0054】
図１９は、方法１０の動作６５を示し、スリット１２８が、絶縁体材料１４４で充填される。絶縁体材料１４４は、当業者に知られている任意の好適な材料であり得る。１つまたは複数の実施形態では、充填されたスリット１２８は、酸化ケイ素、窒化ケイ素、および酸窒化ケイ素のうちの１つまたは複数から選択された絶縁体材料１４４を含む。１つまたは複数の実施形態では、絶縁体材料１４４は酸化ケイ素である。
【0055】
図２０は、方法１０の処理７０を示し、ビット線パッドスタッド１４５が形成される。ビット線スタッド１４５は、当業者に知られている任意の好適な手段によって形成され得る。
【0056】
図２１は、デバイス１００のトップダウン図を示す。１つまたは複数の実施形態では、充填されたスリット１４４に隣接するワード線１３６の一部分において、低抵抗材料１４６が形成される。ワード線の各レベルが、ワード線接点１４８に電気的に接続される。１つまたは複数の実施形態では、ワード線への信号は、より低い抵抗材料１４６が信号の移送速度の増加に寄与するワード線を通して、移送され得る。
【0057】
図２２は、ワード線（Ｗ／Ｌ）接点が形成される方法１０の処理７５を示す。ワード線接点２２５が、ワード線のうちの１つにおいて終端するために十分な距離でメモリスタック１３０を通って延びる。図示された断面図では、低抵抗層１４６は可視である。低抵抗層１４６は、上記で説明された１つまたは複数の実施形態の方法によって形成される。低抵抗層１４６は、金属シリサイド層を含み得るか、または低抵抗材料を含み得る。
【0058】
１つまたは複数の実施形態では、ワード線接点２２５は、当業者に知られる任意の好適な材料を含むことができる。１つまたは複数の実施形態では、ワード線接点２２５は、金属、金属シリサイド、ポリシリコン、アモルファスシリコン、またはＥＰＩシリコンのうちの１つまたは複数を含む。１つまたは複数の実施形態では、ワード線接点２２５は、接触抵抗を低減するために、Ｎ型ドーパントまたはＰ型ドーパントのいずれかによってドープされる。１つまたは複数の実施形態では、ワード線接点２２５の金属は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、または白金（Ｐｔ）のうちの１つまたは複数から選択される。
【0059】
本開示の追加の実施形態は、図２３に示されているように、説明されたメモリデバイスおよび方法の形成のための処理ツール９００を対象とする。
【0060】
クラスタツール９００は、複数の側面をもつ少なくとも１つの中央移送ステーション９２１、９３１を含む。ロボット９２５、９３５が、中央移送ステーション９２１、９３１内に配置され、ロボットブレードおよびウエハを複数の側面の各々に移動させるように構成される。
【0061】
クラスタツール９００は、中央移送ステーションに接続された、プロセスステーションとも呼ばれる複数の処理チャンバ９０２、９０４、９０６、９０８、９１０、９１２、９１４、９１６、および９１８を備える。様々な処理チャンバは、隣接するプロセスステーションから隔離された別個の処理領域を設ける。処理チャンバは、限定はしないが、前洗浄チャンバと、シリサイド化チャンバと、窒化チャンバと、オーミック層堆積チャンバと、金属堆積チャンバと、アニーリングチャンバと、（１つまたは複数の）移送空間と、ウエハ配向器／ガス抜きチャンバと、低温冷却チャンバと、堆積チャンバと、エッチングチャンバとを含む任意の好適なチャンバであり得る。プロセスチャンバおよび構成要素の特定の配置は、クラスタツールに応じて変動され得、本開示の範囲を限定するものとしてとられるべきではない。
【0062】
いくつかの実施形態では、クラスタツール９００は、シリサイド化チャンバと、窒化チャンバと、オーミック層堆積チャンバと、金属堆積チャンバとを含む。いくつかの実施形態では、クラスタツール９００は、中央移送ステーションに接続された前洗浄チャンバを含む。
【0063】
図２３に示されている実施形態では、ファクトリインターフェース９５０が、クラスタツール９００の前面に接続される。ファクトリインターフェース９５０は、ファクトリインターフェース９５０の前面９５１上にローディングチャンバ９５４とアンローディングチャンバ９５６とを含む。ローディングチャンバ９５４が左側に示されており、アンローディングチャンバ９５６が右側に示されているが、当業者は、これが１つの可能な構成を表すにすぎないことを理解するであろう。
【0064】
ローディングチャンバ９５４およびアンローディングチャンバ９５６のサイズおよび形状は、たとえば、クラスタツール９００中で処理される基板に応じて、変動することができる。図示の実施形態では、ローディングチャンバ９５４およびアンローディングチャンバ９５６はウエハカセットを保持するようにサイズ決定され、複数のウエハがそのカセット内に配置される。
【0065】
ロボット９５２が、ファクトリインターフェース９５０内にあり、ローディングチャンバ９５４とアンローディングチャンバ９５６との間を移動することができる。ロボット９５２は、ファクトリインターフェース９５０を通してローディングチャンバ９５４中のカセットからロードロックチャンバ９６０にウエハを移送することが可能である。ロボット９５２は、ファクトリインターフェース９５０を通してロードロックチャンバ９６２からアンローディングチャンバ９５６中のカセットにウエハを移送することが可能である。当業者によって理解されるように、ファクトリインターフェース９５０は、２つ以上のロボット９５２を有することができる。たとえば、ファクトリインターフェース９５０は、ローディングチャンバ９５４とロードロックチャンバ９６０との間でウエハを移送する第１のロボットと、ロードロック９６２とアンローディングチャンバ９５６との間でウエハを移送する第２のロボットとを有し得る。
【0066】
図示のクラスタツール９００は、第１のセクション９２０と第２のセクション９３０とを有する。第１のセクション９２０は、ロードロックチャンバ９６０、９６２を通してファクトリインターフェース９５０に接続される。第１のセクション９２０は、少なくとも１つのロボット９２５がその中に配置された第１の移送チャンバ９２１を含む。ロボット９２５は、ロボットウエハ移送機構とも呼ばれる。第１の移送チャンバ９２１は、ロードロックチャンバ９６０、９６２、プロセスチャンバ９０２、９０４、９１６、９１８、およびバッファチャンバ９２２、９２４に対して中央に位置する。いくつかの実施形態のロボット９２５は、一度に２つ以上のウエハを独立して移動させることが可能なマルチアームロボットである。いくつかの実施形態では、第１の移送チャンバ９２１は、２つ以上のロボットウエハ移送機構を備える。第１の移送チャンバ９２１中のロボット９２５は、第１の移送チャンバ９２１の周りのチャンバ間でウエハを移動させるように構成される。個々のウエハが、第１のロボット機構の遠位端に位置するウエハ輸送ブレード上に搬送される。
【0067】
第１のセクション９２０中のウエハを処理した後に、ウエハは、パススルーチャンバを通して第２のセクション９３０にパスされ得る。たとえば、チャンバ９２２、９２４は、単方向性または双方向性パススルーチャンバであり得る。パススルーチャンバ９２２、９２４は、たとえば、第２のセクション９３０において処理する前に、ウエハを極低温冷却（ｃｒｙｏ ｃｏｏｌ）するために、または第１のセクション９２０に移動して戻る前に、ウエハ冷却または後処理を可能にするために使用され得る。
【0068】
システムコントローラ９９０が、第１のロボット９２５、第２のロボット９３５、第１の複数の処理チャンバ９０２、９０４、９１６、９１８および第２の複数の処理チャンバ９０６、９０８、９１０、９１２、９１４と通信している。システムコントローラ９９０は、処理チャンバおよびロボットを制御することができる任意の好適な構成要素であり得る。たとえば、システムコントローラ９９０は、中央処理ユニット（ＣＰＵ）９９２と、メモリ９９４と、入出力（Ｉ／Ｏ）９９６と、サポート回路（ｓｕｐｐｏｒｔ ｃｉｒｃｕｉｔ）９９８とを含むコンピュータであり得る。コントローラ９９０は、直接、または特定のプロセスチャンバに関連するコンピュータ（またはコントローラ）を介して、処理ツール９００を制御し、および／またはシステム構成要素をサポートし得る。
【0069】
１つまたは複数の実施形態では、コントローラ９９０は、様々なチャンバおよびサブプロセッサを制御するための産業環境において使用され得る汎用コンピュータプロセッサの任意の形態の１つであり得る。コントローラ９９０のメモリ９９４またはコンピュータ可読媒体は、非一時的メモリ（たとえば、ランダムアクセスメモリ（ＲＡＭ））などの容易に利用可能なメモリ、読取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、光ストレージ媒体（たとえば、コンパクトディスクまたはデジタルビデオディスク）、フラッシュドライブ、あるいはローカルまたは遠隔のデジタルストレージの任意の他の形態のうちの１つまたは複数であり得る。メモリ９９４は、処理ツール９００のパラメータおよび構成要素を制御するためにプロセッサ（ＣＰＵ９９２）によって動作可能である命令セットを保持することができる。
【0070】
サポート回路９９８は、従来の様式でプロセッサをサポートするためにＣＰＵ９９２に結合される。これらの回路は、キャッシュ、電源、クロック回路、入出力回路およびサブシステムなどを含む。１つまたは複数のプロセスが、プロセッサによって実行されたまたは呼び出されたとき、プロセッサに本明細書で説明される様式で処理ツール９００または個々の処理ユニットの動作を制御させるソフトウェアルーチンとして、メモリ９９４に記憶され得る。ソフトウェアルーチンはまた、ＣＰＵ９９２によって制御されているハードウェアから遠隔に位置する第２のＣＰＵ（図示せず）によって、記憶および／または実行され得る。
【0071】
また、本開示のプロセスおよび方法の一部または全部が、ハードウェアで実施され得る。したがって、プロセスは、ソフトウェアで実装され、コンピュータシステムを使用して、たとえば、特定用途向け集積回路または他のタイプのハードウェア実施態様としての、あるいはソフトウェアとハードウェアとの組合せとしてのハードウェアで実行され得る。ソフトウェアルーチンは、プロセッサによって実行されたとき、汎用コンピュータを、プロセスが実施されるようにチャンバ動作を制御する特定目的コンピュータ（コントローラ）に変換する。
【0072】
いくつかの実施形態では、コントローラ９９０は、方法を実施するために個々のプロセスまたはサブプロセスを実行するための１つまたは複数の構成を有する。コントローラ９９０は、方法の機能を実施するために中間構成要素に接続され、中間構成要素を動作させるように構成され得る。たとえば、コントローラ９９０は、シリサイド化チャンバに接続され、シリサイド化チャンバを制御するように構成され得る。
【0073】
プロセスは、概して、プロセッサによって実行されたとき、プロセスチャンバに本開示のプロセスを実施させるソフトウェアルーチンとして、システムコントローラ９９０のメモリに記憶され得る。ソフトウェアルーチンはまた、プロセッサによって制御されているハードウェアから遠隔に位置する第２のプロセッサ（図示せず）によって、記憶および／または実行され得る。また、本開示の方法の一部または全部が、ハードウェアで実施され得る。したがって、プロセスは、ソフトウェアで実装され、コンピュータシステムを使用して、たとえば、特定用途向け集積回路または他のタイプのハードウェア実施態様としての、あるいはソフトウェアとハードウェアとの組合せとしてのハードウェアで実行され得る。ソフトウェアルーチンは、プロセッサによって実行されたとき、汎用コンピュータを、プロセスが実施されるようにチャンバ動作を制御する特定目的コンピュータ（コントローラ）に変換する。
【0074】
１つまたは複数の実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを備える中央移送ステーションと、複数のプロセスステーションであって、各プロセスステーションが、中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を設け、複数のプロセスステーションが、前洗浄チャンバ、シリサイド化チャンバ、窒化チャンバ、オーミック層堆積チャンバ、金属堆積チャンバ、およびアニーリングチャンバのうちの１つまたは複数を備える、複数のプロセスステーションと、中央移送ステーションと複数のプロセスステーションとに接続されたコントローラであって、プロセスステーション間でウエハを移動させるためにロボットをアクティブにすることと、プロセスステーションの各々において発生するプロセスを制御することとを行うように構成された、コントローラとを備える。
【0075】
本明細書で説明される材料および方法について説明する文脈において（特に、以下の特許請求の範囲の文脈において）、「１つの（ａ）」および「１つの（ａｎ）」ならびに「その（ｔｈｅ）」という用語と、類似の指示物の使用は、本明細書で別段に示されていない限り、または文脈によって明確に否定されていない限り、単数と複数の両方をカバーすると解釈されるべきである。本明細書における値の範囲の具陳は、本明細書で別段に示されていない限り、範囲内に入る各別個の値を個々に指す略記法として働くことを意図するにすぎず、各個別の値は、本明細書で個々に具陳されているかのように本明細書に組み込まれる。本明細書で説明されるすべての方法は、本明細書で別段に示されていない限り、またはさもなければ文脈によって明確に否定されていない限り、任意の好適な順序で実施され得る。本明細書で提供される任意のおよびすべての例または例示的な言葉（たとえば、「など（ｓｕｃｈ ａｓ）」）の使用は、単に、材料および方法をより良く説明することが意図されており、別段に主張されない限り、範囲に限定を課さない。本明細書中の言葉は、主張されていない要素を、開示された材料および方法の実践にとって必須のものとして示すものとして解釈されるべきではない。
【0076】
本明細書全体にわたる、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｃｅｒｔａｉｎ ｅｍｂｏｄｉｍｅｎｔｓ）」、「１つまたは複数の実施形態（ｏｎｅ ｏｒ ｍｏｒｅ ｅｍｂｏｄｉｍｅｎｔｓ）」または「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への言及は、その実施形態に関して説明される特定の特徴、構造、材料、または特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたる様々な箇所における「１つまたは複数の実施形態では（ｉｎ ｏｎｅ ｏｒ ｍｏｒｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、「いくつかの実施形態では（ｉｎ ｃｅｒｔａｉｎ ｅｍｂｏｄｉｍｅｎｔｓ）」または「一実施形態では（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」などの句の出現は、必ずしも本開示の同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、材料、または特性が、１つまたは複数の実施形態において任意の好適な様式で組み合わせられ得る。
【0077】
本明細書の開示は、特定の実施形態を参照しながら説明されているが、これらの実施形態は、本開示の原理および適用例を示すにすぎないことを理解されたい。本開示の趣旨および範囲から逸脱することなく、本開示の方法および装置に対して様々な修正および変形が行われ得ることが、当業者には明らかであろう。したがって、本開示は、添付の特許請求の範囲およびそれらの等価物の範囲内にある修正および変形を含むものとする。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図15C】
【図16】
【図17】
【図18A】
【図18B】
【図18C】
【図19】
【図20】
【図21】
【図22】
【図23】
【国際調査報告】