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特表2024-519856埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタならびにそれらの方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-21
(54)【発明の名称】埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタならびにそれらの方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20240514BHJP
H01L 29/06 20060101ALI20240514BHJP
【ＦＩ】
H01L29/80 H
H01L29/06 301F
H01L29/80 L
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023571552
(86)(22)【出願日】2022-03-02
(85)【翻訳文提出日】2024-01-17
(86)【国際出願番号】 US2022018489
(87)【国際公開番号】W WO2022245417
(87)【国際公開日】2022-11-24
(31)【優先権主張番号】17/321,963
(32)【優先日】2021-05-17
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【氏名又は名称】上杉 浩
(74)【代理人】
【識別番号】100120525
【弁理士】
【氏名又は名称】近藤 直樹
(74)【代理人】
【識別番号】100139712
【弁理士】
【氏名又は名称】那須 威夫
(74)【代理人】
【識別番号】100141553
【弁理士】
【氏名又は名称】鈴木 信彦
(72)【発明者】
【氏名】スミス ジュニア トーマス ジェイ
(72)【発明者】
【氏名】スリラム サプタリシ
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GD01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ05
5F102GJ10
5F102GK04
5F102GL04
5F102GL07
5F102GM04
5F102GQ01
5F102GR08
5F102GR12
5F102GS04
5F102GS06
5F102GS09
5F102GT03
5F102GV06
5F102GV07
5F102GV08
5F102HC01
5F102HC07
5F102HC11
5F102HC16
5F102HC21
(57)【要約】
ラグを低減するための装置は、基板と、ＩＩＩ族窒化物バリア層と、ＩＩＩ族窒化物バリア層に電気的に結合されているソースと、ＩＩＩ族窒化物バリア層上のゲートと、ＩＩＩ族窒化物バリア層に電気的に結合されているドレインと、ＩＩＩ族窒化物バリア層にまたはＩＩＩ族窒化物バリア層の下方に配置されているｐ領域と、ゲートのゲート電圧を制御するように構成されているゲート制御回路とを含む。付加的に、ｐ領域の少なくとも一部分は、垂直方向において、ソース、ゲート、およびゲートとドレインとの間の領域のうちの少なくとも１つの下方に配置されている。
【特許請求の範囲】
【請求項1】
装置であって、基板と、
ＩＩＩ族窒化物バリア層と、
前記ＩＩＩ族窒化物バリア層に電気的に結合されているソースと、
前記ＩＩＩ族窒化物バリア層上のゲートと、
前記ＩＩＩ族窒化物バリア層に電気的に結合されているドレインと、
前記ＩＩＩ族窒化物バリア層にまたは前記ＩＩＩ族窒化物バリア層の下方に配置されているｐ領域と、
前記ゲートのゲート電圧を制御するように構成されているゲート制御回路とを備え、
前記ｐ領域の少なくとも一部分は、垂直方向において、前記ソース、前記ゲート、および前記ゲートと前記ドレインとの間の領域のうちの少なくとも１つの下方に配置されている、装置。
【請求項2】
前記ゲート制御回路は、負ゲート電圧を低減するように構成されている、請求項１に記載の装置。
【請求項3】
前記ｐ領域は、前記ゲート制御回路とともに、ドレインラグトラッピングを低減すること、および、ゲートラグトラッピングを低減することのうちの少なくとも１つを行うように構成されている、請求項１に記載の装置。
【請求項4】
入力整合回路をさらに備え、前記ゲート制御回路は、前記入力整合回路と前記ゲートとの間に接続されている、請求項１に記載の装置。
【請求項5】
前記ゲート制御回路は、前記ゲートにおけるピーク負ゲート電圧を制限するように構成されている、請求項１に記載の装置。
【請求項6】
前記ゲート制御回路は、前記ゲートにおけるピーク負ゲート電圧が－８Ｖを下回って降下することを妨げるように構成されている、請求項１に記載の装置。
【請求項7】
前記ゲート制御回路は、電圧依存入力静電容量を補償するように構成されているダイオードベース回路を含む、請求項１に記載の装置。
【請求項8】
前記ゲート制御回路は、ドレインラグトラッピングを低減すること、および、ゲートラグトラッピングを低減することのうちの少なくとも１つを行うために、電圧依存入力静電容量を補償するように構成されているダイオードベース回路を含む、請求項１に記載の装置。
【請求項9】
前記ゲート制御回路は、第２高調波短絡回路を含む、請求項１に記載の装置。
【請求項10】
前記ゲート制御回路は、ピーク負ゲート電圧を制限するようにチューニングおよび構成されている第２高調波短絡回路を含む、請求項１に記載の装置。
【請求項11】
前記ゲート制御回路は、負ゲート電圧を低減し、以て、ゲートラグトラッピング効果を低減および／または制限するように構成されている、請求項１に記載の装置。
【請求項12】
前記ｐ領域は、前記ゲート制御回路とともに、ドレインラグを低減すること、および、ゲートラグを低減することのうちの少なくとも１つを行うように構成されている、請求項１に記載の装置。
【請求項13】
前記ゲート制御回路は、ゲート電圧がより高い負電圧値に達するのを抑制するために、前記ゲートにおける前記ゲート電圧の波形を成形するように構成されている、請求項１に記載の装置。
【請求項14】
前記ゲート制御回路は、ピーク負ゲートを制限するように構成されている、請求項１に記載の装置。
【請求項15】
前記ゲート制御回路は、トランジスタの静電容量の関数としての見掛け上の静電容量を有して構成されている、請求項１に記載の装置。
【請求項16】
前記基板上のＩＩＩ族窒化物バッファ層をさらに備え、前記ＩＩＩ族窒化物バリア層は、前記ＩＩＩ族窒化物バッファ層上に配置され、前記ＩＩＩ族窒化物バリア層は、前記ＩＩＩ族窒化物バッファ層のバンドギャップよりも高いバンドギャップを含む、請求項１に記載の装置。
【請求項17】
前記基板上のＩＩＩ族窒化物バックバリア層と、前記ＩＩＩ族窒化物バックバリア層上のＩＩＩ族窒化物チャネル層であって、前記ＩＩＩ族窒化物バリア層は、前記ＩＩＩ族窒化物チャネル層上にあり、前記ＩＩＩ族窒化物バリア層は、前記ＩＩＩ族窒化物チャネル層のバンドギャップよりも高いバンドギャップを含む、ＩＩＩ族窒化物チャネル層とをさらに備える、請求項１に記載の装置。
【請求項18】
前記基板のソース側の一部に前記ｐ領域がなく、前記基板のドレイン側の一部に前記ｐ領域がない、請求項１に記載の装置。
【請求項19】
前記基板の一部分は、垂直方向において前記ソースの下方に位置する前記ｐ領域を含み、前記基板の別の部分は、垂直方向において前記ソースの下方に位置する前記ｐ領域を含まない、請求項１に記載の装置。
【請求項20】
前記基板は、垂直方向において前記ソースの下方に位置する前記ｐ領域を含まず、前記基板は、垂直方向において前記ドレインの下方に位置する前記ｐ領域を含まない、請求項１に記載の装置。
【請求項21】
前記ｐ領域は、前記ｐ領域のいずれの部分も垂直方向において前記ドレインの下方に位置しないように構造化および配置される、請求項１に記載の装置。
【請求項22】
前記ゲートに電気的に接続される前記ｐ領域への接続をさらに備える、請求項１に記載の装置。
【請求項23】
フィールドプレートをさらに備え、前記ｐ領域が注入される、請求項１に記載の装置。
【請求項24】
フィールドプレートをさらに備え、前記フィールドプレートは、前記ソースに電気的に結合される、請求項１に記載の装置。
【請求項25】
前記ｐ領域は、前記ｐ領域が垂直方向において前記ソースおよび前記ドレインを通り越した領域の下方に位置しないように、前記ＩＩＩ族窒化物バリア層に平行に限られた長さだけ延在するように構造化および配置される、請求項２４に記載の装置。
【請求項26】
前記ｐ領域は、前記ゲートの下に、前記ゲートの長さにわたって配置され、前記ソースおよび前記ドレインに向かって延在する、請求項１に記載の装置。
【請求項27】
距離ＬＧＰＳは、前記ソース側の前記ゲートの下側コーナから前記ソースに向かっての、前記ｐ領域の一部分の長さを定義し、距離ＬＧＰＤは、前記ドレイン側の前記ゲートの下側コーナから前記ドレインに向かっての、前記ｐ領域の一部分の長さを定義し、
前記距離ＬＧＰＳは、前記距離ＬＧＰＤよりも大きい、請求項１に記載の装置。
【請求項28】
前記ｐ領域は、前記ソースに向かって延在するが、垂直方向において前記ソースに重ならない、請求項１に記載の装置。
【請求項29】
前記ｐ領域は、垂直方向において前記ソースに重なる、請求項１に記載の装置。
【請求項30】
前記ｐ領域は、前記ドレインに向かって延在するが、垂直方向において前記ドレインに重ならない、請求項１に記載の装置。
【請求項31】
前記ｐ領域は、垂直方向において前記ドレインに重なる、請求項１に記載の装置。
【請求項32】
前記ｐ領域は、前記ゲートに電気的に接続される、請求項１に記載の装置。
【請求項33】
前記ｐ領域は、直接的な電気接続を含まない、請求項１に記載の装置。
【請求項34】
前記ｐ領域は、前記ソースに電気的に接続される、請求項１に記載の装置。
【請求項35】
デバイスを作成する方法であって、基板を提供することと、
ＩＩＩ族窒化物バリア層を提供することと、
前記ＩＩＩ族窒化物バリア層にソースを電気的に結合することと、
前記ＩＩＩ族窒化物バリア層上にゲートを配置することと、
前記ＩＩＩ族窒化物バリア層にドレインを電気的に結合することと、
前記ゲートのゲート電圧を制御するために、前記ゲートにゲート制御回路を電気的に結合することと、
前記ＩＩＩ族窒化物バリア層にまたは前記ＩＩＩ族窒化物バリア層の下方に配置されているｐ領域を提供することとを含み、
前記ｐ領域の少なくとも一部分は、垂直方向において、前記ソース、前記ゲート、および前記ゲートと前記ドレインとの間の領域のうちの少なくとも１つの下方に配置されている、方法。
【請求項36】
前記ゲート制御回路は、負ゲート電圧を低減するように構成されている、請求項３５に記載の方法。
【請求項37】
前記ｐ領域は、前記ゲート制御回路とともに、ドレインラグトラッピングを低減すること、および、ゲートラグトラッピングを低減することのうちの少なくとも１つを行うように構成されている、請求項３５に記載の方法。
【請求項38】
前記ゲート制御回路に入力整合回路を電気的に結合することと、前記ゲートに前記ゲート制御回路を電気的に結合することとをさらに含む、請求項３５に記載の方法。
【請求項39】
前記ゲート制御回路は、前記ゲートにおけるピーク負ゲート電圧を制限するように構成されている、請求項３５に記載の方法。
【請求項40】
前記ゲート制御回路は、前記ゲートにおけるピーク負ゲート電圧が－８Ｖを下回って降下することを妨げるように構成されている、請求項３５に記載の方法。
【請求項41】
前記ゲート制御回路は、電圧依存入力静電容量を補償するように構成されているダイオードベース回路を含む、請求項３５に記載の方法。
【請求項42】
前記ゲート制御回路は、ドレインラグトラッピングを低減すること、および、ゲートラグトラッピングを低減することのうちの少なくとも１つを行うために、電圧依存入力静電容量を補償するように構成されているダイオードベース回路を含む、請求項３５に記載の方法。
【請求項43】
前記ゲート制御回路は、第２高調波短絡回路を含む、請求項３５に記載の方法。
【請求項44】
前記ゲート制御回路は、ピーク負ゲートを制限するようにチューニングおよび構成されている第２高調波短絡回路を含む、請求項３５に記載の方法。
【請求項45】
前記ゲート制御回路は、負ゲート電圧を低減し、以て、ゲートラグトラッピング効果を低減および／または制限するように構成されている、請求項３５に記載の方法。
【請求項46】
前記ｐ領域は、前記ゲート制御回路とともに、ドレインラグを低減すること、および、ゲートラグを低減することのうちの少なくとも１つを行うように構成されている、請求項３５に記載の方法。
【請求項47】
前記ゲート制御回路は、ゲート電圧がより高い負電圧値に達するのを抑制するために、前記ゲートにおける前記ゲート電圧の波形を成形するように構成されている、請求項３５に記載の方法。
【請求項48】
前記ゲート制御回路は、ピーク負ゲート電圧を制限するように構成されている、請求項３５に記載の方法。
【請求項49】
前記ゲート制御回路は、トランジスタの静電容量の関数としての見掛け上の静電容量を有して構成されている、請求項３５に記載の方法。
【請求項50】
前記基板上にＩＩＩ族窒化物バッファ層を提供することと、前記ＩＩＩ族窒化物バッファ層上にＩＩＩ族窒化物バリア層を提供することであって、前記ＩＩＩ族窒化物バリア層は、前記ＩＩＩ族窒化物バッファ層のバンドギャップよりも高いバンドギャップを含む、ＩＩＩ族窒化物バリア層を提供することとをさらに含む、請求項３５に記載のデバイスを作成する方法。
【請求項51】
前記基板上にＩＩＩ族窒化物バックバリア層を提供することと、前記ＩＩＩ族窒化物バックバリア層上にＩＩＩ族窒化物チャネル層を提供することであって、前記ＩＩＩ族窒化物バリア層は、前記ＩＩＩ族窒化物チャネル層上にあり、前記ＩＩＩ族窒化物バリア層は、前記ＩＩＩ族窒化物チャネル層のバンドギャップよりも高いバンドギャップを含む、ＩＩＩ族窒化物チャネル層を提供することとをさらに含む、請求項３５に記載のデバイスを作成する方法。
【請求項52】
前記基板のソース側の一部に前記ｐ領域がなく、前記基板のドレイン側の一部に前記ｐ領域がない、請求項３５に記載のデバイスを作成する方法。
【請求項53】
前記基板の一部分は、垂直方向において前記ソースの下方に位置する前記ｐ領域を含み、前記基板の別の部分は、垂直方向において前記ソースの下方に位置する前記ｐ領域を含まない、請求項３５に記載のデバイスを作成する方法。
【請求項54】
前記基板は、垂直方向において前記ソースの下方に位置する前記ｐ領域を含まず、前記基板は、垂直方向において前記ドレインの下方に位置する前記ｐ領域を含まない、請求項３５に記載のデバイスを作成する方法。
【請求項55】
前記ｐ領域のいずれの部分も垂直方向において前記ドレインの下方に位置しないように、前記ｐ領域を形成することをさらに含む、請求項３５に記載のデバイスを作成する方法。
【請求項56】
前記ゲートに電気的に接続される前記ｐ領域への接続を形成することをさらに含む、請求項３５に記載のデバイスを作成する方法。
【請求項57】
前記ｐ領域を注入することをさらに含む、請求項３５に記載のデバイスを作成する方法。
【請求項58】
フィールドプレートを提供することをさらに含む、請求項３５に記載のデバイスを作成する方法。
【請求項59】
フィールドプレートを提供することをさらに含み、前記フィールドプレートは、前記ソースに電気的に結合される、請求項３５に記載のデバイスを作成する方法。
【請求項60】
前記ｐ領域は、前記ｐ領域が垂直方向において前記ソースおよび前記ドレインを通り越した領域の下方に位置しないように、前記ＩＩＩ族窒化物バリア層に平行に限られた長さだけ延在するように構造化および配置される、請求項５９に記載のデバイスを作成する方法。
【請求項61】
前記ｐ領域は、前記ゲートの下に、前記ゲートの長さにわたって配置され、前記ソースおよび前記ドレインに向かって延在する、請求項３５に記載のデバイスを作成する方法。
【請求項62】
距離ＬＧＰＳは、前記ソース側の前記ゲートの下側コーナから前記ソースに向かっての、前記ｐ領域の一部分の長さを定義し、距離ＬＧＰＤは、前記ドレイン側の前記ゲートの下側コーナから前記ドレインに向かっての、前記ｐ領域の一部分の長さを定義し、
前記距離ＬＧＰＳは、前記距離ＬＧＰＤよりも大きい、請求項３５に記載のデバイスを作成する方法。
【請求項63】
前記ｐ領域は、前記ソースに向かって延在するが、垂直方向において前記ソースに重ならない、請求項３５に記載のデバイスを作成する方法。
【請求項64】
前記ｐ領域は、垂直方向において前記ソースに重なる、請求項３５に記載のデバイスを作成する方法。
【請求項65】
前記ｐ領域は、前記ドレインに向かって延在するが、垂直方向において前記ドレインに重ならない、請求項３５に記載のデバイスを作成する方法。
【請求項66】
前記ｐ領域は、垂直方向において前記ドレインに重なる、請求項３５に記載のデバイスを作成する方法。
【請求項67】
前記ｐ領域は、前記ゲートに電気的に接続される、請求項３５に記載のデバイスを作成する方法。
【請求項68】
前記ゲートは、任意の外部回路または電圧に電気的に接続される、請求項３５に記載のデバイスを作成する方法。
【請求項69】
前記ｐ領域は、直接的な電気接続を含まない、請求項３５に記載のデバイスを作成する方法。
【請求項70】
前記ｐ領域は、前記ソースに電気的に接続される、請求項３５に記載のデバイスを作成する方法。
【発明の詳細な説明】
【技術分野】
【0001】
連邦政府による資金提供を受けた研究開発の記載
本発明は、国防総省に関する契約番号Ｎ０００１６４－１９－Ｃ－ＷＰ５０を受けた連邦政府による資金提供を受けた研究および開発に関する。本発明は、米国政府支援を受けて成された。米国政府は本発明において一定の権利を有する。
本発明は、国防総省に関する契約番号Ｎ０００１６４－１９－Ｃ－ＷＰ５０を受けた連邦政府による資金提供を受けた研究および開発に関する。本発明は、米国政府支援を受けて成された。米国政府は本発明において一定の権利を有する。
【0002】
本開示は、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタならびにそれらの方法に関する。本開示はさらに、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタに関する。本開示はさらに、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタを実施し、作成し、および／またはそれらと関連付けられる方法に関する。本開示は、マイクロ電子デバイスに関し、より詳細には、ラグを低減する埋め込みＰ型層を有する回路および窒化ガリウム高電子移動度トランジスタに関する。本開示はまた、マイクロ電子デバイスを実施するプロセスにも関し、より詳細には、ラグを低減する埋め込みＰ型層を有する回路および窒化ガリウム高電子移動度トランジスタを実施するプロセスにも関する。
【背景技術】
【0003】
ＩＩＩ族窒化物ベースのまたは窒化ガリウム（ＧａＮ）ベースの高電子移動度トランジスタ（ＨＥＭＴ）は、ディスクリートとＭＭＩＣ（モノリシックマイクロ波集積回路）形態の両方における、高電力無線周波数（ＲＦ）用途にとって非常に有望な候補である。現行のＧａＮ ＨＥＭＴ設計は、所望のブレークダウンを達成するためのトラップを含むバッファ層を使用する。しかしながら、これらのトラップは、性能に悪影響を及ぼすメモリ効果を引き起こす。特に、これらの設計は、「ラグ効果」とよばれるものと関連付けられるいくらかのトラッピングを示す。
【0004】
したがって、ＩＩＩ族窒化物ＨＥＭＴにおけるラグ効果および／または他の否定的な性能上の問題に対処し、そのようなデバイスの性能を向上させるためのソリューションが必要とされている。
【発明の概要】
【0005】
１つの態様は、装置であって、基板と、ＩＩＩ族窒化物バリア層と、ＩＩＩ族窒化物バリア層に電気的に結合されているソースと、ＩＩＩ族窒化物バリア層上のゲートと、ＩＩＩ族窒化物バリア層に電気的に結合されているドレインと、ＩＩＩ族窒化物バリア層にまたはＩＩＩ族窒化物バリア層の下方に配置されているｐ領域と、ゲートのゲート電圧を制御するように構成されているゲート制御回路とを含み、ｐ領域の少なくとも一部分は、垂直方向において、ソース、ゲート、およびゲートとドレインとの間の領域のうちの少なくとも１つの下方に配置されている、装置を含む。
【0006】
１つの態様は、デバイスを作成する方法であって、基板を提供することと、ＩＩＩ族窒化物バリア層を提供することと、ＩＩＩ族窒化物バリア層にソースを電気的に結合することと、ＩＩＩ族窒化物バリア層上にゲートを配置することと、ＩＩＩ族窒化物バリア層にドレインを電気的に結合することと、ゲートのゲート電圧を制御するために、ゲートにゲート制御回路を電気的に結合することと、ＩＩＩ族窒化物バリア層にまたはＩＩＩ族窒化物バリア層の下方に配置されるｐ領域を提供することとを含み、ｐ領域の少なくとも一部分は、垂直方向において、ソース、ゲート、およびゲートとドレインとの間の領域のうちの少なくとも１つの下方に配置されている、方法を含む。
【0007】
１つの一般的な態様は、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタを含む。
【0008】
１つの一般的な態様は、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタと関連付けられる方法を含む。
【0009】
１つの一般的な態様は、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタを実施する方法を含む。
【0010】
１つの一般的な態様は、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタを作成する方法を含む。
【0011】
本開示の追加の特徴、利点、および態様が、以下の詳細な説明、図面、および特許請求の範囲に記載され得、それらの考察から明らかになり得る。その上、上記の本開示の概要と以下の詳細な説明は両方とも例示であり、特許請求されているものとしての本開示の範囲を限定することなく、さらなる説明を提供するように意図されていることを理解されたい。
【0012】
本開示のさらなる理解を与えるために含まれており、本明細書に組み込まれるとともにその一部を構成する添付の図面は、本開示の態様を示し、詳細な説明とともに、本開示の原理を説明する役割を果たす。本開示および本開示を実践することができる様々な方法の基本的な理解に必要であり得る分を超えて、本開示の構造的詳細を示すことは企図されていない。
【図面の簡単な説明】
【0013】
【図1】本開示の一態様によるトランジスタパッケージの概略回路図である。
【図6】本開示によるトランジスタの１つの態様の断面図である。
【図9】本開示の一態様による複数のユニットセルトランジスタを含み得る半導体デバイスを示す図である。
【図11】本開示によるトランジスタの別の態様の断面図である。
【図12】本開示によるトランジスタの別の態様の断面図である。
【図13】本開示によるトランジスタの別の態様の断面図である。
【図14】本開示によるトランジスタの別の態様の断面図である。
【図15】本開示によるトランジスタを作成するためのプロセスを示す図である。
【図16】本開示によるトランジスタの別の態様の断面図である。
【図17】本開示のゲート制御回路を実施しない、時間に対するトランジスタパッケージのシミュレートされたゲート電圧を示す図である。
【発明を実施するための形態】
【0014】
本開示の態様ならびにその様々な特徴および利点が、非限定的な態様および例を参照することによってより十分に説明される。当該態様および例は、添付の図面に記載および／または図解され、以下の説明において詳述される。図面に示されている特徴は必ずしも原寸に比例して描かれてはおらず、１つの態様の特徴は、たとえ本明細書において明示的に記載されていない場合であっても、当業者が理解するように他の態様によって利用されてもよいことに留意されたい。周知の構成要素および処理技法の記述は、本開示の態様を不必要にあいまいにしないように、省かれている場合がある。本明細書において使用されている例は、本開示が実践され得る方法の理解を促進し、さらに当業者が本開示の態様を実践することを可能にするようにのみ意図されている。したがって、本明細書における例および態様は、本開示の範囲を限定するものとして解釈されるべきではなく、本開示の範囲は、添付の特許請求の範囲および適用法令によってのみ規定される。その上、同様の参照番号は、図面のいくつかのビュー全体を通じて、および、開示されている種々の態様において、同様の部分を表すことに留意されたい。
【0015】
本明細書では、第１、第２などの用語を使用して様々な要素を説明する場合があるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。たとえば、本開示の範囲から逸脱することなく、第１の要素が第２の要素と称されてもよく、同様に、第２の要素が第１の要素と称されてもよい。本明細書において使用される場合、「および／または」という用語は、関連して列挙されている項目のうちの１つまたは複数から成るあらゆる組合せを含む。
【0016】
層、領域、または基板などの要素が別の要素の「上に接して（ｏｎ）」いるかまたは「上に接するまで（ｏｎｔｏ）」延在しているものとして参照されている場合、要素は、その別の要素の直上にあるかまたはその直上へと延在し得るか、または、介在する要素が存在してもよい。対照的に、要素が別の要素の「直上に接して（ｄｉｒｅｃｔｌｙ ｏｎ）」いるかまたは「直上に接するまで（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延在しているものとして参照されている場合、介在する要素は存在しない。同様に、層、領域、または基板などの要素が別の要素の「上（ｏｖｅｒ）」にあるかまたは「上」に延在しているものとして参照されている場合、要素は、その別の要素の直上にあるかまたはその直上へと延在し得るか、または、介在する要素が存在してもよい。対照的に、要素が別の要素の「直上（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」にあるかまたは「直上」に延在しているものとして参照されている場合、介在する要素は存在しない。要素が別の要素に「接続されている（ｃｏｎｎｅｃｔｅｄ）」か、または「結合されている（ｃｏｕｐｌｅｄ）」ものとして参照されている場合、要素は、別の要素に直接的に接続もしくは結合され得、または、介在する要素が存在してもよい。対照的に、要素が別の要素に「直接的に接続されている」または「直接的に結合されている」ものとして参照されている場合、介在する要素は存在しない。
【0017】
「下方（ｂｅｌｏｗ）」もしくは「上方（ａｂｏｖｅ）」または「上側（ｕｐｐｅｒ）」もしくは「下側（ｌｏｗｅｒ）」または「水平（ｈｏｒｉｚｏｎｔａｌ）」もしくは「垂直（ｖｅｒｔｉｃａｌ）」などの相対語が、図面に示されているものとしての１つの要素、層、または領域と、別の要素、層、または領域との関係を説明するために、本明細書において使用されている場合がある。これらの用語および上述した用語は、添付の図面に示されている向きに加えて、デバイスの異なる向きを包含することを意図していることが理解されよう。
【0018】
本明細書において使用される用語は特定の態様を説明することのみを目的とするものであり、本開示の限定であるようには意図されない。本明細書において使用される場合、単数形「１つの」（ａ、ａｎ）および「その」（ｔｈｅ）は、別途文脈が明確に指示していない限り、複数形も含むように意図される。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書において使用されている場合、記載されている特徴、整数、ステップ、動作、要素、および／または構成要素が存在することを指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそのグループが存在することまたは追加されることを除外するものではないことがさらに理解されよう。
【0019】
別途規定されない限り、本明細書において使用されるすべての用語（技術用語および科学用語を含む）は、本開示が属する分野の当業者によって一般的に理解されているものと同じ意味を有する。本明細書において称されている用語は、本明細書および関連技術の文脈におけるそれらの意味と一致する意味を有するものとして解釈されるべきであり、本明細書において明示的にそのように規定されていない限り、理想化されたまたは過度に形式的な意味において解釈されるものではない。
【0020】
構造のタイプに加えて、トランジスタがそれから形成される半導体材料の特性も、動作パラメータに影響を及ぼす可能性がある。トランジスタの動作パラメータに影響を及ぼす特性のうち、電子移動度、飽和電子ドリフト速度、絶縁破壊電界、および熱伝導率が、トランジスタの高周波および高電力特性に影響を及ぼし得る。
【0021】
電子移動度は、電界の存在下で電子がその飽和速度までどれだけ迅速に加速されるかの測度である。過去においては、より低い電界でより多くの電流が発現され、結果として電界が印加されたときに応答時間がより早くなるため、より高電子移動度を有する半導体材料が選好された。飽和電子ドリフト速度は、電子が半導体材料内で得ることができる最大速度である。より高い速度は、ソースからドレインまでの時間がより短いということになるため、飽和電子ドリフト速度がより高い材料が、高周波用途にとって選好される。
【0022】
絶縁破壊電界は、ショットキー接合の絶縁破壊およびデバイスのゲートを通る電流が突然に増大する電界強度である。一般的に、所与の寸法の材料によってより大きい電界がサポートされ得るため、高い絶縁破壊電界が、高電力、高周波トランジスタにとって選好される。より小さい電界よりも、より大きい電界によって、電子をより迅速に加速することができるため、より大きい電界が、より高速の過渡を可能にする。
【0023】
熱伝導率は、半導体材料が熱を放散させる能力である。典型的な動作においては、すべてのトランジスタが熱を生成する。同様に、高電力および高周波トランジスタは、通常、小信号トランジスタよりも大量の熱を生成する。半導体材料の温度が増大すると、一般的に、接合漏れ電流が増大し、温度の増大とともにキャリア移動度が低減することに起因して、一般に、電界効果トランジスタを通る電流は低減する。したがって、半導体から熱が放散される場合、材料はより低い温度に留まり、より低い漏れ電流でより大きい電流を搬送することが可能である。
【0024】
本開示は、外因性半導体と真性半導体の両方を含む。真性半導体は、ドープされていない（純粋）。外因性半導体は、ドープされており、これは、熱平衡時の半導体の電子および正孔担体濃度を変化させるために化学物質が導入されていることを意味する。ｐ型とｎ型の両方の半導体が開示されており、ｐ型は、電子濃度よりも大きい正孔濃度を有し、ｎ型は、正孔濃度よりも大きい電子濃度を有する。
【0025】
炭化ケイ素（ＳｉＣ）は、優れた物理的および電子的特性を有し、これによって、理論上は、ケイ素（Ｓｉ）またはガリウムヒ素（ＧａＡｓ）基板から製造されるデバイスよりも高い温度、より高い電力、およびより高い周波数において動作することができる電子デバイスを製造することが可能であるはずである。約４×Ｅ６Ｖ／ｃｍの高い絶縁破壊電界、約２．０×Ｅ７ｃｍ／ｓｅｃの高い飽和電子ドリフト速度、約４．９Ｗ／ｃｍ－°Ｋの高い熱伝導率が、ＳｉＣが高周波および高電力用途に適することを示す。いくつかの態様において、本開示のトランジスタは、Ｓｉ、ＧａＡｓまたは他の適切な基板を備える。
【0026】
ＧａＮベースのＨＥＭＴは、ディスクリートとＭＭＩＣ形態の両方における、高電力ＲＦ用途にとって非常に有望な候補である。ＧａＮ ＨＥＭＴ設計は、所望のブレークダウンを達成するためのトラップを含むバッファ層を使用し得る。しかしながら、これらのトラップは、性能に悪影響を及ぼすメモリ効果を引き起こす場合がある。この制限を克服するために、埋め込みｐ層を有する構造を利用して、最小のトラッピングでブレークダウンを得ることを可能にすることができる。これらのデバイスは、ドレインラグ効果およびその効果と関連付けられるトラッピングの部分の減少および／または排除を示す。しかしながら、それらは依然として、特に高い負ゲート電圧における「ゲートラグ効果」とよばれるものと関連付けられるいくらかのトラッピングを示す。
【0027】
特に、本開示によれば、埋め込みｐ層を使用する構造が、ＧａＮ ＨＥＭＴにおけるトラッピングを低減するために利用され得る。これらは、ドレインラグに関連するトラッピングを低減および／または排除すること、ならびに、また、ゲート上の約－８Ｖの逆バイアスまでのゲートラグトラッピングを低減および／または排除することが示されている。しかしながら、ゲートラグトラッピング効果は、ゲート電圧が－８Ｖを下回って降下したときに発生し得ることが見出されている。これは望ましくなく、低減または排除される必要がある。
【0028】
図１７は、本開示のゲート制御回路を実施しない、時間に対するトランジスタパッケージのシミュレートされたゲート電圧を示す。特に、図１７は、本開示のゲート制御回路を実施しない、時間に対するトランジスタパッケージのシミュレートされたゲート電圧１０を示す。特に、垂直軸は、ボルト（Ｖ）単位のトランジスタパッケージのゲート電圧に対応し、水平軸は、ピコ秒（ｐｓ）単位の時間に対応する。付加的に、トランジスタパッケージは、４つの入力電力レベルを有する、５．６ＧＨｚにおいて動作する増幅器として実施され得る。
【0029】
より具体的には、図１７は、本開示のゲート制御回路を実施せずに、ピーク電力付加効率（ＰＡＥ）付近で４つの入力電力レベルにおいて動作している間の－８～－１１ボルト（矢印１８によって指示する）の負ピークを示す。第２高調波におけるインピーダンスは明示的に制御することができないため、これは、最悪の事例の負電圧ではあり得ない。これに関連して、ゲートラグトラッピング効果は、特定の用途においてゲート電圧が－８Ｖを下回って降下したときに発生し得る。これは望ましくなく、低減または排除される必要がある。他の用途について、他の負電圧値を下回るゲート電圧が、同様に、ゲートラグトラッピング効果を引き起こし得る。
【0030】
本開示は、負ゲート電圧および／またはゲート電圧スイングを低減するための複数の異なるゲート制御回路および／またはプロセスを提供する。ゲート制御回路および／またはプロセスは、負ゲート電圧および／または負ゲート電圧スイングを低減するために、ＨＥＭＴ、ＦＥＴなどのようなトランジスタの入力上の整合回路に接続することができ、または、整合回路に組み込むことができる。ＨＥＭＴゲートなどのトランジスタゲートにおける第２高調波短絡の使用および／またはダイオードベース回路の使用を含んでもよいピーク負ゲート電圧の制御のための複数のゲート制御回路および／またはプロセスが開示されている。特に、ダイオードベース回路の使用は、ＨＥＭＴデバイスなどのデバイスの電圧依存入力静電容量を補償することができる。これに関連して、本開示のゲート制御回路実施態様は、特定のトランジスタ用途における－８Ｖを下回るゲート電圧降下の発生を低減し、以て、ゲートラグトラッピング効果を低減および／または制限することができる。他の用途において、本開示のゲート制御回路実施態様は、他の負電圧値を下回るゲート電圧降下の発生を低減し、以て、ゲートラグトラッピング効果を低減および／または制限することができる。
【0031】
関連する構成要素を有する回路を、トランジスタの効率および／または線形性の改善に利用することができる。しかしながら、本開示は、ゲート制御回路を別様に構成および実施し、特に、トランジスタのゲートラグ、ひいては過渡応答を管理するようにゲート制御回路を構成および実施する。これに関連して、本開示のゲート制御回路実施態様は、特定のトランジスタ用途における－８Ｖを下回るゲート電圧降下の発生を低減し、以て、ゲートラグトラッピング効果を低減および／または制限する。他の用途において、本開示のゲート制御回路実施態様は、他の負電圧値を下回るゲート電圧降下の発生を低減し、以て、ゲートラグトラッピング効果を低減および／または制限することができる。負ゲート電圧の低減、したがって、ゲートラグおよびトランジスタ適用の全体的なラグの改善を示すために、シミュレーション結果が本明細書において提示される。
【0032】
付加的に、ドレインラグおよび／またはゲートラグを低減および／または排除するために、本開示の実施態様において埋め込みｐ層が使用される。加えて、本開示は、負ゲート電圧を低減する、負ゲート電圧スイングを低減する、ゲートラグを低減する、ゲートラグを排除する、などのために、ゲート制御回路を実施する。加えて、本開示は、負ゲート電圧を低減する、負ゲート電圧スイングを低減する、ゲートラグを低減する、ゲートラグを排除する、などのために、ゲート制御回路を、入力整合回路とともに実施することができる。ゲートラグを制御するためにこれらの技法を使用することは新規である。ドレインラグおよびゲートラグの低減および／または排除は、ＧａＮ技術分野において多大な競争上の利点を提供する。付加的に、提案されている構造は、商業用途、防衛用途などに使用するために、ＧａＮ離散ＨＥＭＴ、ＭＭＩＣなどにおいて使用することができる。埋め込みｐ層とゲート制御回路とをともに組み合わせることは、ドレインラグの低減、ドレインラグの排除、ドレインラグトラッピングの低減、ドレインラグトラッピングの排除、ゲートラグの低減、ゲートラグの排除、ゲートラグトラッピングの低減、ゲートラグトラッピングの排除などをもたらす。
【0033】
より詳細には、ＧａＮベースＨＭＥＴなどのトランジスタにおける全体的なラグは、ゲートラグ効果とドレインラグ効果の両方の組合せであり得る。特定の態様において、第１のタイプのラグの影響を低減するための様々な手法を実施することにより、第２のタイプのラグ効果がより波及する、増大する、などの結果となる可能性がある。したがって、ＧａＮベースＨＭＥＴなどのトランジスタにおける全体的なラグに対処することは、第２のタイプのラグ効果が波及する結果となる、第１のタイプのラグ効果を低減するための構造の実施を必要とし得、それによって、第２のタイプのラグ効果に対処するための追加の実施態様が必要になり得る。
【0034】
１つの態様において、ＧａＮベースＨＭＥＴなどのトランジスタにおける全体的なラグは、ゲートラグ効果とドレインラグ効果の両方の組合せであり得る。特定の態様において、ＧａＮベースＨＭＥＴなどのトランジスタにおける全体的なラグを低減するための埋め込みｐ層を含む様々な手法の実施は、特定のトランジスタ用途における－８Ｖを下回るゲート電圧降下の発生を低減し、以て、ゲートラグトラッピング効果を低減および／または制限するための、本開示のゲート制御回路実施態様を実施することを必要とし得る。他の用途において、本開示のゲート制御回路実施態様は、他の負電圧値を下回るゲート電圧降下の発生を低減し、以て、ゲートラグトラッピング効果を低減および／または制限する。
【0035】
図１は、本開示の一態様によるトランジスタパッケージの概略回路図を示す。
【0036】
特に、図１は、トランジスタ１００と、入力整合ネットワーク２１２と、出力整合ネットワーク２１６とを含むことができるトランジスタパッケージ２００の概略回路図を示す。トランジスタ１００は、ゲート１１４と、ドレイン１１２と、ソース１１０とを含むことができる。様々な態様において、トランジスタパッケージ２００は、無線周波数パッケージ、増幅器パッケージなどとして実施されてもよい。
【0037】
トランジスタ１００において、ラグは、トランジスタ１００の性能および／または動作にとって有害である、問題のある副作用であり得る。特に、ラグは、ドレインラグおよび／またはゲートラグとして提示され得る。ラグは、トランジスタ１００の性能に影響を及ぼす可能性があり、より低速な応答、不活発な応答、歪みなどを含み得る。その上、ラグは、トランジスタ１００からの様々な入力および出力信号の過渡的性質に起因して、増幅器として実施されるときに、トランジスタ１００に対してより大きい影響を提示し得る。
【0038】
本開示は、本明細書においてさらに記載されているようなドレインラグおよび／またはゲートラグを低減するトランジスタ１００に対する複数の構造実施態様を提示する。しかしながら、トランジスタ１００のドレインラグを低減するためのこれらの構造実施態様は、用途によっては、結果として、ゲートラグの提示を、トランジスタ１００の性能に影響を与えるより大きい問題にする場合がある。たとえば、トランジスタ１００におけるドレインラグを低減するためのこれらの構造実施態様は、用途によっては、ゲートラグへの悪影響、ゲートラグの影響の増大、ゲートラグの増大などをもたらす場合がある。特に、特定のトランジスタ用途においてゲート電圧が－８Ｖを下回って降下した場合、結果として、ゲートラグの影響の増大、ゲートラグの増大、ゲートラグトラッピング効果の増大などがもたらされる場合がある。他の用途について、ゲート電圧が他の負電圧値を下回って降下した場合、結果として、ゲートラグの影響の増大、ゲートラグの増大、ゲートラグトラッピング効果の増大などがもたらされる場合がある。
【0039】
したがって、本開示は、トランジスタ１００のゲートラグ、ゲートラグの影響、ゲートラグの増大、ゲートラグトラッピング効果の増大などに対処するためのゲート電圧制御回路３００、ゲート制御回路など（以下、ゲート電圧制御回路３００）として実施することができる、トランジスタパッケージ２００および／またはトランジスタ１００を有する構成をさらに提示する。ゲート電圧制御回路３００は、トランジスタ１００の全体的なラグを低減するために、トランジスタ１００のドレインラグ低減構造構成およびゲートラグ低減構造構成とともに、ゲートラグを低減するために実施することができる。ゲート電圧制御回路３００は、ゲート電圧がより高い値に達するのを妨げるように、ゲート電圧の波形を成形することができる。特に、ゲート電圧制御回路３００は、ピークゲート電圧などに対処するように構成することができる。より詳細には、ゲート電圧制御回路３００は、トランジスタパッケージ２００および／またはトランジスタ１００のピークゲート電圧を低減および／または制限することなどを行うように構成することができる。したがって、本開示のゲート電圧制御回路３００は、特定のトランジスタ用途における－８Ｖを下回るゲート電圧降下の発生を低減し、以て、ゲートラグトラッピング効果を低減および／または制限することができる。他の用途において、本開示のゲート電圧制御回路３００は、他の負電圧値を下回るゲート電圧降下の発生を低減し、以て、ゲートラグトラッピング効果を低減および／または制限することができる。
【0040】
いくつかの回路は、入力整合回路とともに歪み、効率などに対処するために実施することができるが、ゲート電圧制御回路３００は、トランジスタパッケージ２００および／またはトランジスタ１００のピークゲート電圧を低減および／または制限することなどを行うように構成および／または準備することができるため、本開示のゲート電圧制御回路３００は、これらの実施態様から区別される。より詳細には、ゲート電圧制御回路３００は、トランジスタパッケージ２００および／またはトランジスタ１００の全体的なラグを低減するために、トランジスタ１００のドレインラグ構造構成およびゲートラグ構造構成とともに、トランジスタパッケージ２００および／またはトランジスタ１００のピークゲート電圧を低減および／または制限することなどを行うように構成および／または準備することができる。これは予期せぬ結果である。
【0041】
１つの態様において、ゲート電圧制御回路３００は、トランジスタ１００の静電容量の関数としての見掛け上の静電容量を有して構成され得る。ゲート電圧制御回路３００は、トランジスタ１００のゲート１１４のゲート入力における見掛け上の静電容量を制御することができる。ゲート電圧制御回路３００は、トランジスタ１００の同じ製造ステップ中に、ゲート材料を使用して構築されてもよい。特に、ゲート電圧制御回路３００は、入力整合ネットワーク２１２とトランジスタ１００のゲート１１４との間に接続することができる。他の態様において、ゲート電圧制御回路３００は、入力整合ネットワーク２１２内に、および／または、その一部として実施および準備されてもよい。
【0042】
入力整合ネットワーク２１２は、ＲＦ信号入力リード線２１４とトランジスタ１００のゲート１１４との間に接続することができる。トランジスタ１００は、ドレイン１１２であってもよい出力端子を含むことができる。トランジスタパッケージ２００のトランジスタ１００の出力端子は、出力整合ネットワーク２１６を通じてＲＦ出力リード線２１８に接続することができる。入力整合ネットワーク２１２および出力整合ネットワーク２１６は、デバイスなどの使用可能帯域を増大させるように構成することができる。
【0043】
入力整合ネットワーク２１２は、ＲＦ信号入力リード線２１４とトランジスタ１００との間に接続されている１つまたは複数のインダクタンス、インピーダンス、キャパシタなどを含むことができる。いくつかの態様において、入力整合ネットワーク２１２は、複数の入力整合回路を含むことができ、それらの各々は、ＲＦ信号入力リード線２１４とトランジスタ１００との間に接続されている１つまたは複数のインダクタンス、インピーダンス、キャパシタなどを含むことができる。
【0044】
出力整合ネットワーク２１６は、ＲＦ出力リード線２１８とトランジスタ１００のソース１１０との間に接続されている１つまたは複数のインダクタンス、インピーダンス、キャパシタなどを含むことができる。いくつかの態様において、出力整合ネットワーク２１６は、複数の出力整合回路を含むことができ、それらの各々は、ＲＦ信号出力リード線２１８とトランジスタ１００のソース１１０との間に接続されている１つまたは複数のインダクタンス、インピーダンス、キャパシタなどを含むことができる。
【0045】
【0046】
１つまたは複数の態様において、ゲート電圧制御回路３００は、トランジスタパッケージ２００および／またはトランジスタ１００のピークゲート電圧を低減および／または制限することなどを行うようにチューニングされている第２高調波短絡回路を含むことができる。これは、本明細書に記載されているようなトランジスタ１００のドレインラグ構造構成および／またはゲートラグ構造構成とともに、トランジスタパッケージ２００および／またはトランジスタ１００の全体的なラグを低減する。これは予期せぬ結果である。
【0047】
特に、第２高調波短絡回路を実施するゲート電圧制御回路３００は、入力において第２高調波短絡を提供するように構成されている共振回路、たとえば、ＬＣ共振器を含むことができる。付加的に、第２高調波短絡回路を実施するゲート電圧制御回路３００は、接地に接合することができる。
【0048】
【0049】
特に、図３は、トランジスタ１００および／またはトランジスタパッケージ２００とともに本開示のゲート電圧制御回路３００を実施する、時間に対するトランジスタパッケージのシミュレートされたゲート電圧２８０を示す。特に、垂直軸は、ボルト（Ｖ）単位のトランジスタパッケージのゲート電圧に対応し、水平軸は、ピコ秒（ｐｓ）単位の時間に対応する。より具体的には、図３は、本開示のゲート電圧制御回路３００を実施して、ピーク電力付加効率（ＰＡＥ）付近で４つの入力電力レベルにおいて動作している間の－６～－８ボルト（矢印２８２）の負ピークを示す。付加的に、トランジスタパッケージは、４つの入力電力レベルを有する、５．６ＧＨｚにおいて動作する増幅器として実施され得る。
【0050】
したがって、図３がシミュレートしているゲート電圧２８０は、図１７に示すものとしての、本開示のゲート制御回路を実施しない動作と比較した、ゲート電圧制御回路３００を実施してのより小さい負の値におけるゲート電圧を示す。より詳細には、トランジスタ１００および／またはトランジスタパッケージ２００内のゲート電圧制御回路３００の実施態様は、特定の用途においてゲート電圧が－８Ｖを下回って降下したときに発生し得るゲートラグトラッピング効果を低減または排除する。
【0051】
【0052】
ゲート電圧制御回路３００は、ダイオードベース回路を実施することができる。たとえば、ゲート電圧制御回路３００は、補償ダイオードとしてのダイオード３０２を実施することができる。ダイオード３０２は、ほぼ一定の正味入力静電容量を作成するために、トランジスタ１００の非線形入力静電容量に反作用するように構成することができる。１つの態様において、ゲート電圧制御回路３００は、ダイオード３０２を実施することができ、ダイオード３０２の構成は、ドレインラグおよび／またはゲートラグ低減または排除構成を有するトランジスタ１００とともにゲートラグを低減するように選ぶことができる。特に、ゲート電圧制御回路３００は、電圧源ＶＣＲとともにダイオード３０２を実施することができる。その上、ゲート電圧制御回路３００は、接地に接合されている電圧源ＶＣＲとともにダイオード３０２を実施することができる。
【0053】
図５は、本開示のゲート制御回路を実施する、時間に対するトランジスタパッケージのシミュレートされたゲート電圧を示す。
【0054】
特に、図５は、トランジスタ１００および／またはトランジスタパッケージ２００とともに本開示のゲート電圧制御回路３００を実施する、時間に対するトランジスタパッケージのシミュレートされたゲート電圧２９０を示す。特に、垂直軸は、ボルト（Ｖ）単位のトランジスタパッケージのゲート電圧に対応し、水平軸は、ピコ秒（ｐｓ）単位の時間に対応する。より具体的には、図５は、本開示のゲート電圧制御回路３００を実施して、ピーク電力付加効率（ＰＡＥ）付近で４つの入力電力レベルにおいて動作している間の－５～－７ボルト（矢印２９２）の負ピークを示す。付加的に、トランジスタパッケージは、４つの入力電力レベルを有する、５．６ＧＨｚにおいて動作する増幅器として実施され得る。
【0055】
したがって、図５がシミュレートしているゲート電圧２９０は、図１７に示すものとしての、本開示のゲート制御回路を実施しない動作と比較した、ゲート電圧制御回路３００を実施してのより小さい負の値におけるゲート電圧を示す。より詳細には、トランジスタ１００および／またはトランジスタパッケージ２００内のゲート電圧制御回路３００の実施態様は、特定の用途においてゲート電圧が－８Ｖを下回って降下したときに発生し得るゲートラグトラッピング効果を低減または排除する。
【0056】
図６は、本開示によるトランジスタの一態様の断面図を示す。
【0057】
特に、図６は、トランジスタ１００の断面図を示す。より詳細には、本明細書に詳細に記載されているトランジスタ１００は、上述したようなトランジスタパッケージ２００および／またはゲート電圧制御回路３００とともに利用されてもよい。さらに後述するように、トランジスタ１００は、埋め込みｐ領域またはｐ型材料層とともにドレインラグおよびゲートラグを含むトランジスタ１００の全体的なラグを低減するための構造および構成を含む。
【0058】
トランジスタ１００は、基板層１０２を含むことができる。基板層１０２は、炭化ケイ素（ＳｉＣ）から作成されてもよい。いくつかの態様において、基板層１０２は、半絶縁性ＳｉＣ基板、ｐ型基板、ｎ型基板などであってもよい。いくつかの態様において、基板層１０２は、非常に低濃度にドープされてもよい。１つの態様において、背景不純物レベルは低くてもよい。１つの態様において、背景不純物レベルは１Ｅ１５／ｃｍ3以下であってもよい。１つの態様において、基板層１０２は、６Ｈ ＳｉＣ、４Ｈ ＳｉＣ、１５Ｒ ＳｉＣ、３Ｃ ＳｉＣなどから成る群から選択されるＳｉＣから形成されてもよい。１つの態様において、基板層１０２は、半絶縁性であってもよく、バナジウムもしくは任意の他の適切なドーパントによってドープされてもよく、または、半絶縁性特性を提供する欠陥を有してドープされずに高純度であってもよい。
【0059】
別の態様において、基板層１０２は、ＧａＡｓ、ＧａＮ、または本明細書に記載されている用途に適した他の材料であってもよい。別の態様において、基板層１０２は、サファイア、スピネル、ＺｎＯ、ケイ素、またはＩＩＩ族窒化物材料の成長をサポートすることが可能な任意の他の材料を含んでもよい。特定の態様において、基板層１０２は、図６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な上側表面を含んでもよい。特定の態様において、基板層１０２は、図６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な下側表面を含んでもよい。ここで、上側および下側は、Ｙ軸に沿って規定される。
【0060】
トランジスタ１００は、基板層１０２内に形成されてもよい埋め込みｐ領域またはｐ型材料層１０６を含んでもよい。ｐ型材料層１０６は、基板層１０２内に単独で提供され、基板層１０２からトランジスタ１００内のエピタキシャル層へと延在してもよく、または、単独でトランジスタ１００のエピタキシャル層内に位置してもよい。ドーパントは、イオン注入のみによって、エピタキシャル成長を通じて、または両方の組合せによって、エピタキシャル層に組み込むことができる。ｐ型材料層１０６は、複数の層にまたがり、異なるまたは傾斜ｐドーピングの複数の領域を含むことができる。本開示の他の態様によれば、ｐ型材料層１０６はまた、バリア層１０８と基板層１０２との間でバリア層１０８の下方に、および／または、基板層１０２内に形成されてもよい。
【0061】
本開示の態様によれば、基板層１０２の少なくともいくつかの部分は、ｐ型材料層１０６を含んでもよい。本開示の態様によれば、ｐ型材料層１０６は、アルミニウム（Ａｌ）のイオン注入およびアニーリングによって形成されてもよい。他の態様において、ｐ型材料層１０６は、ホウ素、ガリウム、もしくは、ｐ型層を形成することができる任意の他の材料、または、これらの組合せのイオン注入によって形成されてもよい。１つの態様において、ｐ型材料層１０６は、任意のＧａＮ層を成長させる前にＡｌの注入およびアニーリングによって形成されてもよい。１つの態様において、イオン実施は、インプラントのチャネリングを利用してもよい。１つの態様において、インプラントのチャネリングは、イオンビームを基板層１０２に位置整合させることを含んでもよい。イオンビームの位置整合の結果として、インプラント効率を増大させることができる。他の態様において、イオン注入は、チャネリングを利用しなくてもよい。
【0062】
本開示の態様は、深さが高度に均一であり、また結果として格子損傷も減少させる、基板層１０２の炭化ケイ素実施態様におけるｐ型材料層１０６のインプラント領域を制御可能に形成するためにインプラントチャネリングを利用してもよい。チャネリングは、イオンが基板層１０２の結晶軸に沿って注入されるときに経験される。注入の方向が結晶格子の主軸に近いとき、結晶格子中の原子は、注入の方向に対して「整列」しているように見え、注入されるイオンは、結晶構造によって作成されるチャネルを下ってｐ型材料層１０６を形成するように見える。これによって、注入されるイオンと結晶格子中の原子との間の衝突の可能性が減少する。結果として、ｐ型材料層１０６の注入の深さが大きく増大し得る。
【0063】
概して、注入の方向が炭化ケイ素結晶の結晶軸の約±０．２°以内であるときに、炭化ケイ素内でチャネリングが発生する。いくつかの態様において、注入は、炭化ケイ素結晶の結晶軸の±０．２°よりも大きくてもよいが、注入の効果はより低くなり得る。注入の方向が炭化ケイ素結晶の結晶軸の約±０．２°よりも大きいとき、格子中の原子は、注入の方向に対してランダムに分散しているように見え得、これによってチャネリング効果が減少し得る。本明細書において使用される場合、「注入角」という用語は、注入の方向と、イオンが注入される半導体層の、ｃ軸または＜０００１＞軸などの結晶軸との間の角度を指す。したがって、炭化ケイ素層のｃ軸に対する約２°未満の注入角が、チャネリングをもたらすと予測され得る。しかしながら、他の注入角も利用されてもよい。
【0064】
１つの態様において、ｐ型材料層１０６は、２５℃における１Ｅ１３ｃｍ2の用量でＥ1＝１００ｋｅＶの注入エネルギーを有するチャネリング条件によって注入される４Ｈ－ＳｉＣにおける27Ａｌのイオン注入によって形成されてもよい。１つの態様において、ｐ型材料層１０６は、２５℃における１Ｅ１３ｃｍ2の用量でＥ2＝３００ｋｅＶの注入エネルギーを有するチャネリング条件によって注入される４Ｈ－ＳｉＣにおける27Ａｌのイオン注入によって形成されてもよい。しかしながら、他の注入エネルギーおよび用量も企図される。たとえば、いくつかの態様において、注入エネルギーは、２０ｋｅＶ～８０ｋｅＶ、８０ｋｅＶ～１２０ｋｅＶ、１２０ｋｅＶ～１６０ｋｅＶ、１６０ｋｅＶ～２００ｋｅＶ、２００ｋｅＶ～２４０ｋｅＶ、２４０ｋｅＶ～２８０ｋｅＶ、２８０ｋｅＶ～３４０ｋｅＶ、３４０ｋｅＶ～４００ｋｅＶ、２０ｋｅＶ～４００ｋｅＶ、および／または８０ｋｅＶ～３４０ｋｅＶであってもよく、いくつかの態様において、注入用量は、０．６Ｅ１３ｃｍ2～０．８Ｅ１３ｃｍ2、０．８Ｅ１３ｃｍ2～１．２Ｅ１３ｃｍ2、１．２Ｅ１３ｃｍ2～１．６Ｅ１３ｃｍ2、１．６Ｅ１３ｃｍ2～２Ｅ１３ｃｍ2、０．６Ｅ１３ｃｍ2～２Ｅ１３ｃｍ2、および／または０．８Ｅ１３ｃｍ2～１．２Ｅ１３ｃｍ2であってもよい。付加的に、ｐ型材料層１０６は、ホウ素（Ｂ）、ガリウム（Ｇａ）などのような他の材料の注入によって形成されてもよく、その後、高温アニーリングが行われてもよいことに留意されたい。
【0065】
１つの態様において、イオン注入の結果として、ｐ型材料層１０６が深層になり得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が１μｍ以下の厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が０．７μｍ以下の厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が０．５μｍ以下の厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が０．３μｍ～０．５μｍの厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が０．２μｍ～０．６μｍの厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が０．４μｍ～０．６μｍの厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が０．６μｍ～０．８μｍの厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が０．６μｍ～１．６μｍの厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が０．６μｍ～２．１μｍの厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が１μｍ～５μｍの厚さを有し得る。１つの態様において、ｐ型材料層１０６の注入および／またはドーピングは、５Ｅ１５～５Ｅ１７／ｃｍ3の範囲内であってもよく、最大５μｍの深さまで拡大してもよい。
【0066】
１つの態様において、イオン注入の結果として、ｐ型材料層１０６が、基板層１０２の厚さの０．０５％～０．３％の厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が、基板層１０２の厚さの０．０５％～０．１％の厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が、基板層１０２の厚さの０．１％～０．１５％の厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が、基板層１０２の厚さの０．１５％～０．２％の厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が、基板層１０２の厚さの０．２％～０．２５％の厚さを有し得る。１つの態様において、イオン注入の結果として、ｐ型材料層１０６が、基板層１０２の厚さの０．２５％～０．３％の厚さを有し得る。
【0067】
ｐ型材料層１０６は、基板層１０２内に注入されてもよく、その後、アニーリングされてもよい。アニーリングは、注入が活性化されることを可能にすることができる。１つの態様において、注入中にマスキング層材料が利用されてもよい。いくつかの態様において、ｐ型材料層１０６のアニーリング中、高温において基板の解離を防止するためにウェハ表面を被覆するために、キャップ層材料が使用されてもよい。ｐ型材料層１０６が形成されると、マスキング層材料は除去されてもよい。アニーリングは、１５００～１８５０℃の温度範囲において５分～３０分にわたって実施されてもよい。他のアニーリング時間および温度プロファイルも企図される。
【0068】
いくつかの態様において、基板層１０２は、ｐ型材料ＳｉＣ基板から作成されてもよい。さらに、この態様において、ｐ型材料ＳｉＣ基板である基板層１０２は、その後、追加のｐ型層の注入を含む、本明細書に記載されているようなプロセスを受けてもよい。本開示のトランジスタ１００の態様において、ｐ型材料層１０６は、ｐ型材料層１０６の長さを制限するために中性化されてもよい。１つの態様において、中性化は、不純物の注入を含んでもよい。１つの態様において、ｐ型材料層１０６の中性化は、反対の極性の材料によってｐ型材料層１０６の電荷を吸収することを含んでもよい。ｐ型材料層１０６の長さを制限するための別の方法は、ｐ型材料層１０６をエッチングすることであり得る。ｐ型材料層１０６の長さを制限するための別の方法は、注入の面積を制限するためにマスキング材料を使用することであり得る。
【0069】
本開示のトランジスタ１００の態様において、ｐ型材料層１０６は、ｐ型材料層１０６を成長させることによって形成されてもよい。成長は、たとえば、エピタキシャルであってもよい。ｐ型材料層１０６の長さを制限するために、ｐ型材料層１０６は、エッチングまたは他の様態で中性化されてもよい。本開示のトランジスタ１００の態様において、基板層１０２がエッチングされてもよく、ｐ型材料層１０６が、ｐ型材料層１０６を成長させることによって形成されてもよい。１つの態様において、成長は、エピタキシャルであってもよい。
【0070】
本開示のトランジスタ１００の態様において、ｐ型材料層１０６は、エピタキシャル層であってもよく、ＧａＮであってもよい。いくつかの態様において、ｐ型材料層１０６は、エピタキシャル層であってもよく、ＧａＮであってもよく、ｐ型材料層１０６は、マグネシウム（Ｍｇ）、炭素（Ｃ）、および／または亜鉛を含んでもよい。いくつかの態様において、ｐ型材料層１０６は、エピタキシャル層であってもよく、ＧａＮであってもよく、ｐ型材料層１０６は、マグネシウム（Ｍｇ）、炭素（Ｃ）、および／または亜鉛の注入を含んでもよい。
【0071】
本開示のトランジスタ１００の態様において、基板層１０２がエッチングされてもよく、ｐ型材料層１０６が、ｐ型材料層１０６を成長させることによって形成されてもよい。１つの態様において、成長は、エピタキシャルであってもよい。
【0072】
本開示のトランジスタ１００の態様において、ｐ型材料層１０６は、ＳｉＣから形成されるエピタキシャル層であってもよい。いくつかの態様において、ｐ型材料層１０６は、エピタキシャル層であってもよく、ＳｉＣであってもよく、ｐ型材料層１０６は、Ａｌおよび／またはＢｒを含んでもよい。いくつかの態様において、ｐ型材料層１０６は、エピタキシャル層であってもよく、ＳｉＣであってもよく、ｐ型材料層１０６は、Ａｌおよび／またはＢｒの注入を含んでもよい。
【0073】
いくつかの態様において、ｐ型材料層１０６は、厚さが０．６μｍ未満であってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．５μｍ未満であってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．４μｍ未満であってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．３μｍ未満であってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．２μｍ未満であってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．１～０．６μｍであってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．５～０．６μｍであってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．４～０．５μｍであってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．３～０．４μｍであってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．２～０．３μｍであってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．１～０．３μｍであってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．０５～０．２５μｍであってもよい。いくつかの態様において、ｐ型材料層１０６は、厚さが０．１５～０．２５μｍであってもよい。
【0074】
本開示のトランジスタ１００の態様において、ｐ型材料層１０６は、傾斜層であってもよい。１つの態様において、ｐ型材料層１０６は、ステップ傾斜層であってもよい。１つの態様において、ｐ型材料層１０６は、複数の層であってもよい。１つの態様において、ｐ型材料層１０６は、傾斜層であってもよい。１つの態様において、ｐ型材料層１０６は、ステップ傾斜層であってもよい。１つの態様において、ｐ型材料層１０６は、複数の層であってもよい。特定の態様において、ｐ型材料層１０６は、図６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な上側表面を含んでもよい。特定の態様において、ｐ型材料層１０６は、図６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な下側表面を含んでもよい。ここで、上側および下側は、Ｙ軸に沿って規定される。基板層１０２の材料に応じて、基板層１０２とトランジスタ１００内の次の層との間の格子不整合を減少させるために、基板層１０２上に核形成層１３６が形成されてもよい。１つの態様において、核形成層１３６は、直接的に基板層１０２上に形成されてもよい。他の態様において、核形成層１３６は、基板層１０２のＳｉＣ注入上に形成されるＳｉＣエピタキシャル層などの、介在層を伴って基板層１０２上に形成されてもよい。核形成層１３６は、たとえば、ＡｌxＩｎy1-x-yＧａＮ（ここで、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）などのＩＩＩ族窒化物材料などの、異なる適切な材料を含んでもよい。核形成層１３６は、金属酸化物化学蒸着（ＭＯＣＶＤ）、水素化物気相成長（ＨＶＰＥ）、分子線エピタキシ（ＭＢＥ）などのような既知の半導体成長技法を使用して、基板層１０２上に形成されてもよい。いくつかの態様において、核形成層は、非ドープＡｌＮまたはＡｌＧａＮなどの、窒化アルミニウム（ＡｌＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）である。
【0075】
いくつかの態様において、バッファ層１０４が、直接的に核形成層１３６上に、または、介在層を伴って核形成層１３６上に形成されてもよい。態様に応じて、バッファ層１０４は、たとえば、ＧａＮ、ＡｌＧａＮ、ＡｌＮなどのＡｌxＧａyＩｎ(1-x-y)Ｎ（ここで、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）などのＩＩＩ族窒化物などの種々の適切な材料、または、別の適切な材料から形成されてもよい。１つの態様において、バッファ層１０４は、ＧａＮから形成される。バッファ層１０４またはその一部分は、Ｆｅおよび／もしくはＣなどのドーパントによってドープされてもよく、または、代替的に、全体的にもしくは部分的に非ドープとすることができる。１つの態様において、バッファ層１０４は、直接的に基板層１０２上に形成されてもよい。特定の態様において、バッファ層１０４は、図６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な上側表面を含んでもよい。特定の態様において、バッファ層１０４は、図６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な下側表面を含んでもよい。ここで、上側および下側は、Ｙ軸に沿って規定される。
【0076】
１つの態様において、バッファ層１０４は、高純度ＧａＮから成る上側部分を含んでもよく、バッファ層１０４はまた、より良好な電子閉じ込めを達成するためにＡｌＧａＮバックバリアを形成し得る下側部分も含んでもよい。１つの態様において、バックバリアを形成する下側部分は、ｎ型のＡｌＧａＮであってもよい。バックバリア構築は、本開示の態様のいずれかにおいて実施されてもよい。
【0077】
１つの態様において、バッファ層１０４は、高純度ＧａＮであってもよい。１つの態様において、バッファ層１０４は、低濃度ドープｎ型であってもよい高純度ＧａＮであってもよい。１つの態様において、バッファ層１０４はまた、より良好な電子閉じ込めを達成するために、より高いバンドギャップのＩＩＩ族窒化物層を、バッファ層１０４の、バリア層１０８から他方の側にある、ＡｌＧａＮバックバリアなどのバックバリアとして使用してもよい。
【0078】
１つの態様において、バッファ層１０４は、基板層１０２の上側表面とバリア層１０８の下側表面との間の距離として定義されるバッファ層厚さを有してもよい。１つの態様において、バッファ層厚さは、０．８マイクロメートル（ミクロン）未満、０．７マイクロメートル（ミクロン）未満、０．６マイクロメートル（ミクロン）未満、０．５マイクロメートル（ミクロン）未満、または０．４マイクロメートル（ミクロン）未満であってもよい。１つの態様において、バッファ層厚さは、０．８マイクロメートル（ミクロン）～０．６マイクロメートル（ミクロン）、０．７マイクロメートル（ミクロン）～０．５マイクロメートル（ミクロン）、０．６マイクロメートル（ミクロン）～０．４マイクロメートル（ミクロン）、０．５マイクロメートル（ミクロン）～０．３マイクロメートル（ミクロン）、０．４マイクロメートル（ミクロン）～０．２マイクロメートル（ミクロン）、または０．７マイクロメートル（ミクロン）～０．３マイクロメートル（ミクロン）の範囲を有してもよい。
【0079】
１つの態様において、トランジスタ１００は、基板層１０２の上側表面とバリア層１０８の下側表面との間の長さとして定義される介在層厚さを有してもよい。１つの態様において、介在層（ｓ）厚さは、０．８マイクロメートル（ミクロン）未満、０．７マイクロメートル（ミクロン）未満、０．６マイクロメートル（ミクロン）未満、０．５マイクロメートル（ミクロン）未満、または０．４マイクロメートル（ミクロン）未満であってもよい。１つの態様において、介在層厚さは、０．８マイクロメートル（ミクロン）～０．６マイクロメートル（ミクロン）、０．７マイクロメートル（ミクロン）～０．５マイクロメートル（ミクロン）、０．６マイクロメートル（ミクロン）～０．４マイクロメートル（ミクロン）、０．５マイクロメートル（ミクロン）～０．３マイクロメートル（ミクロン）、または０．４マイクロメートル（ミクロン）～０．２マイクロメートル（ミクロン）の範囲を有してもよい。
【0080】
バリア層１０８は、バッファ層１０４上に形成されてもよい。１つの態様において、バリア層１０８は、直接的にバッファ層１０４上に形成されてもよく、他の態様において、バリア層１０８は、介在層を伴ってバッファ層１０４上に形成される。態様に応じて、バッファ層１０４は、たとえば、ＡｌＧａＮ、ＡｌＮ、もしくはＩｎＡｌＧａＮなどのＡｌxＧａyＩｎ(1-x-y)Ｎ（ここで、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）などのＩＩＩ族窒化物などの種々の適切な材料、または、別の適切な材料から形成されてもよい。１つの態様において、バリア層１０８は、ＡｌＧａＮであってもよく、別の態様において、バリア層１０８は、ＡｌＮであってもよい。１つの態様において、バリア層１０８は、非ドープであってもよい。１つの態様において、バリア層１０８は、ドープされてもよい。１つの態様において、バリア層１０８は、ｎ型材料であってもよい。いくつかの態様において、バリア層１０８は、異なるキャリア濃度を有する複数のｎ型材料層を有してもよい。１つの態様において、バリア層１０８は、ＩＩＩ族窒化物またはそれらの組合せであってもよい。特定の態様において、バリア層１０８は、図６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な上側表面を含んでもよい。特定の態様において、バリア層１０８は、図６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な下側表面を含んでもよい。ここで、上側および下側は、Ｙ軸に沿って規定される。
【0081】
１つの態様において、バッファ層１０４のバンドギャップは、適切なレベルにおいてバイアスされたときにバッファ層１０４とバリア層１０８との間のヘテロ界面１５２において二次元電子ガス（２ＤＥＧ）を形成するために、バリア層１０８のバンドギャップ未満であってもよい。１つの態様において、ＧａＮであってもよいバッファ層１０４のバンドギャップは、適切なレベルにおいてバイアスされたときにバッファ層１０４とバリア層１０８との間のヘテロ界面１５２において二次元電子ガス（２ＤＥＧ）を形成するために、ＡｌＧａＮであってもよいバリア層１０８のバンドギャップ未満であってもよい。
【0082】
本開示の態様において、ヘテロ界面１５２は、バリア層１０８とバッファ層１０４との間にあってもよい。１つの態様において、ソース１１０およびドレイン１１２電極は、ゲート１１４電極が適切なレベルにおいてバイアスされたときにバッファ層１０４とバリア層１０８との間のヘテロ界面１５２において誘発される二次元電子ガス（２ＤＥＧ）を介してソース１１０およびドレイン１１２電極の間に電流が流れるように、抵抗コンタクトを成して形成されてもよい。１つの態様において、ヘテロ界面１５２は、０．００５μｍ～０．００７μｍ、０．００７μｍ～０．００９μｍ、および０．００９μｍ～０．０１１μｍの範囲内であってもよい。
【0083】
１つの態様において、ソース１１０、ドレイン１１２およびゲート１１４は、バリア層１０８上に形成されてもよい。ソース１１０、ドレイン１１２、および／またはゲート１１４は、直接的にバリア層１０８上に配置されてもよく、または、ＡｌＧａＮ層もしくはＡｌＮバリア層などの、バリア層１０８上の介在層上にあってもよい。他のまたは追加の介在層が可能である。たとえば、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮなどまたはそれらの組合せのスペーサ層１１６を、バリア層１０８または他の介在層上に提供することができる。１つの態様において、バリア層１０８は、Ｎ＋材料である、ソース１１０および／またはドレイン１１２の下の領域１６４を含んでもよい。１つの態様において、バリア層１０８は、Ｓｉドープされている、ソース１１０および／またはドレイン１１２の下の領域１６４を含んでもよい。１つの態様において、領域１６４内のｎ型ドーパントは注入される。
【0084】
１つの態様において、ソース１１０、ドレイン１１２およびゲート１１４は、バッファ層１０４上に形成されてもよい。ソース１１０、ドレイン１１２、および／またはゲート１１４は、直接的にバッファ層１０４上に配置されてもよく、または、ＡｌＮバリア層上のＡｌＧａＮ層などの、バッファ層１０４上の介在層上にあってもよい。１つの態様において、バッファ層１０４は、Ｎ＋材料である、ソース１１０および／またはドレイン１１２の下の領域１６４を含んでもよい。１つの態様において、バッファ層１０４は、Ｓｉドープされている、ソース１１０および／またはドレイン１１２の下の領域１６４を含んでもよい。１つの態様において、領域１６４内のｎ型ドーパントは注入される。
【0085】
いくつかの態様において、ソース１１０およびドレイン１１２は、ゲート１１４に関して対称であってもよい。いくつかのスイッチデバイス応用態様において、ソース１１０およびドレイン１１２は、ゲート１１４に関して対称であってもよい。いくつかの態様において、ソース１１０およびドレイン１１２は、ゲート１１４に関して非対称であってもよい。１つの態様において、ゲート１１４は、Ｔ形ゲートであってもよい。１つの態様において、ゲート１１４は、非Ｔ形ゲートであってもよい。
【0086】
ゲート１１４およびドレイン１１２を保護して分離するために、スペーサ層１１６が、ゲート１１４、ドレイン１１２およびソース１１０に隣接して、バッファ層１０４と反対側で、バリア層１０８上に配置されてもよい。スペーサ層１１６は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮなど、またはそれらの複数の層を組み込んだ組合せから作成されるパッシベーション層であってもよい。１つの態様において、スペーサ層１１６は、ＳｉＮから作成されるパッシベーション層である。１つの態様において、スペーサ層１１６は、ＭＯＣＶＤ、プラズマ化学蒸着（ＣＶＤ）、熱フィラメントＣＶＤ、またはスパッタリングを使用して堆積することができる。１つの態様において、スペーサ層１１６は、Ｓｉ3Ｎ4の堆積物を含んでもよい。１つの態様において、スペーサ層１１６は、絶縁層を形成する。１つの態様において、スペーサ層１１６は、絶縁体を形成する。１つの態様において、スペーサ層１１６は、誘電体であってもよい。１つの態様において、スペーサ層１１６は、バリア層１０８上に提供されてもよい。１つの態様において、スペーサ層１１６は、誘電体などの非導電性材料を含んでもよい。１つの態様において、スペーサ層１１６は、誘電体の複数の異なる層または誘電体層の組合せを含んでもよい。１つの態様において、スペーサ層１１６は、多くの異なる厚さのものであってもよく、厚さの適切な範囲は、約０．０５～２マイクロメートル（ミクロン）である。１つの態様において、スペーサ層１１６は、Ａｌ、Ｇａ、またはＩｎの合金などの異なるＩＩＩ族元素を有するＩＩＩ族窒化物材料などの材料を含んでもよく、適切なスペーサ層材料は、ＡｌxＩｎyＧａ1-x-y（ここで、０≦ｘ≦１かつ０≦ｙ≦１、ｘ＋ｙ≦１）である。
【0087】
いくつかの態様において、ゲート１１４は、スペーサ層１１６内に形成されるチャネル内に堆積されてもよく、当業者によって理解される半導体処理技法を使用してＴゲートが形成されてもよい。他のゲート構成が可能である。
【0088】
本開示のトランジスタ１００の態様において、基板層１０２は、炭化ケイ素であってもよく、炭素面を含んでもよい。１つの態様において、基板層１０２は、炭化ケイ素であってもよく、バッファ層１０４に隣接して配置された炭素面を含んでもよい。１つの態様において、基板層１０２は、炭化ケイ素であってもよく、炭素面を含んでもよく、基板層１０２は、バッファ層１０４に隣接して配置されるように反転されてもよい。この態様において、バッファ層１０４は、基板層１０２の炭素面に隣接する窒素面を有するＧａＮであってもよい。１つの態様において、バッファ層１０４は、ＧａＮ層とＮ層とが交互になったＧａＮであってもよく、Ｎ層および／または窒素面が基板層１０２の炭素面に隣接する。
【0089】
本開示のトランジスタ１００の態様において、バッファ層１０４は、非極性ＧａＮを含んでもよい。１つの態様において、バッファ層１０４は、半極性ＧａＮを含んでもよい。１つの態様において、バッファ層１０４は、ホットウォールエピタキシを含んでもよい。１つの態様において、バッファ層１０４は、０．１５マイクロメートル（ミクロン）～０．２５マイクロメートル（ミクロン）、０．２マイクロメートル（ミクロン）～０．３マイクロメートル（ミクロン）、０．２５マイクロメートル（ミクロン）～０．３５マイクロメートル（ミクロン）、０．３マイクロメートル（ミクロン）～０．３５マイクロメートル（ミクロン）、０．３５マイクロメートル（ミクロン）～０．４マイクロメートル（ミクロン）、０．４マイクロメートル（ミクロン）～０．４５マイクロメートル（ミクロン）、０．４５マイクロメートル（ミクロン）～０．５マイクロメートル（ミクロン）、０．５マイクロメートル（ミクロン）～０．５５マイクロメートル（ミクロン）、または０．１５マイクロメートル（ミクロン）～０．５５マイクロメートル（ミクロン）の範囲内の厚さを有するホットウォールエピタキシを含んでもよい。ｐ型材料層１０６は、ブレークダウンおよび材料不純物に伴う問題を回避することを助けることができる。たとえば、ｐ型材料層１０６がなければ、トランジスタ１００は、良好に放電しない不純物を必要とし得る。ｐ型材料層１０６は、ゲート１１４の下に形成されてもよく、デバイスのソース１１０およびドレイン１１２に向かって延在してもよい。
【0090】
本開示のトランジスタ１００の態様において、バッファ層１０４は、フェルミ準位がバンドギャップの上半分である高純度型のものになるように設計されてもよく、それによって、ＧａＮ ＨＥＭＴにおいて通常観察されるスロートラッピング効果が低減される。これに関連して、フェルミ準位の下のトラップは常に充填され、したがって、低速過渡が防止され得る。いくつかの態様において、バッファ層１０４は、良好な結晶品質の達成と調和して可能な限り薄くてもよい。本出願人らは、０．４μｍの層が良好な品質を有することをすでに実証している。
【0091】
本開示のトランジスタ１００の態様において、ＡｌxＩｎyＧａ1-x-y（ここで、０≦ｘ≦１および０≦ｙ≦１、ｘ＋ｙ≦１）核形成層１３６またはバッファ層１０４は、ＭＯＣＶＤ（有機金属化学蒸着）、ＨＶＰＥ（水素化物気相成長）またはＭＢＥ（分子線エピタキシ）などのエピタキシャル結晶成長方法を介して基板層１０２上に成長されてもよい。核形成層１３６の形成は、基板層１０２の材料に依存し得る。
【0092】
本開示のトランジスタ１００の態様において、バッファ層１０４は、横方向エピタキシャル過成長（ＬＥＯ）によって形成されてもよい。ＬＥＯは、たとえば、ＧａＮ層の結晶品質を改善することができる。ＨＥＭＴの半導体層がエピタキシャルであるとき、各エピタキシャル層が上に成長される層は、デバイスの特性に影響を及ぼし得る。たとえば、ＬＥＯは、エピタキシャルＧａＮ層内の転位密度を減少させ得る。
【0093】
図１１の記載を参照すると、トランジスタ１００は、スペーサ層１１６およびゲート１１４上に形成されてもよい第２のスペーサ層１１７を含んでもよい。図１２の記載を参照すると、トランジスタ１００は、フィールドプレート１３２を含んでもよい。図１３の記載を参照すると、トランジスタ１００は、フィールドプレート１３２への接続１５４を含んでもよい。
【0094】
【0095】
本開示の１つの態様において、ｐ型材料層１０６は、トランジスタ１００の面積全体にわたって延在しなくてもよい。これに関連して、ｐ型材料層１０６は、本明細書に記載されているように選択的に配置されてもよく、ｐ型材料層１０６は、全長にわたって配置されて本明細書に記載されているように選択的に除去されてもよく、ｐ型材料層１０６は、全長にわたって配置されて本明細書に記載されているように選択的に電気的に中性化されるなどされてもよい。したがって、下記に記載するｐ型材料層１０６の特定の構成は、下記に言及するような動作構成および配列を有するｐ型材料層１０６をもたらすこれらのプロセスのいずれかを包含する。言い換えれば、ｐ型材料層１０６の長さおよび／またはサイズは、部分的に電気的に中性化、部分的にエッチングなどされる部分を含まない。ｐ型材料層１０６の長さおよび／またはサイズは、トランジスタ１００の適用形態、トランジスタ１００に対する要件などに依存し得る。ｐ型材料層１０６の長さを制限することによって、特定のトランジスタ適用形態について、ゲートラグ効果が減少し、ＲＦ性能に対する悪影響が回避などされる。
【0096】
図７に示すように、ｐ型材料層１０６は、下記にさらに詳細に説明するように、限定された領域内に存在し得る。いくつかの態様において、ｐ型材料層１０６は、ゲート－ソース領域内に存在し得る。いくつかの態様において、ｐ型材料層１０６は、ゲート－ソース領域内に存在し得、部分的に、ゲート１１４の下にも存在し得る。いくつかの態様において、ｐ型材料層１０６は、少なくとも部分的にゲート１１４および／またはソース１１０の下に配置されてもよい。いくつかの態様において、ｐ型材料層１０６は、少なくとも部分的にゲート１１４の下に配置されてもよく、および／または、ソース１１０の下に配置されなくてもよい。
【0097】
１つの態様において、ｐ型材料層１０６は、少なくとも部分的に、垂直方向においてｙ軸に沿ってゲート１１４の下に配置されてもよく、部分的にソース１１０およびドレイン１１２に向かってｘ軸に沿って延在してもよい。この態様において、ｐ型材料層１０６のいずれの部分も、垂直方向においてソース１１０の下方でｙ軸に沿って位置しなくてもよく、ｐ型材料層１０６のいずれの部分も、垂直方向においてソース１１０の下方でｙ軸に沿って位置しなくてもよい。この態様において、基板層１０２の一部分には、トランジスタ１００のソース側でｐ型材料層１０６がなくてもよく、基板層１０２の一部分には、トランジスタ１００のドレイン側でｐ型材料層１０６がなくてもよい。これに関連して、トランジスタ１００のソース側は、図７に示すように、トランジスタ１００の、ゲート１１４からソース１１０に向かい、これを通り越して延在する側として定義され、トランジスタ１００のドレイン側は、図７に示すように、トランジスタ１００の、ゲート１１４からドレイン１１２に向かい、これを通り越して延在する側として定義される。
【0098】
１つの態様において、ｐ型材料層１０６は、少なくとも部分的に、垂直方向においてｙ軸に沿ってゲート１１４の下に配置されてもよく、部分的にソース１１０およびドレイン１１２に向かってｘ軸に沿って延在してもよい。この態様において、ｐ型材料層１０６の一部分のみが、垂直方向においてソース１１０の下方でｙ軸に沿って位置してもよく、ｐ型材料層１０６のいずれの部分も、垂直方向においてソース１１０の下方でｙ軸に沿って位置しなくてもよい。この態様において、基板層１０２の一部分は、垂直方向においてソース１１０の下方でｙ軸に沿って位置するｐ型材料層１０６を含まなくてもよい。この態様において、基板層１０２の一部分には、トランジスタ１００のソース側でｐ型材料層１０６がなくてもよく、基板層１０２の一部分には、トランジスタ１００のドレイン側でｐ型材料層１０６がなくてもよい。
【0099】
１つの態様において、ｐ型材料層１０６は、少なくとも部分的に、垂直方向においてｙ軸に沿ってゲート１１４の下に配置されてもよく、部分的にソース１１０およびドレイン１１２に向かってｘ軸に沿って延在してもよい。この態様において、ｐ型材料層１０６の一部分は、垂直方向においてソース１１０の下方全体でｙ軸に沿って位置してもよく、ｐ型材料層１０６のいずれの部分も、垂直方向においてドレイン１１２の下方でｙ軸に沿って位置しなくてもよい。この態様において、基板層１０２の一部分は、垂直方向においてソース１１０を通り越してｙ軸に沿って位置するｐ型材料層１０６を含まなくてもよい。この態様において、基板層１０２の一部分には、トランジスタ１００のソース側でｐ型材料層１０６がなくてもよく、基板層１０２の一部分には、トランジスタ１００のドレイン側でｐ型材料層１０６がなくてもよい。
【0100】
１つの態様において、ｐ型材料層１０６は、垂直方向においてｙ軸に沿ってゲート１１４の下に配置されてもよく、部分的にソース１１０およびドレイン１１２に向かってｘ軸に沿って延在してもよい。この態様において、ｐ型材料層１０６の一部分は、垂直方向においてソース１１０の下方全体でｙ軸に沿って位置してもよく、ｐ型材料層１０６のいずれの部分も、垂直方向においてソース１１０の下方でｙ軸に沿って位置しなくてもよい。この態様において、基板層１０２の一部分は、垂直方向においてソース１１０を通り越してｙ軸に沿って位置するｐ型材料層１０６を含まなくてもよい。この態様において、基板層１０２の一部分には、トランジスタ１００のソース側でｐ型材料層１０６がなくてもよく、基板層１０２の一部分には、トランジスタ１００のドレイン側でｐ型材料層１０６がなくてもよい。
【0101】
図７を参照して、ｐ型材料層１０６の寸法を定義するために、トランジスタ１００の構成要素の様々な寸法を説明する。ゲート１１４は、Ｘ軸に平行であるバリア層１０８に隣接するゲート１１４の下側表面に沿った幅ＬＧを有してもよい。特に、幅ＬＧは、ゲート１１４の一方の下側コーナからゲート１１４の他方の下側コーナへと延在してもよい。幅ＬＧの定義は、図７に示されている。いくつかの態様において、幅ＬＧは、ｘ軸に沿った長さにおいて、０．０５μｍ～０．６μｍ、０．５μｍ～０．６μｍ、０．４μｍ～０．５μｍ、０．３μｍ～０．４μｍ、０．２μｍ～０．３μｍ、０．１μｍ～０．２μｍ、または０．１μｍ～０．０５μｍであってもよい。いくつかの態様において、下側表面の上方のゲート１１４の幅は、図７に示すような幅ＬＧよりも大きくてもよい。
【0102】
ゲート１１４からソース１１０までの距離が、距離ＬＧＳとして定義されてもよい。特に、距離ＬＧＳは、ソース側のゲート１１４の下側コーナからゲート側のソース１１０の下側コーナまでの距離として定義されてもよい。距離ＬＧＳの定義は、図７に示されている。
【0103】
ゲート１１４からドレイン１１２までの距離が、距離ＬＧＤとして定義されてもよい。特に、距離ＬＧＤは、ドレイン側のゲート１１４の下側コーナからゲート側のドレイン１１２の下側コーナまでの距離として定義されてもよい。距離ＬＧＤの定義は、図７に示されている。
【0104】
１つの態様において、ｐ型材料層１０６は、横方向において、少なくともソース側のゲート１１４の下側コーナの下からソース１１０に向かって距離ＬＧＰＳだけｘ軸に沿って延在してもよい。距離ＬＧＰＳの定義は、図７に示されている。いくつかの態様において、距離ＬＧＰＳは、ｘ軸に沿った長さにおいて、１μｍ～６μｍ、５μｍ～６μｍ、４μｍ～５μｍ、３μｍ～４μｍ、２μｍ～３μｍ、または１μｍ～３μｍであってもよい。
【0105】
１つの態様において、ｐ型材料層１０６は、横方向において、少なくともドレイン側のゲート１１４の下側コーナの下からドレイン１１２に向かって距離ＬＧＰＤだけｘ軸に沿って延在してもよい。いくつかの態様において、距離ＬＧＰＤは、ｘ軸に沿った長さにおいて、０．１μｍ～０．６μｍ、０．５μｍ～０．６μｍ、０．４μｍ～０．５μｍ、０．３μｍ～０．４μｍ、０．２μｍ～０．３μｍ、または０．１μｍ～０．３μｍであってもよい。
【0106】
したがって、ｐ型材料層１０６の長さは、距離ＬＧＰＤ、幅ＬＧ、および距離ＬＧＰＳの合計であってもよい。これに関連して、ｐ型材料層１０６の長さは、特定のトランジスタ適用形態について、ゲートラグ効果を減少させ、ＲＦ性能に対する悪影響を回避などする。
【0107】
１つの態様において、長さＬＧＰＳは、ＬＧの１００％～７００％、ＬＧの１００％～２００％、ＬＧの２００％～３００％、ＬＧの３００％～４００％、ＬＧの４００％～５００％、ＬＧの５００％～６００％、またはＬＧの６００％～７００％であってもよい。
【0108】
１つの態様において、長さＬＧは、ＬＧＰＤの１０％～１８０％、ＬＧＰＤの１０％～２０％、ＬＧＰＤの２０％～３０％、ＬＧＰＤの３０％～４０％、ＬＧＰＤの４０％～５０％、ＬＧＰＤの５０％～６０％、ＬＧＰＤの６０％～７０％、ＬＧＰＤの７０％～８０％、ＬＧＰＤの８０％～９０％、ＬＧＰＤの９０％～１００％、ＬＧＰＤの１００％～１１０％、ＬＧＰＤの１１０％～１２０％、ＬＧＰＤの１１０％～１３０％、ＬＧＰＤの１３０％～１４０％、ＬＧＰＤの１４０％～１５０％、ＬＧＰＤの１５０％～１６０％、ＬＧＰＤの１６０％～１７０％、またはＬＧＰＤの１７０％～１８０％であってもよい。
【0109】
１つの態様において、長さＬＧＳは、ＬＧＰＳの１０％～１８０％、ＬＧＰＳの１０％～２０％、ＬＧＰＳの２０％～３０％、ＬＧＰＳの３０％～４０％、ＬＧＰＳの４０％～５０％、ＬＧＰＳの５０％～６０％、ＬＧＰＳの６０％～７０％、ＬＧＰＳの７０％～８０％、ＬＧＰＳの８０％～９０％、ＬＧＰＳの９０％～１００％、ＬＧＰＳの１００％～１１０％、ＬＧＰＳの１１０％～１２０％、ＬＧＰＳの１１０％～１３０％、ＬＧＰＳの１３０％～１４０％、ＬＧＰＳの１４０％～１５０％、ＬＧＰＳの１５０％～１６０％、ＬＧＰＳの１６０％～１７０％、またはＬＧＰＳの１７０％～１８０％であってもよい。
【0110】
１つの態様において、長さＬＧは、ＬＧＰＤの１０％～１８０％、ＬＧＰＤの１０％～２０％、ＬＧＰＤの２０％～３０％、ＬＧＰＤの３０％～４０％、ＬＧＰＤの４０％～５０％、ＬＧＰＤの５０％～６０％、ＬＧＰＤの６０％～７０％、ＬＧＰＤの７０％～８０％、ＬＧＰＤの８０％～９０％、ＬＧＰＤの９０％～１００％、ＬＧＰＤの１００％～１１０％、ＬＧＰＤの１１０％～１２０％、ＬＧＰＤの１１０％～１３０％、ＬＧＰＤの１３０％～１４０％、ＬＧＰＤの１４０％～１５０％、ＬＧＰＤの１５０％～１６０％、ＬＧＰＤの１６０％～１７０％、またはＬＧＰＤの１７０％～１８０％であってもよい。
【0111】
１つまたは複数の態様において、基板層１０２のソース側の一部分には、ｐ型材料層１０６がなくてもよい。１つまたは複数の態様において、基板層１０２のドレイン側の一部分には、ｐ型材料層１０６がなくてもよい。１つまたは複数の態様において、基板層１０２のソース側の一部分には、ｐ型材料層１０６がなくてもよく、基板層１０２のドレイン側の一部分には、ｐ型材料層１０６がなくてもよい。１つまたは複数の態様において、ｐ型材料層１０６は、ゲート１１４の下にその長さにわたって配置されてもよく、ソース１１０およびドレイン１１２に向かって延在してもよい。
【0112】
１つまたは複数の態様において、距離ＬＧＤは、ドレイン１１２側のゲート１１４の下側コーナからゲート側のドレイン１１２の下側コーナまでの距離として定義されてもよく、距離ＬＧＳは、ソース１１０側のゲート１１４の下側コーナからゲート側のソース１１０の下側コーナまでの距離であってもよく、距離ＬＧＤは、距離ＬＧＳよりも大きくてもよい。１つまたは複数の態様において、距離ＬＧＰＳは、ソース１１０側のゲート１１４の下側コーナからソース１１０に向かっての、ｐ型材料層１０６の一部分の長さを定義してもよく、距離ＬＧＰＤは、ドレイン１１２側のゲート１１４の下側コーナからドレイン１１２に向かっての、ｐ型材料層１０６の一部分の長さを定義してもよく、距離ＬＧＰＳは、距離ＬＧＰＤに等しくてもよい。１つまたは複数の態様において、距離ＬＧＰＳは、ソース１１０側のゲート１１４の下側コーナからソース１１０に向かっての、ｐ型材料層１０６の一部分の長さを定義してもよく、距離ＬＧＰＤは、ドレイン１１２側のゲート１１４の下側コーナからドレイン１１２に向かっての、ｐ型材料層１０６の一部分の長さを定義してもよく、距離ＬＧＰＳは、距離ＬＧＰＤよりも大きくてもよい。１つまたは複数の態様において、距離ＬＧＰＳは、ソース１１０側のゲート１１４の下側コーナからソース１１０に向かっての、ｐ型材料層１０６の一部分の長さを定義してもよく、距離ＬＧＰＤは、ドレイン１１２側のゲート１１４の下側コーナからドレイン１１２に向かっての、ｐ型材料層１０６の一部分の長さを定義してもよく、距離ＬＧＰＤは、距離ＬＧＰＳよりも大きくてもよい。
【0113】
１つまたは複数の態様において、ｐ型材料層１０６は、ソース１１０に向かって延在してもよいが、垂直方向においてソース１１０に重ならない。１つまたは複数の態様において、ｐ型材料層１０６は、垂直方向においてソース１１０に重なってもよい。１つまたは複数の態様において、ｐ型材料層１０６は、ドレイン１１２に向かって延在してもよいが、垂直方向においてドレイン１１２に重ならない。１つまたは複数の態様において、ｐ型材料層１０６は、垂直方向においてドレイン１１２に重なってもよい。１つまたは複数の態様において、ｐ型材料層１０６は、ゲート１１４に電気的に接続されてもよい。１つまたは複数の態様において、ゲート１１４は、任意の外部回路または電圧に電気的に接続されてもよい。１つまたは複数の態様において、ｐ型材料層１０６は、直接的な電気接続を有しなくてもよい。１つまたは複数の態様において、ｐ型材料層１０６は、ソース１１０に電気的に接続されてもよい。
【0114】
いくつかの態様において、ドレイン１１２からソース１１０までの電圧の一部は、ｐ型材料層１０６領域において降下してもよい。これはまた、横方向においてチャネルを空乏させてもよい。横方向空乏は、横電界を減少させ、ブレークダウン電圧を増大させ得る。代替的に、必要とされるブレークダウン電圧に対してよりコンパクトな構造を得ることができる。ｐ型材料層１０６は、印加されるドレイン電圧を持続させるために必要なバッファのＣまたはＦｅドーピングを有する必要性を排除することができる。ＣおよびＦｅを排除することによって、動作条件下での電流減少がなくなる（トラッピングがなくなる）。その上、いくつかの態様において、ｐ型材料層１０６は、電界を支持することができる。
【0115】
いくつかの態様において、ｐ型材料層１０６はまた、表面に垂直な可変ドーピングおよび／または注入プロファイルを有するように構成されてもよい。いくつかの態様において、ｐ型材料層１０６はまた、図の断面視へと延在する、表面に垂直な可変プロファイルを有するように構成されてもよい。プロファイルは、所望のブレークダウン電圧、デバイスサイズ、スイッチング時間などを達成するように構成されてもよい。
【0116】
【0117】
１つの態様において、ｐ型材料層１０６は、図８に示すような矢印ＬＥＮＧＴＨ Ｐによって示されるように、基板層１０２の面積全体にわたって延在しなくてもよい。これに関連して、ｐ型材料層１０６は、下記に詳細に記載されているように選択的に配置されてもよく、ｐ型材料層１０６は、全長にわたって配置されて下記に詳細に記載されているように選択的に除去されてもよく、ｐ型材料層１０６は、全長にわたって配置されて下記に詳細に記載されているように選択的に電気的に中性化されるなどされてもよい。したがって、下記に記載するｐ型材料層１０６の特定の構成は、下記に言及するような動作構成および配列を有するｐ型材料層１０６をもたらすこれらの構成のいずれかを包含する。言い換えれば、ｐ型材料層１０６の長さおよび／またはサイズは、部分的に電気的に中性化または部分的にエッチングされる部分を含まない。ｐ型材料層１０６の長さおよび／またはサイズは、トランジスタ１００の適用形態、トランジスタ１００に対する要件などに依存し得る。
【0118】
さらに後述されている態様を参照して、ｐ型材料層１０６は、水平方向において、矢印ＬＥＮＧＴＨ Ｐに平行に軸Ｘに沿って延在することができる。その上、ｐ型材料層１０６は、水平方向において、矢印ＬＥＮＧＴＨ Ｐに垂直（ｙ軸に平行）であり、図示のようにトランジスタ１００の構成要素を通じて延在する線によって定義される点まで、矢印ＬＥＮＧＴＨ Ｐに平行に延在することができる。
【0119】
本開示の１つの態様において、ｐ型材料層１０６は、横方向において、少なくともソース１１０の下からゲート１１４の第１のエッジ１２４の下の位置まで延在することができる。特に、第１のエッジ１２４は、ドレイン１１２に隣接するゲート１１４の側のゲート１１４のエッジであってもよく、また、ゲート１１４の最下面であってもよい。
【0120】
本開示の特定の態様において、ｐ型材料層１０６は、ゲート１１４の第１のエッジ１２４の約０～約０．７μｍ内の点まで延在することができる。本開示の特定の態様において、ｐ型材料層１０６は、ゲート１１４の第１のエッジ１２４の約０～約０．５μｍ内の点まで延在することができる。本開示の特定の態様において、ｐ型材料層１０６は、ゲート１１４の第１のエッジ１２４の約０～約０．３μｍ内の点まで延在することができる。
【0121】
本開示の１つの態様において、ｐ型材料層１０６は、横方向において、少なくともソース１１０の下からゲート１１４の第２のエッジ１２２の下の位置まで延在することができる。特に、第２のエッジ１２２は、ソース１１０に隣接するゲート１１４の側のゲート１１４のエッジであってもよく、また、ゲート１１４の最下面であってもよい。
【0122】
本開示の特定の態様において、ｐ型材料層１０６は、ゲート１１４の第２のエッジ１２２の約０～約０．７μｍ内の点まで延在することができる。本開示の特定の態様において、ｐ型材料層１０６は、ゲート１１４の第２のエッジ１２２の約０～約０．５μｍ内の点まで延在することができる。本開示の特定の態様において、ｐ型材料層１０６は、ゲート１１４の第２のエッジ１２２の約０～約０．３μｍ内の点まで延在することができる。
【0123】
他の態様において、ｐ型材料層１０６の長さＬＥＮＧＴＨ Ｐはまた、図８に示すような長さＳＤに基づく他の構成要素の位置および／または長さに関連して考えることもできる。この場合の長さＳＤは、図８に示すようなソース１１０のエッジ１４２とドレイン１１２のエッジ１４４との間の長さであってもよい。特に、エッジ１４２は、ソース１１０の、ゲート１１４とは反対の側のＹ軸に平行であるソース１１０上のエッジまたは表面として定義されてもよく、エッジ１４４は、ドレイン１１２の、ゲート１１４とは反対の側のＹ軸に平行であるドレイン１１２上のエッジまたは表面として定義されてもよい。
【0124】
１つの態様において、ｐ型材料層１０６の長さは、ＳＤの長さの１０％～２０％だけ延在してもよく、すなわち、ｐ型材料層１０６は、ソース１１０のエッジ１４２を過ぎてドレイン１１２に向かって１０％～２０％だけ延在してもよい。１つの態様において、ｐ型材料層１０６の長さは、ＳＤの長さの２０％～３０％だけ延在してもよく、すなわち、ｐ型材料層１０６は、ソース１１０のエッジ１４２を過ぎてドレイン１１２に向かって２０％～３０％だけ延在してもよい。１つの態様において、ｐ型材料層１０６の長さは、ＳＤの長さの３０％～４０％だけ延在してもよく、すなわち、ｐ型材料層１０６は、ソース１１０のエッジ１４２を過ぎてドレイン１１２に向かって３０％～４０％だけ延在してもよい。１つの態様において、ｐ型材料層１０６の長さは、ＳＤの長さの４０％～５０％だけ延在してもよく、すなわち、ｐ型材料層１０６は、ソース１１０のエッジ１４２を過ぎてドレイン１１２に向かって４０％～５０％だけ延在してもよい。１つの態様において、ｐ型材料層１０６の長さは、ＳＤの長さの５０％～６０％だけ延在してもよく、すなわち、ｐ型材料層１０６は、ソース１１０のエッジ１４２を過ぎてドレイン１１２に向かって５０％～６０％だけ延在してもよい。１つの態様において、ｐ型材料層１０６の長さは、ＳＤの長さの６０％～７０％だけ延在してもよく、すなわち、ｐ型材料層１０６は、ソース１１０のエッジ１４２を過ぎてドレイン１１２に向かって６０％～７０％だけ延在してもよい。１つの態様において、ｐ型材料層１０６の長さは、ＳＤの長さの７０％～８０％だけ延在してもよく、すなわち、ｐ型材料層１０６は、ソース１１０のエッジ１４２を過ぎてドレイン１１２に向かって７０％～８０％だけ延在してもよい。
【0125】
図９は、本開示の一態様による複数のユニットセルトランジスタを含み得る半導体デバイスを示す。
【0126】
図９に示すように、本開示の態様は、複数のトランジスタ１００を含み得る半導体デバイス４００を含んでもよい。特に、トランジスタ１００は、半導体デバイス４００内に実装された複数のユニットセル４３０のうちの１つであってもよい。
【0127】
特に、図９は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。特に、図９のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。これに関連して、図９のトランジスタ１００は、特定のトランジスタ適用形態について、ゲートラグ効果を減少させ、ＲＦ性能に対する悪影響を回避などする、本明細書に記載されているようなｐ型材料層１０６の長さを実装する。
【0128】
半導体デバイス４００は、ゲート１１４に接続するかまたはその一部を形成する第１の方向（たとえば、図９に示すＺ方向）に平行に延在し得る複数のゲートフィンガ４０６に接続され得るゲートバス４０２を含んでもよい。ソースバス４１０が、ソース１１０に接続するかまたはその一部を形成する、複数の平行なソースコンタクト４１６に接続されてもよい。いくつかの態様において、ソースバス４１０は、半導体デバイス４００の底面にある接地電圧ノードに接続されてもよい。ドレインバス４２０が、ドレイン１１２に接続するかまたはその一部を形成する、複数のドレインコンタクト４２６に接続されてもよい。
【0129】
図９に見てとれるように、各ゲートフィンガ４０６は、一対の隣接するソースコンタクト４１６とドレインコンタクト４２６との間にＺ方向に沿って延伸してもよい。半導体デバイス４００は、複数のユニットセル４３０を含んでもよく、複数のユニットセル４３０の各々が、トランジスタ１００の実施態様を含む。複数のユニットセル４３０のうちの１つが、図９において破線のボックスによって示されており、隣接するソースコンタクト４１６とドレインコンタクト４２６との間に延在するゲートフィンガ４０６を含む。
【0130】
「ゲート幅」とは、ゲートフィンガ４０６がＺ方向においてその関連付けられるソースコンタクト４１６およびドレインコンタクト４２６と重なり合う距離を指す。すなわち、ゲートフィンガ４０６の「幅」は、ゲートフィンガ４０６が、ソースコンタクト４１６およびドレインコンタクト４２６の実施態様に平行に隣接して延在する寸法（Ｚ方向に沿った距離）を指す。複数のユニットセル４３０の各々は、ソースコンタクト４１６および／またはドレインコンタクト４２６のうちの１つを、複数のユニットセル４３０のうちの１つまたは複数の隣接するユニットセルと共有することができる。複数のユニットセル４３０の特定の数が図９に示されているが、半導体デバイス４００は、複数のユニットセル４３０をより多くまたはより少なく含んでもよいことが諒解されよう。
【0131】
【0132】
図１０を参照すると、半導体デバイス４００は、本明細書に記載されているような基板層１０２、バッファ層１０４、バリア層１０８などを含む半導体構造４４０を含んでもよい。ソースコンタクト４１６およびドレインコンタクト４２６が、本明細書に記載されているようにバリア層１０８上にあってもよい。ゲートフィンガ４０６が、本明細書に記載されているようにソースコンタクト４１６とドレインコンタクト４２６との間で基板層１０２上にあってもよい。ゲートフィンガ４０６、ソースコンタクト４１６、およびドレインコンタクト４２６はすべて、図９および図１０において概略的に同様の「寸法」を有するものとして示されているが、各々が本開示と一貫する異なる形状および寸法を有してもよいことが諒解されよう。
【0133】
図１１は、本開示によるトランジスタの別の態様の断面図を示す。
【0134】
特に、図１１は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。特に、図１１のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。これに関連して、図１１のトランジスタ１００は、特定のトランジスタ適用形態について、ゲートラグ効果を減少させ、ＲＦ性能に対する悪影響を回避などする、本明細書に記載されているようなｐ型材料層１０６の長さを実装する。特に、図１１は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。特に、図１１のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。これに関連して、図１１のトランジスタ１００は、特定のトランジスタ適用形態について、ゲートラグ効果を減少させ、ＲＦ性能に対する悪影響を回避などする、本明細書に記載されているようなｐ型材料層１０６の長さを実装する。
【0135】
図１１は、第２のスペーサ層１１７の実施態様をさらに示す。第２のスペーサ層１１７は、ゲート１１４および／またはスペーサ層１１６の上に提供されてもよい。第２のスペーサ層１１７は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮなど、またはそれらの複数の層を組み込んだ組合せから作成されるパッシベーション層であってもよい。
【0136】
１つの態様において、第２のスペーサ層１１７は、ＳｉＮから作成されるパッシベーション層である。１つの態様において、第２のスペーサ層１１７は、ＭＯＣＶＤ、プラズマ化学蒸着（ＣＶＤ）、熱フィラメントＣＶＤ、またはスパッタリングを使用して堆積することができる。１つの態様において、第２のスペーサ層１１７は、Ｓｉ3Ｎ4の堆積物を含んでもよい。１つの態様において、第２のスペーサ層１１７は、絶縁層を形成する。１つの態様において、第２のスペーサ層１１７は、絶縁体を形成する。１つの態様において、第２のスペーサ層１１７は、誘電体であってもよい。１つの態様において、第２のスペーサ層１１７は、スペーサ層１１６上に提供されてもよい。１つの態様において、第２のスペーサ層１１７は、誘電体などの非導電性材料を含んでもよい。１つの態様において、第２のスペーサ層１１７は、誘電体の複数の異なる層または誘電体層の組合せを含んでもよい。１つの態様において、第２のスペーサ層１１７は、多くの異なる厚さのものであってもよく、厚さの適切な範囲は、約０．０５～２マイクロメートル（ミクロン）である。１つの態様において、第２のスペーサ層１１７は、Ａｌ、Ｇａ、またはＩｎの合金などの異なるＩＩＩ族元素を有するＩＩＩ族窒化物材料などの材料を含んでもよく、適切なスペーサ層材料は、ＡｌxＩｎyＧａ1-x-y（ここで、０≦ｘ≦１かつ０≦ｙ≦１、ｘ＋ｙ≦１）である。
【0137】
図１２は、本開示によるトランジスタの別の態様の断面図を示す。
【0138】
特に、図１２は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。図１２のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。特に、図１２は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。特に、図１２のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。これに関連して、図１２のトランジスタ１００は、特定のトランジスタ適用形態について、ゲートラグ効果を減少させ、ＲＦ性能に対する悪影響を回避などする、本明細書に記載されているようなｐ型材料層１０６の長さを実装する。
【0139】
図１２は、フィールドプレート１３２の実施態様をさらに示す。１つの態様において、フィールドプレート１３２は、ゲート１１４とドレイン１１２との間で第２のスペーサ層１１７上に配置されてもよい。１つの態様において、フィールドプレート１３２は、ゲート１１４とドレイン１１２との間で第２のスペーサ層１１７上に堆積されてもよい。１つの態様において、フィールドプレート１３２は、トランジスタ１００内の１つまたは複数の他の構成要素に電気的に接続されてもよい。１つの態様において、フィールドプレート１３２は、トランジスタ１００の任意の他の構成要素に電気的に接続されなくてもよい。いくつかの態様において、フィールドプレート１３２は、ゲート１１４に隣接してもよく、誘電体材料から成る第２のスペーサ層１１７が、フィールドプレート１３２からゲート１１４を絶縁するために、少なくとも部分的にゲート１１４の上に含まれてもよい。いくつかの態様において、フィールドプレート１３２は、ゲート１１４に重なってもよく、誘電体材料から成る第２のスペーサ層１１７が、フィールドプレート１３２からゲート１１４を絶縁するために、少なくとも部分的にゲート１１４の上に含まれてもよい。
【0140】
フィールドプレート１３２は、ゲート１１４の縁部から種々の距離だけ延在してもよく、距離の適切な範囲は、約０．１～２マイクロメートル（ミクロン）である。いくつかの態様において、フィールドプレート１３２は、標準的なメタライゼーション方法を使用して堆積された、適切な材料が金属または金属の組合せである多くの異なる導電性材料を含んでもよい。１つの態様において、フィールドプレート１３２は、チタン、金、ニッケル、チタン／金、ニッケル／金などを含んでもよい。
【0141】
１つの態様において、フィールドプレート１３２は、ゲート１１４とドレイン１１２との間で第２のスペーサ層１１７上に形成されてもよく、フィールドプレート１３２は、ゲート１１４に近接するが、ゲート１１４に重なりはしない。１つの態様において、ゲート１１４とフィールドプレート１３２の間の空間は、ゲート１１４をフィールドプレート１３２から絶縁するのに十分に広く、同時に、フィールドプレート１３２によって提供される電界効果を最大化するのに十分に小さくすることができる。
【0142】
特定の態様において、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を減少させることができる。特定の態様において、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を減少させることができ、トランジスタ１００のブレークダウン電圧を増大させることができる。特定の態様において、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を減少させることができ、トランジスタ１００内のトラッピングを減少させることができる。特定の態様において、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を減少させることができ、トランジスタ１００内の漏れ電流を減少させることができる。
【0143】
他の態様において、たとえば、スペーサ層１１６は、バリア層１０８およびゲート１１４上に形成される。そのような態様において、フィールドプレート１３２は、直接的にスペーサ層１１６上に形成することができる。フィールドプレート１３２がゲート１１４と重なり合うもしくは重なり合わない、および／または、複数のフィールドプレート１３２が使用される、他の複数のフィールドプレート構成が可能である。
【0144】
図１３は、本開示によるトランジスタの別の態様の断面図を示す。
【0145】
特に、図１３は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。特に、図１３のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。図１３は、接続１５４を通じてソース１１０に電気的に接続することができるフィールドプレート１３２の実施態様をさらに示す。付加的にまたは代替的に、フィールドプレート１３２は、接続（ゲート－フィールドプレート相互接続（図示せず））を通じてゲート１１４に接続されてもよい。特に、図１３は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。特に、図１３のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。これに関連して、図１３のトランジスタ１００は、特定のトランジスタ適用形態について、ゲートラグ効果を減少させ、ＲＦ性能に対する悪影響を回避などする、本明細書に記載されているようなｐ型材料層１０６の長さを実装する。
【0146】
１つの態様において、接続１５４は、ソース１１０とフィールドプレート１３２との間に延在するように、スペーサ層１１６および／または第２のスペーサ層１１７上に形成されてもよい。いくつかの態様において、接続１５４は、標準的なメタライゼーション方法を使用して堆積された導電性材料、多くの異なる導電性材料、金属である適切な材料、または、金属の組合せを含んでもよい。１つの態様において、材料は、チタン、金、ニッケルなどのうちの１つまたは複数を含んでもよい。
【0147】
１つの態様において、ゲート－フィールドプレート相互接続は、ゲート１１４とフィールドプレート１３２との間に延在するように、スペーサ層１１６および／または第２のスペーサ層１１７上に形成されてもよい。いくつかの態様において、ゲート－フィールドプレート相互接続は、標準的なメタライゼーション方法を使用して堆積された導電性材料、多くの異なる導電性材料、金属である適切な材料、または、金属の組合せを含んでもよい。１つの態様において、材料は、チタン、金、ニッケルなどのうちの１つまたは複数を含んでもよい。
【0148】
特に、図１３のトランジスタ１００は、接続１５４（ソース－フィールドプレート相互接続）を通じてソース１１０に接続されているフィールドプレート１３２を示す。１つの態様において、接続１５４は、フィールドプレート１３２とソース１１０との間に延在するように、スペーサ層１１６および／または第２のスペーサ層１１７上に形成されてもよい。１つの態様において、接続１５４は、同じ製造ステップ中にフィールドプレート１３２とともに形成されてもよい。１つの態様において、複数の接続１５４および／または複数のゲート－フィールドプレート相互接続が使用されてもよい。１つの態様において、複数のフィールドプレート１３２が使用されてもよい。１つの態様において、複数のフィールドプレート１３２が使用されてもよく、複数のフィールドプレート１３２の各々は、それらの間に誘電体材料をはさんで積み重ねられてもよい。いくつかの態様において、接続１５４および／またはゲート－フィールドプレート相互接続は、標準的なメタライゼーション方法を使用して堆積された導電性材料、多くの異なる導電性材料、金属である適切な材料、または、金属の組合せを含んでもよい。１つの態様において、材料は、チタン、金、ニッケルなどのうちの１つまたは複数を含んでもよい。
【0149】
本明細書に記載されているトランジスタ１００の１つの態様において、ゲート１１４は、白金（Ｐｔ）、ニッケル（Ｎｉ）、および／または金（Ａｕ）から形成されてもよいが、ショットキー効果を達成するための当業者に知られている他の金属が使用されてもよい。１つの態様において、ゲート１１４は、３層構造を有し得るショットキーゲートコンタクトを含んでもよい。そのような構造には、いくつかの材料の密着性が高いため、利点があり得る。１つの態様において、ゲート１１４は、高伝導性金属の上層をさらに含んでもよい。１つの態様において、ゲート１１４は、Ｔ形ゲートとして構成されてもよい。
【0150】
本明細書に記載されているトランジスタ１００の１つの態様において、１つまたは複数の上層が、ソース１１０、ドレイン１１２、およびゲート１１４のうちの１つまたは複数の上に提供されてもよい。上層は、Ａｕ、銀（Ａｇ）、Ａｌ、Ｐｔ、Ｔｉ、Ｓｉ、Ｎｉ、Ａｌ、および／または銅（Ｃｕ）であってもよい。
【0151】
本明細書に記載されているトランジスタ１００の１つの態様において、第２のバッファ層が、バッファ層１０４の第１の実施態様の、基板層１０２とは反対の側で、バッファ層１０４の第１の実施態様上に堆積または成長されてもよい。１つの態様において、第２のバッファ層は、直接的にバッファ層１０４の第１の実施態様上に形成されてもよい。１つの態様において、第２のバッファ層は、窒化ガリウム（ＧａＮ）、ＡｌＮなどのような高純度材料であってもよい。１つの態様において、第２のバッファ層は、高純度ＧａＮであってもよい。１つの態様において、第２のバッファ層は、高純度ＡｌＮであってもよい。第２のバッファ層は、ｐ型材料またはｎ型材料であってもよい。別の態様において、第２のバッファ層は、非ドープであってもよい。
【0152】
図１４は、本開示によるトランジスタの別の態様の断面図を示す。
【0153】
特に、図１４は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。特に、図１４のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。図１４は、接続１５４を通じてソース１１０に電気的に接続することができるフィールドプレート１３２の実施態様をさらに示す。特に、図１４は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。特に、図１４のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。これに関連して、図１４のトランジスタ１００は、特定のトランジスタ適用形態について、ゲートラグ効果を減少させ、ＲＦ性能に対する悪影響を回避などする、本明細書に記載されているようなｐ型材料層１０６の長さを実装する。
【0154】
本開示の様々な態様において、トランジスタ１００のｐ型材料層１０６は、基板層１０２中に埋め込まれてもよく、他の様態で、トランジスタ１００の任意の部分に電気的に接続されなくてもよい。図１４に示すような１つの態様において、トランジスタ１００は、外部信号、バイアスなどを受信するために電気的に接続されてもよいｐ型材料コンタクト１１８を含んでもよい。ｐ型材料コンタクト１１８は、基板層１０２、ｐ型材料層１０６、基板層１０２、バッファ層１０４、バリア層１０８などの中に電気的に接続および準備されてもよい。ｐ型材料コンタクト１１８は、基板層１０２、ｐ型材料層１０６、基板層１０２、バッファ層１０４、バリア層１０８などの中の陥凹部１１９内に形成されてもよい。陥凹部１１９は、ｐ型材料コンタクト１１８がそこに作成されることを可能にするために、ｐ型材料層１０６まで延在してもよい。陥凹部１１９は、エッチングによって形成されてもよく、また、陥凹部１１９を画定するための材料を使用してもよい。材料は、陥凹部１１９が作成された後に除去されてもよい。
【0155】
特に、陥凹部１１９は、ソース１１０と関連付けられる領域の一部分内のｐ型材料層１０６の上方の任意の材料を除去し、基板層１０２の反対の側でｐ型材料層１０６を露出させてもよい。本開示の別の態様において、ｐ型材料コンタクト１１８のための場所を作成するために、陥凹部１１９が、基板層１０２、ｐ型材料層１０６、基板層１０２、バッファ層１０４、バリア層１０８などの少なくとも一部を除去することによって作成されてもよい。
【0156】
特定の実施形態において、ソース１１０は、接続１３８を通じてｐ型材料コンタクト１１８に電気的に接続されてもよい。特定の実施形態において、フィールドプレート１３２は、接続１５４を通じてソース１１０に電気的に接続されてもよい。特定の実施形態において、フィールドプレート１３２は、ソース１１０に接続されてもよく、ソース１１０は、接続１３８を通じてｐ型材料コンタクト１１８に接続されてもよい。
【0157】
特定の実施形態において、ゲート１１４は、接続（図示せず）を通じてｐ型材料コンタクト１１８に電気的に接続されてもよい。特定の実施形態において、フィールドプレート１３２は、上記接続を通じてゲート１１４に電気的に接続されてもよい。特定の実施形態において、フィールドプレート１３２は、ゲート１１４に接続されてもよく、ゲート１１４は、上記接続を通じてｐ型材料コンタクト１１８に接続されてもよい。
【0158】
図１４は、本発明の異なる実施形態（たとえば、異なるｐ層および／またはフィールドプレート構成）を広範に記述するように意図されているが、明確にするために、すべての実施形態が明示的に描写されているとは限らない。本発明のトランジスタ１００構造は、本明細書他に記載されているような様々なｐ型材料層１０６構造とともに利用することができることは理解されたい。特定の実施形態において、ｐ型材料層１０６構造は、別個のバイアス電圧／制御信号に電気的に接続されてもよく、ソース１１０に電気的に接続されるか、もしくは、ゲート１１４に電気的に接続されてもよく、または、ソース１１０、ゲート１１４、および別個のバイアス／制御信号に電気的に接続されなくてもよい。そのような電気接続は、エピタキシャル材料内のビア、ならびに／または、エピタキシャル材料の外側および／もしくは縁部にある電気接続を通じたものであり得る。たとえば、ビアは、陥凹部１１９内に構造化されてもよい。ｐ型材料層１０６は、本明細書他に記載されている異なる変形形態のいずれかの中に形成または構造化することができる。実施形態に応じて、様々なフィールドプレート１３２構成が可能である。たとえば、フィールドプレート１３２は、ゲート１１４と一体であってもよく、フィールドプレート１３２の間に介在する誘電体スペーサ層を有するかまたは有しない、単一または複数のフィールドプレート１３２が可能である。フィールドプレート１３２は、ゲート１１４または下にあるフィールドプレート１３２と垂直方向に重なり合うことができ、または、重なり合わないことができる。フィールドプレート１３２は、ゲート１１４もしくはソース１１０、あるいは、ゲート１１４に接続されている１つもしくは複数のフィールドプレート１３２、ソース１１０に接続されている１つもしくは複数のファイルドプレート１３２、および／または、ソース１１０にもゲート１１４にも接続されていない１つもしくは複数のフィールドプレート１３２に電気的に接続されてもよい。
【0159】
図１５は、本開示によるトランジスタを作成するためのプロセスを示す。
【0160】
特に、図１５は、本開示のトランジスタ１００を作成するための例示的なプロセス５００を示す。プロセス５００は、例示に過ぎず、本明細書において開示されている様々な態様と一貫して修正されてもよいことに留意されたい。特に、プロセス５００は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよい。特に、プロセス５００は、上述したようなｐ型材料層１０６を作成することを含んでもよい。これに関連して、プロセス５００は、特定のトランジスタ適用形態について、ゲートラグ効果を減少させ、ＲＦ性能に対する悪影響を回避などする、本明細書に記載されているようなｐ型材料層１０６の長さを実装する。
【0161】
プロセス５００は、ステップ５０２において、基板層１０２を形成することによって開始することができる。基板層１０２は、本開示と一貫して形成されてもよい。たとえば、基板層１０２は、炭化ケイ素（ＳｉＣ）から作成されてもよい。いくつかの態様において、基板層１０２は、半絶縁性ＳｉＣ基板、ｐ型基板、ｎ型基板などであってもよい。いくつかの態様において、基板層１０２は、非常に低濃度にドープされてもよい。１つの態様において、背景不純物レベルは低くてもよい。１つの態様において、背景不純物レベルは１Ｅ１５／ｃｍ3以下であってもよい。基板層１０２は、６Ｈ ＳｉＣ、４Ｈ ＳｉＣ、１５Ｒ ＳｉＣ、３Ｃ ＳｉＣなどから成る群から選択されるＳｉＣから形成されてもよい。別の態様において、基板層１０２は、ＧａＡｓ、ＧａＮ、または本明細書に記載されている用途に適した他の材料であってもよい。別の態様において、基板層１０２は、サファイア、スピネル、ＺｎＯ、ケイ素、またはＩＩＩ族窒化物材料の成長をサポートすることが可能な任意の他の材料を含んでもよい。
【0162】
プロセス５００は、ｐ型材料層１０６を形成するステップ５０４を含んでもよい。ｐ型材料層１０６は、本開示において記載されているように形成されてもよい。これは、基板層１０２内にｐ型材料層１０６を形成するために、基板層１０２内にＡｌを注入することを含んでもよい。たとえば、ｐ型材料層１０６は、Ａｌのイオン注入およびアニーリングによって形成されてもよい。１つの態様において、ｐ型材料層１０６は、任意のＧａＮ層を成長させる前にＡｌの注入およびアニーリングによって形成されてもよい。１つの態様において、イオン注入は、インプラントのチャネリングを利用してもよい。１つの態様において、インプラントのチャネリングは、イオンビームを基板層１０２に位置整合させることを含んでもよい。イオンビームの位置整合の結果として、注入効率を増大させることができる。いくつかの態様において、プロセス５００は、基板層１０２内にｐ型材料層１０６を形成するために、基板層１０２内にＡｌを注入することをさらに含んでもよい。その後、基板層１０２は、本明細書に規定されているようにアニーリングされてもよい。１つの態様において、ｐ型材料層１０６は、２５℃における１Ｅ１３ｃｍ2の用量でＥ1＝１００ｋｅＶの注入エネルギーを有するチャネリング条件によって注入される４Ｈ－ＳｉＣにおける27Ａｌのイオン注入によって形成されてもよい。１つの態様において、ｐ型材料層１０６は、２５℃における１Ｅ１３ｃｍ2の用量でＥ2＝３００ｋｅＶの注入エネルギーを有するチャネリング条件によって注入される４Ｈ－ＳｉＣにおける27Ａｌのイオン注入によって形成されてもよい。しかしながら、他の注入エネルギーおよび用量も企図される。
【0163】
プロセス５００は、基板層１０２上にバッファ層１０４を形成するステップ５０６を含んでもよい。バッファ層１０４は、本開示において記載されているように基板層１０２上に成長または堆積されてもよい。１つの態様において、バッファ層１０４は、ＧａＮであってもよい。別の態様において、バッファ層１０４は、ＬＥＯによって形成されてもよい。１つの態様において、核形成層１３６が、基板層１０２上に形成されてもよく、バッファ層１０４が、ステップ５０６において、核形成層１３６上に形成されてもよい。バッファ層１０４は、核形成層１３６上に成長または堆積されてもよい。１つの態様において、バッファ層１０４は、ＧａＮであってもよい。別の態様において、バッファ層１０４は、ＬＥＯによって形成されてもよい。
【0164】
さらに、プロセス５００中に、ステップ５０８の一部として、バリア層１０８が、バッファ層１０４上に形成されてもよい。バリア層１０８は、本開示において記載されているように形成されてもよい。たとえば、バリア層１０８は、ｎ型導電層であってもよく、または、非ドープであってもよい。１つの態様において、バリア層１０８は、ＡｌＧａＮであってもよい。
【0165】
さらに、プロセス５００中に、ステップ５１０の一部として、ｐ型材料層１０６と接触するための場所を作成するために、バリア層１０８の少なくとも一部およびバッファ層１０４の少なくとも一部を除去することによって、陥凹部が作成されてもよい。陥凹部形成プロセスは、ソース１１０と関連付けられる領域の一部分内のｐ型材料層１０６の上方の任意の材料を除去し、基板層１０２の反対の側でｐ型材料層１０６を露出させてもよい。
【0166】
さらに、プロセス５００中に、ステップ５１２の一部として、ソース１１０が、バリア層１０８上に配置されてもよい。ソース１１０は、アニーリングされ得る適切な材料から成る抵抗接点であってもよい。たとえば、ソース１１０は、たとえば約２分にわたって約５００℃～約８００℃の温度においてアニーリングされてもよい。しかしながら、他の時間および温度も利用されてもよい。たとえば、約３０秒～約１０分の時間が許容可能であり得る。いくつかの態様において、ソース１１０は、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含んでもよい。１つの態様において、Ｎ＋材料である、ソース１１０の下の領域１６４が、バリア層１０８内に形成されてもよい。１つの態様において、ドレイン１１２の下の領域１６４は、Ｓｉドープされてもよい。
【0167】
さらに、プロセス５００中に、ステップ５１２の一部として、ドレイン１１２が、バリア層１０８上に配置されてもよい。ソース１１０と同様に、ドレイン１１２は、Ｎｉまたは別の適切な材料から成る抵抗接点であってもよく、同じく同様にアニーリングされてもよい。１つの態様において、ｎ＋インプラントが、バリア層１０８とともに使用されてもよく、このインプラントに対して接点が作成される。１つの態様において、Ｎ＋材料である、ドレイン１１２の下の領域１６４が、バリア層１０８内に形成されてもよい。１つの態様において、ドレイン１１２の下の領域１６４は、Ｓｉドープされてもよい。
【0168】
さらに、プロセス５００中に、ステップ５１２の一部として、ゲート１１４が、ソース１１０とドレイン１１２との間でバリア層１０８上に配置されてもよい。Ｎｉ、Ｐｔ、ＡＵなどの層が、蒸着または別の技法によって、ゲート１１４のために形成されてもよい。その後、ゲート構造は、ＰｔおよびＡｕ、または他の適切な材料を堆積させることによって完成されてもよい。いくつかの態様において、ゲート１１４の接点は、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含んでもよい。
【0169】
さらに、プロセス５００中に、ステップ５１２の一部として、スペーサ層１１６が形成されてもよい。スペーサ層１１６は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮなど、またはそれらの複数の層を組み込んだ組合せから作成されるパッシベーション層であってもよく、これは、バリア層１０８の露出面の上に堆積されてもよい。
【0170】
１つの態様において、ソース１１０およびドレイン１１２電極は、ゲート１１４電極が適切なレベルにおいてバイアスされたときにバッファ層１０４とバリア層１０８との間のヘテロ界面１５２において誘発される二次元電子ガス（２ＤＥＧ）を介してソース１１０およびドレイン１１２電極の間に電流が流れるように、抵抗コンタクトを成して形成されてもよい。１つの態様において、ゲート１１４電極が適切なレベルにおいてバイアスされたときにバッファ層１０４とバリア層１０８との間のヘテロ界面１５２において誘発される二次元電子ガス（２ＤＥＧ）を介してソース１１０とドレイン１１２との間に電流が流れるように、ソース１１０がバリア層１０８に電気的に結合されてもよく、ドレイン１１２がバリア層１０８に電気的に結合されてもよく、ゲート１１４がバリア層１０８に電気的に結合されてもよい。１つの態様において、ゲート１１４が適切なレベルにおいてバイアスされたときにバッファ層１０４とバリア層１０８との間のヘテロ界面１５２において誘発される二次元電子ガス（２ＤＥＧ）を介してソース１１０とドレイン１１２との間に電流が流れるように、ソース１１０がトランジスタ１００に電気的に結合されてもよく、ドレイン１１２がトランジスタ１００に電気的に結合されてもよく、ゲート１１４がトランジスタ１００に電気的に結合されてもよい。様々な態様において、ゲート１１４は、ゲート１１４に置かれる信号および／またはバイアスに基づいて、２ＤＥＧ内の電子の流れを制御することができる。これに関連して、層の組成および／または層のドーピングに応じて、ゲート上にバイアスまたは信号がない状態で、トランジスタ１００は、ノーマリオンとすることができ、または、トランジスタ１００は、ノーマリオフとすることができる。１つの態様において、ヘテロ界面１５２は、０．００５μｍ～０．００７μｍ、０．００７μｍ～０．００９μｍ、および０．００９μｍ～０．０１１μｍの範囲内であってもよい。
【0171】
ゲート１１４は、スペーサまたはスペーサ層１１６の上に延在してもよい。ゲート１１４の底部がバリア層１０８の表面上にあるように、スペーサ層１１６がエッチングされ、ゲート１１４が堆積されてもよい。ゲート１１４を形成する金属は、ゲート１１４の上部がフィールドプレート１３２を形成するように、スペーサ層１１６にわたって延在するようにパターニングされてもよい。
【0172】
さらに、プロセス５００のいくつかの態様中に、ステップ５１２の一部として、第２のスペーサ層１１７が形成されてもよく、フィールドプレート１３２が第２のスペーサ層１１７の上に配置されてもよく、ゲート１１４から分離されてもよい。１つの態様において、フィールドプレート１３２は、ゲート１１４とドレイン１１２との間で第２のスペーサ層１１７上に堆積されてもよい。いくつかの態様において、フィールドプレート１３２は、標準的なメタライゼーション方法を使用して堆積された、適切な材料が金属または金属の組合せである多くの異なる導電性材料を含んでもよい。１つの態様において、フィールドプレート１３２は、チタン、金、ニッケル、チタン／金、ニッケル／金などを含んでもよい。
【0173】
１つの態様において、接続１５４は、同じ製造ステップ中にフィールドプレート１３２とともに形成されてもよい（図１４参照）。１つの態様において、複数のフィールドプレート１３２が使用されてもよい。１つの態様において、複数のフィールドプレート１３２が使用されてもよく、複数のフィールドプレート１３２の各々は、それらの間に誘電体材料をはさんで積み重ねられてもよい。１つの態様において、フィールドプレート１３２は、ドレイン１１２に向いたゲート１１４の縁部に向かって延在する。１つの態様において、フィールドプレート１３２は、ソース１１０に向かって延在する。１つの態様において、フィールドプレート１３２は、ドレイン１１２およびソース１１０に向かって延在する。別の態様において、フィールドプレート１３２は、ゲート１１４の縁部に向かって延在しない。最後に、この構造は、窒化ケイ素などの誘電体スペーサ層によって被覆されてもよい。誘電体スペーサ層はまた、スペーサ層１１６と同様に実装されてもよい。その上、図に示すゲート１１４の断面形状は例示であることに留意されたい。たとえば、いくつかの態様におけるゲート１１４の断面形状は、Ｔ型延在部を含まなくてもよい。ゲート１１４の他の構成が利用されてもよい。
【0174】
さらに、プロセス５００のいくつかの態様中に、ステップ５１２の一部として、接続１５４が形成されてもよい。いくつかの態様において、フィールドプレート１３２は、接続１５４によってソース１１０に電気的に接続されてもよい。１つの態様において、接続１５４は、フィールドプレート１３２とソース１１０との間に延在するように、第２のスペーサ層１１７上に形成されてもよい。
【0175】
プロセス５００のステップは、上述した態様と一貫して異なる順序で実施されてもよいことに留意されたい。その上、プロセス５００は、本明細書において開示されている様々な態様と一貫してより多いまたは少ないプロセスステップを有するように修正されてもよい。プロセス５００の１つの態様において、トランジスタ１００は、ｐ型材料層１０６のみによって実装されてもよい。プロセス５００の１つの態様において、トランジスタ１００は、ｐ型材料層１０６およびｐ型材料層１０６によって実装されてもよい。プロセス５００の１つの態様において、トランジスタ１００は、ｐ型材料層１０６のみによって実装されてもよい。
【0176】
図１６は、本開示によるトランジスタの別の態様の断面図を示す。
【0177】
特に、図１６は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。図１６のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。特に、図１６は、本明細書に記載されている開示のいずれか１つまたは複数の態様を含んでもよいトランジスタ１００を示す。特に、図１６のトランジスタ１００は、上述したようなｐ型材料層１０６を含んでもよい。これに関連して、図１６のトランジスタ１００は、特定のトランジスタ適用形態について、ゲートラグ効果を減少させ、ＲＦ性能に対する悪影響を回避などする、本明細書に記載されているようなｐ型材料層１０６の長さを実装する。
【0178】
さらに、図１６は、バックバリア層１８０を実施するトランジスタ１００が、直接的に核形成層１３６上に、または、介在層を伴って核形成層１３６上に形成されてもよいことを示す。本開示のトランジスタ１００の態様において、バックバリア層１８０は、直接的に基板層１０２上に、または、介在層を伴って基板層１０２上に形成されてもよい。特に、バックバリア層１８０は、少なくとも部分的に、ゲートラグ低減構造、ゲートラグ排除構造などとして構成されてもよい。特に、少なくとも部分的にゲートラグ低減構造、ゲートラグ排除構造などとして構成されているバックバリア層１８０は、少なくとも部分的にドレインラグ低減構造、ドレインラグ排除構造などとして構成されているｐ型材料層１０６とともに、トランジスタ１００の全体的なラグを低減するために、ともに相乗的に動作してもよい。本明細書にさらに記載されているように、トランジスタ１００のラグのこの相乗的な全体的低減は、バックバリア層１８０とｐ型材料層１０６との組合せ構造の予期せぬ結果であった。
【0179】
より詳細には、トランジスタ１００は、開示されているようなｐ型材料層１０６およびバックバリア層１８０、その関連付けられる構造、ならびに／またはその関連付けられるプロセスとともに、ラグを低減する体系的な手法を提供することができる。より詳細には、本開示のトランジスタ１００は、ｐ型材料層１０６および／またはそのプロセスを、ドレインラグ低減構造および／またはドレインラグ効果を低減するためのプロセスとして実施してもよく、本開示のトランジスタ１００は、バックバリア層１８０および／またはそのプロセスを、ゲートラグ低減構造および／またはゲートラグ効果を低減するためのプロセスとして実施してもよい。
【0180】
これに関連して、バックバリア層１８０中のケイ素、酸素、炭素などのような不純物がゲートラグを増大させ得ることが判明している。特に、その不純物は、トラッピング、漏洩などをもたらす。より詳細には、本開示の態様は、背景不純物レベルが低いバックバリア層１８０を実施することができる。１つの態様において、本開示は、背景不純物レベルが低いバックバリア層１８０としてＡｌＧａＮを実施することができる。これに関連して、不純物は、深いトラップ準位としても作用する点欠陥などの転位を有する複合物を構築してしまうことが分かっている。
【0181】
より詳細には、本開示は、背景不純物レベルが低いバックバリア層１８０としてＡｌＧａＮを実施することができ、ここで、低背景不純物レベルは、１Ｅ１７毎立方ｃｍ（センチメートル）未満、５Ｅ１６毎立方ｃｍ未満、１Ｅ１６毎立方ｃｍ未満、または１Ｅ１５毎立方ｃｍ未満の不純物として定義され得る。その上、本開示は、ケイ素、酸素、炭素などの背景不純物レベルが低いバックバリア層１８０としてＡｌＧａＮを実施することができ、ここで、ケイ素、酸素、炭素などの低背景不純物レベルは、１Ｅ１７毎立方ｃｍ（センチメートル）未満、５Ｅ１６毎立方ｃｍ未満、１Ｅ１６毎立方ｃｍ未満、または１Ｅ１５毎立方ｃｍ未満のケイ素、酸素、炭素などの不純物として定義され得る。
【0182】
その上、本開示は、ケイ素および酸素の背景不純物レベルが低いバックバリア層１８０としてＡｌＧａＮを実施することができ、ここで、ケイ素および酸素の低背景不純物レベルは、１Ｅ１７毎立方ｃｍ（センチメートル）未満、５Ｅ１６毎立方ｃｍ未満、１Ｅ１６毎立方ｃｍ未満、または１Ｅ１５毎立方ｃｍ未満のケイ素、酸素および炭素の不純物として定義され得る。１つの態様において、ケイ素および酸素の低背景不純物レベル、ここで、ケイ素および酸素の低背景不純物レベルは、１Ｅ１６未満のケイ素および酸素の不純物として定義され得る。その上、本開示は、炭素の背景不純物レベルが低いバックバリア層１８０としてＡｌＧａＮを実施することができ、ここで、炭素の低背景不純物レベルは、１Ｅ１７毎立方ｃｍ（センチメートル）未満、５Ｅ１６毎立方ｃｍ未満、１Ｅ１６毎立方ｃｍ未満、または１Ｅ１５毎立方ｃｍ未満のケイ素、酸素および炭素の不純物として定義され得る。１つの態様において、炭素の低背景不純物レベル、ここで、炭素の低背景不純物レベルは、５Ｅ１６未満の炭素の不純物として定義され得る。
【0183】
付加的にまたは代替的に、低背景不純物レベルは、１Ｅ１５毎立方ｃｍ～１Ｅ１７毎立方ｃｍ、１Ｅ１５毎立方ｃｍ～１Ｅ１６毎立方ｃｍ、１Ｅ１６毎立方ｃｍ～５Ｅ１６毎立方ｃｍ、または５Ｅ１６毎立方ｃｍ～１Ｅ１７毎立方ｃｍの不純物として定義され得る。特に、ケイ素、酸素、炭素などの低背景不純物レベルは、１Ｅ１５毎立方ｃｍ～１Ｅ１７毎立方ｃｍ、１Ｅ１５毎立方ｃｍ～１Ｅ１６毎立方ｃｍ、１Ｅ１６毎立方ｃｍ～５Ｅ１６毎立方ｃｍ、または５Ｅ１６毎立方ｃｍ～１Ｅ１７毎立方ｃｍの不純物として定義され得る。
【0184】
特に、ケイ素および酸素の低背景不純物レベルは、１Ｅ１５毎立方ｃｍ～１Ｅ１７毎立方ｃｍ、１Ｅ１５毎立方ｃｍ～１Ｅ１６毎立方ｃｍ、１Ｅ１６毎立方ｃｍ～５Ｅ１６毎立方ｃｍ、または５Ｅ１６毎立方ｃｍ～１Ｅ１７毎立方ｃｍの不純物として定義され得る。
【0185】
特に、ケイ素および酸素の低背景不純物レベルは、１Ｅ１５毎立方ｃｍ～１Ｅ１７毎立方ｃｍ、１Ｅ１５毎立方ｃｍ～１Ｅ１６毎立方ｃｍ、１Ｅ１６毎立方ｃｍ～５Ｅ１６毎立方ｃｍ、または５Ｅ１６毎立方ｃｍ～１Ｅ１７毎立方ｃｍの不純物として定義され得る。特に、炭素の低背景不純物レベルは、１Ｅ１５毎立方ｃｍ～１Ｅ１７毎立方ｃｍ、１Ｅ１５毎立方ｃｍ～１Ｅ１６毎立方ｃｍ、１Ｅ１６毎立方ｃｍ～５Ｅ１６毎立方ｃｍ、または５Ｅ１６毎立方ｃｍ～１Ｅ１７毎立方ｃｍの不純物として定義され得る。
【0186】
付加的に、バックバリア層１８０は、チャネル層１８２に対する先鋭な界面を提供するように構成することができる。この界面は、電子に対するバリアとして機能することができる。本開示のトランジスタ１００の態様において、バックバリア層１８０は、傾斜層であってもよい。１つの態様において、バックバリア層１８０は、ステップ傾斜層であってもよい。１つの態様において、バックバリア層１８０は、複数の層であってもよい。
【0187】
特定の態様において、バックバリア層１８０は、バッファ層への電子注入を低減するためのバリアを提供するための低Ａｌ濃度ＡｌＧａＮバッファ層であってもよい。これに関連して、バッファ層への電子注入を低減するためのバリアは、ゲートラグ低減構造、ゲートラグ排除構造などをもたらす。たとえば、バックバリア層１８０は、バッファ層への電子注入を低減するためのバリアを提供するために、約４％のＡｌ濃度のＡｌＧａＮによって実施されてもよい。これに関連して、約とは、０．５％、１％、１．５％、または２％以内であってもよい。特定の態様において、バックバリア層１８０は、バッファ層への電子注入を低減するためのバリア、ゲートラグ低減構造、ゲートラグ排除構造などを提供するために、１％～６％、１％～１．５％、１．５％～２％、２％～２．５％、２．５％～３％、３％～３．５％、３．５％～４％、３．５％～４．５％、３．８％～４．２％、４％～４．５％、４．５％～５％、５％～５．５％、または５．５％～６％のＡｌ濃度を有するＡｌＧａＮによって実施されてもよい。
【0188】
諸態様において、トランジスタ１００は、限定された動作エンベロープ中にゲートラグが制限され得る。たとえば、ＧａＮ ＨＥＭＴの特定の実施態様のゲート上の逆バイアスは、約－８Ｖ（ボルト）までである。しかしながら、バックバリア層１８０は、ゲートラグトラッピング効果が存在し得る限定された動作エンベロープ外の実施については、ゲートラグ低減、ゲートラグ排除などとして構成されてもよい。たとえば、これは、ゲート電圧が－８Ｖを下回るトランジスタ１００の実施態様である。特に、少なくとも部分的にゲートラグ低減構造、ゲートラグ排除構造などとして構成されているバックバリア層１８０は、少なくとも部分的にドレインラグ低減構造、ドレインラグ排除構造などとして構成されているｐ型材料層１０６とともに、そのような低ゲート電圧条件中に、トランジスタ１００の全体的なラグを低減するために、ともに相乗的に動作する。本明細書にさらに記載されているように、トランジスタ１００のラグのこの相乗的な全体的低減は、バックバリア層１８０とｐ型材料層１０６との組合せ構造の予期せぬ結果であった。
【0189】
付加的に、トランジスタ１００のバックバリア層１８０は、そのエピタキシャル成長を実施することによってゲートラグ効果を低減および／または制限するようにさらに構成および／または処理されてもよい。特に、トランジスタ１００のバックバリア層１８０は、バックバリア層１８０の実施のＡｌＧａＮ内へのケイ素（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）などのような背景不純物の混入を低減しながら、そのエピタキシャル成長を実施することによってゲートラグ効果を低減および／または制限するようにさらに構成および／または処理されてもよい。より詳細には、本開示の態様は、背景不純物レベルが低いバックバリア層１８０を実施することができる。１つの態様において、本開示は、背景不純物レベルが低いバックバリア層１８０としてＡｌＧａＮを実施することができる。これに関連して、不純物は、深いトラップ準位としても作用する点欠陥などの転位を有する複合物を構築してしまうことが分かっている。これに関連して、高濃度の高準位背景不純物のバックバリア層１８０内への混入は、バックバリア層１８０にＡｌＧａＮを使用するときに問題であることが分かっている。バックバリア層１８０は、不純物混入を大幅に低減してエピタキシャル成長を実施することができる。より詳細には、バックバリア層１８０は、ケイ素（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）などのような背景不純物の混入を低減したＡｌＧａＮのエピタキシャル成長によって実施することができる。
【0190】
より詳細には、本開示は、背景不純物レベルが低いバックバリア層１８０としてＡｌＧａＮを実施することができ、ここで、低背景不純物レベルは、１Ｅ１７毎立方ｃｍ（センチメートル）未満、５Ｅ１６毎立方ｃｍ未満、１Ｅ１６毎立方ｃｍ未満、または１Ｅ１５毎立方ｃｍ未満の不純物として定義され得る。その上、本開示は、ケイ素、酸素、炭素などの背景不純物レベルが低いバックバリア層１８０としてＡｌＧａＮを実施することができ、ここで、ケイ素、酸素、炭素などの低背景不純物レベルは、１Ｅ１７毎立方ｃｍ（センチメートル）未満、５Ｅ１６毎立方ｃｍ未満、１Ｅ１６毎立方ｃｍ未満、または１Ｅ１５毎立方ｃｍ未満のケイ素、酸素、炭素などの不純物として定義され得る。
【0191】
その上、本開示は、ケイ素および酸素の背景不純物レベルが低いバックバリア層１８０としてＡｌＧａＮを実施することができ、ここで、ケイ素および酸素の低背景不純物レベルは、１Ｅ１７毎立方ｃｍ（センチメートル）未満、５Ｅ１６毎立方ｃｍ未満、１Ｅ１６毎立方ｃｍ未満、または１Ｅ１５毎立方ｃｍ未満のケイ素、酸素および炭素の不純物として定義され得る。１つの態様において、ケイ素および酸素の低背景不純物レベル、ここで、ケイ素および酸素の低背景不純物レベルは、１Ｅ１６未満のケイ素および酸素の不純物として定義され得る。その上、本開示は、炭素の背景不純物レベルが低いバックバリア層１８０としてＡｌＧａＮを実施することができ、ここで、炭素の低背景不純物レベルは、１Ｅ１７毎立方ｃｍ（センチメートル）未満、５Ｅ１６毎立方ｃｍ未満、１Ｅ１６毎立方ｃｍ未満、または１Ｅ１５毎立方ｃｍ未満のケイ素、酸素および炭素の不純物として定義され得る。１つの態様において、炭素の低背景不純物レベル、ここで、炭素の低背景不純物レベルは、５Ｅ１６未満の炭素の不純物として定義され得る。
【0192】
付加的にまたは代替的に、低背景不純物レベルは、１Ｅ１５毎立方ｃｍ～１Ｅ１７毎立方ｃｍ、１Ｅ１５毎立方ｃｍ～１Ｅ１６毎立方ｃｍ、１Ｅ１６毎立方ｃｍ～５Ｅ１６毎立方ｃｍ、または５Ｅ１６毎立方ｃｍ～１Ｅ１７毎立方ｃｍの不純物として定義され得る。特に、ケイ素、酸素、炭素などの低背景不純物レベルは、１Ｅ１５毎立方ｃｍ～１Ｅ１７毎立方ｃｍ、１Ｅ１５毎立方ｃｍ～１Ｅ１６毎立方ｃｍ、１Ｅ１６毎立方ｃｍ～５Ｅ１６毎立方ｃｍ、または５Ｅ１６毎立方ｃｍ～１Ｅ１７毎立方ｃｍの不純物として定義され得る。
【0193】
特に、ケイ素および酸素の低背景不純物レベルは、１Ｅ１５毎立方ｃｍ～１Ｅ１７毎立方ｃｍ、１Ｅ１５毎立方ｃｍ～１Ｅ１６毎立方ｃｍ、１Ｅ１６毎立方ｃｍ～５Ｅ１６毎立方ｃｍ、または５Ｅ１６毎立方ｃｍ～１Ｅ１７毎立方ｃｍの不純物として定義され得る。
【0194】
特に、ケイ素および酸素の低背景不純物レベルは、１Ｅ１５毎立方ｃｍ～１Ｅ１７毎立方ｃｍ、１Ｅ１５毎立方ｃｍ～１Ｅ１６毎立方ｃｍ、１Ｅ１６毎立方ｃｍ～５Ｅ１６毎立方ｃｍ、または５Ｅ１６毎立方ｃｍ～１Ｅ１７毎立方ｃｍの不純物として定義され得る。特に、炭素の低背景不純物レベルは、１Ｅ１５毎立方ｃｍ～１Ｅ１７毎立方ｃｍ、１Ｅ１５毎立方ｃｍ～１Ｅ１６毎立方ｃｍ、１Ｅ１６毎立方ｃｍ～５Ｅ１６毎立方ｃｍ、または５Ｅ１６毎立方ｃｍ～１Ｅ１７毎立方ｃｍの不純物として定義され得る。
【0195】
これに関連して、欠陥のソースは、意図しないドーピングとして作用し、トランジスタ１００内にトラップ中心などを形成し得る不純物であり得ることが発見されている。トランジスタ１００またはトランジスタ１００のチャネル層１８２のＧａＮバッファ内に電子が深く侵入するのを妨げるために、バックバリア層１８０は、本明細書に記載されているようなＡｌＧａＮバッファとして実施されてもよく、バックバリア層１８０の近くでチャネル層１８２内に電子を閉じ込めるために使用されてもよい。バックバリア層１８０の開示されている実施態様および構成は、付加的に、トランジスタ１００内のブレークダウン電圧および／またはトランジスタ１００のＧａＮ ＨＥＭＴ実施態様を改善することが証明されている。
【0196】
したがって、トランジスタ１００は、ドレインラグが大きく低減および／または排除されるようにするために、本明細書に記載されているようなｐ型材料層１０６を含むことができる。しかしながら、トランジスタ１００には、依然としてゲートラグ効果の問題があり得る。たとえば、トランジスタ１００には、依然として上昇した負ゲート電圧におけるゲートラグ効果の問題があり得る。トランジスタ１００のバッファ内のトラップが、この遅延の原因であり得る。したがって、バックバリア層１８０は、電子閉じ込めを劇的に改善し、ゲートラグを低減および／または排除するために、ｐ型材料層１０６上に成長される炭素、ケイ素、酸素などの背景不純物レベルが非常に低いＡｌＧａＮによって実施することができるとともに、全体的なラグを低減および／または排除することができる。
【0197】
特定の態様において、バックバリア層１８０は、図１６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な上側表面を含んでもよい。特定の態様において、バックバリア層１８０は、図１６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な下側表面を含んでもよい。ここで、上側および下側は、Ｙ軸に沿って規定される。
【0198】
いくつかの態様において、チャネル層１８２が、直接的にバックバリア層１８０上に、または、介在層を伴ってバックバリア層１８０上に形成されてもよい。１つの態様において、チャネル層１８２は、ＧａＮから形成される。
【0199】
態様に応じて、チャネル層１８２は、たとえば、ＧａＮ、ＡｌＧａＮ、ＡｌＮなどのＡｌxＧａyＩｎ(1-x-y)Ｎ（ここで、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）などのＩＩＩ族窒化物などの種々の適切な材料、または、別の適切な材料から形成されてもよい。チャネル層１８２またはその一部分は、Ｆｅおよび／もしくはＣなどのドーパントによってドープされてもよく、または、代替的に、全体的にもしくは部分的に非ドープとすることができる。
【0200】
特定の態様において、チャネル層１８２は、図１６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な上側表面を含んでもよい。特定の態様において、チャネル層１８２は、図１６に示すようにＸ軸に概して平行であり、かつ／または、Ｚ軸（Ｘ軸およびＹ軸に垂直）に概して平行である平坦な下側表面を含んでもよい。ここで、上側および下側は、Ｙ軸に沿って規定される。
【0201】
１つの態様において、チャネル層１８２は、高純度ＧａＮであってもよい。１つの態様において、チャネル層１８２は、低濃度ドープｎ型であってもよい高純度ＧａＮであってもよい。１つの態様において、チャネル層１８２とバッファ層１８０とを組み合わせた厚さは、基板層１０２の上側表面とバリア層１０８の下側表面との間の距離として定義される厚さを有してもよい。１つの態様において、チャネル層１８２の上側表面とバックバリア層１８０の下側表面との間のＹ軸に沿ったチャネル層１８２とバックバリア層１８０とを組み合わせた厚さは、基板層１０２の厚さの１０％～２０％、２０％～３０％、３０％～４０％、４０％～５０％、５０％～６０％、６０％～７０％、７０％～８０％、または８０％～９０％であってもよい。１つの態様において、チャネル層１８２とバックバリア層１８０とを組み合わせた厚さは、０．８マイクロメートル（ミクロン）未満、０．７マイクロメートル（ミクロン）未満、０．６マイクロメートル（ミクロン）未満、０．５マイクロメートル（ミクロン）未満、または０．４マイクロメートル（ミクロン）未満であってもよい。１つの態様において、チャネル層１８２とバックバリア層１８０とを組み合わせた厚さは、０．８マイクロメートル（ミクロン）～０．６マイクロメートル（ミクロン）、０．７マイクロメートル（ミクロン）～０．５マイクロメートル（ミクロン）、０．６マイクロメートル（ミクロン）～０．４マイクロメートル（ミクロン）、０．５マイクロメートル（ミクロン）～０．３マイクロメートル（ミクロン）、０．４マイクロメートル（ミクロン）～０．２マイクロメートル（ミクロン）、または０．７マイクロメートル（ミクロン）～０．３マイクロメートル（ミクロン）の範囲を有してもよい。１つの態様において、バックバリア層１８０は、各々の上側表面と下側表面との間でＹ軸に沿ってチャネル層１８２よりも厚くてもよい。１つの態様において、バックバリア層１８０は、各々の上側表面と下側表面との間でＹ軸に沿ってチャネル層１８２よりも１０％、２０％、３０％、４０％、５０％、６０％、７０％、８０％、９０％、１００％、１２０％、１４０％、または１６０％厚くてもよい。１つの態様において、バックバリア層１８０は、各々の上側表面と下側表面との間でＹ軸に沿ってチャネル層１８２よりも１０％～２０％、２０％～３０％、３０％～４０％、４０％～５０％、５０％～６０％、６０％～７０％、７０％～８０％、８０％～９０％、９０％～１００％、１００％～１２０％、１２０％～１４０％、または１４０％～１６０％厚くてもよい。
【0202】
１つの態様において、トランジスタ１００は、基板層１０２の上側表面とバリア層１０８の下側表面との間の長さとして定義される介在層厚さを有してもよい。１つの態様において、介在層（ｓ）厚さは、０．８マイクロメートル（ミクロン）未満、０．７マイクロメートル（ミクロン）未満、０．６マイクロメートル（ミクロン）未満、０．５マイクロメートル（ミクロン）未満、または０．４マイクロメートル（ミクロン）未満であってもよい。１つの態様において、介在層厚さは、０．８マイクロメートル（ミクロン）～０．６マイクロメートル（ミクロン）、０．７マイクロメートル（ミクロン）～０．５マイクロメートル（ミクロン）、０．６マイクロメートル（ミクロン）～０．４マイクロメートル（ミクロン）、０．５マイクロメートル（ミクロン）～０．３マイクロメートル（ミクロン）、または０．４マイクロメートル（ミクロン）～０．２マイクロメートル（ミクロン）の範囲を有してもよい。
【0203】
本明細書に記載されているようなトランジスタ１００の１つの態様において、ｐ型材料層１０６は、達成可能な最小のシート抵抗で可能な限り高度にドープされてもよい。１つの態様において、ｐ型材料層１０６は、１０19未満の注入濃度を有してもよい。１つの態様において、ｐ型材料層１０６は、１０20未満の注入濃度を有してもよい。１つの態様において、ｐ型材料層１０６は、１０17～１０20、１０19～１０20、１０18～１０19、または１０17～１０18の注入濃度を有してもよい。１つの態様において、ｐ型材料層１０６は、１０19以上の注入濃度を有してもよい。１つの態様において、ｐ型材料層１０６は、１０18～１０20、１０18～１０19、または１０19～１０20の注入濃度を有してもよい。
【0204】
本明細書に記載されているようなトランジスタ１００の１つの態様において、ｐ型材料層１０６のドーピングは、１Ｅ１７ｃｍ3未満であってもよい。１つの態様において、ｐ型材料層１０６のドーピングは、２Ｅ１７ｃｍ3未満であってもよい。１つの態様において、ｐ型材料層１０６のドーピングは、６Ｅ１７ｃｍ3未満であってもよい。１つの態様において、ｐ型材料層１０６のドーピングは、２Ｅ１８ｃｍ3未満であってもよい。１つの態様において、ｐ型材料層１０６のドーピングは、５Ｅ１５～５Ｅ１７／ｃｍ3の範囲内であってもよい。これらの態様において、ｐ型材料層１０６のドーピング濃度は、ｐ型材料層１０６のドーピング濃度よりも大きくてもよい。
【0205】
トランジスタ１００の１つの態様は、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタとして実施されてもよい。１つの態様は、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタとして実施されてもよいトランジスタ１００と関連付けられる方法を含む。１つの態様は、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタとしてトランジスタ１００を実施する方法を含む。１つの態様は、埋め込みｐ層および制御されるゲート電圧を有する回路およびＩＩＩ族窒化物トランジスタとしてトランジスタ１００を作成する方法を含む。
【0206】
したがって、本開示は、ＩＩＩ族窒化物ＨＥＭＴにおけるゲートラグ効果に対処し、そのようなデバイスの性能を向上させるためのソリューションを提示している。付加的に、本開示は、性能に悪影響を及ぼすメモリ効果を引き起こすトラップに対処するためのソリューションを提示している。その上、本開示は、ＨＥＭＴ内にｐ型層を形成するための、より単純な代替的ソリューションを記載している。開示されている構造は、現在利用可能な技法を用いて容易に作製することができる。その上、高純度材料の開示されている使用は、ドレインラグ効果を低減する。付加的に、開示されているｐ型材料層は、低い漏れで良好な電子閉じ込めを得るための遅延電界を提供する。付加的に、本開示の態様は、ｐ型層を有するトランジスタおよびそれらのｐ型層が形成される方法の変形形態を詳細に記載している。開示されているトランジスタは、ＲＦ電力を最大化し、効率的な放電を可能にし、ブレークダウンを最大化する。
【0207】
本開示の態様によれば、開示されているようなトランジスタ１００の１つまたは複数の態様は、高電力ＲＦ（無線周波数）増幅器、高電力無線周波数（ＲＦ）応用形態、およびまた、低周波高電力スイッチング応用形態に利用されてもよい。ＧａＮ ＨＥＭＴの有利な電子的および熱的特性はまた、それらを高電力ＲＦ信号のスイッチングにとっても非常に魅力的なものともする。これに関連して、本開示は、本開示は、バッファおよび／または半絶縁性基板内のトラッピングから生じるデバイス特性のドリフトを同時に排除しながら、電力増幅器を含む様々な応用形態についてＨＥＭＴにおける高ブレークダウン電圧を得るためにソース領域の下に埋め込みｐ層を有する構造を記載している。埋め込みｐ層の使用はまた、ＨＥＭＴにおいて、ＲＦスイッチが高ブレークダウン電圧および入力と出力との間の良好な分離を得るためにも重要であり得る。
【0208】
本開示の態様によれば、開示されているようなトランジスタ１００の１つまたは複数の態様は、増幅器、レーダ増幅器、レーダ構成要素、マイクロ波レーダ増幅器、電力モジュール、ゲートドライバ、汎用ブロードバンド構成要素、電気通信構成要素、Ｌバンド構成要素、Ｓバンド構成要素、Ｘバンド構成要素、Ｃバンド構成要素、Ｋｕバンド構成要素、衛星通信構成要素などの構成要素、ドハティ構成などを実施するために利用されてもよい。Ｌバンドは、１～２ギガヘルツ（ＧＨｚ）の無線スペクトル内の周波数の範囲のための電気電子技術者協会（ＩＥＥＥ）名称である。Ｓバンドは、２～４ＧＨｚの周波数をカバーする電磁スペクトルのマイクロ波帯域の一部のためのＩＥＥＥによる名称である。Ｘバンドは、約７．０～１１．２ＧＨｚにおいて無期限に設定されている電磁スペクトルのマイクロ波無線領域にある周波数の帯域のための名称である。Ｃバンドは、５００～１０００ＭＨｚの無線周波数に与えられる名称である。Ｋｕバンドは、１２～１８ＧＨｚの周波数のマイクロ波範囲内の電磁スペクトルの部分である。
【0209】
本開示の態様によれば、開示されているようなトランジスタ１００の１つまたは複数の態様は、パッケージに構成されてもよく、ＲＦパッケージ、ＭＭＩＣ ＲＦパッケージなどとして実施されてもよく、ＲＦデバイスを収容してもよい。特に、ＲＦデバイスは、パッケージに対する入力、出力、および／またはイントラステージ機能などのような様々な機能的技術を支持するための、抵抗器、インダクタ、キャパシタ、金属酸化物シリコン（ＭＯＳ）キャパシタ、インピーダンス整合回路、整合回路、入力整合回路、出力整合回路、中間整合回路、高調波フィルタ、高調波終端、カプラ、バラン、電力結合器、出力分配器、無線周波数（ＲＦ）回路、ラジアルスタブ回路、伝送線回路、基本周波数整合回路、ベースバンド終端回路、二次高調波終端回路、集積型パッシブデバイス（ＩＰＤ）、整合ネットワークなどのうちの１つまたは複数を実施してもよい。ＭＭＩＣパッケージとして実施されるパッケージは、トランジスタ１００をさらに含んでもよい。ＭＭＩＣパッケージとして実施されるパッケージは、レーダトランスミッタ、レーダトランスミッタ機能、マイクロ波レーダトランスミッタ、マイクロ波レーダトランスミッタ機能、レーダレシーバ、レーダレシーバ機能、マイクロ波レーダレシーバ、マイクロ波レーダレシーバ機能などを含み、接続し、サポートするなどしてもよい。
【0210】
本開示は例示的な態様に関して記載されているが、本開示は、添付の特許請求の範囲の趣旨および範囲内で修正して実践することができることが、当業者には認識されよう。上記で与えられたこれらの例は例示に過ぎず、本開示のすべての可能な設計、態様、応用形態または修正形態の網羅的なリストであるようには意図されていない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【国際調査報告】