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特表2024-521080先進的なパッケージングのためのマイクロビア形成の方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-28
(54)【発明の名称】先進的なパッケージングのためのマイクロビア形成の方法
(51)【国際特許分類】
H01L 21/3065 20060101AFI20240521BHJP
H01L 21/302 20060101ALI20240521BHJP
H05K 3/46 20060101ALI20240521BHJP
【ＦＩ】
H01L21/302 105A
H01L21/302 201B
H01L21/302 101C
H05K3/46 N
H05K3/46 B
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023571474
(86)(22)【出願日】2022-04-28
(85)【翻訳文提出日】2024-01-11
(86)【国際出願番号】 US2022026652
(87)【国際公開番号】W WO2022245512
(87)【国際公開日】2022-11-24
(31)【優先権主張番号】17/323,381
(32)【優先日】2021-05-18
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】レイ， ウェイ－ション
(72)【発明者】
【氏名】レシュキーズ， カーティス
(72)【発明者】
【氏名】ゴウク， ローマン
(72)【発明者】
【氏名】パク， ギバク
(72)【発明者】
【氏名】チョ， キュイル
(72)【発明者】
【氏名】チャクラボルティ， タパシュ
(72)【発明者】
【氏名】チェン， ハンウェン
(72)【発明者】
【氏名】ヴァハヴェルベク， スティーヴン
【テーマコード（参考）】
5E316
5F004
【Ｆターム（参考）】
5E316AA43
5E316CC02
5E316CC09
5E316CC31
5E316CC32
5E316CC33
5E316CC34
5E316CC37
5E316CC38
5E316CC39
5E316DD02
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5F004EA10
5F004EB01
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(57)【要約】
本開示は、先進的なウエハレベル半導体パッケージングにおける相互接続のためのマイクロビア構造に関する。本明細書に記載の方法により、均一性が向上した高品質かつ低アスペクト比のマイクロビア構造の形成が可能になり、ひいては帯域幅及び出力が向上し、高いＩ／Ｏ密度を有する薄型かつ小型のフォームファクタの半導体デバイスの実現を促進する。
【選択図】図２Ｊ
【選択図】図２Ｊ
【特許請求の範囲】
【請求項1】
半導体デバイスのマイクロビア構造を形成する方法であって、前記半導体デバイスの上に誘電体層を積層することと、
前記誘電体層の上に金属層を堆積させることと、
前記金属層の上に、レジストを塗布、パターニング、及び現像することであって、前記レジストの層を現像することが、前記マイクロビア構造の所望の横方向の寸法に対応する前記レジストの層にトレンチを形成する、レジストを塗布、パターニング、及び現像することと、
現像された前記レジストの層の前記トレンチを通って前記金属層をエッチングすることであって、前記金属層をエッチングすることが、前記金属層内に前記トレンチを延在させ、前記誘電体層の一部分を露出させる、前記金属層をエッチングすることと、
前記誘電体層の露出された部分をレーザアブレーションすることであって、前記誘電体層の露出された部分をレーザアブレーションすることが、前記所望の横方向の寸法を有する前記マイクロビア構造を形成する、露出された部分をレーザアブレーションすることと
を含む、方法。
【請求項2】
前記誘電体層が、セラミック充填材を有するエポキシ樹脂材料を含む、請求項１に記載の方法。
【請求項3】
前記金属層が、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデン、又は銅を含む、請求項１に記載の方法。
【請求項4】
前記金属層が、クロム（Ｃｒ）を含む、請求項３に記載の方法。
【請求項5】
前記金属層が、物理的気相堆積（ＰＶＤ）によって、前記誘電体層の上に堆積する、請求項３に記載の方法。
【請求項6】
前記レジストが、フォトレジストであり、ＵＶ照射への選択的な露出を介してパターニングされる、請求項１に記載の方法。
【請求項7】
前記レジストが、直接書込みデジタルリソグラフィを使用して、パターニングされる、請求項１に記載の方法。
【請求項8】
前記金属層が、酸素ベースのプラズマを使用して、ドライエッチングされる、請求項１に記載の方法。
【請求項9】
前記誘電体層が、近赤外線（ＮＩＲ）又は中赤外（ｍｉｄ－ＩＲ）レーザを使用して、レーザアブレーションされる、請求項１に記載の方法。
【請求項10】
前記誘電体層が、パルスバーストモードで紫外線（ＵＶ）レーザを使用して、レーザアブレーションされる、請求項１に記載の方法。
【請求項11】
半導体デバイスのマイクロビア構造を形成する方法であって、前記半導体デバイスの導電層の上に誘電体層を積層することと、
前記誘電体層の上に金属層を堆積させることと、
前記金属層の上に、レジストを塗布、パターニング、及び現像することであって、前記レジストの層を現像することが、前記マイクロビア構造の所望の横方向の寸法に対応する前記レジストの層にトレンチを形成する、レジストを塗布、パターニング、及び現像することと、
現像された前記レジストの層の前記トレンチを通って前記金属層を選択的にエッチングすることであって、前記金属層を選択的にエッチングすることが、前記金属層内に前記トレンチを延在させ、前記誘電体層の一部分を露出させる、前記金属層を選択的にエッチングすることと、
前記誘電体層の露出された部分をレーザアブレーションすることであって、前記誘電体層の露出された部分をレーザアブレーションすることが、前記所望の横方向の寸法を有する前記マイクロビア構造を形成する、露出された部分をレーザアブレーションすることと、
破片を除去するために、前記マイクロビア構造を洗浄プロセスに晒すことと、
前記誘電体層から前記金属層を選択的に除去することと
を含む、方法。
【請求項12】
前記金属層が、クロム（Ｃｒ）を含む、請求項１１に記載の方法。
【請求項13】
前記金属層が、物理的気相堆積（ＰＶＤ）によって、前記誘電体層の上に堆積する、請求項１２に記載の方法。
【請求項14】
前記レジストが、直接書込みデジタルリソグラフィを使用して、パターニングされる、請求項１１に記載の方法。
【請求項15】
前記金属層が、酸素ベースのプラズマを使用して、選択的にドライエッチングされる、請求項１１に記載の方法。
【請求項16】
前記誘電体層が、近赤外線（ＮＩＲ）又は中赤外（ｍｉｄ－ＩＲ）レーザを使用して、レーザアブレーションされる、請求項１１に記載の方法。
【請求項17】
前記誘電体層が、パルスバーストモードで紫外線（ＵＶ）レーザを使用して、レーザアブレーションされる、請求項１１に記載の方法。
【請求項18】
前記マイクロビア構造が、約２μｍから約１０μｍの間の横方向の寸法を有する、請求項１１に記載の方法。
【請求項19】
前記マイクロビア構造が、約２μｍから約１５μｍの間の第１の横方向の寸法、及び約１μｍから約８．５μｍの間の第２の横方向の寸法を有する、請求項１１に記載の方法。
【請求項20】
半導体デバイスのマイクロビア構造を形成する方法であって、前記半導体デバイスの導電層の上に誘電体層を積層することと、
前記誘電体層の上にクロム層を堆積させることと、
前記クロム層の上に、レジストを塗布、パターニング、及び現像することであって、前記レジストの層を現像することが、前記マイクロビア構造の所望の横方向の寸法に対応する前記レジストの層にトレンチを形成する、レジストを塗布、パターニング、及び現像することと、
現像された前記レジストの層の前記トレンチを通って前記クロム層を選択的にエッチングすることであって、前記クロム層を選択的にエッチングすることが、前記クロム層内に前記トレンチを延在させ、前記誘電体層の一部分を露出させる、前記クロム層を選択的にエッチングすることと、
前記誘電体層の露出された部分をレーザアブレーションすることであって、前記誘電体層の露出された部分をレーザアブレーションすることが、前記所望の横方向の寸法を有する前記マイクロビア構造を形成し、前記半導体デバイスの前記導電層が、レーザストップとして利用される、露出された部分をレーザアブレーションすることと、
前記クロム層から前記レジストを除去することと、
破片を除去するために、前記マイクロビア構造を洗浄プロセスに晒すことであって、前記洗浄プロセスが、フッ素ベースの乾式プラズマエッチング及びメタノールベースの湿式洗浄を含む、前記マイクロビア構造を露出させることと、
前記誘電体層から湿式エッチングプロセスを用いて前記クロム層を選択的に除去することと
を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
［０００１］本明細書に記載の実施形態は、広くは、先進的なウエハレベル半導体パッケージング用のマイクロビア構造及びその形成方法に関する。
【背景技術】
【0002】
関連技術の記載
［０００２］小型化された電子デバイス及び部品の開発におけるその他の進行中の傾向に伴い、回路密度の高い高速処理能力に対する要求が、集積回路チップ、回路基板、及びパッケージ構造の製造に利用される材料、構造、及びプロセスに対応する要求を課している。したがって、半導体デバイス開発における焦点の１つの領域は、横方向の寸法が低減されたデバイス相互接続（すなわち、相互接続又は相互接続構造）の構造及び製造方法である。
［０００２］小型化された電子デバイス及び部品の開発におけるその他の進行中の傾向に伴い、回路密度の高い高速処理能力に対する要求が、集積回路チップ、回路基板、及びパッケージ構造の製造に利用される材料、構造、及びプロセスに対応する要求を課している。したがって、半導体デバイス開発における焦点の１つの領域は、横方向の寸法が低減されたデバイス相互接続（すなわち、相互接続又は相互接続構造）の構造及び製造方法である。
【0003】
［００１０］既知のように、鉛直相互接続アクセス（又は「ＶＩＡ」）は相互接続構造の一例であり、レーザ穿孔はビアを形成するための確立された方法である。相互接続密度を高めるためにビアを小さくする傾向があるにもかかわらず、かかる小さな直径（例えば１０μｍ以下）を有するビアを形成する従来のアプローチは、特に大量の製造環境では、所望の寸法を取得するためにビアの特定の品質パラメータを犠牲にする可能性がある。かかる品質パラメータの例には、一般に、ビアの形態、均一性、及びビアパッドの清浄度が含まれる。
【0004】
［００１１］更に、ビアをレーザ穿孔する現在のアプローチは、通常、パネル内のビアを直接穿孔するために紫外線（ＵＶ）レーザ又はパルスＣＯ２レーザに依存している。これらのアプローチは両方とも、レーザ源によって放出されるガウスレーザビームプロファイルをトップハット（すなわち、平らな上部）形状のビームプロファイルに変換するための複雑なビーム整形光学系を必要とし、かかるトップハット形状のビームプロファイルは通常、一貫したコスト効率の高い方法で４０μｍ未満の直径を穿孔することができない。したがって、所望のビアサイズを達成するために、マスクをレーザ穿孔と組み合わせて使用することができる。しかし、現在のマスキング技法では、マスクのパターニングにウェットエッチング及び／又はレーザ穿孔が必要で、下層への損傷及び／又は不要な破片の形成を引き起こす可能性がある。更に、特定のアプローチでは、下層の導電層及び／又は相互接続と実質的に同じ材料で形成されたマスクを利用するため、ビアのレーザ穿孔時にマスクを除去することが困難になる。
【0005】
［０００３］したがって、当技術分野では、高品質の小径ビア、例えばマイクロビアを形成する改良された方法が必要とされている。
【発明の概要】
【0006】
［０００４］本開示は、広くは、先進的なウエハレベル半導体パッケージング用のマイクロビア構造及びその形成方法に関する。
【0007】
［０００５］特定の実施形態では、半導体デバイスにマイクロビア構造を形成する方法が提供される。本方法は、半導体デバイスの上に誘電体層を積層することと、誘電体層の上に金属層を堆積させることと、金属層の上に、レジストを塗布、パターニング、及び現像して、マイクロビア構造の所望の横方向の寸法に対応するレジストの層にトレンチを形成することとを含む。本方法は、現像されたレジストの層のトレンチを通って金属層をエッチングして、金属層内にトレンチを延在させ、誘電体層の一部分を露出させることを更に含む。本方法はまた、誘電体層の露出された部分をレーザアブレーションして、所望の横方向の寸法を有するマイクロビア構造を形成することを含む。
【0008】
［０００６］特定の実施形態では、半導体デバイスにマイクロビア構造を形成する方法が提供される。本方法は、半導体デバイスの導電層の上に誘電体層を積層することと、誘電体層の上に金属層を堆積させることと、金属層の上に、レジストを塗布、パターニング、及び現像して、マイクロビア構造の所望の横方向の寸法に対応するレジストの層にトレンチを形成することとを含む。本方法は、現像されたレジストの層のトレンチを通って金属層を選択的にエッチングして、金属層内にトレンチを延在させ、誘電体層の一部分を露出させることと、誘電体層の露出された部分をレーザアブレーションして、所望の横方向の寸法を有するマイクロビア構造を形成することと、破片を除去するために、マイクロビア構造を洗浄プロセスに晒すことと、誘電体層から金属層を選択的に除去することとを更に含む。
【0009】
［０００７］特定の実施形態では、半導体デバイスにマイクロビア構造を形成する方法が提供される。本方法は、半導体デバイスの導電層の上に誘電体層を積層することと、誘電体層の上にクロム層を堆積させることと、クロム層の上に、レジストを塗布、パターニング、及び現像して、マイクロビア構造の所望の横方向の寸法に対応するレジストの層にトレンチを形成することとを含む。本方法は、現像されたレジストの層のトレンチを通ってクロム層を選択的にエッチングして、クロム層内にトレンチを延在させ、誘電体層の一部分を露出させることと、誘電体層の露出された部分をレーザアブレーションして、所望の横方向の寸法を有するマイクロビア構造を形成することとを更に含み、半導体デバイスの導電層が、レーザストップとして利用される。本方法は、クロム層からレジストを除去することと、破片を除去するために、マイクロビア構造を洗浄プロセスに晒すことと、誘電体層から湿式エッチングプロセスを用いてクロム層を選択的に除去することとを更に含む。洗浄プロセスは、フッ素ベースの乾式プラズマエッチング及びメタノールベースの湿式洗浄を含む。
【0010】
［０００８］上述した本開示の特徴を詳しく理解し得るように、上記で簡単に要約された本開示のより詳細な記載が、実施形態を参照することによって得られる。一部の実施形態は、添付の図面に示されている。しかしながら、添付の図面は本開示の典型的な実施形態のみを示すものであり、したがって、本開示の範囲を限定するものと見なすべきではなく、本開示は他の等しく有効な実施形態も許容し得ることに留意されたい。
【図面の簡単な説明】
【0011】
【図1】［０００９］本明細書に記載の実施形態に係る、半導体デバイスにマイクロビアを形成するためのプロセスのフロー図である。
【発明を実施するための形態】
【0012】
［００１３］本開示の実施形態は、先進的なウエハレベル半導体パッケージング用のマイクロビア構造及びその形成方法に関する。より高密度の小型パッケージ構造に対する進行中の要求により、対応する小型の相互接続（例えばビア）の必要性が高まっている。しかし、回路密度が増加し、ビア寸法が減少するにつれて、主に狭いビア構造のレーザ穿孔の品質及び均一性に関連する制限のため、ビア形成方法はますます困難となる。その結果、低品質で不均一なビアが形成され、性能が低下する可能性がある。本明細書に記載の方法は、高品質で均一なマイクロビア構造を形成する改良された方法を提供する。
【0013】
［００１４］図１は、本開示の特定の実施形態による、半導体パッケージの再配線層（ＲＤＬ）などの半導体デバイスにマイクロビアを形成するための代表的な方法１００のフロー図を示す。図２Ａ～図２Ｊは、図１に表された方法１００の異なる段階での半導体デバイス２００の一部分の断面図を概略的に示す。したがって、明確にするために、図１及び図２Ａ～図２Ｊを本明細書では一緒に記載する。単一のマイクロビアの形成に関して記載したが、本明細書に開示の方法は、半導体デバイス内に複数のマイクロビア又はアレイを同時に又は順番に形成するために利用できることに留意されたい。
【0014】
［００１５］概して、方法１００は、図２Ａに対応する動作１０２で始まり、絶縁層２０８が半導体デバイス２００の上に積層される。上述したように、図２Ａ～図２Ｊでは、半導体デバイス２００の一部分のみが示されており、絶縁層２０８を利用してその上にＲＤＬを形成することができる。半導体デバイス２００は、任意の適切な種類の半導体デバイスであってもよく、３Ｄ半導体パッケージ（例えば、３Ｄウエハレベルパッケージ（ＷＬＰ）、３Ｄシステムインパッケージ（ＳｉＰ）、積層集積回路（ＳＩＣ）、３Ｄパッケージオンパッケージ（ＰＯＰ）等）、２．５Ｄインターポーザ、２Ｄ半導体パッケージなどを含むがこれらに限定される訳ではない。したがって、半導体デバイス２００は、一又は複数の埋め込み型能動及び／又は受動デバイス（例えば、半導体ダイ、メモリダイ、コンデンサ、インダクタ、ＲＦデバイス等）（図示せず）と、それらの間に配線された一又は複数の導電性相互接続（図示せず）とを含み得る。
【0015】
［００１６］図２Ａに示されるように、半導体デバイス２００は基板２０２を含み、これは半導体デバイス２００のフレーム又はコア構造として機能し得る。概して、基板２０２は、任意の適切な基板材料から作製され、ＩＩＩ－Ｖ族化合物半導体材料、シリコン（例えば、約１～約１０Ω・ｃｍの抵抗率又は約１００Ｗ／ｍＫの導電率を有する）、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素（ＳｉＯ２）、シリコンゲルマニウム（ＳｉＧｅ）、ドープ又は非ドープのシリコン、非ドープの高抵抗率シリコン（例えば、溶存酸素含有量が低く、約５０００～約１００００Ω・ｃｍの抵抗率を有するフロートゾーンシリコン）、ドープ又は非ドープのポリシリコン、窒化ケイ素（Ｓｉ３Ｎ４）、炭化ケイ素（ＳｉＣ）（例えば、約５００Ｗ／ｍＫの導電率を有する）、石英、ガラス（例えば、ホウケイ酸ガラス）、サファイア又は酸化アルミニウム（Ａｌ２Ｏ３）、及び／又はセラミック材料を含むが、これらに限定される訳ではない。特定の実施形態では、基板２０２は、単結晶のｐ型又はｎ型シリコン基板である。特定の実施形態では、基板２０２は、多結晶のｐ型又はｎ型シリコン基板である。特定の実施形態では、基板２０２は、ｐ型又はｎ型のシリコン太陽基板である。
【0016】
［００１７］基板２０２は更に、任意の適切な形状及び／又は寸法を有し得る。例えば、基板２０２は、多角形又は円形の形状を有し得る。特定の実施形態では、基板２０２は、面取りエッジの有無にかかわらず、約１２０ｍｍ～約２２０ｍｍ、例えば約１６０ｍｍ又は約１５６ｍｍ～約１６６ｍｍの横方向の寸法を有する実質的に正方形のシリコン基板を含む。特定の他の実施形態では、基板２０２は、約１００ｍｍ～約４５０ｍｍ、例えば約１５０ｍｍ～約３００ｍｍ（例えば約２００ｍｍ）の直径を有する円形のシリコン含有ウエハを含む。
【0017】
［００１８］特に明記されていない限り、本明細書に記載の実施形態及び実施例は、約５０μｍ～約１５００μｍ、例えば約９０μｍ～約７８０μｍの厚さを有する基板上で実施される。例えば、基板２０２は、約１００μｍ～約３００μｍの厚さ、例えば約１１０μｍ～約２００μｍの厚さを有する。別の実施例では、基板２０２は、約６０μｍ～約１８０μｍの厚さ、例えば約８０μｍ～約１２０μｍの厚さを有する。
【0018】
［００１９］特定の実施形態では、半導体デバイス２０２は、基板２０２上に形成された絶縁層２０４を更に含む。概して、絶縁層２０４は、エポキシ樹脂などの誘電体及び重合体の材料で形成され得る。例えば、絶縁層２０４は、実質的に球形のシリカ（ＳｉＯ２）粒子が充填された（例えば、含有する）エポキシ樹脂などの、セラミック充填材含有エポキシ樹脂から形成され得る。本明細書で使用される場合、「球形」という用語は、任意の円形、楕円体、又は回転楕円体の形状を指す。例えば、特定の実施形態では、セラミック充填材は、楕円形、長方形の楕円形、又は他の同様の円形の形状を有してもよい。しかし、他の形態も想定される。誘電体フィルム２２０を形成するために利用され得るセラミック充填材の他の例としては、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ３Ｎ４）、Ｓｒ２Ｃｅ２Ｔｉ５Ｏ１６セラミックス、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、ウォラストン石（ＣａＳｉＯ３）、酸化ベリリウム（ＢｅＯ）、二酸化セリウム（ＣｅＯ２）、窒化ホウ素（ＢＮ）、酸化カルシウム銅チタン（ＣａＣｕ３Ｔｉ４Ｏ１２）、酸化マグネシウム（ＭｇＯ）、二酸化チタン（ＴｉＯ２）、酸化亜鉛（ＺｎＯ）などが含まれる。
【0019】
［００２０］幾つかの実施例では、絶縁層２０４を形成するために利用されるセラミック充填材は、約４０ｎｍ～約１．５μｍ、例えば約８０ｎｍ～約１μｍの範囲のサイズの粒子を有する。例えば、絶縁層２０４を形成するために利用されるセラミック充填材は、約２００ｎｍ～約８００ｎｍ、例えば約３００ｎｍ～約６００ｎｍの範囲のサイズの粒子を有する。特定の実施形態では、セラミック充填材は、相互接続用のビア及び能動デバイス及び／又は受動デバイス用のキャビティを含む、基板２０２内にパターニングされた所望の構造の幅又は直径の約２５％未満のサイズを有する粒子を含む。特定の実施形態では、セラミック充填材は、所望のパターニングされた構造の幅又は直径の約１５％未満のサイズを有する粒子を有する。
【0020】
［００２１］更に別の実施形態では、絶縁層２０４は、感光性又は非感光性ポリイミド材料、ポリベンゾオキサゾール（ＰＢＯ）材料、二酸化ケイ素材料、及び／又は窒化ケイ素材料などのポリイミド材料で形成される。
【0021】
［００２２］図２Ａに更に示されるように、半導体デバイス２０２は絶縁層２０４の上に形成された導電層２０６を含む。導電層２０６は、トレース層、配線層、パッド層、又は一又は複数の能動デバイス及び／又は受動デバイスを電気的に結合するための任意の他の種類の横方向相互接続構造を表し得る。特定の実施形態では、導電層２０６は、約２μｍ～約２０μｍの間、例えば、約３μｍ～約１８μｍの間、例えば、約６μｍ～約１８μｍの間の厚さを有する。導電層２０６は、概して、任意の適切な導電性材料の一又は複数の層から形成され、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）などを含むが、これらに限定される訳ではない。特定の実施形態では、接着層（図示せず）及び／又はシード層（図示せず）が、絶縁層２０４と導電層２０６の表面間に形成され、導電層２０６の接着を良くし、導電性材料の拡散を阻止する。例えば、特定の実施形態では、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、又はチタン－タングステン（ＷＴｉ）接着層及び／又は銅シード層が、絶縁層２０４と導電層２０６との間に形成される。
【0022】
［００２３］ここで図１及び方法１００に戻ると、動作１０２において、絶縁層２０８が半導体デバイス２００の上に積層される。特定の実施形態では、絶縁層２０８は絶縁層２０４と実質的に類似である。例えば、特定の実施形態では、絶縁層２０８は、セラミック充填材含有エポキシ樹脂、ポリイミド材料、ＰＢＯ材料、二酸化ケイ素材料、及び／又は窒化ケイ素材料などの誘電体材料で形成される。しかし、特定の他の実施形態では、絶縁層２０８は、絶縁層２０４とは異なる材料で形成される。概して、絶縁層２０８は、約２μｍ～約２０μｍの間、例えば、約４μｍ～約１８μｍの間、例えば、約６μｍ～約１４μｍの間の厚さを有する。
【0023】
［００２４］積層中、絶縁層２０８（例えばフィルムとして）が半導体デバイス２００の上に配置され、その後高温に露出されることにより、絶縁層２０８が軟化し、例えば半導体デバイス２００の導電層２０６に付着する。特定の実施形態では、積層動作には、ラミネータ又は他の適切なデバイスで実行され得る真空積層プロセスが含まれる。特定の実施形態では、積層動作はホットプレスプロセスを使用して実行される。
【0024】
［００２５］特定の実施形態では、積層動作は、約８０℃～約２００℃の温度で、約５秒～約９０秒の間の期間、例えば約３０秒～約６０秒の間、実行される。特定の実施形態では、積層動作は、絶縁層２０８がその上に配置された半導体デバイス２００を約８０℃～約１４０℃の間の温度に約５秒～約９０秒の間の期間露出させながら、約１ｐｓｉｇ～約５０ｐｓｉｇの間の圧力を適用することを含む。例えば、積層動作は、約５ｐｓｉｇ～約４０ｐｓｉｇの間の圧力及び約１００℃～約１２０℃の間の温度で、約１０秒～約１分の間の期間実行される。幾つかの実施例では、積層動作は、約１１０℃の温度で、約２０秒の期間実行される。
【0025】
［００２６］絶縁層２０８が半導体デバイス２００上に積層されると、図２Ｂに対応する動作１０４において、絶縁層２０８の上に金属マスク層２１０が堆積する。金属マスク層２１０は、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデン、銅などを含むがこれらに限定されない一又は複数の適切な金属で形成され得る。特定の実施形態では、金属マスク層２１０は高融点金属で形成される。概して、金属マスク層２１０は、約５０ｎｍ～約５００ｎｍの間、例えば、約１００ｎｍ～約４００ｎｍの間、例えば、約１００ｎｍ～約３００ｎｍの間の厚さを有する。例えば、特定の実施形態では、金属マスク層２１０は約２００ｎｍの厚さを有する。金属マスク層２１０は、スパッタリング堆積プロセス（すなわち、ＰＶＤ堆積プロセスによるスパッタリング）を含むがこれに限定されない任意の適切な堆積技法によって絶縁層２０８の上に堆積し得る。
【0026】
［００２７］動作１０６及び図２Ｃにおいて、フォトレジストなどのスピンオン／スプレーオン又はドライフィルムレジスト層２１２が、金属マスク層２１０の上に塗布され、積層され、パターニングされる。特定の実施形態では、レジスト層２１２は、ＵＶ放射への選択的な露出によってパターニングされて、一又は複数のパターニングされた領域２１３を形成する。例えば、特定の実施形態では、レジスト層２１２は、直接書き込みデジタルリソグラフィなどのマスクレスリソグラフィを使用して、ＵＶ放射に選択的に露出される。パターニングの際、動作１０８及び図２Ｄにおいてレジスト層２１２が現像されて、その中に一又は複数のトレンチ２１４を形成する。図２Ｄに示すように、レジスト層２１２がネガ型フォトレジストである実施例では、トレンチ２１２は、動作１０６において予めパターニングされずに残されたレジスト層２１２の領域に形成される。レジスト層２１２がポジ型フォトレジストである実施例では、トレンチ２１２は、動作１０６において形成されたパターニングされた領域２１３に対応する。特定の実施形態では、現像プロセスは、レジスト層２１２を溶媒に露出することを含む湿式プロセスである。例えば、現像プロセスは、水性エッチングプロセスを利用した湿式エッチングプロセスであってもよい。他の実施例では、フィルム現像プロセスは、所望の材料に対して選択的なバッファエッチングプロセスを利用する湿式エッチングプロセスであってもよい。しかし、レジストフィルムの現像プロセスには、任意の適切な湿式溶媒又は湿式エッチャントの組み合わせを使用することができる。
【0027】
［００２８］図２Ｃ～図２Ｄに示すように、レジスト層２１２は、その後に形成されるマイクロビアの所望の形態及び横方向の寸法にしたがってパターニング及び現像される。一般に、マイクロビアは、貫通して配線される相互接続の形態に対応する円筒形又は円形の管状の形状を有する。したがって、特定の実施形態では、レジスト層２１２がパターニング及び現像されて、その中に円筒形のトレンチ２１４が形成され、金属マスク層２１０及び絶縁層２０８への円筒形パターンの下流転写が可能になる。しかし、更なる実施形態では、非円筒形又は非環状の相互接続及び／又はビアが望まれるため、非円筒形のトレンチ２１４が形成される。例えば、特定の実施形態では、動作１０８においてレジスト層２１２に形成されるトレンチ２１４の形状は、卵形、楕円形、又は多角形であってもよい。
【0028】
［００２９］動作１１０及び図２Ｅにおいて、パターニングされ現像されたレジスト層２１２がその上に形成された半導体デバイス２００は、エッチングプロセスに晒されて、レジスト層２１２のパターンを金属マスク層２１０に転写する。したがって、トレンチ２１４は金属マスク層２１０内に延在し、ひいては下方の絶縁層２０８を露出させる。図２Ｅに示すように、プロセス中にレジスト層２１２の一部分も消費され得る。
【0029】
［００３０］特定の実施形態では、エッチングプロセスは、誘導結合プラズマ（ＩＣＰ）ドライエッチングチャンバ内で実行されるプラズマベースのドライエッチングプロセスである。例えば、金属マスク層２１０がクロムマスク層である実施形態では、半導体デバイス２００は、ドライクロム選択的エッチングプロセスに晒され得る。かかる実施形態では、ドライエッチングプロセスは、酸素（Ｏ２）、アンモニア（ＮＨ３）、窒素（Ｎ２）、ヘリウム（Ｈｅ）、塩素（Ｃｌ２）、及び／又はアルゴン（Ａｒ）反応性ガスを利用し得る。例えば、特定の実施形態では、９０：５：２０のＣｌ２：Ｏ２：Ａｒの反応性混合ガスが利用される。クロム選択的エッチングプロセスは更に、約２００ワット（Ｗ）～約２０００Ｗ、例えば約６００Ｗのプラズマ生成電力を利用し、バイアス電力は約１００Ｗ～約４００Ｗ、例えば約２２０Ｗであってもよく、約２ミリトール（ｍＴｏｒｒ）～約１００ミリトール（ｍＴｏｒｒ）の間、例えば約１０ｍＴの圧力で実施され得る。
【0030】
［００３１］金属マスク層２１０をエッチングした後、動作１１２及び図２Ｆにおいて、半導体デバイス２００をレーザアブレーションプロセスに晒して、金属マスク層２１０を通して露出した絶縁層２０８の部分をアブレーションし、ひいてはその中にマイクロビア２１６を形成する。レーザアブレーションプロセスは、レーザ電源、焦点ビーム直径、焦点高さ、パルスエネルギー、パルス幅、バーストエネルギー、バーストトレイン当たりのパルス数（例えば、所望の持続時間によって分離されたパルスのシーケンス）、パルス周波数、バースト周波数、ビームスポットサイズ、及び空間ビームプロファイル（ガウス又はトップハット）などを含むがこれらに限定されない調整可能なレーザプロセスパラメータ及び特性を備えた任意の適切な種類のレーザシステムを利用して実行され得る。概して、金属マスク層２１０はその下に配置された絶縁層２０８の部分を保護するため、動作１１２においてレーザシステムは、金属マスク層２１０のリソグラフィで画定された孔より大きいスポットサイズを有するレーザビームを生成し得る。
【0031】
［００３２］特定の実施形態では、動作１１２におけるレーザアブレーションプロセスは、Ｉｎｎｏｓｌａｂレーザ光源を備えたフェムト秒（ｆｓ）ＵＶレーザなどの紫外線（ＵＶ）レーザを利用して実行され、約１８０ｎｍ～約４００ｎｍ、例えば、約３００ｎｍ～約３６０ｎｍ、例えば、約３４５ｎｍ又は約３５５ｎｍの波長を有するレーザビームを放出する。かかる実施形態では、ＵＶレーザは、パルスレーザビームを生成することによって絶縁層２０８をアブレーションすることができ、このパルスレーザビームは、一又は複数の固定周波数（例えば５０ＭＨｚ以上）、約５ｎＪ～約１０ｎＪのパルスエネルギーを持つパルスバーストトレインで放出され得る。銅などの金属はＵＶレーザビームに対して耐性がないため、約５～１０ｎＪの間の正確なエネルギー線量でパルスバーストモードを利用すると、連続又は連続パルスのＵＶレーザビームと比較して、破片の形成を低減し、下層の導電層２０６への損傷をほとんど又は全く与えずに絶縁層２０８のアブレーションを容易にすることができる。したがって、導電層２０６は、動作１１２におけるレーザアブレーションプロセス中にレーザストップとして作用し得る。更に、上述のＵＶレーザ条件は、予めパターニングされた金属マスク層２１０と組み合わせて、上部／底部開口部サイズ、開口部形態、及び上部／底部開口部間のテーパを含む、非常に正確なビア形状制御を可能にする。
【0032】
［００３３］特定の実施形態では、動作１１２におけるレーザアブレーションプロセスは、約７００ｎｍ～約２．５μｍの間の近赤外（ＮＩＲ）波長、又は約２．５μｍ～約２４μｍの間の中赤外（ｍｉｄ－ＩＲ）波長など、約７００ｎｍ～約１ｍｍの間の赤外（ＩＲ）波長で実行されるレーザ光源を利用して実行される。例えば、特定の実施形態では、動作１１２におけるレーザアブレーションプロセスは、約２μｍ～約３μｍの間のＮＩＲからｍｉｄ－ＩＲまでの波長を有するレーザ光源を使用して実行される。２～３μｍの波長は、金属材料に対するポリマー材料の選択性が高く、したがって、金属マスク層２１０はレーザビームの不整列部分を単に反映するため、放出されたレーザビームと金属マスク層２１０の予めパターニングされたトレンチ２１４との間のより大きな位置合わせ許容差を可能にする。更に、絶縁層２０８などのポリマー材料の２～３μｍの波長のアブレーション効率の増加、及び金属のアブレーション効率が比較的低いため、動作１１２中に下層の導電層２０６への損傷がほとんど又は全く発生しない。特定の実施形態では、ＮＩＲ又はｍｉｄ－ＩＲレーザは、光ファイバ内の一又は複数のカスケードプロセスを介してレーザビームを作り出すファイバレーザである。例えば、特定の実施形態では、ファイバレーザは、例えば約１μｍの波長のナノ秒（ｎｓ）又はピコ秒（ｐｓ）シードレーザビームを一連の受動又は能動ファイバに注入し、非線形周波数変換のために所望のＩＲ波長範囲で拡張伝送を行うことができる。特定の他の実施形態では、ファイバレーザは、ｆｓシードレーザビームなどの短パルス、高強度のシードレーザビームを、カルコゲニドガラスファイバなどの正常分散を用いる高非線形光学媒体にポンピングすることができる。更に他の実施形態では、ファイバレーザは、エルビウムドープ又はフッ化物ファイバ、又は他のドープされたｍｉｄ－ＩＲファイバを利用して、約３μｍの波長で放出し得る。
【0033】
［００３４］複数のマイクロビア２１６又はアレイが必要とされる実施形態では、レーザシステムは、単軸又は多軸大型角度ガルバノメータ光学スキャナ（例えばガルボスキャナ）などのスキャナ２２０を含み得、半導体デバイス２００の表面を横切るレーザ光源からの一又は複数のレーザビームのスキャンを容易にして、複数のマイクロビア２１６又はアレイを形成する。「ガルバノメータスキャナ」という用語は、一般に、半導体デバイス２００全体にわたって一又は複数のレーザビームを掃引するために、一又は複数のレーザビームの投影又は反射角度を変更し得る任意の種類のデバイスを指す。例えば、スキャナ２２０は、動作１１２におけるレーザアブレーションプロセス中に、半導体デバイス２００全体にわたってレーザビームを発散（例えば、増倍）及び／又は方向付けるために、一又は複数の調整可能かつ電気機械的に制御されるミラーを含み得る。特定の実施形態では、スキャナ２２０の利用により、半導体デバイス２００内の単一のマイクロビア２１６を一度に穿孔したり、複数のマイクロビア２１６を同時に穿孔したり、半導体デバイス２００の表面の端から端までレーザビームをスキャンして幾らかの掃引を伴う複数のマイクロビア２１６を形成したりすることが可能になる。
【0034】
［００３５］動作１１４及び図２Ｇにおいて、半導体デバイス２００からレジスト層２１２を取り除くためにレジスト除去プロセスが実行される。動作１１４は、動作１１２におけるレーザアブレーションプロセスの前後に実行され得る。特定の実施形態では、レジスト層２１２は、ドライエッチング又はアッシングなどの一又は複数のドライプロセスによって除去される。特定の実施形態では、レジスト除去プロセスは、半導体デバイス２００を約６０℃～約１００℃の間、例えば約８０℃の温度に維持しつつ、半導体デバイス２００をマイクロ波Ｏ２プラズマに露出することを含み、これにより、マイクロビア２１６を通じて露出された導電層２０６に損傷を与えることなく、レジスト層２１２を除去することが可能になる。低すぎる温度を利用するとレジスト剥離速度が大幅に減少し、一方、高すぎる温度を利用すると下層の導電層２０６に損傷を与える可能性があるため、温度は動作１１４における重要な要因である。
【0035】
［００３６］レジスト除去後、半導体デバイス２００は、動作１１６及び図２Ｈにおいて洗浄プロセスに晒され、前のレーザアブレーションプロセスからマイクロビア２１６内に残った不要な破片を除去し、レーザ穿孔に露出されたマイクロビア２１６の表面（例えば壁）を滑らかにする。洗浄プロセスには、乾式及び／又は湿式プロセスの任意の組み合わせが含まれ得る。特定の実施形態では、半導体デバイス２００は、プラズマベースのドライエッチングプロセスなどのドライエッチングプロセスに晒される。かかる実施形態では、プラズマベースのドライエッチングプロセスは、Ｏ２、ＣＦ４、ＮＨ３、Ｎ２、Ｃｌ２、及び／又はＡｒ反応性ガスを利用し得る。例えば、特定の実施形態では、プラズマベースのドライエッチングプロセスは、５０：３：５のＯ２：ＣＦ４：Ａｒの反応性混合ガス、約２００ワット（Ｗ）～約２０００Ｗ、例えば５００Ｗのプラズマ生成電力、約２５ワット（Ｗ）～約１００Ｗ、例えば約５０Ｗのバイアス電力を利用する。更なる実施形態では、半導体デバイス２００は、一又は複数の乾式プロセスと組み合わせて使用され得る湿式プロセスに晒される。例えば、特定の実施形態では、半導体デバイス２００は５％メタノールの水溶液である塩化第２銅（ＣｕＣｌ２）３：１に露出され、反応性フッ素ガスを利用したプラズマベースのドライエッチングプロセスなど、プラズマベースのドライエッチングプロセスと組み合わせて利用することができる。
【0036】
［００３７］動作１１８および図２Ｉでは、洗浄された半導体デバイス２００が選択的にエッチングされて、金属マスク層２１０を除去する。したがって、幾つかの従来の方法とは異なり、金属マスク層２１０は、下流の相互接続形成中に半導体デバイス２００上に残らないため、相互接続形成前に絶縁層２０８の上にシード層及び／又はバリア層が直接堆積することを可能にする。特定の実施形態では、動作１１８におけるエッチングプロセスは、任意の適切な湿式エッチャント又は水溶液中の湿式エッチャントの組み合わせを利用する湿式エッチングプロセスである。例えば、金属マスク層２１０がクロムを含む実施形態の場合、半導体デバイス２００は、５０％のＮａＯＨと３３％のＫ３［ＦＥ（ＣＮ）６］（１：３）を含むエッチング水溶液にほぼ室温（２７℃）で約２～約１０分間、例えば約３～約５分間、浸漬され得る。
【0037】
［００３８］金属マスク層２１０を選択的にエッチングすると、図２Ｊに示すように、マイクロビア２１６内に相互接続２２２が形成され得る。相互接続２２２は、絶縁層２０８によって画定され、マイクロビア２１６を通って下層の導電層２０６まで延伸するマイクロビア２１６の側壁上に形成され得る。相互接続２２２は、無電解堆積、又は物理的気相堆積（ＰＶＤ）と電気化学堆積（ＥＣＤ）の組み合わせを含む任意の適切な方法によってマイクロビア２１６内に堆積し得る。特定の実施形態では、相互接続２２２は、マイクロビア２１６を充填又は「プラグ」するために堆積され、ひいてはその中に固体又は充填された導電体が生み出される。しかし、特定の他の実施形態では、相互接続２２２は、マイクロビア２１６の線表面のみに堆積される。
【0038】
［００３９］相互接続２２２は、概して、任意の適切な導電性材料の一又は複数の層から形成されてもよく、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）などを含むが、これらに限定される訳ではない。特定の実施形態では、上述のように、相互接続２２２の堆積前に、マイクロビア２１６の表面の上に接着層（図示せず）及び／又はシード層（図示せず）が形成され得る。例えば、特定の実施形態では、モリブデン、チタン、タンタル、又はチタンタングステン接着層及び／又は銅シード層が、相互接続２２２の堆積前にマイクロビア２１６の側壁上に堆積して、その接着性を向上させ、導電性材料の拡散を阻止する。
【0039】
［００４０］図３Ａ及び図３Ｂは、特定の実施形態による、例えば上述の方法１００によって半導体デバイス２００内に形成され得る例示的なマイクロビア構造の断面図を概略的に示す。図３Ａ～図３Ｂには、半導体デバイス２００の一部分のみが示されていることに留意されたい。
【0040】
［００４１］図３Ａに示すように、マイクロビア３１６ａは、半導体パッケージであり得る半導体デバイス２００の再配線層に形成されたマイクロビアの一例である。したがって、マイクロビア３１６ａは、基板２０２の上方の絶縁層２０８を貫通して配置されているように示されており、基板２０２は、その上に形成された絶縁層２０４および導電層２０６を更に含む。概して、マイクロビア３１６ａは、絶縁層２０８の厚さ全体を貫通して形成され、したがって、導電層２０６は、マイクロビア３１６ａのレーザアブレーション中にレーザストップとして使用され得る。特定の実施形態では、マイクロビア３１６ａは、約２μｍ～約２０μｍの間の高さを有し、これは、絶縁層２０８の厚さと同等であり得る。特定の実施形態では、マイクロビア３１６ａは、実質的に鉛直な側壁を有し、したがって、約２μｍ～約１０μｍの間の均一な直径、例えば、約３μｍ～約７μｍの間の均一な直径を有し得る。特定の実施形態では、マイクロビア３１６ａの直径と絶縁層２０８の厚さの比は、約１：２から約１：１の間である。
【0041】
［００４２］特定の他の実施形態では、図３Ａに示すように、マイクロビアはテーパ状又は角度の付いた側壁を有する。例えば、マイクロビア３１６の側壁は、約６０°～約９０°のテーパ角α、例えば約８０°～約９０°のテーパ角αを有し得る。かかる実施形態では、マイクロビア３１６ａの上部直径ＤＴは、約２μｍ～約１５μｍの間、例えば、約４μｍ～約１２μｍの間であり、マイクロビア３１６ａの底部直径ＤＢは、約１μｍ～約８．５μｍの間、例えば約２μｍ～約６μｍの間である。テーパ状又は円錐状の形態の形成は、例えば、動作１１２で利用されるレーザシステムのレーザビームを、マイクロビア３１６ａの中心軸に対して螺旋状（例えば、円形、コルク栓抜き）運動で移動させることによって達成され得る。レーザビームは、運動システムを使用して角度を付けて、テーパ状マイクロビア３１６ａを形成することもできる。
【0042】
［００４３］図３Ｂに示すように、マイクロビア３１６ｂは、半導体デバイス２００の基板２０２を貫通して形成され、例えば基板２０２の第１の表面３０３ａから第２の表面３０３ｂまで延在するマイクロビアの一例である。かかる実施形態では、マイクロビア３１６ｂは、基板２０２をカプセル化し（例えば、取り囲み）、基板２０２に形成されたシリコン貫通ビア３１４を通過する、半導体デバイス２００の絶縁層２０４を通してレーザアブレーションされる。したがって、マイクロビア３１６ｂを形成するためには、上述の方法１００の前に、まず任意の適切な一又は複数の基板パターニング方法によって基板２０２を貫通してシリコン貫通ビア３１４を形成する必要があり、その後、動作１００において、絶縁層２０４が基板２０２の上に積層されて、基板２０２に付着し、シリコン貫通ビア３１４に流れ込む。
【0043】
［００１２］特定の実施形態では、シリコン貫通ビア３１４は、例えば、ＩＲ、ＵＶ、又はＣＯ２レーザを使用するレーザアブレーションによって形成される。例えば、シリコン貫通ビア３１４をアブレーションするために利用されるレーザは、ｐｓ又はｆｓＵＶレーザであり得る。特定の実施例では、レーザはｆｓグリーンレーザである。更に他の実施形態では、シリコン貫通ビア３１４は、適切なエッチングプロセス、例えば、ドライエッチングプロセス又はビードブラストプロセスによって形成される。概して、シリコン貫通ビア３１４は、図３Ｂに示すように、円筒形又はテーパ状の形態を有し得る。マイクロビア３１６ａと同様に、テーパ状又は円錐状の形態の形成は、例えば、シリコン貫通ビア３１４の中心軸に対して螺旋状（例えば、円形、コルク栓抜き）運動で基板パターニング中に利用されるレーザのレーザビームを移動させることによって達成され得る。レーザビームは、運動システムを使用して角度を付けることもできる。同様の方法を利用して、均一な直径を有する円筒形のシリコン貫通ビア３１４を形成することもできる。
【0044】
［００４４］シリコン貫通ビア３１４の形成の際、絶縁層２０４は、基板２０２の上に配置され、例えば方法１００の動作１０２において積層され、ひいてはシリコン貫通ビア３１４に流れ込み、充填することができる。特定の実施形態では、積層プロセスは、オートクレーブ又は他の適切なデバイスで実行され得る真空積層プロセスである。特定の実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。特定の実施形態では、積層プロセスは、約８０℃～約１４０℃の間の温度で、約５秒～約１．５分の間の期間、実行される。かかる実施形態では、積層プロセスは、約１ｐｓｉｇから約５０ｐｓｉｇの間の圧力で実行され得る。例えば、積層プロセスは、約５ｐｓｉｇ～約４０ｐｓｉｇの間の圧力及び約１００℃～約１２０℃の間の温度で、約１０秒～約１分の間の期間実行され得る。
【0045】
［００４５］積層後、図３Ｂに示すように、方法１００を使用して、シリコン貫通ビア３１４を通って延在する絶縁層２０４の一部分にマイクロビア３１６ｂが形成される。概して、マイクロビア３１６ｂは、マイクロビア３１６ａと同様の横方向の形状及び／又は寸法、例えばテーパ状又は円錐状の形態を有し得る。
【0046】
［００４６］図４は、特定の実施形態による、上述の方法１００によって形成されたマイクロビアを有する例示的な半導体パッケージ４００の概略側方断面図を示す。図示のように、半導体パッケージ４００は、パッケージフレームとして機能し、一又は複数のキャビティ４０８及び一又は複数のシリコン貫通ビア４１４が形成された基板４０２、例えばシリコン基板を含む。絶縁層４０４は基板４０２の上に積層され、キャビティ４０８及びシリコン貫通ビア４１４を通って基板４０２の第１の側４０３ａから第２の側４０３ｂまで延在する。一又は複数の半導体ダイ４０６が各キャビティ４０８内に配置され、その中の絶縁層４０４内に埋め込まれる。同様に、一又は複数の相互接続４１２が各シリコン貫通ビア４１４内に配置され、その中の絶縁層４０４によって取り囲まれる。半導体パッケージ４００のいずれの側にも再配線層４２０があり、再配線層４２０は、一又は複数の相互接続４１２と電気的に通信する一又は複数の再配線相互接続４２２から構成される。再配線相互接続４２２は、トレース、ワイヤ、及びパッドなどの鉛直相互接続及び横方向相互接続を含み得る。
【0047】
［００４７］半導体パッケージ４００の形成中、絶縁層４０４の積層により、その誘電体材料がシリコン貫通ビア４１４内に流入して充填される。したがって、絶縁層４０４の積層後、基板４０２全体に相互接続４１２用のチャネル又は経路を形成するために、シリコン貫通ビア４１４内の絶縁層４０４の誘電体材料にビア４１６ａをレーザ穿孔することができ、ひいては相互接続４１２の配線のためのビアインビア構造を形成し得る。同様に、相互接続４１２の形成後、再配線相互接続４２２を再配線ビア４１６ｂ内で半導体パッケージ４００のいずれの側にも形成することができ、これも同様に絶縁層４０４にレーザ穿孔することができる。したがって、絶縁層４０４内に形成されるビア４１６ａ及び再配線ビア４１６ｂは、上記の図１及び図２Ａ～図２Ｊを参照して上述した方法によって形成されるマイクロビアであり得る。
【0048】
［００４８］要約すると、上述の方法及びマイクロビア構造は、半導体デバイス用の従来のビア製造技法を実装する方法及びアーキテクチャよりも多くの利点を提供する。かかる恩恵には、高品質で低アスペクト比のマイクロビア構造を形成できることが含まれ、これにより、従来のパッケージング技術と比較して、性能と柔軟性が向上し、製造コストが比較的低い、先進的な集積半導体デバイス用の高密度パッケージングアーキテクチャが有利に可能になる。
【0049】
［００４９］上記の説明は本開示の実施形態を対象としているが、本開示の基本的な範囲を逸脱しなければ、本開示の他の実施形態及び更なる実施形態が考案されてよく、本開示の範囲は以下の特許請求の範囲によって決まる。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図3A-3B】
【図4】
【国際調査報告】