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特表2024-523160書込み前ウィークプリチャージデュアルレールＳＲＡＭ書込み最適化
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-06-28
(54)【発明の名称】書込み前ウィークプリチャージデュアルレールＳＲＡＭ書込み最適化
(51)【国際特許分類】
G11C 11/419 20060101AFI20240621BHJP
【ＦＩ】
G11C11/419 120
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023574126
(86)(22)【出願日】2022-06-14
(85)【翻訳文提出日】2023-12-12
(86)【国際出願番号】 US2022033402
(87)【国際公開番号】W WO2022271484
(87)【国際公開日】2022-12-29
(31)【優先権主張番号】17/358,527
(32)【優先日】2021-06-25
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】タウフィーク アフメド
(72)【発明者】
【氏名】アンドリュー ジェイ． ロビソン
(72)【発明者】
【氏名】ラッセル ジェイ． シュレイバー
【テーマコード（参考）】
5B015
【Ｆターム（参考）】
5B015HH03
5B015JJ24
5B015KB03
5B015KB50
5B015KB82
(57)【要約】
メモリセルにアクセスするための方法は、メモリセルの次のアクセスの前にメモリセルのビット線のプリチャージを有効にすることを含む。この方法は、次のアクセスが書込みである場合、第１の間隔の後にプリチャージを無効にすることを含む。本方法は、次のアクセスが読出しである場合、第２の間隔の後にプリチャージを無効にすることを含む。第１の間隔は、第２の間隔よりも短い。
【選択図】図５
【選択図】図５
【特許請求の範囲】
【請求項1】
メモリセルにアクセスする方法であって、前記メモリセルの次のアクセス前に前記メモリセルのビット線のプリチャージを有効にすることと、
前記次のアクセスが書込みである場合、第１の間隔の後に前記プリチャージを無効にすることと、
前記次のアクセスが読出しである場合、第２の間隔の後に前記プリチャージを無効にすることであって、前記第１の間隔は前記第２の間隔よりも短い、ことと、を含む、
方法。
【請求項2】
プリチャージを有効にすることは、前記メモリセルの前記次のアクセスの前に前記メモリセルのビット線プリチャージ制御信号をアクティブレベルに設定することを含み、前記メモリセルの前記次のアクセスは書込みであり、前記プリチャージは前記第１の間隔の後に無効にされ、無効にすることは、ワード線制御信号のアサートの前に前記ビット線プリチャージ制御信号を非アクティブレベルにリセットすることを含む、
請求項１の方法。
【請求項3】
プリチャージを有効にすることは、前記メモリセルの前記次のアクセスの前に前記メモリセルのビット線プリチャージ制御信号をアクティブレベルに設定することを含み、前記メモリセルの前記次のアクセスは読出しであり、前記プリチャージは前記第１の間隔の後に無効化され、無効化することは、ワード線制御信号を第２のアクティブレベルに設定することと同時に前記ビット線プリチャージ制御信号を非アクティブレベルにリセットすることを含む、
請求項１の方法。
【請求項4】
前のアクセスは読出しであり、前記次のアクセスは書込みであり、前記ビット線は電源電圧にプリチャージされる、請求項１の方法。
【請求項5】
前のアクセスは書込みであり、前記次のアクセスは書込みであり、前記ビット線は電源電圧の最大９０％までウィークプリチャージされる、請求項１の方法。
【請求項6】
前記第１の間隔は、前記第２の間隔よりも実質的に短い、請求項１、２、３、４又は５の方法。
【請求項7】
メモリセル制御回路は、第１の正の電圧範囲を有する電源電圧を受け取り、前記メモリセルは、第２の正の電圧範囲を有する第２の電源電圧を受け取る、請求項１、２、３、４又は５の方法。
【請求項8】
前記書込みは、前記メモリセルを含むメモリアレイにアクセスするプロセッサの第２のクロック信号と同じ周波数を有するクロック信号に同期する、請求項１、２、３、４又は５の方法。
【請求項9】
ビット線プリチャージ制御信号は、ワード線制御信号の非アクティブレベルへのリセットと同時にアサートされる、請求項１、２、３、４又は５の方法。
【請求項10】
メモリであって、ビット線に結合され、ビット線プリチャージ制御信号、メモリセル選択信号及びメモリセル書込み制御信号に応答するメモリセルと、
前記メモリセルの次のアクセスの前に前記ビット線をプリチャージするために前記ビット線プリチャージ制御信号、前記メモリセル選択信号及び前記メモリセル書込み制御信号を生成し、前記次のアクセスが書込みである場合に第１の間隔の後に前記プリチャージを無効にし、前記次のアクセスが読取りである場合に第２の間隔の後に前記プリチャージを無効にするように構成された制御回路であって、前記第１の間隔は前記第２の間隔よりも短い、制御回路と、を備える、
メモリ。
【請求項11】
前記制御回路は、前記メモリセルの前記次のアクセスの前に、前記メモリセルの前記ビット線プリチャージ制御信号をアサートし、前記メモリセルの前記次のアクセスは書込みであり、前記制御回路は、ワード線制御信号のアサートの前に前記ビット線プリチャージ制御信号をクリアする、
請求項１０のメモリ。
【請求項12】
前記制御回路は、前記メモリセルの前記次のアクセスの前に、前記メモリセルの前記ビット線プリチャージ制御信号をアサートし、前記メモリセルの前記次のアクセスは読出しであり、前記制御回路は、ワード線制御信号のアサートと同時に前記ビット線プリチャージ制御信号をクリアする、
請求項１０のメモリ。
【請求項13】
前のアクセスは読出しであり、前記次のアクセスは書込みであり、前記ビット線は電源電圧にプリチャージされる、請求項１０のメモリ。
【請求項14】
前のアクセスは書込みであり、前記次のアクセスは書込みであり、前記ビット線は電源電圧の最大９０％までウィークプリチャージされる、請求項１０のメモリ。
【請求項15】
前記第１の間隔は、前記第２の間隔よりも実質的に短い、請求項１０、１１、１２、１３又は１４のメモリ。
【請求項16】
前記制御回路は、読出しアクセスのために、ワード線制御信号をアサートするのと同時に、前記ビット線プリチャージ制御信号を非アクティブレベルにリセットする、請求項１０、１１、１２、１３又は１４のメモリ。
【請求項17】
前記制御回路は、書込みアクセスのために、前記ビット線プリチャージ制御信号を非アクティブレベルにリセットした後にワード線制御信号をアサートする、請求項１０、１１、１２、１３又は１４のメモリ。
【請求項18】
前記制御回路は、第１の正の電圧範囲を有する電源電圧を受け取り、前記メモリセルは、第２の正の電圧範囲を有する第２の電源電圧を受け取る、請求項１０、１１、１２、１３又は１４のメモリ。
【発明の詳細な説明】
【背景技術】
【0001】
図１を参照すると、メモリセル１４０は、関連する回路に結合された例示的な６トランジスタ、デュアルレールスタティックランダムアクセスメモリ（ＳＲＡＭ）セルである。メモリセル１４０は、ワード線ＷＬによって駆動されるゲートを有するパストランジスタ１０１及びパストランジスタ１０３を含む。さらに、メモリセル１４０は、パストランジスタを介してビット線ＢＬＴ及びビット線ＢＬＣに結合された２つの交差結合インバータを含む。ビット線ＢＬＴ及びＢＬＣは、プリチャージされており、密度の目的で多くのメモリセルがビット線に結合されているため、かなりの容量を有する。ワード線ドライバ１１３は、読出し動作のためにワード線ＷＬ上の信号をアサートし（すなわち、アクティブレベルに設定し）、ビット線からメモリセルに電荷を送達させる。
【0002】
プリチャージトランジスタ１３４及び１３８は、メモリセル動作（すなわち、読出し又は書込み）に備えて、コントローラ及びアドレスデコーダ１３０によるプリチャージ信号ＢＬＰＣＸのアサートに応じて、ビット線ＢＬＴ及びビット線ＢＬＣをＶＤＤ（例えば、メモリセル１４０の電源電圧又はコントローラ及びアドレスデコーダ１３０の電源電圧）にプリチャージする。プリチャージ信号ＢＬＰＣＸは、「Ｘ」で示すようにアクティブＬｏｗである。イコライザートランジスタ１３６は、ＢＬＰＣＸに結合され、プリチャージ信号ＢＬＰＣＸがアクティブである間、ビット線ＢＬＴ及びビット線ＢＬＣを一緒に短絡する。
【0003】
センスアンプ回路１２０は、センスアンプ回路１２０に結合するために所望のビット線対を選択するように機能する読出し列（カラム）選択トランジスタ１０２及び読出し列選択トランジスタ１０４を含む。読出し列選択トランジスタ１０２は、ビット線真（true）ＢＬＴとセンスアンプ真線（true line）ＳＡＴとを結合する（又は分離する）。読出し列選択トランジスタ１０４は、相補ビット線ＢＬＣとセンスアンプ補線（complement line）ＳＡＣとを結合（又は分離）する。読出し列選択制御信号ＲＤＣＳＸは、「Ｘ」で示すようにアクティブＬｏｗである。プリチャージトランジスタ１１４及びプリチャージトランジスタ１１６は、読出し動作に備えて、アクティブＬｏｗセンスアンププリチャージ信号ＳＡＰＣＸのアサートに応じて、センスアンプ真線ＳＡＴ及びセンスアンプ補線ＳＡＣをＶＤＤにプリチャージする。また、イコライザートランジスタ１１８は、センスアンププリチャージ信号ＳＡＰＣＸに結合され、プリチャージがアクティブである間、センスアンプ真線ＳＡＴとセンスアンプ補線ＳＡＣとを短絡する。センスアンプ真線ＳＡＴ及びセンスアンプ補線ＳＡＣがプリチャージされ、ビット線ＢＬＴ及びＢＬＣが上述した個別のプリチャージ回路によってプリチャージされると、プリチャージトランジスタ１１４及び１１６並びにイコライザートランジスタ１１８がオフにされ、読出し列選択がオンにされて、ビット線ＢＬＴ及びＢＬＣをセンスアンプ真線ＳＡＴ及びセンスアンプ補線ＳＡＣに結合する。読み出されるメモリセルの値に対応して、センスアンプ真線ＳＡＴ及びセンスアンプ補線ＳＡＣ上に差動電荷が蓄積する。その差動電荷が蓄積されると、差動センスアンプ回路１２０は、センスアンプイネーブル信号ＳＡＥＮを使用してオンにされ、テールトランジスタ１２６をイネーブルして、読み出されているメモリセルの値をラッチする。
【0004】
書込みドライバ１７０は、書込み列選択線ＷＲＣＳによって駆動されるゲートを有するパストランジスタ１５０及びパストランジスタ１５２を含む。一実施形態では、書込みドライバ１７０は、パストランジスタ１５０及びパストランジスタ１５２をそれぞれ介してビット線ＢＬＴ及びビット線ＢＬＣにそれぞれ結合されたプルダウントランジスタ１５４及びプルダウントランジスタ１５６を含む。書込み動作の場合、コントローラ及びアドレスデコーダ１３０は、書込み列選択線ＷＲＣＳをアサートして、「Ｘ」で示すように、アクティブｌｏｗである書込みデータ信号ＷＤＴ＿Ｘ及び書込みデータ信号ＷＤＣ＿Ｘに従って、書込み列選択線ＷＲＣＳをアサートしてビット線からメモリセルを放電させる。
【0005】
図１及び図２を参照すると、メモリセル１４０の例示的な書込み動作において、ビット線ＢＬＴ及びＢＬＣは、第１のメモリ動作の後であって次のメモリ動作の前にＶＤＤにプリチャージされる。次の動作が読出しである場合、両方のビット線は、ビット線上に差動（例えば、約５ｍＶ～１０ｍＶの差動）を発生させ始める前に、ＶＤＤに完全にプリチャージされる必要がある。次のアクセスが書込みである場合、書込みドライバ１７０は、ビット線をプリチャージした後、ワード線ＷＬをアサートする前に、書込みデータＷＤＴ＿Ｘ、ＷＤＣ＿Ｘに従ってビット線ＢＬＴ、ＢＬＣ上のデータを駆動する必要がある。ワード線ＷＬをアサートすると、ハイノードがｎ型トランジスタを介して放電する。ｎ型トランジスタは、メモリセル１４０のプルアップを克服するのに十分な強度を有する。弱い（weak）「１」が、ソースフォロワｎ型トランジスタ転送デバイスを介してメモリセル１４０に書き込まれる。少なくとも１つの実施形態において、新しいデータが到着すると（例えば、ビット線ＢＬＣをＶＤＤに駆動するために）、書込みドライバはｎ型トランジスタのみを使用するので、ＶＤＤへの強い経路（strong path）がない。書込みドライバ１７０が、ワード線ＷＬをアサートする前に又はそれと同時にビット線ＢＬＴ及びＢＬＣ上のデータを完全に駆動しない場合、メモリセル１４０は読出し動作を開始し、例えば、ビット線ＢＬＣを接地に駆動し、ビット線ＢＬＴはＶＤＤに留まり、図３に示すように書込みが失敗する。したがって、メモリセルを書き込むための改善された技術が望まれる。
【発明の概要】
【課題を解決するための手段】
【0006】
本発明の少なくとも１つの実施形態において、メモリセルにアクセスするための方法は、メモリセルの次のアクセスの前にメモリセルのビット線のプリチャージを有効にすることを含む。この方法は、次のアクセスが書込みである場合、第１の間隔の後にプリチャージを無効にすることを含む。本方法は、次のアクセスが読出しである場合、第２の間隔の後にプリチャージを無効にすることを含む。第１の間隔は、第２の間隔よりも短い。
【0007】
本発明の少なくとも１つの実施形態において、メモリは、ビット線に結合され、ビット線プリチャージ制御信号、メモリセル選択信号、及び、メモリセル書込み制御信号に応答するメモリセルを含む。メモリは、ビット線プリチャージ制御信号、メモリセル選択信号、及び、メモリセル書込み制御信号を生成して、メモリセルの次のアクセスの前にビット線のプリチャージを有効にし、次のアクセスが書込みである場合に第１の間隔の後にプリチャージを無効にし、次のアクセスが読出しである場合に第２の間隔の後にプリチャージを無効にするように構成された制御回路を含む。第１の間隔は、第２の間隔よりも短い。
【0008】
本発明は、添付の図面を参照することによってより良好に理解され、その数々の目的、特徴及び利点が当業者に明らかになり得る。
【図面の簡単な説明】
【0009】
【図1】例示的なメモリセル及び関連する回路の回路図である。
【図4】本発明の少なくとも１つの実施形態による、コントローラ及びアドレスデコーダによって制御されるメモリセルの機能ブロック図である。
【図7】本発明の少なくとも１つの実施形態によるメモリアレイの機能ブロック図である。
【発明を実施するための形態】
【0010】
異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。
【0011】
デュアルレールＳＲＡＭメモリセルの書込み障害を低減又は除去するための技術は、メモリセルへの書込みの前にメモリセルのビット線を電源電圧ＶＤＤにウィーク（weak）プリチャージし、メモリセルの読出しの前にビット線のＶＤＤへの通常のプリチャージを実行する。少なくとも１つの実施形態において、プリチャージ間隔は、プリチャージ制御信号がメモリセルのビット線のプリチャージを有効にする場合に開始し、プリチャージ期間は、プリチャージ制御信号がビット線のプリチャージを無効にする場合に終了する。少なくとも１つの実施形態において、書込み前のプリチャージ間隔の持続時間は、読出し前のプリチャージ間隔の持続時間とは異なる。少なくとも１つの実施形態において、ウィークプリチャージは、通常のプリチャージのプリチャージ間隔よりも実質的に短いプリチャージ間隔を使用する。少なくとも１つの実施形態において、書込み前のより短いプリチャージ間隔は、書込みのためのワード線がアサートされる前に、書込みドライバがビット線上のデータを駆動するための追加の時間を提供する。少なくとも１つの実施形態において、コントローラは、メモリ動作サイクルにおいて、読出しのためのワード線をアサートするよりも後に、書込みのためのワード線をアサートする。すなわち、コントローラは、書込みのためのワード線のアサートを遅延させる。
【0012】
図４及び図５を参照すると、コントローラ及びアドレスデコーダ４０１は、クロック信号ＣＬＫの遷移に調整されたメモリ制御信号を生成する。例えば、メモリ動作ＲＥＡＤ１において、コントローラ及びアドレスデコーダ４０１は、メモリセル１４０の読出しのためのメモリ制御信号を生成する。波形セクション５０２において、コントローラ及びアドレスデコーダ４０１は、読出しの前にビット線ＢＬＴ及びＢＬＣをＶＤＤ（例えば、１．４Ｖ）に完全にプリチャージした後、ビット線プリチャージ信号ＢＬＰＣＸを非アクティブレベル（例えば、「１」）にリセットし、ワード線ドライバ１１３は、ワード線ＷＬをアクティブレベル（例えば、「１」）に設定することによってメモリセル１４０を選択する。少なくとも１つの実施形態において、ＶＤＤは、メモリセル１４０の電源電圧である。他の実施形態において、ＶＤＤはコントローラ及びアドレスデコーダ１３０の電源電圧である。コントローラ及びアドレスデコーダ１３０は、第１の正の電圧範囲を有する電源電圧を受け取り、メモリセル１４０は、第２の正の電圧範囲を有する第２の電源電圧を受け取る。少なくとも１つの実施形態において、第１の正の電圧範囲及び第２の正の電圧範囲は異なるが、他の実施形態において、第１の正の電圧範囲及び第２の正の電圧範囲は同じである。波形セクション５０２における遷移は、クロック信号ＣＬＫの立ち上がりエッジの後に同期して生じる。メモリ動作ＲＥＡＤ１において、メモリセル１４０は、波形セクション５０４に示すように、ビット線ＢＬＴ及びＢＬＣ上に比較的低い差動信号を発生する。センスアンプ１２０は、その比較的低い差動信号を検出し、それに応じて信号：読出しデータを生成する。コントローラ及びアドレスデコーダ４０１は、ワード線ＷＬを非アクティブレベルにリセットし、ビット線プリチャージ信号ＢＬＰＣＸをアクティブレベル（例えば、「０」）に設定することによってプリチャージを有効にする。一般に、書込み前のプリチャージは、読出し前のプリチャージよりも厳しくなく、したがって、コントローラ及びアドレスデコーダ４０１は、書込み前の早期にプリチャージを終了し、それによって、ビット線ＢＬＴ及びＢＬＣをウィークプリチャージする。メモリ動作ＲＥＡＤ１の後及びメモリ動作ＷＲＩＴＥ １の前のプリチャージは、コントローラ及びアドレスデコーダ４０１が、書込み列選択線ＷＲＣＳをアクティブレベル（例えば、「１」）に設定し、ビット線プリチャージ信号ＢＬＰＣＸを非アクティブレベルにリセットすることによって、ビット線ＢＬＴ及びＢＬＣ上に書込みデータをセットアップする前に、第１の間隔ｔ１を使用してビット線ＢＬＴ及びＢＬＣをプリチャージする。
【0013】
波形セクション５０６において、コントローラ及びアドレスデコーダ４０１は、メモリセル１４０へのメモリ動作ＷＲＩＴＥ１のためのメモリ制御信号を生成する。コントローラ及びアドレスデコーダ４０１は、ビット線プリチャージ信号ＢＬＰＣＸを早期に、すなわちワード線ＷＬのアサートの前にリセットし、書込み前のプリチャージが持続時間ｔ１を有するようにする。書込み時間はビット線の時定数によって支配されるので、データをビット線上に早く駆動することは性能を改善する。プリチャージの終了に応じて、書込み列選択線ＷＲＣＳは、従来のメモリアクセスよりも早くビット線ＢＬＴ及びＢＬＣ上のデータを駆動するために書込みドライバ１７０を活性化し、それによって、上述した課題（例えば、誤った読出し）を緩和する。例えば、書込みドライバ１７０は、プリチャージが終了した後、書込み線ＷＬをアサートする前に、他方のビット線をＶＤＤに維持しながら、ビット線ＢＬＴ又はビット線ＢＬＣを接地まで駆動し続ける。
【0014】
メモリ動作ＷＲＩＴＥ１の波形セクション５０８は、メモリセル１４０への書込み直後の書込みのためのプリチャージを示す。一方のビット線は、プリチャージ回路１６０内のイコライザートランジスタによりわずかに降下する。他方のビット線は上昇するが、プリチャージデバイスロールオフは、高いＶＤＳで、プリチャージの最後の約１０％（例えば、約１００ｍＶ）をプリチャージの残りの部分（例えば、最初の９０％）よりも遅くし、また、ビット線はウィークプリチャージされるだけであるため（例えば、ビット線プリチャージ信号ＢＬＰＣＸは、間隔ｔ１後に早期にリセットされる）、ビット線ＢＬＴ又はビット線ＢＬＣは、メモリ動作ＷＲＩＴＥ２の次の書込みの前に、ＶＤＤまで完全にプリチャージしなくてもよい。しかしながら、いくつかの条件下では、ビット線ＢＬＴ又はビット線ＢＬＣは、メモリ動作ＷＲＩＴＥ２の次の書込みの前に、ＶＤＤまでプリチャージし続ける。
【0015】
間隔ｔ１にわたるメモリ動作ＷＲＩＴＥ１とメモリ動作ＷＲＩＴＥ２との間のウィークプリチャージは、コントローラ及びアドレスデコーダ４０１が、書込み列選択信号ＷＲＣＳを、プリチャージを遮断するアクティブレベルに設定する前に終了する。少なくとも１つの実施形態において、書込み列選択信号ＷＲＣＳ並びに書込みデータ信号ＷＤＴ＿Ｘ及びＷＤＣ＿Ｘは、書込みドライバ１７０に１つのビット線を接地に駆動させる。少なくとも１つの実施形態において、クロスカップルキーパートランジスタ１８０は、コントローラ及びアドレスデコーダ４０１がクロスカップルイネーブル信号ＸＣＥＮＸをアサートすることに応じて、他方のビット線をＶＤＤにゆっくりと戻す。書込み前のプリチャージは、読出し前のプリチャージよりも厳格でないので、コントローラ及びアドレスデコーダ４０１は、プリチャージを早期に（例えば、間隔ｔ１の終わりに）終了し、ビット線はウィークプリチャージされ、ＶＤＤよりも低いレベル（例えば、ＶＤＤの９０％）にしか達し得ない。しかしながら、ある条件下では、ビット線はＶＤＤに達する。
【0016】
メモリセル１４０への書込みは、ワード線信号ＷＬのアサートの前に、データがビット線ＢＬＴ及びＢＬＣ上にセットアップされることを必要とする。ビット線プリチャージ信号ＢＬＰＣＸを非アクティブレベルにリセットするのと同時にワード線ＷＬをアサートするのではなく、ビット線プリチャージ信号ＢＬＰＣＸは、書込みのために早期にリセットされ、データがビット線上に早期に駆動されることを可能にして、デュアルレールＳＲＡＭにおける書込み前読出し問題を低減する。コントローラ及びアドレスデコーダ４０１は、ワード線ＷＬのアサート前にデータをセットアップするために、書込み列選択信号ＷＲＣＳを可能な限り速く駆動する。書込みドライバ１７０は、ワード線ＷＬをアサートする前に、ビット線ＢＬＴ及びＢＬＣ上のメモリセル１４０に書き込まれるデータを駆動する。少なくとも１つの実施形態において、ワード線ＷＬのアサートは、ビット線ＢＬＴ及びＢＬＣ上のデータをセットアップするための追加の時間を提供するために、書込みのために遅延される。少なくとも１つの実施形態において、図４に示された回路の代わりに、書込みドライバ１７０は、書込みデータをセットアップしながら、残りの経路で適切なビット線をＶＤＤにプルアップすることによってプリチャージを終了するプッシュプルドライバを含む。例えば、メモリセル１４０は、プリチャージの半分（例えば、５０％ＶＤＤ）を用いて、前のクロックサイクルと、次の書込みサイクルの次のデータに対向するデータとに関連付けられたメモリアクセスから回復する。
【0017】
メモリ動作ＷＲＩＴＥ２において書込み列選択信号ＷＲＣＳを非アクティブレベルにリセットした後、コントローラ及びアドレスデコーダ４０１は、ワード線ＷＬをリセットし、間隔ｔ１よりも長い間隔ｔ２の間、ビット線プリチャージ信号ＢＬＰＣＸをアクティブレベルに設定し、読出し前にビット線をＶＤＤに等化するのに十分な時間を提供する。すなわち、コントローラ及びアドレスデコーダ４０１は、ビット線プリチャージ信号ＢＬＰＣＸをリセットせず、書込み前に行ったような早期のプリチャージを無効にしない。コントローラ及びアドレスデコーダ４０１の少なくとも１つの実施形態において、間隔ｔ１は、間隔ｔ２よりも実質的に短い（例えば、３０％～４０％短い）。少なくとも１つの実施形態において、ＣＬＫは、製品（例えば、プロセッサ）の残りと同じ周波数（例えば、５ＧＨｚ）を有する。波形セクション５１０は、メモリ動作ＷＲＩＴＥ２の直後のメモリ動作ＲＥＡＤ２のためのプリチャージを示す。ビット線ＢＬＴ及びＢＬＣは、読出しの前にＶＤＤまでプリチャージする。
【0018】
ビット線ＢＬＴ及びＢＬＣをＶＤＤにプリチャージし、ビット線ＢＬＴ及びＢＬＣのプリチャージをディセーブルするのと同時にワード線をアサートするのではなく、意図しない読出しが書込みの前に発生するのを回避するために、ビット線ＢＬＴ及びＢＬＣはウィークプリチャージされる。ビット線プリチャージは、読出しよりも早くディセーブルされ（例えば、ＶＤＤにプリチャージされなくてもよいが、最大でＶＤＤの９０％にプリチャージされてもよい）、データがビット線上で早く駆動されることを可能にし、ワード線ＷＬをアサートする前にデータがセットアップされる時間を増加させる。書込み動作の前のビット線プリチャージは、ワード線のアサートの前に無効にされる。結果として、書込みに先行するプリチャージ間隔は、読出しに先行するプリチャージ間隔よりも短い。
【0019】
少なくとも１つの実施形態において、コントローラ及びアドレスデコーダ４０１は、選択されたプリチャージ間隔に対応するデジタル値をビット線プリチャージ信号ＢＬＰＣＸの対応するエッジに変換するデジタル／時間コンバータ（例えば、カウンタ、タイマ又は他の適切な回路）を含む。ビット線プリチャージ信号ＢＬＰＣＸは、書込み命令の前の間隔ｔ１においてアクティブレベルとなり、読出し命令の前の期間ｔ２においてアクティブレベルとなる。コントローラ及びアドレスデコーダ４０１の少なくとも１つの実施形態において、間隔ｔ１及び間隔ｔ２は、シミュレーションによって決定される所定の値を有する。コントローラ及びアドレスデコーダ４０１の他の実施形態において、間隔ｔ１及び間隔ｔ２は、システムの初期化中又は生産試験中にコントローラ及びアドレスデコーダ４０１に提供される値に基づいて構成されるプログラム可能な値を有する。コントローラ及びアドレスデコーダ４０１は、次のアクセスが読出しであるか、又は、次のアクセスが書込みであるかに基づいて間隔値を選択し、それに応じてビット線プリチャージ信号ＢＬＰＣＸを生成する。
【0020】
少なくとも１つの実施形態において、コントローラ及びアドレスデコーダ４０１は、ワード線ＷＬを非アクティブレベルにリセットすることに同期してビット線プリチャージ信号ＢＬＰＣＸをアクティブレベルに設定するように構成された制御論理を含む（４０２）。コントローラ及びアドレスデコーダ４０１は、メモリセルへの次のアクセスが書込みであるかどうかを判定する（４０４）。次のアクセスがリードであれば、間隔ｔ２の後、コントローラ及びアドレスデコーダ４０１は、ビット線プリチャージ信号ＢＬＰＣＸをリセットし、ワード線ＷＬをアクティブレベルに設定する（４１４）。読出しの終了時に、コントローラ及びアドレスデコーダ４０１は、ワード線ＷＬを非アクティブレベルにリセットし（４１６）、メモリアクセスを終了する（４１８）。次のアクセスが書込みである場合には（４０４）、コントローラ及びアドレスデコーダ４０１は、間隔ｔ１の後にビット線プリチャージ信号ＢＬＰＣＸを非アクティブレベルにリセットし（４０６）、ビット線プリチャージ信号ＢＬＰＣＸをリセットした後にＷＲＣＳをアサートし（４０８）、ワード線ＷＬをアサートして書込みをアクティブにし（４１０）、ワード線ＷＬを非アクティブレベルにリセットして書込みを終了し（４１２）、メモリアクセスを終了する（４１８）。なお、図５の波形及び図６の制御フローは一例に過ぎない。
【0021】
図７は、メモリセル、コントローラ及びアドレスデコーダ並びに関連する回路をコンテキスト内に配置するメモリバンク６００の一部の高レベルブロック図である。コントローラ及びアドレスデコーダ６０１は、行アドレスをデコードするように結合された行デコーダ６０２を含み、行アドレスに基づいてワード線ＷＬ０～ＷＬＭを駆動するワード線ドライバを含む。ワード線は、メモリセル６０３に結合される。書込みデータは、書込みカラム選択信号ＷＲＣＳ［］に従って、相補ビット線（ＢＬＴ０、ＢＬＣ０、ＢＬＴ１、ＢＬＣ１、ＢＬＴＮ、ＢＬＣＮ）を介してメモリセル６０３に駆動される。相補ビット線（ＢＬＴ０、ＢＬＣ０、ＢＬＴ１、ＢＬＣ１、ＢＬＴＮ、ＢＬＣＮ）も、ＲＤＣＳＸ［］によって制御される読出し列選択トランジスタ（図示せず）を介して、メモリセル６０３、回路６１５及びセンスアンプ６１７に結合される。列デコーダ６１６は、列アドレスを受け取り、ＲＤＣＳＸ［］信号を使用してセンスアンプ６１７に結合される適切なビット線対を選択する。一実施形態では、ＳＡ制御６１８によって制御されるセンスアンプ６１７は、センスアンプ回路１２０として示される実施形態又は別の実施形態である。プリチャージ回路、キーパー、書込みドライバ、関連する列選択回路、及び、書込み列選択信号は、書込み動作中にコントローラ及びアドレスデコーダ６０１によっても制御されるが、説明を容易にするために関連する回路６１５に含まれていることに留意されたい。
【0022】
したがって、通常のプリチャージ間隔を使用して読出し前にビット線をプリチャージし、書込み前により短い間隔を使用してビット線をウィークプリチャージするメモリセルを制御するための技術が開示される。本明細書に記載された本発明の説明は例示的なものであり、以下の特許請求の範囲に記載される本発明の範囲を限定することを意図するものではない。例えば、本発明は、６トランジスタメモリセルが使用される実施形態において説明されたが、当業者は、本明細書の教示が、他の数のトランジスタを含むメモリセルとともに利用され得ることを理解するであろう。加えて、本発明は、ｎ型トランジスタのみを含む書込みドライバが使用される実施形態において説明されたが、当業者は、本明細書の教示が、他のタイプのトランジスタを含む他の書込みドライバ（例えば、ノードＷＤＴ及びノードＷＤＣ上の容量が比較的高い実施形態において使用される、図８の書込みドライバ）とともに利用され得ることを理解するであろう。特許請求の範囲で使用される「第１」、「第２」、「第３」等の用語は、文脈によって別段に明確でない限り、特許請求の範囲内の異なる項目を区別するためのものであり、時間、位置又は品質における何らかの順序を別段に指示又は暗示するものではない。例えば、「第１のメモリアクセス」及び「第２のメモリアクセス」は、第１のメモリアクセスが第２のメモリアクセスよりも時間的に前に発生することを示すものでも暗示するものでもない。本明細書に開示される実施形態の変形及び修正は、以下の特許請求の範囲に記載される本発明の範囲から逸脱することなく、本明細書に記載される説明に基づいて行われてもよい。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【国際調査報告】