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特表2024-524550耐電圧の向上のための超接合における勾配ドーピングエピタキシ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-05
(54)【発明の名称】耐電圧の向上のための超接合における勾配ドーピングエピタキシ
(51)【国際特許分類】
H01L 21/336 20060101AFI20240628BHJP
H01L 29/78 20060101ALI20240628BHJP
H01L 21/20 20060101ALI20240628BHJP
【ＦＩ】
H01L29/78 658E
H01L29/78 652H
H01L21/20
H01L29/78 658G
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024500245
(86)(22)【出願日】2022-07-08
(85)【翻訳文提出日】2024-03-01
(86)【国際出願番号】 US2022036484
(87)【国際公開番号】W WO2023283417
(87)【国際公開日】2023-01-12
(31)【優先権主張番号】17/370,835
(32)【優先日】2021-07-08
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】パル， アシシュ
(72)【発明者】
【氏名】チョン， イー
(72)【発明者】
【氏名】バジージ， エル メディー
【テーマコード（参考）】
5F152
【Ｆターム（参考）】
5F152AA12
5F152BB02
5F152CC08
5F152CD25
5F152CE03
5F152CE07
5F152DD02
5F152LL03
5F152LL07
5F152LN28
5F152MM04
(57)【要約】
本書では、基板処理の実施形態が提示される。一部の実施形態では、基板を処理する方法は、第１エピタキシャル成長プロセスによって、基板上にｎ型ドープされたケイ素材料を堆積させてｎ型ドープされた層を形成しつつ、ｎ型ドープされた層の底部からｎ型ドープされた層の上部へとｎ型ドープされた層のドーパント濃度が増加するように、ドーパント前駆体とケイ素前駆体との比率を調整することと、テーパされた側壁を有する複数のトレンチと、複数のトレンチの間の複数のｎ型ドープされたピラーとを形成するよう、ｎ型ドープされた層をエッチングすることと、第２エピタキシャル成長プロセスによって、ｐ型ドープされた材料で複数のトレンチを充填して複数のｐ型ドープされたピラーを形成することと、
を含む。
【選択図】図１
を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板を処理する方法であって、第１エピタキシャル成長プロセスによって、基板上にｎ型ドープされたケイ素材料を堆積させてｎ型ドープされた層を形成しつつ、前記ｎ型ドープされた層の底部から前記ｎ型ドープされた層の上部へと前記ｎ型ドープされた層のドーパント濃度が増加するように、ドーパント前駆体とケイ素前駆体との比率を調整することと、
テーパされた側壁を有する複数のトレンチと、前記複数のトレンチの間の複数のｎ型ドープされたピラーとを形成するよう、前記ｎ型ドープされた層をエッチングすることと、
第２エピタキシャル成長プロセスによって、ｐ型ドープされた材料で前記複数のトレンチを充填して複数のｐ型ドープされたピラーを形成することと、
を含む、方法。
【請求項2】
前記複数のｎ型ドープされたピラー及び前記複数のｐ型ドープされたピラーの上にゲート領域及びソース領域を形成することを更に含み、前記ｎ型ドープされた層の反対の側でドレイン領域が前記基板に連結される、請求項１に記載の方法。
【請求項3】
前記ｎ型ドープされた層の厚さが約３０から約５０マイクロメートルである、請求項１に記載の方法。
【請求項4】
前記ｎ型ドープされた層がリン又はヒ素でドープされる、請求項１に記載の方法。
【請求項5】
前記ｐ型ドープされた材料が、ホウ素、アルミニウム、又はガリウムがドープされたケイ素又は炭化ケイ素を含む、請求項１に記載の方法。
【請求項6】
前記ドーパント濃度が、前記ｎ型ドープされた層の前記底部における１立方センチメートル当たり約５ｅ１５から約８ｅ１５という第１ドーパント濃度と、前記ｎ型ドープされた層の前記上部における１立方センチメートル当たり約１ｅ１６から約２ｅ１６という第２ドーパント濃度とを含む、請求項１から５のいずれか一項に記載の方法。
【請求項7】
前記ｎ型ドープされた層をエッチングすることが、実質的に垂直な上部側壁と、テーパされた下部側壁とを有する複数のトレンチを形成することを含む、請求項１から５のいずれか一項に記載の方法。
【請求項8】
前記複数のトレンチを形成するよう前記ｎ型ドープされた層をエッチングする前に、前記ｎ型ドープされた層の上に酸化物ハードマスクを堆積させることを更に含む、請求項１から５のいずれか一項に記載の方法。
【請求項9】
前記複数のｐ型ドープされたピラーが、約０．５から約１．５マイクロメートルの底部幅と、約１．０から約２．０マイクロメートルの上部幅とを有する、請求項１から５のいずれか一項に記載の方法。
【請求項10】
非一過性コンピュータ可読媒体であって、一又は複数のプロセッサによって実行されると、請求項１から５のいずれか一項に記載の方法を行う、非一過性コンピュータ可読媒体。
【請求項11】
前記ドーパント濃度が、前記ｎ型ドープされた層の前記底部における１立方センチメートル当たり約５ｅ１５から約８ｅ１５という第１ドーパント濃度と、前記ｎ型ドープされた層の前記上部における１立方センチメートル当たり約１ｅ１６から約２ｅ１６という第２ドーパント濃度とを含む、請求項１０に記載の非一過性コンピュータ可読媒体。
【請求項12】
前記ｎ型ドープされた層をエッチングすることが、実質的に垂直な上部側壁と、内側へとテーパされた下部側壁とを有する、複数のトレンチを形成することを含む、請求項１０に記載の非一過性コンピュータ可読媒体。
【請求項13】
前記複数のトレンチを形成するよう前記ｎ型ドープされた層をエッチングする前に、前記ｎ型ドープされた層の上に酸化物ハードマスクを堆積させることを更に含む、請求項１０に記載の非一過性コンピュータ可読媒体。
【請求項14】
前記複数のｐ型ドープされたピラーが、約０．５から約１．５マイクロメートルの底部幅と、約１．０から約２．０マイクロメートルの上部幅とを有する、請求項１０に記載の非一過性コンピュータ可読媒体。
【請求項15】
半導体デバイスであって、ｎ型ドープされた層を備え、前記ｎ型ドープされた層が、前記ｎ型ドープされた層の底部から前記ｎ型ドープされた層の上部へと増加するドーパント濃度を有し、かつ内側へとテーパされた側壁を有する複数のトレンチを含み、前記複数のトレンチの間に複数のｎ型ドープされたピラーが画定され、前記半導体デバイスが更に、
前記複数のトレンチのそれぞれに対応して配置された、複数のｐ型ドープされたピラーを備える、
半導体デバイス。
【請求項16】
前記複数のトレンチの前記側壁が、実質的に垂直な上部側壁と、内側へとテーパされた下部側壁とを含む、請求項１５に記載の半導体デバイス。
【請求項17】
前記複数のトレンチの前記側壁が、前記複数のトレンチの上部から前記複数のトレンチの底部まで連続的にテーパされる、請求項１５に記載の半導体デバイス。
【請求項18】
前記複数のｐ型ドープされたピラーが、実質的に均一なドーパント濃度を有する、請求項１５から１７のいずれか一項に記載の半導体デバイス。
【請求項19】
前記ｎ型ドープされた層の前記複数のｎ型ドープされたピラーの上に配置され、かつ、前記複数のｐ型ドープされたピラーのうちの隣接するものの上に部分的に配置された、金属酸化物層と、前記金属酸化物層上に配置されたゲート電極と、
前記ゲート電極上に配置された絶縁膜と、を更に備える、請求項１５から１７のいずれか一項に記載の半導体デバイス。
【請求項20】
前記複数のｐ型ドープされたピラーの各々の上に配置されているか又は上部に埋め込まれた、ｎ＋ドープされたウエルと、前記絶縁膜及び前記ウエルの上に配置されたソース電極と、を更に備える、請求項１９に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
［０００１］本開示の実施形態は、概して基板の処理及び基板を処理する機器に関する。
【背景技術】
【0002】
［０００２］金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、電圧がデバイスの導電率を決定する、絶縁ゲートを有する電界効果トランジスタ（ＦＥＴ）である。ＭＯＳＦＥＴは一般に、信号の切り替え又は増幅に使用される。印加される電圧量によって導電率を変化させる能力は、電子信号の増幅又は切り替えに使用されうる。平面構造を有するＭＯＳＦＥＴは、定格電圧が上昇すると、ドリフト層が厚くなり、稼働時のＭＯＳＦＥＴのドレインとソースとの間の抵抗（オン抵抗）が増大するという欠点を有する。超接合（ｓｕｐｅｒ－ｊｕｎｃｔｉｏｎ）ＭＯＳＦＥＴは、複数の縦型ｐｎ接合が配置された非平面構造を有し、これにより、高電圧を維持しつつ、オン抵抗を低減し、かつＭＯＳＦＥＴをオンにするためにゲート電極に注入される必要がある電荷量を低減することが可能になる。しかし、複数の縦型ｐｎ接合のサイズが小さくなるにつれて、ｐｎのｐ領域とｎ領域の間の電荷バランスを維持しつつ、縦型ｐｎ接合のトレンチをボイドなく充填することは、困難になる。
【0003】
［０００３］上記を踏まえ、発明者らは、本書で、改良型の半導体デバイス、及び改良型の半導体デバイスを形成する方法を提示している。
【発明の概要】
【0004】
［０００４］本書では、基板処理の実施形態が提示される。一部の実施形態では、基板を処理する方法は、第１エピタキシャル成長プロセスによって、基板上にｎ型ドープされたケイ素材料を堆積させてｎ型ドープされた層を形成しつつ、ｎ型ドープされた層の底部からｎ型ドープされた層の上部へとｎ型ドープされた層のドーパント濃度が増加するように、ドーパント前駆体とケイ素前駆体との比率を調整することと、テーパされた側壁を有する複数のトレンチと、複数のトレンチの間の複数のｎ型ドープされたピラーとを形成するよう、ｎ型ドープされた層をエッチングすることと、第２エピタキシャル成長プロセスによって、ｐ型ドープされた材料で複数のトレンチを充填して複数のｐ型ドープされたピラーを形成することと、
を含む。
を含む。
【0005】
［０００５］一部の実施形態では、非一過性コンピュータ可読媒体は、一又は複数のプロセッサによって実行されると、第１エピタキシャル成長プロセスによって、基板上にｎ型ドープされたケイ素材料を堆積させてｎ型ドープされた層を形成しつつ、ｎ型ドープされた層の底部からｎ型ドープされた層の上部へとｎ型ドープされた層のドーパント濃度が増加するように、ドーパント前駆体とケイ素前駆体の比率を調整することと、テーパされた側壁を有する複数のトレンチと、複数のトレンチの間の複数のｎ型ドープされたピラーとを形成するよう、ｎ型ドープされた層をエッチングすることと、第２エピタキシャル成長プロセスによって、ｐ型ドープされた材料で複数のトレンチを充填して複数のｐ型ドープされたピラーを形成することと、
を含む、基板を処理する方法を実施する。
を含む、基板を処理する方法を実施する。
【0006】
［０００６］一部の実施形態では、半導体デバイスは、Ｎ型ドープされた層を含み、ｎ型ドープされた層が、ｎ型ドープされた層の底部からｎ型ドープされた層の上部へと増加するドーパント濃度を有し、かつ内側へとテーパされた側壁を有する複数のトレンチを含み、複数のトレンチの間に複数のｎ型ドープされたピラーが画定され、半導体デバイスは更に、複数のトレンチのそれぞれに対応して配置された、複数のｐ型ドープされたピラーを含む。
【0007】
［０００７］本開示のその他の実施形態及び更なる実施形態についても後述する。
【0008】
［０００８］上記で簡潔に要約されており以下で詳述する本開示の実施形態は、付随する図面に示している本開示の例示的な実施形態を参照することにより、理解可能である。しかし、付随する図面は、本開示の典型的な実施形態のみを示しており、したがって、範囲を限定するものと見なすべきではない。本開示は他の同様に有効な実施形態をも許容しうるからである。
【図面の簡単な説明】
【0009】
【図1】本開示の実施形態の少なくとも一部による、基板を処理する方法のフロー図を示す。
【図2A】本開示の実施形態の少なくとも一部による、ｎ型ドープされたケイ素材料を堆積させた後の半導体デバイスを示す。
【図3】本開示の実施形態の少なくとも一部による、半導体デバイスの一部分の断面図を示す。
【図4】本開示の実施形態の少なくとも一部による、半導体デバイスの一部分の断面図を示す。
【図5】本開示の実施形態の少なくとも一部による、エピタキシチャンバの概略図を示す。
【発明を実施するための形態】
【0010】
［００１６］理解を容易にするために、可能な場合には、複数の図に共通する同一の要素を指し示すのに同一の参照番号を使用した。図は縮尺どおりに描かれているわけではなく、分かりやすくするために簡略化されていることがある。一実施形態の要素及び特徴は、更なる記載がなくとも、他の実施形態に有益に組み込まれうる。
【0011】
［００１７］本書では、基板を処理して電界効果トランジスタ（ＦＥＴ）を形成する実施形態が提示されている。超接合ー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、複数の縦型ｐｎ接合が配置されている非平面構造を有する、「ＦＥＴ」デバイスの一種である。例えば、ｎ型ドープされた層は、ｐ型ドープされた材料を内部に収容して交互ｐｎ接合を形成するために、複数のフィーチャ（トレンチなど）を含みうる。例えば、ｎ型ドープされた層は、ｐ型ドープされた材料を内部に収容してｐｎ接合（例えばｐチャネルＭＯＳＦＥＴ）を形成するために、複数のフィーチャ（トレンチなど）を含みうる。ｎ型ドープされた層はｐ型ドープされた材料を収容するための複数のフィーチャを有すると前述したが、代替的には、ｐ型ドープされた層が、ｎ型ドープされた材料を内部に収容してｐｎ接合（例えばｎチャネルＭＯＳＦＥＴ）を形成するために、複数のフィーチャを含むこともある。しかし、複数の縦型ｐｎ接合のサイズが小さくなるにつれて、縦型ｐｎ接合の複数のトレンチをボイドなく充填することは困難になる。
【0012】
［００１８］発明者らは、複数のトレンチのテーパされた側壁により、この複数のトレンチ内でのボイド形成が有利に低減又は防止されることを確認した。しかし、テーパされた側壁は、ｎ型ドープされた領域とｐ型ドープされた領域の間での電荷不均衡を引き起こし、ひいては、電磁干渉及び耐電圧の劣化につながる可能性がある。これについて、発明者らは、デバイスのｎ型ドープされた層（若しくは領域）又はｐ型ドープされた層（若しくは領域）の少なくとも一方のドーパント濃度を調整することで、ｐｎ接合のｐ領域とｎ領域との間の電荷均衡が有利に改良されることを確認した。本書で提示している方法は、マルチチャンバ処理ツール又は複数のスタンドアローンチャンバにおいて実施されうる。
【0013】
［００１９］図１は、本開示の実施形態の少なくとも一部による、基板を処理する方法１００のフロー図を示している。方法１００は、１０２において、第１エピタキシャル成長プロセスによって、基板（例えば基板２１０）上にｎ型ドープされたケイ素材料を堆積させてｎ型ドープされた層（例えばｎ型ドープされた層２２０）を形成しつつ、ｎ型ドープされた層の底部（例えば底部２１２）からｎ型ドープされた層の上部（例えば上部２１４）へとｎ型ドープされた層のドーパント濃度が増加するように、ドーパント前駆体とケイ素前駆体との比率を調整することを含む。例えば、図２Ａは、本開示の実施形態の少なくとも一部による、ｎ型ドープされたケイ素材料を堆積させた後の基板２１０を含む、半導体デバイス２００を示している。一部の実施形態では、ｎ型ドープされた層２２０の厚さは約３０から約５０マイクロメートルである。一部の実施形態では、ｎ型ドープされた層２２０は、ドープされたケイ素材料（ドープされたケイ素やドープされた炭化ケイ素など）を含む。ｎ型ドープされた層２２０は、任意の好適なドーパント（例えばリンやヒ素）でドープされてよい。
【0014】
［００２０］一部の実施形態では、ｎ型ドープされた層２２０の厚さ２０４は約３０から約５０マイクロメートルである。一部の実施形態では、基板２１０の厚さ２０６は約０．５から約５マイクロメートルである。一部の実施形態では、基板２１０が、正帯電したイオンを有するｎ型ドープされた材料を含む（すなわち、ｎ＋型の半導体基板）一方、ｎ型ドープされた層２２０は、負帯電したイオンを有するｎ型ドープされた材料を含む（すなわち、ｎー型の半導体基板）。一部の実施形態では、基板２１０が、負帯電したイオンを有するｎ型ドープされた材料を含む一方、ｎ型ドープされた層２２０は、正帯電したイオンを有するｎ型ドープされた材料を含む。一部の実施形態では、基板２１０は、第１エピタキシャル成長プロセスの前に予洗浄されうる。基板２１０は、半導体デバイス２００のドレイン領域（ドレインなど）２０８に連結されうる。例えば、ドレイン領域は、ｎ型ドープされた層と反対の側で基板に連結される。
【0015】
［００２１］方法１００は、１０４において、テーパされた側壁（例えば側壁２３０）を有する複数のトレンチ（例えば複数のトレンチ２２８）を形成するよう、ｎ型ドープされた層をエッチングすることを含む。一部の実施形態では、方法１００は、ｎ型ドープされた層２２０の上にマスク（酸化物ハードマスクなど）を堆積させることを含む。マスクは、複数のトレンチ２２８を形成するようｎ型ドープされた層２２０をエッチングする前に、複数のトレンチ２２８をパターニングするために使用されうる。
【0016】
［００２２］図２Ｂは、本開示の実施形態の少なくとも一部による、複数のトレンチ２２８がエッチングされた後の図２Ａの半導体デバイス２００を示している。複数のトレンチ２２８は、均一なサイズであってよく、かつ一定の間隔に沿って配置されうる。複数のトレンチ２２８は、一般に、複数のトレンチ２２８の各々の上部２１８が複数のトレンチ２２８の各々の底部２１６よりも広くなるように、下方にかつ内側へとテーパされた側壁２３０を含む。一部の実施形態では、複数のトレンチ２２８の各々の上部２１８は、ｎ型ドープされた層２２０の上部２１４と実質的に共通の水平面に沿って配置される。複数のトレンチ２２８は、複数のトレンチ２２８の間に複数のｎ型ドープされたピラー２５０を画定する。一部の実施形態では、複数のトレンチ２２８は、約３０から約５０マイクロメートルの深さにエッチングされる。一部の実施形態では、複数のトレンチ２２８は、約０．５から約１．５マイクロメートルの底部幅と、約１．０から約２．０マイクロメートルの上部幅とを有する。一部の実施形態では、複数のトレンチ２２８は、１：１から約１：４０、又は約１：１から約１：２０のアスペクト比を有する。一部の実施形態では、側壁２３０は、ｎ型ドープされた層２２０の上部２１４に対する法線から約１から約４度の角度２３２にテーパされる。
【0017】
［００２３］図３は、本開示の実施形態の少なくとも一部による、半導体デバイス２００の一部分の断面図を示している。図４は、本開示の実施形態の少なくとも一部による、半導体デバイスの一部分の断面図を示している。一部の実施形態では、図３に示しているように、複数のトレンチ２２８の側壁２３０は、複数のトレンチ２２８の上部２１８から複数のトレンチの底部２１６まで連続的にテーパされる。一部の実施形態では、ｎ型ドープされた層をエッチングすることは、図４に示しているような、実質的に垂直な上部側壁４０４とテーパされた下部側壁４０６とを含む側壁２３０を有する、複数のトレンチを形成することを含む。
【0018】
［００２４］複数のトレンチ２２８の側壁２３０上へのエピタキシ堆積で、ｐ型ドープされたピラー２４０の形成中に複数のトレンチ２２８内にボイドが形成されにくくなるように、側壁２３０は、内側へとテーパされる。発明者らは、側壁２３０が、（図３のように）連続的にテーパされる、又は（図４のように）部分的にテーパされることで、複数のｐ型ドープされたピラー２４０の形成中のボイド形成が低減又は防止されることを確認した。発明者らは、側壁２３０が部分的にテーパされることによって、複数のｎ型ドープされたピラー２５０の幅が広くなり、このことが、（電流はｎ型ドープされたピラー２５０のみを通過する可能性があるので）耐電圧を向上する上で有利であることも確認した。一部の実施形態では、下部側壁４０６の深さ４０８は、実質的に垂直な上部側壁４０４とテーパされた下部側壁４０６とを含む側壁２３０の、複数のトレンチ２２８の深さ４１０の約１から約１０パーセントである。
【0019】
［００２５］一部の実施形態では、ｎ型ドープされた層２２０のドーパント濃度は、ｎ型ドープされた層２２０の底部２１２における第１ドーパント濃度と、ｎ型ドープされた層２２０の上部２１４における第２ドーパント濃度とを含む。一部の実施形態では、ｎ型ドープされた層２２０の底部における第１ドーパント濃度は、１立方センチメートル当たり約５ｅ１５から約８ｅ１５である。一部の実施形態では、ｎ型ドープされた層２２０の上部２１４における第２ドーパント濃度は、１立方センチメートル当たり約１ｅ１６から約２ｅ１６である。
【0020】
［００２６］一部の実施形態では、ｎ型ドープされた層２２０は、ある較正方法に基づいてドープされる。一部の実施形態では、この較正方法は、特定のパラメータ（予想される耐電圧や複数のトレンチ２２８の形状及びサイズなど）に基づいて第１ドーパント濃度及び第２ドーパント濃度を規定することによって、ｎ型ドープされた層２２０をチューニングすることを含む。較正方法は、ｎ型ドープされた層のエピタキシ堆積中に、任意の好適な様態で、第１ドーパント濃度から第２ドーパント濃度へとドーパント濃度を調整することを含みうる。例えば、ドーパント濃度は、第１ドーパント濃度から第２ドーパント濃度へと、直線的に、放物線的に、区分的に、又は別の様態で、調整されうる。
【0021】
［００２７］図１を再度参照するに、方法１００は、１０６において、第２エピタキシャル成長プロセスによって、複数のトレンチをｐ型ドープされた材料で充填することを含む。例えば、図２Ｃは、本開示の実施形態の少なくとも一部による、複数のＰ型ドープされたピラー２４０を形成するように複数のトレンチ２２８がｐ型ドープされた材料で充填された、図２Ｂの半導体デバイス２００を示している。発明者らは、テーパされた側壁が、複数のトレンチ２２８におけるボイド形成を有利に減少させることを確認した。しかし、テーパされた側壁２３０は、複数のトレンチ２２８の上部２１８の近傍の、隣り合ったｐ型ドープされたピラー２４０同士の間に第１の幅２４２を有し、この第１の幅２４２は、複数のトレンチ２２８の底部２１６の近傍の、隣り合ったｐ型ドープされたピラー２４０同士の間の第２の幅２４４よりも狭い。このように幅が異なることにより、複数のｐ型ドープされたピラー２４０と複数のｎ型ドープされたピラー２５０との間に電荷不均衡が生じる。一部の実施形態では、ｐ型ドープされたピラー２４０の形成後に、ｎ型ドープされた層２２０の上部（例えば上部２１４）に、平坦化プロセス（化学機械研磨（ＣＭＰ）プロセスなど）が実施されることもある。
【0022】
［００２８］ｎ型ドープされた層２２０がドーピング勾配を有することにより、側壁２３０がテーパされていることによる電荷不均衡は有利に改善される。例えば、ｎ型ドープされた層２２０は、狭い方の第１の幅２４２において、第１の幅２４２よりも広い第２の幅２４４におけるものよりも高いドーパント濃度を有する。一部の実施形態では、ｐ型ドープされたピラー２４０のドーパント濃度は、ｎ型ドープされた層２２０の第１ドーパント濃度と第２ドーパント濃度との間になる。一部の実施形態では、複数のｐ型ドープされたピラー２４０は、実質的に均一なドーパント濃度を有する。一部の実施形態では、ｐ型ドープされた材料は、任意の好適なｐ型ドーパント（ホウ素、アルミニウム、又はガリウムなど）がドープされた、ケイ素又は炭化ケイ素を含む。
【0023】
［００２９］図３及び図４を再度参照するに、半導体デバイス２００は、複数のｐ型ドープされたピラー２４０の各々の上に配置されているか又は上部に埋め込まれた、ｎ＋ドープされたウエル３０８を更に含みうる。一部の実施形態では、ｎ型ドープされた層２２０は、複数のｐ型ドープされたピラー２４０の各々の上に凹部３０２を含み、この凹部３０２は、複数のトレンチ２２８よりも幅が広い。凹部３０２はｐ型ドープされたボディ３１８で充填される。一部の実施形態では、ウエル３０８は、ｐ型ドープされたボディ３１８内に少なくとも部分的に配置される。
【0024】
［００３０］一部の実施形態では、半導体デバイス２００は金属酸化物層３０４を含む。金属酸化物層３０４は、ｎ型ドープされた層２２０の複数のｎ型ドープされたピラー２５０の上に配置され、かつ、ｐ型ドープされたボディ３１８のうちの隣り合ったものの上に部分的に、又は複数のｐ型ドープされたピラー２４０のうちの隣り合ったものの上に部分的に配置される。一部の実施形態では、金属酸化物層上にゲート電極３１０が配置される。ゲート電極は、多結晶シリコン、ケイ素化合物材料、又は金属複合物（例えば窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）など）で作製されうる。ゲート電極３１０を封入するために、ゲート電極３１０の上面及び側部には、窒化物層又は酸化物層の少なくとも一方を含む絶縁膜３１２が配置されうる。絶縁膜３１２及び複数のｐ型ドープされたピラー２４０の上に、ソース電極３１４が配置されうる。ソース電極３１４は、ウエル３０８上に配置され、ウエル３０８に連結されることもある。ソース電極３１４は、例えば、アルミニウムベースの電極でありうる。
【0025】
［００３１］使用中、ドレインに正電圧が印加されると、複数のｎ型ドープされたピラー２５０と複数のｐ型ドープされたピラー２４０との間に空乏領域が形成される。半導体デバイス２００に閾値電圧よりも高いゲート電圧が印加されると、金属酸化物層３０４とｎ型ドープされた層２２０との間に反転層が形成される。反転層は、ドレイン２０８からソース電極３１４への電流の流れを促進する。一部の実施形態では、電流は、ドレイン２０８から、ｎ型ドープされた層２２０及びウエル３０８を介して、ソース電極３１４へと流れる。
【0026】
［００３２］図５は、本開示の実施形態の少なくとも一部による、基板を処理するための方法を実施するのに適したマルチチャンバ処理ツール５００の概略図を示している。マルチチャンバ処理ツール５００の例は、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から市販されているＣＥＮＴＵＲＡ（登録商標）ツール及びＥＮＤＵＲＡ（登録商標）ツールを含みうる。本書に記載の方法は、好適なプロセスチャンバが連結された別のマルチチャンバ処理ツールを使用して、又はその他の好適なスタンドアロンのプロセスチャンバ内で、実践されうる。例えば、一部の実施形態では、上述した本書の創造的な方法は、マルチチャンバ処理ツールにおいて、処理ステップ間の真空破壊が限定的になるか、又は全くなくなるように、有利に実施されうる。例えば、真空破壊が減少することで、マルチチャンバ処理ツール内で処理されている基板の汚染を、限定的にするか又は防止することが可能になる。その他のプロセスチャンバ（他の製造業者から入手可能なものを含む）も、本書で提示している教示に関連して好適に使用されうる。
【0027】
［００３３］マルチチャンバ処理ツール５００は、真空気密の処理プラットフォーム５０１と、ファクトリインターフェース（ＦＩ）５０４と、システムコントローラ５０２とを含む。処理プラットフォーム５０１は、真空下にある移送チャンバ５０３に動作可能に連結された複数の処理チャンバ（例えば５１４Ａ、５１４Ｂ、５１４Ｃ、及び５１４Ｄ）を含む。ファクトリインターフェース５０４が、一又は複数のロードロックチャンバ（例えば、図５の５０６Ａ及び５０６Ｂ）によって、移送チャンバ５０３に選択的に動作可能に連結される。
【0028】
［００３４］一部の実施形態では、ファクトリインターフェース５０４は、基板の移送を促進するために、少なくとも１つのドッキングステーション５０７と、少なくとも１つのファクトリインターフェースロボット５３８とを備える。少なくとも１つのドッキングステーション５０７は、一又は複数の前方開口型統一ポッド（ＦＯＵＰ）を受容するよう構成される。図５には、５０５Ａ、５０５Ｂ、５０５Ｃ、５０５Ｄと付号された４つのＦＯＵＰＳが図示されている。少なくとも１つのファクトリインターフェースロボット５３８は、ファクトリインターフェース５０４からロードロックチャンバ５０６Ａ、５０６Ｂを通して処理プラットフォーム５０１に基板を移送するよう構成される。ロードロックチャンバ５０６Ａ及び５０６Ｂの各々は、ファクトリインターフェース５０４に連結された第１ポートと、移送チャンバ５０３に連結された第２ポートとを有する。ロードロックチャンバ５０６Ａ及び５０６Ｂは、圧力制御システム（図示せず）に連結されており、この圧力制御システムは、移送チャンバ５０３の真空環境とファクトリインターフェース５０４の実質外気環境（例えば大気環境）との間の基板の通過を促進するために、ロードロックチャンバ５０６Ａ及び５０６Ｂをポンプダウンし、排気する。
【0029】
［００３５］移送チャンバ５０３の中には、真空ロボット５４２が配置されている。真空ロボット５４２は、ロードロックチャンバ５０６Ａ及び５０６Ｂと処理チャンバ５１４Ａ，５１４Ｂ，５１４Ｃ，及び５１４Ｄとの間で基板５２１を移送することが可能である。一部の実施形態では、基板５２１は基板２１０でありうる。一部の実施形態では、真空ロボット５４２は、移送チャンバ２０３に連結された任意の処理チャンバ内に伸長し、そのチャンバから後退することが可能である。
【0030】
［００３６］処理チャンバ５１４Ａ、５１４Ｂ、５１４Ｃ、及び５１４Ｄの各々は、エピタキシチャンバ、化学気相堆積（ＣＶＤ）チャンバ、原子層堆積（ＡＬＤ）チャンバ、物理的気相堆積（ＰＶＤ）チャンバ、プラズマ原子層堆積（ＰＥＡＬＤ）チャンバ、エッチングチャンバ（すなわち乾式エッチングチャンバ）、予洗浄／アニーリングチャンバ、マスキングチャンバなどを含みうる。一部の実施形態では、処理チャンバ５１４Ａ、５１４Ｂ、５１４Ｃ、及び５１４Ｄのうちの少なくとも１つは、第１エピタキシプロセス又は第２エピタキシプロセスの少なくとも一方を実施するよう構成されたエピタキシチャンバである。
【0031】
［００３７］システムコントローラ５０２が、少なくとも１つのエピタキシチャンバの直接制御を使用して、又は代替的に、エピタキシチャンバ並びにプロセスチャンバ５１４Ａ、５１４Ｂ、５１４Ｃ、及び５１４Ｄに関連付けられたコンピュータ（若しくはコントローラ）を制御することによって、マルチチャンバ処理ツール５００の動作を制御する。システムコントローラ５０２は、一般に、中央処理装置（ＣＰＵ）５３０、メモリ５３４、及びサポート回路５３２を含む。ＣＰＵ５３０は、工業設定で使用されうる、一又は複数のプロセッサを有する任意の形態の汎用コンピュータの１つでありうる。サポート回路５３２は、従来のようにＣＰＵ１３０に連結され、キャッシュ、クロック回路、入出力サブシステム、電力供給源などを備えうる。ソフトウェアルーチン（上述の処理方法など）は、メモリ５３４に記憶されてよく、ＣＰＵ５３０によって実行されると、ＣＰＵ５３０をシステムコントローラ５０２に変換しうる。ソフトウェアルーチンは、マルチチャンバ処理ツール５００から遠隔に配置されている第２コントローラ（図示せず）によって記憶され、かつ／又は実行されることもある。
【0032】
［００３８］稼働中、システムコントローラ５０２は、それぞれのチャンバ及びシステムからのデータ収集及びフィードバックを可能にして、マルチチャンバ処理ツール５００のパフォーマンスを最適化すると共に、本書に記載の方法を実施するようシステム構成要素に命令を与える。例えば、メモリ５３４は、命令を有する非一過性コンピュータ可読記憶媒体であってよく、この命令は、ＣＰＵ５３０（又はシステムコントローラ５０２）によって実行されると、本書に記載の方法を実施する。
【0033】
［００３９］図１を再度参照するに、一部の実施形態では、方法１００は、１０８において、複数のｎ型ドープされたピラー２５０及び複数のｐ型ドープされたピラー２４０の上に半導体デバイス２００のゲート領域及びソース領域を形成することを更に含む。例えば、一部の実施形態では、ｎ型ドープされた層２２０の上部２１４がエッチングされて凹部（凹部３０２など）が形成されてよく、これにより、複数のｐ型ドープされたボディ（ｐ型ドープされたボディ３１８など）が、凹部内に堆積され、その後に形成されるソース電極（ソース電極３１４など）に連結されることが可能になる。ｐ型ドープされたボディ３１８の各々は、その後に形成されるゲート酸化物（金属酸化物層３０４など）及びゲート電極（ゲート電極３１０など）の下に垂直に延在しうる。例えば、ゲート酸化物は、ｎ型ドープされた層２２０のｎ型ドープされたピラー２５０の各々の上に堆積され、部分的には、ｐ型ドープされたピラー２４０の形成後に、複数のｐ型ドープされたピラー２４０の上に堆積される。
【0034】
［００４０］一部の実施形態では、方法１００は、金属酸化物層上にゲート電極を堆積させることを更に含む。窒化物層又は酸化物層の少なくとも一方を含む絶縁膜（絶縁膜３１２など）が、ゲート電極３１０上に堆積されうる。ソース電極３１４が絶縁膜３１２及び複数のｐ型ドープされたピラー２４０の上に堆積されてよく、絶縁膜がゲート電極をソース電極から絶縁する。ソース電極３１４は、ウエル３０８、及び一部の実施形態ではｐ型ドープされたボディ３１８に電気的に連結される。ソース電極３１４は、ラッチアップ又は寄生ダイオード構造の形成を防止するために、ｐ型ドープされたボディ３１８を複数のｐ型ドープされたピラー２４０と短絡させる。
【0035】
［００４１］上記は本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施形態及び更なる実施形態が考案されうる。
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【国際調査報告】