特表2024-525162 | 知財ポータル「IP Force」

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特表2024-525162プローブフィルタ保持ベースの低電力状態

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-10

(54)【発明の名称】プローブフィルタ保持ベースの低電力状態

(51)【国際特許分類】

G06F 12/0831 20160101AFI20240703BHJP

G06F 12/00 20060101ALI20240703BHJP

【ＦＩ】

G06F12/0831

G06F12/00 550E

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023577544

(86)(22)【出願日】2022-06-07

(85)【翻訳文提出日】2024-01-23

(86)【国際出願番号】 US2022032544

(87)【国際公開番号】W WO2022271445

(87)【国際公開日】2022-12-29

(31)【優先権主張番号】17/357,104

(32)【優先日】2021-06-24

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤＭＩＣＲＯＤＥＶＩＣＥＳＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨圭介

(72)【発明者】

【氏名】ベンジャミンチェン

(72)【発明者】

【氏名】アミットピー．アプテ

【テーマコード（参考）】

5B160

5B205

【Ｆターム（参考）】

5B160MM01

5B205JJ05

5B205KK14

(57)【要約】

データファブリックは、複数のリクエスタと複数のレスポンダとの間で要求をルーティングする。データファブリックは、クロスバールータと、クロスバールータに結合されたコヒーレントスレーブコントローラと、コヒーレントスレーブコントローラに結合され、メモリのキャッシュされたラインの状態を追跡するプローブフィルタと、を含む。電力状態制御回路構造は、複数の指定された条件の何れかを検出することに応じて、プローブフィルタへの電力が維持されている間にプローブフィルタへのクロック信号がゲートされる保持低電力状態にプローブフィルタを入らせるように動作する。保持低電力状態に入ることは、処理中のプローブフィルタルックアップの全てが完了した場合に実行される。
【選択図】図２

【特許請求の範囲】

【請求項1】

データプロセッサであって、
複数のリクエスタと、
複数のレスポンダと、
前記複数のリクエスタと前記複数のレスポンダとの間で要求をルーティングするためのデータファブリックと、を備え、
前記データファブリックは、
クロスバールータと、
前記クロスバールータに結合されたコヒーレントスレーブコントローラと、
前記コヒーレントスレーブコントローラに結合され、メモリのキャッシュされたラインの状態を追跡するプローブフィルタと、
プローブフィルタ保持低電力状態に適した条件に応じて、前記プローブフィルタを、前記プローブフィルタへの電力が維持されている間に前記プローブフィルタへのクロック信号がゲートされる保持低電力状態に入らせる電力状態制御回路構造と、を含み、
前記保持低電力状態に入ることは、処理中のプローブフィルタルックアップの全てが完了した場合に実行される、
データプロセッサ。

【請求項2】

前記コヒーレントスレーブコントローラは、処理中のプローブフィルタルックアップの全てが完了した場合に、新しいプローブフィルタルックアップ及び前記電力状態制御回路構造へのシグナリングを禁止又は無効にする、
請求項１のデータプロセッサ。

【請求項3】

前記プローブフィルタ保持低電力状態に適した条件は、プローブフィルタクライアントである全てのリクエスタがキャッシュをフラッシュし、アイドル電力状態に入ったという条件を含む、
請求項１のデータプロセッサ。

【請求項4】

前記プローブフィルタ保持低電力状態に適した条件は、前記データファブリックがアイドル低電力状態に入ったという条件を含む、
請求項１のデータプロセッサ。

【請求項5】

前記プローブフィルタ保持低電力状態に適した条件は、前記データプロセッサが、プライマリ非コヒーレントリクエスタのみがアクティブである低電力状態に入ったという条件を含む、
請求項１のデータプロセッサ。

【請求項6】

前記データプロセッサが、プライマリ非コヒーレントリクエスタのみがアクティブである低電力状態に入ったことを検出することは、プローブフィルタクライアントであるリクエスタに結合されたファブリックデータポートの切断条件を検出することを含む、
請求項４のデータプロセッサ。

【請求項7】

前記コヒーレントスレーブコントローラは、プライマリ非コヒーレントリクエスタからコヒーレントキャッシュ可能要求を受信すると、ウェイク信号を前記電力状態制御回路構造に送信し、
前記電力状態制御回路構造は、前記ウェイク信号を受信することに応じて、前記プローブフィルタを前記保持低電力状態から出させる、
請求項４のデータプロセッサ。

【請求項8】

プローブフィルタ保持低電力状態の個別の適した条件は、プローブフィルタクライアントである全てのリクエスタがキャッシュをフラッシュする条件と、前記データプロセッサがアイドル電力状態に入る条件と、前記データプロセッサが、プライマリ非コヒーレントリクエスタのみがアクティブである低電力状態に入る条件と、のうち２つ以上を含む、
請求項１のデータプロセッサ。

【請求項9】

プローブフィルタクライアントであるリクエスタは、中央処理装置（ＣＰＵ）コアを含み、
前記プライマリ非コヒーレントリクエスタは、ディスプレイコントローラ又はグラフィックスコントローラを含む、
請求項７のデータプロセッサ。

【請求項10】

方法であって、
データプロセッサのデータファブリックにおいて、複数のリクエスタと複数のレスポンダとの間で要求をルーティングすることと、
前記データファブリックに結合されたプローブフィルタにおいて、メモリのキャッシュされたラインの状態を追跡することと、
プローブフィルタ保持低電力状態に適した条件を検出し、それに応じて、コヒーレントスレーブコントローラに対して、新しいプローブフィルタルックアップを禁止又は無効にするように命令することと、
前記プローブフィルタに供給されるクロック信号をゲートすることと、を含む、
方法。

【請求項11】

前記コヒーレントスレーブコントローラへのコマンドが受信された場合に処理中であった全てのプローブフィルタルックアップが完了したことを示す信号を前記コヒーレントスレーブコントローラから受信することを含む、
請求項９の方法。

【請求項12】

前記プローブフィルタ保持低電力状態に適した条件は、プローブフィルタクライアントである全てのリクエスタがキャッシュをフラッシュし、アイドル電力状態に入ったことを含む、
請求項９の方法。

【請求項13】

前記プローブフィルタ保持低電力状態に適した条件は、前記データプロセッサが、プライマリ非コヒーレントリクエスタのみがアクティブである低電力状態に入ったことを含む、
請求項９の方法。

【請求項14】

前記データプロセッサが、プライマリ非コヒーレントリクエスタのみがアクティブである低電力状態に入ったことを検出することは、プローブフィルタクライアントに結合された前記データファブリックの複数のデータポートの切断条件を検出することを含む、
請求項１３の方法。

【請求項15】

前記プローブフィルタ保持低電力状態にある間にプライマリ非コヒーレントリクエスタからコヒーレントキャッシュ可能要求を受信したことに応じて、前記コヒーレントスレーブコントローラからウェイク信号を送信することと、
前記ウェイク信号を受信したことに応じて、前記プローブフィルタの前記プローブフィルタ保持低電力状態を終了させ、前記コヒーレントキャッシュ可能要求を実行させることと、を含む、
請求項１３の方法。

【請求項16】

データファブリックの電力状態を制御するための電力状態制御回路であって、
プローブフィルタ保持低電力状態に適した条件に応じて、前記データファブリックのプローブフィルタを、前記プローブフィルタへの電力が維持されている間に前記プローブフィルタへのクロック信号がゲーティングされる保持低電力状態に入らせるように動作可能な電力状態制御回路構造と、
前記プローブフィルタへの第１のクロック信号を選択的にゲーティングするために、前記電力状態制御回路構造に結合された第１のクロックゲーティング回路と、
前記データファブリックへの第２のクロック信号を選択的にゲーティングするために、前記電力状態制御回路構造に結合された第２のクロックゲーティング回路と、を備え、
前記コヒーレントスレーブコントローラは、処理中のプローブフィルタルックアップの全てが完了した場合に、新しいプローブフィルタルックアップ及び前記電力状態制御回路構造へのシグナリングを禁止又は無効にする、
電力状態制御回路。

【請求項17】

前記コヒーレントスレーブコントローラは、処理中のプローブフィルタルックアップの全てが完了した場合に、新しいプローブフィルタルックアップ及び前記電力状態制御回路構造へのシグナリングを禁止又は無効にする、
請求項１７の電力状態制御回路。

【請求項18】

前記プローブフィルタ保持低電力状態に適した条件は、プローブフィルタクライアントである全てのリクエスタがキャッシュをフラッシュし、アイドル電力状態に入ったという条件を含む、
請求項１７の電力状態制御回路。

【請求項19】

前記プローブフィルタ保持低電力状態に適した条件は、前記データファブリックがアイドル低電力状態に入ったという条件を含む、
請求項１７の電力状態制御回路。

【請求項20】

前記プローブフィルタ保持低電力状態に適した条件は、ホストデータプロセッサが、プライマリ非コヒーレントリクエスタのみが前記データファブリックに接続される低電力状態に入ることを含む、
請求項１７の電力状態制御回路。

【発明の詳細な説明】

【背景技術】

【0001】

コンピュータシステムは、異なる入力／出力及び通信機能のために様々な周辺構成要素を利用する。システムオンチップ（ＳＯＣ）は、単一の集積回路チップ上で、中央処理装置（ＣＰＵ）コア及びグラフィックス処理装置（ＧＰＵ）等のデータ処理回路を周辺コントローラ及びメモリインターフェースと組み合わせ、携帯型の電池式動作によく適している。例えば、ＳＯＣは、ディスプレイコントローラ、画像信号プロセッサ（ＩＳＰ）及びＳＯＣ上の他の周辺コントローラを組み込んで、コンピュータシステムへの情報の入力及びコンピュータシステムからの情報の出力を可能にし得る。そのような大規模で複雑なＳＯＣでは、デバイスは、通常、大型のオンチップルーティング回路又は「データファブリック」を介してアクセスをルーティングすることによって、メモリ等のリソース間でデータを転送する。

【0002】

典型的なＳＯＣ上の回路の多様性は、省電力モードを実装するための問題を提示する。周辺コントローラの多くは、リアルタイムで動作し、等時性であり、ある期間にわたって共有メモリリソースにある量の帯域幅を必要とする。この要求は、チップ幅の低電力状態の実現を妨げてきた。例えば、ＣＰＵコア及びＧＰＵがアイドルである場合に、周辺コントローラは、依然としてアクティブであり、バッファに記憶することができるデータを受信している場合があるが、バッファが一杯になる前にデータをメモリに送信しなければならない。

【0003】

一方、ＣＰＵ及びＧＰＵは、アイドル期間によって分離された高アクティビティの期間を有する傾向がある。アイドル期間が短いと予想される場合に、データファブリック、メモリコントローラ及びメモリは、通常、アクティブのままであり、したがって、より多くのデータを転送するために、周辺コントローラからの要求に迅速にサービスすることができる。

【図面の簡単な説明】

【0004】

【図1】従来技術で知られているコンピュータシステム電力状態のための電力制御インターフェース（Advanced Configuration and Power Interface、ＡＣＰＩ）モデルのブロック図である。

【図2】いくつかの実施形態による、データ処理システムのブロック図である。

【図3】いくつかの実施形態による、図２のデータファブリックのブロック図である。

【図4】例示的な実施形態による、保持低電力状態に入るためのプロセスを示すフローチャートである。

【図5】図４の保持低電力状態プロセスを出るためのプロセスを示すフローチャートである。

【図6】別の例示的な実施形態による、保持低電力状態に入るための別のプロセスを示すフローチャートである。

【図7】例示的な実施形態による、保持低電力状態を出て入るための別のプロセスを示すフローチャートである。

【発明を実施するための形態】

【0005】

以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。

【0006】

データプロセッサは、複数のリクエスタと、複数のレスポンダと、データファブリックと、を含む。データファブリックは、複数のリクエスタと複数のレスポンダとの間で要求をルーティングするためのものであり、クロスバールータと、クロスバールータに接続されたコヒーレントスレーブコントローラと、コヒーレントスレーブコントローラに接続されたプローブフィルタと、電力状態制御回路構造と、を含む。プローブフィルタは、メモリのキャッシュされたラインの状態を追跡する。電力状態制御回路構造は、複数の指定された条件の何れかを検出することに応じて、プローブフィルタへの電力が維持されている間にプローブフィルタへのクロック信号がゲートされる保持低電力状態（retention low power state）にプローブフィルタを入らせるように動作可能である。保持低電力状態に入ることは、全ての処理中のプローブフィルタルックアップが完了した場合に実行される。

【0007】

本方法は、データプロセッサのデータファブリックにおいて、複数のリクエスタと複数のレスポンダとの間で要求をルーティングすることを含む。データファブリックに結合されたプローブフィルタにおいて、メモリのキャッシュされたラインの状態が追跡される。プローブフィルタ保持低電力状態に適した条件が検出され、それに応じて、コヒーレントスレーブコントローラは、新しいプローブフィルタルックアップを禁止又は無効にするように命令される。プローブフィルタに供給されるクロック信号はゲートされる。

【0008】

電力状態制御回路は、データファブリックの電力状態を制御する。電力状態制御回路は、電力状態制御回路構造、第１のクロックゲーティング回路、及び、第２のクロックゲーティング回路を含む。電力状態制御回路構造は、複数の指定された条件の何れかを検出することに応じて、データファブリックのプローブフィルタを、プローブフィルタへの電力が維持されている間にプローブフィルタへのクロック信号がゲートされる保持低電力状態に入らせるように動作可能である。第１のクロックゲーティング回路は、プローブフィルタへの第１のクロック信号を選択的にゲーティングするために電力状態制御回路構造に接続されている。第２のクロックゲーティング回路は、データファブリックへの第２のクロック信号を選択的にゲーティングするために電力状態制御回路構造に結合されている。保持低電力状態に入ることは、全ての処理中のプローブフィルタルックアップが完了した場合に実行される。

【0009】

図１は、従来技術で知られているコンピュータシステム電力状態のための電力制御インターフェース（Advanced Configuration and Power Interface、ＡＣＰＩ）モデル１００のブロック図である。ＡＣＰＩモデル１００は、デバイス及びコンピュータシステム全体の両方のデバイス構成及び電力管理のための業界標準インターフェースを確立するために、様々なコンピュータシステム、ソフトウェア及びコンポーネントベンダによって開発されたＡＰＣＩ仕様の一部である。

【0010】

ＡＣＰＩモデル１００は、「Ｗｏｒｋｉｎｇ」状態として知られるＧ０（Ｓ０）状態１１０、「Ｓｌｅｅｐｉｎｇ」状態として知られるＧ１状態１２０、「ＳｏｆｔＯｆｆ」状態として知られるＧ２（Ｓ５）状態１３０、及び、「ＭｅｃｈａｎｉｃａｌＯｆｆ」状態として知られるＧ３状態１４０を含むグローバルシステム状態のセットの周りに編成されたコンピュータシステム内の様々なデバイスの状態の階層を定義する。さらに、ＡＣＰＩモデル１００は、ＡＣＰＩ互換オペレーティングシステムがロードされる前の基本入出力システム（ＢＩＯＳ）動作に対応する既存のＢＩＯＳ電力管理インターフェースに対応する「レガシー」状態として知られる状態１５０を含む。また、ＡＣＰＩモデル１００は、中央処理装置（ＣＰＵ）状態１６０のセットと、モデム、ハードディスクドライブ（ＨＤＤ）及びコンパクトディスク読み出し専用メモリ（ＣＤＲＯＭ）等のデバイスのためのデバイス状態又は「Ｄ」状態１７０のセットと、を定義する。

【0011】

ＡＣＰＩモデル１００は周知であり、大部分の態様についてはこれ以上説明しない。しかしながら、中央処理装置の電力状態に関する特定の態様は、本開示を理解することに関連しており、ここで説明する。

【0012】

Ｇ０（Ｓ０）状態１１０では、周辺デバイスは、それらの電力状態を動的に変更させることができ、ユーザは、ソフトウェアシステムが所望の性能又はバッテリ寿命のためにコンピュータを最適化することができるように、ユーザインターフェースを介して、システムの様々な性能及び電力特性を選択することができる。この状態では、コンピュータシステムは外部イベントにリアルタイムで応答する。Ｇ０（Ｓ０）状態から、コンピュータシステムは、ＢＩＯＳ等のシステムファームウェアの制御下で、様々な省電力スリープ状態又は「Ｓ状態」を含むＧ１状態１２０に遷移し、ウェイクイベントに応じて動作状態に戻ることができる。

【0013】

Ｇ０（Ｓ０）状態１１０では、ＣＰＵは、プロセッサが命令を実行する「Ｃ０」状態、及び、「Ｃ１」から「Ｃｎ」とラベル付けされた様々な低電力又は「アイドル」状態を含む様々な状態で動作することができる。Ｃ０状態では、ＣＰＵは、様々な性能状態又は「Ｐ状態」で動作することが可能であり、動作周波数は、動的電圧及び周波数スケーリング（ＤＶＦＳ）を使用して現在実行中のアプリケーションプログラムのニーズをサポートするために増加又は抑制され得る。アイドル状態Ｃ１～Ｃｎでは、ＣＰＵはアイドルであり、命令を実行しないが、電力消費及びウェイクアップレイテンシの様々な組み合わせを有し、より低い電力消費は、より長いウェイクアップレイテンシとトレードオフされる。したがって、例えば、Ｃ１状態では、電力消費が最も高いが、ウェイクアップレイテンシが最も短く、一方、Ｃｎ状態では、電力消費が最も低いが、ウェイクアップレイテンシが最も長い。

【0014】

ＡＣＰＩモデル１００を使用して、各特定のコンピュータシステムは、アプリケーション環境に適したＰ状態及びＣ状態の異なる組み合わせをサポートすることができる。ＡＣＰＩモデル１００によって指定されていない方法で、低減された電力消費と低レイテンシとの間のより良いトレードオフを達成することは、依然として望ましい目標である。

【0015】

図２は、いくつかの実施形態による、データ処理システム２００のブロック図である。データ処理システム２００は、ＳＯＣ２１０の形態のデータプロセッサと、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（ＬＰＤＤＲｘＳＤＲＡＭ）２７３及び２８３の形態の外部メモリと、を含む。実際のデータ処理システムの多くの他のコンポーネントが典型的に存在するが、本開示を理解することに関連せず、説明を容易にするために図２には示されていない。

【0016】

ＳＯＣ２１０は、概して、システム管理ユニット（ＳＭＵ）２１１と、システム管理ネットワーク（ＳＭＮ）２１２と、「ＣＣＸ」とラベル付けされた中央処理装置（ＣＰＵ）コア複合体２２０と、「ＧＦＸ」とラベル付けされたグラフィックスコントローラ２３０と、リアルタイムクライアントサブシステム２４０と、メモリ／クライアントサブシステム２５０と、データファブリック２６０と、メモリチャネル２７０及び２８０と、周辺コンポーネントインターフェースエクスプレス（ＰＣＩｅ）サブシステム２９０と、を含む。当業者によって理解されるように、ＳＯＣ２１０は、全ての実施形態に存在するこれらの要素の全てを有していなくてもよく、さらに、その中に含まれる追加の要素を有してもよい。

【0017】

ＳＭＵ２１１は、ＳＭＮ２１２を介してＳＯＣ２１０内の主要構成要素に双方向に接続されている。ＳＭＮ２１２は、ＳＯＣ２１０のための制御ファブリックを形成する。ＳＭＵ２１１は、ＳＯＣ２１０上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ２１１は、ＳＯＣ２１０上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ２１１は、ＳＯＣ２１０の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ２１１は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切なＰ状態を判定するためにＣＰＵコア複合体２２０内のＣＰＵコア及びグラフィックスコントローラ２３０から測定された電力消費値を受信することができる。

【0018】

ＣＰＵコア複合体２２０は、ＣＰＵコアのセットを含み、その各々は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続されている。各ＣＰＵコアは、ラストレベルキャッシュのみを他のＣＰＵコアと共有する単一コアであってもよいし、クラスタ内の他のコアの全てではないが一部と組み合わされてもよい。

【0019】

グラフィックスコントローラ２３０は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続されている。グラフィックスコントローラ２３０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニットである。グラフィックスコントローラ２３０は、その動作を実行するために、外部メモリへの周期的なアクセスを必要とする。図２に示される実施形態では、グラフィックスコントローラ２３０は、統合メモリアーキテクチャとして知られるアーキテクチャである、ＣＰＵコア複合体２２０内のＣＰＵコアと共通メモリサブシステムを共有する。ＳＯＣ２１０は、ＣＰＵとＧＰＵの両方を含むので、加速処理ユニット（ＡＰＵ）とも呼ばれる。

【0020】

リアルタイムクライアントサブシステム２４０は、代表的なリアルタイムクライアント２４２及び２４３等のリアルタイムクライアントのセットと、「ＭＭＨＵＢ」とラベル付けされたメモリ管理ハブ２４１と、を含む。各リアルタイムクライアントは、ＳＭＮ２１２を介してＳＭＵ２１１に双方向接続されており、メモリ管理ハブ２４１に双方向接続されている。リアルタイムクライアントは、画像信号プロセッサ（ＩＳＰ）、オーディオコーダ－デコーダ（コーデック）、モニタ上に表示するためにグラフィックスコントローラ２３０によって生成されたオブジェクトをレンダリング及びラスタ化するディスプレイコントローラ等のように、データの周期的な移動を必要とする任意のタイプの周辺コントローラであり得る。

【0021】

メモリ／クライアントサブシステム２５０は、代表的なメモリ／クライアントデバイス２５２及び２５３等のメモリ要素又は周辺コントローラのセットと、「ＳＹＳＨＵＢ／ＩＯＨＵＢ」とラベル付けされたシステム及び入力／出力ハブ２５１と、を含む。各メモリ／クライアントデバイスは、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続されており、システム及び入力／出力ハブ２５１に双方向に接続されている。メモリ／クライアントデバイスは、不揮発性メモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）インターフェースコントローラ等の外部ディスクコントローラ、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、システム管理ハブ等のように、非周期的にデータを記憶するか又はデータへのアクセスを必要とする回路である。

【0022】

データファブリック２６０は、ＳＯＣ２１０におけるトラフィックのフローを制御する相互接続である。データファブリック２６０は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続されており、ＣＰＵコア複合体２２０、グラフィックスコントローラ２３０、メモリ管理ハブ２４１、システム及び入出力ハブ２５１に双方向に接続されている。データファブリック２６０は、ＳＯＣ２１０における様々なデバイスの何れかの間にてメモリマップドアクセスの要求と応答をルーティングするためのクロスバースイッチを含む。データファブリックは、システム構成に基づいてメモリアクセスの送信先を判定するために、基本入出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、及び、各仮想接続のためのバッファも含む。

【0023】

メモリチャネル２７０及び２８０は、外部メモリ２７３及び２８３との間のデータの転送を制御する回路である。メモリチャネル２７０は、メモリコントローラ２７１と、外部メモリ２７３に接続された「ＰＨＹ」とラベル付けされた物理インターフェース回路２７２と、によって形成される。メモリコントローラ２７１は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続され、データファブリック２６０に双方向に接続されたアップストリームポートと、ダウンストリームポートと、を有する。物理インターフェース回路２７２は、メモリコントローラ２７１に双方向に接続されたアップストリームポートと、外部メモリ２７３に双方向に接続されたダウンストリームポートと、を有する。同様に、メモリチャネル２８０は、メモリコントローラ２８１と、外部メモリ２８３に接続された物理インターフェース回路２８２と、によって形成される。メモリコントローラ２８１は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続され、データファブリック２６０に双方向に接続されたアップストリームポートと、ダウンストリームポートと、を有する。物理インターフェース回路２８２は、メモリコントローラ２８１に双方向に接続されたアップストリームポートと、外部メモリ２８３に双方向に接続されたダウンストリームポートと、を有する。

【0024】

周辺コンポーネントインターフェースエクスプレス（ＰＣＩｅ）サブシステム２９０は、ＰＣＩｅコントローラ２９１及びＰＣＩｅ物理インターフェース回路２９２を含む。ＰＣＩｅコントローラ２９１は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続され、システム及び入力／出力ハブ２５１に双方向に接続されたアップストリームポートと、ダウンストリームポートと、を有する。ＰＣＩｅ物理インターフェース回路２９２は、ＰＣＩｅコントローラ２９１に双方向に接続されたアップストリームポートと、図２に示されていないＰＣＩｅファブリックに双方向に接続されたダウンストリームポートと、を有する。ＰＣＩｅコントローラは、ＰＣＩｅスイッチ、ルータ及びデバイスを含むＰＣＩｅネットワークへの接続のために、ＰＣＩｅシステムのＰＣＩｅルート複合体を形成することができる。

【0025】

動作において、ＳＯＣ２１０は、単一チップ上に、ＣＰＵコア複合体２２０及びグラフィックスコントローラ２３０を含むコンピューティングデバイス及びストレージデバイスの複雑な組み合わせを統合する。これらのコントローラのほとんどは周知であり、これ以上説明しない。また、ＳＯＣ２１０は、ＳＭＵ２１１及び／又はオペレーティングシステムソフトウェアの制御下で、Ｐ状態上昇及びスロットリング並びにＣ状態に入ること及び出ることを含む、種々のシステム監視及び電力節約機能を実装する。

【0026】

例えば、ＳＯＣ２１０は、命令が実行されていないアイドル期間に基づいて、ＣＰＵコア複合体２２０及びグラフィックスコントローラ２３０の様々なアイドル状態へ入ること及びそこから出ることを制御する。知られているように、ＣＰＵコア複合体２２０及びグラフィックスコントローラ２３０が全てアイドル状態に入る場合に、ＳＯＣ２１０の他の構成要素も、電力を節約するために適切なアイドル状態に置かれ得る。一例では、ＣＰＵコア複合体２２０は、浅いアイドル状態（Ｃ１）及び深いアイドル状態（Ｃ６）状態を含む２つのアイドル状態をサポートする。ＡＣＰＩモードによれば、Ｃ１状態は、最も軽いＣ状態であり、ＳＯＣ２１０がその状態を保持することを可能にするが、非常に低いレイテンシでアクティブ状態に戻ることも可能にするクロックゲーティング及び電源電圧の低減を単に伴い得る。一方、Ｃ６状態は、非常に深いＣ状態であり、様々なクロック信号及び電源電圧をゲーティングすることによって電力消費を低減するが、非常に長い終了レイテンシも有する。

【0027】

いくつかの既知のシステムでは、ＳＯＣ２１０の他のコンポーネントも、データ処理要素のアイドル状態に対応するように様々なアイドル状態に置かれ得る。１つの特定の例では、各ＣＰＵ及びＧＰＵがＣ１状態に入る場合に、データファブリック及びメモリシステムは完全に動作可能なままであるが、それらが一般に必要とされない場合にかなりの電力を消費する。しかしながら、各ＣＰＵ及びＧＰＵがＣ６状態に入る場合に、データファブリック２６０も、パワーゲーティング又はクロックゲーティングを用いて対応するアイドル電力状態に置かれる。データファブリックは、このアイドル電力状態に入る前に、外部メモリをセルフリフレッシュ状態にし、メモリコントローラ及びＰＨＹを同様の低電力状態にする。

【0028】

図３は、いくつかの実施形態による、図２のデータファブリック２６０のブロック図である。データファブリック２６０は、マスタポート３１０のセット、スレーブポート３２０のセット、クロスバールータ３３０、及び、電力コントローラ回路３５０を含む。

【0029】

マスタポート３１０は、代表的なコヒーレントマスタポート３１１及び３１２、並びに、代表的なマスタポート３１３及び３１４を含む、メモリアクセス要求を生成することができる各デバイスのためのポートを含む。ポート３１１、３１２、３１３、３１４の各々は、図２に示すように、対応する要求デバイスに双方向に接続されるように適合され、双方向ダウンストリームポートを有する。各マスタポートは、アクセスを一時的に記憶するための内部ＦＩＦＯバッファを有する。コヒーレントマスタポート３１１及び３１２は、様々な実施形態において、ＣＣＸ２２０、ＧＦＸ２３０、又は、他のＣＰＵ又はＧＰＵリクエスタ等のコヒーレントリクエスタにアップストリーム方向で接続する。マスタポート３１３及び３１４は、アップストリーム方向において、それぞれＭＭハブ２４１及びＩＯＨＵＢ２５１を介して、ディスプレイコントローラ又はマルチメディアコントローラ等のプライマリ非コヒーレントリクエスタ（primarily non-coherent requestors）に接続される。

【0030】

スレーブポート３２０は、代表的なスレーブポート３２１、並びに、代表的なコヒーレントスレーブポート３２２及び３２３を含む、メモリアクセス要求に応答することができる各デバイスのためのポートを含む。スレーブポート３２１、３２２、３２３の各々は、双方向アップストリームポートを有し、図２に示されるように、対応する応答デバイスに双方向に接続されるように適合される。各スレーブポートは、アクセスを一時的に記憶するための内部ＦＩＦＯバッファを有する。コヒーレントスレーブポート３２２及び３２３の各々は、メモリのキャッシュされたラインの状態を追跡するために、それぞれのプローブフィルタ３６０に双方向に接続されている。各コヒーレントスレーブポートは、ポートのためのコヒーレントスレーブコントローラを含む。

【0031】

クロスバールータ３３０は、マスタポート３１０のダウンストリーム双方向接続への双方向接続と、スレーブポート３２０のアップストリーム双方向接続への双方向接続と、を有する。クロスバールータ３３０は、データファブリック２６０の心臓部であり、マスタポートと対応するスレーブポートとの間でアクセスをルーティングすることによって、リクエスタの宛先アドレスに基づいてマスタとスレーブとの間の仮想接続を形成する。

【0032】

電力コントローラ回路３５０は、ローカルＣ状態コントローラ３５１、クロックゲート回路３５２、パワーゲート（登録商標）回路３５３、及び、プローブフィルタクロックゲート３４５を含む。ローカルＣ状態コントローラ３５１は、「ＳＯＣＳＴＡＴＥ」とラベル付けされた信号を受信するための第１の入力と、プローブフィルタクロックゲート３５４に接続された第１の出力と、「Ｆｌｕｓｈｅｄ」とラベル付けされた信号を搬送するコヒーレントスレーブポート３２２及び３２３に接続された第２の出力と、「Ｄｉｓａｂｌｅ」とラベル付けされた信号を搬送するコヒーレントスレーブポート３２２及び３２３に接続された第３の出力と、「Ｗａｋｅ」とラベル付けされた信号を搬送するコヒーレントスレーブポート３２２及び３２３に接続された第４の出力と、第５及び第６の出力と、を有する。クロックゲート回路３５２は、「ＦＣＬＫ」とラベル付けされたデータファブリッククロック信号を受信するための入力と、ローカルＣ状態コントローラ３５１の第５の出力に接続された制御入力と、選択的にゲートされたクロック信号をデータファブリック２６０に提供するための出力と、を有する。パワーゲート（登録商標）回路３５３は、「ＶＤＤ」とラベル付けされたデータファブリック電源電圧を受信するための入力と、ローカルＣ状態コントローラ３５１の第６の出力に接続された制御入力と、選択的にゲート制御された電源電圧をデータファブリック２６０に提供するための出力と、を有する。

【0033】

プローブフィルタクロックゲート３５４は、クロックゲート回路３５２からクロック信号ＦＣＬＫを受信する入力（図示せず）と、プローブフィルタ３６０に接続された出力と、を有する。プローブフィルタクロックゲート３５４は、Ｃ状態コントローラ３５１の制御下で選択的に動作して、プローブフィルタ３６０へのクロック信号をゲートして、保持低電力状態を提供する。保持低電力状態では、プローブフィルタ３５４へのクロック信号はゲートされるが、電力はプローブフィルタに維持され、これについては以下でさらに説明する。

【0034】

概して、データファブリック２６０は、リクエスタ（ＣＰＵコア、ＧＰＵ、リアルタイムクライアントコントローラ等）とレスポンダ（メモリコントローラ及びＰＨＹを介した外部メモリ、オンチップメモリ等）との間でメモリアクセス要求及び応答をルーティングする。いくつかのシナリオでは、データファブリック２６０は、プローブフィルタがクロックゲーティングされるが電力を保持する保持低電力状態を実装する。この保持低電力状態は、プローブフィルタ３６０がパワーゲート（登録商標）されないが、代わりにクロックゲートされるＣ状態とともに使用される。レベル３キャッシュ等のＣＣＸ２２０のためのキャッシュは、この保持低電力状態が採用されるいくつかのシナリオではフラッシュされるが、他のシナリオではフラッシュされない。

【0035】

電力コントローラ回路３５０は、複数の指定された条件の何れかを検出することに応じて、プローブフィルタ３６０への電力が維持されている間にプローブフィルタへのクロック信号がゲートされる保持低電力状態にプローブフィルタを入らせるように動作可能である。保持低電力状態に入ることは、コヒーレントスレーブコントローラ３２２及び３２３が、新しいプローブフィルタルックアップを禁止することと、全ての処理中のプローブフィルタルックアップが完了した場合に電力状態制御回路構造にシグナリングすることと、を含む。

【0036】

この実施形態では、Ｃ状態コントローラ３５１及びプローブフィルタクロックゲート３５４は、プローブフィルタの保持低電力状態を提供するように動作する電力状態制御回路構造を含む。この状態は、この実施形態のＣ状態の間の選択された時間、及び、データファブリック２６０がアクティブである選択された時間に使用される。この状態の使用は、プローブフィルタ３６０が、それらのクロック信号をゲーティングすることによって、使用されていない場合に電力を節約するが、プローブフィルタデータを保持するためにそれらの電力供給を維持することを可能にする。Ｃ状態コントローラ３５１の電力状態制御回路構造は、複数の指定された条件の何れかを検出することに応じて、プローブフィルタ３６０を保持低電力状態に入らせるように動作可能である。以下でさらに説明するように、保持低電力状態に入るプロセスは、コヒーレントスレーブポート３２２又は３２３内のもの等のコヒーレントスレーブコントローラが、新しいプローブフィルタルックアップを禁止し、全ての処理中のプローブフィルタルックアップが完了した場合に「ウェイク」信号をデアサートすることによって電力状態制御回路構造にシグナリングすることを含む。

【0037】

この実施形態では、３つの指定された条件の各々が、プローブフィルタ３６０を保持低電力状態に入らせることができる。これらは、プローブフィルタクライアントである全てのリクエスタがそれらのキャッシュをフラッシュした第１の状態、ＡＰＵ２００若しくは他のホストデータプロセッサ又はデータファブリック２６０がアイドル電力状態に入った第２の状態、及び、データプロセッサが、プライマリ非コヒーレントリクエスタのみがアクティブである低電力状態に入った第３の状態を含む。いくつかの実施形態では、これらの条件のうち１つ又は２つのみがサポートされる。

【0038】

図４は、例示的な実施形態による、保持低電力状態に入るためのプロセスを示すフローチャート４００である。図示したプロセスは、ローカルＣ状態コントローラ３５１の制御下にあるデータファブリック２６０又はプローブフィルタクロックゲーティング機能及びローカルＣ状態コントローラ３５１等と同様の適切な電力状態コントローラ電力状態制御回路構造を含む他の適切なデータファブリック回路による実装に適している。

【0039】

図示されたプロセスはブロック４０２で開始し、ローカル電力状態コントローラは、プローブフィルタクライアントリクエスタがそれらのキャッシュをフラッシュし、アイドル状態に入ったという指定された条件を検出する。いくつかの実施形態では、プローブフィルタクライアントは、ＣＰＵリクエスタのみ又はＣＰＵ及びＧＰＵリクエスタのみを含む。この実施形態において指定された条件を検出することは、システムレベル電力状態コントローラから信号を受信することを含む。

【0040】

それに応じて、ブロック４０４において、ローカル電力状態コントローラは、「フラッシュ」信号（図３）をアサートして、コヒーレントスレーブコントローラに、プローブフィルタの保持低電力状態へ入ること（低電力状態保持へのエントリ）を開始するようにシグナリングする。示されたシナリオでは、この信号は、コヒーレントスレーブコントローラがプローブフィルタルックアップを禁止するためのコマンドとして機能する。この例では複数のコヒーレントスレーブコントローラが説明されているが、いくつかの実施形態では、プロセスは１つのコヒーレントスレーブコントローラのみとともに使用される。この信号を受信すると、ブロック４０６において、コヒーレントスレーブコントローラは、新しいプローブフィルタルックアップを禁止し始める。キャッシュがフラッシュされているので、ブロック４０５において、コヒーレントスレーブコントローラは、以前にキャッシュ可能であったメモリアドレスに対する全ての要求をキャッシュミスとして扱い、プローブフィルタルックアップを生成しないことが可能である。

【0041】

ブロック４０８で、コヒーレントスレーブコントローラは、新しいプローブフィルタルックアップを禁止するコマンドがブロック４０４で受信された場合に処理中であった全てのプローブフィルタルックアップを完了する。これらの処理中のルックアップが完了すると、ブロック４１０において、コヒーレントスレーブコントローラは、ウェイク信号をデアサートして、処理中のルックアップが完了したことを電力状態コントローラにシグナリングする。

【0042】

デアサートされたウェイク信号を受信すると、ローカル電力状態コントローラは、ブロック４１２において、少なくともローカル電力状態コントローラからコヒーレントスレーブコントローラへの往復シグナリング遅延の遅延時間だけ待機する。次いで、ブロック４１４において、ローカル電力状態コントローラは、ディセーブル信号をアサートすることによって全てのプローブフィルタルックアップをディセーブルするように、コヒーレントスレーブコントローラに信号を送る。また、それは、プローブフィルタへのクロック信号をゲートするためにクロックゲート３５４をアクティブ化することによって、プローブフィルタを保持低電力状態にする。保持低電力状態では、プローブフィルタ電源が維持され、プローブフィルタは、そこに保持されたキャッシュライン状態データを維持する。

【0043】

図５は、図４の保持低電力状態を出るためのプロセスを示すフローチャート５００である。保持低電力状態に入ること及び保持低電力状態から出ることを制御するために使用されるフラッシュ信号、ディセーブル信号及びウェイク信号（図３）は、いくつかの指定された条件のうち何れが状態に入ることを促すかに従って、様々なシナリオにおいて保持低電力状態に入ること及び保持低電力状態から出ることを可能にする。図５のプロセスは、ブロック４０２（図４）のアイドル状態条件が保持低電力状態に入った場合の終了のために使用される。

【0044】

ブロック５０２で、プロセスは、ＣＰＵにアイドル状態を終了させるＣＰＵ割り込みに応じて開始される。この実施形態では、ＳＯＣＳＴＡＴＥ信号は、このステータスをローカルＣ状態コントローラ３５１に提供する。他の実施形態では、同様の信号がローカル電力状態コントローラに提供される。この信号を受信することに応じて、ローカル電力状態コントローラは、プローブフィルタへのクロック信号を復元し、ローカル電力状態コントローラからコヒーレントスレーブコントローラへの往復シグナリング遅延時間を待つ。

【0045】

次いで、ブロック５０６において、ローカル電力状態コントローラは、ディセーブル信号をデアサートすることによってプローブフィルタルックアップのサービス提供を再開するように、コヒーレントスレーブコントローラにシグナリングする。最後に、アイドル状態から出るＣＰＵプロセスの一部として、コヒーレントマスタポートを開くことによってデータファブリックに再接続する。この接続に応じて、ローカル電力状態コントローラは、コヒーレントスレーブコントローラへのＦｌｕｓｈｅｄ信号をデアサートし、コヒーレントスレーブコントローラにプローブフィルタルックアップの実行を再開させる。

【0046】

図６は、別の例示的な実施形態による、保持低電力状態に入るための別のプロセスのフローチャート６００である。図示したプロセスは、ローカルＣ状態コントローラ３５１又は他の適切なデータファブリック回路の制御下にあるデータファブリック２６０を用いた実装に適している。

【0047】

ブロック６０２において、プロセスは、ＣＰＵのためのフラッシュされたキャッシュを含まないＡＰＵのアイドル状態中に、上述したＣ状態等の低電力状態に入るための条件を検出する。ＣＰＵキャッシュがフラッシュされていないので、保持低電力状態に入るプロセスは、図４のプロセスとは異なる。

【0048】

ブロック６０４において、ローカル電力状態コントローラは、ウェイク信号がアサートされているかどうかを判定する。そうである場合、コヒーレントスレーブコントローラがプローブフィルタルックアップを処理していることを示し、プロセスはブロック６０５に進み、そこで、保持低電力状態に入ることを一時的に中止し、ウェイク信号がデアサートするのを待つ。ウェイク信号がブロック６０４においてアサートされない場合（又はブロック６０５においてデアサートされる場合）、プロセスはブロック６０６に進み、ここで、ディセーブル信号をアサートすることによってプローブフィルタルックアップをディセーブルするように、コヒーレントスレーブコントローラに信号を送る。

【0049】

次いで、ブロック６０８において、ローカル電力状態コントローラは、ローカル電力状態コントローラからコヒーレントスレーブコントローラへの往復シグナリング遅延時間を待つ。この待機に続いて、ブロック６１０においてウェイク信号がアサートされているかどうかを再びチェックする。そうでない場合、プロセスはブロック６１２に進む。そうである場合、ローカル電力状態コントローラは、ブロック６１１においてディセーブル信号をデアサートし、ブロック６１３においてウェイク信号がデアサートするのを待つために、保持低電力状態に入るプロセスをアボートする。次に、ブロック６１４において、データファブリックは、上述したＣ状態等の低電力状態にされる。

【0050】

図示されたシーケンスは、データファブリックがアイドル状態からＣ状態に移動することを可能にする一方で、コヒーレント要求が遷移プロセス中に発生した場合にコヒーレント要求がサービスされることを可能にするという追加の利点を有する。

【0051】

図７は、例示的な実施形態による、保持低電力状態を出て入るための別のプロセスを示すフローチャート７００である。図示したプロセスは、ローカルＣ状態コントローラ３５１又は他の適切なデータファブリック回路の制御下にあるデータファブリック２６０を用いた実装に適している。好ましくは、図示されたプロセスは、スタッタリングクライアントからのコヒーレントな要求に対するプローブフィルタルックアップを提供する能力を提供するために、図６のプロセスと組み合わせてサポートされる。図４の開始プロセス及び図５の終了プロセスのサポートも、図６、図７又はその両方のプロセスと組み合わせて使用するのに有利である。

【0052】

フローチャート７００を参照すると、プロセスは、データファブリックがアイドル状態から出て、スタッタリングクライアントデータトラフィックをサービスする場合に、ブロック７０２で始まる。スタッタリングクライアントは、それらの要求の大部分がコヒーレント要求ではないので、データファブリック上のプライマリ非コヒーレントリクエスタであると考えられる。このシナリオの開始時に、ＣＰＵクライアントはアイドルであり、スタッタリングクライアントのみがアクティブである。この状態は、プローブフィルタクライアントであるリクエスタに結合されたファブリックデータポートの切断条件を検出することによって検出することができる。スタッタリングクライアントからのトラフィックは、典型的には非コヒーレントであるが、そのようなクライアントからのトラフィックのわずかな割合がコヒーレントであり得る。したがって、これらのクライアントは、プライマリ非コヒーレント（primarily non-coherent）と呼ばれる。そのようなコヒーレント要求は稀であるので、プローブフィルタは、有害な追加のレイテンシ性能ペナルティを被ることなく、そのような要求にサービスするために保持低電力状態を出ることができる。

【0053】

ブロック７０４において、コヒーレントスレーブコントローラは、プローブフィルタが保持低電力状態にある間にコヒーレント要求を受信する。このコヒーレント要求に応じて、コヒーレントスレーブコントローラは、ブロック７０６で、ローカル電力状態コントローラにウェイク信号をアサートする。

【0054】

次いで、ブロック７０８において、ローカル電力状態コントローラは、例えば、クロックゲート３５４（図３）を動作させることによって、プローブフィルタへのクロック信号を復元する。次に、ローカル電力状態コントローラからコヒーレントスレーブコントローラへの往復シグナリング遅延を待つ。待機の後、ブロック７１０において、ローカル電力状態コントローラは、コヒーレントスレーブコントローラに信号を送り、ディセーブル信号をデアサートすることによって、コヒーレント要求に対するプローブフィルタルックアップの生成及びサービス提供を再開する。ブロック７０２～７１０のシーケンスは、図６のプロセスに従って入った保持低電力状態から出るのにも適している。

【0055】

ブロック７１２において、ローカル電力状態コントローラは、要求がスタッタリングクライアントからのものであるかどうかを判定する。この決定は、データファブリックの状態と、要求が受信されるポートと、に基づくことが好ましい。そうでない場合、プロセスはブロック７１３に進み、ここでプローブフィルタは、プローブフィルタルックアップをサービスするために動作状態に維持される。そうである場合、プロセスはブロック７１４に進み、コヒーレントスレーブは、スタッタリングクライアントからのコヒーレント要求をサービスし、プローブフィルタルックアップを生成し、プローブフィルタから結果を受信する。スタッタクライアントがスタッタリングの現在のサイクルに対するデータ転送を完了すると、ブロック７１６において、スタッタクライアントは、ローカル電力状態コントローラにスタッタデータ転送が完了したことを知らせる。

【0056】

これに応じて、ブロック７１８において、ローカル電力状態コントローラは、コヒーレントスレーブコントローラに、ディセーブル信号をアサートすることによってプローブフィルタルックアップをディセーブルするように信号を送り、プローブフィルタへのクロック信号をゲートして、プローブフィルタを保持低電力状態に置く。次いで、ブロック７２０において、ローカル電力状態コントローラは、データファブリックをアイドル状態に再び入らせ、これは、スタッタークライアントデータ転送の次のサイクルまで続く。

【0057】

理解され得るように、スタッタリングクライアントが、ブロック７０４に示されるように、任意のコヒーレント要求を行わない場合、上述したＣ状態の間にしばしばそうであるように、プローブフィルタは、保持低電力状態を出ることを要求されず、さらなる電力節約が実現される。

【0058】

図２のＳＯＣ２１０又はデータファブリック２６０等のその任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high-level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0059】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。本明細書で開示されるプローブフィルタのための保持低電力状態とともに使用される様々な技術は、独立して又は他の技術とともに使用され得る。さらに、異なる技術及び回路を使用して、保持低電力状態に入る条件を検出することができる。

【0060】

したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。

【図1】