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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-12
(54)【発明の名称】半導体デバイスのパッケージング方法
(51)【国際特許分類】
H01L 23/12 20060101AFI20240705BHJP
H05K 3/46 20060101ALI20240705BHJP
【ＦＩ】
H01L23/12 N
H05K3/46 B
H05K3/46 Q
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023566987
(86)(22)【出願日】2022-07-11
(85)【翻訳文提出日】2023-12-25
(86)【国際出願番号】 US2022036724
(87)【国際公開番号】W WO2023075873
(87)【国際公開日】2023-05-04
(31)【優先権主張番号】17/511,380
(32)【優先日】2021-10-26
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】ソワン， マクレス
(72)【発明者】
【氏名】バンナ， サーメル
【テーマコード（参考）】
5E316
【Ｆターム（参考）】
5E316AA32
5E316AA43
5E316CC09
5E316CC17
5E316CC18
5E316CC32
5E316CC33
5E316CC34
5E316CC37
5E316CC38
5E316CC39
5E316CC55
5E316DD02
5E316DD23
5E316DD24
5E316EE12
5E316FF03
5E316FF07
5E316FF08
5E316FF09
5E316FF10
5E316FF13
5E316FF14
5E316GG15
5E316GG17
5E316GG22
5E316GG28
5E316HH32
5E316HH33
5E316HH40
5E316JJ25
5E316JJ28
(57)【要約】
本開示は、薄いフォームファクタの半導体デバイスパッケージを形成するための方法および装置に関する。特定の実施形態では、ガラスまたはシリコン基板がレーザアブレーションによってパターニングされて、この基板を貫通する相互接続部を後で形成するための構造が形成される。基板はその後、半導体デバイスパッケージを形成するためのフレームとして利用され、その中には１つまたは複数のダイが埋め込まれてもよい。特定の実施形態では、基板上に予備構造化した絶縁膜を積層することによって、基板の上に絶縁層が形成される。絶縁膜はそこに構造が形成されるようにレーザアブレーションによって予備構造化してもよく、その後、形成された構造の側壁を選択的に硬化させてもよい。
【選択図】図２３Ｇ
【選択図】図２３Ｇ
【特許請求の範囲】
【請求項1】
パターニングした基板の上に予備構造化した絶縁膜を配置することであって、前記予備構造化した絶縁膜は流動可能なポリマーベースの誘電体材料を含み、前記パターニングした基板はシリコン基板に形成された１つまたは複数の特徴部を備え、前記１つまたは複数の特徴部は第１のビアを備え、
前記予備構造化した絶縁膜は、前記予備構造化した絶縁膜に形成された第２のビアを更に備え、前記第２のビアは、前記予備構造化した絶縁膜の配置時に前記第１のビアと位置合わせされる、予備構造化した絶縁膜を配置することと、
前記予備構造化した絶縁膜を前記パターニングした基板上に積層することと、
前記予備構造化した絶縁膜を硬化させることと、
前記第１のビアおよび前記第２のビアを貫通して延びる導電層を形成することと、
を含む、半導体デバイスパッケージを形成する方法。
【請求項2】
レーザアブレーションプロセスによって前記パターニングした基板に前記第１のビアを形成することを更に含む、請求項１に記載の方法。
【請求項3】
前記予備構造化した絶縁膜を形成するために絶縁膜を構造化することであって、前記絶縁膜にレーザアブレーションによって前記第２のビアを備える１つまたは複数の特徴部をパターニングすることと、
前記絶縁膜にパターニングされた前記特徴部の側壁を硬質化するために、前記側壁を選択的に硬化させることと、を含む、絶縁膜を構造化すること
を更に含む、請求項１に記載の方法。
【請求項4】
前記予備構造化した絶縁膜はエポキシ樹脂を含む、請求項１に記載の方法。
【請求項5】
前記エポキシ樹脂はセラミック粒子を含む、請求項４に記載の方法。
【請求項6】
前記パターニングした基板にパターニングされた前記１つまたは複数の特徴部はキャビティを更に備え、前記パターニングした基板の上に前記予備構造化した絶縁膜を配置する前に、前記キャビティ内に半導体ダイが配置される、請求項１に記載の方法。
【請求項7】
前記パターニングした基板上に前記予備構造化した絶縁膜を積層することにより、前記流動可能なポリマーベースの誘電体材料が前記半導体ダイの表面と前記キャビティの表面との間の間隙を埋めることになる、請求項１に記載の方法。
【請求項8】
シリコン基板に１つまたは複数の特徴部をパターニングすることであって、前記１つまたは複数の特徴部は少なくとも第１のビアを備える、１つまたは複数の特徴部をパターニングすることと、第１の予備構造化した絶縁膜上に前記シリコン基板を配置することであって、前記第１の予備構造化した絶縁膜は第２のビアを備え、前記第２のビアは前記シリコン基板の配置時に前記第１のビアと位置合わせされる、前記シリコン基板を配置することと、
前記シリコン基板の上に第２の予備構造化した絶縁膜を配置することであって、前記第２の予備構造化した絶縁膜は第３のビアを備え、前記第３のビアは前記第２の予備構造化した絶縁膜の配置時に前記第１のビアと位置合わせされる、第２の予備構造化した絶縁膜を配置することと、
前記シリコン基板上に前記第１の予備構造化した絶縁膜および前記第２の予備構造化した絶縁膜を積層することと、
前記第１の予備構造化した絶縁膜および前記第２の予備構造化した絶縁膜を硬化させることと、
少なくとも前記第１のビア、前記第２のビア、および前記第３のビアを貫通して延びる導電層を形成することと、
を含む、半導体デバイスパッケージを形成する方法。
【請求項9】
前記シリコン基板はレーザアブレーションによってパターニングされる、請求項８に記載の方法。
【請求項10】
前記予備構造化した絶縁膜を形成するために絶縁膜を構造化することであって、前記絶縁膜にレーザアブレーションによって前記第２のビアを備える１つまたは複数の特徴部をパターニングすることと、
前記絶縁膜にパターニングされた前記特徴部の側壁を硬質化するために、前記側壁を選択的に硬化させることと、を含む、絶縁膜を構造化すること
を更に含む、請求項８に記載の方法。
【請求項11】
前記予備構造化した絶縁膜はエポキシ樹脂を含む、請求項８に記載の方法。
【請求項12】
前記エポキシ樹脂はセラミック粒子を含む、請求項１１に記載の方法。
【請求項13】
前記シリコン基板にパターニングされた前記１つまたは複数の特徴部はキャビティを更に備え、前記シリコン基板の上に前記予備構造化した絶縁膜を配置する前に、前記キャビティ内に半導体ダイが配置される、請求項８に記載の方法。
【請求項14】
前記シリコン基板上に前記予備構造化した絶縁膜を積層することにより、流動可能なポリマーベースの誘電体材料が前記半導体ダイの表面と前記キャビティの表面との間の間隙を埋めることになる、請求項８に記載の方法。
【請求項15】
シリコン基板に１つまたは複数の特徴部をパターニングすることであって、前記１つまたは複数の特徴部は少なくとも第１のビアを備える、１つまたは複数の特徴部をパターニングすることと、第１の予備構造化した絶縁膜上に前記シリコン基板を配置することであって、前記第１の予備構造化した絶縁膜は第２のビアを備え、前記第２のビアは前記シリコン基板の配置時に前記第１のビアと位置合わせされる、前記シリコン基板を配置することと、
前記第１の予備構造化した絶縁膜および前記シリコン基板を第１の積層プロセスにかけることと、
前記シリコン基板の上に第２の予備構造化した絶縁膜を配置することであって、前記第２の予備構造化した絶縁膜は第３のビアを備え、前記第３のビアは前記第２の予備構造化した絶縁膜の配置時に前記第１のビアと位置合わせされる、第２の予備構造化した絶縁膜を配置することと、
前記第１の予備構造化した絶縁膜、前記基板、および前記第２の予備構造化した絶縁膜を第２の積層プロセスにかけることと、
前記第１の予備構造化した絶縁膜および前記第２の予備構造化した絶縁膜を硬化させることと、
少なくとも前記第１のビア、前記第２のビア、および前記第３のビアを貫通して延びる導電層を形成することと、
を含む、半導体デバイスパッケージを形成する方法。
【請求項16】
前記予備構造化した絶縁膜を形成するために絶縁膜を構造化することであって、レーザアブレーションによって前記絶縁膜に前記第２のビアを備える１つまたは複数の特徴部をパターニングすることと、
前記絶縁膜にパターニングされた前記特徴部の側壁を硬質化するために、前記側壁を選択的に硬化させることと、を含む、絶縁膜を構造化すること
を更に含む、請求項１５に記載の方法。
【請求項17】
前記予備構造化した絶縁膜はエポキシ樹脂を含む、請求項１５に記載の方法。
【請求項18】
前記エポキシ樹脂はセラミック粒子を含む、請求項１７に記載の方法。
【請求項19】
前記シリコン基板にパターニングされた前記１つまたは複数の特徴部はキャビティを更に備え、前記シリコン基板の上に前記予備構造化した絶縁膜を配置する前に、前記キャビティ内に半導体ダイが配置される、請求項１５に記載の方法。
【請求項20】
前記基板上に前記予備構造化した絶縁膜を積層することにより、流動可能なポリマーベースの誘電体材料が前記半導体ダイの表面と前記キャビティの表面との間の間隙を埋めることになる、請求項１５に記載の方法。【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は一般に、半導体デバイスパッケージおよびこれを形成する方法に関する。より詳細には、本明細書に記載する実施形態は、薄いフォームファクタの半導体デバイスパッケージの構造およびこれを形成する方法に関する。
【背景技術】
【0002】
関連技術の説明
半導体デバイス技術の開発の以前からの傾向は、小型化され回路密度の向上した半導体部品をもたらすものであった。性能能力を向上させながら半導体デバイスのスケーリングを続けるという要求に従って、これらの部品および回路は、を大幅に縮小し、複雑な３Ｄ半導体デバイスパッケージに組み込まれ、これにより、デバイスのフットプリントで、大幅な縮小が図られ、部品間のより短距離でより高速の接続を可能にされている。このようなパッケージには例えば、電子デバイスの回路基板上に装着される半導体チップおよび複数の他の電子部品を組み込むことができる。
半導体デバイス技術の開発の以前からの傾向は、小型化され回路密度の向上した半導体部品をもたらすものであった。性能能力を向上させながら半導体デバイスのスケーリングを続けるという要求に従って、これらの部品および回路は、を大幅に縮小し、複雑な３Ｄ半導体デバイスパッケージに組み込まれ、これにより、デバイスのフットプリントで、大幅な縮小が図られ、部品間のより短距離でより高速の接続を可能にされている。このようなパッケージには例えば、電子デバイスの回路基板上に装着される半導体チップおよび複数の他の電子部品を組み込むことができる。
【0003】
従来、半導体デバイスパッケージは、有機複合材料に関連するパッケージ製造コストが比較的低いことに加え、特徴および接続の形成が容易であることから、有機パッケージ基板上に作製されてきた。合しかしながら、回路密度の高まりおよび半導体デバイスの更なる微細化につれて、デバイスのスケーリングおよび関連する性能要求を維持するための材料構造解像度の限界に起因して、有機パッケージ基板の利用は現実的ではなくなっている。
【0004】
ここ最近では、有機パッケージ基板に関連する限界のうちのいくつかを補償するために、再配線層としてパッシブシリコンインターポーザを利用する、２．５Ｄおよび／または３Ｄパッケージが製造されている。シリコンインターポーザの利用を促しているのは、高帯域幅密度、より低電力のチップ間通信、および高度パッケージング用途における異種統合要件に対する可能性である。それでもやはり、シリコン貫通ビア（ＴＳＶ）などのシリコンインターポーザへの特徴部の形成は、依然として困難かつ高コストである。特に、高アスペクト比のシリコンビアエッチング、化学機械平坦化、および半導体バックエンドオブライン（ＢＥＯＬ）相互接続には、高いコストがかかる。
【0005】
したがって当技術分野では、高度なパッケージング用途のための改善された半導体デバイスパッケージ構造、およびこれを形成する方法が必要とされている。
【発明の概要】
【0006】
本開示の実施形態は、薄いフォームファクタの半導体デバイスパッケージ用の構造、およびこれを形成する方法に関する。
【0007】
特定の実施形態では、半導体デバイスパッケージを形成する方法が提供される。方法は、シリコン基板に１つまたは複数の特徴部をパターニングすることであって、１つまたは複数の特徴部は第１のビアを備える、１つまたは複数の特徴部をパターニングすることと、基板の上に予備構造化した絶縁膜を配置することであって、予備構造化した絶縁膜は流動可能なポリマーベースの誘電体材料を含み、予備構造化した絶縁膜はそこに形成された第２のビアを更に備え、第２のビアは、予備構造化した絶縁膜の配置時に第１のビアと位置合わせされる、予備構造化した絶縁膜を配置することと、予備構造化した絶縁膜を基板上に積層することと、予備構造化した絶縁膜を硬化させることと、第１のビアおよび第２のビアを貫通して延びる導電層を形成することと、を含む。
【0008】
特定の実施形態では、半導体デバイスパッケージを形成する方法が提供される。方法は、シリコン基板に１つまたは複数の特徴部をパターニングすることであって、１つまたは複数の特徴部は少なくとも第１のビアを備える、１つまたは複数の特徴部をパターニングすることと、基板を第１の予備構造化した絶縁膜上に配置することであって、第１の予備構造化した絶縁膜は第２のビアを備え、第２のビアは基板の配置時に第１のビアと位置合わせされる、基板を配置することと、基板の上に第２の予備構造化した絶縁膜を配置することであって、第２の予備構造化した絶縁膜は第３のビアを備え、第３のビアは第２の予備構造化した絶縁膜の配置時に第１のビアと位置合わせされる、第２の予備構造化した絶縁膜を配置することと、基板上に第１の予備構造化した絶縁膜および第２の予備構造化した絶縁膜を積層することと、第１の予備構造化した絶縁膜および第２の予備構造化した絶縁膜を硬化させることと、少なくとも第１のビア、第２のビア、および第３のビアを貫通して延びる導電層を形成することと、を含む。
【0009】
特定の実施形態では、半導体デバイスパッケージを形成する方法が提供される。方法は、シリコン基板に１つまたは複数の特徴部をパターニングすることであって、１つまたは複数の特徴部は少なくとも第１のビアを備える、１つまたは複数の特徴部をパターニングすることと、基板を第１の予備構造化した絶縁膜上に配置することであって、第１の予備構造化した絶縁膜は第２のビアを備え、第２のビアは基板の配置時に第１のビアと位置合わせされる、基板を配置することと、第１の予備構造化した絶縁膜および基板を第１の積層プロセスにかけることと、基板の上に第２の予備構造化した絶縁膜を配置することであって、第２の予備構造化した絶縁膜は第３のビアを備え、第３のビアは第２の予備構造化した絶縁膜の配置時に第１のビアと位置合わせされる、第２の予備構造化した絶縁膜を配置することと、第１の予備構造化した絶縁膜、基板、および第２の予備構造化した絶縁膜を第２の積層プロセスにかけることと、第１の予備構造化した絶縁膜および第２の予備構造化した絶縁膜を硬化させることと、少なくとも第１のビア、第２のビア、および第３のビアを貫通して延びる導電層を形成することと、を含む。
【0010】
上に列挙した本開示の特徴の様式を詳細に理解できるように、付属の図面にいくつかを図示した実施形態を参照して、上で簡潔に要約した本開示をより具体的に説明することができる。ただし、付属の図面は例示的な実施形態を図示しているに過ぎず、したがってその範囲を限定するものと見なすべきではなく、他の等しく有効な実施形態を許容し得ることに留意されたい。
【図面の簡単な説明】
【0011】
【図1】本明細書に記載の実施形態に係る、半導体デバイスパッケージを形成するためのプロセスのフロー図である。
【図2】本明細書に記載の実施形態に係る、半導体デバイスパッケージを形成するための基板構造化のためのプロセスのフロー図である。
【図4A-4F】本明細書に記載の実施形態に係る、特徴部形成および続くダメージ除去の様々な段階における基板の概略断面図である。
【図5A-5F】本明細書に記載の実施形態に係る、特徴部形成および続くダメージ除去の様々な段階における基板の概略断面図である。
【図6A-6E】本明細書に記載の実施形態に係る、特徴部形成および続くダメージ除去の様々な段階における基板の概略断面図である。
【図7A-7D】本明細書に記載の実施形態に係る、特徴部形成および続くダメージ除去の様々な段階における基板の概略断面図である。
【図9】本明細書に記載の実施形態に係る、アセンブリ貫通ビアとコンタクトホールとを有する埋め込みダイアセンブリを形成するためのプロセスのフロー図である。
【図11】本明細書に記載の実施形態に係る、アセンブリ貫通ビアとコンタクトホールとを有する埋め込みダイアセンブリを形成するためのプロセスのフロー図である。
【図13】本明細書に記載の実施形態に係る、埋め込みダイアセンブリに相互接続部を形成するためのプロセスのフロー図である。
【図15】本明細書に記載の実施形態に係る、埋め込みダイアセンブリ上に再配線層を形成し続いてパッケージ個片化を行うためのプロセスのフロー図である。
【図17】本明細書に記載の実施形態に係る、埋め込みダイアセンブリ上に再配線層を形成し続いて個片化を行うための、別のプロセスのフロー図である。
【図19】本明細書に記載の実施形態に係る、半導体デバイスパッケージの基板とは別個の絶縁膜を予備構造化するためのプロセスのフロー図である。
【図22】本明細書に記載の実施形態に係る、基板の上に絶縁層を形成するためのプロセスのフロー図である。
【発明を実施するための形態】
【0012】
理解を容易にするために、可能な場合は、複数の図に共通する同一の要素には同一の参照符号を使用している。ある実施形態の要素および特徴を、更に詳述することなく他の実施形態に有利に組み込み得ることが企図されている。
【0013】
本開示は、薄いフォームファクタの半導体デバイスパッケージを形成するための方法および装置に関する。特定の実施形態では、基板を貫通する相互接続部を形成できるように、基板がマイクロブラストによって構造化または成形される。別の実施形態では、基板は直接のレーザパターニングによって構造化される。基板はその後、ダイが配設された１つまたは複数の半導体デバイスパッケージを形成するためのパッケージフレームとして利用される。更に他の実施形態では、基板は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタックなどの半導体デバイススタック用のフレームとして利用される。
【0014】
本明細書で開示される方法および装置は、ガラス繊維充填エポキシフレームおよびシリコンインターポーザを再分配層として利用するより従来型のパッケージ構造を置き換えることを意図した、新規な薄いフォームファクタの半導体デバイスパッケージを更に含む。一般に、現行のパッケージの拡張性は、様々なパッケージ構造を形成するために利用される材料（例えば、エポキシ成形コンパウンド、エポキシ樹脂バインダーを用いたＦＲ－４およびＦＲ－５グレードの織ガラス繊維布など）の剛性および平面度によって制限される。これらの材料に微細な（例えば５０μｍ未満の）特徴部をパターニングすることは、それらの固有の特性に起因して困難である。また更に、現行のパッケージ材料の熱特性の結果として、パッケージ基板と成形コンパウンドとそこに組み込まれた任意の半導体ダイとの間に熱膨張係数（ＣＴＥ）の不調和が生じる場合があり、このため現行のパッケージ構造では、ＣＴＥ不調和に起因するいかなる反りも緩和するために、より間隔の広いより大きいはんだバンプが必要とされる。したがって、従来のパッケージは、低いダイ対パッケージ面積比およびパッケージ全体の低い帯域幅を特徴とし、結果的に全体的な電力効率が低下する。本明細書で開示する方法および装置は、上記した従来のパッケージアーキテクチャに関連する欠点のうちの多くを克服する半導体デバイスパッケージを提供する。
【0015】
図１は、薄いフォームファクタの半導体デバイスパッケージを形成する代表的な方法１００のフロー図を示す。方法１００は、複数の工程１１０、１２０、１３０、および１４０を有する。各工程について図２～図１６Ｌを参照してより詳細に説明する。方法は、定義された工程のうちのいずれかの前に、定義された工程のうちの２つの間に、または定義された工程の全ての後で実行される、１つまたは複数の追加の工程を含み得る（文脈上その可能性が除外される場合を除く）。
【0016】
一般に、方法１００は、工程１１０において、パッケージフレームとして使用されることになる基板を構造化することを含み、このことは図２、図３Ａ～図３Ｄ、図４Ａ～図４Ｆ、図５Ａ～図５Ｆ、図６Ａ～図６Ｅ、図７Ａ～図７Ｄ、および図８を参照してより詳細に説明される。工程１２０において、１つまたは複数の埋め込みダイと絶縁層とを有する埋め込みダイアセンブリが形成されるが、これについては図９および図１０Ａ～図１０Ｋ、図１１および図１２Ａ～図１２Ｇ、ならびに図２２および図２３Ａ～図２３Ｇを参照してより詳細に説明する。工程１３０において、埋め込みダイアセンブリにおよび／または埋め込みダイアセンブリを貫通して、埋め込みダイ－フレームのセットの相互接続のための１つまたは複数の相互接続部が形成されるが、これについては図１３および図１４Ａ～図１４Ｈを参照してより詳細に説明する。工程１４０において、相互接続部の接点を埋め込みダイアセンブリ表面の所望の横方向位置に移し替えるために、埋め込みダイアセンブリ上に第１の再配線層が形成される。いくつかの実施形態では、個々のパッケージが埋め込みダイアセンブリから個片化される前に、第１の再配線層に加えて、１つまたは複数の追加の再配線層が形成されてもよく、これについては図１５および図１６Ａ～図１６Ｌ、ならびに図１および図１８Ａ～図１８Ｃを参照してより詳細に説明する。
【0017】
図２は、半導体デバイスパッケージの形成中にフレームとして利用されることになる基板を構造化するための代表的な方法２００のフロー図を示す。図３Ａ～図３Ｄは、図２に表された基板構造化プロセス２００の様々な段階における基板３０２の断面図を概略的に示す。したがって、明確にするために、本明細書では図２および図３Ａ～図３Ｄを一緒に説明する。
【0018】
方法２００は工程２１０から始まり、図３Ａに対応している。基板３０２は、ＩＩＩ－Ｖ族化合物半導体材料、シリコン、結晶シリコン（例えば、Ｓｉ＜１００＞またはＳｉ＜１１１＞）、酸化ケイ素、シリコンゲルマニウム、ドープまたは非ドープシリコン、ドープまたは非ドープポリシリコン、窒化ケイ素、石英、ホウケイ酸ガラス、ガラス、サファイア、アルミナ、およびセラミックを含むがこれらに限定されない、任意の好適なフレーム材料で形成される。特定の実施形態では、基板３０２はｐ型またはｎ型の単結晶シリコン基板である。特定の実施形態では、基板３０２はｐ型またはｎ型の多結晶シリコン基板である。別の実施形態では、基板３０２はｐ型またはｎ型のシリコンソーラー基板である。基板３０２は更に、多角形または円形の形状を更に有し得る。例えば、基板３０２は、面取りされたエッジを有するまたは有さない、約１２０ｍｍ～約１８０ｍｍの横方向寸法を有する実質的に正方形のシリコン基板を含み得る。別の例では、基板３０２は、約２０ｍｍ～約７００ｍｍ、例えば約１００ｍｍ～約５００ｍｍ、例えば約３００ｍｍの直径を有する、円形のシリコン含有ウエハを含み得る。
【0019】
特に断りのない限り、本明細書に記載する実施形態および例は、約５０μｍ～約１０００μｍ、例えば約９０μｍ～約７８０μｍの厚さを有する基板上で実施される。例えば、基板３０２は約１００μｍ～約３００μｍの厚さ、例えば約１１０μｍ～約２００μｍの厚さを有する。別の例では、基板３０２は約６０μｍ～約１６０μｍの厚さ、例えば約８０μｍ～約１２０μｍの厚さを有する。
【0020】
工程２１０の前に、基板３０２は、ワイヤソー切断、スクライビングおよびブレーキング、機械的研磨ソー切断、またはレーザ切断によって、バルク材料からスライスされ分離され得る。スライシングは通常、そこから形成される基板表面に機械的欠陥または変形、例えばスクラッチ、マイクロクラック、チッピング、および他の機械的欠陥を引き起こす。したがって、基板３０２は工程２１０において、後の構造化工程およびパッケージング工程に備えて、その表面を平滑化および平坦化しあらゆる機械的欠陥を除去するための、第１のダメージ除去プロセスにかけられる。いくつかの実施形態では、基板３０２は、第１のダメージ除去プロセスのプロセスパラメータを調整することによって、更に薄くされ得る。例えば、基板３０２の厚さは、第１のダメージ除去プロセスに長くかけられるほど、減少する可能性がある。
【0021】
工程２１０におけるダメージ除去工程は、基板３０２を基板研磨プロセスおよび／またはエッチングプロセスにかけ、続いてリンスプロセスおよび乾燥プロセスにかけることを含む。いくつかの実施形態では、工程２１０は化学機械研磨（ＣＭＰ）プロセスを含む。特定の実施形態では、エッチングプロセスは、所望の材料（例えば、汚染物質および他の望ましくない化合物）の除去に関して選択的なバッファードエッチングプロセスを含む、湿式エッチングプロセスである。他の実施形態では、エッチングプロセスは、等方性水性エッチングプロセスを利用した湿式エッチングプロセスである。湿式エッチングプロセスには、任意の好適な湿式エッチャントまたは湿式エッチャントの組合せが使用され得る。特定の実施形態では、基板３０２はエッチングのためにＨＦエッチング水溶液に浸漬される。別の実施形態では、基板３０２はエッチングのためにＫＯＨエッチング水溶液に浸漬される。
【0022】
いくつかの実施形態では、エッチング溶液はエッチングプロセス中に、約３０℃～約１００℃、例えば約４０℃～約９０℃の温度まで加熱される。例えば、エッチング溶液は約７０℃の温度まで加熱される。更に他の実施形態では、工程２１０におけるエッチングプロセスはドライエッチングプロセスである。ドライエッチングプロセスの一例として、プラズマベースのドライエッチングプロセスが挙げられる。基板３０２の厚さは、エッチングプロセス中に使用されるエッチャント（例えばエッチング溶液）への基板３０２の曝露時間を制御することによって調節される。例えば、基板３０２の最終厚さは、エッチャントへの曝露が増加するほど薄くなる。別法として、基板３０２は、エッチャントへの曝露が減少するほど最終厚さが厚くなり得る。
【0023】
工程２２０および２３０において、この時点で平坦化され実質的に欠陥のない基板３０２には、１つまたは複数の特徴部、例えばビア３０３およびキャビティ３０５がパターニングされ、平滑化される（図３Ｂの基板３０２の下側の断面には、１つのキャビティ３０５および４つのビア３０３が描かれている）、を有する。ビア３０３は、基板３０２を貫通する直接接触の電気相互接続部を形成するために利用され、キャビティ３０５は、その中に１つまたは複数の半導体ダイを受けて取り囲む（すなわち埋め込む）ために利用される。図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｃ、および図７Ａ～図７Ｂは、本明細書に記載の実施形態に係る、特徴部形成およびダメージまたは欠陥除去（例えば平滑化）のプロセスの様々な段階における基板３０２の断面図を示す。したがって、次に工程２２０および２３０について、図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｃ、および図７Ａ～図７Ｂを参照して、より詳細に説明する。
【0024】
基板３０２が約２００μｍ未満の厚さ、例えば約１００μｍの厚さ、または約５０μｍの厚さを有する実施形態では、基板３０２は最初に、図４Ａおよび図５Ａに描かれているような任意選択的なキャリアプレート４０６に接合されてもよい。キャリアプレート４０６は、基板構造化プロセス２００中に基板３０２に機械的支持を提供し、基板３０２の破損を防止する。キャリアプレート４０６は、ガラス、セラミック、金属などを含むがこれらに限定されない、化学的および熱的に安定な任意の好適な剛性材料で形成される。キャリアプレート４０６は約１ｍｍ～約１０ｍｍ、例えば約２ｍｍ～約５ｍｍの厚さを有する。特定の実施形態では、キャリアプレート４０６はテクスチャ加工された表面を有する。他の実施形態では、キャリアプレート４０６は研磨または平滑化された表面を有する。
【0025】
基板３０２は接着層４０８を介してキャリアプレート４０６に接合され得る。接着層４０８は、ワックス、接着剤、または同様の結合材料を含むがこれらに限定されない、任意の好適な一時的結合材料で形成される。接着層４０８は、機械的圧延、プレス、積層、スピンコーティング、またはドクターブレードによって、キャリアプレート４０６上に適用される。特定の実施形態では、接着層４０８は水溶性または溶媒可溶性の接着層である。他の実施形態では、接着層４０８はＵＶ剥離接着層である。更に他の実施形態では、接着層４０８は熱剥離接着層である。このような実施形態では、接着層４０８の結合特性は、接着層４０８を１１０℃を超える、例えば１５０℃を超える温度に曝すなどの熱処理を受けると、劣化する。接着層４０８は、ライナー、ベースフィルム、感圧膜、および他の好適な層などの、追加の膜の１つまたは複数の層（図示せず）を更に含み得る。
【0026】
いくつかの実施形態では、基板３０２をキャリアプレート４０６に結合した後で、図４Ａおよび図５Ａに描かれているレジスト層４０４を形成するために、基板３０２にレジスト膜が適用される。基板３０２が約２００μｍを超える厚さ、例えば約２５０μｍの厚さを有する実施形態では、レジスト層４０４は、最初に基板３０２をキャリアプレート４０６に接合せずに、基板３０２上に形成される。レジスト層４０４は、その後の処理工程中にレジスト層４０４が形成される基板３０２に、所望のパターンを転写するために使用される。レジスト層４０４はパターニングされると、後の構造化工程中に、下にある基板３０２の選択された領域を保護する。
【0027】
基板３０２は一般に、レジスト層４０４が表面に形成される実質的に平坦な表面を有する。図５Ａに図示されている実施形態のようないくつかの実施形態では、レジスト層４０４は、レジスト接着層４０９を介して基板３０２に結合される。レジスト接着層４０９は、ポリビニルアルコール、２－エチル－２－（ヒドロキシメチル）－１，３－プロパンジオールを有するトリエステル、および他の水溶性または溶媒可溶性材料を含むがこれらに限定されない、任意の好適な一時的結合材料で形成される。特定の実施形態では、レジスト接着層４０９は接着層４０８とは異なる材料で形成される。特定の実施形態では、レジスト接着層４０９は接着層４０８と実質的に同様の組成である。レジスト接着層４０９は、機械的圧延、プレス、積層、スピンコーティング、またはドクターブレードによって、基板３０２上に適用される。他の実施形態では、レジスト層４０４はポリビニルアルコールなどの一時的な結合材料で形成され、このことにより、レジスト層４０４を基板３０２の表面に直接適用し結合させることが可能になる。レジスト層４０４は１つまたは複数の層、例えば、第１のレジスト層および第２のレジスト層（図示せず）を含み得る。
【0028】
図４Ａに示されている実施形態のような特定の実施形態では、レジスト層４０４は感光性層（例えばフォトレジスト）である。レジスト層４０４は、溶媒、フォトレジスト樹脂、および光酸発生剤を含み得る。フォトレジスト樹脂は、任意のポジ型フォトレジスト樹脂であっても任意のネガ型フォトレジスト樹脂であってもよい。代表的なフォトレジスト樹脂としては、アクリレート、ノボラック樹脂、ポリ（メチルメタクリレート）、およびポリ（オレフィンスルホン）が挙げられる。他のフォトレジスト樹脂を使用してもよい。光酸発生剤は電磁放射に曝露されると、酸カチオンおよび酸アニオンなどの荷電種を生成する。光酸発生剤は分極種も生成し得る。光酸発生剤は樹脂に電磁放射への感受性を与える。代表的な光酸発生剤としては、例えばスルホン化塩、スルホン化エステル、スルホニルオキシケトンなどの、スルホン酸塩化合物が挙げられる。他の好適な光酸発生剤としては、アリールジアゾニウム塩、ハロニウム塩、芳香族スルホニウム塩、およびスルホキソニウム塩、またはセレニウム塩などの、オニウム塩が含まれる。他の代表的な光酸発生剤としては、ニトロベンジルエステル、ｓ－トリアジン誘導体、イオン性ヨードニウムスルホネート、ペルフルオロアルカンスルホネート、アリールトリフラートならびにその誘導体および類似体、ピロガロール誘導体、ならびにアルキルジスルホンが挙げられる。他の光酸発生剤も使用され得る。図５Ａに示されている実施形態のような特定の実施形態では、レジスト層４０４はレーザ感応性レジストである。
【0029】
レジスト層４０４の形成後、表面にレジスト層４０４が形成された基板３０２は、図４Ｂおよび図５Ｂに描かれているレジスト層４０４をパターニングするために、電磁放射に曝露される。図４Ｂで示されている実施形態では、表面にレジスト層４０４が形成された基板３０２は、紫外（ＵＶ）域の電磁放射線に曝露される。レジスト層４０４の一部はＵＶ放射に選択的に曝露され、またレジスト層４０４の一部はＵＶ放射に選択的に曝露されない。ＵＶ放射に暴露されると、レジスト層４０４の選択的に曝露された部分は構造的に弱くなり（ハッチングで図示）、一方で選択的に曝露されていない部分はその構造的完全性を維持する。特定の実施形態では、ＵＶ放射曝露前に、感光性レジスト層４０４上にまたは感光性レジスト層４０４と隣り合って、所望のパターンを有するマスク４１２が形成される。他の実施形態では、マスク４１２は、レジスト層４０４とＵＶ放射源との間に位置付けられるレチクルである。マスク４１２は、レジスト層４０４にＵＶ放射の所望のパターンを転写するように構成されている。マスク４１２は、ＰＴＦＥ、ＰＶＤＦ、ＦＥＰ、ポリイミドなどを含むがこれらに限定されない、任意の好適な高分子材料で形成される。
【0030】
図５Ｂで示されている実施形態では、表面にレーザ感応性レジスト層４０４が形成されている基板３０２は、ＵＶ放射源の代わりにレーザ源３０７によって生成された電磁放射に曝露される。この場合、パターニングは、マスクを使用することなく、ターゲットを絞ったレーザアブレーションによって達成される。レーザ源３０７は、レジスト層４０４のパターニングに適した任意の種類のレーザであり得る。いくつかの例では、レーザ源３０７はフェムト秒グリーンレーザである。他の例では、レーザ源３０７はフェムト秒ＵＶレーザである。レーザ源３０７は、レジスト層４０４をパターニングするための、連続またはパルスレーザビーム３１０を生成する。例えば、レーザ源３０７は、１００ｋＨｚ～１２００ｋＨｚ、例えば約２００ｋＨｚ～約１０００ｋＨｚの周波数を有するパルスレーザビーム３１０を生成し得る。レーザ源３０７は一般に、レジスト層４０４に任意の所望のパターンを形成するように構成されている。動作時の電磁放射にはレーザビームの代わりに電子ビームまたはイオンビームが代替として含まれ得ることが、更に企図される。
【0031】
レジスト層４０４は、レジスト層４０４のパターニング後に、例えば、ネガ型フォトレジストを電磁放射に曝露してレジスト中の材料を架橋させた後で、好適な硬度を有する、任意の材料で形成され得る。一般に、レジスト層４０４は、レジスト層４０４のパターニング（例えば、堆積、露光、現像）後に、１つまたは複数の望ましい機械的特性を有する必要がある。特定の実施形態では、レジスト層４０４は、パターニング後に４０～９０、例えば６０～７０のショアＡスケール硬度値を有する材料で形成される。例えば、レジスト層４０４は、パターニング後に約６５のショアＡスケール硬度値を有する材料で形成される。特定の実施形態では、レジスト層４０４は、パターニング後に約０．５ＭＰａ～約１０ＭＰａ、例えば約１ＭＰａ～約８ＭＰａの引張強度を有する材料で形成される。例えば、レジスト層４０４は、パターニング後に約７ＭＰａの引張強度を有する材料で形成され得る。特定の実施形態では、レジスト層４０４はポリジメチルシロキサン材料で形成される。他の実施形態では、レジスト層４０４は、ポリビニルアルコール、２－エチル－２－（ヒドロキシメチル）－１，３－プロパンジオールを有するトリエステル、などで形成される。
【0032】
レジスト層４０４のパターニングに続いて、表面にレジスト層４０４が形成された基板３０２は、図４Ｃおよび図５Ｃに描かれているように、基板３０２に所望のパターンを形成するためにマイクロブラストされる。マイクロブラストプロセス中、高圧キャリアガスの使用によって粉末粒子３０９の流れが基板３０２に向かって推進されて、基板３０２の露出部分および／またはその表面に形成された層が離脱する。マイクロブラストプロセスは任意の好適な基板研磨システムを用いて実行される。
【0033】
マイクロブラストプロセスは、粉末粒子３０９の材料特性、基板３０２の露出表面に衝突する粉末粒子の運動量、および基板３０２の材料特性と、適用可能である場合はレジスト層４０４の選択的に露出した部分と、によって決定される。所望の基板パターニング特徴を達成するために、粉末粒子３０９の種類およびサイズ、研磨システムのアプリケータノズルのサイズおよび基板３０２までの距離、粉末粒子３０９を推進するために利用されるキャリアガスの速度および流量と相関のある圧力、ならびに流体流中の粉末粒子３０９の密度に関して、調整が行われる。例えば、所望の固定マイクロブラストデバイスのノズル開口部サイズに対する、粉末粒子３０９を基板３０２に向かって推進するために使用されるキャリアガスの所望の流体圧力は、基板３０２および粉末粒子３０９の材料に基づいて決定される。特定の実施形態では、基板３０２をマイクロブラストするために利用される流体圧力は約５０ｐｓｉ～約１５０ｐｓｉ、例えば約７５ｐｓｉ～約１２５ｐｓｉの範囲であり、これにより毎秒約３００～約１０００メートル（ｍ／ｓ）のキャリアガスおよび粒子の速度、ならびに／または毎秒約０．００１～約０．００２立方メートル（ｍ３／ｓ）の流量が達成される。例えば、マイクロブラスト中に粉末粒子３０９を推進するために利用される不活性ガス（例えば窒素（Ｎ２）、ＣＤＡ、アルゴン）の流体圧力は、約２３５０ｍ／ｓのキャリアガスおよび粒子の速度を達成するためには、約９５ｐｓｉである。特定の実施形態では、基板３０２をマイクロブラストするために利用されるアプリケータノズルは、約０．１～約２．５ミリメートル（ｍｍ）の内径を有し、これが基板３０２から約１ｍｍ～約５ｍｍ、例えば約２ｍｍ～約４ｍｍの距離に配設される。例えば、アプリケータノズルはマイクロブラスト中、基板３０２から約３ｍｍの距離に配設される。
【0034】
一般に、マイクロブラストプロセスは、基板３０２および／またはその表面に形成された任意の層との接触時に粒子が付着するのを防止するための、十分な硬度および高い融点を有する、粉末粒子３０９を用いて実行される。例えば、マイクロブラストプロセスは、セラミック材料で形成された粉末粒子３０９を利用して実行される。特定の実施形態では、マイクロブラストプロセスで利用される粉末粒子３０９は、酸化アルミニウム（Ａｌ２Ｏ３）で形成される。別の実施形態では、粉末粒子３０９は炭化ケイ素（ＳｉＣ）で形成される。粉末粒子３０９に適した他の材料も企図される。粉末粒子３０９はのサイズは一般に、直径約１５μｍ～約６０μｍ、例えば直径約２０μｍ～約４０μｍの範囲にわたる。例えば、粉末粒子３０９は直径約２７．５μｍの平均粒子サイズである。別の例では、粉末粒子３０９は直径約２３μｍの平均粒子サイズを有する。
【0035】
図４Ｃおよび図５Ｃに描かれている工程２２０におけるマイクロブラストプロセスの有効性は、レジスト層４０４の材料特性に更に依存する。ショアＡスケール硬度が高過ぎる材料を利用すると、レジスト層４０４の側壁同士の間で粉末粒子３０９の望まれない跳ね返りが発生する場合があり、この結果、粉末粒子３０９が基板３０２に衝突する速度が低下し、最終的には基板３０２の露出領域を侵食するかまたは離脱させる粉末粒子３０９の有効性が低下する。逆に、ショアＡスケール硬度が低すぎる材料を利用すると、レジスト層４０４への粉末粒子３０９の望まれない付着が生じる場合がある。上記したように、レジスト層４０４の材料には、約４０～約９０のショアＡスケール硬度値が利用されることが企図される。
【0036】
図４Ｃに描かれている実施形態のような、レジスト層４０４がフォトレジストである実施形態では、基板３０２はマイクロブラストプロセスの開始時にはまだ露光していない。このように、粉末粒子３０９はまずフォトレジストの表面に衝突し、このことにより、フォトレジストのＵＶ露光されて構造的に弱くなった部分の材料が離脱して除去される。粉末粒子３０９は最終的に、脆いＵＶ露光部分を貫通し除去してレジスト層４０４に空隙を形成し、その結果、基板３０２の所望の領域が露出されるが、他の領域はフォトレジストのＵＶ未露光部分によってシールドされたままである。マイクロブラストはその後、粉末粒子３０９によって基板３０２の露出領域から所望の量または深さの材料が離脱し除去されるまで継続され、この結果、基板３０２に所望のパターンが形成される。図５Ｃに描かれている実施形態のように、レジスト層４０４がレーザアブレーションによってパターニングされる実施形態では、マイクロブラストプロセスの前にレジスト層４０４の空隙を通して、基板３０２の所望の領域が既に露出している。この場合、マイクロブラスト中のレジスト層４０４の除去は最小限であるか全く行われないことが企図されている。
【0037】
工程２２０における基板３０２に特徴部を形成するための上記したプロセスでは、基板３０２の表面にチッピングおよびクラックなどの望まれない機械的欠陥が生じる場合がある。したがって、基板３０２に所望の特徴部を形成するための工程２２０を実行した後で、基板３０２は工程２３０において、基板３０２の表面を平滑化し望まれないデブリを除去するための第２のダメージ除去および洗浄プロセスにかけられ、続いて、キャリアプレート４０６からのレジスト層４０４の剥離および基板３０２の任意選択的な脱結合が行われる。図４Ｄ～図４Ｆおよび図５Ｄ～図５Ｆは、本明細書に記載の実施形態に係る第２のダメージ除去、洗浄、レジスト剥離、および基板剥離のプロセスの様々な段階における、基板３０２の断面図を示す。したがって、次に工程２３０について、図４Ｄ～図４Ｆおよび図５Ｄ～図５Ｆを参照して、より詳細に説明する。
【0038】
工程２３０における第２のダメージ除去プロセスは、工程２１０における第１のダメージ除去プロセスと実質的に同様であり、基板３０２をエッチングプロセスにかけ、続いてリンスおよび乾燥を行うことを含む。エッチングプロセスは、基板３０２の表面、特にマイクロブラストプロセスにかけられた表面を平滑化するために予め定められた継続時間の間、進行する。別の態様では、エッチングプロセスは、マイクロブラストプロセスから残った望まれないデブリを除去するために利用される。基板３０２に付着した残りの粉末粒子はエッチングプロセス中に除去され得る。図４Ｄおよび図５Ｄは、デブリの除去および表面平滑化の後の基板３０２を示す。
【0039】
特定の実施形態では、エッチングプロセスは、レジスト層４０４の材料よりも基板表面を優先的にエッチングするバッファードエッチングプロセスを利用する、湿式エッチングプロセスである。例えば、バッファードエッチングプロセスはポリビニルアルコールに対して選択的である。他の実施形態では、エッチングプロセスは、水性エッチングプロセスを利用した湿式エッチングプロセスである。湿式エッチングプロセスには、任意の好適な湿式エッチャントまたは湿式エッチャントの組合せが使用され得る。特定の実施形態では、基板３０２は、エッチングのためにＨＦエッチング水溶液に浸漬される。別の実施形態では、基板３０２は、エッチングのためにＫＯＨエッチング水溶液に浸漬される。エッチング溶液はエッチングプロセス中に約４０℃～約８０℃、例えば約５０℃～約７０℃の温度まで更に加熱され得る。例えば、エッチング溶液は約６０℃の温度まで加熱される。エッチングプロセスは等方性であっても異方性であってもよい。更に他の実施形態では、工程２３０におけるエッチングプロセスはドライエッチングプロセスである。ドライエッチングプロセスの一例としては、プラズマベースのドライエッチングプロセスが挙げられる。
【0040】
デブリが除去され基板表面が平滑化された後で、基板３０２はレジスト剥離プロセスにかけられる。剥離プロセスは、図４Ｅおよび図５Ｅに描かれているように、基板３０２からレジスト層４０４を脱結合するために利用される。特定の実施形態では、レジスト接着層４０９を溶解／可溶化することによって基板３０２からレジスト層４０４を剥離するために、湿式プロセスが使用される。レジスト接着層４０９を剥離させるための他の種類のエッチングプロセスも企図される。特定の実施形態では、機械的圧延プロセスを使用して、基板３０２からレジスト層４０４またはレジスト接着層４０９を物理的に剥がし取る。特定の実施形態では、アッシングプロセスを使用して、例えば酸素プラズマ支援プロセスを使用することで、基板３０２からレジスト層４０４を除去する。
【0041】
レジスト剥離プロセスの後で、基板３０２は、図４Ｆおよび図５Ｆに描かれているように、任意選択的なキャリア脱結合プロセスにかけられる。キャリア剥離プロセスの利用は、基板３０２がキャリアプレート４０６に結合されているかどうか、および基板３０２とキャリアプレート４０６を接合するために利用される結合材料のタイプによる。上記されておりかつ図４Ａ～図４Ｆおよび図５Ａ～図５Ｆに描かれているように、基板３０２が約２００μｍ未満の厚さを有する実施形態では、基板３０２は、工程２２０における特徴部の形成中の機械的支持のために、キャリアプレート４０６に結合される。基板３０２は接着層４０８を介してキャリアプレート４０６に結合される。したがって、マイクロブラストならびにそれに続く基板エッチングおよびレジスト剥離の後で、キャリアプレート４０６に接合された基板３０２は、接着層４０８を剥離させることによって基板３０２をキャリアプレート４０６から剥離させる、キャリア剥離プロセスにかけられる。
【0042】
特定の実施形態では、接着層４０８は、基板３０２をベークプロセスにかけることによって剥離される。基板３０２は約５０℃～約３００℃の温度、例えば約１００℃～約２５０℃の温度に曝される。例えば、基板３０２は、接着層４０８を剥離させるために、約１５０℃～約２００℃の温度、例えば約１６０℃の温度に、所望の時間の間曝露される。他の実施形態では、接着層４０８は、基板３０２をＵＶ放射曝露することによって剥離される。
【0043】
図４Ｆおよび図５Ｆは、工程２１０～２３０の完了後の基板３０２を示す。図４Ｆおよび図５Ｆの基板３０２の断面図には、この基板を貫通して形成されかつ側方がいずれも２つのビア３０３によって取り囲まれている、単一のキャビティ３０５が描かれている。図８には、図４Ａ～図４Ｆおよび図５Ａ～図５Ｆを参照して説明した工程の完了時の、基板３０２の概略上面図が描かれているが、これについては以下で更に詳細に説明する。
【0044】
図６Ａ～図６Ｅは、上記したものと同様の工程２２０および２３０の代替のシークエンス中の、基板３０２の概略断面図を示す。工程２２０および２３０に関して描かれている代替のシークエンスには、ただ１つの表面とは対照的に、基板３０２を両側の２つの主要な表面上でパターニングすることが含まれ、この結果、基板３０２の構造化中の効率の向上が可能になる。図６Ａ～図６Ｅに描かれている実施形態は、図４Ａ～図４Ｆおよび図５Ａ～図５Ｆを参照して説明したプロセスの実質的に全てを含む。例えば、図６Ａは図４Ａおよび図５Ａに対応しており、図６Ｂは図４Ｂおよび図５Ｂに対応しており、図６Ｃは図４Ｃおよび図５Ｃに対応しており、図６Ｄは図４Ｄおよび図５Ｄに対応しており、図６Ｅは図４Ｆおよび図５Ｆに対応している。しかしながら、これまでの実施形態とは異なり、図６Ａ～図６Ｅに描かれている工程２２０の実施形態は、単一の表面上に形成された１つのレジスト層４０４とは対照的に、両側の主要な表面６０６、６０８上に２つのレジスト層４０４が形成されている、基板３０２を含む。したがって、工程２１０～２３０の間に実行されるプロセスは、各工程中に基板の両側で同じ時間に（すなわち同時に）または次々に（すなわち連続的に）実行される必要がある。図６Ａ～図６Ｅはビア３０３の形成のみを図示しているが、本明細書に記載するプロセスはキャビティ３０５の、またはキャビティ３０５およびビア３０３の形成にも使用することができる。
【0045】
これに応じて、表面６０８を含む側など基板３０２の一方側のレジスト層４０４を電磁放射線に曝露してパターニングした後で、図６Ｂに描かれているように、反対側の表面６０６上のレジスト層４０４も電磁放射に曝露されてパターニングされるように、基板３０２を任意選択的に反転させてもよい。同様に、基板３０２の表面６０８にマイクロブラストプロセスを実行した後で、図６Ｃに描かれているように、反対側の表面６０６に対してマイクロブラストが行われ得るように、基板３０２を任意選択的に反転させてもよい。その後、基板３０２は、図６Ｄ～図６Ｅに描かれているように、第２のダメージ除去および洗浄プロセスおよびレジスト剥離プロセスにかけられる。基板３０２の両側の主要な表面６０６、６０８上の２つのレジスト層４０４を利用し、両方の表面６０６および６０８に対してマイクロブラストプロセスを実行することによって、マイクロブラストプロセスによってそこに形成される特徴部の起こり得る先細りを低減または排除することができ、基板３０２を構造化するために使用されるプロセスの効率を高めることができる。
【0046】
図７Ａ～図７Ｄは、直接レーザアブレーションによって基板３０２に所望のパターンが形成される、工程２２０および２３０の別の代替のシークエンス中の、基板３０２の概略断面図を示す。図７Ａに描かれているように、ソーラー基板または更には半導体ウエハなどである基板３０２は、レーザアブレーションシステム（図示せず）のスタンド７０６上に配置される。スタンド７０６は、レーザアブレーション中に基板３０２に機械的支持を提供するための、平坦なまたはテクスチャ加工された（例えば構造化された）、任意の好適な剛性表面であり得る。いくつかの実施形態では、スタンド７０６は、基板３０２をスタンド７０６に静電チャックするための静電チャックを含む。いくつかの実施形態では、スタンド７０６は、基板３０２をスタンド７０６に真空チャックするための真空チャックを含む。基板３０２をスタンド７０６上に配置した後で、図７Ｂに描かれているレーザアブレーションによって、基板３０２に所望のパターンが形成される。
【0047】
レーザアブレーションシステムは、基板３０２をパターニングするための任意の好適な種類のレーザ源３０７を含み得る。いくつかの例では、レーザ源３０７は赤外（ＩＲ）レーザである。いくつかの例では、レーザ源３０７はピコ秒ＵＶレーザである。他の例では、レーザ源３０７はフェムト秒ＵＶレーザである。更に他の例では、レーザ源３０７はフェムト秒グリーンレーザである。レーザ源３０７は、基板３０２をパターニングするための、連続またはパルスレーザビーム３１０を生成する。例えば、レーザ源３０７は、５ｋＨｚ～５００ｋＨｚ、例えば１０ｋＨｚ～約２００ｋＨｚの周波数を有するパルスレーザビーム３１０を生成し得る。一例では、レーザ源３０７は、約２００ｎｍ～約１２００ｎｍの波長で、約１０ｎｓ～約５０００ｎｓのパルス持続時間で、約１０ワット～約１００ワットの出力で、パルスレーザビームを供給するように構成されている。レーザ源３０７は基板３０２に、キャビティ３０５およびビア３０３を含む、任意の所望のパターンおよび特徴部を形成するように構成されている。
【0048】
マイクロブラストと同様に、基板３０２を直接レーザパターニングするプロセスでは、基板３０２の表面にチッピングおよびクラックを含む望まれない機械的欠陥が生じる場合がある。この場合、直接レーザパターニングによって基板３０２に所望の特徴部を形成した後で、基板３０２は、上記した実施形態と実質的に同様の、第２のダメージ除去および洗浄プロセスにかけられる。図７Ｃ～図７Ｄは、第２のダメージ除去および洗浄プロセスを実行する前および実行した後の、構造化された基板３０２を示しており、このプロセスの結果、１つのキャビティ３０５および４つのビア３０３が形成された平滑化された基板３０２が得られる。
【0049】
ここで再び図２および図３Ｄを参照すると、工程２３０で基板３０２の機械的欠陥を除去した後で、特定の実施形態では、工程２４０において、基板３０２を、その所望の表面上に絶縁酸化物の膜（すなわち層）３１４を成長または堆積させるための、酸化プロセスにかけることができる。例えば、酸化物膜３１４は、これが基板３０２を取り囲むように、基板３０２の全ての表面上に形成され得る。絶縁酸化物膜３１４は基板３０２上のパッシベーション層として機能し、腐食および他の形態のダメージに対する外側の保護バリアを提供する。特定の実施形態では、酸化プロセスは熱酸化プロセスである。熱酸化プロセスは約８００℃～約１２００℃、例えば約８５０℃～約１１５０℃の温度で実行される。例えば、熱酸化プロセスは約９００℃～約１１００℃の温度、例えば約９５０℃～約１０５０℃の温度で実行される。特定の実施形態では、熱酸化プロセスは、酸化剤として水蒸気を利用する湿式酸化プロセスである。特定の実施形態では、熱酸化プロセスは、酸化剤として分子状酸素を利用する乾式プロセスである。工程２４０において、基板３０２を、その表面に酸化物膜３１４を形成するために、任意の好適な酸化プロセスにかけることのできることが企図される。酸化物層３１４は一般に、約１００ｎｍ～約３μｍ、例えば約２００ｎｍ～約２．５μｍの厚さを有する。例えば、酸化物膜３１４は約３００ｎｍ～約２μｍ、例えば約１．５μｍの厚さを有する。
【0050】
特定の実施形態では、基板３０２は、工程２４０において、その１つまたは複数の表面に金属クラッド層３１６を形成するための、金属化プロセスにかけられる。特定の実施形態では、金属クラッド層３１６は、金属クラッド層３１６が基板３０２を実質的に取り囲むように、基板３０２の実質的に全ての外側表面上に形成される。金属クラッド層３１６は基準層（例えば、接地層または電圧供給層）として機能するもので、基板３０２上に配設されて、後で形成される相互接続部を電磁干渉から保護するとともに、基板３０２を形成するために使用される半導体材料（Ｓｉ）からの電気信号を遮蔽する。特定の実施形態では、金属クラッド層３１６は、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む、導電性金属層を含む。特定の実施形態では、金属クラッド層３１６は、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む合金または純金属を含む、金属層を含む。金属クラッド層３１６は一般に、約５０ｎｍ～約１０μｍ、例えば約１００ｎｍ～約５μｍの厚さを有する。
【0051】
特定の例では、金属クラッド層３１６の少なくとも一部は、基板３０２（例えば、ｎ－Ｓｉ基板またはｐ－Ｓｉ基板）の表面上に直接置換メッキまたは置換メッキによって形成された、堆積ニッケル（Ｎｉ）層を含む。例えば、基板３０２は、０．５ＭのＮｉＳＯ４およびＮＨ４ＯＨを含む組成を有する、温度が約６０℃～約９５℃、ｐＨが約１１のニッケル置換メッキ浴に、約２～約４分の期間の間かけられる。シリコン基板３０２をニッケルイオンを添加した水性電解液に還元剤非存在下で曝露すると、基板３０２の表面で局所的な酸化／還元反応が起こり、この結果その表面に金属ニッケルがメッキされる。この場合、ニッケル置換メッキによって、基板４００のシリコン材料上に安定した溶液を利用して純粋な薄いニッケル層を選択的に形成することが可能になる。また更に、このプロセスは自己制限的であり、したがって、基板３０２の全ての表面がメッキされると（例えば、表面にニッケルを形成できるシリコンがなくなってしまうと）、反応は停止する。特定の実施形態では、ニッケル金属クラッド層３１６は、追加の金属層のメッキのための、例えば、無電解メッキ法および／または電解メッキ法によるニッケルまたは銅のメッキのための、シード層として利用され得る。更なる実施形態では、基板３０２は、基板３０２へのニッケル金属クラッド層３１６の接着を促進するために、ニッケル置換メッキ浴の前に、ＳＣ－１前洗浄溶液およびＨＦ酸化物エッチング溶液に曝される。
【0052】
その後のパッケージング工程において、金属クラッド層３１６は、得られる半導体デバイスパッケージ内に形成される、金属クラッド層３１６を共通グランドに接続するための１つまたは複数の接続点、例えば相互接続部に結合され得る。例えば、金属クラッド層３１６をグランドに接続するために、得られる半導体デバイスパッケージの片側または両側に相互接続部が形成され得る。別法として、金属クラッド層３１６は、電源電圧などの基準電圧に接続されてもよい。
【0053】
図８は、一実施形態に係る例示的な構造化された基板３０２の概略上面図を示す。基板３０２は、図２、図３Ａ～図３Ｄ、図４Ａ～図４Ｆ、図５Ａ～図５Ｆ、図６Ａ～図６Ｅ、および図７Ａ～図７Ｄを参照して上記したように、工程２１０～２４０の間に構造化され得る。基板３０２は２つの四辺形キャビティ３０５を有するものとして図示されており、各キャビティ３０５は複数のビア３０３によって取り囲まれている。特定の実施形態では、各キャビティ３０５は、四辺形キャビティ３０５の各エッジ３０６ａ～ｄに沿って配置された、ビア３０３の２つの列８０１、８０２によって取り囲まれている。各列８０１、８０２には１０個のビア３０３が描かれているが、任意の所望の数のビア３０３が一列に形成され得ることが企図される。更に、工程２２０中基板３０２に、任意の所望の数および配置のキャビティ３０５およびビア３０３を形成することができる。例えば、基板３０２には、２つよりも多いかまたは少ないキャビティ３０５が形成されてもよい。別の例では、基板３０２には、キャビティ３０５の各エッジ３０６ａ～ｄに沿って、２列よりも多いかまたは少ないビア３０３が形成されてもよい。別の例では、基板３０２はビア３０３の列を２列以上有してもよく、その場合各列のビア３０３は別の列のビア３０３と互い違い（千鳥配置）になり、一列にならない。
【0054】
特定の実施形態では、キャビティ３０５およびビア３０３は基板３０２の厚さに等しい深さを有し、この結果、基板３０２の両側の表面に（例えば、基板３０２の厚さを貫通して）穴が形成される。例えば、基板３０２に形成されたキャビティ３０５およびビア３０３は、基板３０２の厚さに応じて、約５０μｍ～約１ｍｍ、例えば約１００μｍ～約２００μｍ、例えば約１１０μｍ～約１９０μｍの深さを有し得る。他の実施形態では、キャビティ３０５および／またはビア３０３は、基板３０２の厚さに等しいかまたはそれよりも小さい深さを有してもよく、この結果、基板３０２の一方の表面（例えば側）にのみ穴が形成される。
【0055】
特定の実施形態では、各キャビティ３０５は、パッケージ製造中にそこに埋め込まれる１つまたは複数の半導体ダイ１０２６（図１０Ｂに示す）のサイズに応じて、約３ｍｍ～約５０ｍｍ、例えば約８ｍｍ～約１２ｍｍ、例えば約９ｍｍ～約１１ｍｍの範囲の横方向寸法を有する（以下で更に詳細に説明する）。半導体ダイは一般に、１個の半導体材料などの基板材料上におよび／またはそのような基板材料内に形成される、複数の集積電子回路を含む。特定の実施形態では、キャビティ３０５は、その中に埋め込まれるダイ１０２６の横方向寸法と実質的に同様の横方向寸法を有するようなサイズである。例えば、各キャビティ３０５は、ダイ１０２６の横方向寸法を約１５０μｍ未満、例えば約１２０μｍ未満、例えば約１００μｍ未満だけ上回る横方向寸法を有して形成される。キャビティ３０５およびそこに埋め込まれるダイ１０２６のサイズのばらつきを小さくすることで、その後使用される隙間充填材の量が低減される。
【0056】
特定の実施形態では、各ビア３０３は、約５０μｍ～約２００μｍ、例えば約６０μｍ～約１３０μｍ、例えば約８０μｍ～約１１０μｍの範囲の直径を有する。列８０１中のビア３０３の中心と列８０２中の隣り合うビア３０３の中心との間の最小ピッチ８０７は、約７０μｍ～約２００μｍ、例えば約８５μｍ～約１６０μｍ、例えば、約１００μｍ～約１４０μｍである。図８を参照して実施形態について説明するが、工程２１０～２４０、ならびに図２、図３Ａ～図３Ｂ、図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｃ、および図７Ａ～図７Ｂを参照して上記した基板構造化プロセスを利用して、基板３０２に任意の所望の深さ、横方向寸法、および形態を有するパターニングされた特徴部を形成することができる。
【0057】
基板３０２の構造化後、基板３０２をフレームとして利用することによって、基板３０２の周囲に１つまたは複数のパッケージが形成される。図９および図１１はそれぞれ、最終的なパッケージ形成の前に基板３０２の周囲に中間埋め込みダイアセンブリ１００２を製造するための、代表的な方法９００および１１００のフロー図を示す。図１０Ａ～図１０Ｋは、図９に描かれた方法９００の様々な段階における基板３０２の断面図を概略的に示し、図１２Ａ～図１２Ｇは、図１１に描かれている方法１１００の様々な段階における基板３０２の断面図を概略的に示す。明確にするために、図９および図１０Ａ～図１０Ｋは本明細書では一緒に説明され、また図１１および図１２Ａ～図１２Ｇは本明細書では一緒に説明される。
【0058】
一般に、方法９００は工程９０２および図１０Ａから始まり、その場合、この時点で所望の特徴部が形成されている基板３０２の第１の側１０７５（例えば、酸化物層または金属クラッド層が表面に形成され得る表面６０６）が、第１の絶縁膜１０１６ａ上に配置される。特定の実施形態では、第１の絶縁膜１０１６ａは、ポリマーベースの誘電体材料で形成された１つまたは複数の層を含む。例えば、第１の絶縁膜１０１６ａは、流動可能なビルドアップ材料で形成された１つまたは複数の層を含む。図１０Ａに描かれている実施形態では、第１の絶縁膜１０１６ａは流動可能層１０１８ａを含む。流動可能層１０１８ａは、シリカ（ＳｉＯ２）粒子を充填した（例えば含有する）エポキシ樹脂などの、セラミックフィラー含有エポキシ樹脂で形成され得る。絶縁膜１０１６ａの流動可能層１０１８ａおよび他の層を形成するために利用され得るセラミックフィラーまたは粒子の他の例としては、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ３Ｎ４）、Ｓｒ２Ｃｅ２Ｔｉ５Ｏ１６、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、ウォラストナイト（ＣａＳｉＯ３）、酸化ベリリウム（ＢｅＯ）、二酸化セリウム（ＣｅＯ２）、窒化ホウ素（ＢＮ）、酸化カルシウム銅チタン（ＣａＣｕ３Ｔｉ４Ｏ１２）、酸化マグネシウム（ＭｇＯ）、二酸化チタン（ＴｉＯ２）、酸化亜鉛（ＺｎＯ）などが挙げられる。いくつかの例では、流動可能層１０１８ａを形成するために利用されるセラミックフィラーは、約４０ｎｍ～約１．５μｍ、例えば約８０ｎｍ～約１μｍの範囲のサイズの粒子を有する。例えば、流動可能層１０１８ａを形成するために利用されるセラミックフィラーは、約２００ｎｍ～約８００ｎｍ、例えば約３００ｎｍ～約６００ｎｍの範囲のサイズの粒子を有する。いくつかの実施形態では、流動可能層１０１８ａを形成するために利用されるセラミックフィラーは、所望の特徴部（例えば、ビア、キャビティ、またはアセンブリ貫通ビア）の幅または直径の約２５％未満、例えば所望の特徴部の幅または直径の約１５％未満のサイズを有する粒子を含む。
【0059】
流動可能層１０１８ａは、典型的には約６０μｍ未満、例えば、約５μｍ～約５０μｍの厚さを有する。例えば、流動可能層１０１８ａは約１０μｍ～約２５μｍの厚さを有する。特定の実施形態では、絶縁膜１０１６ａは１つまたは複数の支持層を更に含む。例えば、絶縁膜１０１６ａは、ポリエチレンテレフタレート（ＰＥＴ）または類似の軽量プラスチックの支持層１０２２ａを含む。ただし、絶縁膜１０１６ａには、層と絶縁材料の任意の好適な組合せが企図される。いくつかの実施形態では、絶縁膜１０１６ａは全体で約１２０μｍ未満の厚さ、例えば約９０μｍ未満の厚さを有する。
【0060】
基板３０２は、その第１の側１０７５で絶縁膜１０１６ａに、詳細には絶縁膜１０１６ａの流動可能層１０１８ａに接合されており、更に、後の処理工程中の機械的支持のためのキャリア１０２４上に、任意選択的に配置され得る。キャリアは機械的および熱的に安定な任意の好適な材料で形成される。例えば、キャリア１０２４はポリテトラフルオロエチレン（ＰＴＦＥ）で形成される。別の例では、キャリア１０２４はＰＥＴで形成される。
【0061】
工程９０４において、図１０Ｂに描かれているように、１つまたは複数の半導体ダイ１０２６が基板３０２に形成されたキャビティ３０５内に配置され、半導体ダイ１０２６はこの時点で、片側で絶縁膜１０１６ａに固着されるようになっている（図１０Ｂには単一の半導体ダイ１０２６が描かれている）。特定の実施形態では、ダイ１０２６は、その活性表面１０２８上に集積回路が形成されている多目的ダイである。ダイ１０２６はキャビティ３０５内に配置され、キャビティ３０５を通して露出する絶縁膜１０１６ａの表面上に位置付けられる。特定の実施形態では、ダイ１０２６は、絶縁膜１０１６ａ上に配設または形成された接着層（図示せず）上に配置される。
【0062】
キャビティ３０５内にダイ１０２６を配置した後で、工程９０６および図１０Ｃにおいて、基板３０２の第２の側１０７７（例えば表面６０８）の上に第１の保護膜１０６０が配置される。保護膜１０６０は、第１の絶縁膜１０１６ａとは反対側にある基板３０２の第２の側１０７７に、キャビティ３０５内に配設されたダイ１０２６の活性表面１０２８に接触してこれを覆うように接合される。特定の実施形態では、保護膜１０６０は、支持層１０２２ａの材料と同様の材料で形成される。例えば、保護膜１０６０は二軸ＰＥＴなどのＰＥＴで形成される。ただし保護膜１０６０は任意の好適な保護材料で形成されてもよい。いくつかの実施形態では、保護膜１０６０は約５０μｍ～約１５０μｍの厚さを有する。
【0063】
この時点で第１の側１０７５の絶縁膜１０１６ａおよび第２の側１０７７の保護膜１０６０に固着されており、更にその中にダイ１０２６が配置されている、基板３０２は、工程９０８において積層プロセスにかけられる。積層プロセス中基板３０２は高温に曝され、このことによって絶縁膜１０１６ａの流動可能層１０１８ａが軟化し、絶縁膜１０１６ａと保護膜１０６０との間の開いた空隙または容積内へと、例えば、ビア３０３およびキャビティ３０５の内壁とダイ１０２６との間の間隙１０５１内へと流れ込む。これを受けて、半導体ダイ１０２６は、図１０Ｄに描かれているように、絶縁膜１０１６ａおよび基板３０２の材料内に、少なくとも部分的に埋め込まれた状態になる。
【0064】
特定の実施形態では、積層プロセスは、オートクレーブまたは他の好適なデバイス内で実行され得る、真空積層プロセスである。特定の実施形態では、積層プロセスはホットプレスプロセスを用いて実行される。特定の実施形態では、積層プロセスは、約８０℃～約１４０℃の温度で、約５秒～約１．５分、例えば約３０秒～約１分の期間の間、実行される。いくつかの実施形態では、積層プロセスは、基板３０２および絶縁膜１０１６ａに、約５秒～約１．５分の期間の間、約８０℃～約１４０℃の温度を適用しながら、約１ｐｓｉｇ～約５０ｐｓｉｇの圧力を加えることを含む。例えば、積層プロセスは、約１０秒～約１分の期間の間、約５ｐｓｉｇ～約４０ｐｓｉｇの圧力で、約１００℃～約１２０℃の温度で実行される。例えば、積層プロセスは、約１１０℃の温度で約２０秒の期間の間実行される。
【0065】
工程９１０において、保護膜１０６０が除去され、流動可能層１０１８ａの積層された絶縁材料がこの時点で基板３０２および１つまたは複数のダイ１０２６を少なくとも部分的に取り囲んでいる、基板３０２が、第２の保護膜１０６２上に配置される。図１０Ｅに描かれているように、第２の保護膜１０６２は、第２の保護膜１０６２が絶縁膜１０１６ａの支持層１０２２ａに当接して（例えば隣り合って）配設されるように、基板３０２の第１の側１０７５に接合される。いくつかの実施形態では、この時点で保護膜１０６２に接合されている基板３０２は、第１の側１０７５で追加の機械的支持が得られるように、キャリア１０２４上に任意選択的に配置され得る。いくつかの実施形態では、保護膜１０６２は、保護膜１０６２を、この時点で絶縁膜１０１６ａと積層されている基板３０２と接合する前に、キャリア１０２４上に配置される。一般に、保護膜１０６２は、保護膜１０６０と実質的に同様の組成である。例えば、保護膜１０６２は、二軸ＰＥＴなどのＰＥＴで形成され得る。ただし保護膜１０６２は任意の好適な保護材料で形成されてもよい。いくつかの実施形態では、保護膜１０６２は約５０μｍ～約１５０μｍの厚さを有する。
【0066】
基板３０２が第２の保護膜１０６２に結合されると、工程９１２および図１０Ｆにおいて、基板３０２の第２の側１０７７に第１の絶縁膜１０１６ａと実質的に同様の第２の絶縁膜１０１６ｂが配置され、このことにより保護膜１０６０が置き換えられる。特定の実施形態では、第２の絶縁膜１０１６ｂは、基板３０２の第２の側１０７７に、第２の絶縁膜１０１６ｂの流動可能層１０１８ｂがキャビティ３０５内のダイ１０２６の活性表面１０２８に接触しこれを覆うように位置付けられる。特定の実施形態では、基板３０２上に第２の絶縁膜１０１６ｂを配置すると、絶縁膜１０１６ｂと、１つまたは複数のダイ１０２６を部分的に取り囲む流動可能層１０１８ａの既に積層された絶縁材料との間に、１つまたは複数の空隙が形成される場合がある。第２の絶縁膜１０１６ｂは、流動可能なポリマーベースの誘電体材料で形成された１つまたは複数の層を含み得る。図１０Ｆに描かれているように、第２の絶縁膜１０１６ｂは、上記した流動可能層１０１８ａと同様の流動可能層１０１８ｂを含む。第２の絶縁膜１０１６ｂは、ＰＥＴまたは他の軽量プラスチック材料など、支持層１０２２ａと同様の材料で形成された支持層１０２２ｂを更に含み得る。
【0067】
工程９１４において、図１０Ｇに描かれているように、第２の絶縁膜１０１６ｂの上に第３の保護膜１０６４が配置される。一般に、保護膜１０６４は、保護膜１０６０、１０６２と実質的に同様の組成である。例えば、保護膜１０６４は二軸ＰＥＴなどのＰＥＴで形成される。ただし保護膜１０６４は任意の好適な保護材料で形成されてもよい。いくつかの実施形態では、保護膜１０６４は約５０μｍ～約１５０μｍの厚さを有する。
【0068】
この時点で第２の側１０７７の絶縁膜１０１６ｂおよび支持層１０６４に、ならびに第１の側１０７５の保護膜１０６２および任意選択的なキャリア１０２４に固着されている、基板３０２は、工程９１６および図１０Ｈにおいて、第２の積層プロセスにかけられる。工程９０８における積層プロセスと同様に、基板３０２は高温に曝され、このことにより絶縁膜１０１６ｂの流動可能層１０１８ｂが軟化し、絶縁膜１０１６ｂと流動可能層１０１８ａの既に積層された絶縁材料との間のいずれかの開いた空隙または容積内へと流れ込み、この結果、流動可能層１０１８ａの絶縁材料と流動可能層１０１８ｂが一体化する。これを受けて、キャビティ３０５およびビア３０３は絶縁材料で満たされた（例えば、充填された、封止された）状態になり、キャビティ３０５内に先に配置された半導体ダイ１０２６は、流動可能層１０１８ａ、１０１８ｂの絶縁材料内に完全に埋め込まれた状態になる。
【0069】
特定の実施形態では、積層プロセスは、オートクレーブまたは他の好適なデバイス内で実行され得る、真空積層プロセスである。特定の実施形態では、積層プロセスはホットプレスプロセスを用いて実行される。特定の実施形態では、積層プロセスは、約８０℃～約１４０℃の温度で、約１分～約３０分の期間の間実行される。いくつかの実施形態では、積層プロセスは、基板３０２および絶縁膜１０１６ｂに、約１分～約３０分の期間の間、約８０℃～約１４０℃の温度を適用しながら、約１０ｐｓｉｇ～約１５０ｐｓｉｇの圧力を加えることを含む。例えば、積層プロセスは、約２分～１０分の期間の間、約２０ｐｓｉｇ～約１００ｐｓｉｇの圧力で、約１００℃～約１２０℃の温度で実行される。例えば、積層プロセスは約１１０℃の温度で約５分の期間の間実行される。
【0070】
積層後、工程９１８において、基板３０２はキャリア１０２４から取り外され、保護膜１０６２、１０６４が除去されて、積層された埋め込みダイアセンブリ１００２が得られる。図１０Ｉに描かれているように、埋め込みダイアセンブリ１００２は、流動可能層１０１８ａ、１０１８ｂの絶縁誘電体材料で充填されている１つまたは複数のキャビティ３０５および／またはビア３０３が形成されている基板３０２と、キャビティ３０５内の埋め込みダイ１０２６と、を含む。流動可能層１０１８ａ、１０１８ｂの絶縁誘電体材料は、絶縁材料が基板３０２の少なくとも２つの表面または面、例えば２つの主要な表面６０６、６０８を覆い、埋め込み半導体ダイ１０２６の全ての面を覆うように、基板３０２を取り囲む。いくつかの例では、工程９１８において、埋め込みダイアセンブリ１００２から支持層１０２２ａ、１０２２ｂも除去される。一般に、支持層１０２２ａおよび１０２２ｂ、キャリア１０２４、ならびに保護膜１０６２および１０６４は、埋め込みダイアセンブリ１００２から、そこから剥離するなどの任意の好適な機械的プロセスによって除去される。
【0071】
支持層１０２２ａ、１０２２ｂおよび保護膜１０６２、１０６４が除去されると、埋め込みダイアセンブリ１００２は、流動可能層１０１８ａ、１０１８ｂの絶縁誘電体材料を完全に硬化させる（すなわち、化学反応および架橋によって硬質化させる）ための硬化プロセスにかけられ、この結果硬化した絶縁層１０１８が形成される。絶縁層１０１８は、基板３０２およびこれに埋め込まれた半導体ダイ１０２６を、実質的に取り囲んでいる。例えば、絶縁層１０１８は、基板３０２（表面６０６、６０８を含む）の少なくとも側１０７５、１０７７と、図１０Ｉに示すように直方柱形状を有する（つまり、２Ｄ視では４つの表面１０２８および１０２９のみが示されている）半導体ダイ１０２６の各々の、少なくとも６つの面もしくは表面と、に接触するか、またはこれらを封入する。
【0072】
特定の実施形態では、硬化プロセスは、埋め込みダイアセンブリ１００２が完全に硬化するように、高温で実行される。例えば、硬化プロセスは、約１４０℃～約２２０℃の温度で約１５分～約４５分の期間の間、例えば、約１６０℃～約２００℃の温度で約２５分～約３５分の期間の間、実行される。例えば、硬化プロセスは約１８０℃の温度で約３０分の期間の間実行される。更なる実施形態では、工程９１８における硬化プロセスは、周囲（例えば大気）圧力条件で、またはその近傍で実行される。
【0073】
硬化後、工程９２０において、埋め込みダイアセンブリ１００２を貫通して１つまたは複数のアセンブリ貫通ビア１００３が穿孔されて、続く相互接続部形成のための、埋め込みダイアセンブリ１００２の全厚さを貫通するチャネルが形成される。いくつかの実施形態では、埋め込みダイアセンブリ１００２は、アセンブリ貫通ビア１００３および続くコンタクトホール１０３２の形成中に機械的支持が得られるように、キャリア１０２４などのキャリア上に配置され得る。アセンブリ貫通ビア１００３は基板３０２に形成されたビア３０３を貫通して穿孔され、その後絶縁層１０１８で充填される。この結果、アセンブリ貫通ビア１００３は、ビア３０３内に充填された絶縁層１０１８によって円周方向に取り囲まれ得る。絶縁層１０１８のセラミックフィラー含有エポキシ樹脂材料でビア３０３の壁をライニングすることによって、導電性シリコンベース基板３０２と相互接続部１４４４（図１３および図１４Ｅ～図１４Ｈを参照して説明する）との間の容量性結合、ならびにしたがって、完成したパッケージ１６０２（図１５ならびに図１６Ｋおよび図１６Ｌを参照して説明する）における、隣り合って位置付けられたビア３０３同士のおよび／または再配線接続部１６４４（図１５および図１６Ｈ～図１６Ｌを参照して説明する）同士の間の容量性結合が、従来のビア絶縁ライナーまたは膜を利用する他の従来の相互接続構造と比較して、著しく低減される。また更に、エポキシ樹脂材料の流動可能な性質によってより一貫性および信頼性の高い封入および絶縁が可能になり、その結果、完成したパッケージ１６０２の漏れ電流を最小限にすることで、電気的性能が高められる。
【0074】
特定の実施形態では、アセンブリ貫通ビア１００３は、約１００μｍ未満、例えば約７５μｍ未満の直径を有する。例えば、アセンブリ貫通ビア１００３は約６０μｍ未満、例えば約５０μｍ未満の直径を有する。特定の実施形態では、アセンブリ貫通ビア１００３は約２５μｍ～約５０μｍの直径、例えば約３５μｍ～約４０μｍの直径を有する。特定の実施形態では、アセンブリ貫通ビア１００３は、任意の好適な機械的プロセスを用いて形成される。例えば、アセンブリ貫通ビア１００３は、機械的な穴あけプロセスを用いて形成される。特定の実施形態では、アセンブリ貫通ビア１００３は、レーザアブレーションによって埋め込みダイアセンブリ１００２を貫通して形成される。例えば、アセンブリ貫通ビア１００３は紫外線レーザを用いて形成される。特定の実施形態では、レーザアブレーションに利用されるレーザ源は、約５ｋＨｚ～約５００ｋＨｚの周波数を有する。特定の実施形態では、レーザ源は、約５０マイクロジュール（μＪ）～約５００μＪのパルスエネルギーで、約１０ｎｓ～約１００ｎｓのパルス持続時間でパルスレーザビームを供給するように構成される。小さなセラミックフィラー粒子を有するエポキシ樹脂材料を利用することで、ビア１００３などの小径のビアのより精密で正確なレーザパターニングが更に促進されるが、その理由は、小さなセラミックフィラー粒子が含まれる場合、レーザアブレーションプロセス中のレーザ光の反射、散乱、回折、およびビアが形成されることになる領域から外れるレーザ光の透過が減少するからである。
【0075】
工程９２２および図１０Ｋにおいて、１つまたは複数のコンタクトホール１０３２が絶縁層１０１８を貫通して穿孔されて、各埋め込みダイ１０２６の活性表面１０２８上に形成された１つまたは複数のコンタクト１０３０が露出される。コンタクトホール１０３２はレーザアブレーションによって絶縁層１０１８を貫通して穿孔され、この結果、半導体ダイ１０２６の全ての外側表面は絶縁層１０１８で覆われかつ取り囲まれることになり、コンタクト１０３０は露出することになる。このように、コンタクトホール１０３２の形成によってコンタクト１０３０が露出する。特定の実施形態では、レーザ源は、約１００ｋＨｚ～約１０００ｋＨｚの周波数を有するパルスレーザビームを生成し得る。特定の実施形態では、レーザ源は、約１００ｎｍ～約２０００ｎｍの波長で、約１０Ｅ－４ｎｓ～約１０Ｅ－２ｎｓのパルス持続時間で、および約１０μＪ～約３００μＪのパルスエネルギーで、パルスレーザビームを供給するように構成される。特定の実施形態では、コンタクトホール１０３２は、ＣＯ２レーザ、グリーンレーザ、またはＵＶレーザを使用して穿孔される。特定の実施形態では、コンタクトホール１０３２は、約５μｍ～約６０μｍの直径、例えば約２０μｍ～約５０μｍの直径を有する。
【0076】
工程９２２において、コンタクトホール１０３２の形成後、埋め込みダイアセンブリ１００２は、アセンブリ貫通ビア１００３およびコンタクトホール１０３２の形成中にレーザアブレーションによって生じた何らかの望まれない残渣および／またはデブリを除去するための、デスミアプロセスにかけられる。デスミアプロセスによってこのように、続くメタライゼーションのために、アセンブリ貫通ビア１００３およびコンタクトホール１０３２が洗浄され、埋め込みダイ１０２６の活性表面１０２８上のコンタクト１０３０が完全に露出される。特定の実施形態では、デスミアプロセスは湿式デスミアプロセスである。湿式デスミアプロセスには、任意の好適な水性エッチャント、溶媒、および／またはこれらの組合せが利用され得る。一例として、エッチャントとして過マンガン酸カリウム（ＫＭｎＯ４）溶液が利用され得る。残渣の厚さに応じて、工程９２２における埋め込みダイアセンブリ１００２への湿式デスミアプロセスの適用を変更することができる。別の実施形態では、デスミアプロセスは乾式デスミアプロセスである。例えば、デスミアプロセスは、Ｏ２：ＣＦ４混合ガスによるプラズマデスミアプロセスであり得る。プラズマデスミアプロセスは、約７００Ｗの電力を印加しＯ２：ＣＦ４を約１０：１（例えば、１００：１０ｓｃｃｍ）の比率で約６０秒～約１２０秒の間の時間流すことによって、プラズマを生成することを含み得る。更なる実施形態では、デスミアプロセスは湿式プロセスと乾式プロセスの組合せである。
【0077】
【0078】
上で検討したように、図９および図１０Ａ～図１０Ｋは、中間埋め込みダイアセンブリ１００２を形成するための代表的な方法９００を示す。図１１および図１２Ａ～図１２Ｇは、方法９００と実質的に同様だが工程のより少ない代替の方法１１００を示す。方法１１００は一般に７つの工程１１１０～１１７０を含む。ただし、方法１１００の工程１１１０、１１２０、１１６０、および１１７０はそれぞれ、方法９００の工程９０２、９０４、９２０、および９２２と実質的に同様である。したがって、明確にするために、本明細書では、図１２Ｃ、図１２Ｄ、および図１２Ｅにそれぞれ描かれている工程１１３０、１１４０、および１１５０のみを説明する。
【0079】
キャビティ３０５を通して露出した絶縁膜１０１６ａの表面上に１つまたは複数の半導体ダイ１０２６を配置した後で、第２の絶縁膜１０１６ｂは、積層の前に、工程１１３０および図１２Ｃにおいて、基板３０２の第２の側１０７７（例えば表面６０８）の上に位置付けられる。いくつかの実施形態では、第２の絶縁膜１０１６ｂは、基板３０２の第２の側１０７７に、第２の絶縁膜１０１６ｂの流動可能層１０１８ｂがキャビティ３０５内のダイ１０２６の活性表面１０２８に接触しこれを覆うように位置付けられる。いくつかの実施形態では、後の処理工程中に追加の機械的支持が得られるように、第２の絶縁膜１０１６ｂの支持層１０２２ｂに、第２のキャリア１０２５が固着される。図１２Ｃに描かれているように、絶縁膜１０１６ａと絶縁膜１０１６ｂとの間に、ビア３０３、および半導体ダイ１０２６とキャビティ３０５の内壁との間の間隙１０５１を通って、１つまたは複数の空隙１０５０が形成される。
【0080】
工程１１４０および図１２Ｄにおいて、この時点で絶縁膜１０１６ａおよび１０１６ｂに固着されておりかつダイ１０２６が配設されている基板３０２は、単一積層プロセスにかけられる。単一積層プロセス中、基板３０２は高温に曝され、このことによって両方の絶縁膜１０１６ａ、１０１６ｂの流動可能層１０１８ａおよび１０１８ｂが軟化し、絶縁膜１０１６ａ、１０１６ｂの間の開いた空隙または容積内へと、例えば、ビア３０３内およびキャビティ３０５の内壁とダイ１０２６との間の間隙１０５１内へと流れ込む。このようにして、半導体ダイ１０２６は絶縁膜１０１６ａ、１０１６ｂの材料内に埋め込まれた状態になり、ビア３０３はこの材料で充填された状態になる。
【0081】
図９および図１０Ａ～図１０Ｋを参照して説明した積層プロセスと同様に、工程１１４０における積層プロセスは、オートクレーブまたは他の好適なデバイス内で実行され得る、真空積層プロセスであり得る。別の実施形態では、積層プロセスはホットプレスプロセスを用いて実行される。特定の実施形態では、積層プロセスは、約８０℃～約１４０℃の温度で、約１分～約３０分の期間の間実行される。いくつかの実施形態では、積層プロセスは、基板３０２および絶縁膜１０１６ａ、１０１６ｂの層に、約１分～約３０分の期間の間、約８０℃～約１４０℃の温度を適用しながら、約１ｐｓｉｇ～約１５０ｐｓｉｇの圧力を加えることを含む。例えば、積層プロセスは、約２分～約１０分の期間の間、約１０ｐｓｉｇ～約１００ｐｓｉｇの圧力で、約１００℃～約１２０℃の温度で実行される。例えば、積層プロセスは約１１０℃の温度で約５分の期間の間実行される。
【0082】
工程１１５０において、絶縁膜１０１６ａおよび１０１６ｂの１つまたは複数の支持層が基板３０２から除去され、この結果積層された埋め込みダイアセンブリ１００２が得られる。図１２Ｅに描かれているように、埋め込みダイアセンブリ１００２は、流動可能層１０１８ａ、１０１８ｂの絶縁誘電体材料で充填されている１つまたは複数のキャビティ３０５および／またはビア３０３が形成されている基板３０２と、キャビティ３０５内の埋め込みダイ１０２６と、を含む。絶縁材料は、絶縁材料が基板３０２の少なくとも２つの表面または側面、例えば表面６０６、６０８を覆うように、基板３０２を取り囲む。一例では、支持層１０２２ａ、１０２２ｂは埋め込みダイアセンブリ１００２から除去され、この結果、埋め込みダイアセンブリ１００２がキャリア１０２４、１０２５から取り外される。一般に、支持層１０２２ａ、１０２２ｂおよびキャリア１０２４、１０２５は、そこから剥離するなどの任意の好適な機械的プロセスによって除去される。
【0083】
支持層１０２２ａ、１０２２ｂが除去されると、埋め込みダイアセンブリ１００２は、流動可能層１０１８ａ、１０１８ｂの絶縁誘電体材料を完全に硬化させるための硬化プロセスにかけられる。絶縁材料の硬化により、硬化した絶縁層１０１８が形成される。図１２Ｅに描かれているようにおよび図１０Ｉに対応する工程９１８と同様に、絶縁層１０１８は、基板３０２およびその中に埋め込まれた半導体ダイ１０２６を実質的に取り囲む。
【0084】
特定の実施形態では、硬化プロセスは、埋め込みダイアセンブリ１００２が完全に硬化するように、高温で実行される。例えば、硬化プロセスは、約１４０℃～約２２０℃の温度で約１５分～約４５分の期間の間、例えば、約１６０℃～約２００℃の温度で約２５分～約３５分の期間の間、実行される。例えば、硬化プロセスは約１８０℃の温度で約３０分の期間の間実行される。更なる実施形態では、工程１１５０における硬化プロセスは、周囲（例えば大気）圧力条件で、またはその近傍で実行される。
【0085】
工程１１５０における硬化後は、方法１１００は、方法９００の工程９２０および９２２と実質的に同様である。例えば、埋め込みダイアセンブリ１００２は、絶縁層１０１８を貫通して穿孔された、１つまたは複数のアセンブリ貫通ビア１００３および１つまたは複数のコンタクトホール１０３２を有する。続いて埋め込みダイアセンブリ１００２はデスミアプロセスにかけられ、これが終わると埋め込みダイアセンブリ１００２に相互接続経路を形成する準備が整うが、これについては以下で説明する。
【0086】
図１３は、埋め込みダイアセンブリ１００２を貫通する電気相互接続部を形成する代表的な方法１３００のフロー図を示す。図１４Ａ～図１４Ｈは、図１３に描かれた方法１３００のプロセスの様々な段階における埋め込みダイアセンブリ１００２の断面図を概略的に示す。したがって、明確にするために、本明細書では図１３および図１４Ａ～図１４Ｈを一緒に説明する。
【0087】
特定の実施形態では、埋め込みダイアセンブリ１００２を貫通して形成される電気相互接続部は銅で形成される。この場合、方法１３００は任意選択的に、アセンブリ貫通ビア１００３およびコンタクトホール１０３２が形成されている埋め込みダイアセンブリ１００２の表面に接着層１４４０および／またはシード層１４４２が形成される、工程１３１０および図１４Ａから始まってもよい。埋め込みダイアセンブリ１００２上に形成された接着層１４４０およびシード層１４４２の部分拡大図が、図１４Ｈに参考のために描かれている。接着層１４４０は、絶縁層１０１８の所望の表面、例えば埋め込みダイアセンブリ１００２の主要な表面１００５、１００７上に、ならびに、各ダイ１０２６上のコンタクトホール１０３２の活性表面１０２８およびアセンブリ貫通ビア１００３の内壁上に形成されてもよく、このことにより、接着の促進と、続いて形成されるシード層１４４２および銅相互接続部１４４４の拡散の阻止とが支援される。この結果、特定の実施形態では接着層１４４０は接着層として機能し、別の実施形態では接着層１４４０はバリア層として機能する。ただしいずれの実施形態においても、以下では接着層１４４０は「接着層」として記載する。
【0088】
特定の実施形態では、任意選択的な接着層１４４０は、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルト、もしくは任意の他の好適な材料、またはこれらの組合せで形成される。特定の実施形態では、接着層１４４０は約１０ｎｍ～約３００ｎｍ、例えば約５０ｎｍ～約１５０ｎｍの厚さを有する。例えば、接着層１４４０は約７５ｎｍ～約１２５ｎｍ、例えば約１００ｎｍの厚さを有する。接着層１４４０は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、プラズマエンハンストＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）などを含むがこれらに限定されない任意の好適な堆積プロセスによって形成される。
【0089】
任意選択的なシード層１４４２は、接着層１４４０上に形成されても、または絶縁層１０１８上に直接（例えば、接着層１４４０を形成せずに）形成されてもよい。シード層１４４２は、銅、タングステン、アルミニウム、銀、金、または他の適切な材料、あるいはこれらの組合せなどの、導電性材料で形成される。特定の実施形態では、シード層１４４２は、約５０ｎｍ～約５００ｎｍ、例えば約１００ｎｍ～約３００ｎｍの厚さを有する。例えば、シード層１４４２は約１５０ｎｍ～約２５０ｎｍ、例えば約２００ｎｍの厚さを有する。特定の実施形態では、シード層１４４２は約０．１μｍ～約１．５μｍの厚さを有する。接着層１４４０と同様に、シード層１４４２は、乾式プロセスであるＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、湿式無電解メッキプロセスなどの、任意の好適な堆積プロセスによって形成される。特定の実施形態では、埋め込みダイアセンブリ上に銅シード層１４４２と組み合わせてモリブデン接着層１４４０が形成される。Ｍｏ－Ｃｕ接着およびシード層の組合せにより、絶縁層１０１８の表面との接着の改善が可能になるとともに、工程１３７０における続くシード層エッチングプロセス中の導電性相互接続線のアンダーカットが低減される。
【0090】
図１４Ｂおよび図１４Ｃにそれぞれ対応している工程１３２０および１３３０において、スピンオン／スプレーオンレジスト膜またはドライレジスト膜１４５０、例えばフォトレジストが、埋め込みダイアセンブリ１００２の両方の主要な表面１００５、１００７上に適用され、続いてパターニングされる。特定の実施形態では、レジスト膜１４５０は、ＵＶ放射への選択的な露光を介してパターニングされる。特定の実施形態では、レジスト膜１４５０を形成する前に、埋め込みダイアセンブリ１００２に接着促進剤（図示せず）が適用される。接着促進剤は、レジスト膜１４５０用の界面結合層を生成することによって、および埋め込みダイアセンブリ１００２の表面からあらゆる水分を除去することによって、埋め込みダイアセンブリ１００２へのレジスト膜１４５０の接着を改善する。いくつかの実施形態では、接着促進剤は、ビス（トリメチルシリル）アミンまたはヘキサメチルジシラザン（ＨＭＤＳ）およびプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）で形成される。
【0091】
工程１３４０および図１４Ｄにおいて、埋め込みダイアセンブリ１００２はレジスト膜現像プロセスにかけられる。図１４Ｄに描かれているように、レジスト膜１４５０の現像の結果、この時点で表面に接着層１４４０およびシード層１４４２が形成されている、アセンブリ貫通ビア１００３およびコンタクトホール１０３２が露出する。特定の実施形態では、膜現像プロセスは、レジストを溶媒に曝すことを含む湿式プロセスなどの、湿式プロセスである。特定の実施形態では、膜現像プロセスは、水性エッチングプロセスを利用した湿式エッチングプロセスである。他の実施形態では、膜現像プロセスは、所望の材料に対して選択的なバッファードエッチングプロセスを利用した、湿式エッチングプロセスである。レジスト膜現像プロセスには、任意の好適な湿式溶媒、または湿式エッチャントの組合せが使用され得る。
【0092】
図１４Ｅおよび図１４Ｆにそれぞれ対応する工程１３５０および１３６０において、露出したアセンブリ貫通ビア１００３およびコンタクトホール１０３２を介して相互接続部１４４４が形成され、その後、レジスト膜１４５０が除去される。相互接続部１４４４は、電気メッキおよび無電解メッキを含む任意の好適な方法によって形成される。特定の実施形態では、レジスト膜１４５０は湿式プロセスを介して除去される。図１４Ｅおよび図１４Ｆに描かれているように、形成された相互接続部１４４４は、アセンブリ貫通ビア１００３およびコンタクトホール１０３２を充填し、および／またはそれらの内周壁を覆い、レジスト膜１４５０が除去されると埋め込みダイアセンブリ１００２の表面１００５、１００７、および１０２８から突出する。特定の実施形態では、相互接続部１４４４は銅で形成されている。他の実施形態では、相互接続部１４４４は、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含むがこれらに限定されない、任意の好適な導電性材料で形成され得る。
【0093】
工程１３７０および図１４Ｇにおいて、相互接続部１４４４が形成されている埋め込みダイアセンブリ１００２は、接着層１４４０およびシード層１４４２を除去するために接着層および／またはシード層エッチングプロセスにかけられる。特定の実施形態では、シード層エッチングは、埋め込みダイアセンブリ１００２のリンスおよび乾燥を含む湿式エッチングプロセスである。特定の実施形態では、シード層エッチングプロセスは、銅、タングステン、アルミニウム、銀、または金などの所望の材料に対して選択的な、バッファードエッチングプロセスである。他の実施形態では、エッチングプロセスは水性エッチングプロセスである。シード層エッチングプロセスには、任意の好適な湿式エッチャントまたは湿式エッチャントの組合せが使用され得る。
【0094】
工程１３７０におけるシード層エッチングプロセスに続いて、１つまたは複数の電気的に機能するパッケージが、埋め込みダイアセンブリ１００２から個片化され得る。別法として、埋め込みダイアセンブリ１００２は、埋め込みダイアセンブリ１００２の表面上の所望の場所への相互接続部１４４４の接点の再ルーティングを可能にするための必要に応じてその表面に形成された、１つまたは複数の再配線層１６５８および／または１６６０（図１６Ｋ～図１６Ｌに示されている）を有し得る。図１５は、埋め込みダイアセンブリ１００２上に再分配層１６５８を形成する代表的な方法１５００のフロー図を示す。図１６Ａ～図１６Ｌは、図１５に描かれた方法１５００の様々な段階における埋め込みダイアセンブリ１００２の断面図を概略的に示す。したがって、明確にするために、本明細書では図１５および図１６Ａ～図１６Ｌを一緒に説明する。
【0095】
方法１５００は、上記した方法９００、１１００、および１３００と実質的に同様である。一般に、方法１５００は、絶縁膜１６１６が埋め込みダイアセンブリ１００２上に配置されその後積層される、工程１５０２および図１６Ａから始まる。絶縁膜１６１６は絶縁膜１０１６と実質的に同様であってもよく、ポリマーベースの流動可能誘電体材料で形成された１つまたは複数の層を含む。特定の実施形態では、図１６Ａに描かれているように、絶縁膜１６１６は、流動可能層１６１８と１つまたは複数の支持層１６２２とを含む。特定の実施形態では、絶縁膜１６１６は、セラミックフィラー含有エポキシ樹脂の流動可能層１６１８と、１つまたは複数の支持層１６２２と、を含み得る。別の例では、絶縁膜１６１６は、感光性ポリイミドの流動可能層１６１８と、１つまたは複数の支持層１６２２と、を含み得る。感光性ポリイミドの材料特性は、感光性ポリイミドから形成される結果的な相互接続層を貫通してより小さい（例えばより狭い）ビアを形成することを可能にする。ただし、絶縁膜１６１６には、層と絶縁材料の任意の好適な組合せが企図される。例えば、絶縁膜１６１６は、非感光性ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、二酸化ケイ素、および／または窒化ケイ素の流動可能層１６１８を含み得る。１つまたは複数の支持層１６２２に適した材料の例としては、ＰＥＴおよびポリプロピレン（ＰＰ）が挙げられる。
【0096】
いくつかの例では、流動可能層１６１８は、上記した流動可能層１０１８ａ、１０１８ｂとは異なるポリマーベースの流動可能誘電体材料を含む。例えば、流動可能層１０１８はセラミックフィラー含有エポキシ樹脂を含み、流動可能層１６１８は感光性ポリイミドを含み得る。別の例では、流動可能層１６１８は、流動可能層１０１８ａ、１０１８ｂとは異なる無機誘電体材料から形成される。例えば、流動可能層１０１８ａ、１０１８ｂはセラミックフィラー含有エポキシ樹脂を含んでもよく、流動可能層１６１８は二酸化ケイ素層を含んでもよい。
【0097】
絶縁膜１６１６は約２００μｍ未満の厚さ、例えば約１０μｍ～約１８０μｍの厚さを有する。例えば、流動可能層１６１８、およびＰＥＴ支持層１６２２を含む絶縁膜１６１６は、約５０μｍ～約１００μｍの合計厚さを有する。特定の実施形態では、流動可能層１６１８は、約６０μｍ未満の厚さ、例えば約５μｍ～約５０μｍの厚さ、例えば、約２０μｍの厚さを有する。絶縁膜１６１６は、ダイ１０２６の活性表面１０２８上のコンタクト１０３０に接合されているおよび／またはメタライズされたアセンブリ貫通ビア１００３に接合されている、露出した相互接続部１４４４を有する、埋め込みダイアセンブリ１００２の表面、例えば主要な表面１００５上に配置される。
【0098】
絶縁膜１６１６の配置後、埋め込みダイアセンブリ１００２は、工程９０８、９１６、および１１４０を参照して説明した積層プロセスと実質的に同様の積層プロセスにかけられる。埋め込みダイアセンブリ１００２は高温に曝されて流動可能層１６１８を軟化させ、その後、埋め込みダイアセンブリ１００２上に既に形成されている絶縁層１０１８に結合する。この結果、特定の実施形態では、流動可能層１６１８は絶縁層１０１８と一体化し、その延長部を形成する。流動可能層１６１８と絶縁層１０１８の一体化の結果、それまで露出していた相互接続部１４４４を覆う拡張し一体化した絶縁層１０１８が得られる。このため本明細書では、結合された流動可能層１６１８および絶縁層１０１８を、併せて絶縁層１０１８と記載する。ただし他の実施形態では、流動体１６１８の積層および続く硬化により、絶縁層１０１８上に第２の絶縁層（図示せず）が形成される。いくつかの例では、第２の絶縁層は絶縁層１０１８とは異なる材料層で形成される。
【0099】
特定の実施形態では、積層プロセスは、オートクレーブまたは他の好適なデバイス内で実行され得る、真空積層プロセスである。特定の実施形態では、積層プロセスはホットプレスプロセスを用いて実行される。特定の実施形態では、積層プロセスは、約８０℃～約１４０℃の温度で、約１分～約３０分の期間の間実行される。いくつかの実施形態では、積層プロセスは、基板３０２および絶縁膜１６１６に、約１分～約３０分の期間の間、約８０℃～約１４０℃の温度を適用しながら、１０ｐｓｉｇ～約１００ｐｓｉｇの圧力を加えることを含む。例えば、積層プロセスは、約２分～約１０分の期間の間、約３０ｐｓｉｇ～約８０ｐｓｉｇの圧力で、約１００℃～約１２０℃の温度で実行される。例えば、積層プロセスは約１１０℃の温度で約５分の期間の間実行される。更なる例では、積層プロセスは約３０ｐｓｉｇ～約７０ｐｓｉｇ、例えば約５０ｐｓｉｇの圧力で実行される。
【0100】
工程１５０４および図１６Ｂにおいて、支持層１６２２およびキャリア１６２４は、機械的プロセスによって埋め込みダイアセンブリ１００２から除去される。支持層１６２２およびキャリア１６２４を除去した後で、埋め込みダイアセンブリ１００２は、新たに拡張された絶縁層１０１８を完全に硬化させるための、硬化プロセスにかけられる。特定の実施形態では、硬化プロセスは、工程９１８および１１５０を参照して説明した硬化プロセスと実質的に同様である。例えば、硬化プロセスは、約１４０℃～約２２０℃の温度で約１５分～約４５分の期間の間、例えば、約１６０℃～約２００℃の温度で約２５分～約３５分の期間の間、実行される。例えば、硬化プロセスは約１８０℃の温度で約３０分の期間の間実行される。更なる実施形態では、工程１５０４における硬化プロセスは周囲圧力条件で、またはその近傍で実行される。
【0101】
次いで埋め込みダイアセンブリ１００２は、工程１５０６および図１６Ｃにおいて、レーザアブレーションによって選択的にパターニングされる。工程１５０６におけるレーザアブレーションは、新たに拡張された絶縁層１０１８を貫通して再配線ビア１６０３を形成し、その接点の再分配のために所望の相互接続部１４４４を露出させる。特定の実施形態では、再配線ビア１６０３は、約５μｍ～約６０μｍの直径、例えば約１０μｍ～約５０μｍ、例えば約２０μｍ～約４５μｍの直径を有する。特定の実施形態では、工程１５０６におけるレーザアブレーションプロセスは、ＣＯ２レーザを利用して実行される。特定の実施形態では、工程１５０６におけるレーザアブレーションプロセスは、ＵＶレーザを利用して実行される。特定の実施形態では、工程１５０６におけるレーザアブレーションプロセスは、グリーンレーザを利用して実行される。例えば、レーザ源は、約１００ｋＨｚ～約１０００ｋＨｚの周波数を有するパルスレーザビームを生成し得る。一例では、レーザ源は、約１００ｎｍ～約２０００ｎｍの波長で、約１０Ｅ－４ｎｓ～約１０Ｅ－２ｎｓのパルス持続時間で、および約１０μＪ～約３００μＪのパルスエネルギーで、パルスレーザビームを供給するように構成される。
【0102】
埋め込みダイアセンブリ１００２のパターニング後、埋め込みダイアセンブリ１００２は、工程９２２および１１７０におけるデスミアプロセスと実質的に同様のデスミアプロセスにかけられる。工程１５０６におけるデスミアプロセス中、再配線ビア１６０３の形成中にレーザアブレーションによって形成された何らかの望まれない残渣およびデブリが、続くメタライゼーションのためにその表面をきれいに（例えば清浄）するために、再分配ビア１６０３から除去される。特定の実施形態では、デスミアプロセスは湿式プロセスである。湿式デスミアプロセスには、任意の好適な水性エッチャント、溶媒、および／またはこれらの組合せが利用され得る。一例として、エッチャントとしてＫＭｎＯ４溶液が利用され得る。別の実施形態では、デスミアプロセスは乾式デスミアプロセスである。例えば、デスミアプロセスは、Ｏ２／ＣＦ４混合ガスによるプラズマデスミアプロセスであり得る。更なる実施形態では、デスミアプロセスは湿式プロセスと乾式プロセスの組合せである。
【0103】
工程１５０８および図１６Ｄにおいて、絶縁層１０１８上に任意選択的な接着層１６４０および／またはシード層１６４２が形成される。特定の実施形態では、接着層１６４０は、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルト、もしくは任意の他の好適な材料、またはこれらの組合せから形成される。特定の実施形態では、接着層１６４０は約１０ｎｍ～約３００ｎｍ、例えば約５０ｎｍ～約１５０ｎｍの厚さを有する。例えば、接着層１６４０は約７５ｎｍ～約１２５ｎｍ、例えば約１００ｎｍの厚さを有する。接着層１６４０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤなどを含むがこれらに限定されない、任意の好適な堆積プロセスによって形成され得る。
【0104】
任意選択的なシード層１６４２は、銅、タングステン、アルミニウム、銀、金、または他の適切な材料、あるいはこれらの組合せなどの、導電性材料から形成される。特定の実施形態では、シード層１６４２は、約５０ｎｍ～約５００ｎｍ、例えば約１００ｎｍ～約３００ｎｍの厚さを有する。例えば、シード層１６４２は約１５０ｎｍ～約２５０ｎｍ、例えば約２００ｎｍの厚さを有する。特定の実施形態では、シード層１６４２は約０．１μｍ～約１．５μｍの厚さを有する。接着層１６４０と同様に、シード層１６４２は、乾式プロセスであるＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、湿式無電解メッキプロセスなどの、任意の好適な堆積プロセスによって形成され得る。特定の実施形態では、工程１５２０における続くシード層エッチングプロセス中の導電性相互接続線のアンダーカットを低減するために、埋め込みダイアセンブリ１００２上にモリブデン接着層１６４０および銅シード層１６４２が形成される。
【0105】
図１６Ｅ、図１６Ｆ、および図１６Ｇにそれぞれ対応している工程１５１０、１５１２、および１５１４において、スピンオン／スプレーオンレジスト膜または乾式レジスト膜１６５０、例えばフォトレジストが、埋め込みダイアセンブリ１００２の接着表面および／またはシード表面の上に適用され、続いてパターニングされ現像される。特定の実施形態では、レジスト膜１６５０を配置する前に、埋め込みダイアセンブリ１００２に接着促進剤（図示せず）が適用される。レジスト膜１６５０の露光と現像の結果、再分配ビア１６０３が開口する。このように、レジスト膜１６５０のパターニングは、レジスト膜１６５０の一部をＵＶ放射に選択的に曝露し、続いて湿式エッチングプロセスなどの湿式プロセスによってレジスト膜１６５０を現像することによって実行され得る。特定の実施形態では、レジスト膜の現像プロセスは、所望の材料に対して選択的なバッファードエッチングプロセスを利用した、湿式エッチングプロセスである。他の実施形態では、レジスト膜現像プロセスは、水性エッチングプロセスを利用した湿式エッチングプロセスである。レジスト膜現像プロセスには、任意の好適な湿式エッチャント、または湿式エッチャントの組合せが使用され得る。
【0106】
図１６Ｈおよび図１６Ｉにそれぞれ対応している工程１５１６および１５１８において、露出した再配線ビア１６０３を通る再配線接続部１６４４が形成され、その後レジスト膜１６５０が除去される。再分配層１６４４は、電気メッキおよび無電解メッキを含む任意の好適な方法によって形成される。特定の実施形態では、レジスト膜１６５０は湿式プロセスを介して除去される。図１６Ｈおよび図１６Ｉに描かれているように、再配線接続部１６４４は再配線ビア１６０３を充填し、レジスト膜１６５０が除去されると埋め込みダイアセンブリ１００２の表面から突出する。特定の実施形態では、再配線接続部１６４４は銅で形成されている。他の実施形態では、再配線接続部１６４４は、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含むがこれらに限定されない、任意の好適な導電性材料で形成され得る。
【0107】
工程１５２０および図１６Ｊにおいて、再配線接続部１６４４が表面に形成されている埋め込みダイアセンブリ１００２は、工程１３７０の場合と実質的に同様のシード層エッチングプロセスにかけられる。特定の実施形態では、シード層エッチングは、埋め込みダイアセンブリ１００２のリンスおよび乾燥を含む湿式エッチングプロセスである。特定の実施形態では、シード層エッチングプロセスは、シード層１６４２の所望の材料に対して選択的なバッファードエッチングプロセスを利用した、湿式エッチングプロセスである。他の実施形態では、エッチングプロセスは、水性エッチングプロセスを利用した湿式エッチングプロセスである。シード層エッチングプロセスには、任意の好適な湿式エッチャントまたは湿式エッチャントの組合せが使用され得る。
【0108】
工程１５２２において、図１６Ｋおよび図１６Ｌに描かれているように、埋め込みダイアセンブリ１００２から、１つまたは複数の完成したパッケージ１６０２が個片化される。ただし、工程１５２２の前に、図１６Ｌに描かれているように、上記したシークエンスおよびプロセスを利用して、埋め込みダイアセンブリ１００２上に追加の再配線層を形成してもよい（図１６Ｋには１つの追加の再配線層１６５８を有する完成したパッケージ１６０２が描かれている）。例えば、埋め込みダイアセンブリ１００２の第１の追加の再配線層１６５８とは反対側の面または表面、例えば主要な表面１００７上に、１つまたは複数の追加の再配線層１６６０を形成してもよい。別法として、第１の追加の再配線層１６５８（図示せず）と同じ面または表面、例えば主要な表面１００５上に、１つまたは複数の追加の再配線層１６６０を形成してもよい。完成したパッケージ１６０２はその後、全ての所望の再配線層が形成されたた後で、埋め込みダイアセンブリ１００２から個片化され得る。
【0109】
図１７は、再配線層を形成するときに埋め込みダイアセンブリ１００２上に絶縁層を配置し積層するための代替の方法１７００のフロー図である。図１８Ａ～図１８Ｃは、方法１７００の様々な段階における埋め込みダイアセンブリ１００２の断面図を概略的に示す。したがって、明確にするために、本明細書では図１７および図１８Ａ～図１８Ｃを一緒に説明する。方法１７００の工程１７０２～１７０６を実行する際に、再配線層の形成を完了するための方法１５００の工程１５０８～１５２２、例えば、接着層および／またはシード層の堆積、再配線接続部のメッキ、等が実行され得ることに留意されたい。
【0110】
方法１７００は、上記した方法のうちの１つまたは複数と実質的に同様である。一般に、方法１７００は、予備構造化した絶縁膜１８１６が位置合わせされ埋め込みダイアセンブリ１００２上に配置される、工程１７０２および図１８Ａから始まる。上記した絶縁膜１６１６、１０１６と同様に、絶縁膜１８１６は、ポリマーベースの流動可能誘電体材料で形成された１つまたは複数の層を含み得る。例えば、特定の実施形態では、絶縁膜１８１６は、流動可能層１８１８と１つまたは複数の支持層１８２２とを含む。特定の実施形態では、絶縁膜１８１６は、セラミックフィラー含有エポキシ樹脂の流動可能層１８１８と、１つまたは複数の支持層１８２２と、を含む。別の例では、絶縁膜１８１６は、感光性ポリイミドの流動可能層１８１８と、１つまたは複数の支持層１８２２と、を含む。ただし、絶縁膜１８１６には、絶縁膜１６１６および１０１６を参照して上記したもののような、層および絶縁材料の任意の好適な組合せが企図される。例えば、特定の実施形態では、流動可能層１８１８は、非感光性ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、二酸化ケイ素、および／または窒化ケイ素で形成され得る。１つまたは複数の支持層１８２２に適した材料の例としては、ＰＥＴ、ＰＰ、ポリエチレン（ＰＥ）、ポリカーボネート、ポリスチレンなどが挙げられる。
【0111】
いくつかの例では、流動可能層１８１８は、流動可能層１０１８ａ、１０１８ｂとは異なるポリマーベースの流動可能誘電体材料から形成される。例えば、流動可能層１０１８ａ、１０１８ｂはセラミックフィラー含有エポキシ樹脂層を含んでもよく、一方で流動可能層１８１８は感光性ポリイミド層を含んでもよく、またはその逆であってもよい。別の例では、流動可能層１８１８は、流動可能層１０１８ａ、１０１８ｂとは異なる無機誘電体材料から形成される。例えば、流動可能層１０１８ａ、１０１８ｂはセラミックフィラー含有エポキシ樹脂層を含んでもよく、一方で、流動可能層１８１８は二酸化ケイ素層を含んでもよく、またはその逆であってもよい。
【0112】
流動可能層１８１８は、典型的には約１２０μｍ未満、例えば、約１０μｍ～約１００μｍの厚さを有する。例えば、流動可能層１８１８は約２０μｍ～約８０μｍの厚さを有する。特定の実施形態では、絶縁膜１８１６は全体で約２００μｍ未満の厚さ、例えば約１６０μｍ未満の厚さを有する。
【0113】
ただし、これまでの絶縁膜の例とは異なり、絶縁膜１８１６は予備構造化されている、すなわち、埋め込みダイアセンブリ１００２上に配置し積層する前に構造化されている。例えば、絶縁膜１８１６には、続く再配線接続部のメッキのための１つまたは複数のビア１８０３が形成されており、ビア１８０３の側壁は選択的に硬化される。絶縁膜１８１６の予備構造化については、図１９、図２０Ａ～図２０Ｃ、および図２１Ａ～図２１Ｂを参照して更に詳細に説明する。この場合、埋め込みダイアセンブリ１００２上への絶縁膜１８１６の配置中に、絶縁膜１８１６は、予備構造化したビア１８０３が相互接続部１４４４の接点またはパッドに対して位置合わせされるように、埋め込みダイアセンブリ１００２と位置合わせされ、この結果、相互接続部１４４４と続いて形成される再配線接続部との接続が可能になる。特定の実施形態では、絶縁膜１８１６の表面には、埋め込みダイアセンブリ１００２との位置合わせを容易にするための１つまたは複数の基準点マークが形成されており、埋め込みダイアセンブリ１００２には、対となるその表面上に、１つまたは複数の対応する基準点マーク（例えば、エッチングされた領域または堆積された材料の領域）が形成されていてもよい。ただし任意の好適な位置合わせ方法が企図される。
【0114】
工程１７０４および図１８Ｂにおいて、予備構造化した絶縁膜１８１６の配置後、埋め込みダイアセンブリ１００２は、上記した積層プロセスと実質的に同様の積層プロセスにかけられる。埋め込みダイアセンブリ１００２はこうして高温に曝されて流動可能層１８１８を軟化させ、その後、埋め込みダイアセンブリ１００２上に既に形成されている絶縁層１０１８に結合する。この結果、特定の実施形態では、流動可能層１８１８は絶縁層１０１８と一体化し、その延長部を形成する。流動可能層１８１８と絶縁層１０１８の一体化の結果、それまで露出していた相互接続部１４４４を覆う拡張し一体化した絶縁層１０１８が得られる。このため本明細書では、結合された流動可能層１８１８および絶縁層１０１８を、併せて絶縁層１０１８と記載する。ただし他の実施形態では、流動可能層１８１８の積層により、絶縁層１０１８上に第２の絶縁層（図示せず）が形成される。いくつかの例では、第２の絶縁層は絶縁層１０１８とは異なる材料で形成される。いくつかの実施形態では、第２の絶縁層は、絶縁層１０１８とは異なる、構造に関する、電気に関する、または組成に関する材料特性を有し得る。他の実施形態では、第２の絶縁層は絶縁層１０１８と同じ材料を含むが、異なる構造特性（例えば厚さ）を有する。
【0115】
特定の実施形態では、積層プロセスは、オートクレーブまたは他の好適なデバイス内で実行され得る、真空積層プロセスである。特定の実施形態では、積層プロセスはホットプレスプロセスを用いて実行される。特定の実施形態では、積層プロセスは、約８０℃～約１４０℃の温度で、約１分～約３０分の期間の間実行される。いくつかの実施形態では、積層プロセスは、基板３０２および絶縁膜１６１６に、約１分～約３０分の期間の間、約８０℃～約１４０℃の温度を適用しながら、１０ｐｓｉｇ～約１００ｐｓｉｇの圧力を加えることを含む。例えば、積層プロセスは、約２分～約１０分の期間の間、約３０ｐｓｉｇ～約８０ｐｓｉｇの圧力で、約１００℃～約１２０℃の温度で実行される。例えば、積層プロセスは約１１０℃の温度で約５分の期間の間実行される。更なる例では、積層プロセスは約３０ｐｓｉｇ～約７０ｐｓｉｇ、例えば約５０ｐｓｉｇの圧力で実行される。
【0116】
工程１７０６および図１８Ｃにおいて、支持層１８２２は、機械的プロセスによって、埋め込みダイアセンブリ１００２上に積層された流動可能層１８１８から除去される。支持層１８２２を除去した後で、特定の実施形態では、埋め込みダイアセンブリ１００２は、新たに拡張された絶縁層１０１８を完全に硬化させるための、硬化プロセスにかけられる。特定の実施形態では、硬化プロセスは、工程９１８および１１５０を参照して上記した硬化プロセスと実質的に同様である。例えば、硬化プロセスは、約１４０℃～約２２０℃の温度で約１５分～約４５分の期間の間、例えば、約１６０℃～約２００℃の温度で約２５分～約３５分の期間の間、実行される。例えば、硬化プロセスは約１８０℃の温度で約３０分の期間の間実行される。更なる実施形態では、工程１５０４における硬化プロセスは周囲圧力条件で、またはその近傍で実行される。
【0117】
その後、再分配層の形成を完了するための方法１５００の工程１５０８～１５２２、例えば、上記したような、接着層および／またはシード層の堆積、再配線接続部のメッキ、等が実行され得る。
【0118】
図１９は、本明細書に記載の実施形態に係る、例えば埋め込みダイアセンブリまたは他の半導体デバイスパッケージ構造上に配置する前に、絶縁膜を予備構造化するための方法１９００の流れ図を示す。図２０Ａ～図２０Ｃは、図１９に描かれた予備構造化方法１９００の様々な段階における絶縁膜の断面図を概略的に示す。したがって、明確にするために、本明細書では図１９および図２０Ａ～図２０Ｃを一緒に説明する。
【0119】
方法１９００は、工程１９０２および対応する図２０Ａで始まり、絶縁膜、例えば絶縁膜１８１６は、その流動可能層にビア１８０３などの１つまたは複数の特徴部が形成されるように、レーザアブレーションによってパターニングされる。ただしいくつかの実施形態では、リソグラフィおよび現像プロセス、または機械的なプレス加工プロセスによって絶縁膜がパターニングされて、そこに１つまたは複数の特徴部が形成される。特に断りのない限り、本明細書に記載する実施形態および例は、２つ以上の支持層またはカバー／保護層の間に挟まれた厚さ１０～１００μｍの流動可能層を備える、任意の絶縁シートまたは絶縁膜上で実施され得る。図２０Ａ～図２０Ｃに示す例では、絶縁膜１８１６は上記したような支持層１８２２に取り付けられた流動可能層１８１８を含み、更に、流動可能層１８１８の支持層１８２２の反対側の面に接着されたカバー層１８２４を含む。特定の実施形態では、カバー層１８２４は、支持層１８２２の材料と同様の材料で製作される。例えば、カバー層１８２４は軽量プラスチック材料、例えばＰＥＴ、ＰＰ、ＰＥ、等で形成され得る。カバー層１８２４は、絶縁膜１８１６の予備構造化の際に、絶縁膜１８１６を例えば埋め込みダイアセンブリまたは他の半導体デバイスパッケージ構造上に配置する前に、除去され得る。
【0120】
また更に、本明細書に記載する実施形態および例は、バルクの絶縁膜に対して実施されても事前に個片化された絶縁膜に対して実施されてもよい。例えば、絶縁膜のロールに対して予備構造化を実施し、その後この絶縁膜を（例えば工程１９０６において）、バッチ式にまたは単一デバイスとして配置および積層できるように、任意選択的に個片化してもよい。
【0121】
上で検討したように、絶縁膜１８１６のパターニングは、任意の好適な種類のレーザ源２００７を有するレーザアブレーションシステムを用いて達成され得る。特定の実施形態では、レーザ源２００７は赤外（ＩＲ）レーザである。特定の実施形態では、レーザ源２００７は、３５５ｎｍのＵＶレーザまたは２４８ｎｍのエキシマＵＶレーザなどの、ＵＶレーザである。例えば、レーザ源２００７は、ピコ秒またはフェムト秒ＵＶレーザであってもよい。特定の実施形態では、レーザ源２００７はフェムト秒グリーンレーザである。更に他の実施形態では、レーザ源２００７はＣＯ２レーザである。レーザ源２００７は、絶縁膜１８１６をパターニングするための、連続またはパルスレーザビーム２０１０を生成し得る。例えば、特定の実施形態では、レーザ源２００７は、約１００ｋＨｚ～約１０００ｋＨｚの周波数を有するパルスレーザビームを生成し得る。一例では、レーザ源は、約１００ｎｍ～約２０００ｎｍの波長で、約１０Ｅ－４ｎｓ～約１０Ｅ－２ｎｓのパルス持続時間で、および約１０μＪ～約３００μＪのパルスエネルギーで、パルスレーザビームを供給するように構成される。
【0122】
レーザ源２００７は、ビア１８０３を含め、絶縁膜１８１６に任意の所望のパターンおよび／または特徴部を形成するように構成されるが、それらは流動可能層１８１８を通る電気接続部をメッキするために利用され得る。例えば、レーザ源２００７は、約５μｍ～約６０μｍの直径、例えば約１０μｍ～約５０μｍ、例えば約２０μｍ～約４５μｍの直径を有するビア１８０３を形成するために利用され得る。ビア１８０３は、ビア１８０３内に続いてメッキされる電気接続部と、例えば、絶縁膜１８１６が表面に積層される埋め込みダイアセンブリまたは他の半導体デバイスパッケージ構造内の、相互接続部および／または再配線接続部との間の、接触／接合が可能になるような任意の所望の配置で／場所に、絶縁膜１８１６を貫通して配設され得る。
【0123】
パターニング後、絶縁膜１８１６は、工程１９０４および図２０Ｂにおいて、パターニングされた任意の特徴部の側壁を選択的に硬化させるための選択的な硬化プロセスにかけられ、この結果、パターニングされた特徴部が続く工程中にその形態を維持することが可能になる。例えば、工程１９０４における硬化プロセスは、方法１７００を参照して説明したように、絶縁膜１８１６を、例えば埋め込みダイアセンブリ１００２上への配置および積層中にビア１８０３がその形態および構造的完全性を維持するように、ビア１８０３の側壁を硬質化する（図２０Ｂに２０２０として示されている硬質化された側壁）ために利用され得る。この場合、選択的な硬化プロセスによって、例えば配置および積層中に、絶縁膜１８１６にパターニングされたいずれかの特徴が崩壊するのが防止される。
【0124】
一般に、硬化プロセスは高温で、例えば約１４０℃～約２２０℃の温度、例えば約１６０℃～約２００℃の温度、例えば約１８０℃の温度で、実行され得る。特定の実施形態では、硬化プロセスはプラズマ硬化プロセスであり、パターニングされた絶縁膜１８１６は、Ｎ２、ＣＨ４、Ｈ２、ＣＦ４、および／またはＯ２種を含むプラズマに曝される。特定の他の実施形態では、硬化プロセスはＵＶ硬化プロセスである。絶縁膜１８１６は、約１～約６０秒の期間、例えば約２～約３０秒の期間、例えば約５～約２０秒の期間、例えば約１０秒の期間の間、硬化プロセスにかけられ得る。
【0125】
工程１９０６および図２０Ｃにおいて、パターニングされ硬化された絶縁膜１８１６は、半導体デバイスパッケージ上に配置し積層するために任意選択的に個片化される。ただし特定の実施形態では、絶縁膜１８１６は、バッチまたはバルク半導体デバイスパッケージ構造上に配置および積層され、絶縁膜１８１６は上記したように、（更なる処理の後に）半導体デバイスパッケージ構造とともに個々のパッケージへと個片化され得る。更に他の実施形態では、絶縁膜１８１６は、予備構造化の前に個片化される。
【0126】
予備構造化がバルク絶縁膜上で実行される特定の実施形態では、方法１９００は、ロールツーロール式の予備構造化装置を使用して実行される。図２１Ａおよび図２１Ｂは、方法１９００の間に使用される例示的なロールツーロール式の予備構造化装置２１００を概略的に示す。装置２１００は、巻き戻しモジュール２１０４と、巻き取りモジュール２１０６と、これらの間に配設された１つまたは複数の処理ステーションと、を含み得る。図２１Ａの例では、装置２１００は３つの処理ステーション２１１０、２１２０、および２１３０を有して示されており、これらは各々、方法１９００の別個の工程を実行するのに利用され得る。例えば、処理ステーション２１１０は、図２１Ｂに示すように、工程１９０２を実行するためのレーザアブレーションシステムであってもよく、処理ステーション２１２０は、工程１９０４を実行するための処理チャンバまたはオーブンなどの硬化システムであってもよく、任意選択的な処理ステーション２１３０は、工程１９０６を実行するための個片化ステーションであってもよい。
【0127】
特定の実施形態によれば、各々が１つまたは複数のローラを含み得る巻き戻しモジュール２１０４および巻き取りモジュール２１０６は、処理ステーション２１１０、２１２０、および２１３０の各々を通る絶縁膜１８１６の供給（例えば圧延）が容易になるように、連動して動作する。絶縁膜１８１６は、絶縁膜１８１６の所望の領域が予備構造化中に順次パターニングされ、硬化され、個片化されるように、各処理ステーションに順次通され得る。
【0128】
再配線層を形成するために利用されることに加えて、予備構造化した絶縁膜１８１６は、埋め込みダイアセンブリまたは他の半導体デバイスパッケージ構造の基板／フレームおよび任意の半導体ダイを封入する、絶縁層を形成するためにも利用され得る。例えば、２つの予備構造化した絶縁膜１８１６を利用することによって、絶縁層１０１８と実質的に同様の絶縁層２３１８を、基板／フレーム、例えば上記した基板３０２上に形成することができる。図２２は、本明細書に記載の実施形態に係る、そのような絶縁層を形成するための方法２２００のフロー図を示す。図２３Ａ～図２３Ｇは、図２２に描かれた方法２２００の様々な段階における基板３０２の断面図を概略的に示す。したがって、明確にするために、本明細書では図２２および図２３Ａ～図２３Ｇを一緒に説明する。
【0129】
一般に、方法２２００は、既にパターニングされ所望の特徴部が形成されている基板３０２が（例えば基準点を介して）位置合わせされ、第１の予備構造化した絶縁膜１８１６上に配置される、工程２２０２および図２３Ａから始まる。特定の実施形態では、絶縁膜１８１６は、絶縁膜１８１６の流動可能層１８１８が基板３０２に積層されるとき、相互接続部、例えば相互接続部１４４４が後でビア３０３および１８０３の両方を通してメッキされ得るように、基板３０２に形成されたビア３０３と横方向に関して位置合わせされた、１つまたは複数のビア１８０３を含むように、予備構造化、すなわち基板３０２上に配置される前に構造化される。
【0130】
特定の実施形態では、基板３０２を絶縁膜１８１６上に、詳細にはその流動可能層１８１８上に配置した後で、基板３０２および絶縁膜１８１６を、同様の方法を参照して上記したように、後の処理工程中に機械的支持が得られるように、キャリア１０２４上に任意選択的に配置することができる。
【0131】
工程２２０４において、図２３Ｂに描かれているように、基板３０２に形成されたキャビティ３０５内に１つまたは複数の半導体ダイ１０２６が配置され、半導体ダイ１０２６はこの時点で、１つの面を絶縁膜１８１６によっておよび例えばその４つの面を基板３０２によって境界付けられるようになっている（図２３Ｂには単一の半導体ダイ１０２６が描かれている）。特定の実施形態では、ダイ１０２６は、その活性表面１０２８上に集積回路が形成されている多目的ダイである。ダイ１０２６はキャビティ３０５内に配置され、キャビティ３０５を通して露出した絶縁膜１８１６の表面上に位置付けられる。特定の実施形態では、ダイ１０２６は、絶縁膜１８１６上に配設または形成された接着層（図示せず）上に配置される。
【0132】
工程２２０６および図２３Ｃにおいて、この時点で絶縁膜１８１６上に配置されておりかつダイ１０２６が更に配設されている基板３０２が、積層プロセスにかけられる。積層プロセス中、基板３０２は高温に曝され、このことによって絶縁膜１８１６の流動可能層１８１８が軟化し、キャビティ３０５の内壁とダイ１０２６との間の間隙１０５１内へと流れ込む一方、基板３０２のビア３０３は、ビア１８０３の側壁２０２０の事前の硬化に起因して、充填されないままである。上記したように、ビア１８０３の側壁２０２０を選択的に硬化させることによりその構造的完全性が維持され、この結果、積層時に流動可能層１８１８の誘電体材料がビア３０３内に流れ込むことが防止される（例えば、流動可能層１８１８がビア３０３０を塞ぐことが防止される）。これを受けて、半導体ダイ１０２６は、図２３Ｃに描かれているように、絶縁膜１８１６および基板３０２の材料内に、少なくとも部分的に埋め込まれた状態になる。加えて、基板３０２は流動可能層１８１８に固着された状態になる。
【0133】
特定の実施形態では、積層プロセスは、オートクレーブまたは他の好適なデバイス内で実行され得る、真空積層プロセスである。特定の実施形態では、積層プロセスはホットプレスプロセスを用いて実行される。特定の実施形態では、積層プロセスは、約８０℃～約１４０℃の温度で、約５秒～約１．５分、例えば約３０秒～約１分の期間の間、実行される。いくつかの実施形態では、積層プロセスは、基板３０２および絶縁膜１０１６ａに、約５秒～約１．５分の期間の間、約８０℃～約１４０℃の温度を適用しながら、約１ｐｓｉｇ～約５０ｐｓｉｇの圧力を加えることを含む。例えば、積層プロセスは、約１０秒～約１分の期間の間、約５ｐｓｉｇ～約４０ｐｓｉｇの圧力で、約１００℃～約１２０℃の温度で実行される。例えば、積層プロセスは、約１１０℃の温度で約２０秒の期間の間実行される。
【0134】
特定の実施形態では、積層の前に、図２３Ｃに示すように、基板３０２の露出面、例えば面１０７７の上に、保護膜、例えば保護膜１０６０が配置される。特定の実施形態では、保護膜１０６０は、支持層１０２２ａの材料と同様の材料で形成される。例えば、保護膜１０６０は二軸ＰＥＴなどのＰＥＴで形成される。ただし保護膜１０６０は任意の好適な保護材料で形成されてもよい。保護膜１０６０は、積層後、後で検討する工程２２０８の前に除去される。
【0135】
工程２２０８および図２３Ｄにおいて、第２の予備構造化した絶縁膜１８１６が（例えば基準点を介して）位置合わせされ、基板３０２の反対側、例えば側１０７７に配置される。特定の実施形態では、第２の絶縁膜１８１６は、その流動可能層１８１８がキャビティ３０５内のダイ１０２６の活性表面１０２８に接触しこれを覆うように位置付けられる。第２の絶縁膜１８１６は、基板３０２に形成されたビア３０３と横方向に関して位置合わせされた１つまたは複数のビア１８０３と、各埋め込みダイ１０２６の活性表面１０２８上に形成されたコンタクト１０３０と横方向に関して位置合わせされた１つまたは複数のビア１８０３と、を含むように、予備構造化され得る。この場合、相互接続部、例えば相互接続部１４４４は、続いてビア３０３および１８０３の両方を通してメッキされてもよく、埋め込みダイ１０２６を他のデバイスに接続するためのコンタクト１０３０に更に配線されてもよい。
【0136】
この時点で第１の側１０７５の第１の絶縁膜１８１６に固着されておりかつ第２の側１０７７に第２の絶縁膜１８１６が配置されている、基板３０２は、工程２２１０および図２３Ｅにおいて、第２の積層プロセスにかけられる。工程２２０６における積層プロセスと同様に、基板３０２は高温に曝され、このことによって第２の絶縁膜１８１６の流動可能層１８１８が軟化し、キャビティ３０５の内壁とダイ１０２６との間の残りの開いた間隙１０５１内へと流れ込み、この結果、第１の絶縁膜１８１６の流動可能層１８１８の絶縁材料と流動可能層１８１８が一体化する。これを受けて、キャビティ３０５は満たされた（例えば、充填された、封止された）状態になり、半導体ダイ１０２６は流動可能層１８１８の絶縁材料内に完全に埋め込まれた状態になるが、ビア３０３および１８０３は開かれたままである。
【0137】
特定の実施形態では、第２の積層プロセスは、オートクレーブまたは他の好適なデバイス内で実行され得る、真空積層プロセスである。特定の実施形態では、積層プロセスはホットプレスプロセスを用いて実行される。特定の実施形態では、積層プロセスは、約８０℃～約１４０℃の温度で、約１分～約３０分の期間の間実行される。いくつかの実施形態では、積層プロセスは、基板３０２および絶縁膜１０１６ｂに、約１分～約３０分の期間の間、約８０℃～約１４０℃の温度を適用しながら、約１０ｐｓｉｇ～約１５０ｐｓｉｇの圧力を加えることを含む。例えば、積層プロセスは、約２分～１０分の期間の間、約２０ｐｓｉｇ～約１００ｐｓｉｇの圧力で、約１００℃～約１２０℃の温度で実行される。例えば、積層プロセスは約１１０℃の温度で約５分の期間の間実行される。
【0138】
工程２２１２および図２３Ｆにおいて、積層された埋め込みダイアセンブリ１００２はいずれかのキャリアおよび／または保護膜から取り外され、支持層１８２２が除去され、埋め込みダイアセンブリ１００２は硬化プロセスにかけられる。一般に、支持層１８２２ならびに任意のキャリアおよび／または保護膜は、埋め込みダイアセンブリ１００２から、そこから剥離するなどの任意の好適な機械的プロセスによって除去される。その後、埋め込みダイアセンブリ１００２は、流動可能層１８１８の絶縁誘電体材料を完全に硬化させる（すなわち、化学反応および架橋によって硬質化させる）ための硬化プロセスにかけられ、この結果硬化した絶縁層２３１８が形成される。絶縁層２３１８は、ビア３０３の側壁を除いて、基板３０２およびこれに埋め込まれた半導体ダイ１０２６を実質的に取り囲んでいる。例えば、絶縁層２３１８は、基板３０２（表面６０６、６０８を含む）の少なくとも側１０７５、１０７７と、各半導体ダイ１０２６の少なくとも６つの面もしくは表面とに接触するか、またはこれらを封入するが、ビア３０３の側壁は露出したままとする。
【0139】
特定の実施形態では、硬化プロセスは、埋め込みダイアセンブリ１００２が完全に硬化するように、高温で実行される。例えば、硬化プロセスは、約１４０℃～約２２０℃の温度で約１５分～約４５分の期間の間、例えば、約１６０℃～約２００℃の温度で約２５分～約３５分の期間の間、実行される。例えば、硬化プロセスは約１８０℃の温度で約３０分の期間の間実行される。更なる実施形態では、工程２２１２における硬化プロセスは、周囲（例えば大気）圧力条件で、またはその近傍で実行される。
【0140】
硬化が終わると、図１３および図１４Ａ～図１４Ｈを参照して上記したように埋め込みダイアセンブリ１００２に相互接続経路を形成し、個片化を行って、完成したパッケージを形成する準備が整う。図２３Ｇには参考のために例示的なパッケージ２３０２が描かれている。上記した方法を利用して、ダイ１０２６を含む１つまたは複数の構成要素および／または他のパッケージ構造の相互接続のために、埋め込みダイアセンブリ１００２のビア３０３および１８０３を通して相互接続部１４４４が形成され得る。ただし、先に説明した例とは異なり、方法２２００の積層プロセス中にはビア３０３内に絶縁材料が流れ込まないので、相互接続部１４４４、ならびに／または接着層１４４０および／もしくはシード層１４４２は、（ビア３０３内に形成されたアセンブリ貫通ビア内ではなく）ビア３０３の側壁上に直接形成されてもよい。この場合、（図２および図３Ｄを参照して説明したように）ビア３０３の側壁上には酸化物層が形成されている場合があるので、相互接続部１４４４は、ビア３０３内の酸化物層の上に形成されてもよい。
【0141】
上では２つの予備構造化した絶縁膜１８１６の各々について別個の積層プロセスを用いて説明したが、特定の実施形態では、方法２２００は両方の膜に対して単一の積層プロセスのみを含み、その結果、方法２２００の工程の量が少なくなる。例えば、特定の実施形態では、工程２２０４においてキャビティ３０５内にダイ１０２６が配置された後で、第２の絶縁膜１８１６が基板３０２の上に配置される工程２２０８が実行されてもよい。これを受けてその後、工程２２１０において、両方の絶縁膜１８１６を、上記した積層パラメータに従って同時に積層することができる。
【0142】
特定の実施形態では、方法２２００は、予めメタライズされた基板３０２を用いて実行され得ることに留意されたい。例えば、基板３０２は、メッキされた相互接続部１４４４が既に中に形成されている１つまたは複数のビア３０２（ならびに／あるいは接着層１４４０および／またはシード層１４４２）を含み得る。この場合、その上に予備構造化した絶縁膜１８１６を積層し硬化させた後で、予めメタライズされた相互接続部を、本明細書で検討する任意の好適な技術によって、ビア１８０３を通して延長することができる。
【0143】
図１７、図１８Ａ～図１８Ｃ、図１９、図２０Ａ～図２０Ｃ、図２１Ａ～図２１Ｂ、図２２、および図２３Ａ～図２３Ｇを参照して上記したように、予備構造化した絶縁膜を利用することにより、より従来的な絶縁および／またはビルドアップ方法と比較して、いくつかの利点が得られる。例えば、予備構造化した絶縁膜を利用することで、短波長レーザ（例えばエキシマレーザ）を使用して、その誘電体材料を損傷することなく、直径約５μｍ以下などの、大幅に寸法を縮小した再配線ビアの形成が可能になる。絶縁膜のレーザアブレーションはそこに固着された支持層および／またはカバー層を除去する前に行われるため、支持層および／またはカバー層は、構造化中に流動可能層の表面に蓄積された何らかの熱を吸収することになり、その後除去され得る。更に、絶縁膜の構造化は基板とは別に行われるため、基板／フレーム上の既にメタライズされたコンタクトパッドの何らかの切除、改変、アンダーカット、および／または炭化を回避することができ、先にメタライズされた層のデブリまたは銅のオーバーハングを除去するために必要となり得る有害なエッチングプロセスまたはデスミアプロセスが不要になり得る。加えて、いくつかの工程（例えば、積層、デスミア、エッチング等の後の基板／フレームのビアを貫通する再穿孔）を回避できるので、半導体デバイスパッケージの形成に必要な工程の総数を減らすことができ、以って半導体デバイスパッケージの製造がより効率的になる。
【0144】
上記した方法によって形成されたパッケージ構造、例えばパッケージ１６０２および２３０２は、任意の好適なパッケージング用途で、任意の好適な構成で利用され得る。図２４Ａに描かれている１つの例示的な実施形態では、スタック型ＤＲＡＭ構造２４００を形成するために、４つのパッケージ１６０２が利用される。この場合、各パッケージ１６０２は、基板３０２内に埋め込まれかつ絶縁層１０１８によって封入された（例えば、各面の一部が絶縁層１０１８と接触している）、メモリダイ２４２６（すなわちメモリチップ）を含む。各パッケージ１６０２の厚さ全体にわたって１つまたは複数の相互接続部１４４４が形成され、これは、隣り合う（すなわち上下にスタックされた）パッケージ１６０２の主要な表面１００５と主要な表面１００７との間に配設された、１つまたは複数のはんだバンプ２４４６と直接接触している。例えば、スタック型ＤＲＡＭ構造２４００に描かれているように、隣り合うパッケージ１６０２の間に４つ以上のはんだバンプ２４４６が配設されて、各パッケージ１６０２の相互接続部１４４４を、隣り合うパッケージ１６０２の相互接続部１４４４と橋渡し（例えば、接続、結合）する。
【0145】
特定の実施形態では、はんだバンプ２４４６の信頼性を高めるために、はんだバンプ２４４６によって接続された隣り合うパッケージ１６０２の間の空隙が、封入材料２４４８で充填される。封入材料２４４８は、任意の好適な種類の封入材またはアンダーフィルであり得る。一例では、封入材料２４４８としては、ノーフローアンダーフィル（ＮＵＦ）材料、非導電性ペースト（ＮＣＰ）材料、および非導電性膜（ＮＣＦ）材料などの、プリアセンブリアンダーフィル材料が挙げられる。一例では、封入材料２４４８としては、キャピラリアンダーフィル（ＣＵＦ）材料および成形アンダーフィル（ＭＵＦ）材料などの、ポストアセンブリアンダーフィル材料が挙げられる。特定の実施形態では、封入材料２４４８は、ＳｉＯ２、ＡｌＮ、Ａｌ２Ｏ３、ＳｉＣ、Ｓｉ３Ｎ４、Ｓｒ２Ｃｅ２Ｔｉ５Ｏ１６、ＺｒＳｉＯ４、ＣａＳｉＯ３、ＢｅＯ、ＣｅＯ２、ＢＮ、ＣａＣｕ３Ｔｉ４Ｏ１２、ＭｇＯ、ＴｉＯ２、ＺｎＯなどを充填した（例えば含有する）エポキシ樹脂などの、低膨張フィラー含有樹脂を含む。
【0146】
特定の実施形態では、はんだバンプ２４４６は、スズ（Ｓｎ）と鉛（Ｐｂ）、銀（Ａｇ）、Ｃｕ、またはその任意の他の好適な金属の組合せなどの、１種または複数種の金属間化合物で形成される。例えば、はんだバンプ２４４６は、Ｓｎ－Ｐｂ、Ｓｎ－Ａｇ、Ｓｎ－Ｃｕなどのはんだ合金、または他の好適な材料もしくはそれらの組合せで形成される。特定の実施形態では、はんだバンプ２４４６はＣ４（制御コラスプチップ接続）バンプを含む。特定の実施形態では、はんだバンプ２４４６は、Ｃ２（はんだキャップ付きＣｕピラーなどのチップ接続）バンプを含む。Ｃ２はんだバンプを使用することで、コンタクトパッド間のピッチをより小さくすること、ならびにスタック型ＤＲＡＭ構造２４００の熱特性および／または電気特性を改善することが可能になる。いくつかの実施形態では、はんだバンプ２４４６は約１０μｍ～約１５０μｍの直径、例えば約５０μｍ～約１００μｍの直径を有する。はんだバンプ２４４６は更に、電気化学堆積（ＥＣＤ）および電気メッキを含むがこれらに限定されない、任意の好適なウエハバンピングプロセスによって形成され得る。
【0147】
図２４Ｂに描かれている別の例示的な実施形態では、４つのパッケージ１６０２をスタックし、各パッケージ１６０２の１つまたは複数の相互接続部１４４４を、１つまたは複数の隣り合うパッケージ１６０２の相互接続部１４４４と直接結合することによって、スタック型ＤＲＡＭ構造２４０１が形成される。描かれているように、パッケージ１６０２はハイブリッド接合によって接合されてもよく、その場合、隣り合うパッケージの主要な表面１００５および１００７は平坦化され、互いに完全に接触している。したがって、各パッケージ１６０２の１つまたは複数の相互接続部１４４４は各パッケージ１６０２の厚さ全体を通して形成され、少なくとも１つの別の隣り合うパッケージ１６０２の１つまたは複数の相互接続部１４４４と直接接触する。
【0148】
スタック型ＤＲＡＭ構造２４００および２４０１では、従来のＤＲＡＭ構造と比較して複数の利点が得られる。そのような利点には薄いフォームファクタおよび高いダイ対パッケージ体積比が含まれ、これらによって、人工知能（ＡＩ）および高性能コンピューティング（ＨＰＣ）の高まり続ける帯域幅および電力効率の要求に応えるようなより大きいＩ／Ｏスケーリングが可能になる。構造化したシリコンフレームを利用することによって、３次元集積回路（３Ｄ ＩＣ）アーキテクチャの電気的性能、熱管理、および信頼性を改善するための、最適な材料剛性および熱伝導性が得られる。また更に、本明細書に記載するアセンブリ貫通ビアおよびビアインビア構造の製造方法は、３Ｄ集積のための高い性能および適応性を、従来のＴＳＶ技術と比較して比較的低い製造コストで実現する。
【0149】
本明細書に記載する実施形態は有利には、高度な集積回路パッケージを製造するための基板構造化およびダイ組立ての改善された方法を提供する。上記した方法を利用することにより、ガラス基板および／またはシリコン基板上に高アスペクト比の特徴部を形成することができ、この結果、より薄くより面積の小さい半導体デバイスパッケージを経済的に形成することが可能になる。上記した方法を利用して製造された薄型でフォームファクタの小さいパッケージでは、高いＩ／Ｏ密度ならびに帯域幅および電力の改善に加えて、重量／慣性の低減と柔軟なはんだボール分布を可能にするパッケージアーキテクチャとに起因して応力が低減され、信頼性がより高くなるという利益も得られる。上記した方法の更なるメリットとして、両面メタライゼーション能力による経済的な製造、ならびに、従来のおよび先進のパッケージの大量製造で特徴部のダメージが発生し易い、フリップチップ実装およびオーバーモールドのステップを省くことによる、高い生産歩留まりが挙げられる。
【0150】
上記の内容は本開示の実施形態に向けられているが、本開示の他の更なる実施形態がその基本的範囲から逸脱することなく考案され得、その範囲は以下の特許請求の範囲によって決定される。
【図1】
【図2】
【図3A-3D】
【図4A-4F】
【図5A-5F】
【図6A-6E】
【図7A-7D】
【図8】
【図9】
【図10A-10D】
【図10E-10H】
【図10I-10K】
【図11】
【図12A-12D】
【図12E-12G】
【図13】
【図14A-14D】
【図14E-14H】
【図15】
【図16A-16C】
【図16D-16E】
【図16F-16H】
【図16I-16J】
【図16K-16L】
【図17】
【図18A-18C】
【図19】
【図20A-20C】
【図21A-21B】
【図22】
【図23A-23C】
【図23D-23G】
【図24A】
【図24B】
【国際調査報告】