(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-12
(54)【発明の名称】マルチダイ積層電力供給
(51)【国際特許分類】
H01L 25/07 20060101AFI20240705BHJP
H01L 21/822 20060101ALI20240705BHJP
【FI】
H01L25/08 Y
H01L27/04 G
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024500029
(86)(22)【出願日】2022-07-07
(85)【翻訳文提出日】2024-02-02
(86)【国際出願番号】 US2022036301
(87)【国際公開番号】W WO2023283296
(87)【国際公開日】2023-01-12
(32)【優先日】2021-07-09
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
(74)【代理人】
【識別番号】100108833
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】エリック ジェイ. チャップマン
(72)【発明者】
【氏名】アラン ディー. スミス
(72)【発明者】
【氏名】エドワード チャン
【テーマコード(参考)】
5F038
【Fターム(参考)】
5F038BG06
5F038EZ07
(57)【要約】
マルチダイプロセッサ半導体パッケージは、第1のベース集積回路(IC)ダイ[204]であって、第1のベースICダイの上に3D積層された第1の複数のコンピュートダイ[210]の構成の指標に少なくとも部分的に基づいて、第1の複数のコンピュートダイの各々に固有のパワードメイン[326、328]を提供するように構成されている第1のベース集積回路(IC)ダイ[204]を含む。いくつかの実施形態では、半導体パッケージは、第2のベースICダイ[206]であって、第2のベースICダイの上に3D積層された第2の複数のコンピュートダイを含む第2のベースICダイ[206]と、第1のベースICダイを第2のベースICダイに通信可能に結合する相互接続[208]と、を含む。
【選択図】
図3
【特許請求の範囲】
【請求項1】
プロセッサであって、
第1のベース集積回路(IC)ダイを備え、
前記第1のベースICダイは、
前記第1のベースICダイの上に積層された第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、異なるパワードメインを前記第1の複数のコンピュートダイの各々に提供するように構成されている、
プロセッサ。
【請求項2】
前記第1のベースICダイと前記第1の複数のコンピュートダイとの間のインターフェースに配置された1つ以上の存在ビットを備え、
前記1つ以上の存在ビットは、前記第1のベースICダイの上に3D積層された前記第1の複数のコンピュートダイを含む第1のハードウェア構成に関する第1の値を示す、
請求項1のプロセッサ。
【請求項3】
前記第1のベースICダイは、前記第1の複数のコンピュートダイの各々の異なるパワードメインに電力を提供するための複数の電圧レギュレータネットワークを含む、
請求項1又は2のプロセッサ。
【請求項4】
第1の電圧レギュレータは、前記第1の複数のコンピュートダイのうち第1のコンピュートダイに第1の独立したパワードメインを提供する、
請求項3のプロセッサ。
【請求項5】
前記第1のベースICダイは、2つ以上の電圧レギュレータネットワークのパワードメインを統合して、独立した電力プレーンを前記第1の複数のコンピュートダイのうち第2のコンピュートダイに提供するように構成されている、
請求項4のプロセッサ。
【請求項6】
複数の電圧レギュレータコントローラを備え、
前記複数の電圧レギュレータコントローラの各々は、前記第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、前記複数の電圧レギュレータネットワークのうち1つ以上を制御するように構成されている、
請求項3のプロセッサ。
【請求項7】
前記第1のベースICダイの前記複数の電圧レギュレータネットワークに単一の電源を提供する入力電力レールを備える、
請求項3のプロセッサ。
【請求項8】
システムであって、
ホストプロセッサに通信可能に結合されたプロセッサマルチチップモジュールを備え、
前記プロセッサマルチチップモジュールは、
第1のベース集積回路(IC)ダイを備え、
前記第1のベースICダイは、
前記第1のベースICダイの上に3D積層された第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、異なるパワードメインを前記第1の複数のコンピュートダイの各々に提供するように構成されている、
システム。
【請求項9】
前記第1の複数のコンピュートダイのうち第1のコンピュートダイは、前記第1の複数のコンピュートダイのうち第2のコンピュートダイの構成に対して異なるハードウェア構成を含む、
請求項8のシステム。
【請求項10】
前記第1のベースICダイと前記第1の複数のコンピュートダイとの間のインターフェースに配置された1つ以上の存在ビットを備え、
前記1つ以上の存在ビットは、前記第1のベースICダイの上に3D積層された前記第1の複数のコンピュートダイを含む第1のハードウェア構成に関する第1の値を示す、
請求項8又は9のシステム。
【請求項11】
前記第1のベースICダイは、前記第1の複数のコンピュートダイの各々の異なるパワードメインに電力を提供するための複数の電圧レギュレータネットワークを含む、
請求項8のシステム。
【請求項12】
第1の電圧レギュレータは、前記第1の複数のコンピュートダイのうち第1のコンピュートダイに第1の独立したパワードメインを提供する、
請求項11のシステム。
【請求項13】
前記第1のベースICダイは、2つ以上の電圧レギュレータネットワークのパワードメインを統合して、独立した電力プレーンを前記第1の複数のコンピュートダイのうち第2のコンピュートダイに提供するように構成されている、
請求項12のシステム。
【請求項14】
複数の電圧レギュレータコントローラを備え、
前記複数の電圧レギュレータコントローラの各々は、前記第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、前記複数の電圧レギュレータネットワークのうち1つ以上を制御するように構成されている、
請求項11のシステム。
【請求項15】
集積回路デバイスであって、
第1のベース集積回路(IC)ダイを備え、
前記第1のベースICダイは、
前記第1のベースICダイの上に3D積層された第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、固有のパワードメインを前記第1の複数のコンピュートダイの各々に提供するように構成されている、
集積回路デバイス。
【請求項16】
前記第1のベースICダイは、前記第1の複数のコンピュートダイの各々の固有のパワードメインに電力を提供するための複数の電圧レギュレータネットワークを含む、
請求項15の集積回路デバイス。
【請求項17】
第1の電圧レギュレータは、前記第1の複数のコンピュートダイのうち第1のコンピュートダイに第1の独立したパワードメインを提供する、
請求項16の集積回路デバイス。
【請求項18】
前記第1のベースICダイは、2つ以上の電圧レギュレータネットワークのパワードメインを統合して、独立した電力プレーンを前記第1の複数のコンピュートダイのうち第2のコンピュートダイに提供するように構成されている、
請求項17の集積回路デバイス。
【請求項19】
複数の電圧レギュレータコントローラを備え、
前記複数の電圧レギュレータコントローラの各々は、前記第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、前記複数の電圧レギュレータネットワークのうち1つ以上を制御するように構成されている、
請求項16~18の何れかの集積回路デバイス。
【請求項20】
前記第1のベースICダイの前記複数の電圧レギュレータネットワークに単一の電源を提供する入力電力レールを備える、
請求項16~18の何れかの集積回路デバイス。
【発明の詳細な説明】
【背景技術】
【0001】
2つ以上の集積回路(integrated circuit、IC又は「チップ」)が互いに相互動作するように構成されたマルチチップ集積は、マルチチップモジュール、パッケージ内のシステム及び三次元チップ積層を使用する等の様々な技術を含む。いくつかの従来のマルチチップモジュールは、キャリア基板上に、又は、場合によっては、次にキャリア基板上に実装されるインターポーザ上に(いわゆる「2.5D」配置で)並べて実装される2つ以上の半導体チップを含む。同様に、積層半導体チップアーキテクチャは、チップ間、チップとパッケージとの間、及び、パッケージとプリント回路基板との間に1つ以上の相互接続構造体を有する積層体内に配置された集積回路を含む。
【0002】
本開示は、添付の図面を参照することによって、より良好に理解され、その数々の特徴及び利点が当業者に明らかになり得る。異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。
【図面の簡単な説明】
【0003】
【
図1】いくつかの実施形態による、マルチダイプロセッサを実装するコンピューティングシステムのブロック図である。
【
図2】いくつかの実施形態による、マルチダイプロセッサの平面図を示すブロック図である。
【
図3】いくつかの実施形態による、マルチダイプロセッサの断面図を示すブロック図である。
【
図4】いくつかの実施形態による、グラフィックス処理マルチチップモジュールの一例のブロック図である。
【
図5】いくつかの実施形態による、グラフィックス処理マルチチップモジュールの断面図を示すブロック図である。
【
図6】いくつかの実施形態による、加速処理ユニットの平面図を示すブロック図である。
【発明を実施するための形態】
【0004】
パッケージ化されたICがより多くの回路デバイスを含み、より多くの性能を達成することを可能にする1つの技術が、マルチチップモジュール(multi-chip module、MCM)技術の使用によるものである。MCMは、単一のICダイ上に形成された回路デバイスの複数の個々のモジュールを集積する。様々なMCM構成要素は、MCMが単一の構成要素として動作するように、統一基板(unifying substrate)上に集積されることが多い。マルチチップモジュールは、既存のチップパッケージのパッケージフットプリントを模倣するように配置されたプリント回路基板(printed circuit board、PCB)上に予めパッケージ化されたICを使用すること等のように、複雑さに応じて様々な形態をとる。MCMは、複合ICをより小さなIC構成要素で継ぎ合わせることによって、高度の複合ICの歩留まりを向上させるという利点を有する。
【0005】
半導体チップの製造は、多くのプロセスステップを伴い、全てのステップで、欠陥、プロセス変動、アライメントの問題及びデバイス性能の変動を引き起こす他の要因が存在する可能性が高い。例えば、製造プロセスの変動に起因して、シリコンウェハ上の個々のシリコンダイは、同じ電源制限を仮定すると、その個々の性能特性が他のダイに対して変動する。各物理チップは、製造に起因して異なる物理特性を有するため、物理チップは、同じ電圧が供給され、同じワークロードを実行する場合であっても、マルチチップモジュールの一部として、互いに対して異なって動作するであろう。
【0006】
これらの問題に対処し、改善されたシステム性能を可能にするために、
図1~
図6は、独立して監視可能であり、他のチップレットから独立して電力が割り当てられる3Dダイ積層チップレットを使用するシステム及びデバイスを示す。様々な実施形態では、マルチダイプロセッサ半導体パッケージは、第1のベース集積回路(IC)ダイであって、当該第1のベースICダイの上に3D積層されている第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、第1の複数のコンピュートダイの各々に固有のパワードメインを提供するように構成されている、第1のベース集積回路(IC)ダイを含む。また、半導体パッケージは、第2のベースICダイであって、当該第2のベースICダイの上に3D積層されている第2の複数のコンピュートダイを含む、第2のベースICダイと、第1のベースICダイを第2のベースICダイに通信可能に結合する相互接続と、を含む。このようにして、ベースダイの上に実装されているコンピュートダイのタイプに基づいて動的に再構成する電力供給トポロジが形成される。各ダイは個別に制御されるので、システムは、固定された電力バジェットからより多くの性能を引き出すことができる(例えば、コンピュートダイ若しくはパッケージがアイドルであるか、又は、さもなければより低い周波数で動作している場合に、コンピュートダイ又はパッケージに供給される電圧を低下させ、その電力を異なるシステム構成要素に割り当てることによって)。
【0007】
図1は、いくつかの実施形態による、マルチダイプロセッサを実装するコンピューティングシステム100の一実施形態のブロック図を示す。様々な実施形態では、コンピューティングシステム100は、少なくとも1つ以上のプロセッサ102A~102Nと、ファブリック104と、入力/出力(input/output、I/O)インターフェース106と、メモリコントローラ108と、ディスプレイコントローラ110と、他のデバイス112と、を含む。様々な実施形態では、グラフィックス及び他のタイプのワークロードのための命令の実行をサポートするために、コンピューティングシステム100は、中央処理ユニット(central processing unit、CPU)等のホストプロセッサ114を含む。様々な実施形態では、コンピューティングシステム100は、コンピュータ、ラップトップ、モバイルデバイス、サーバ、又は、様々な他のタイプのコンピューティングシステム若しくはデバイスのうち何れかを含む。コンピューティングシステム100の構成要素の数は、いくつかの実施形態において変化することに留意されたい。また、いくつかの実装形態では、コンピューティングシステム100は、
図1に示されていない他の構成要素を含むことにも留意されたい。加えて、他の実施形態では、コンピューティングシステム100は、
図1に示される以外の他の方式で構築される。
【0008】
ファブリック104は、コンピューティングシステム100の構成要素間で通信するために利用される様々なタイプのプロトコルの何れかに準拠する任意の通信相互接続を表す。ファブリック104は、プロセッサ102、I/Oインターフェース106、メモリコントローラ108、ディスプレイコントローラ110及び他のデバイス112を互いに接続するデータパス、スイッチ、ルータ及び他のロジックを提供する。ファブリック104は、コヒーレンシを容易にするために、要求、応答及びデータトラフィック、並びに、プローブトラフィックを処理する。また、ファブリック104は、コンピューティングシステム100の様々な構成要素への割込み要求ルーティング及び構成アクセスパスを処理する。加えて、ファブリック104は、構成要求、応答及び構成データトラフィックを処理する。いくつかの実施形態では、ファブリック104は、共有バス構成、クロスバー構成及びブリッジを有する階層バスを含むバスベースである。他の実施形態では、ファブリック104は、パケットベースであり、ブリッジ、クロスバー、ポイントツーポイント又は他の相互接続を有する階層である。ファブリック104の観点から、コンピューティングシステム100の他の構成要素は、「クライアント」と呼ばれる。ファブリック104は、様々なクライアントによって生成された要求を処理し、その要求を他のクライアントに渡すように構成されている。
【0009】
メモリコントローラ108は、任意の数及びタイプのメモリデバイスに結合された任意の数及びタイプのメモリコントローラを表す。例えば、メモリコントローラ108に結合されたメモリデバイスのタイプは、ダイナミックランダムアクセスメモリ(Dynamic Random Access Memory、DRAM)、スタティックランダムアクセスメモリ(Static Random Access Memory、SRAM)、NANDフラッシュメモリ、NORフラッシュメモリ、強誘電体ランダムアクセスメモリ(Ferroelectric Random Access Memory、FeRAM)等を含む。メモリコントローラ108は、プロセッサ102、I/Oインターフェース106、ディスプレイコントローラ110及び他のデバイス112によって、ファブリック104を介してアクセス可能である。I/Oインターフェース106は、任意の数及びタイプのI/Oインターフェース(例えば、周辺構成要素相互接続(peripheral component interconnect、PCI)バス、PCI拡張(PCI-Extended、PCI-X)、PCIE(PCI Express)バス、ギガビットイーサネット(登録商標)(gigabit Ethernet、GBE)バス、ユニバーサルシリアルバス(universal serial bus、USB))を表す。様々なタイプの周辺デバイスがI/Oインターフェース106に結合される。そのような周辺デバイスは、ディスプレイ、キーボード、マウス、プリンタ、スキャナ、ジョイスティック、他のタイプのゲームコントローラ、メディア記録デバイス、外部記憶デバイス、ネットワークインターフェースカード等を含む(が、これらに限定されない)。他のデバイス112は、任意の数及びタイプのデバイス(例えば、マルチメディアデバイス、ビデオコーデック)を表す。
【0010】
様々な実施形態では、プロセッサ102の各々は、プロセッサ(例えば、中央処理ユニット(CPU)、ベクトルプロセッサ、グラフィックス処理ユニット(graphics processing unit、GPU)、汎用GPU(general-purpose GPU、GPGPU)、非スカラプロセッサ、高並列プロセッサ、人工知能(artificial intelligence、AI)プロセッサ、推論エンジン、機械学習プロセッサ、他のマルチスレッド処理ユニット等)である。各プロセッサ102は、プロセッサが、単一の半導体集積回路のように使用可能(例えば、アドレス指定可能)であるように、ブリッジチップで一緒に通信可能に結合されている2つ以上のベース集積回路ダイ(
図2に関して以下でより詳細に説明される)を含むマルチチップモジュール(例えば、半導体ダイパッケージ)として構築される。本開示で使用される場合、「ダイ」及び「チップ」という用語は、互換的に使用される。当業者は、従来の(例えば、マルチチップではない)半導体集積回路が、ウェハとして又はウェハ内に形成され、後に(例えば、ウェハがダイシングされる場合に)ウェハから分離されるダイ(例えば、シングルチップIC)として製造され、多くの場合、複数のICがウェハ内に同時に製造されることを認識するであろう。IC、及び、場合によってはディスクリート回路、並びに、場合によっては他の構成要素(プリント回路基板、インターポーザ、及び、場合によっては他のものを含む非半導体パッケージング基板等)が、マルチダイプロセッサ内に組み立てられる。
【0011】
以下に
図2~
図6に関してより詳細に説明されるように、様々な実施形態では、個々のプロセッサ102の各々は、1つ以上のベースICダイであって、当該ベースICダイの上に実装されているチップレットのタイプに基づいて、その電力供給トポロジを動的に再構成する1つ以上のベースICダイを含む。様々な実施形態が、例示及び説明を容易にするために、CPU及びGPUの特定のコンテキストにおいて以下で説明されるが、本明細書で説明される概念は、加速処理ユニット(accelerated processing unit、APU)、ディスクリートGPU(discrete GPU、dGPU)、人口知能(AI)アクセラレータ、他の並列プロセッサ等を含む他のプロセッサにも同様に適用可能であることを認識されたい。
【0012】
図2を参照すると、いくつかの実施形態による、プロセッサMCM202の平面
図200を例示するブロック図が示されている。プロセッサMCM202(例えば、
図1のプロセッサ102)は、N個のベースダイを含む単一の半導体チップパッケージ(例えば、マルチダイ半導体パッケージ)として形成されている。平面
図200に示されるように、プロセッサMCM202は、第1のベースICダイ204と、第2のベースICダイ206と、を含む(
図2の実施形態ではN=2)。様々な実施形態では、ベースICダイは、他のダイに通信可能に結合するためのチップ間相互接続構造体、物理層(physical layer、PHY)インターフェース等の1つ以上の追加の相互接続構造体を含むことを理解されたい。例えば、いくつかの実施形態では、ダイ間相互接続208(マルチチップモジュール内の共パッケージされたダイ間をインターフェースするための超短距離相互接続等)は、複数のベースダイ(例えば、ベースICダイ204、206)をリンクし、ベースICダイを一緒に統合して単一の論理ベースダイを生成する。このようにして、高スループット相互接続は、複数のベースダイ(例えば、ベースICダイ204、206)をモジュール式構成要素として互いにリンクし、いくつかの実施形態では、より大きいモノリシックデバイスに匹敵する性能を有するデバイスを形成するために、複数のダイ間の動作を調整するための協調(cooperative)コマンドプロセッサ(図示せず)を使用する。
【0013】
図2に示されるように、第1のベースICダイ204は、第1のベースICダイ204の上に積層されたM個のチップレットダイ210を含む。具体的には、第1のベースICダイ204は、第1のチップレットダイ210a、第2のチップレットダイ210b及び第3のチップレットダイ210cを含むM=3個のチップレットダイを含む。同様に、プロセッサMCM202は、第2のベースICダイ206の上に積層されたM個のチップレットダイ210を含む。3つのチップレットダイ210を含むものとして示されているが、当業者は、任意の数のチップレットダイが、第1のベースICダイ204及び第2のベースICダイ206の上方の積層ダイ層内に位置付けられ得ることを認識するであろう。
【0014】
様々な実施形態では及び本明細書で使用される場合、「チップレット」という用語は、以下に限定されるものではないが、以下の特性、すなわち、1)チップレットは、完全な問題を解くために使用される計算ロジックの少なくとも一部分を含むアクティブシリコンダイを含む(すなわち、計算ワークロードが、複数のこれらのアクティブシリコンダイにわたって分配される)、2)チップレットは、同じ基板上にモノリシックユニットとして一緒にパッケージ化される、3)プログラミングモデルは、概念を維持する単一のモノリシックユニットとしての(すなわち、各チップレットは、計算ワークロードを処理するためにチップレットを使用するアプリケーションに個別のデバイスとして露出されない)、これらの個別の計算ダイ(例えば、第1のベースICダイ204及び第2のベースICダイ206の上に積層された各チップレット210ダイ)の組み合わせ、を含む任意のデバイスを指す。
【0015】
図2の実施形態では、チップレットダイ210は、例えば、2つ以上の物理コンピュートコア(図示せず)を含むコアコンピュートダイ(core compute die、CCD)を含む。
図4に関して以下により詳細に説明されるような他の実施形態では、チップレットダイ210は、2つ以上のアクセラレータコアを含むアクセラレータコアダイを含む。共通インターポーザの上にコンピュートコアを単に積層するのではなく、ベースダイは、2つ以上の個別のチップ(例えば、第1のベースICダイ204及び第2のベースICダイ206)に分割される。プロセッサMCMアーキテクチャの追加の詳細は、いくつかの実施形態による、マルチダイプロセッサの断面図を例示するブロック図である
図3を参照して理解され得る。
図300は、断面A-Aで取られた
図2の第1のベースICダイ204及びその積層チップレットダイ210の電源ネットワークトポロジの断面図を提供する。
図2に示されるような様々な実施形態では、ベースICダイ204は、ベースICダイ206と同一である。他の実施形態では、ベースICダイ204は、ベースICダイ206の構造体とは異なる構造体を有する。
【0016】
本明細書に記載されるように、様々な実施形態では、プロセッサMCM202は、ベースICダイ(例えば、第1のベースICダイ204及び第2のベースICダイ206)の上に積層されているチップレットダイのタイプに応じて、各チップレットダイ(例えば、チップレットダイ210)にそれ自体のパワードメイン構成を与えるように、入力電力レール212等からの電源を動的に再構成する電源トポロジを含む。このようにして、ベースICダイは、チップレットダイ(例えば、
図2の積層チップレットダイ210)の様々な構成をサポートする。したがって、様々な実施形態では、プロセッサMCM202は、チップレットダイの何れのセットがベースICダイの上に積層されているかに少なくとも部分的に基づいて再構成される能力をサポートする再構成可能電圧レギュレータネットワークを含む。
【0017】
図300に示されるように、電圧レギュレータネットワークトポロジ302は、4つの固有の電圧レギュレータネットワーク304~310を含む。各積層チップレットダイ210(例えば、第1のチップレットダイ210a、第2のチップレットダイ210b及び第3のチップレットダイ210c)には、入力電力レール312(すなわち、
図2の入力電力レール212)を使用して、電圧レギュレータネットワーク304~310によって生成されるそれ自体の固有電圧が提供される。すなわち、入力電力レール312からの入力電圧は、電圧レギュレータネットワーク304~310の入力をドライブし、各固有の電圧レギュレータネットワーク304~310内の電圧レギュレータネットワークヘッダの出力は、ベースICダイ204を通って積層チップレットダイ210まで通過する、積層ダイ上に(例えば、シリコン貫通ビアTSV(through silicon via)等を使用することによって)分配可能である単一の電力プレーンを生成するように一緒に結合される。様々な実施形態では、電圧レギュレータネットワーク304~310は、例えば、複数のパワードメイン及び動的電源範囲を有するシステムオンチップ(System on Chip、SoC)アプリケーションで使用するためのデジタル低ドロップアウト(digital low dropout、DLDO)電圧レギュレータを含む。
【0018】
いくつかの実施形態では、ベースICダイは、電圧レギュレータネットワークに論理的に接続されているいくつかの固有の電圧レギュレータコントローラをインスタンス化する。示されるように、電圧レギュレータネットワークトポロジ302は、少なくとも第1の電圧レギュレータコントローラ314、第2の電圧レギュレータコントローラ316及び第3の電圧レギュレータコントローラ318を含む。いくつかの実施形態では、遠隔システム管理ユニット(remote system management unit、RSMU)320は、電圧レギュレータコントローラがファームウェアによって適宜構成されるように、システム管理ネットワークバス322又は他の構成インターフェースを介して、電圧レギュレータコントローラをファームウェアに公開(exposes)する。
【0019】
第1の電圧レギュレータコントローラ314、第2の電圧レギュレータコントローラ316及び第3の電圧レギュレータコントローラ318の各々は、様々な実施形態では、1つ以上の電圧レギュレータネットワークを制御するように構成されている。様々な実施形態では、電圧レギュレータコントローラは、ベースICダイの上に何れのチップレットダイが積層されているかに基づいて構成される。
図2及び
図3の実施形態では、プロセッサMCM202は、積層チップレットダイのハードウェア構成を感知することによって、電源トポロジを決定する。例えば、いくつかの実施形態では、プロセッサMCM202は、積層されたチップレットとベースICダイとの間の異なるハードウェア接続を感知する2つ以上のマルチプレクサ324を含む。
【0020】
1つ以上の存在ビット(present bits)が、積層チップレットダイとベースICダイとの間のインターフェースに位置付けられる。一実施形態では、第1のタイプのチップレットダイ(すなわち、チップレットダイ210)が、ベースICダイに積層されるか又はさもなければ接合される場合、存在ビットは、0を返し、最上層に存在するチップレットのタイプの決定のハードウェアベースのフラグ立てをシグナリングする。このインターフェース信号に基づいて、第1のベースICダイ204は、パワードメインをルーティングし、電圧レギュレータコントローラと電圧レギュレータネットワークとの間のマッピングを変更する。具体的には、第1のタイプのチップレットダイが存在すると判定したことに基づいて、第1のパワードメイン326は、第1の独立した電力プレーンを第1のチップレットダイ210aに提供する。第2のパワードメイン328及び第3のパワードメイン330は、統合されて、第2のチップレットダイ210bへの第2の独立した電力プレーンを生成する。加えて、第4のパワードメイン332は、第3の独立した電力プレーンを第3のチップレットダイ210cに提供する。このようにして、チップレットダイの観点から、ベースICダイ204は、各積層チップレットダイ210にそれ自体の固有の電源を提供する。様々な実施形態では、2つ以上の電圧レギュレータネットワークが、チップレットにおいて一緒に結合されて、統合された電力プレーンを生成する。すなわち、電圧レギュレータコントローラ314~318は、上述したドメインに再ルーティングされて、各チップレットダイ210のための単一のパワードメインを生成する。
【0021】
図4を参照すると、いくつかの実施形態による、グラフィックス処理MCM402の平面
図400を例示するブロック図が示されている。グラフィックス処理MCM402(例えば、
図1のプロセッサ102)は、N個のベースアクティブインターポーザダイ(
図2のベースICダイ204、206と同様の)を含む単一の半導体チップパッケージ(例えば、マルチダイ半導体パッケージ)として形成される。グラフィックス処理MCM402は、例示及び説明を容易にするために、GPUという用語の特定のコンテキストで以下に説明されるが、様々な実施形態では、説明されるアーキテクチャは、本開示の範囲から逸脱することなく、様々なタイプのプロセッサ(
図2及び
図3を参照してより広範に上述されたような)の何れにも適用可能であることを認識されたい。
【0022】
平面
図400に示されるように、グラフィックス処理MCM402は、第1のアクティブインターポーザダイ404及び第2のアクティブインターポーザダイ406を含む(
図4の実施形態ではN=2)。様々な実施形態では、ベースアクティブインターポーザダイは、他のダイに通信可能に結合するためのチップ間相互接続構造体、物理層(PHY)インターフェース等の1つ以上の追加の相互接続構造体を含むことを理解されたい。例えば、いくつかの実施形態では、ダイ間相互接続408(マルチチップモジュール内の共パッケージされたダイ間をインターフェースするための超短距離相互接続等)は、複数のベースダイ(例えば、アクティブインターポーザダイ404、406)をリンクし、ベースアクティブインターポーザダイを一緒に統合して、単一の論理ベースダイを生成する。このようにして、高スループット相互接続は、複数のベースダイ(例えば、アクティブインターポーザダイ404、406)をモジュール式構成要素として互いにリンクし、いくつかの実施形態では、より大きいモノリシックデバイスに匹敵する性能を有するデバイスを形成するために、複数のダイ間の動作を調整するための協調コマンドプロセッサ(図示せず)を使用する。
【0023】
図4に示されるように、第1のアクティブインターポーザダイ404は、第1のアクティブインターポーザダイ404の上に積層されたM個のチップレットダイ410を含む。具体的には、第1のアクティブインターポーザダイ404は、第1のチップレットダイ410a及び第2のチップレットダイ410bを含むM=2個のチップレットダイを含む。同様に、グラフィックス処理MCM402も、第2のアクティブインターポーザダイ406の上に積層されたM個のチップレットダイ410を含む。2つのチップレットダイ410を含むように示されているが、当業者は、任意の数のチップレットダイが、第1のアクティブインターポーザダイ404及び第2のアクティブインターポーザダイ406の上方の積層ダイ層内に位置付けられ得ることを認識するであろう。
【0024】
様々な実施形態では及び本明細書で使用される場合、「チップレット」という用語は、以下に限定されるものではないが、以下の特性、すなわち、1)チップレットは、完全な問題を解くために使用される計算ロジックの少なくとも一部分を含むアクティブシリコンダイを含む(すなわち、計算ワークロードが、複数のこれらのアクティブシリコンダイにわたって分配される)、2)チップレットは、同じ基板上にモノリシックユニットとして一緒にパッケージ化される、3)プログラミングモデルは、概念を維持する単一のモノリシックユニットとしての(すなわち、各チップレットは、計算ワークロードを処理するためにチップレットを使用するアプリケーションに個別のデバイスとして露出されない)、これらの個別の計算ダイ(例えば、第1のアクティブインターポサダイ404及び第2のアクティブインターポダイ406の上に積層された各チップレット410ダイ)の組み合わせ、を含む任意のデバイスを指す。
【0025】
図4の実施形態では、チップレットダイ410は、例えば、2つ以上のアクセラレータコアを含むアクセラレータコアダイを含む。
図2に関してより詳細に上述されたような他の実施形態では、チップレットダイ410は、2つ以上の物理コンピュートコア(図示せず)を含むコアコンピュートダイ(CCD)を含む。共通インターポーザの上にアクセラレータコアを単に積層するのではなく、ベースダイは、2つ以上の個別のチップ(例えば、第1のアクティブインターポーザダイ404及び第2のアクティブインターポーザダイ406)に分割される。グラフィックス処理MCMアーキテクチャの追加の詳細は、いくつかの実施形態による、マルチダイグラフィックスプロセッサの断面図を例示するブロック図である
図5を参照して理解され得る。
図500は、断面A-Aで取られた
図4の第1のアクティブインターポーザダイ404及びその積層チップレットダイ410の電源ネットワークトポロジの断面図を提供する。
図4に示されるような様々な実施形態では、アクティブインターポーザダイ404は、アクティブインターポーザダイ406と同一である。他の実施形態では、アクティブインターポーザダイ404は、アクティブインターポーザダイ406の構造とは異なる構造を有する。
【0026】
本明細書に記載されるように、様々な実施形態では、グラフィックス処理MCM402は、アクティブインターポーザダイ(例えば、第1のアクティブインターポーザダイ404及び第2のアクティブインターポーザダイ406)の上に積層されているチップレットダイのタイプに応じて、各チップレットダイ(例えば、チップレットダイ410)にそれ自体のパワードメイン構成を与えるように、入力電力レール412等からの電源を動的に再構成する電源トポロジを含む。このようにして、アクティブインターポーザダイは、チップレットダイ(例えば、
図4の積層チップレットダイ410)の様々な構成をサポートする。したがって、様々な実施形態では、グラフィックス処理MCM402は、チップレットダイの何れのセットが、アクティブインターポーザダイの上に積層されているかに少なくとも部分的に基づいて再構成される能力をサポートする再構成可能電圧レギュレータネットワークを含む。
【0027】
図500に示されるように、電圧レギュレータネットワークトポロジ502は、4つの固有の電圧レギュレータネットワーク504~510を含む。各積層チップレットダイ410(例えば、第1のチップレットダイ410a及び第2のチップレットダイ410b)には、入力電力レール512(すなわち、
図4の入力電力レール412)を使用して電圧レギュレータネットワーク504~510によって生成されるそれ自体の固有電圧が提供される。すなわち、入力電力レール512からの入力電圧は、電圧レギュレータネットワーク504~510の入力をドライブし、各固有の電圧レギュレータネットワーク504~510内の電圧レギュレータネットワークヘッダの出力は、アクティブインターポーザダイ404を通って積層チップレットダイ410まで通過する、積層ダイ上に(例えば、シリコン貫通ビアTSV等を使用することによって)分配可能である単一の電力プレーンを生成するように一緒に結合される。様々な実施形態では、電圧レギュレータネットワーク504~510は、例えば、複数のパワードメイン及び動的電源範囲を有するシステムオンチップ(SoC)アプリケーションで使用するためのデジタル低ドロップアウト(DLDO)電圧レギュレータを含む。
【0028】
いくつかの実施形態では、アクティブインターポーザダイは、電圧レギュレータネットワークに論理的に接続されるいくつかの固有の電圧レギュレータコントローラをインスタンス化する。示されるように、電圧レギュレータネットワークトポロジ502は、少なくとも第1の電圧レギュレータコントローラ514、第2の電圧レギュレータコントローラ516及び第3の電圧レギュレータコントローラ518を含む。いくつかの実施形態では、遠隔システム管理ユニット(RSMU)520は、電圧レギュレータコントローラがファームウェアによって適宜構成されるように、システム管理ネットワークバス522又は他の構成インターフェースを介して、電圧レギュレータコントローラをファームウェアに公開する。
【0029】
第1の電圧レギュレータコントローラ514、第2の電圧レギュレータコントローラ516及び第3の電圧レギュレータコントローラ518の各々は、様々な実施形態では、1つ以上の電圧レギュレータネットワークを制御するように構成されている。様々な実施形態では、電圧レギュレータコントローラは、アクティブインターポーザダイの上に何れのチップレットダイが積層されているかに基づいて構成される。
図4及び
図5の実施形態では、グラフィックス処理MCM402は、積層チップレットダイのハードウェア構成を感知することによって、電源トポロジを決定する。例えば、いくつかの実施形態では、グラフィックス処理MCM402は、積層チップレッとアクティブインターポーザダイとの間の異なるハードウェア接続を感知する2つ以上のマルチプレクサ524を含む。
【0030】
1つ以上の存在ビットが、積層チップレットダイとアクティブインターポーザダイとの間のインターフェースに位置付けられる。一実施形態では、第2のタイプのチップレットダイ(すなわち、
図2のチップレットダイ210とは対照的なチップレットダイ410)が、アクティブインターポーザダイに積層されるか又はさもなければ接合される場合、存在ビットは、a 1を返し、最上層に存在する第2のタイプのチップレットの決定のハードウェアベースのフラグ立てをシグナリングする。このインターフェース信号に基づいて、第1のアクティブインターポーザダイ404は、パワードメインをルーティングし、電圧レギュレータコントローラと電圧レギュレータネットワークとの間のマッピングを変更する。具体的には、第2のタイプのチップレットダイが存在すると判定したことに基づいて、第1のパワードメイン526及び第2のパワードメイン528は、第1の独立した電力プレーンを第1のチップレットダイ410aに提供するように統合される。加えて、第3のパワードメイン530及び第4のパワードメイン532は、第2の独立した電力プレーンを第2のチップレットダイ410bに提供するように統合される。このようにして、チップレットダイの観点から、アクティブインターポーザダイ404は、各積層チップレットダイ410にそれ自体の固有の電源を提供する。すなわち、電圧レギュレータコントローラ514~518は、上述したドメインに再ルーティングされて、各チップレットダイ410のための単一のパワードメインを生成する。
【0031】
パッケージ内に同じ構造を有するベースICダイ(例えば、プロセッサMCM202のベースICダイ204、206及びグラフィックス処理MCM402のアクティブインターポーザダイ404、406)のコンテキストで上述したが、当業者は、各ベースダイ及び/又はAIDは、異なるSoC構成を生成するために、任意の異なる数又は組み合わせのチップレットダイの積層をサポートすることを認識するであろう。
図6を参照すると、いくつかの実施形態による、加速処理ユニット(APU)602の平面
図600を例示するブロック図が示されている。
【0032】
加速処理ユニット602(例えば、
図1のプロセッサ102)は、N個のベースダイを含む単一の半導体チップパッケージ(例えば、マルチダイ半導体パッケージ)として形成される。平面
図600に示されるように、加速処理ユニット602は、第1のベースICダイ604及び第2のベースICダイ606を含む(
図2の実施形態ではN=2)。様々な実施形態では、ベースICダイは、他のダイに通信可能に結合するためのチップ間相互接続構造体、物理層(PHY)インターフェース等の1つ以上の追加の相互接続構造体を含むことを理解されたい。例えば、いくつかの実施形態では、ダイ間相互接続608(マルチチップモジュール内の共パッケージされたダイ間をインターフェースするための超短距離相互接続等)は、複数のベースダイ(例えば、ベースICダイ604、606)をリンクし、ベースICダイを一緒に統合して単一の論理ベースダイを生成する。このようにして、高スループット相互接続は、複数のベースダイ(例えば、ベースICダイ604、606)をモジュール式構成要素として互いにリンクし、いくつかの実施形態では、より大きいモノリシックデバイスに匹敵する性能を有するデバイスを形成するために、複数のダイ間の動作を調整するための協調コマンドプロセッサ(図示せず)を使用する。
【0033】
図6に示されるように、第1のベースICダイ604は、第1のベースICダイ604の上に積層されたM個のチップレットダイ610を含む。具体的には、第1のベースICダイ604は、第1のチップレットダイ610a、第2のチップレットダイ610b及び第3のチップレットダイ610cを含むM=3個のチップレットダイを含む。3つのチップレットダイ610を含むように示されているが、当業者は、任意の数のチップレットダイが、第1のベースICダイ604の上方の積層ダイ層内に位置付けられ得ることを認識するであろう。
図6の実施形態では、チップレットダイ610は、例えば、2つ以上の物理コンピュートコア(図示せず)を含むコアコンピュートダイ(CCD)を含む。しかしながら、当業者は、単なる例示を目的に、コンピュートダイの特定の例が本明細書で提供されており、様々な実施形態では、説明されたアーキテクチャは、本開示の範囲から逸脱することなく、様々なタイプのプロセッサ及びコンピュートの何れにも適用可能であることを認識するであろう。
【0034】
第2のベースICダイ606は、第2のベースICダイ606の上に積層された、チップレットダイ610とは異なるタイプのJ個のチップレットダイ612を含む。具体的には、第2のベースICダイ606は、第1のチップレットダイ612a及び第2のチップレットダイ612bを含むJ=2個のチップレットダイを含む。2つのチップレットダイ612を含むように示されているが、当業者は、任意の数のチップレットダイが、第2のベースICダイ606の上方の積層ダイ層内に位置付けられ得ることを認識するであろう。
図6の実施形態では、チップレットダイ612は、例えば、2つ以上のアクセラレータコアを含むアクセラレータコアダイを含む。しかしながら、当業者は、単なる例示を目的に、コアダイの特定の例が本明細書で提供されており、様々な実施形態では、説明されたアーキテクチャは、本開示の範囲から逸脱することなく、様々なタイプのプロセッサ及びコンピュートの何れにも適用可能であることを認識するであろう。
【0035】
図2~
図5に関してより詳細に上述したように、様々な実施形態では、加速処理ユニット602は、ベースICダイ(例えば、第1のベースICダイ604及び第2のベースICダイ606)の上に積層されているチップレットダイのタイプに応じて、各チップレットダイ(例えば、チップレットダイ610、612)にそれ自体のパワードメイン構成を与えるように、入力電力レール614等からの電源を動的に再構成する電源トポロジを含む。このようにして、ベースICダイは、チップレットダイの様々な構成(例えば、CPUコアとアクセラレータコアとの組み合わせを有するAPU)をサポートする。様々な実施形態では、加速処理ユニット602は、チップレットダイの何れのセットがベースICダイの上に積層されているかに少なくとも部分的に基づいて再構成される能力をサポートする再構成可能電圧レギュレータネットワークを含む。
【0036】
したがって、本明細書で説明されるように、ベースICダイに単一の電源を提供する一方で、各積層チップレットダイ(例えば、ダイ210、410、610)は、それらの固有のパワードメインを用いて互いに独立して動作される。各チップレットダイが、個別に監視可能及び制御可能である場合、システム全体は、固定された電力バジェットからより多くの性能を出力することができる(どこかで保存される電力は、別の構成要素による使用のために利用可能な電力であるため)。システムは、チップレットダイを独立に監視し、電圧レギュレータトポロジを、積層チップレットダイのトポロジに一致させるように動的に変更する。このようにして、電力ルーティングは、下にあるプラットフォームボードの設計から独立しており、専用の電力ルートを使用して又はパッケージの外部から電力ルーティングを操作して、個別に電圧を供給することを必要としない。
【0037】
本明細書に開示されるように、いくつかの実施形態では、プロセッサは、第1のベース集積回路(IC)ダイであって、当該第1のベースICダイの上に積層されている第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、第1の複数のコンピュートダイの各々に異なるパワードメインを提供するように構成されている、第1のベース集積回路(IC)ダイ、を含む。一態様では、プロセッサは、第1のベースICダイと第1の複数のコンピュートダイとの間のインターフェースに位置付けられている1つ以上の存在ビットを含み、当該1つ以上の存在ビットは、第1のハードウェア構成のための第1の値が、第1のベースICダイの上に3D積層されている第1の複数のコンピュートダイを含むことを示す。別の態様では、第1のベースICダイは、第1の複数のコンピュートダイの各々の異なるパワードメインに電力を提供するための複数の電圧レギュレータネットワークを含む。
【0038】
一態様では、第1の電圧レギュレータは、第1の複数のコンピュートダイのうち第1のコンピュートダイに第1の独立したパワードメインを提供する。別の態様では、第1のベースICダイは、2つ以上の電圧レギュレータネットワークのパワードメインを統合して、第1の複数のコンピュートダイのうち第2のコンピュートダイに独立した電力プレーンを提供するように構成されている。別の態様では、プロセッサは、複数の電圧レギュレータコントローラを含み、複数の電圧レギュレータコントローラの各々は、第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、電圧レギュレータネットワークのうち1つ以上を制御するように構成されている。一態様では、プロセッサは、第1のベースICダイの複数の電圧レギュレータネットワークに単一の電源を供給する入力電力レールを含む。
【0039】
いくつかの実施形態では、システムは、ホストプロセッサに通信可能に結合されたプロセッサマルチチップモジュールを含み、プロセッサマルチチップモジュールは、第1のベース集積回路(IC)ダイであって、当該第1のベースICダイの上に3D積層されている第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、第1の複数のコンピュートダイの各々に異なるパワードメインを提供するように構成されている、第1のベース集積回路(IC)ダイを含む。一態様では、第1の複数のコンピュートダイのうち第1のコンピュートダイは、第1の複数のコンピュートダイのうち第2のコンピュートダイの構成に対して異なるハードウェア構成を含む。別の態様では、プロセッサは、第1のベースICダイと第1の複数のコンピュートダイとの間のインターフェースに位置付けられている1つ以上の存在ビットを含み、当該1つ以上の存在ビットは、第1のハードウェア構成のための第1の値が、第1のベースICダイの上に3D積層されている第1の複数のコンピュートダイを含むことを示す。別の態様では、第1のベースICダイは、第1の複数のコンピュートダイの各々の異なるパワードメインに電力を提供するための複数の電圧レギュレータネットワークを含む。更に別の態様では、第1の電圧レギュレータは、第1の複数のコンピュートダイのうち第1のコンピュートダイに第1の独立したパワードメインを提供する。別の態様では、第1のベースICダイは、2つ以上の電圧レギュレータネットワークのパワードメインを統合して、第1の複数のコンピュートダイのうち第2のコンピュートダイに独立した電力プレーンを提供するように構成されている。一態様では、システムは、複数の電圧レギュレータコントローラを含み、複数の電圧レギュレータコントローラの各々は、第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、電圧レギュレータネットワークのうち1つ以上を制御するように構成されている。
【0040】
一態様では、集積回路デバイスは、第1のベース集積回路(IC)ダイであって、当該第1のベースICダイの上に3D積層されている第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、第1の複数のコンピュートダイの各々に固有のパワードメインを提供するように構成されている、第1のベース集積回路(IC)ダイを含む。第1のベースICダイは、第1の複数のコンピュートダイの各々の固有のパワードメインに電力を提供するための複数の電圧レギュレータネットワークを含む。別の態様では、第1の電圧レギュレータは、第1の複数のコンピュートダイのうち第1のコンピュートダイに第1の独立したパワードメインを提供する。別の態様では、第1のベースICダイは、2つ以上の電圧レギュレータネットワークのパワードメインを統合して、第1の複数のコンピュートダイのうち第2のコンピュートダイに独立した電力プレーンを提供するように構成されている。別の態様では、集積回路デバイスは、複数の電圧レギュレータコントローラを含み、複数の電圧レギュレータコントローラの各々は、第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、電圧レギュレータネットワークのうち1つ以上を制御するように構成されている。別の態様では、集積回路デバイスは、第1のベースICダイの複数の電圧レギュレータネットワークに単一の電源を供給する入力電力レールを含む。
【0041】
コンピュータ可読記憶媒体は、命令及び/又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体(例えば、コンパクトディスク(CD)、デジタル多用途ディスク(DVD)、ブルーレイ(登録商標)ディスク)、磁気媒体(例えば、フロッピー(登録商標)ディスク、磁気テープ、磁気ハードドライブ)、揮発性メモリ(例えば、ランダムアクセスメモリ(RAM)若しくはキャッシュ)、不揮発性メモリ(例えば、読取専用メモリ(ROM)若しくはフラッシュメモリ)、又は、微小電気機械システム(MEMS)ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体(例えば、システムRAM又はROM)はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体(例えば、磁気ハードドライブ)はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体(例えば、光学ディスク又はユニバーサルシリアルバス(USB)ベースのフラッシュメモリ)はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体(例えば、ネットワークアクセス可能ストレージ(NAS))は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。
【0042】
いくつかの実施形態では、上述した技術の特定の態様は、ソフトウェアを実行する処理システムの1つ以上のプロセッサによって実装される。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶されるか、別の方法で明確に具体化された実行可能命令の1つ以上のセットを含む。ソフトウェアは、命令及び特定のデータを含んでもよく、当該命令及び特定のデータは、1つ以上のプロセッサによって実行されると、上述した技術の1つ以上の態様を実行するように1つ以上のプロセッサを操作する。非一時的なコンピュータ可読記憶媒体は、例えば、磁気又は光ディスク記憶デバイス、フラッシュメモリ等のソリッドステート記憶デバイス、キャッシュ、ランダムアクセスメモリ(RAM)、又は、他の不揮発性メモリデバイス(単数又は複数)等を含み得る。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、1つ以上のプロセッサによって解釈され若しくは別の方法で実行可能な他の命令形式で実装可能である。
【0043】
上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、1つ以上のさらなるアクティビティが実行される場合があり、1つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。
【0044】
利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。
【手続補正書】
【提出日】2024-03-06
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
プロセッサであって、
第1のベース集積回路(IC)ダイを備え、
前記第1のベースICダイは、
前記第1のベースICダイの上に積層された第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、異なるパワードメインを前記第1の複数のコンピュートダイの各々に提供するように構成されている、
プロセッサ。
【請求項2】
前記第1のベースICダイと前記第1の複数のコンピュートダイとの間のインターフェースに配置された1つ以上の存在ビットを備え、
前記1つ以上の存在ビットは、前記第1のベースICダイの上に3D積層された前記第1の複数のコンピュートダイを含む第1のハードウェア構成に関する第1の値を示す、
請求項1のプロセッサ。
【請求項3】
前記第1のベースICダイは、前記第1の複数のコンピュートダイの各々の異なるパワードメインに電力を提供するための複数の電圧レギュレータネットワークを含む、
請求項1又は2のプロセッサ。
【請求項4】
第1の電圧レギュレータは、前記第1の複数のコンピュートダイのうち第1のコンピュートダイに第1の独立したパワードメインを提供する、
請求項3のプロセッサ。
【請求項5】
前記第1のベースICダイは、2つ以上の電圧レギュレータネットワークのパワードメインを統合して、独立した電力プレーンを前記第1の複数のコンピュートダイのうち第2のコンピュートダイに提供するように構成されている、
請求項4のプロセッサ。
【請求項6】
複数の電圧レギュレータコントローラを備え、
前記複数の電圧レギュレータコントローラの各々は、前記第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、前記複数の電圧レギュレータネットワークのうち1つ以上を制御するように構成されている、
請求項3のプロセッサ。
【請求項7】
前記第1のベースICダイの前記複数の電圧レギュレータネットワークに単一の電源を提供する入力電力レールを備える、
請求項3のプロセッサ。
【請求項8】
システムであって、
ホストプロセッサに通信可能に結合されたプロセッサマルチチップモジュールを備え、
前記プロセッサマルチチップモジュールは、
第1のベース集積回路(IC)ダイを備え、
前記第1のベースICダイは、
前記第1のベースICダイの上に3D積層された第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、異なるパワードメインを前記第1の複数のコンピュートダイの各々に提供するように構成されている、
システム。
【請求項9】
前記第1の複数のコンピュートダイのうち第1のコンピュートダイは、前記第1の複数のコンピュートダイのうち第2のコンピュートダイの構成に対して異なるハードウェア構成を含む、
請求項8のシステム。
【請求項10】
前記第1のベースICダイと前記第1の複数のコンピュートダイとの間のインターフェースに配置された1つ以上の存在ビットを備え、
前記1つ以上の存在ビットは、前記第1のベースICダイの上に3D積層された前記第1の複数のコンピュートダイを含む第1のハードウェア構成に関する第1の値を示す、
請求項8又は9のシステム。
【請求項11】
前記第1のベースICダイは、前記第1の複数のコンピュートダイの各々の異なるパワードメインに電力を提供するための複数の電圧レギュレータネットワークを含む、
請求項8のシステム。
【請求項12】
第1の電圧レギュレータは、前記第1の複数のコンピュートダイのうち第1のコンピュートダイに第1の独立したパワードメインを提供する、
請求項11のシステム。
【請求項13】
前記第1のベースICダイは、2つ以上の電圧レギュレータネットワークのパワードメインを統合して、独立した電力プレーンを前記第1の複数のコンピュートダイのうち第2のコンピュートダイに提供するように構成されている、
請求項12のシステム。
【請求項14】
複数の電圧レギュレータコントローラを備え、
前記複数の電圧レギュレータコントローラの各々は、前記第1の複数のコンピュートダイの構成の指標に少なくとも部分的に基づいて、前記複数の電圧レギュレータネットワークのうち1つ以上を制御するように構成されている、
請求項11のシステム。
【国際調査報告】