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特表2024-525763半導体構造を形成する方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-12

(54)【発明の名称】半導体構造を形成する方法

(51)【国際特許分類】

H01L 21/336 20060101AFI20240705BHJP

H01L 21/8234 20060101ALI20240705BHJP

H01L 29/786 20060101ALI20240705BHJP

【ＦＩ】

H01L29/78 301Y

H01L27/088 D

H01L29/78 619A

H01L29/78 618B

H01L29/78 618A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024501920

(86)(22)【出願日】2022-07-13

(85)【翻訳文提出日】2024-03-05

(86)【国際出願番号】 US2022036889

(87)【国際公開番号】W WO2023287838

(87)【国際公開日】2023-01-19

(31)【優先権主張番号】17/376,504

(32)【優先日】2021-07-15

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライドマテリアルズインコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ＢｏｗｅｒｓＡｖｅｎｕｅＳａｎｔａＣｌａｒａＣＡ９５０５４Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】サマッシュワー，リア

(72)【発明者】

【氏名】ギャングリ，セシャドリ

(72)【発明者】

【氏名】ユー，ラン

(72)【発明者】

【氏名】クリシュナン，シッダールス

(72)【発明者】

【氏名】ガンディコッタ，シュリーニヴァース

(72)【発明者】

【氏名】レンチ，ジャックリーンエス．

(72)【発明者】

【氏名】ヤン，イーシオン

【テーマコード（参考）】

5F048

5F110

5F140

【Ｆターム（参考）】

5F048AC03

5F048BA14

5F048BA15

5F048BA16

5F048BD06

5F048BF06

5F048BF07

5F110AA03

5F110AA04

5F110BB04

5F110CC10

5F110DD02

5F110DD04

5F110EE22

5F110EE45

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5F140AB03

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5F140BJ08

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5F140BJ18

5F140BJ20

5F140BK17

5F140BK29

(57)【要約】

半導体構造を形成するための方法、および半導体構造が説明される。方法は、第１の開口および第２の開口を形成するために基板をパターニングすることであって、基板が、ｎトランジスタとｐトランジスタとを備え、第１の開口が、ｎトランジスタの上にあり、第２の開口が、ｐトランジスタの上にある、基板をパターニングすることと、基板を前洗浄することと、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって、ｎトランジスタ上におよびｐトランジスタ上に、チタンシリサイド（ＴｉＳｉ）層を堆積させることと、任意選択的に、チタンシリサイド（ＴｉＳｉ）層上に第１のバリア層を堆積させ、ｐトランジスタから第１のバリア層を選択的に除去することと、ｎトランジスタおよびｐトランジスタ上のチタンシリサイド（ＴｉＳｉ）層上にモリブデンシリサイド（ＭｏＳｉ）層を選択的に形成することと、モリブデンシリサイド（ＭｏＳｉ）層上に第２のバリア層を形成することと、半導体構造をアニールすることとを備える。方法は、真空を破ることなしに処理チャンバにおいて実施され得る。
【選択図】図１Ｆ

【特許請求の範囲】

【請求項1】

半導体構造を形成する方法であって、
第１の開口および第２の開口を形成するために基板をパターニングすることであって、前記基板が、ｎトランジスタとｐトランジスタとを備え、前記第１の開口が、前記ｎトランジスタの上にあり、前記第２の開口が、前記ｐトランジスタの上にある、基板をパターニングすることと、
前記基板を前洗浄することと、
プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって、前記ｎトランジスタ上におよび前記ｐトランジスタ上に、チタンシリサイド（ＴｉＳｉ）層を堆積させることと、
任意選択的に、前記チタンシリサイド（ＴｉＳｉ）層上に第１のバリア層を堆積させ、前記ｐトランジスタから前記第１のバリア層を選択的に除去することと、
前記ｎトランジスタおよび前記ｐトランジスタ上の前記チタンシリサイド（ＴｉＳｉ）層上にモリブデンシリサイド（ＭｏＳｉ）層を形成することと、
前記モリブデンシリサイド（ＭｏＳｉ）層上に第２のバリア層を形成することと、
前記半導体構造をアニールすることと
を備える、方法。

【請求項2】

前記ｎトランジスタが、リン（Ｐ）でドープされたシリコン（Ｓｉ）を備え、前記ｐトランジスタが、ホウ素（Ｂ）でドープされたシリコンゲルマニウム（ＳｉＧｅ）を備える、請求項１に記載の方法。

【請求項3】

前記第１のバリア層が、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、および窒化モリブデン（ＭｏＮ）のうちの１つまたは複数を備える、請求項１に記載の方法。

【請求項4】

前記第１のバリア層が、原子層堆積（ＡＬＤ）プロセスまたは物理気相堆積（ＰＶＤ）プロセスのうちの一方または両方によって形成される、請求項３に記載の方法。

【請求項5】

前記第２のバリア層が、窒化モリブデン（ＭｏＮ）、窒化されたモリブデンシリサイド（ＭｏＳｉ）およびＰＶＤ金属膜を備える、請求項１に記載の方法。

【請求項6】

間隙充填材料で前記第１の開口および前記第２の開口を独立して充填することをさらに備える、請求項１に記載の方法。

【請求項7】

前記間隙充填材料は、実質的にボイドまたはシームがない、請求項６に記載の方法。

【請求項8】

前記間隙充填材料が、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）およびルテニウム（Ｒｕ）のうちの１つまたは複数を備える、請求項６に記載の方法。

【請求項9】

前記半導体構造をアニールすることが、前記ｎトランジスタ上におよび前記ｐトランジスタ上に、オーミックコンタクトおよび擬似オーミックコンタクトのうちの一方または両方を形成する、請求項１に記載の方法。

【請求項10】

前記ｎトランジスタ上の前記チタンシリサイド（ＴｉＳｉ）層が、約０．４ｅＶから約０．５５ｅＶまでの範囲内のショットキーバリア高さを有する、請求項１に記載の方法。

【請求項11】

半導体構造を形成する方法であって、
第１の開口を形成するために基板をパターニングすることであって、前記基板が、ｎトランジスタとｐトランジスタとを備え、前記第１の開口が、前記ｎトランジスタの上にある、基板をパターニングすることと、
前記基板を前洗浄することと、
プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって、前記ｎトランジスタ上にチタンシリサイド（ＴｉＳｉ）層を堆積させることと、
第１の間隙充填材料で前記第１の開口を充填することと、
前記ｎトランジスタの上面上にマスク層を形成することと、
前記ｐトランジスタの上に第２の開口を形成するために前記基板をパターニングすることと、
前記ｐトランジスタ上にモリブデンシリサイド（ＭｏＳｉ）層を形成することと、
前記半導体構造をアニールすることと、
第２の間隙充填材料で前記第２の開口を充填することと
を備える、方法。

【請求項12】

前記マスク層が、ハードマスク層およびフォトレジスト層のうちの一方または両方を備える、請求項１１に記載の方法。

【請求項13】

前記ｎトランジスタ上の前記チタンシリサイド（ＴｉＳｉ）層上にバリア層を形成することをさらに備える、請求項１１に記載の方法。

【請求項14】

前記ｐトランジスタ上の前記モリブデンシリサイド（ＭｏＳｉ）層上に前記バリア層を堆積させ、前記ｐトランジスタから前記バリア層を選択的に除去することをさらに備える、請求項１３に記載の方法。

【請求項15】

前記バリア層が、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、および窒化モリブデン（ＭｏＮ）のうちの１つまたは複数を備える、請求項１３に記載の方法。

【請求項16】

前記第１の間隙充填材料および前記第２の間隙充填材料が、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）およびルテニウム（Ｒｕ）のうちの１つまたは複数を独立して備える、請求項１１に記載の方法。

【請求項17】

ｎトランジスタおよびｐトランジスタと、
前記ｎトランジスタおよび前記ｐトランジスタのうちの一方または両方上のチタンシリサイド（ＴｉＳｉ）層と、
前記ｎトランジスタおよび前記ｐトランジスタのうちの一方または両方上のモリブデンシリサイド（ＭｏＳｉ）層と、
任意選択的に、前記チタンシリサイド（ＴｉＳｉ）層および前記モリブデンシリサイド（ＭｏＳｉ）層のうちの一方または両方上のバリア層と、
間隙充填材料と
を備える、半導体構造。

【請求項18】

前記チタンシリサイド（ＴｉＳｉ）層が、前記ｎトランジスタおよび前記ｐトランジスタの両方上にあり、前記モリブデンシリサイド（ＭｏＳｉ）層が、前記ｎトランジスタ上の前記チタンシリサイド（ＴｉＳｉ）層上にある、請求項１７に記載の半導体構造。

【請求項19】

前記チタンシリサイド（ＴｉＳｉ）層が、前記ｎトランジスタ上にあり、前記モリブデンシリサイド（ＭｏＳｉ）層が、前記ｐトランジスタ上にある、請求項１７に記載の半導体構造。

【請求項20】

前記バリア層が、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、および窒化モリブデン（ＭｏＮ）のうちの１つまたは複数を備える、請求項１７に記載の半導体構造。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、半導体デバイスおよび半導体デバイス製作の分野に関する。より詳細には、本開示の実施形態は、オーミックコンタクトおよび擬似オーミックコンタクトを有するシリサイド層を選択的に形成する方法に関係する。

【背景技術】

【0002】

集積回路は、単一のチップ上に何百万ものトランジスタ、キャパシタ、および抵抗器を含むことができる複雑なデバイスに進化してきた。集積回路進化の過程において、機能密度（換言すれば、チップ面積ごとの相互接続されたデバイスの数）は、一般に、幾何学サイズ（換言すれば、製造プロセスを使用して作成され得る最も小さい構成要素（またはライン））が減少しながら、増加してきた。

【0003】

トランジスタは、たいていの集積回路の重要な構成要素である。トランジスタの駆動電流、つまり速度は、トランジスタのゲート幅に比例するので、より速いトランジスタは、一般に、より大きいゲート幅を必要とする。これにより、トランジスタサイズと速度との間にはトレードオフがあり、「フィン」電界効果トランジスタ（ｆｉｎＦＥＴ）が、最大駆動電流と最小サイズとを有するトランジスタという相反する目標に対処するために開発されてきた。ｆｉｎＦＥＴは、トランジスタの設置面積を著しく増加させることなしにトランジスタのサイズを大幅に増加させるフィン形チャネル領域を特徴とし、現在、多くの集積回路において適用されている。しかしながら、ｆｉｎＦＥＴは、それら自体の欠点を有する。

【0004】

トランジスタデバイスのフィーチャーサイズは、より高い回路密度およびより高い性能を達成するために縮小し続けているので、静電結合を改善し、寄生容量およびオフ状態漏れなどの悪影響を低減するために、トランジスタデバイス構造を改善する必要性がある。トランジスタデバイス構造の例は、平面構造、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）構造、およびゲートオールアラウンド（ＧＡＡ）構造を含む。論理ゲート性能は、使用される材料の特性ならびに構造層の厚さおよび面積に関連する。しかしながら、いくつかのゲート特性は、デバイススケーリングに適応するように調整されるので、課題が生じる。

【0005】

オーミックコンタクトまたは擬似オーミックコンタクトが、トランジスタにおけるソース／ドレインコンタクトにおいて低接触抵抗を達成する際の重要な要素である。ｎＦＥＴコンタクトとｐＦＥＴコンタクトの両方上にオーミックコンタクトおよび擬似オーミックコンタクトを選択的に形成する方法に対するニーズが当技術分野において存在する。

【発明の概要】

【0006】

本開示の１つまたは複数の実施形態は、半導体構造を形成する方法を対象とする。方法は、第１の開口および第２の開口を形成するために基板をパターニングすることであって、基板が、ｎトランジスタとｐトランジスタとを備え、第１の開口が、ｎトランジスタの上にあり、第２の開口が、ｐトランジスタの上にある、基板をパターニングすることと、基板を前洗浄することと、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって、ｎトランジスタ上におよびｐトランジスタ上に、チタンシリサイド（ＴｉＳｉ）層を堆積させることと、任意選択的に、チタンシリサイド（ＴｉＳｉ）層上に第１のバリア層を堆積させ、ｐトランジスタから第１のバリア層を選択的に除去することと、ｎトランジスタおよびｐトランジスタ上のチタンシリサイド（ＴｉＳｉ）層上にモリブデンシリサイド（ＭｏＳｉ）層を選択的に形成することと、モリブデンシリサイド（ＭｏＳｉ）層上に第２のバリア層を形成することと、半導体構造をアニールすることとを備える。

【0007】

本開示の別の実施形態は、半導体構造を形成する方法を対象とする。方法は、第１の開口を形成するために基板をパターニングすることであって、基板が、ｎトランジスタとｐトランジスタとを備え、第１の開口が、ｎトランジスタの上にある、基板をパターニングすることと、基板を前洗浄することと、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって、ｎトランジスタ上にチタンシリサイド（ＴｉＳｉ）層を堆積させることと、第１の間隙充填材料で第１の開口を充填することと、ｎトランジスタの上面上にマスク層を形成することと、ｐトランジスタの上に第２の開口を形成するために基板をパターニングすることと、ｐトランジスタ上にモリブデンシリサイド（ＭｏＳｉ）層を選択的に形成することと、半導体構造をアニールすることと、第２の間隙充填材料で第２の開口を充填することとを備える。

【0008】

本開示のさらなる実施形態は、半導体構造を対象とする。半導体構造は、ｎトランジスタおよびｐトランジスタと、ｎトランジスタおよびｐトランジスタのうちの一方または両方上のチタンシリサイド（ＴｉＳｉ）層と、ｎトランジスタおよびｐトランジスタのうちの一方または両方上のモリブデンシリサイド（ＭｏＳｉ）層と、任意選択的に、チタンシリサイド（ＴｉＳｉ）層およびモリブデンシリサイド（ＭｏＳｉ）層のうちの一方または両方上のバリア層と、間隙充填材料とを備える。

【0009】

本開示の上記で具陳された特徴が詳細に理解され得るように、上記で手短に要約された本開示のより具体的な説明が、それらのうちのいくつかが添付の図面中に図示されている、実施形態を参照することによって行われ得る。しかしながら、添付の図面は、本開示の典型的な実施形態を図示するにすぎず、それゆえ、それの範囲の限定と見なされるべきではなく、なぜならば、本開示は、他の等しく効果的な実施形態を認め得るからであることに留意されたい。

【図面の簡単な説明】

【0010】

【図1A】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図1B】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図1C】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図1D】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図1E】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図1F】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図2A】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図2B】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図2C】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図2D】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図2E】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図2F】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図2G】本開示の１つまたは複数の実施形態による、半導体構造を図示する図である。

【図3】本開示の１つまたは複数の実施形態による、方法のプロセスフロー図である。

【図4】本開示の１つまたは複数の実施形態による、方法のプロセスフロー図である。

【発明を実施するための形態】

【0011】

添付の図中で、類似の構成要素および／またはフィーチャーは、同じ参照ラベルを有し得る。さらに、ダッシュと、類似の構成要素間を区別する第２のラベルとを参照ラベルの後に付けることによって、同じタイプの様々な構成要素が区別される場合がある。第１の参照ラベルのみが、本明細書において使用される場合、説明は、第２の参照ラベルにかかわらず、同じ第１の参照ラベルを有する類似の構成要素のいずれにも適用可能である。

【0012】

本発明の数個の例示の実施形態を説明する前に、本発明は、以下の説明において記載される構成またはプロセスステップの詳細に限定されないことを理解されたい。本発明は、他の実施形態が可能であり、様々なやり方で実践されるか、または行われることが可能である。

【0013】

本明細書で使用される、「基板」という用語は、プロセスがそれに対して作用する、表面、または表面の部分を指す。基板への言及は、コンテキストが別様に明確に指し示さない限り、基板の一部分のみを指すこともできることも、当業者には理解されよう。追加として、基板上に堆積させることへの言及は、ベア基板と、その上に堆積または形成された１つまたは複数の膜またはフィーチャーを持つ基板の両方を意味することができる。

【0014】

追加として、本明細書で使用される「基板」という用語は、膜処理が製造プロセス中にそれに対して実施される、基板、または基板上に形成された材料表面を指す。たとえば、処理がそれに対して実施され得る基板表面は、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン（ＩＢＭが開発したもの）、シリコンオン絶縁体（ＳＯＩ）、炭素ドープ酸化ケイ素、アモルファスシリコン、ドープシリコン、ゲルマニウム、ガリウムヒ素、ガラス、サファイアなどの材料、および金属、金属窒化物、金属合金、誘電体材料、他の導電性材料などの任意の他の材料、またはそれらの組合せを含む。いくつかの実施形態では、基板は、シリコン（Ｓｉ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、リン化ケイ素（ＳｉＰ）、チタンシリコン（ＴｉＳｉ）、窒化チタン（ＴｉＮ）、チタンアルミナイド（ＴｉＡｌ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンゲルマニウムホウ素（ＳｉＧｅＢ）、酸化ハフニウム（ＨｆＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）またはそれらの組合せを備える。基板は、限定はしないが、半導体ウエハを含む。基板は、基板表面を研磨する、エッチングする、還元する、酸化する、ヒドロキシル化する、アニールするおよび／または焼成するための前処理プロセスにさらされ得る。基板の表面自体に対して直接的に実施される膜処理に加えて、本開示では、開示される膜処理ステップのうちのいずれかは、以下でより詳細に開示されるように、基板上に形成された下層に対して実施されてもよく、「基板表面」という用語は、コンテキストが指し示すような下層を含むことを意図される。

【0015】

１つまたは複数の実施形態によれば、膜または膜の層に関して「上（ｏｎ）」という用語は、膜または層が、表面、たとえば、基板表面の直接上にあること、ならびに膜または層と表面、たとえば、基板表面との間に１つまたは複数の下層があることを含む。これにより、１つまたは複数の実施形態では、「基板表面上（ｏｎｔｈｅｓｕｂｓｔｒａｔｅｓｕｒｆａｃｅ）」という句は、１つまたは複数の下層を含むことを意図される。他の実施形態では、「直接上（ｄｉｒｅｃｔｌｙｏｎ）」という句は、介在層なしに表面、たとえば、基板表面と接触している層または膜を指す。これにより、「基板表面の直接上の層（ａｌａｙｅｒｄｉｒｅｃｔｌｙｏｎｔｈｅｓｕｂｓｔｒａｔｅｓｕｒｆａｃｅ）」という句は、間の層なしに基板表面と直接接触している層を指す。

【0016】

本明細書で使用される、「基板表面」という用語は、層がその上に形成され得る任意の基板表面を指す。基板表面は、その中に形成された１つまたは複数のフィーチャー、その上に形成された１つまたは複数の層、およびそれらの組合せを有し得る。特徴の形状は、限定はしないが、ピーク、トレンチ、および円筒形ビアを含む、任意の好適な形状であり得る。この点に関して使用されるとき、「フィーチャー」という用語は、任意の意図的な表面不規則性を指す。特徴の好適な例は、限定はしないが、上部と、２つの側壁と、底部とを有するトレンチ、上部と、表面から上方へ延びる２つの側壁とを有するピーク、および開いた底部を持つ、表面から下に延びる側壁を有するビアを含む。

【0017】

本明細書で使用される、「処理チャンバ」という用語は、処理チャンバの内部容積全体を包含するとは限らない、基板表面に隣接する処理チャンバの部分を含む。たとえば、空間的に分けられた処理チャンバのセクタにおいて、基板表面に隣接する処理チャンバの部分は、１つまたは複数の反応性化合物を、限定はしないが、反応性化合物を何もまたは実質的に何も含んでいない処理チャンバの部分またはセクタにガスカーテンを通して基板を移動させることを含む、任意の好適な技法によってパージされる。

【0018】

本明細書で使用される、「原子層堆積」または「周期的堆積」という用語は、基板表面上に材料の層を堆積させるための、２つまたはそれ以上の反応性化合物に連続して曝露することを指す。基板、または基板表面の部分は、処理チャンバの反応ゾーンの中に導入された２つまたはそれ以上の反応性化合物に連続して曝露される。反応性ガスの連続した曝露は、反応性ガス間の気相反応を防止するかまたは最小限に抑える。時間ドメインＡＬＤプロセスでは、各反応性化合物への曝露は、時間遅延によって分けられて、各化合物が、基板表面に付着しおよび／または基板表面上で反応することを可能にする。空間的ＡＬＤプロセスでは、基板表面の異なる部分または基板表面上の材料は、基板上の所与の点が、同時に２つ以上の反応性化合物に実質的に曝露されないように、２つまたはそれ以上の反応性化合物に同時に曝露される。本明細書および添付の特許請求の範囲で使用される、この観点で使用される「実質的に」という用語は、当業者によって理解されるように、基板の小さい部分が拡散により同時に複数の反応性ガスに曝露され得る可能性があること、および同時曝露は意図されないことを意味する。

【0019】

時間ドメインＡＬＤプロセスの一態様では、第１の反応性ガス（換言すれば、第１の前駆体または化合物Ａ）が、反応ゾーンの中にパルス的に導入され、その後に、第１の時間遅延が続く。次に、第２の前駆体または化合物Ｂが、反応ゾーンの中にパルス的に導入され、その後に、第２の時間遅延が続く。各時間遅延中に、アルゴンなど、パージガスが、反応ゾーンをパージするか、またはさもなければ反応ゾーンから残留する反応性化合物または副産物を除去するために、処理チャンバの中に導入される。代替的に、パージガスは、パージガスのみが、反応性化合物のパルスの間の時間遅延中に流れるように、堆積プロセス全体にわたって連続的に流れ得る。反応性化合物は、所望の膜または膜厚さが基板表面上に形成されるまで、交互にパルス化される。いずれのシナリオにおいても、化合物Ａ、パージガス、化合物Ｂおよびパージガスをパルス化するＡＬＤプロセスは、サイクルである。サイクルは、化合物Ａまたは化合物Ｂのいずれかで始まり、所望の厚さを持つ膜を達成するまで、サイクルのそれぞれのオーダーを継続することができる。１つまたは複数の実施形態では、時間ドメインＡＬＤプロセスは、あらかじめ決定された順番で３つ以上の反応性化合物を用いて実施され得る。

【0020】

空間的ＡＬＤプロセスの態様では、第１の反応性ガスおよび第２の反応性ガスは、反応ゾーンに同時に供給されるが、不活性ガスカーテンおよび／または真空カーテンによって分けられる。基板は、基板上の所与の点が第１の反応性ガスおよび第２の反応性ガスに曝露されるように、ガス供給装置に対して移動させられる。１つまたは複数の実施形態では、空間的ＡＬＤプロセスは、あらかじめ決定された順番で３つ以上の反応性化合物を用いて実施され得る。

【0021】

いくつかの実施形態では、基板表面は、実質的に連続して第１の反応性化合物および第２の反応性化合物に曝露される。本明細書全体を通してここで使用される、「実質的に連続して」は、いくらかの重なりはあり得るが、第１の反応性化合物曝露の持続時間の大部分が、第２の反応性化合物曝露と重ならないことを意味する。

【0022】

本明細書で使用される、「化学気相堆積」という用語は、基板表面上に材料の層を堆積させるための、少なくとも１つの反応性化合物を曝露することを指す。いくつかの実施形態では、化学気相堆積（ＣＶＤ）プロセスは、反応性化合物の気相反応および堆積を可能にするために、処理チャンバにおいて２つまたはそれ以上の反応性化合物を混合することを備える。いくつかの実施形態では、ＣＶＤプロセスは、同時に２つまたはそれ以上の反応性化合物に基板表面を曝露することを備える。いくつかの実施形態では、ＣＶＤプロセスは、第２の反応性化合物への間欠的な曝露と連続的に第１の反応性化合物に基板表面を曝露することを備える。いくつかの実施形態では、基板表面は、あらかじめ決定された厚さを有する膜を堆積させるために、ＣＶＤ反応を受ける。ＣＶＤプロセスでは、膜は、混合された反応性化合物への１回の曝露において堆積され得るか、または間にパージを伴う混合された反応性化合物への複数回の曝露であり得る。いくつかの実施形態では、基板表面は、実質的に同時に第１の反応性化合物および第２の反応性化合物に曝露される。

【0023】

本明細書全体を通してここで使用される、「実質的に同時に」は、第１の反応性化合物曝露の持続時間の大部分が、第２の反応性化合物曝露と重なることを意味する。

【0024】

本明細書で使用される、「パージ」という用語は、プロセス領域から未反応前駆体、反応生成物および副産物を除去する任意の好適なパージプロセスを含む。好適なパージプロセスは、反応物を何もまたは実質的に何も含んでいない処理領域の部分またはセクタに、ガスカーテンを通して基板を移動させることを含む。１つまたは複数の実施形態では、処理チャンバをパージすることは、真空を適用することを備える。いくつかの実施形態では、処理領域をパージすることは、基板の上にパージガスを流すことを備える。いくつかの実施形態では、パージプロセスは、不活性ガスを流すことを備える。１つまたは複数の実施形態では、パージガスは、窒素（Ｎ_２）、ヘリウム（Ｈｅ）、およびアルゴン（Ａｒ）のうちの１つまたは複数から選択される。いくつかの実施形態では、第１の反応性化合物は、第２の反応性化合物に基板を曝露する前に、０．２秒から３０秒まで、０．２秒から１０秒まで、０．２秒から５秒まで、０．５秒から３０秒まで、０．５秒から１０秒まで、０．５秒から５秒まで、１秒から３０秒まで、１秒から１０秒まで、１秒から５秒まで、５秒から３０秒まで、５秒から１０秒まで、または１０秒から３０秒までの範囲内の持続時間の間、反応チャンバからパージされる。

【0025】

プラズマ強化化学気相堆積（ＰＥＣＶＤ）は、費用効率および膜特性の汎用性により、薄膜を堆積させるために広く使用されている。ＰＥＣＶＤプロセスでは、たとえば、気相炭化水素、またはキャリアガス中に混入された液相炭化水素の蒸気など、炭化水素源が、ＰＥＣＶＤチャンバの中に導入される。プラズマ開始ガス、典型的にはヘリウムも、チャンバの中に導入される。次いで、プラズマが、励起ＣＨ－ラジカルを作成するためにチャンバにおいて開始される。励起ＣＨ－ラジカルは、チャンバ中に配置された基板の表面に化学的に結合され、基板の表面上に所望の膜を形成する。ＰＥＣＶＤプロセスに関して本明細書で説明される実施形態は、任意の好適な薄膜堆積システムを使用して実行され得る。本明細書において説明されるいかなる装置説明も、本明細書で説明される実施形態の範囲を限定するものと解釈または解されるべきではない。

【0026】

本明細書で使用される、「ライナ」または「バリア層」という用語は、層の堆積より前の開口の実質的な部分が、層の堆積の後に未充填のままであるように、開口の側壁および／または下側表面の少なくとも一部分に沿って共形的に形成された層を指す。ライナは、開口の側壁および下側表面の全体に沿って形成され得る。ライナは、当業者に知られている任意のプロセスによって形成され得る。いくつかの実施形態では、ライナは、金属窒化物、ＰＶＤ金属またはそれらの組合せを備える。

【0027】

トランジスタは、しばしば半導体デバイス上に形成される、回路構成要素または要素である。回路設計に応じて、キャパシタ、インダクタ、抵抗器、ダイオード、導電性ライン、または他の要素に加えて、多くのトランジスタが、半導体デバイス上に形成され得る。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、電界効果トランジスタ（ＦＥＴ）の一種である。ＭＯＳＦＥＴは、それの電圧がデバイスの導電率を決定する、絶縁ゲートを有する。印加電圧の量を用いて導電率を変更するこの能力は、電子信号を増幅するかまたはスイッチングに使用される。

【0028】

一般に、トランジスタは、ソース領域とドレイン領域との間に形成されたゲートを含む。ソース領域およびドレイン領域は、基板のドープ領域を含み得、特定の用途に好適なドーピングプロファイルを呈し得る。ゲートは、チャネル領域の上に配置され、基板においてゲート電極とチャネル領域との間に挿入されたゲート誘電体を含み得る。

【0029】

本明細書で使用される、「電界効果トランジスタ」または「ＦＥＴ」という用語は、デバイスの電気的挙動を制御するために電界を使用するトランジスタを指す。電界効果トランジスタは、一般に、低温において極めて高い入力インピーダンスを示す。ドレイン端子とソース端子との間の導電率は、デバイスのボディとゲートとの間の電圧差によって生成された、デバイスにおける電界によって制御される。ＦＥＴの３つの端子は、キャリアがそれを通ってチャネルに入るソース（Ｓ）と、キャリアがそれを通ってチャネルを出るドレイン（Ｄ）と、ゲート（Ｇ）、すなわち、チャネル導電率を変調する端子と、である。従来、ソース（Ｓ）においてチャネルに入る電流はＩ_Ｓと表され、ドレイン（Ｄ）においてチャネルに入る電流はＩ_Ｄと表される。ドレインソース間電圧は、Ｖ_ＤＳと表される。ゲート（Ｇ）に電圧を印加することによって、ドレインにおいてチャネルに入る電流（すなわち、Ｉ_Ｄ）は、制御され得る。

【0030】

金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、電界効果トランジスタ（ＦＥＴ）の一種である。ＭＯＳＦＥＴは、それの電圧がデバイスの導電率を決定する、絶縁ゲートを有する。印加電圧の量を用いて導電率を変更するこの能力は、電子信号を増幅するかまたはスイッチングに使用される。ＭＯＳＦＥＴは、ボディ電極とボディの上方に位置するゲート電極との間の金属酸化膜半導体（ＭＯＳ）キャパシタンスによる電荷濃度の変調に基づくものであり、ゲート誘電体層によってすべての他のデバイス領域から絶縁される。ＭＯＳキャパシタと比較して、ＭＯＳＦＥＴは、２つの追加の端子（ソースおよびドレイン）を含み、各々は、ボディ領域によって分けられた個々の高度にドープされた領域に接続される。これらの領域は、ｐタイプまたはｎタイプのいずれかであり得るが、それらは、両方とも、同じタイプのものであり、ボディ領域とは反対のタイプのものであり得る。ソースおよびドレインは（ボディとは異なり）、ドーピングのタイプの後の「＋」符号によって示されるように、高度にドープされる。

【0031】

ＭＯＳＦＥＴが、ｎチャネルまたはｎＭＯＳＦＥＴである場合、ソースおよびドレインはｎ＋領域であり、ボディはｐ領域である。ＭＯＳＦＥＴが、ｐチャネルまたはｐＭＯＳＦＥＴである場合、ソースおよびドレインはｐ＋領域であり、ボディはｎ領域である。ソースは、それが、チャネルを通って流れる電荷キャリア（ｎチャネルの場合は電子、ｐチャネルの場合は孔）のソースであるので、そのように名付けられ、類似的に、ドレインは、電荷キャリアがチャネルを出るところである。

【0032】

本開示の実施形態は、半導体構造、および半導体構造を形成するための方法を提供する。オーミックコンタクトおよび／または擬似オーミックコンタクトは、ソース／ドレインコンタクトについて低接触抵抗を達成する際の重要な要素である。１つまたは複数の実施形態は、ｎＦＥＴコンタクトとｐＦＥＴコンタクトの両方上にオーミックコンタクト／擬似オーミックコンタクトを作成するために、デュアルシリサイドをもたらすための集積スキームを有利に提供する。

【0033】

本開示の実施形態は、ｎＦＥＴコンタクトとｐＦＥＴコンタクトの両方上のオーミックコンタクト／擬似オーミックコンタクト上にデュアルシリサイドを形成するためのプロセスを図示する図を介して説明される。図１Ａ～図１Ｅを参照すると、半導体構造１００が示されている。半導体構造１００は、ｎトランジスタ１０２とｐトランジスタ１０４とを備える。１つまたは複数の実施形態では、ｎトランジスタ１０２およびｐトランジスタ１０４の各々は、誘電体材料１１０、ソース／ドレイン材料１２０、および基板１３０を備える。

【0034】

１つまたは複数の実施形態では、誘電体材料１１０は、当業者に知られている任意の好適な誘電体材料を備え得る。いくつかの実施形態では、誘電体材料１１０は、シリコン、酸化ケイ素、窒化ケイ素、炭化ケイ素、および低ｋ誘電体のうちの１つまたは複数を備える。本明細書で使用される、「酸化ケイ素」および「窒化ケイ素」などの用語は、シリコンおよび酸素を備える材料、またはシリコンおよび窒素を備える材料を指す。「酸化ケイ素」および「窒化ケイ素」は、何らかの化学量論比を暗示すると理解されるべきではない。言い方を変えれば、酸化ケイ素または窒化ケイ素を備える誘電体材料は、化学量論的であることも非化学量論的であることもあり、シリコンリッチであることもシリコンプアであることもある。いくつかの実施形態では、誘電体材料１１０は、酸化ケイ素（ＳｉＯ_２）を備える。

【0035】

いくつかの実施形態では、ｎトランジスタ１０２およびｐトランジスタ１０４は、ソースコンタクトおよびドレインコンタクトを備える。１つまたは複数の実施形態では、ソース／ドレイン材料１２０は、２つ以上の層を有し得る。いくつかの実施形態では、ソース／ドレイン材料１２０は、ドープｅｐｉを持つシリコン（たとえば、ＳｉＧｅ、ＳｉＰなど）の層と、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などを含んでいることがあるシリサイドの第２の層と、限定はしないが、コバルト、タングステン、ルテニウムなどの金属であり得る第３の、または上部層とを備える。

【0036】

１つまたは複数の特定の実施形態では、ｎトランジスタ１０２のソース／ドレイン材料１２０は、リン（Ｐ）でドープされたシリコン（Ｓｉ）を備える。１つまたは複数の実施形態では、ｎトランジスタ１０２のソース／ドレイン材料１２０は、約１．０ｅＶ～約１．２ｅＶの範囲内のバンドギャップを有する。

【0037】

１つまたは複数の実施形態では、ｐトランジスタ１０４のソース／ドレイン材料１２０は、ホウ素（Ｂ）でドープされたシリコンゲルマニウム（ＳｉＧｅ）を備える。１つまたは複数の実施形態では、ｐトランジスタ１０４のソース／ドレイン材料１２０は、約０．５ｅＶ～約１．０ｅＶの範囲内のバンドギャップを有する。

【0038】

図１Ａ～図１Ｄを参照すると、ｎトランジスタ１０２の上に第１の開口１０６があり、ｐトランジスタ１０４の上に第２の開口１０８がある。第１の開口および第２の開口は、任意の好適なアスペクト比（開口の深さと開口の幅との比）を有することができる。１つまたは複数の実施形態では、第１の開口および第２の開口は、３：１から１５：１まで、６：１から１５：１まで、９：１から１５：１まで、１２：１から１５：１までの範囲内のアスペクト比、または１０：１よりも大きいアスペクト比を独立して有し得る。

【0039】

１つまたは複数の実施形態では、構造（または構造の表面）１００は、洗浄される。いくつかの実施形態では、構造１００を洗浄することは、表面から酸化物を除去する。いくつかの実施形態では、酸化物は、自然酸化物である。いくつかの実施形態では、表面を洗浄することは、実質的に酸化物がない表面を形成する。この様式で使用される、「実質的に酸化物がない」という用語は、表面上に５％、２％、１％または０．５％よりも少ないかあるいはそれに等しい酸素原子があることを意味する。１つまたは複数の実施形態では、異方性エッチングが、表面から酸化物を除去するために使用される。１つまたは複数の実施形態では、異方性エッチングは、誘電体材料１１０よりもソース／ドレイン材料１２０の表面から多く酸化物を除去する。１つまたは複数の実施形態では、構造を洗浄することは、実質的に酸化物がないソース／ドレイン材料１２０を形成する。

【0040】

図１Ｂを参照すると、チタンシリサイド（ＴｉＳｉ）層１４０が、ｎトランジスタ１０２およびｐトランジスタ１０４の各々上に堆積される。チタンシリサイド層１４０は、任意の好適な厚さを有し得る。いくつかの実施形態では、チタンシリサイド層１４０は、２０Åから約１００Åまでの範囲内の、または約３０Åから約９０Åまでの範囲内の、または約４０Åから約８０Åまでの範囲内の、または約５０Åから約７０Åまでの範囲内の厚さを有する。１つまたは複数の実施形態では、チタンシリサイド（ＴｉＳｉ）層１４０は、約４０Åの厚さを有する。ｎトランジスタ１０２上のチタンシリサイド（ＴｉＳｉ）層１４０は、約０．４ｅＶから約０．５５ｅＶまでの範囲内のショットキーバリア高さを有する。

【0041】

図１Ｃを参照すると、随意の第１のバリア層１５０が、ｎトランジスタ１０２およびｐトランジスタ１０４の各々上に堆積される。１つまたは複数の実施形態では、随意の第１のバリア層１５０は、金属を備える。１つまたは複数の実施形態では、随意の第１のバリア層１５０は、金属窒化物を備える。１つまたは複数の実施形態では、随意の第１のバリア層１５０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、および窒化モリブデン（ＭｏＮ）のうちの１つまたは複数を備える。１つまたは複数の実施形態では、随意の第１のバリア層１５０を有するｎトランジスタ１０２は、随意の第１のバリア層を有しないｎトランジスタよりも低いショットキーバリア高さを有する。

【0042】

図１Ｄを参照すると、存在するとき、ｐトランジスタ１０４上の第１のバリア層１５０は、選択的に、ｐトランジスタ１０４から除去され、ｎトランジスタからは削除されない。第１のバリア層１５０は、当業者に知られている任意の好適な技法によって除去され得る。１つまたは複数の実施形態では、第１のバリア層１５０は、エッチング、化学機械研磨（ＣＭＰ）、平坦化などのうちの１つまたは複数によって除去される。

【0043】

図１Ｅを参照すると、モリブデンシリサイド（ＭｏＳｉ）層１６０が、ｎトランジスタ１０２およびｐトランジスタ１０４の各々上のチタンシリサイド（ＴｉＳｉ）層１４０上に形成される。１つまたは複数の実施形態では、モリブデンシリサイド（ＭｏＳｉ）層１６０は、ｎトランジスタ１０２上の随意の第１のバリア層１５０上に形成される。モリブデンシリサイド（ＭｏＳｉ）層１６０は、任意の好適な厚さを有し得る。いくつかの実施形態では、モリブデンシリサイド（ＭｏＳｉ）層１６０は、２０Åから約１００Åまでの範囲内の、または約３０Åから約９０Åまでの範囲内の、または約４０Åから約８０Åまでの範囲内の、または約５０Åから約７０Åまでの範囲内の厚さを有する。１つまたは複数の実施形態では、モリブデンシリサイド（ＭｏＳｉ）層１６０は、約４０Åの厚さを有する。

【0044】

モリブデンシリサイド（ＭｏＳｉ）層１６０は、当業者に知られている任意の好適なプロセスに従って形成され得る。１つまたは複数の実施形態では、構造１００は、最初に、表面から酸化物を除去するために洗浄される。いくつかの実施形態では、酸化物は、自然酸化物である。いくつかの実施形態では、表面を洗浄することは、実質的に酸化物がない表面を形成する。この様式で使用される、「実質的に酸化物がない」という用語は、表面上に５％、２％、１％または０．５％よりも少ないかあるいはそれに等しい酸素原子があることを意味する。１つまたは複数の実施形態では、異方性エッチングが、表面から酸化物を除去するために使用される。

【0045】

１つまたは複数の実施形態では、モリブデンシリサイド（ＭｏＳｉ）層１６０を形成するために、金属膜が、チタンシリサイド（ＴｉＳｉ）層１４０上に選択的に形成される。いくつかの実施形態では、構造１００は、金属前駆体および反応物に曝露される。金属膜は、ＡＬＤ堆積プロセス、ＣＶＤ堆積プロセス、またはそれらの組合せによって堆積され得る。いくつかの実施形態では、金属膜は、モリブデンシリサイド（ＭｏＳｉ）膜を備える。

【0046】

１つまたは複数の実施形態では、金属前駆体は、モリブデン前駆体を備える。いくつかの実施形態では、モリブデン前駆体は、ハロゲン化モリブデンを備える。いくつかの実施形態では、ハロゲン化モリブデンは、フッ化モリブデン、塩化モリブデン、またはそれらの組合せを備える。特定の実施形態では、モリブデン前駆体は、フッ化モリブデンを備える。他の特定の実施形態では、モリブデン前駆体は、塩化モリブデンを備える。１つまたは複数の実施形態では、前駆体は、キャリアガスを使用して表面の上に流される。いくつかの実施形態では、キャリアガスは、前駆体を備えるアンプルを通って流される。いくつかの実施形態では、キャリアガスは、不活性ガスである。いくつかの実施形態では、不活性ガスは、Ｎ_２、Ａｒ、およびＨｅのうちの１つまたは複数を備える。

【0047】

１つまたは複数の実施形態では、反応物は、酸化剤、還元剤、またはそれらの組合せを備える。いくつかの実施形態では、反応物は、水素（Ｈ_２）、アンモニア（ＮＨ_３）、シラン、ポリシラン、またはそれらの組合せを備える。いくつかの実施形態では、シランは、ジシラン、トリシラン、テトラシラン、高次シラン、および置換シランのうちの１つまたは複数から選択される。特定の実施形態では、反応物は、モリブデンシリサイド（ＭｏＳｉ）層１６０を形成するために、シランを備える。１つまたは複数の実施形態では、反応物は、キャリアガスを使用して表面の上に流される。いくつかの実施形態では、キャリアガスは、不活性ガスである。いくつかの実施形態では、不活性ガスは、Ｎ_２、Ａｒ、およびＨｅのうちの１つまたは複数を備える。他の実施形態では、反応物ガスは、連続的に流され得、チャンバへのモリブデン前駆体の流れは、オンおよびオフにされる。

【0048】

図１Ｅを参照すると、第２のバリア層１７０が、ｎトランジスタ１０２およびｐトランジスタ１０４の各々上に形成される。第２のバリア層１７０は、当業者に知られている任意の好適な材料を備え得る。１つまたは複数の実施形態では、第２のバリア層１７０は、ＰＶＤ金属膜を備える。１つまたは複数の実施形態では、第２のバリア層１７０は、窒化されたモリブデンシリサイド（ＭｏＳｉＮ）を備える。１つまたは複数の実施形態では、第２のバリア層１７０は、窒化モリブデン（ＭｏＮ）を備える。１つまたは複数の実施形態では、第２のバリア層１７０は、モリブデンシリサイド（ＭｏＳｉ）層１６０上での酸化物の形成を防止する。１つまたは複数の実施形態では、その上に形成された第２のバリア層１７０を有するｎトランジスタ１０２は、その上に形成された第２のバリア層を有しないｎトランジスタよりも低いショットキーバリア高さを有する。１つまたは複数の実施形態では、その上に形成された第２のバリア層１７０を有するｐトランジスタ１０４は、その上に形成された第２のバリア層を有しないｐトランジスタよりも低いショットキーバリア高さを有する。

【0049】

第２のバリア層１７０は、当業者に知られている任意のプロセスによって形成され得る。いくつかの実施形態では、第２のバリア層１７０は、モリブデンシリサイド（ＭｏＳｉ）層１６０上に形成される。いくつかの実施形態では、モリブデンシリサイド（ＭｏＳｉ）層１６０は、第２のバリア層１７０を形成するために処理される。いくつかの実施形態では、第２のバリア層１７０は、モリブデンシリサイド（ＭｏＳｉ）層１６０またはそれの一部分を窒化することによって形成される。いくつかの実施形態では、第２のバリア層１７０は、アンモニア（ＮＨ_３）を使用してモリブデンシリサイド（ＭｏＳｉ）層１６０を窒化することによって形成される。いくつかの実施形態では、第２のバリア層１７０は、モリブデンシリサイド（ＭｏＳｉ）層１６０を窒化するために、モリブデンシリサイド（ＭｏＳｉ）層１６０をプラズマで処理することによって形成される。いくつかの実施形態では、プラズマ処理は、窒素（Ｎ_２）プラズマ処理を備える。いくつかの実施形態では、第２のバリア層１７０は、金属窒化物、ＰＶＤ金属、またはそれらの組合せを備える。

【0050】

図１Ｆを参照すると、ｎトランジスタ１０２の上の第１の開口１０６およびｐトランジスタ１０４の上の第２の開口１０８は、それぞれ、間隙充填材料１８０および間隙充填材料１８２を独立して充填される。１つまたは複数の実施形態では、間隙充填材料１８０は、実質的にボイドまたはシームがない。間隙充填材料１８０および間隙充填材料１８２は、当業者に知られている任意の好適な間隙充填材料を独立して備え得る。１つまたは複数の実施形態では、間隙充填材料１８０および間隙充填材料１８２は、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）およびルテニウム（Ｒｕ）のうちの１つまたは複数を独立して備える。１つまたは複数の実施形態では、ｎトランジスタ１０２の上の第１の開口１０６中の間隙充填材料１８０は、ｐトランジスタ１０４の上の第２の開口１０８中の間隙充填材料１８２と同じである。１つまたは複数の実施形態では、ｎトランジスタ１０２の上の第１の開口１０６中の間隙充填材料１８０は、ｐトランジスタ１０４の上の第２の開口１０８中の間隙充填材料１８２とは異なる。

【0051】

間隙充填プロセスは、当業者に知られている任意の好適な間隙充填プロセスを備え得る。１つまたは複数の実施形態では、間隙充填プロセスは、金属前駆体および反応物に半導体構造１００を曝露することを備える。いくつかの実施形態では、金属前駆体は、モリブデン前駆体、タングステン前駆体、コバルト前駆体、およびルテニウム前駆体のうちの１つまたは複数を備える。

【0052】

いくつかの実施形態では、間隙充填プロセスは、ボトムアップ間隙充填プロセスである。他の実施形態では、間隙充填プロセスは、共形間隙充填プロセスを備える。

【0053】

図２Ａ～図２Ｇは、半導体構造２００を図示する。半導体構造２００は、ｎトランジスタ２０２とｐトランジスタ２０４とを備える。ｎトランジスタ２０２およびｐトランジスタ２０４の各々は、誘電体材料２１０、ソース／ドレイン材料２２０、および基板２３０を備える。

【0054】

１つまたは複数の実施形態では、誘電体材料２１０は、当業者に知られている任意の好適な材料を備え得る。いくつかの実施形態では、誘電体材料２１０は、シリコン、酸化ケイ素、窒化ケイ素、炭化ケイ素、および低ｋ誘電体のうちの１つまたは複数を備える。いくつかの実施形態では、誘電体材料２１０は、酸化ケイ素（ＳｉＯ_２）を備える。

【0055】

いくつかの実施形態では、ｎトランジスタ２０２およびｐトランジスタ２０４は、ソースコンタクトおよびドレインコンタクトを備える。１つまたは複数の実施形態では、ソース／ドレイン材料２２０は、２つ以上の層を有し得る。いくつかの実施形態では、ソース／ドレイン材料２２０は、ドープｅｐｉを持つシリコン（たとえば、ＳｉＧｅ、ＳｉＰなど）の層と、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などを含んでいることがあるシリサイドの第２の層と、限定はしないが、コバルト、タングステン、ルテニウムなどの金属であり得る第３の、または上部層とを備える。

【0056】

１つまたは複数の実施形態では、ｎトランジスタ２０２のソース／ドレイン材料２２０は、リン（Ｐ）でドープされたシリコン（Ｓｉ）を備える。１つまたは複数の実施形態では、ｎトランジスタ２０２のソース／ドレイン材料２２０は、約１．０ｅＶ～約１．２ｅＶの範囲内のバンドギャップを有する。

【0057】

１つまたは複数の実施形態では、ｐトランジスタ２０４のソース／ドレイン材料２２０は、ホウ素（Ｂ）でドープされたシリコンゲルマニウム（ＳｉＧｅ）を備える。１つまたは複数の実施形態では、ｐトランジスタ２０４のソース／ドレイン材料２２０は、約０．５ｅＶ～約１．０ｅＶの範囲内のバンドギャップを有する。

【0058】

図２Ａ～図２Ｂを参照すると、ｎトランジスタ２０２の上に第１の開口２０６があり、ｐトランジスタ２０４の上に第２の開口２０８がある。第１の開口２０６および第２の開口２０８は、任意の好適なアスペクト比（開口の深さと開口の幅との比）を有することができる。１つまたは複数の実施形態では、第１の開口２０６および第２の開口２０８は、３：１から１５：１まで、６：１から１５：１まで、９：１から１５：１まで、１２：１から１５：１までの範囲内のアスペクト比、または１０：１よりも大きいアスペクト比を独立して有し得る。

【0059】

図２Ｂを参照すると、チタンシリサイド（ＴｉＳｉ）層２４０が、ｎトランジスタ２０２上に堆積される。チタンシリサイド（ＴｉＳｉ）層２４０は、任意の好適な厚さを有し得る。いくつかの実施形態では、チタンシリサイド（ＴｉＳｉ）層２４０は、２０Åから約１００Åまでの範囲内の、または約３０Åから約９０Åまでの範囲内の、または約４０Åから約８０Åまでの範囲内の、または約５０Åから約７０Åまでの範囲内の厚さを有する。１つまたは複数の実施形態では、チタンシリサイド（ＴｉＳｉ）層２４０は、約４０Åの厚さを有する。

【0060】

図２Ｃを参照すると、随意のバリア層２５０が、ｎトランジスタ２０２上のチタンシリサイド（ＴｉＳｉ）層２４０上に形成される。１つまたは複数の実施形態では、随意の第１のバリア層２５０は、金属を備える。１つまたは複数の実施形態では、随意の第１のバリア層２５０は、金属窒化物を備える。１つまたは複数の実施形態では、随意の第１のバリア層２５０は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、および窒化モリブデン（ＭｏＮ）のうちの１つまたは複数を備える。

【0061】

１つまたは複数の実施形態では、ｎトランジスタ２０２の上の第１の開口２０６は、第１の間隙充填材料２８０を充填される。１つまたは複数の実施形態では、第１の間隙充填材料２８０は、実質的にボイドまたはシームがない。１つまたは複数の実施形態では、第１の間隙充填材料２８０は、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）およびルテニウム（Ｒｕ）のうちの１つまたは複数を備える。

【0062】

間隙充填プロセスは、当業者に知られている任意の好適な間隙充填プロセスを備え得る。１つまたは複数の実施形態では、間隙充填プロセスは、金属前駆体および反応物に半導体構造２００を曝露することを備える。いくつかの実施形態では、金属前駆体は、モリブデン前駆体、タングステン前駆体、コバルト前駆体、およびルテニウム前駆体のうちの１つまたは複数を備える。

【0063】

図２Ｄを参照すると、マスク層２７０が、ｎトランジスタ２０２およびｐトランジスタ２０４の上面上に形成される。１つまたは複数の実施形態では、マスク層２７０は、ハードマスク層２７２およびフォトレジスト層２７４のうちの一方または両方を備える。ハードマスク層２７２は、当業者に知られている任意の好適な材料を備え得る。１つまたは複数の実施形態では、ハードマスク層２７２は、二酸化ケイ素（ＳｉＯ_２）を備える。フォトレジスト層２７４は、当業者に知られている任意の好適な材料を備え得る。当業者によって認識されるように、フォトレジスト層２７４は、ｐトランジスタにないものとして図示されているが、これは、描画を容易にするためであるにすぎない。当業者は、ハードマスク層２７２およびフォトレジスト層２７４が、ｎトランジスタ２０２とｐトランジスタ２０４の両方の上面上に形成されることを理解する。第２の開口２０８を形成するための処理は、フォトレジスト層２７４を除去する。１つまたは複数の実施形態では、第２の開口２０８は、ｐトランジスタ２０４の上に形成される。第２の開口２０８は、当業者に知られている任意の好適なプロセスによって形成され得る。１つまたは複数の実施形態では、第２の開口２０８は、エッチングによって形成される。

【0064】

第２の開口２０８は、任意の好適なアスペクト比を有することができる。１つまたは複数の実施形態では、第２の開口は、３：１から１５：１まで、６：１から１５：１まで、９：１から１５：１まで、１２：１から１５：１までの範囲内のアスペクト比、または１０：１よりも大きいアスペクト比を有し得る。

【0065】

図２Ｅを参照すると、フォトレジスト層２７４は、ｎトランジスタ２０２のマスク層２７０から除去される。フォトレジスト層２７４は、当業者に知られている任意の好適な手段によって除去され得る。１つまたは複数の実施形態では、フォトレジスト層２７４は、ストリッピングによって除去される。

【0066】

図２Ｆを参照すると、モリブデンシリサイド（ＭｏＳｉ）層２４５が、ｐトランジスタ２０４のソース／ドレイン材料２２０上に選択的に形成される。モリブデンシリサイド（ＭｏＳｉ）層２４５は、当業者に知られている任意の好適なプロセスによって形成され得る。モリブデンシリサイド（ＭｏＳｉ）層２４５は、任意の好適な厚さを有し得る。いくつかの実施形態では、モリブデンシリサイド（ＭｏＳｉ）層２４５は、２０Åから約１００Åまでの範囲内の、または約３０Åから約９０Åまでの範囲内の、または約４０Åから約８０Åまでの範囲内の、または約５０Åから約７０Åまでの範囲内の厚さを有する。１つまたは複数の実施形態では、モリブデンシリサイド（ＭｏＳｉ）層２４５は、約４０Åの厚さを有する。

【0067】

モリブデンシリサイド（ＭｏＳｉ）層２４５は、当業者に知られている任意の好適なプロセスに従って形成され得る。１つまたは複数の実施形態では、構造２００は、最初に、表面から酸化物を除去するために洗浄される。いくつかの実施形態では、酸化物は、自然酸化物である。いくつかの実施形態では、表面を洗浄することは、実質的に酸化物がない表面を形成する。この様式で使用される、「実質的に酸化物がない」という用語は、表面上に５％、２％、１％または０．５％よりも少ないかあるいはそれに等しい酸素原子があることを意味する。１つまたは複数の実施形態では、異方性エッチングが、表面から酸化物を除去するために使用される。

【0068】

１つまたは複数の実施形態では、モリブデンシリサイド（ＭｏＳｉ）層２４５を形成するために、金属膜が、ソース／ドレイン材料２２０上に選択的に形成される。いくつかの実施形態では、半導体構造２００は、金属前駆体および反応物に曝露される。金属膜は、ＡＬＤ堆積プロセス、ＣＶＤ堆積プロセス、またはそれらの組合せによって堆積され得る。いくつかの実施形態では、金属膜は、モリブデンシリサイド膜を備える。

【0069】

【0070】

１つまたは複数の実施形態では、反応物は、酸化剤、還元剤、またはそれらの組合せを備える。いくつかの実施形態では、反応物は、水素（Ｈ_２）、アンモニア（ＮＨ_３）、シラン、ポリシラン、またはそれらの組合せを備える。いくつかの実施形態では、シランは、ジシラン、トリシラン、テトラシラン、高次シラン、および置換シランのうちの１つまたは複数から選択される。特定の実施形態では、反応物は、モリブデンシリサイド（ＭｏＳｉ）層２４５を形成するために、シランを備える。１つまたは複数の実施形態では、反応物は、キャリアガスを使用して表面の上に流される。いくつかの実施形態では、キャリアガスは、不活性ガスである。いくつかの実施形態では、不活性ガスは、Ｎ_２、Ａｒ、およびＨｅのうちの１つまたは複数を備える。他の実施形態では、反応物ガスは、連続的に流され得、チャンバへのモリブデン前駆体の流れは、オンおよびオフにされる。

【0071】

図２Ｇを参照すると、ｎトランジスタ２０２およびｐトランジスタ２０４の上面の各々上に形成されたマスク層２７０は、除去される。マスク層２７０は、当業者に知られている任意の好適な手段によって除去され得る。いくつかの実施形態では、マスク層２７０は、エッチングまたは平坦化によって除去される。

【0072】

１つまたは複数の実施形態では、ｐトランジスタ２０４の上の第２の開口２０８は、第２の間隙充填材料２８２を充填される。１つまたは複数の実施形態では、第２の間隙充填材料２８２は、実質的にボイドまたはシームがない。第１の間隙充填材料２８０および第２の間隙充填材料２８２は、当業者に知られている任意の好適な間隙充填材料を独立して備え得る。１つまたは複数の実施形態では、第２の間隙充填材料２８２は、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）およびルテニウム（Ｒｕ）のうちの１つまたは複数を備える。１つまたは複数の実施形態では、ｎトランジスタ２０２の上の間隙充填材料２８０は、ｐトランジスタ２０４の上の間隙充填材料２８２と同じである。１つまたは複数の実施形態では、間隙充填材料２８０は、間隙充填材料２８２とは異なる。

【0073】

【0074】

【0075】

図３は、半導体構造を形成する方法３００のプロセスフロー図を図示する。図３は、図１Ａ～図１Ｆおよび図２Ａ～図２Ｇ中に示されている１つまたは複数の実施形態の半導体構造のうちのいずれかを形成する方法を図示する。

【0076】

１つまたは複数の実施形態では、半導体構造を形成する方法３００は、処理３１０において、第１の開口および第２の開口を形成するために基板をパターニングすることであって、基板が、ｎトランジスタとｐトランジスタとを備え、第１の開口が、ｎトランジスタの上にあり、第２の開口が、ｐトランジスタの上にある、基板をパターニングすることを備える。処理３２０において、方法３００は、基板を前洗浄することを備える。処理３３０において、方法３００は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって、ｎトランジスタ上におよびｐトランジスタ上に、チタンシリサイド（ＴｉＳｉ）層を堆積させることを備える。処理３４０において、方法３００は、チタンシリサイド（ＴｉＳｉ）層上に第１のバリア層を堆積させ、ｐトランジスタから第１のバリア層を選択的に除去することを任意選択的に含む。処理３５０において、方法３００は、ｎトランジスタおよびｐトランジスタ上のチタンシリサイド（ＴｉＳｉ）層上にモリブデンシリサイド（ＭｏＳｉ）層を選択的に形成することを備える。処理３６０において、方法３００は、モリブデンシリサイド（ＭｏＳｉ）層上に第２のバリア層を形成することを備える。処理３７０において、方法３００は、半導体構造をアニールすることを備える。

【0077】

処理３１０において、方法３００は、第１の開口および第２の開口のうちの少なくとも１つを形成するために基板をパターニングすることを備える。１つまたは複数の実施形態では、基板をパターニングすることは、超小型電子デバイス製作の当業者に知られている１つまたは複数のパターニング技法を使用することを備える。

【0078】

処理３２０において、方法３００は、基板を前洗浄することを備える。１つまたは複数の実施形態では、前洗浄プロセスを真空下に保つことは、酸化物が方法３００中に基板表面上に導入されない／形成されないことを保証する。いくつかの実施形態では、基板（または基板の表面）を前洗浄することは、表面から酸化物を除去する。いくつかの実施形態では、酸化物は、自然酸化物である。いくつかの実施形態では、表面を洗浄することは、実質的に酸化物がない表面を形成する。この様式で使用される、「実質的に酸化物がない」という用語は、表面上に５％、２％、１％または０．５％よりも少ないかあるいはそれに等しい酸素原子があることを意味する。１つまたは複数の実施形態では、異方性エッチングが、表面から酸化物を除去するために使用される。１つまたは複数の実施形態では、異方性エッチングは、誘電体材料よりもソース／ドレイン材料の表面から多く酸化物を除去する。１つまたは複数の実施形態では、表面を前洗浄することは、実質的に酸化物がないソース／ドレイン材料を形成する。

【0079】

処理３３０において、方法３００は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって、ｎトランジスタおよびｐトランジスタ上に、チタンシリサイド（ＴｉＳｉ）層を堆積させることを備える。１つまたは複数の実施形態では、ｎトランジスタおよびｐトランジスタ上にチタンシリサイド（ＴｉＳｉ）層を堆積させた後に、ラピッドサーマルプロセス（ＲＴＰ）が実施される。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、約５００℃～約７００℃の範囲内の温度にチタンシリサイド（ＴｉＳｉ）層を加熱することを備える。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、約１分間実施される。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、チタンシリサイド（ＴｉＳｉ）層から未反応金属を除去する。

【0080】

処理３４０において、方法３００は、ｎトランジスタ上のチタンシリサイド（ＴｉＳｉ）層上に第１のバリア層を堆積させ、ｐトランジスタから第１のバリア層を選択的に除去することを任意選択的に含む。１つまたは複数の実施形態では、ｐトランジスタから第１のバリア層を選択的に除去することは、ｐトランジスタ上のモリブデンシリサイド（ＭｏＳｉ）層が、ｐトランジスタ上のチタンシリサイド（ＴｉＳｉ）層とのオーミックコンタクトを形成することを可能にする。

【0081】

いくつかの実施形態では、ｎトランジスタ上のおよびｐトランジスタ上のチタンシリサイド（ＴｉＳｉ）層は、第１のバリア層によって酸化物形成から保護される。第１のバリア層は、当業者に知られている任意のプロセスによって形成され得る。１つまたは複数の実施形態では、処理３４０において、第１のバリア層は、原子層堆積（ＡＬＤ）プロセスによって形成される。１つまたは複数の実施形態では、処理３４０において、第１のバリア層は、物理気相堆積（ＰＶＤ）プロセスによって形成される。

【0082】

いくつかの実施形態では、第１のバリア層は、チタンシリサイド（ＴｉＳｉ）層上に形成される。いくつかの実施形態では、チタンシリサイド（ＴｉＳｉ）層は、第１のバリア層を形成するために処理される。いくつかの実施形態では、第１のバリア層は、チタンシリサイド（ＴｉＳｉ）層を窒化することによって形成される。いくつかの実施形態では、第１のバリア層は、アンモニア（ＮＨ_３）を使用してチタンシリサイド（ＴｉＳｉ）層を窒化することによって形成される。いくつかの実施形態では、第１のバリア層は、チタンシリサイド（ＴｉＳｉ）層を窒化するために、プラズマでチタンシリサイド（ＴｉＳｉ）層を処理することによって形成される。いくつかの実施形態では、プラズマ処理は、窒素（Ｎ_２）プラズマ処理を備える。

【0083】

１つまたは複数の実施形態では、チタンシリサイド（ＴｉＳｉ）層を窒化することによって第１のバリア層を形成することは、窒化チタンシリコン（ＴｉＳｉＮ）層を形成する。１つまたは複数の実施形態では、窒化チタンシリコン（ＴｉＳｉＮ）層を有する半導体構造は、窒化チタンシリコン（ＴｉＳｉＮ）層を有しない半導体構造よりも低減されたショットキーバリア高さを有する。１つまたは複数の実施形態では、窒化チタンシリコン（ＴｉＳｉＮ）層を有する半導体構造は、約０．５０ｅＶから約０．５５ｅＶまでの範囲内のショットキーバリア高さを有する。１つまたは複数の実施形態では、窒化チタンシリコン（ＴｉＳｉＮ）層を有しない半導体構造は、約０．６ｅＶから約０．７ｅＶまでの範囲内のショットキーバリア高さを有する。

【0084】

いくつかの実施形態では、処理３５０において、方法３００は、ｎトランジスタおよびｐトランジスタ上のチタンシリサイド（ＴｉＳｉ）層上にモリブデンシリサイド（ＭｏＳｉ）層を選択的に形成することを備える。１つまたは複数の実施形態では、モリブデンシリサイド（ＭｏＳｉ）層は、ｐトランジスタの、ホウ素（Ｂ）でドープされたシリコンゲルマニウム（ＳｉＧｅ）の基板上に形成される。１つまたは複数の実施形態では、ｐトランジスタ上にモリブデンシリサイド（ＭｏＳｉ）層を選択的に形成した後に、ラピッドサーマルプロセス（ＲＴＰ）が実施される。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、約５００℃～約７００℃の範囲内の温度にモリブデンシリサイド（ＭｏＳｉ）層を加熱することを備える。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、約１分間実施される。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、モリブデンシリサイド（ＭｏＳｉ）層から未反応金属を除去する。

【0085】

本開示の別の態様では、半導体構造を形成する方法３００は、半導体構造の接触抵抗を低減することを含む。いくつかの実施形態では、処理３７０において、半導体構造をアニールすることは、接触抵抗を低減する。１つまたは複数の実施形態では、半導体構造をアニールすることは、滑らかな表面をもたらす。１つまたは複数の実施形態では、処理３７０において、半導体構造をアニールすることは、ｎトランジスタ上におよびｐトランジスタ上に、オーミックコンタクトおよび擬似オーミックコンタクトのうちの一方または両方を形成する。

【0086】

半導体構造は、当業者に知られている任意のプロセスによってアニールされ得る。いくつかの実施形態では、半導体構造は、ラピッドサーマルプロセス（ＲＴＰ）によってアニールされる。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、約５００℃～約７００℃の範囲内の温度に半導体構造をアニールすることを備える。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、約６００℃の温度に半導体構造をアニールすることを備える。

【0087】

いくつかの実施形態では、アニールされた半導体構造は、４％から３０％未満まで、４％から２０％未満まで、４％から１０％未満まで、１０％から３０％未満まで、１０％から２０％未満まで、または２０％から３０％未満までの範囲内の２乗平均（ＲＭＳ）粗さを有する。

【0088】

いくつかの実施形態では、方法３００は、間隙充填プロセスを実施することを備える。１つまたは複数の実施形態では、間隙充填プロセスは、ｎトランジスタの上の第１の開口、およびｐトランジスタの上の第２の開口を独立して充填することを備える。いくつかの実施形態では、間隙充填プロセスは、ボトムアップ間隙充填プロセスである。他の実施形態では、間隙充填プロセスは、共形間隙充填プロセスを備える。１つまたは複数の実施形態では、方法３００は、第１の間隙充填材料でｎトランジスタの上の第１の開口を充填することと、第２の間隙充填材料でｐトランジスタの上の第２の開口を充填することとを備える。１つまたは複数の実施形態では、第１の間隙充填材料および第２の間隙充填材料の各々は、実質的にボイドまたはシームがない。１つまたは複数の実施形態では、第１の間隙充填材料および第２の間隙充填材料の各々は、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）およびルテニウム（Ｒｕ）のうちの１つまたは複数を備える。

【0089】

１つまたは複数の実施形態では、方法３００は、随意の後プロセス処理を含む。

【0090】

図４は、半導体構造を形成する方法４００のプロセスフロー図を図示する。図４は、図１Ａ～図１Ｆおよび図２Ａ～図２Ｇ中に示されている１つまたは複数の実施形態の半導体構造のうちのいずれかを形成する方法を図示する。

【0091】

いくつかの実施形態では、半導体構造を形成する方法４００は、処理４１０において、第１の開口を形成するために基板をパターニングすることであって、基板が、ｎトランジスタとｐトランジスタとを備え、第１の開口が、ｎトランジスタの上にある、基板をパターニングすることを備える。処理４２０において、方法４００は、基板を前洗浄することを備える。処理４３０において、方法４００は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によってｎトランジスタ上にチタンシリサイド（ＴｉＳｉ）層を堆積させることを備える。処理４３０において、方法４００は、ｎトランジスタ上のチタンシリサイド（ＴｉＳｉ）層上にバリア層を形成することを任意選択的に含む。処理４４０において、方法４００は、第１の間隙充填材料で第１の開口を充填することを備える。処理４５０において、方法４００は、ｎトランジスタの上面上にマスク層を形成することを備える。処理４６０において、方法４００は、ｐトランジスタの上に第２の開口を形成するために基板をパターニングすることを備える。１つまたは複数の実施形態では、方法４００は、チタンシリサイド（ＴｉＳｉ）層上に第１のバリア層を堆積させ、ｐトランジスタから第１のバリア層を選択的に除去することを任意選択的に含む。処理４７０において、方法４００は、ｐトランジスタ上にモリブデンシリサイド（ＭｏＳｉ）層を選択的に形成することを備える。処理４８０において、方法４００は、半導体構造をアニールすることを備える。処理４９０において、方法４００は、第２の間隙充填材料で第２の開口を充填することを備える。

【0092】

処理４１０において、方法４００は、ｎトランジスタの上に第１の開口を形成するために基板をパターニングすることを備える。１つまたは複数の実施形態では、基板をパターニングすることは、超小型電子デバイス製作の当業者に知られている１つまたは複数のパターニング技法を使用することを備える。

【0093】

処理４２０において、方法４００は、基板を前洗浄することを備える。１つまたは複数の実施形態では、前洗浄プロセスを真空下に保つことは、酸化物が方法４００中に基板表面上に導入されない／形成されないことを保証する。いくつかの実施形態では、基板（または基板の表面）を前洗浄することは、表面から酸化物を除去する。いくつかの実施形態では、酸化物は、自然酸化物である。いくつかの実施形態では、表面を洗浄することは、実質的に酸化物がない表面を形成する。この様式で使用される、「実質的に酸化物がない」という用語は、表面上に５％、２％、１％または０．５％よりも少ないかあるいはそれに等しい酸素原子があることを意味する。１つまたは複数の実施形態では、異方性エッチングが、表面から酸化物を除去するために使用される。１つまたは複数の実施形態では、異方性エッチングは、誘電体材料よりもソース／ドレイン材料の表面から多く酸化物を除去する。１つまたは複数の実施形態では、表面を前洗浄することは、実質的に酸化物がないソース／ドレイン材料を形成する。

【0094】

処理４３０において、方法４００は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によってｎトランジスタ上にチタンシリサイド（ＴｉＳｉ）層を堆積させることを備える。１つまたは複数の実施形態では、ｎトランジスタ上にチタンシリサイド（ＴｉＳｉ）層を堆積させた後に、ラピッドサーマルプロセス（ＲＴＰ）が実施される。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、約５００℃～約７００℃の範囲内の温度にチタンシリサイド（ＴｉＳｉ）層を加熱することを備える。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、約１分間実施される。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、チタンシリサイド（ＴｉＳｉ）層から未反応金属を除去する。

【0095】

処理４３５において、方法４００は、ｎトランジスタ上のチタンシリサイド（ＴｉＳｉ）層上に第１のバリア層を堆積させることを任意選択的に含む。いくつかの実施形態では、ｎトランジスタ上のチタンシリサイド（ＴｉＳｉ）層は、第１のバリア層によって酸化物形成から保護される。第１のバリア層は、当業者に知られている任意のプロセスによって形成され得る。１つまたは複数の実施形態では、処理４３５において、第１のバリア層は、原子層堆積（ＡＬＤ）プロセスによって形成される。１つまたは複数の実施形態では、処理４３５において、第１のバリア層は、物理気相堆積（ＰＶＤ）プロセスによって形成される。

【0096】

【0097】

【0098】

処理４４０において、方法４００は、第１の間隙充填材料で第１の開口を充填することを備える。いくつかの実施形態では、第１の開口を充填することは、ボトムアップ間隙充填プロセスを備える。他の実施形態では、第１の開口を充填することは、共形間隙充填プロセスを備える。１つまたは複数の実施形態では、第１の間隙充填材料は、実質的にボイドまたはシームがない。１つまたは複数の実施形態では、第１の間隙充填材料は、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）およびルテニウム（Ｒｕ）のうちの１つまたは複数を備える。

【0099】

いくつかの実施形態では、処理４５０において、方法４００は、ｎトランジスタの上面上にマスク層を形成することを備える。１つまたは複数の実施形態では、マスク層は、ハードマスク層およびフォトレジスト層のうちの一方または両方を備える。ハードマスク層は、当業者に知られている任意の好適な材料を備え得る。１つまたは複数の実施形態では、ハードマスク層は、二酸化ケイ素（ＳｉＯ_２）を備える。フォトレジスト層は、当業者に知られている任意の好適な材料を備え得る。

【0100】

処理４６０において、方法４００は、ｐトランジスタの上に第２の開口を形成するために基板をパターニングすることを備える。１つまたは複数の実施形態では、基板をパターニングすることは、超小型電子デバイス製作の当業者に知られている１つまたは複数のパターニング技法を使用することを備える。

【0101】

処理４７０において、方法４００は、ｐトランジスタ上のチタンシリサイド（ＴｉＳｉ）層上にモリブデンシリサイド（ＭｏＳｉ）層を選択的に形成することを備える。１つまたは複数の実施形態では、ｐトランジスタ上にモリブデンシリサイド（ＭｏＳｉ）層を選択的に形成した後に、ラピッドサーマルプロセス（ＲＴＰ）が実施される。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、約５００℃～約７００℃の範囲内の温度にモリブデンシリサイド（ＭｏＳｉ）層を加熱することを備える。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、約１分間実施される。１つまたは複数の実施形態では、ラピッドサーマルプロセス（ＲＴＰ）は、モリブデンシリサイド（ＭｏＳｉ）層から未反応金属を除去する。

【0102】

本開示の別の態様では、半導体構造を形成する方法４００は、半導体構造の接触抵抗を低減することを含む。いくつかの実施形態では、処理４８０において、半導体構造をアニールすることは、接触抵抗を低減する。１つまたは複数の実施形態では、半導体構造をアニールすることは、滑らかな表面をもたらす。１つまたは複数の実施形態では、処理４８０において、半導体構造をアニールすることは、ｎトランジスタ上におよびｐトランジスタ上に、オーミックコンタクトおよび擬似オーミックコンタクトのうちの一方または両方を形成する。

【0103】

【0104】

【0105】

処理４９０において、方法４００は、第２の間隙充填材料で第２の開口を充填することを備える。いくつかの実施形態では、第２の開口を充填することは、ボトムアップ間隙充填プロセスを備える。他の実施形態では、第２の開口を充填することは、共形間隙充填プロセスを備える。１つまたは複数の実施形態では、第２の間隙充填材料は、実質的にボイドまたはシームがない。１つまたは複数の実施形態では、第２の間隙充填材料は、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）およびルテニウム（Ｒｕ）のうちの１つまたは複数を備える。

【0106】

１つまたは複数の実施形態では、方法４００は、随意の後処理処理を含む。

【0107】

「の下（ｂｅｎｅａｔｈ）」、「の下方（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「の上方（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」など、空間的相対用語は、図に図示されている、ある要素またはフィーチャーの、別の要素またはフィーチャーとの関係を説明するために、説明しやすいように本明細書で使用され得る。空間的相対用語は、図に描かれている配向に加えて、使用または処理中のデバイスの異なる配向を包含することを意図されることが理解されよう。たとえば、図中のデバイスが裏返された場合、他の要素またはフィーチャー「の下方」あるいは他の要素またはフィーチャー「の下」と説明された要素は、その場合、他の要素またはフィーチャー「の上方」に配向されることになる。これにより、「の下方」という例示の用語は、上方および下方の配向の両方を包含し得る。デバイスは、別様に配向される（９０度回転される、または他の配向にある）ことがあり、本明細書で使用される空間的相対記述子は、相応に解され得る。

【0108】

本明細書で論じられる材料および方法を説明するコンテキストにおける（とりわけ、以下の特許請求の範囲のコンテキストにおける）「１つの（ａ）」および「１つの（ａｎ）」および「その（ｔｈｅ）」という用語ならびに類似の指示物の使用は、本明細書で別様に指し示されない限り、またはコンテキストによって明確に否定されない限り、単数形と複数形の両方をカバーすると解釈されるべきである。本明細書での値の範囲の具陳は、本明細書で別様に指し示されない限り、範囲内に入る各別個の値を個々に指す略記法として働くことを意図されるにすぎず、各別個の値は、それが本明細書で個々に具陳されたかのように、本明細書に組み込まれる。本明細書で説明されるすべての方法は、本明細書で別様に指し示されない限り、またはさもなければコンテキストによって明確に否定されない限り、任意の好適な順序で実施され得る。本明細書で提供される任意のおよびすべての例または例示の言葉（たとえば、「など」）の使用は、材料および方法をより良く明らかにすることを意図されるにすぎず、別様に特許請求されない限り、範囲に限定を課すものではない。本明細書中のいかなる言葉も、特許請求されていない要素を、開示される材料および方法の実践に不可欠なものとして指し示すと解釈されるべきではない。

【0109】

「一実施形態」、「いくらかの実施形態」、「１つまたは複数の実施形態」または「実施形態」への本明細書全体を通しての言及は、実施形態に関して説明される特定の特徴、構造、材料、または特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。これにより、本明細書全体にわたる様々な場所での「１つまたは複数の実施形態では」、「いくらかの実施形態では」、「一実施形態では」または「実施形態では」などの句の出現は、本開示の同じ実施形態を必ずしも指しているとは限らない。１つまたは複数の実施形態では、特定の特徴、構造、材料、または特性は、任意の好適な様式で組み合わせられる。

【0110】

本明細書の開示は、特定の実施形態を参照しながら説明されたが、これらの実施形態は、本開示の原理および用途の例示的なものにすぎないことを理解されたい。様々な変更形態および変形形態が、本開示の趣旨および範囲から逸脱することなく本開示の方法および装置に対して行われ得ることが当業者には明らかであろう。これにより、本開示は、添付の特許請求の範囲およびそれらの等価物の範囲内にある変更形態および変形形態を含むことが意図される。

【図1A】