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特表2024-526004半導体欠陥誘導バーンインおよびシステムレベル試験のためのシステムおよび方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-17
(54)【発明の名称】半導体欠陥誘導バーンインおよびシステムレベル試験のためのシステムおよび方法
(51)【国際特許分類】
H01L 21/02 20060101AFI20240709BHJP
H01L 21/66 20060101ALI20240709BHJP
【ＦＩ】
H01L21/02 Z
H01L21/66 J
H01L21/66 H
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023551717
(86)(22)【出願日】2022-06-01
(85)【翻訳文提出日】2023-08-24
(86)【国際出願番号】 US2022031853
(87)【国際公開番号】W WO2022260912
(87)【国際公開日】2022-12-15
(31)【優先権主張番号】63/197,509
(32)【優先日】2021-06-07
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/372,292
(32)【優先日】2021-07-09
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500049141
【氏名又は名称】ケーエルエー コーポレイション
(74)【代理人】
【識別番号】110001210
【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所
(72)【発明者】
【氏名】ラサート ロバート ジェイ
(72)【発明者】
【氏名】プライス デービット ダブリュー
(72)【発明者】
【氏名】レノックス チェット ブイ
(72)【発明者】
【氏名】ドンゼッラ オレステ
(72)【発明者】
【氏名】ロビンソン ジョン
【テーマコード（参考）】
4M106
【Ｆターム（参考）】
4M106AA01
4M106AA02
4M106CA42
4M106CA43
4M106DA15
(57)【要約】
バーンインテストのためのシステムおよび方法ならびにシステムレベル（ＳＬＴ）において、インライン欠陥コンポーネント（Ｉ－ＰＡＴ）の平均試験サブシステムからインライン欠陥コンポーネント（Ｉ－ＰＡＴ）の平均試験スコアを受信するように構成される。複数のＩ－ＰＡＴスコアは、複数の半導体チップに対する半導体チップデータの関数としてＩ－ＰＡＴサブシステムによって生成される。半導体チップデータは、複数の半導体チップの特徴付け評価測定値を含み、複数のＩ－ＰＡＴスコアの各Ｉ－ＰＡＴスコアは、複数の半導体チップの対応する半導体チップの特徴付け評価測定値の関数としてＩ－ＰＡＴサブシステムによって決定される重み付けされた欠陥を表す。動的決定プロセス中に複数のＩ－ＰＡＴスコアに１つまたは複数のルールを適用する。動的決定プロセスに応じて、複数の半導体チップの少なくとも１つの半導体チップのための１つまたは複数の欠陥配向配置を生成する。
【特許請求の範囲】
【請求項1】
インライン欠陥部分平均試験（Ｉ－ＰＡＴ）サブシステムに通信可能に結合された欠陥誘導配置コントローラであって、１つまたは複数のプロセッサおよびメモリを含み、前記メモリは、プログラム命令のセットを記憶するように構成され、前記１つまたは複数のプロセッサは、前記１つまたは複数のプロセッサに前記プログラム命令を実行するように構成される、欠陥誘導配置コントローラを含むシステムであって、前記１つまたは複数のプロセッサは、前記プログラム命令を実行することで、
前記Ｉ－ＰＡＴサブシステムから複数のインライン欠陥部分平均試験（Ｉ－ＰＡＴ）スコアを受信し、複数のＩ－ＰＡＴスコアは、複数の半導体ダイの半導体ダイデータに基づいてＩ－ＰＡＴサブシステムによって生成し、前記半導体ダイデータは、複数の半導体ダイの特徴付け測定値を含み、前記複数のＩ－ＰＡＴスコアの各Ｉ－ＰＡＴスコアは、複数の半導体ダイのうちの対応する半導体ダイの特徴付け測定に基づいてＩ－ＰＡＴサブシステムによって決定された検出率を表し、
動的意思決定プロセス中に、１つ以上の規則を前記複数のＩ－ＰＡＴスコアに適用し、
前記動的意思決定プロセスに基づいて、前記複数の半導体ダイのうちの少なくとも１つの半導体ダイに対するバーンインまたはシステムレベルテスト（ＳＬＴ）のうちの少なくとも１つに関する１つまたは複数の欠陥誘導配置を生成する、
システム。
【請求項2】
請求項１に記載のシステムであって、前記１つまたは複数のプロセッサは、
前記半導体製造特徴付けサブシステムに対する１つ以上の調整を、１つ以上の欠陥誘導配置に続いて実行される１つ以上の欠陥誘導試験からの出力に基づいて決定し、半導体製造特徴付けサブシステムは、前記半導体ダイデータの特徴付け測定値を取得するように構成される、前記プログラム命令を実行するようにさらに構成される、
システム。
【請求項3】
請求項１に記載のシステムであって、前記複数のＩ－ＰＡＴスコアのうちの少なくとも１つのＩ－ＰＡＴスコアは、低欠陥率半導体ダイに対応し、１つまたは複数の欠陥誘導配置は、低欠陥率半導体ダイ上でバーンインまたはＳＬＴのいずれかを実行しないことを含む、
システム。
【請求項4】
請求項１に記載のシステムであって、前記複数のＩ－ＰＡＴスコアのうちの少なくとも１つのＩ－ＰＡＴスコアは、中欠陥率半導体ダイに対応し、１つまたは複数の欠陥誘導配置は、中欠陥率半導体ダイ上でバーンインまたはＳＬＴのうちの少なくとも１つを実行することを含み、バーンインまたはＳＬＴの少なくとも１つは、１つまたは複数の欠陥属性に基づいて適応的に形成される、
システム。
【請求項5】
請求項４に記載のシステムであって、前記１つ又は複数の欠陥属性は、欠陥サイズ、欠陥層、欠陥位置、又は欠陥タイプのうちの１つ又は複数を含む、
システム。
【請求項6】
請求項１に記載のシステムであって、前記複数のＩ－ＰＡＴスコアのうちの少なくとも１つのＩ－ＰＡＴスコアは、高欠陥率半導体ダイに対応し、１つ以上の欠陥誘導配置は、バーンインまたはＳＬＴのいずれかを行うことなく、前記高欠陥率半導体ダイを選別またはインクアウトすることを含む、
システム。
【請求項7】
請求項１に記載のシステムであって、前記１つまたは複数のプロセッサは、
前記動的意思決定プロセス中に、複数のＩ－ＰＡＴスコアおよびダイレベル電気的ソートデータ、ダイレベル最終試験データ、または統計的予測フィードバックのうちの少なくとも１つに１つまたは複数のルールを適用する、前記プログラム命令を実行するようにさらに構成される、
システム。
【請求項8】
方法であって、欠陥誘導配置コントローラを介して、複数のインライン欠陥部分平均試験（Ｉ－ＰＡＴ）スコアをインライン欠陥部分平均試験（Ｉ－ＰＡＴ）サブシステムから受信し、複数のＩ－ＰＡＴスコアは、複数の半導体ダイの半導体ダイデータに基づいてＩ－ＰＡＴサブシステムによって生成し、
前記半導体ダイデータは、前記複数の半導体ダイの特徴付け測定値を含み、前記複数のＩ－ＰＡＴスコアの各Ｉ－ＰＡＴスコアは、前記複数の半導体ダイの対応する半導体ダイの特徴付け測定値に基づいてＩ－ＰＡＴサブシステムによって決定された検出率し、
前記動的意思決定プロセス中に、前記欠陥誘導配置コントローラを介して、１つまたは複数のルールを複数のＩ－ＰＡＴスコアに適用するステップと、前記欠陥誘導配置コントローラを介して、動的決定プロセスに基づいて、前記複数の半導体ダイのうちの少なくとも１つの半導体ダイに対するバーンインまたはシステムレベルテスト（ＳＬＴ）のうちの少なくとも１つに関する１つまたは複数の欠陥誘導配置を生成する、
方法。
【請求項9】
請求項８に記載の方法であって、前記半導体製造特徴付けサブシステムに対する１つ以上の調整を、１つ以上の欠陥誘導配置に続いて実行される１つ以上の欠陥誘導試験からの出力に基づいて決定するステップであって、半導体製造特徴付けサブシステムは、前記半導体ダイデータの特徴付け測定値を取得するように構成される、ステップをさらに含む、
方法。
【請求項10】
請求項８に記載の方法であって、前記複数のＩ－ＰＡＴスコアのうちの少なくとも１つのＩ－ＰＡＴスコアは、低欠陥率半導体ダイに対応し、１つまたは複数の欠陥誘導配置は、低欠陥率半導体ダイ上でバーンインまたはＳＬＴのいずれかを実行しないことを含む、
方法。
【請求項11】
請求項８に記載の方法であって、前記複数のＩ－ＰＡＴスコアのうちの少なくとも１つのＩ－ＰＡＴスコアは、中欠陥率半導体ダイに対応し、１つまたは複数の欠陥誘導配置は、中欠陥率半導体ダイ上でバーンインまたはＳＬＴのうちの少なくとも１つを実行することを含み、バーンインまたはＳＬＴの少なくとも１つは、１つまたは複数の欠陥属性に基づいて適応的に形成される、
方法。
【請求項12】
請求項８に記載の方法であって、前記１つ又は複数の欠陥属性は、欠陥サイズ、欠陥層、欠陥位置、又は欠陥タイプのうちの１つ又は複数を含む、
方法。
【請求項13】
請求項８に記載の方法であって、前記複数のＩ－ＰＡＴスコアのうちの少なくとも１つのＩ－ＰＡＴスコアは、高欠陥率半導体ダイに対応し、前記１つ以上の欠陥誘導配置は、バーンインまたはＳＬＴのいずれかを行うことなく、前記高欠陥率半導体ダイを選別またはインクアウトすることを含む、
方法。
【請求項14】
請求項８に記載の方法であって、前記欠陥誘導配置コントローラを介して、前記動的意思決定プロセス中に、複数のＩ－ＰＡＴスコアおよびダイレベル電気的ソートデータ、ダイレベル最終試験データ、または統計的予測フィードバックのうちの少なくとも１つに１つまたは複数のルールを適用する、
方法。
【請求項15】
システムであって、複数の半導体ダイのための半導体ダイデータを受信し、前記半導体ダイデータに基づいて複数のインライン欠陥部分平均試験（Ｉ－ＰＡＴ）スコアを生成するように構成され、前記半導体ダイデータが前記複数の半導体ダイの特徴付け測定値を含む、インライン欠陥部分平均試験（Ｉ－ＰＡＴ）サブシステムを含み、
前記複数のＩ－ＰＡＴスコアの各Ｉ－ＰＡＴスコアは、複数の半導体ダイのうちの対応する半導体ダイの特徴付け測定に基づいてＩ－ＰＡＴサブシステムによって決定された欠陥を表し、
前記Ｉ－ＰＡＴサブシステムに通信可能に結合された欠陥誘導配置コントローラであって、１つまたは複数のプロセッサおよびメモリを含み、メモリは、プログラム命令のセットを記憶するように構成され、１つまたは複数のプロセッサは、１つまたは複数のプロセッサに以下を実行させる前記プログラム命令を実行するように構成される欠陥誘導配置コントローラと、前記Ｉ－ＰＡＴサブシステムから複数のＩ－ＰＡＴスコアを受信し、
動的意思決定プロセス中に、１つ以上の規則を複数のＩ－ＰＡＴスコアに適用する；そして、前記動的意思決定プロセスに基づいて、複数の半導体ダイのうちの少なくとも１つの半導体ダイに対するバーンインまたはシステムレベルテスト（ＳＬＴ）のうちの少なくとも１つに関する１つまたは複数の欠陥誘導配置を生成する、
システム。
【請求項16】
請求項１５に記載のシステムであって、前記半導体ダイデータの前記特徴付け測定値を取得するように構成された半導体製造特徴付けサブシステムであって、前記１つ以上のプロセッサはさらに、前記１つ以上のプロセッサに実行させる前記プログラム命令を実行するように構成される、半導体製造特徴付けサブシステムを含み、前記１つ以上のプロセッサは、前記プログラム命令を実行することで、
前記１つ以上の欠陥誘導配置に続いて実施された１つ以上の欠陥誘導テストからの出力に基づいて、半導体製造特徴付けサブシステムに対する１つ以上の調整を決定する、
システム。
【請求項17】
請求項１５に記載のシステムであって、前記複数のＩ－ＰＡＴスコアのうちの少なくとも１つのＩ－ＰＡＴスコアは、低欠陥率半導体ダイに対応し、１つまたは複数の欠陥誘導配置は、低欠陥率半導体ダイ上でバーンインまたはＳＬＴのいずれかを実行しない、
システム。
【請求項18】
請求項１５に記載のシステムであって。前記複数のＩ－ＰＡＴスコアのうちの少なくとも１つのＩ－ＰＡＴスコアは、中欠陥率半導体ダイに対応し、全いい１つまたは複数の欠陥誘導配置は、中欠陥率半導体ダイ上でバーンインまたはＳＬＴのうちの少なくとも１つを実行することを含み、バーンインまたはＳＬＴの少なくとも１つは、１つまたは複数の欠陥属性に基づいて適応的に形成される、
システム。
【請求項19】
請求項１８に記載のシステムであって、前記１つ又は複数の欠陥属性は、欠陥サイズ、欠陥層、欠陥位置、又は欠陥タイプのうちの１つ又は複数を含む、
システム。
【請求項20】
請求項１５に記載のシステムであって、前記複数のＩ－ＰＡＴスコアのうちの少なくとも１つのＩ－ＰＡＴスコアは、高欠陥率半導体ダイに対応し、１つ以上の欠陥誘導配置は、バーンインまたはＳＬＴのいずれかを行うことなく、前記高欠陥率半導体ダイを選別またはインクアウトすることを含む、
システム。
【請求項21】
請求項１５に記載のシステムであって、前記１つまたは複数のプロセッサは、
前記動的意思決定プロセス中に、複数のＩ－ＰＡＴスコアおよびダイレベル電気的ソートデータ、ダイレベル最終試験データ、または統計的予測フィードバックのうちの少なくとも１つに１つまたは複数のルールを適用する、前記プログラム命令を実行するようにさらに構成される、
システム。
【請求項22】
請求項１５に記載のシステムであって、前記Ｉ－ＰＡＴサブシステムは、前記欠陥誘導配置コントローラに複数のＩ－ＰＡＴスコアを送信する前に、複数のＩ－ＰＡＴスコアをビニングするように構成される、
システム。
【請求項23】
請求項１５に記載のシステムであって、前記Ｉ－ＰＡＴサブシステムは、第１のデータフォーマットで半導体ダイデータを受信し、第２のデータフォーマットで複数のＩ－ＰＡＴスコアを送信するように構成される、
システム。
【請求項24】
請求項１５に記載のシステムであって、前記Ｉ－ＰＡＴサブシステムは、前記欠陥誘導配置コントローラに複数のＩ－ＰＡＴスコアを送信する前に、複数のＩ－ＰＡＴスコアを非標準化データフォーマットから標準化データフォーマットに変換するように構成される、
システム。
【請求項25】
請求項１５に記載のシステムであって、前記欠陥誘導配置コントローラは、前記Ｉ－ＰＡＴサブシステムから複数のＩ－ＰＡＴスコアを受信した後に、複数のＩ－ＰＡＴスコアを非標準化データフォーマットから標準化データフォーマットに変換するように構成される、
システム。
【発明の詳細な説明】
【技術分野】
【0001】
「関連出願の参照」
本出願は、その全体が参照により本明細書に組み込まれる米国仮出願６３／１９７，５０９（２０２１年６月７日）の優先権の利益を主張する。
本出願は、その全体が参照により本明細書に組み込まれる米国仮出願６３／１９７，５０９（２０２１年６月７日）の優先権の利益を主張する。
【0002】
本開示は、概して半導体デバイスに関し、より詳細には、半導体欠陥誘導バーンイン及びシステムレベル試験のためのシステム及び方法に関する。
【背景技術】
【0003】
半導体デバイスの製造は、典型的には、機能するデバイスを形成するために、数万以上の処理ステップを必要とする場合がある。これらの処理ステップの過程で、欠陥を識別し、および／またはデバイス上の様々なパラメータを監視するために、様々な特性測定（特徴付け測定：ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｍｅａｓｕｒｅｍｅｎｔｓ）（例えば、検査（インスペクション）および／または計量（メトロロジー：ｍｅｔｒｏｌｏｇｙ）測定）を実行することができる。電気的試験は、デバイスの機能性を検証または評価するために、種々の特徴付け測定の代わりに、またはそれに加えて行われてもよい。しかしながら、いくつかの検出された欠陥および計量誤差は、デバイス故障を明確に示すほど重大であり得るが、より少ない変動は、作業環境への暴露後にデバイスの早期信頼性故障を引き起こし得る。半導体デバイスの危険にさらされるユーザは現在、現在のパーツ・パー・ミリオン（ＰＰＭ）レベルを超えるパーツ・パー・ビリオン（ＰＰＢ）範囲の故障率（不良率：ｆａｉｌｕｒｅ ｒａｔｅｓ）を求めている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開２００３／０１２０４５７Ａ１公報
【特許文献2】米国特許７，１９４，３６６公報
【特許文献3】米国特許１０，７６１，１２８公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
半導体ダイの信頼性を評価することは、用途における半導体デバイスの必要性が増加し続けるにつれて、要件を満たす鍵である。
【課題を解決するための手段】
【0006】
本開示の１つ以上の実施形態によるシステムが開示される。例示的な一実施形態では、システムは、インライン欠陥部分平均試験（ｉｎｌｉｎｅ ｄｅｆｅｃｔ ｐａｒｔ ａｖｅｒａｇｅ ｔｅｓｔｉｎｇ：Ｉ－ＰＡＴ）サブシステムに通信可能に結合された欠陥誘導配置コントローラを含む。別の例示的な実施形態では、欠陥誘導配置コントローラ（ｄｅｆｅｃｔ－ｇｕｉｄｅｄ ｄｉｓｐｏｓｉｔｉｏｎ ｃｏｎｔｒｏｌｌｅｒ）は、１つ又は複数のプロセッサ及びメモリを含む。別の例示的な実施形態では、メモリは、プログラム命令のセットを記憶するように構成される。別の例示的な実施形態では、１つまたは複数のプロセッサは、１つまたは複数のプロセッサに、Ｉ－ＰＡＴサブシステムから複数のインライン欠陥部分平均試験（Ｉ－ＰＡＴ）スコアを受信させるプログラム命令を実行するように構成される。別の例示的な実施形態では、複数のＩ－ＰＡＴスコアは、複数の半導体ダイの半導体ダイデータに基づいて、Ｉ－ＰＡＴサブシステムによって生成される。別の例示的な実施形態では、半導体ダイデータは、複数の半導体ダイの特徴付け測定値を含む。別の例示的な実施形態では、複数のＩ－ＰＡＴスコアの各Ｉ－ＰＡＴスコアは、複数の半導体ダイのうちの対応する半導体ダイの特徴付け測定に基づいてＩ－ＰＡＴサブシステムによって決定された欠陥を表す。別の例示的な実施形態では、１つまたは複数のプロセッサは、動的な意思決定プロセス中に１つまたは複数のルールを複数のＩ－ＰＡＴスコアに適用することを１つまたは複数のプロセッサに行わせるプログラム命令を実行するように構成される。別の例示的な実施形態では、１つまたは複数のプロセッサは、動的意思決定プロセスに基づいて、複数の半導体ダイのうちの少なくとも１つの半導体ダイに対するバーンインまたはシステムレベルテスト（ＳＬＴ）のうちの少なくとも１つに関する１つまたは複数の欠陥誘導配置を１つまたは複数のプロセッサに生成させるプログラム命令を実行するように構成される。
【0007】
本開示の１つ以上の実施形態による方法が開示される。例示的な一実施形態では、方法は、欠陥誘導配置コントローラを介して、インライン欠陥部分平均試験（Ｉ－ＰＡＴ）サブシステムから複数のインライン欠陥部分平均試験（Ｉ－ＰＡＴ）スコアを受信することを含むが、これに限定されない。別の例示的な実施形態では、複数のＩ－ＰＡＴスコアは、複数の半導体ダイの半導体ダイデータに基づいて、Ｉ－ＰＡＴサブシステムによって生成される。別の例示的な実施形態では、半導体ダイデータは、複数の半導体ダイの特徴付け測定値を含む。別の例示的な実施形態では、複数のＩ－ＰＡＴスコアの各Ｉ－ＰＡＴスコアは、複数の半導体ダイのうちの対応する半導体ダイの特徴付け測定に基づいてＩ－ＰＡＴサブシステムによって決定された欠陥を表す。別の例示的な実施形態では、本方法は、限定はしないが、動的意思決定プロセス中に、欠陥誘導配置コントローラを介して、１つまたは複数のルールを複数のＩ－ＰＡＴスコアに適用することを含むことができる。別の例示的な実施形態では、本方法は、限定はしないが、動的意思決定プロセスに基づいて、複数の半導体ダイのうちの少なくとも１つの半導体ダイに対するバーンインまたはシステムレベルテスト（ＳＬＴ）のうちの少なくとも１つに関する１つまたは複数の欠陥誘導配置を、欠陥誘導配置コントローラを介して生成するステップを含むことができる。
【0008】
本開示の１つ以上の実施形態によるシステムが開示される。例示的な一実施形態では、システムは、インライン欠陥部分平均試験（Ｉ－ＰＡＴ）サブシステムを含み、Ｉ－ＰＡＴサブシステムは、複数の半導体ダイの半導体ダイデータを受信し、半導体ダイデータに基づいて複数のインライン欠陥部分平均試験（Ｉ－ＰＡＴ）スコアを生成するように構成される。別の例示的な実施形態では、半導体ダイデータは、複数の半導体ダイの特徴付け測定値を含む。別の例示的な実施形態では、複数のＩ－ＰＡＴスコアの各Ｉ－ＰＡＴスコアは、複数の半導体ダイのうちの対応する半導体ダイの特徴付け測定に基づいてＩ－ＰＡＴサブシステムによって決定された欠陥を表す。別の例示的な実施形態では、システムは、Ｉ－ＰＡＴサブシステムに通信可能に結合された欠陥誘導配置コントローラを含む。別の例示的な実施形態では、欠陥誘導配置コントローラは、１つ又は複数のプロセッサ及びメモリを含む。別の例示的な実施形態では、メモリは、プログラム命令のセットを記憶するように構成される。別の例示的な実施形態では、１つまたは複数のプロセッサは、１つまたは複数のプロセッサに、Ｉ－ＰＡＴサブシステムから複数のＩ－ＰＡＴスコアを受信させるプログラム命令を実行するように構成される。別の例示的な実施形態では、１つまたは複数のプロセッサは、動的な意思決定プロセス中に１つまたは複数のルールを複数のＩ－ＰＡＴスコアに適用することを１つまたは複数のプロセッサに行わせるプログラム命令を実行するように構成される。別の例示的な実施形態では、１つまたは複数のプロセッサは、動的意思決定プロセスに基づいて、複数の半導体ダイのうちの少なくとも１つの半導体ダイに対するバーンイン（ｂｕｒｎ－ｉｎ：温度、電圧をかけるテスト）またはシステムレベルテスト（ＳＬＴ：使用環境に置くテスト）のうちの少なくとも１つに関する１つまたは複数の欠陥誘導配置を１つまたは複数のプロセッサに生成させるプログラム命令を実行するように構成される。
【0009】
前述の概要および以下の詳細な説明の両方は、例示的および説明的なものにすぎず、特許請求される本発明を必ずしも限定するものではないことを理解されたい。明細書に組み込まれ、その一部を構成する添付の図面は、本発明の例示的な実施形態であり、全体的な説明とともに、本発明の原理を説明するのに役立つ。
【発明の効果】
【0010】
本開示の多数の利点は、添付の図面を参照することによって当業者によってよりよく理解され得る：
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
ここで、添付の図面に示される開示された主題を詳細に参照する。本開示は、特定の実施形態およびその特定の特徴に関して具体的に示され、説明されてきた。本明細書に記載される実施形態は、限定的ではなく例示的であると解釈される。本開示の精神および範囲から逸脱することなく、形態および詳細における種々の変更および修正が行われ得ることが、当業者に容易に明白となるはずである。
【0013】
半導体デバイスの製造は、典型的には、機能するデバイスを形成するために、数万以上の処理ステップを必要とする場合がある。これらの処理ステップの過程で、欠陥を識別し、および／またはデバイス上の様々なパラメータを監視するために、様々な特徴付け測定（例えば、検査および／または計量測定）を実行することができる。電気的試験は、デバイスの機能性を検証または評価するために、種々の特徴付け測定の代わりに、またはそれに加えて行われてもよい。
【0014】
しかしながら、いくつかの検出された欠陥および計量誤差は、デバイス故障を明確に示すほど重大であり得るが、より少ない変動は、作業環境への暴露後にデバイスの早期信頼性故障を引き起こし得る。製造プロセス中に生じる欠陥は、当該分野におけるデバイスの性能に広範な影響を及ぼし得る。例えば、設計内の既知または未知の場所で発生する「キラー：致命的」欠陥は、即時のデバイス故障をもたらす可能性がある。例えば、未知の位置におけるキラー欠陥は、それらが試験ギャップにおける信頼性の逃げ（エスケープ）に対する感受性を有し、半導体デバイスが処理後に機能的に死んでいる可能性があるが、デバイスメーカーが試験における制限のためにこの配置（ディスポジション：ｄｉｓｐｏｓｉｔｉｏｎ）を作ることができない場合に特に問題となり得る。別の例として、わずかな欠陥は、デバイス寿命を通してデバイスの性能にほとんどまたは全く影響を及ぼさない可能性がある。別の例として、潜在的信頼性欠陥（ＬＲＤ：ｌａｔｅｎｔ ｒｅｌｉａｂｉｌｉｔｙ ｄｅｆｅｃｔｓ）として知られる欠陥のクラスは、製造／試験中の故障につながらない場合があり、または動作中の即時のデバイス故障につながらない場合があるが、作業環境で使用されるとき、動作中のデバイスの早期寿命故障につながる場合がある。本明細書において、「製造（ファブリケーション：ｆａｂｒｉｃａｔｉｏｎ）プロセス」および「製造（マニファクチャリング：ｍａｎｕｆａｃｔｕｒｉｎｇ）プロセス」という用語は、本開示の目的のために、用語（例えば、「ファブリケーション（製造）ライン」や「ｍａｎｕｆａｃｔｕｒｉｎｇ（製造）ライン」などである）のそれぞれの変形とともに等価と見なされ得ることに留意されたい。
【0015】
半導体デバイスのリスク逆ユーザ（例えば、自動車、軍事、航空、工業、および／または医療用途における）は、現在のパーツパーミリオン（ＰＰＭ）レベルを超えるパーツパービリオン（ＰＰＢ）範囲の故障率（不良率）を必要とすることがある。例えば、自動車、軍事、航空宇宙、工業、および／または医療用途などのミッションまたはセキュリティーに重要な機能の半導体デバイスは、消費者デバイスよりも高い品質および信頼性の基準に保持される。半導体ダイの信頼性を評価することは、自動車、軍事、航空宇宙、工業、および／または医療用途における半導体デバイスの必要性が増加し続けるにつれて、要件を満たす鍵となる。
【0016】
半導体デバイス供給業者は、品質目標に達し、リスクのある半導体ダイを識別するために、従来の自動試験装置（ＡＴＥ）テスタ上で利用可能な試験カバレッジ（カバーできる範囲）を最大化しようと試みてきた。しかしながら、テストカバレッジギャップ、テスト障害モデルの制限もしくは欠陥、および／またはＬＲＤは、依然として、不満足なレベルの低信頼性ダイがサプライチェーンに逃げる（エスケープ：流れる）ことを可能にし得る。
【0017】
エスケープの不満足なレベルに対処するために、「バーンイン（ｂｕｒｎ－ｉｎ）」ステップを追加して、振動、温度（例えば、高温または低温）、湿度、および／または半導体デバイス仕様外の電気的条件の範囲を用いてパッケージ化されたダイに応力を加え、存在する潜在的な故障を活性化（アクティベート）することができる。しかし、時間がかかり費用がかかることに加えて、バーンイン工程は、そうでなければ正常なダイに潜在的に損傷を与える望ましくないリスクをもたらす。加えて、システムレベルテスト（ＳＬＴ）を使用して、個別に、逐次的に、同時に、またはバーンインと同時に起こり得るエスケープの不満足なレベルに対処することができる。ＳＬＴは、その内部タイミング経路および機能インタフェースを検証するために、動作チップの実滋養環境での機能を模倣するテスタに挿入される半導体ダイを伴う。この模倣は、ＡＴＥテスタでは見られない故障を明らかにし得る。しかしながら、１つのトレードオフは、ＳＬＴ試験時間が、ＡＴＥ試験機での秒と比較して、しばしば数分の長さであり、非常に費用がかかり、遅いことである。ＳＬＴの説明は、「Ｉ． Ｐｏｌｉａｎ ｅｔ ａｌ．， ”Ｅｘｐｌｏｒｉｎｇ ｔｈｅ Ｍｙｓｔｅｒｉｅｓ ｏｆ Ｓｙｓｔｅｍ－Ｌｅｖｅｌ Ｔｅｓｔ，” ２０２０ ＩＥＥＥ ２９ｔｈ Ａｓｉａｎ Ｔｅｓｔ Ｓｙｍｐｏｓｉｕｍ （ＡＴＳ）， ２０２０， ｐｐ．１－６， ｄｏｉ：１０．１１０９／ＡＴＳ４９６８８．２０２０．９３０１５５７．に見出すことができる。さらに、ＳＬＴについては、「Ｈ． Ｈ． Ｃｈｅｎ， ”Ｂｅｙｏｎｄ ｓｔｒｕｃｔｕｒａｌ ｔｅｓｔ， ｔｈｅ ｒｉｓｉｎｇ ｎｅｅｄ ｆｏｒ ｓｙｓｔｅｍ－ｌｅｖｅｌ ｔｅｓｔ，” ２０１８ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｄｅｓｉｇｎ， Ａｕｔｏｍａｔｉｏｎ ａｎｄ Ｔｅｓｔ （ＶＬＳＩ－ＤＡＴ）， ２０１８， ｐｐ． １－４， ｄｏｉ： １０．１１０９／ＶＬＳＩ－ＤＡＴ．２０１８．８３７３２３８」に見出すことができる。
【0018】
品質クリティカルな役割を果たす半導体デバイスは、ウエハソート（分類）中と、個片化（単一化：ｓｉｎｇｕｌａｔｉｏｎ）およびパッケージング後の最終試験時に再び、広範な電気的試験を受けることがある。この製造段階は、相反するプレッシャーの下にあり、品質逃避（エスケープ）を低減することおよび、試験時間を短縮することによってコストを下げることがある。
【0019】
例えば、既知の試験技術は、主として、ウエハソートからの予備的な電気的データ、または電気的試験傾向の統計的予測、および試験戦略を形作る（成形）ための以前のロットおよび隣接するダイからの歩留まり結果に依拠し得る。製造プロセス制御情報は、個々のデバイスレベルで試験戦略を形作るには疎すぎ、サンプリングは生産材料のわずか１～２％しか含まなかった。さらに、既知の試験技術は、ダイレベルの製造欠陥および／またはリスク予測を支援する計量情報を欠いている。さらに、非活性化ＬＲＤは電気的試験には見えないので、電気ウエハソートデータのみに依存することは、欠陥誘導試験の成形におけるＬＲＤの潜在的な存在を見落とす可能性がある。さらに、統計ベースの予測アルゴリズムは、試験を受ける半導体ダイに関する所在データを欠いており、局所的な製造偏差によって引き起こされる個々の異常値を逃す可能性がある。さらに、試験セットを電気的試験のみに対処する履歴フィードバックループに基づく予測アルゴリズムは、製造プロセス偏位の予測不可能な性質およびそれらが生じ得る予期せぬ故障を見落とすことができない場合がある。これらの欠点は、許容できないリスクを引き起こし得るので、ＰＰＢ試験環境において特に問題である。
【0020】
いくつかの事例では、半導体ダイ供給者は、伝統的に、半導体ダイのどの集団がバーンインおよび／またはＳＬＴを受けるべきかを決定するために、主に電気的試験データおよび／または統計的サンプリングに依拠してきた。しかしながら、以前の方法は、バーンインおよび／またはＳＬＴを受ける母集団を選択するときにリスク予測を支援するために複数の層にわたって集計された適切な製造ダイレベル欠陥または計量異常値を欠いていた。
【0021】
別の例として、電気的試験データに主に依存してバーンインおよび／またはＳＬＴのためのダイの集団を選択することは、ＡＴＥ試験において有効に現れず、試験カバレッジギャップ、試験故障モデルの制限または欠陥、および／またはＬＲＤによって引き起こされるエスケープにつながる信頼性メカニズムを見落とし得る。別の例として、統計的サンプリングを使用してバーンインおよび／またはＳＬＴの母集団を選択すると、試験に合格するが補足ステップに含めるべきである高欠陥ダイを見落とすことがある。別の例として、既存の方法は、ダイの最終的なフィールド信頼性をより良く評価するのに関連し得る欠陥層、タイプおよび位置に関する利用可能な詳細を見落とす。別の例として、半導体ダイ供給者は、バーンインおよび／またはＳＬＴが、存在する欠陥に適切であった（および回避され得る）場合、不確実であり得る。別の例として、欠陥データは、既知の方法から欠けているＳＬＴにおける故障の根本原因を分析する際に有用であり得る。別の例として、現在実施されている任意のモデルは、費用がかかり、最適化するのが困難であり、大きすぎる集団を選択することによる非効率性および潜在的なダイ損傷のいずれかにつながり、かつ／または誤ったサブセットをサンプリングすることからの逃避のリスクにつながる。本明細書では、米国特許出願公開ＵＳ ２００３／０１２０４５７ Ａ１ （２００３年６月２６日、発行：米国特許ＵＳ ７，１９４，３６６ Ｂ２ （２００７年３月２０日））は、この役割を果たすために、同じ領域内の欠陥に対する限定された欠陥クラスタリングを使用するが、単一層上の欠陥クラスタリングの記載された使用は、３次元（３Ｄ）におけるダイの総欠陥率の総合的な効果を見落とし、タイプ、層、位置などによって適用される重み付けを考慮しないことに留意されたい。
【0022】
したがって、どの半導体ダイがバーンインおよび／またはＳＬＴの補足ステップを受けるかを、最適化する必要がある。例えば、最も保守的なシナリオでは、それは半導体ダイの１００％までであり得、大いに増加したコストをもたらす。別の例として、半導体ダイ供給者は、半導体デバイス集団をサブサンプリングする（例えば、その一部のみをサンプリングする）ために、試験および／または統計モデリング中に収集された情報に依拠し、固有のギャップを有する電気データに依拠しようと試みることができる。別の例として、単一のプロセス層からの欠陥クラスタリング情報が使用され得るが、この方法は、１００％のスクリーニングおよび重み付き集計欠陥の異常値検出の非存在下では不完全であり、これは、リスクおよび／または不良な最適化をもたらし得る。
【0023】
これに関して、半導体欠陥誘導バーンインおよびＳＬＴのためのシステムおよび方法を提供することが有益であろう。提供されるシステムおよび方法では、工場におけるインライン欠陥部分平均試験（Ｉ－ＰＡＴ）スクリーニングから高度に欠陥のあるダイを識別するデータは、既存の方法を補完し得、どのダイがバーンインおよび／またはＳＬＴを受けるかに関するより良い情報に基づく決定を可能にする。例えば、コストは、健全な低欠陥半導体ダイ上のバーンインおよび／またはＳＬＴを排除することによって低減され得る。別の例として、健全な半導体ダイがこれらのステップでの損傷の可能性を回避しながら、リスクのある半導体ダイのみが補足的なバーンインステップを経ることを確実にすることによって、半導体ダイの品質を改善することができる。別の例として、エスケープは、高欠陥半導体ダイがバーンインおよび／またはＳＬＴのサンプルに含まれることを確実にすることによって低減され得る。本明細書において、Ｉ－ＰＡＴのためのシステムおよび方法は、その全体が本明細書に組み込まれる米国特許１０，７６１，１２８ （２０２０年９月１日）に記載されていることに留意されたい。
【0024】
全ての欠陥タイプを明らかにするためのＡＴＥベースの構造試験の欠点は、当該分野におけるデバイス信頼性に影響を及ぼし得る。これに対抗するために、構造試験を補完し、その間隙のいくつかを閉鎖し、出入り両方の品質管理ニーズに役立つように、バーンインおよび／またはＳＬＴが望ましくあり得る。しかしながら、バーンインおよび／またはＳＬＴの追加は、厳しい試験コスト低減圧力下にあり得る。例えば、補足的な方法はかなりの時間を要し、したがって産業は、これらの工程の集団およびパラメータを最適化する方法を望む。主として電気的試験データに基づく方法は固有のギャップを有するが、各半導体ダイについてのインライン欠陥検査および／または計量Ｉ－ＰＡＴ外れ値を決定プロセスに入れることによって、相関しているが別個のデータソースがもたらされ得、そこからバーンインおよび／またはＳＬＴのための適切なダイが積極的に選択され得、これらのステップのパラメータが、品質を改善しながらコストを低減するように成形（形成）され得る。
【0025】
本開示の実施形態は、半導体欠陥誘導バーンインおよびＳＬＴのためのシステムおよび方法を対象とする。本開示の実施形態はまた、どの半導体ダイがバーンインおよび／またはＳＬＴを対象とするかを決定するためのより効果的な方法を提供することを対象とする。本開示の実施形態は、バーンインおよび／またはＳＬＴの最適化において重み付け集計スクリーニングデータ（例えば、Ｉ－ＰＡＴまたは他のスクリーニング方法からの重み付け、集計（アグリゲート：集合した）インライン欠陥および／またはメトロロジー外れ値（異常値）データ）を使用することを対象とする。本開示の実施形態は、個々の「リスクあり」ダイがバーンイン、ＳＬＴ、またはその両方を受けるべきかどうかを評価することを対象とする。本開示の実施形態は、どの「低リスク：低欠陥率」ダイがバーンインおよび／またはＳＬＴを実行しない（たとえばスキップする）のに適切であるか、およびどの「高リスク：こう欠陥率」ダイがバーンインおよび／またはＳＬＴの前に選別（まびき）されるべきであるかを決定するために、Ｉ－ＰＡＴデータを電気的試験データおよび統計的サンプリングモデルとマージすることを対象とする。本開示の実施形態は、製造工場におけるスクリーニング検査からのインライン欠陥データを使用して、バーンインおよび／またはシステムレベル試験プログラムパラメータの内容および持続時間を修正することを対象とする。
【0026】
図１および図２は、概して、本開示の１つまたは複数の実施形態による、半導体欠陥誘導バーンインおよびシステムレベルテスト（ＳＬＴ）のためのシステム１００のブロック図を示す。本明細書において、システム１００は、製造プロセスにおける挿入のための全体的な戦略（例えば、ウエハソート、パッケージング、バーンイン、ＳＬＴなど）を決定するために利用され得ることに留意されたい。
【0027】
いくつかの実施形態では、システム１００は、スクリーニングサブシステム１０２を含む。例えば、スクリーニングサブシステム１０２は、スクリーニングサブシステム１０２がＩ－ＰＡＴサブシステム１０２であるように、インライン欠陥部分平均試験（Ｉ－ＰＡＴ）プロセスまたは他のスクリーニングプロセスを含むか、または実行するように構成されてもよい。Ｉ－ＰＡＴ法の例示的な使用は、米国特許１０，７６１，１２８ （２０２０年９月１日）に記載されており、その全体が先に本明細書に組み込まれる。
【0028】
いくつかの実施形態では、システム１００は、欠陥誘導配置コントローラ１０４（または欠陥誘導試験サーバ）を含み、例えば、欠陥誘導配置コントローラ１０４は、半導体ダイバーンインおよびＳＬＴオプティマイザであってもよい。欠陥誘導配置コントローラ１０４は、メモリ１０８（例えば、記憶媒体、記憶装置等である）に保持または記憶されたプログラム命令を実行するように構成された１つまたは複数のプロセッサ１０６を含むことができる。本明細書では、欠陥誘導配置コントローラ１０４の１つ以上のプロセッサ１０６は、本開示全体にわたって説明される様々なプロセスステップのいずれかを実行することができ、例えば、１つ以上のプロセッサ１０６は、半導体製造特徴付けサブシステムから半導体ダイデータを受信し、半導体ダイデータから半導体ダイに関する重み付けされた集計スコアをスクリーニングサブシステムで生成するように構成することができることに留意されたい。動的意思決定プロセス中に少なくとも重み付き集計スコアに定義された規則を適用し、動的意思決定プロセスに基づいて半導体ダイの少なくともいくつかのための欠陥誘導配置を生成し、および／または欠陥誘導配置に続いて実行される欠陥誘導テストからの出力に基づいて調整を決定する。
【0029】
システム１００は、欠陥誘導配置コントローラ１０４に結合された（例えば、物理的に結合される、電気的に結合される、通信可能に結合されるなどである）ユーザインタフェース１１０を含むことができる。例えば、ユーザインタフェース１１０は、欠陥誘導配置コントローラ１０４に結合された別個のデバイスであってもよい。別の例として、ユーザインタフェース１１０及び欠陥誘導配置コントローラ１０４は、共通又は共有ハウジング内に配置することができる。しかしながら、本明細書では、欠陥誘導配置コントローラ１０４は、ユーザインタフェース１１０を含む、必要とする、またはそれに結合されなくてもよいことに留意されたい。
【0030】
いくつかの実施形態では、システム１００は、スクリーニングサブシステム１０２に結合された（例えば、物理的に結合される、電気的に結合される、通信可能に結合されるなどである）半導体製造特徴付けサブシステム１１２（または本開示の目的のための製造特徴付けサブシステム１１２）を含む。半導体製造特徴付けサブシステム１１２は、スクリーニングサブシステム１０２によって受信され得る半導体データ（半導体ダイデータ）１１４を送信し得る。例えば、半導体データ１１４は、半導体製造特徴付けサブシステム１１２とスクリーニングサブシステム１０２との間で直接伝送されてもよい。別の例として、半導体データ１１４は、１つ以上の補助コントローラまたはサーバを介して、半導体製造特徴付けサブシステム１１２とスクリーニングサブシステム１０２との間で伝送されてもよい。したがって、本開示全体にわたって説明されるようなシステム、サブシステム、またはコントローラもしくはサーバの例は、単に例示目的で提供され、限定として解釈されるべきではない。
【0031】
半導体データ１１４は、半導体製造特徴付けサブシステム１１２およびスクリーニングサブシステム１０２によって共有される標準化されたデータフォーマットとして、スクリーニングサブシステム１０２にアップロードされ得る。例えば、標準化されたデータフォーマットは、Ａｎｄｒｏｉｄ（登録商標）、Ａｐｐｌｅ ｉＯＳ、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標）、Ａｐｐｌｅ ｍａｃＯＳ（登録商標）、Ｌｉｎｕｘ（登録商標）、ＣｈｒｏｍｅＯＳ、Ｕｎｉｘ（登録商標）、Ｕｂｕｎｔｕなどを含むがこれらに限定されない異なるオペレーティングシステムと共に使用するためにフォーマットされ得る。しかしながら、本明細書では、製作環境は、第１のタイプのファイルフォーマットを使用し得るが、Ｉ－ＰＡＴ環境は、異なるタイプのファイルフォーマットを使用し得ることに留意されたい。
【0032】
したがって、半導体データ１１４は、変換を必要とする非標準化製造データフォーマットであり得る。例えば、半導体製造特徴付けサブシステム１１２は、非標準化された製造データフォーマットで半導体データ１１４をスクリーニングサブシステム１０２に送信することができ、スクリーニングサブシステム１０２は、受信後に半導体データ１１４を標準化された試験データフォーマットに変換することができる。別の例として、半導体製造特徴付けサブシステム１１２は、スクリーニングサブシステム１０２に送信する前に、半導体データ１１４を標準化された試験データフォーマットに変換することができる。さらに、半導体データ１１４は、製造環境および／または試験環境に固有の独自仕様のデータフォーマットとしてスクリーニングサブシステム１０２にアップロードすることができる。さらに、半導体データ１１４は、暗号化されたデータ（例えば、デーモンを介して）、ウェブもしくはクラウドインタフェース、または半導体データ１１４が同期されたままであることを確実にするためのダイトレーサビリティを使用する他のセキュアな接続を使用して共有され得る。
【0033】
スクリーニングサブシステム１０２は、半導体データ１１４を受信し、半導体データ１１４に対して１つまたは複数のスクリーニングプロセス２００を実行することができる。半導体データ１１４は、複数の半導体ウエハ２０２の半導体ウエハ２０２に関する情報を含むことができ、複数の半導体ウエハ２０２の各半導体ウエハ２０２は、いくつかの製造プロセスによって実行されるいくつか（例えば、数万回）のステップに従って製造される複数（例えば、１、２、．．．である。Ｎ数）の層を含む。ここで、複数の層の各層は複数の半導体ダイ２０４を含み、複数の半導体ダイ２０４の各半導体ダイ２０４は複数のブロックを含む。これに関して、半導体データ１１４は、ウエハレベルのデータ、層レベルのデータ、ダイレベルのデータ、および／またはブロックレベルのデータを含み得る。本開示の目的のために、「半導体データ「は、「半導体ダイデータ」を含むものとして理解されるべきであり、「半導体データ」および「半導体ダイデータ」は等価であると見なされ得る。ただし、「半導体データ」は、「半導体ダイデータ」のみを含むことを意図するものではない。
【0034】
１つ以上のスクリーニングプロセス２００は、複数の半導体ダイ２０４を特徴付けることができる。例えば、複数の半導体ダイ２０４の各半導体ダイ２０４は、低検出率または「低リスク：低欠陥率」（または「良」）半導体ダイ２０６、中程度の中検出率または「中リスク：中欠陥率」半導体ダイ２０８、または高検出率または「高リスク：高欠陥率」半導体ダイ２１０のいずれかとして特徴付けられ得る。
【0035】
複数の半導体ダイ２０４の特徴付けは、特定の半導体ウエハ２０２上の複数の半導体ダイ２０４のすべて（例えば、１００％）またはサブセットに対して行われ得ることに本明細書において留意されたい。加えて、複数の半導体ダイ２０４の特徴付けは、特定の半導体ウエハ２０２上の複数の半導体層の全て（例えば、１００％）またはサブセットに対して生じ得ることに本明細書において留意されたい。例えば、複数の半導体層のサブセットは、それだけに限らないが、完全にクリティカルであるおよび／またはクリティカルな側面を含むと決定された１つまたは複数の層を含むことができる。さらに、複数の半導体ダイ２０４の特徴付けは、複数の半導体ウエハ２０２のすべて（例えば、１００％）またはサブセットに対して行われ得ることが本明細書において留意される。
【0036】
スクリーニングサブシステム１０２がＩ－ＰＡＴサブシステム１０２であり、Ｉ－ＰＡＴスコアが１００％のウエハおよび１００％のダイに対して潜在的に利用可能である場合、各ダイの相対的な健全性または品質に関する有意な情報が使用可能であり、バーンインおよび／またはＳＬＴを調整するために試験エンジニアによって採用され得る。Ｉ－ＰＡＴデータの追加により、バーンインおよび／またはＳＬＴの調整は、低レイテンシ（低い潜在率）でテストコンテンツを動的にカスタマイズして、エスケープを低減すると同時に、テストの総コストを低減することができる。加えて、Ｉ－ＰＡＴデータの追加により、バーンインおよび／またはＳＬＴの調整は、各半導体ダイについて異なり得、潜在的に、試験される各半導体デバイスについて調整された試験時間、異なる試験内容、または異なる試験基準をもたらす。Ｉ－ＰＡＴ法の例示的な使用は米国特許１０，７６１，１２８ （２０２０年９月１日）を含み、これは以前にその全体が本明細書に組み込まれる。
【0037】
いくつかの実施形態では、スクリーニングサブシステム１０２は、重み付き集計スコア１１６（またはＩ－ＰＡＴスコア１１６であり、スクリーニングサブシステム１０２はＩ－ＰＡＴサブシステム１０２である）を欠陥誘導配置コントローラ１０４に出力する。重み付き集計スコア１１６は、スクリーニングされる各層にわたって合計される各半導体ダイ２０４内に存在する欠陥の量およびリスクレベルを表し得、したがって、重み付き集計スコア１１６は、ダイレベルスコアである。重み付き集計スコア１１６は、半導体ダイ２０４内のｘ、ｙ位置に関する情報を含む、欠陥が発生した層を含み得る。重み付き集計スコア１１６は、欠陥のタイプ（例えば、ショート、オープン等である）、欠陥のサイズ、クラスタ内への包含、またはウエハ２０２上の位置（例えば、ｘ、ｙ位置）を記述することができる。
【0038】
重み付き集計スコア１１６は、欠陥誘導配置コントローラ１０４に出力される前に、１つ以上の事前設定された外れ値閾値またはカスタムユーザ定義外れ値閾値でビニングされてもよい。しかしながら、本明細書では、重み付き集計スコア１１６は、半導体ダイデータ１１４のものと類似する編成形式で欠陥誘導配置コントローラ１０４に出力され得ることに留意されたい。
【0039】
重み付き集計スコア１１６は、欠陥誘導配置コントローラ１０４に直接的に、または１つもしくは複数の補助サーバもしくはコントローラを介して間接的に出力され得る。したがって、本開示全体にわたって説明されるようなシステム、サブシステム、またはコントローラもしくはサーバの例は、単に例示目的で提供され、限定として解釈されるべきではない。
【0040】
重み付き集計スコア１１６は、スクリーニングサブシステム１０２および欠陥誘導配置コントローラ１０４によって共有される標準化されたデータフォーマットとして、欠陥誘導配置コントローラ１０４にアップロードされ得る。例えば、標準化されたデータフォーマットは、Ａｎｄｒｏｉｄ（登録商標）、Ａｐｐｌｅ ｉＯＳ、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標）、Ａｐｐｌｅ ｍａｃＯＳ（登録商標）、Ｌｉｎｕｘ（登録商標）、ＣｈｒｏｍｅＯＳ、Ｕｎｉｘ（登録商標）、Ｕｂｕｎｔｕなどを含むがこれらに限定されない異なるオペレーティングシステムと共に使用するためにフォーマットされ得る。しかしながら、本明細書では、製造環境および／またはスクリーニングもしくはＩ－ＰＡＴ環境は、第１のタイプのファイルフォーマット（例えば、欠陥データフォーマットおよびＫＬＡＲＦファイルフォーマット）を使用し得るが、製造後試験環境は、異なるタイプのファイルフォーマット（例えば、ＳＴＤＦファイルフォーマット、ＢＩＴｄｂファイルフォーマットなど）を使用し得ることに留意されたい。
【0041】
したがって、重み付き集計スコア１１６は、変換を必要とする非標準化製作データフォーマットであり得る。例えば、スクリーニングサブシステム１０２は、重み付き集計スコア１１６を非標準化製造データフォーマットで欠陥誘導配置コントローラ１０４に送信することができ、欠陥誘導配置コントローラ１０４は、重み付き集計スコア１１６を受信後に標準化試験データフォーマットに変換することができる。別の例として、スクリーニングサブシステム１０２は、欠陥誘導配置コントローラ１０４に送信する前に、重み付き集計スコア１１６を標準化された試験データフォーマットに変換することができる。加えて、重み付き集計スコア１１６は、製造環境及び／又は試験環境に固有の独自のデータフォーマットとして欠陥誘導配置コントローラ１０４にアップロードすることができる。さらに、重み付き集計スコア１１６は、暗号化されたデータ（例えば、デーモンを介して）、ウェブまたはクラウドインタフェース、あるいはダイトレーサビリティを使用する他のセキュア接続を使用して共有され、各半導体ダイ２０４の重み付き集計スコア１１６が同期されたままであることを確実にしてもよい。
【0042】
スクリーニングサブシステム１０２、欠陥誘導配置コントローラ１０４、および／または半導体製造特徴付けサブシステム１１２に関する「標準化データフォーマット」および／または「非標準化データフォーマット」で動作することの区別は、単に例示目的で提供され、限定として解釈されるべきではないことに、本明細書では留意されたい。
【0043】
いくつかの実施形態では、欠陥誘導配置コントローラ１０４は、重み付き集計スコア１１６から１つ以上の欠陥誘導配置１１８を生成する。例えば、１つ以上の欠陥誘導配置１１８は、バーンインおよび／もしくはＳＬＴをスキップする、バーンインおよび／もしくはＳＬＴを受ける、ならびに／または選別もしくはインクアウトされる試料または試料の集団を決定し得る。別の例として、１つまたは複数の欠陥誘導配置１１８は、バーンインおよび／またはＳＬＴを受ける試料または試料の集団に対するバーンインおよび／またはＳＬＴの基準、持続時間、および／または限界を決定することができる。
【0044】
重み付き集計スコア１１６（および／または重み付き集計スコア１１６の寄与要素および／またはそれに対する寄与要素）に対する基準に対するユーザ定義ルールまたは事前設定されたルールのセットを使用して、欠陥誘導配置コントローラ１０４は、各半導体ダイ２０４に対する重み付き集計スコア１１６に対する動的（ダイナミック）ルールベースの意思決定プロセスを使用し得る。例えば、動的ルールベースの意思決定プロセスを使用して、存在する欠陥の量、タイプ、位置、または層に応じて、各被試験デバイス上で実行される試験の内容、持続時間、および／または基準に関する意思決定を行うことができる。たとえば、動的ルールベースの意思決定プロセスは、半導体ダイがバーンインおよび／またはＳＬＴを受けるべきかどうかに関する決定を行うために、重み付き集計スコア１１６（および／または重み付き集計スコア１１６の寄与要素および／またはそれに対する寄与要素）を使用し得る。
【0045】
ユーザ定義ルールは、問題を示すＩ－ＰＡＴ情報と結合された障害の数、１つ以上の障害の重症度の程度等の何らかの組み合わせを含むが、それらに限定されない。本明細書において、ルールは、専門家、人工知能（Ａｌ）などによって定義され得ることに留意されたい。例えば、規則は、決定論的および／または統計的閾値化方法またはプロセス、空間シグネチャ分析方法またはプロセス、高度深層学習または機械学習方法またはプロセス、または同等物を通して決定されてもよい。概して、機械学習技法は、教師あり学習、教師なし学習、または線形回帰、ニューラルネットワークもしくは深層ニューラルネットワーク、ヒューリスティックベースのモデルなどであるがこれらに限定されない他の学習ベースのプロセスを含むがこれらに限定されない、当技術分野で知られている任意の技法であり得る。
【0046】
意思決定の「動的」性質は、ユーザ定義ルールの受信およびその後の意思決定プロセスの調整、重み付き集計スコア１１６が受信される際の意思決定プロセスの連続動作及び／又は１つ以上の欠陥誘導配置１１８を生成するための定義された規則の適用に基づく欠陥誘導配置１１８の絶え間ない変更のうちの１つまたは複数に起因し得ることに、本明細書では留意されたい。
【0047】
欠陥誘導配置コントローラ１０４は、各半導体ダイ２０４のみの重み付き集計スコア１１６に対して動的ルールベースの意思決定プロセスを使用することができ、または動的ルールベースの意思決定プロセスを他のプロセスおよび／または寄与要素、例えば他の利用可能なテスト挿入または製造データと組み合わせて、ユーザ定義ルールに従って適切な半導体ダイビニングに影響を及ぼすことができる。
【0048】
例えば、意思決定プロセスは、ウエハロットが完全に製造された後にウエハソート中に電気的ソートプロセスを実行するように構成された電気的試験サブシステム１２０からダイレベル電気的ソートデータ２１２を受け取ることができる。例えば、ダイレベル電気的ソートデータ２１２は、ファブリケーション・マニファクチャリングプロセス（例えば、電気ウエハソート（ＥＷＳ）プロセスなど）の終わりに半導体デバイスの機能性を電気的に評価するプロセス中またはその後に電気的試験サブシステム１２０から受信されるウエハプローブデータまたは他の電気的試験データを含むことができるが、これに限定されない。
【0049】
別の例として、意思決定プロセスは、ウエハロットの個片化（単一化：シンギュレーション）およびパッケージングの後に最終試験プロセスを実行するように構成された最終試験サブシステム１２２からダイレベル最終試験データ２１４を受け取ることができる。例えば、ダイレベル最終試験データ２１４は、ファブリケーション・マニファクチャリングプロセスの終わりに半導体デバイス機能性を評価するプロセス中またはその後に最終試験サブシステム１２２から受信され得る。
【0050】
別の例として、意思決定プロセスは、統計的予測プロセスを実行するように構成された統計的予測モデル１２４から統計的予測フィードバック２１６を受信することができる。例えば、統計的予測フィードバック２１６は、データセットもしくはテーブル、グラフ、モデル、または他の形態の物理的もしくはグラフィカル表示の形態であり得る。
【0051】
本明細書では、動的ルールベースの意思決定、電気的試験サブシステム１２０および対応する電気的ソートプロセス、最終試験サブシステム１２２および対応する最終試験プロセス、ならびに／または統計的予測モデル１２４および対応する統計的予測プロセスを組み合わせることができることに留意されたい。たとえば、組み合わせは、１つまたは複数の欠陥誘導配置１１８を生成するときに考慮に入れられるべきユーザ定義の優先順位（たとえば、重み係数）に基づき得る。
【0052】
１つ又は複数の欠陥誘導配置１１８は、以下の非限定的な例のうちの１つ又は複数を含むことができる。例えば、１つまたは複数の欠陥誘導配置１１８は、低検出率または「低リスク：低欠陥率」（または「良好な」）半導体ダイ２０６と中程度の中検出率（中欠陥率）または「リスクがある」半導体ダイ２０８との間の第１の閾値に基づいて作られ得る。低検出率または「低リスク」（または「良」）半導体ダイ２０６が第１の閾値を上回り、中欠陥率または「リスクにある」半導体ダイ２０８が第１の閾値を下回る場合。別の例として、１つまたは複数の欠陥誘導配置１１８は、中程度の欠陥性（欠陥率）または「危険性がある」半導体ダイ２０８と高欠陥性（欠陥率）または「高リスク」半導体ダイ２１０との間の第２の閾値に基づいて作製され得る。中程度の欠陥または「リスクがある」半導体ダイ２０８が第２の閾値を上回り、高欠陥率または「高リスク」半導体ダイ２１０が第２の閾値を下回る場合。
【0053】
１つの非限定的な例では、１つ又は複数の欠陥誘導配置１１８は、バーンイン及び／又はＳＬＴを実行しない（例えば、スキップする）配置２１８を含むことができる。配置２１８は、低欠陥性（欠陥率）または「低リスク」（または「良」）半導体ダイ２０６のために選択され得る。例えば、低い重み付き集計スコア１１６（例えば、単独で、またはデータ２１２、２１４、２１６に加えて、）に基づいて、低い欠陥度または「低リスク」（または「良」）半導体ダイ２０６であると決定された半導体ダイ２０４は、バーンインおよび／またはＳＬＴを実行しない（例えば、スキップする）ように指示され得る。本明細書では、配置２１８は、低欠陥性または「低リスク」（または「良」）半導体ダイ２０６の中への追加の試験挿入を回避する最も高い機会を提供し得ることに留意されたい。
【0054】
別の非限定的な例では、１つ又は複数の欠陥誘導配置１１８は、バーンインを実行する及び／又はＳＬＴを実行する配置２２０を含むことができる。配置２２０は、中程度の検出性または「リスクがある」半導体ダイ２０８のために選択され得る。例えば、重み付き集計スコア１１６（例えば、単独で、または追加のデータ２１２、２１４、２１６に加えて、）に基づいて中程度の検出性または「リスクがある」と決定された半導体ダイ２０４は、最終的な配置または解放の前に、ユーザ定義の規則に従ってバーンインおよび／またはＳＬＴに向けられ得る。例えば、欠陥属性（例えば、欠陥サイズ、欠陥層、欠陥位置、欠陥タイプ、又は本開示を通して記載される他の欠陥属性）を使用して、バーンインおよび／またはＳＬＴのいずれかの持続時間および内容を適応的に成形して、中程度の欠陥または「リスクにある」半導体ダイ２０８内に存在する潜在的なＬＲＤをより効果的に活性化することができる。本明細書では、配置２２０は、バーンインおよび／またはＳＬＴを実行することを決定し、中程度の欠陥性「リスクあり」半導体ダイ２０８にストレスを与えて潜在的なＬＲＤを活性化することによって、中程度の欠陥性「リスクあり」半導体ダイ２０８の検証を可能にし得ることに留意されたい。
【0055】
本開示の実施形態は、配置２１８がバーンインおよび／またはＳＬＴをスキップすることを例示しているが、配置２２０は、バーンインおよび／またはＳＬＴを実行することを対象とし得る。本明細書では、低欠陥性または「低リスク」（または「良好な」）半導体ダイ２０６のために作製される配置２１８と、中程度の欠陥性「リスクあり」半導体ダイ２０８のために作製される配置２２０とは、本開示全体にわたって説明されるように、欠陥誘導配置コントローラ１０４によって考慮される、別個の異なる要因を伴って、別個かつ独立していることに留意されたい。
【0056】
別の非限定的な例では、１つまたは複数の欠陥誘導配置１１８は、カルまたは「インクアウト」するための配置２２２を含むことができる。配置２２２は、高欠陥性または「高リスク」半導体ダイ２１０のために選択され得る。例えば、重み付き集計スコア１１６（例えば、単独で、または追加のデータ２１２、２１４、２１６に加えて、）に基づいて、高欠陥性または「高リスク」半導体ダイ２１０であると決定された半導体ダイ２０４は、バーンインまたはＳＬＴのいずれかを行うことなく、選別または「インクアウト：インクｊで印をつけて除外する」されてもよい。本明細書では、配置２２２は、高欠陥性または「高リスク」半導体ダイ２１０が除去される（例えば、選別される、またはインクアウトされる）ときに、サプライチェーンに入るエスケープの低減をもたらし得ることに留意されたい。さらに、本明細書では、配置２２２は、外れ値を追加の（および／または不要な）バーンインおよび／またはＳＬＴにかけないことによってコストの低減をもたらし得ることに留意されたい。
【0057】
本明細書において、上記の非限定的な例は、欠陥誘導配置１１８のタイプを単に例示する目的で提供されていることに留意されたい。
【0058】
スクリーニングサブシステム１０２および欠陥誘導配置コントローラ１０４は、システム１００の別個の構成要素として示されているが、本明細書では、スクリーニングサブシステム１０２および欠陥誘導配置コントローラ１０４は、ともに統合されてもよいことに留意されたい。例えば、スクリーニングサブシステム１０２は、欠陥誘導配置コントローラ１０４が半導体製造特徴付けサブシステム１１２から半導体ダイデータ１１４を受信するように、欠陥誘導配置コントローラ１０４（例えば、欠陥誘導配置コントローラ１０４上で動作するようにコード化されたプロセスである）に統合されてもよい。別の例として、欠陥誘導配置コントローラ１０４は、スクリーニングサブシステム１０２が１つ以上の欠陥誘導配置１１８を生成し得るように、スクリーニングサブシステム１０２（例えば、スクリーニングサブシステム１０２上で動作するようにコード化されたプロセスである）に統合され得る。
【0059】
図３は、本開示の１つまたは複数の実施形態による、半導体欠陥誘導バーンインおよびシステムレベルテスト（ＳＬＴ）のための方法またはプロセス３００を示す。本明細書では、方法またはプロセス３００のステップは、図１および図２に示すシステム１００によってすべてまたは部分的に実装され得ることに留意されたい。しかしながら、方法またはプロセス３００は、追加のまたは代替のシステムレベルの実施形態が方法またはプロセス３００のステップのすべてまたは一部を実行し得るという点で、図１および図２に示されるシステム１００に限定されないことがさらに認識される。
【0060】
ステップ３０２において、半導体ダイデータが半導体製造特徴付けサブシステムから受信される。いくつかの実施形態では、半導体ダイデータ１１４は、半導体製造特徴付けサブシステム１１２からスクリーニングサブシステム１０２によって受信される。
【0061】
ステップ３０４において、スクリーニングサブシステムを用いて半導体ダイデータから半導体ダイについて重み付けされた集計スコアが生成される。いくつかの実施形態では、スクリーニングサブシステム１０２は、重み付き集計スコア１１６を集計し、半導体ダイ２０４を分離するか、またはビニングする。
【0062】
ステップ３０６において、定義されたルールが、ダイナミック（動的）意思決定プロセス中に少なくとも重み付けされた集計スコアに適用される。いくつかの実施形態では、欠陥誘導配置コントローラ１０４は、重み付き集計スコア１１６（および／または重み付き集計スコア１１６の寄与要素および／またはそれに対する寄与要素）に対する基準に対するユーザ定義ルールまたは事前設定されたルールのセットに基づいて、各半導体ダイ２０４に対する重み付き集計スコア１１６に対して動的ルールベースの意思決定プロセスを使用し得る。例えば、重み付き集計スコア１１６は単独で使用されてもよい。別の例として、重み付き集計スコア１１６は、ダイレベル電気的ソートデータ２１２、ダイレベル最終試験データ２１４、統計的予測フィードバック２１６などを含むがこれらに限定されない他の利用可能な試験挿入または製造データと組み合わせて使用され得る。定義された規則は、ユーザ定義され、欠陥誘導配置コントローラ１０４によって（例えば、ユーザインタフェース１１０を介して）受信されてもよい。加えて、または代替として、定義された規則は、欠陥誘導配置コントローラ１０４内に事前設定されてもよい。さらに加えて、または代替として、定義された規則は、半導体ダイ２０４上の対応する重み付き集計スコア１１６および／または観察された欠陥に基づいて、半導体ダイ２０４を分離してもよい。
【0063】
本明細書では、スクリーニングサブシステム１０２は、半導体ダイデータ１１４の重み付き集計スコア１１６へのビニング中に、半導体ダイ２０４を、低検出率または「低リスク」（または「良」）半導体ダイ２０６、中程度の中検出率「中リスク（リスクあり）」半導体ダイ２０８、または高検出率半導体ダイ２１０として分離し得ることに留意されたい。加えて、本明細書では、欠陥誘導配置コントローラ１０４は、重み付き集計スコア１１６を受信した後に、半導体ダイ２０４を、低検出率または「低リスク」（または「良」）半導体ダイ２０６、中程度の中検出率「中リスク」半導体ダイ２０８、または高欠陥率（高検出率）の「高リスク」半導体ダイ２１０として分離し得ることに留意されたい。
【0064】
ステップ３０８では、欠陥誘導配置が、動的意思決定プロセスに基づいて、半導体ダイのうちの少なくともいくつかのために生成される。いくつかの実施形態では、欠陥誘導配置は、複数の半導体ダイ２０４の各半導体ダイ２０４を、低検出率または「低リスク：低欠陥率」（または「良」）半導体ダイ２０６、中程度の検出率または「中リスク：中欠陥率」半導体ダイ２０８、または高欠陥率または「高リスク」半導体ダイ２１０のいずれかとして特徴付ける。特徴付けは、半導体ダイ２０４についての重み付き集計スコア１１６を、適切なウエハレベルデータ、ダイレベル電気的ソートデータ２１２、および／またはダイレベル最終試験データ２１４とマージまたは組み合わせることを含み得る。
【0065】
１つの非限定的な例では、低欠陥の「良」半導体ダイ２０６は、配置２１８に続いてバーンインおよび／またはＳＬＴを安全に実行しない（たとえばスキップする）ことができる半導体ダイ母集団のビンを作成するためのデータのマージまたは合成を介して識別され得る。本明細書では、この識別は、信頼性障害のリスクを最小限に抑えながら、時間および費用を節約し得ることに留意されたい。加えて、本明細書では、この識別は、取り扱いからの歩留まり損失、およびそうでなければ満足のいくであろうバーンイン中に損傷した「ウォーキング創傷」ダイの生成を低減し得ることに留意されたい。
【0066】
別の非限定的実施例では、高リスクを伴う中程度の欠陥性または「中リスク」半導体ダイ２０８は、配置２２０に従うユーザ定義基準に基づいて、バーンインおよび／またはＳＬＴに向けられるであろうビンを作成するように、データのマージまたは組み合わせを介して、欠陥性レベルにより識別されてもよい。中程度の欠陥性または「危険性がある」半導体ダイ２０８を識別する際に、欠陥の層、タイプ、および場所が、識別され、バーンインおよび／またはＳＬＴの持続時間および内容を成形し、その潜在的故障源を最良に「活性化」することが知られているパラメータを選択してもよい。ＳＬＴに失敗するデバイスの場合、関連する欠陥性データは、潜在的な根本原因のより狭いフィールドを提供し、これは、既知の開ループ方法を上回る改善である。
【0067】
別の非限定的実施例では、高欠陥率または「高リスク」半導体ダイ２１０、またはより広い母集団とは有意に異なる加重総欠陥性スコアを伴う外れ値ダイは、バーンインまたはＳＬＴのいずれかを行うことなく、配置２２２に続いて選別（まびき）または「インクアウト」されるように指示されるであろうビンを作成するように、データのマージまたは組み合わせを介して識別されてもよい。本明細書では、高欠陥性または「高リスク」半導体ダイ２１０の選別または「インクアウト」は、低信頼性半導体ダイのサプライチェーンへの漏出も低減しながら、追加の不要なステップを回避することによって、試験コストを低減し得ることに留意されたい。
【0068】
ステップ３１０において、調整は、欠陥誘導配置に従って実行される欠陥誘導テストからの出力に基づいて決定される。いくつかの実施形態では、調整は、製造プロセスの完全性に応じて、フィードフォワードループ（例えば、現在の半導体デバイスを補正するため）またはフィードバックループ（例えば、将来の半導体デバイスを調整するため）のいずれかを介して、製造プロセスおよび／または特徴付けプロセスを調整するために半導体製造特徴付けサブシステム１１２に送信される。例えば、不完全な製造プロセスは、フィードフォワードループまたはフィードバックループのいずれかを介して修正可能であり得るが、欠陥誘導配置コントローラ１０４は、不完全な製造プロセスのためのバーンインおよび／またはＳＬＴの使用に関する１つまたは複数の欠陥誘導配置１１８を生成するときに、ダイレベル電気的ソートデータ２１２および／またはダイレベル最終試験データ２１４を考慮に入れてもしなくてもよい。別の例として、完全な製造プロセスは、フィードバックループを介して修正可能であり得、欠陥誘導配置コントローラ１０４は、完全な製造プロセスのためのバーンインおよび／またはＳＬＴの使用に関する１つまたは複数の欠陥誘導配置１１８を生成するときに、ダイレベル電気的ソートデータ２１２および／またはダイレベル最終試験データ２１４を考慮に入れ得る。これに関して、製造プロセスおよび／または特徴付けプロセスを改善することができ、所望の品質レベル（例えば、ＰＰＢ故障率）を維持しながら、製造業者のコスト（例えば、時間、金銭などにおける）の低減につながる。
【0069】
本開示の実施形態は、欠陥誘導配置コントローラ１０４によって実行される方法又はプロセス３００のステップを示しているが、本明細書において、方法又はプロセス３００のステップのいくつか又は全ては、欠陥誘導配置コントローラ１０４に通信可能に結合されたサーバ又はコントローラによって実行されてもよいことに留意されたい。たとえば、サーバまたはコントローラは、プロセッサおよびメモリと、本開示全体にわたって説明されるような他の通信可能に結合された構成要素とを含み得る。
【0070】
図４Ａおよび図４Ｂは、本開示の１つまたは複数の実施形態による、半導体デバイスを製造、特徴付け、および／または試験するためのシステム４００のブロック図を示す。本明細書では、システム４００は、本開示全体にわたって説明されるように、半導体デバイスおよび／または半導体デバイス上の構成要素（例えば、半導体ダイ）を製作および／または分析するための処理ステップを行うように構成され得ることに留意されたい。さらに、本明細書では、システム４００は、本開示全体にわたって説明されるように、システム１００のすべてまたは一部を含み得ることに留意されたい。
【0071】
いくつかの実施形態では、システム４００は、半導体製造特徴付けサブシステム１１２、電気的試験サブシステム１２０、最終試験サブシステム１２２、および／または統計的予測モデル１２４を生成するように構成された構成要素を含む。本明細書において、半導体製造特徴付けサブシステム１１２、電気的試験サブシステム１２０、最終試験サブシステム１２２、および／または統計的予測モデル１２４を生成するように構成された構成要素は、スタンドアロンであってもよく、または少なくとも部分的に一緒に組み合わされるかまたは統合されてもよいことに留意されたい。加えて、本明細書では、半導体製造特徴付けサブシステム１１２、電気的試験サブシステム１２０、最終試験サブシステム１２２、および／または統計的予測モデル１２４を生成するように構成された構成要素は、独立型であってもよく、または本開示全体にわたって説明されるように、システム４００の他の構成要素と少なくとも部分的に組み合わされるか、もしくは統合されてもよいことに留意されたい。
【0072】
いくつかの実施形態では、半導体製造特徴付けサブシステム１１２は、半導体ダイデータ１１４（例えば、特徴付けデータ１１４）内の（またはそれとしての）特徴付け測定値を出力するように構成される、１つ以上の特徴付けツールを含む。例えば、特徴付け測定は、プロセス制御検査（例えば、サンプリングベースの検査）、キー半導体デバイス層でのスクリーニング検査などを含むことができるが、これらに限定されない。本開示の目的のために、「特徴付け測定」は、インライン欠陥検査および／またはインライン計量測定を指し得る。
【0073】
１つの非限定的な例では、半導体製造特徴付けサブシステム１１２は、試料４０４（例えば、半導体ウエハ２０２）の１つまたは複数の層内の欠陥を検出するための少なくとも１つの検査ツール４０２（例えば、インライン試料分析ツール）を含むことができる。半導体製造特徴付けサブシステム１１２は、概して、任意の数またはタイプの検査ツール４０２を含み得る。例えば、検査ツール４０２は、限定はしないが、レーザ源、ランプ源、Ｘ線源、または広帯域プラズマ源などの任意の源からの光による試料４０４のインタロゲーションに基づいて欠陥を検出するように構成された光学検査ツールを含むことができる。別の例として、検査ツール４０２は、限定はしないが、電子ビーム、イオンビーム、または中性粒子ビームなどの１つまたは複数の粒子ビームによる試料４０４のインタロゲーションに基づいて欠陥を検出するように構成された粒子ビーム検査ツールを含むことができる。例えば、検査ツール４０２は、透過型電子顕微鏡（ＴＥＭ）または走査型電子顕微鏡（ＳＥＭ）を含み得る。本開示の目的のために、本明細書において、少なくとも１つの検査ツール４０２は、単一の検査ツール４０２であってもよく、又は検査ツール４０２のグループを表してもよいことに留意されたい。
【0074】
本明細書では、試料４０４は、複数の半導体ウエハのうちの半導体ウエハであってもよく、複数の半導体ウエハの各半導体ウエハは、複数の半導体製造プロセスによって実行されるいくつか（例えば、数万回）のステップに従って製造される複数の（例えば、１、２、．．．である。Ｎ数）の層を含み、複数の層の各層は、複数の半導体ダイを含むことに留意されたい。複数の半導体ダイの各半導体ダイが複数のブロックを含む場合、加えて、試料４０４は、進歩したダイパッケージまたは３Ｄダイパッケージの内側の基板上にベアダイの２．５Ｄ横方向組み合わせで配置された複数の半導体ダイから形成された半導体ダイパッケージであり得ることに留意されたい。
【0075】
本開示の目的のために、用語「欠陥」は、インライン検査ツール、計量測定外れ値、または異常であるとみなされる半導体デバイスの他の物理的特性によって見出される物理的欠陥を指し得る。欠陥は、物理的、機械的、化学的、または光学的特性を含むがこれらに限定されない設計特性からの、製造された層または層内の製造されたパターンの任意の逸脱であるとみなすことができる。加えて、欠陥は、製造された半導体ダイパッケージ内の構成要素の整合または接合における任意の偏差であると見なされ得る。さらに、欠陥は、半導体ダイまたはその上の特徴に対して任意のサイズを有し得る。このようにして、欠陥は、半導体ダイ（例えば、１つ以上のパターン化されたフィーチャ（特徴構成）のスケールである）より小さくてもよく、または半導体ダイ（例えば、ウエハスケールのスクラッチまたはパターンの一部として）より大きくてもよい。例えば、欠陥は、パターニング前またはパターニング後の試料層の厚さまたは組成の偏差を含み得る。別の例として、欠陥は、パターン化されたフィーチャのサイズ、形状、向き、または位置の偏差を含み得る。別の例として、欠陥は、隣接する構造間のブリッジ（またはその欠如）、ピット、または穴等であるが、それらに限定されない、リソグラフィおよび／またはエッチングステップと関連付けられる欠陥を含み得る。別の例として、欠陥は、限定はしないが、スクラッチまたはチップなどの試料４０４の損傷部分を含み得る。例えば、欠陥の重大度（例えば、スクラッチの長さ、ピットの深さ、欠陥の測定された大きさまたは極性などである）が重要であり、考慮され得る。別の例として、欠陥は、試料４０４に導入された異物を含み得る。別の例として、欠陥は、試料４０４上の位置ずれおよび／または誤接合パッケージ構成要素であり得る。したがって、本開示における欠陥の例は、単に例示を目的として提供され、限定として解釈されるべきではないことを理解されたい。
【0076】
別の非限定的な例では、半導体製造特徴付けサブシステム１１２は、試料４０４またはその１つ以上の層の１つ以上の特性を測定するための少なくとも１つの計量ツール４０６（例えば、インライン試料分析ツール）を含むことができる。例えば、計量ツール４０６は、層厚、層組成、限界寸法（ＣＤ）、オーバーレイ、またはリソグラフィ処理パラメータ（例えば、リソグラフィステップ中の照明の強度または線量）などであるがこれらに限定されない特性を特徴付けることができる。この点に関して、計量ツール４０６は、試料４０４、試料４０４の１つまたは複数の層、または試料４０４の１つまたは複数の半導体ダイの製造に関する情報を提供することができ、この情報は、結果として得られる製造デバイスの信頼性の問題につながり得る製造欠陥の確率に関連し得る。本開示の目的のために、少なくとも１つの計量ツール４０６は、単一の計量ツール４０６であってもよく、又は計量ツール４０６のグループを表してもよいことに本明細書で留意されたい。
【0077】
いくつかの実施形態では、半導体製造特徴付けサブシステム１１２は、少なくとも１つの半導体製造ツールまたはプロセスツール４０８を含む。本明細書では、試料４０４は、試料４０４の製作中に、１つまたは複数の検査ツール４０２と、１つまたは複数の計量ツール４０６と、１つまたは複数のプロセスツール４０８との間で移動させることができることに留意されたい。例えば、プロセスツール４０８は、限定はしないが、エッチャー、スキャナ、ステッパ、クリーナなどを含む、当技術分野で知られている任意のツールを含むことができる。例えば、製造プロセスは、試料の表面（例えば、半導体ウエハ等である）にわたって分布する複数のダイを製造することを含むことができ、各ダイは、デバイス構成要素を形成する材料の複数のパターン形成された層を含む。各パターン化層は、材料堆積、リソグラフィ、対象のパターンを生成するためのエッチング、および／または１つ以上の露光ステップ（例えば、スキャナ、ステッパ等によって実行される）を含む一連のステップを介して、プロセスツール４０８によって形成されてもよい。別の例として、プロセスツール４０８は、半導体ダイを２．５Ｄおよび／または３Ｄ半導体ダイパッケージにパッケージングおよび／または結合するように構成された当技術分野で知られている任意のツールを含むことができる。例えば、製造プロセスは、半導体ダイおよび／または半導体ダイ上の電気構成要素を整合させることを含んでもよいが、それらに限定されない。加えて、製造プロセスは、ハイブリッド接合（例えば、ダイツーダイ、ダイツーウエハ、ウエハツーウエハなどである）はんだ、接着剤、締結具、または同等物を介して、半導体ダイおよび／または半導体ダイ上の電気構成要素を接合することを含んでもよいが、それらに限定されない。本開示の目的のために、本明細書において、少なくとも１つのプロセスツール４０８は、単一のプロセスツール４０８であってもよく、またはプロセスツール４０８のグループを表してもよいことに留意されたい。本明細書において、「製造プロセス」および「製造プロセス」という用語は、本開示の目的のために、用語（例えば、「製造ライン」及び「製造ライン」、「製造業者「及び「製造業者」等である）のそれぞれの変形とともに等価と見なされ得ることに留意されたい。
【0078】
いくつかの実施形態では、システム４００は、製造されたデバイスの１つ以上の部分の機能性を試験するための電気的試験サブシステム１２０および／または最終試験サブシステム１２２を含む。例えば、電気的試験サブシステム１２０および／または最終試験サブシステム１２２は、ダイレベル電気的ソートデータ２１２および／またはダイレベル最終試験データ２１４を生成するように構成され得る。本明細書では、試料４０４は、試料４０４の製造の完了後に半導体製造特徴付けサブシステム１１２から電気的試験サブシステム１２０および／または最終試験サブシステム１２２に移動され得ることに留意されたい。
【0079】
１つの非限定的な例では、電気的試験サブシステム１２０および／または最終試験サブシステム１２２は、ウエハレベルで予備プロービングを完了するために、任意の数またはタイプの電気的試験ツール４１０を含み得る。例えば、予備プロービングは、ウエハレベルで故障を強制することを試みるように設計されない。
【0080】
別の非限定的な例では、電気的試験サブシステム１２０および／または最終試験サブシステム１２２は、製造サイクルの任意の時点で製造されたデバイスの１つまたは複数の部分の特性を試験、検査、または他の方法で特徴付けるための任意の数またはタイプの応力試験ツール４１２を含むことができる。例えば、応力試験ツール４１２は、試料４０４を振動させ、試料４０４を加熱し（例えば、オーブンまたは他の熱源である）、試料４０４を冷却する（例えば、冷凍庫または他の冷熱源である）ように構成される、バーンイン前電気ウエハソートおよび最終試験（例えば、ｅ試験）またはバーンイン後電気的試験を含んでもよいが、それらに限定されない。選択された湿度レベルで試料４０４を操作すること、不正確な電圧（例えば、電源）または別の異常な電気的条件などで試料４０４を操作すること。試料４０４は、別々にまたはいくつかの組み合わせで、上記の非限定的な試験に供され得ることに留意されたい。
【0081】
いくつかの実施形態では、欠陥は、半導体ダイおよび／または半導体ダイパッケージ内の対象の層に対して１つ以上のプロセスツール４０８によって実行される１つ以上の処理ステップ（例えば、リソグラフィ、エッチング、位置合わせ、接合など）の前または後に利用される、半導体製造特徴付けサブシステム１１２（例えば、検査ツール４０２、計量ツール４０６などである）、電気的試験サブシステム１２０、および／または最終試験サブシステム１２２（例えば、電気的試験ツール４１０および／または応力試験ツール４１２などを含む）の任意の組み合わせを使用して識別される。これに関して、製造プロセスの様々な段階における欠陥検出は、インライン欠陥検出と呼ばれ得る。
【0082】
いくつかの実施形態では、システム４００はコントローラ４１４を含む。コントローラ４１４は、半導体製造特徴付けサブシステム１１２（例えば、検査ツール４０２、計量ツール４０６、および／またはプロセスツール４０８を含む）、電気的試験サブシステム１２０および／または最終試験サブシステム１２２（例えば、電気的試験ツール４１０及び／又は応力試験ツール４１２を含む）などを含むがこれらに限定されないシステム４００の構成要素のいずれかと通信可能に結合され得る。本明細書では、図４Ａに示される実施形態および図４Ｂに示される実施形態は、本開示の目的のために、同じシステム４００の部分または異なるシステム４００の部分と見なされ得ることに留意されたい。さらに、本明細書では、図４Ａに示すシステム４００内の構成要素および図４Ｂに示すシステム４００内の構成要素は、直接通信することができるか、またはコントローラ４１４を介して通信することができることに留意されたい。
【0083】
コントローラ４１４は、メモリ４１８（例えば、記憶媒体、記憶装置等である）上に維持されるプログラム命令を実行するように構成された１つまたは複数のプロセッサ４１６を含むことができる。コントローラ４１４は、方法またはプロセス２００および／または方法またはプロセス５００（例えば、本開示を通して記載される通りである）の１つまたはすべてのステップを実行するように構成され得る。この点に関して、サブシステム１１２、１２０、および／または１２２は、コントローラ４１４に記憶されてもよく、かつ／またはそれによって実行されるように構成されてもよい。しかしながら、本明細書では、サブシステム１１２、１２０、および／または１２２は、コントローラ４１４から分離され、コントローラ４１４と通信するように構成されてもよいことに留意されたい（例えば、直接的に、またはコントローラ４１４に通信可能に結合されたサーバまたはコントローラを通してのいずれかで、サーバまたはコントローラは、プロセッサおよびメモリ、ならびに本開示全体を通して説明されるような他の通信可能に結合された構成要素を含んでもよい）。
【0084】
１つまたは複数のプロセッサ４１６は、当技術分野で知られている任意のプロセッサまたは処理要素を含み得る。本開示の目的のために、「プロセッサ」または「処理要素」という用語は、１つまたは複数の処理または論理要素（たとえば、１つまたは複数のグラフィックス処理ユニット（ＧＰＵ）、マイクロ処理ユニット（ＭＰＵ）、システムオンチップ（ＳｏＣ）、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）デバイス、１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または１つまたは複数のデジタル信号プロセッサ（ＤＳＰ））を有する任意のデバイスを包含するように広く定義され得る。この意味で、１つまたは複数のプロセッサ４１６は、アルゴリズムおよび／または命令（たとえば、メモリに記憶されたプログラム命令）を実行するように構成された任意のデバイスを含み得る。一実施形態では、１つまたは複数のプロセッサ４１６は、デスクトップコンピュータ、メインフレームコンピュータシステム、ワークステーション、画像コンピュータ、並列プロセッサ、ネットワークコンピュータ、または本開示全体にわたって説明されるように、システム１００および／または４００の構成要素とともに動作または動作するように構成されるプログラムを実行するように構成された任意の他のコンピュータシステムとして具現化され得る。
【0085】
メモリ４１８は、関連する１つまたは複数のプロセッサ４１６それぞれによって実行可能なプログラム命令を記憶するのに適した、当技術分野で知られている任意の記憶媒体を含み得る。例えば、メモリ４１８は、非一時的なメモリ媒体を含み得る。別の例として、メモリ４１８は、限定はしないが、読取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気または光メモリデバイス（たとえば、ディスク）、磁気テープ、ソリッドステートドライブなどを含み得る。さらに、メモリ４１８は、１つまたは複数のプロセッサ４１６とともに共通のコントローラハウジング内に収容され得ることに留意されたい。一実施形態では、メモリ４１８は、それぞれの１つまたは複数のプロセッサ４１６の物理的位置に対して遠隔に位置し得る。たとえば、それぞれの１つまたは複数のプロセッサ４１６は、ネットワーク（例えば、インターネット、イントラネットなど）を介してアクセス可能なリモートメモリ（たとえば、サーバ）にアクセスすることができる。
【0086】
別の実施形態では、システム４００は、コントローラ４１４に結合された（例えば、物理的に結合される、電気的に結合される、通信可能に結合されるなどである）ユーザインタフェース４２０を含む。例えば、ユーザインタフェース４２０は、コントローラ４１４に結合された別個のデバイスであってもよい。別の例として、ユーザインタフェース４２０およびコントローラ４１４は、共通または共有のハウジング内に配置され得る。しかしながら、本明細書では、コントローラ４１４は、ユーザインタフェース４２０を含む、必要とする、またはそれに結合されなくてもよいことに留意されたい。
【0087】
ユーザインタフェース４２０は、限定はしないが、１つまたは複数のデスクトップ、ラップトップ、タブレットなどを含むことができる。ユーザインタフェース４２０は、システム１００および／または４００のデータをユーザに表示するために使用されるディスプレイを含んでもよい。ユーザインタフェース４２０のディスプレイは、当技術分野で知られている任意のディスプレイを含み得る。例えば、ディスプレイは、液晶ディスプレイ（ＬＣＤ）、有機発光ダイオード（ＯＬＥＤ）ベースのディスプレイ、またはＣＲＴディスプレイを含んでもよいが、それらに限定されない。当業者は、ユーザインタフェース４２０と統合可能な任意のディスプレイデバイスが、本開示における実装に好適であることを認識するはずである。別の実施形態では、ユーザは、ユーザインタフェース４２０のユーザ入力デバイスを介してユーザに表示されるデータに応答して、選択および／または命令を入力してもよい。
【0088】
図５は、本開示の１つまたは複数の実施形態による、半導体デバイスを製造、特徴付け、および／または試験するための方法またはプロセス５００を示す。本明細書では、方法またはプロセス５００のステップは、図４Ａおよび図４Ｂに示すシステム４００によってすべてまたは部分的に実装され得ることに留意されたい。しかしながら、方法またはプロセス５００は、追加のまたは代替のシステムレベルの実施形態が方法またはプロセス５００のステップのすべてまたは一部を実行し得るという点で、図４Ａおよび図４Ｂに示されるシステム４００に限定されないことがさらに認識される。
【0089】
ステップ５０２において、半導体デバイスは、半導体製造特徴付けサブシステムを用いて製造される。いくつかの実施形態では、半導体ウエハ２０２は、複数の半導体製造プロセスを介して製造される。例えば、半導体製造特徴付けサブシステム１１２は、１、２、．．．を含む半導体デバイスを製造するように構成された１つまたは複数のプロセスツール４０８を含むことができるが、これに限定されない。上記Ｎ個の層は、いくつかの半導体製造プロセスによって実行される多くのステップ（例えば、数万回）に従って製造される。
【0090】
ステップ５０４において、半導体製造特徴付けサブシステムを用いて半導体ダイの特徴付け特徴づけ測定値が取得される。いくつかの実施形態では、特徴付け測定値は、半導体製造特徴付けサブシステム１１２によって取得される。例えば、特徴付け測定は、複数のプロセスツール４０８によって実行される複数の半導体製造プロセスによる１つ以上の半導体ウエハ２０２の製造中（例えば、ステップの前、ステップの間、および／またはステップの後である）に、複数の特徴付けツール（例えば、検査ツール４０２及び／又は計量ツール４０６である）によって実行されてもよい。
【0091】
ステップ５０６において、特徴付け測定値は、スクリーニングサブシステムに送信される。いくつかの実施形態では、特徴付け評価測定値は、特徴付けデータ１１４または半導体ダイデータ１１４としてスクリーニングサブシステム１０２に送信される。スクリーニングサブシステム１０２は、特徴付け測定値に基づいて重み付き集計スコア１１６を生成することができる。いくつかの実施形態では、欠陥誘導配置コントローラ１０４は、重み付き集計スコア１１６に基づいて、１つ以上の欠陥誘導配置１１８を生成する。
【0092】
本明細書では、１つまたは複数の半導体ウエハ２０２は、スクリーニングサブシステム１０２への特徴付け測定値の送信と連続して、同時に、または同時に、電気的試験サブシステム１２０および／または最終試験サブシステム１２２に移送され得ることに留意されたい。ここで、電気的試験サブシステム１２０は、ダイレベル電気的ソートデータ２１２を生成するように構成されてもよく、最終試験サブシステム１２２は、ダイレベル最終試験データ２１４を生成するようにそれぞれ構成されてもよい。
【0093】
ステップ５０８において、スクリーニングサブシステムからの重み付けされた総スコアに基づいて作成された半導体ダイの少なくともいくつかに対して実行される欠陥誘導テストからの出力に基づいて決定された調整のための制御信号が生成される。いくつかの実施形態では、１つまたは複数の制御信号は、１つまたは複数の半導体ウエハ２０２の製造、特徴付け、または試験のうちの少なくとも１つに向けられる。例えば、１つ以上の制御信号は、半導体製造特徴付けサブシステム１１２および／または半導体製造特徴付けサブシステム１１２によって採用される１つ以上の製造プロセスもしくは方法または１つ以上の特徴付けプロセスもしくは方法を調整してもよい。完全性または製造プロセスに応じて、フィードフォワードループ（例えば、現在の半導体デバイスを補正するため）またはフィードバックループ（例えば、将来の半導体デバイスを調整するため）のいずれかを介する。例えば、不完全な製造プロセスは、フィードフォワードループまたはフィードバックループのいずれかを介して修正可能であり得るが、欠陥誘導配置コントローラ１０４は、不完全な製造プロセスのためのバーンインおよび／またはＳＬＴの使用に関する１つまたは複数の欠陥誘導配置１１８を生成するときに、ダイレベル電気的ソートデータ２１２および／またはダイレベル最終試験データ２１４を考慮に入れてもしなくてもよい。別の例として、完全な製造プロセスは、フィードバックループを介して修正可能であり得、欠陥誘導配置コントローラ１０４は、完全な製造プロセスのためのバーンインおよび／またはＳＬＴの使用に関する１つまたは複数の欠陥誘導配置１１８を生成するときに、ダイレベル電気的ソートデータ２１２および／またはダイレベル最終試験データ２１４を考慮に入れ得る。
【0094】
本開示の実施形態は、コントローラ４１４によって実行される方法またはプロセス５００のステップを示すが、本明細書では、方法またはプロセス５００のステップのいくつかまたはすべては、コントローラ４１４に通信可能に結合されたサーバまたはコントローラによって実行され得ることに留意されたい。たとえば、サーバまたはコントローラは、プロセッサおよびメモリと、本開示全体にわたって説明されるような他の通信可能に結合された構成要素とを含み得る。
【0095】
本明細書では、方法またはプロセス３００および５００は、提供されるステップおよび／またはサブステップに限定されないことに留意されたい。方法またはプロセス３００および５００は、より多いまたはより少ないステップおよび／またはサブステップを含んでもよい。方法またはプロセス３００および５００は、ステップおよび／またはサブステップを同時に実行することができる。方法またはプロセス３００および５００は、提供された順序または提供された以外の順序を含む、ステップおよび／またはサブステップを連続的に実行することができる。したがって、上記の説明は、本開示の範囲に対する限定として解釈されるべきではなく、単なる例示として解釈されるべきである。
【0096】
これに関して、本開示のシステムおよび方法は、最も欠陥のある半導体ダイが余分な品質検証を受けることを確実にすることによって、エスケープを低減する。本開示のシステムおよび方法はまた、選択閾値を上回る半導体ダイ上でバーンインおよび／またはＳＬＴを実行しない（例えば、スキップする）ことによって、試験のコストを低減する。本開示のシステムおよび方法はまた、選択閾値を下回る半導体ダイを選別し、不要な焼き付きおよび／またはＳＬＴを排除することによって、試験の費用を低減させる。本開示のシステムおよび方法はまた、バーンインおよび／またはＳＬＴの持続時間およびパラメータを整形して、存在する欠陥に対するその有効性を改善する。本開示のシステムおよび方法はまた、上流ファブから受信されたデータに基づいて、試験コスト削減および品質改善の矛盾するビジネス優先度を管理する。本開示のシステムおよび方法はまた、ＰＰＢおよび総コスト削減目標に対する継続的な改善を示すのに役立つ差別化能力として、フロントエンドファブをバックエンド試験と接続する。
【0097】
本開示のシステムおよび方法のユースケースの１つの非限定的な例では、ミッションおよび安全に重要な部品を提供する半導体製造業者における品質チームは、在庫に逃れる低信頼性デバイスの不満足なレベルを観察する。デバイスエンジニアおよびテストエンジニアは、テストのための設計を最大化しており、ＡＴＥ構造テストカバレッジは、トランジスタの９９％に近づいている。しかしながら、複雑な設計及びトランジスタ数の爆発は、依然として数万個のトランジスタを試験しないままにし、カバレッジギャップをもたらす。これらのカバレッジギャップは、検査不能なＬＲＤおよび障害モデルの欠陥と組み合わされて、低信頼性ダイの脱出が許容できない速度（例えば、低い収率がこれらの効果を増幅するランプの特に早期）で継続することを意味する。補償するために、追加のバーンインおよび／またはＳＬＴを使用して、潜在的な低信頼性部品がサプライチェーンに入るのをさらに遮断することができる。
【0098】
これらの時間および費用のかかるステップの追加を最適化することは困難であり得、１００％のサンプルを選ぶことは、マージンを侵食し、生産を遅くすることによって有意なコスト・オブ・テストを追加すると同時に、他の点では良好なダイの望ましくない歩留まり損失を潜在的にもたらすことによる。加えて、サブサンプリングは、固有のギャップを有する上流の電気的試験からのデータに大きく基づくので、問題となり得る。さらに、過去のファブ製造データは、深くサブサンプリングされたプロセス制御検査から入手できることは稀であり、本開示全体にわたって説明されるように、母集団または欠陥サイズ、欠陥層、欠陥位置、欠陥タイプ、もしくは他の欠陥属性に対する半導体ダイの検出率の全体的な評価を欠いている。
【0099】
製造工場におけるスクリーニングの出現により、関連するデータは、別々であるが相関するソースから、どの半導体ダイをバーンインおよび／またはＳＬＴ（例えば、これは、個々に、連続的に、同時に、または同時に生じ得る）に送るかの配置にインポートされ得る。
【0100】
本開示の利点は、半導体欠陥誘導バーンインおよびＳＬＴのためのシステムおよび方法に関する。本開示の利点はまた、どの半導体ダイがバーンインおよび／またはＳＬＴを対象とするかを決定するためのより効果的な方法を提供することを対象とする。本開示の利点は、バーンインおよび／またはＳＬＴの最適化において重み付き集計スクリーニングデータ（例えば、Ｉ－ＰＡＴまたは他のスクリーニング方法からの重み付き、集計インライン欠陥および／またはメトロロジー異常値データ）を使用することに関する。本開示の利点は、個々の「リスクあり」ダイがバーンイン、ＳＬＴ、またはその両方を受けるべきかどうかを評価することに関する。本開示の利点は、どの「低リスク」ダイがバーンインおよび／またはＳＬＴを実行しない（例えば、スキップする）のに適切であるか、およびどの「高リスク」ダイがバーンインおよび／またはＳＬＴの前に選別（まびき）されるべきであるかを決定するために、Ｉ－ＰＡＴデータと電気的試験データおよび統計的サンプリングモデルとのマージを対象とする。本開示の利点は、製造工場におけるスクリーニング検査からのインライン欠陥データを使用して、バーンインおよび／またはシステムレベル試験プログラムパラメータの内容および持続時間を修正することを対象とする。
【0101】
本明細書で説明される主題は、場合によっては、他の構成要素内に含まれる、または他の構成要素と接続される、異なる構成要素を図示する。そのような描写されたアーキテクチャは、単なる例示であり、実際には、同じ機能性を達成する多くの他のアーキテクチャが実装され得ることを理解されたい。概念的な意味では、同じ機能を達成するための構成要素の任意の配置は、所望の機能が達成されるように効果的に「関連付けられる」。したがって、特定の機能を達成するために組み合わされた本明細書の任意の２つの構成要素は、アーキテクチャまたは中間構成要素にかかわらず、所望の機能が達成されるように互いに「関連付けられる」と見なすことができる。同様に、そのように関連付けられた任意の２つの構成要素はまた、所望の機能性を達成するために、相互に「接続」または「結合」されていると見なされることができ、そのように関連付けられることが可能な任意の２つの構成要素はまた、所望の機能性を達成するために、相互に「結合可能」であると見なされることができる。結合可能な特定の例は、物理的に相互作用可能な及び／又は物理的に相互作用するコンポーネント及び／又は無線で相互作用可能な及び／又は無線で相互作用するコンポーネント及び／又は論理的に相互作用可能な及び／又は論理的に相互作用するコンポーネントを含むが、これらに限定されない。
【0102】
本開示およびその付随する利点の多くは、前述の説明によって理解されるであろうと考えられ、開示される主題から逸脱することなく、またはその物質的利点の全てを犠牲にすることなく、構成要素の形態、構造、および配置において種々の変更が行われ得ることが明白となるであろう。説明される形態は単なる説明であり、そのような変更を包含し、含むことが以下の特許請求の範囲の意図である。さらに、本発明は添付の特許請求の範囲によって定義されることを理解されたい。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【国際調査報告】