特表 2024-526012 部分幅リンク状態におけるレイテンシ最適化

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-17

(54)【発明の名称】部分幅リンク状態におけるレイテンシ最適化

(51)【国際特許分類】

   H04L 1/00 20060101AFI20240709BHJP

【ＦＩ】

H04L1/00 E

H04L1/00 B

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023569594

(86)(22)【出願日】2022-11-21

(85)【翻訳文提出日】2023-12-22

(86)【国際出願番号】 US2022050639

(87)【国際公開番号】W WO2023121805

(87)【国際公開日】2023-06-29

(31)【優先権主張番号】17/556,685

(32)【優先日】2021-12-20

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ダス シャーマ、デベンドラ

【テーマコード（参考）】

5K014

【Ｆターム（参考）】

5K014BA05

(57)【要約】

第１のフリットフォーマットに従って第１のフリットが生成され、ここで、第１のフリットにおいて送信されることになるデータ量に対して第１の数の誤り検出符号が提供され、第１のフリットは、リンクが第１のリンク幅で動作している間に送信機によってリンク上で送信されることになる。リンクは、第１のリンク幅から第２のリンク幅に遷移し、ここで、第２のリンク幅は、第１のリンク幅よりも狭い。第２のリンク幅への遷移に基づき、第２のフリットフォーマットに従って第２のフリットが生成され、ここで、第２のフリットは、リンクが第２のリンク幅で動作している間に送信されることになり、第２のフリットフォーマットは、同じデータ量に対して第２のより大きい数の誤り検出符号が提供されることになることを定義する。

【特許請求の範囲】

【請求項1】

ポートを備える装置であって、
前記ポートは、
送信機；及び
プロトコル回路であって、
第１のフリットフォーマットに従って第１のフリットを生成し、ここで、前記第１のフリットフォーマットは、前記第１のフリットにおいて送信されることになるデータ量に対して第１の数の誤り検出符号が提供されることになることを定義し、前記第１のフリットは、リンクが第１のリンク幅で動作している間に前記送信機によって前記リンク上で送信されることになり、ここで、前記リンクは、前記ポートを別のコンピューティングデバイスに連結する；
第１のリンク幅から第２のリンク幅への前記リンクの遷移を識別し、ここで、前記第２のリンク幅は、前記第１のリンク幅よりも狭い；及び
前記第２のリンク幅への前記遷移に基づき、第２のフリットフォーマットに従って第２のフリットを生成し、ここで、前記第２のフリットは、前記リンクが前記第２のリンク幅で動作している間に送信されることになり、前記第２のフリットフォーマットは、前記第２のフリットにおいて送信されることになる同じデータ量に対して第２の数の誤り検出符号が提供されることになることを定義し、ここで、前記第２の数は、前記第１の数よりも大きい
を有する、装置。

【請求項2】

前記第１のリンク幅では第１の数のアクティブ物理レーンが利用されることになり、前記第２のリンク幅では第２のより少数のアクティブ物理レーンが利用されることになる、請求項１に記載の装置。

【請求項3】

前記第１のフリットにおける前記データ量は、第１のトランザクション層データを保持し、前記第２のフリットにおける前記データ量は、第２のトランザクション層パケットデータを保持する、請求項１に記載の装置。

【請求項4】

前記第１のフリットフォーマットは、定義された第１の長さを有し、前記第２のフリットフォーマットは、前記第１の長さよりも長い定義された第２の長さを有する、請求項１～２のいずれか一項に記載の装置。

【請求項5】

前記第１の数の誤り検出符号は、前記第１のフリットのそれぞれの部分に対してそれぞれの巡回冗長検査（ＣＲＣ）符号をそれぞれ含み、前記第２の数の誤り検出符号のそれぞれは、前記第２のフリットのそれぞれの部分に対してそれぞれのＣＲＣ符号を含む、請求項１～３のいずれか一項に記載の装置。

【請求項6】

前記第１のフリットフォーマットは、前記第１のフリットの前記データ量に基づいて計算された第１の誤り訂正符号を含み、前記第２のフリットフォーマットは、前記第２のフリットの前記データ量に基づいて計算された第２の誤り訂正符号を含む、請求項５に記載の装置。

【請求項7】

前記第１の誤り訂正符号は、第１の前方誤り訂正（ＦＥＣ）符号を含み、前記第２の誤り訂正符号は、第２のＦＥＣ符号を含む、請求項６に記載の装置。

【請求項8】

前記プロトコル回路は、さらに、第１のアクティブリンク状態から部分幅アクティブリンク状態に遷移するようになっており、前記第１のリンク幅から前記第２のリンク幅への前記遷移は、前記第１のアクティブリンク状態から前記部分幅アクティブリンク状態への前記遷移に伴ったものである、請求項１～７のいずれか一項に記載の装置。

【請求項9】

前記第１のフリットフォーマット及び前記第２のフリットフォーマットは、インターコネクトプロトコルに従ったものである、請求項１～８のいずれか一項に記載の装置。

【請求項10】

前記インターコネクトプロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、コンピュートエクスプレスリンク（ＣＸＬ）、又はＵｌｔｒａＰａｔｈインターコネクト（ＵＰＩ）のうちの１つを含む、請求項９に記載の装置。

【請求項11】

リンクが第１のリンク幅で動作している場合に第１のフリットフォーマットに従ってフリットを送信する段階、ここで、前記第１のフリットフォーマットは、第１のデータ量を保護するために第１の数の巡回冗長検査（ＣＲＣ）符号を含む；
前記リンクを前記第１のリンク幅から第２のリンク幅に遷移させる段階、ここで、前記第２のリンク幅は、部分リンク幅を含み、前記第２のリンク幅は、前記第１のリンク幅よりも狭い；及び
前記リンクが前記第２のリンク幅で動作している場合に第２のフリットフォーマットに従ってフリットを送信する段階、ここで、前記第２のフリットフォーマットは、第２のデータ量を保護するために第２の数のＣＲＣ符号を含み、前記第１のデータ量は、前記第２のデータ量に等しく、ＣＲＣ符号の前記第２の数は、ＣＲＣ符号の前記第１の数よりも大きい
を備える方法。

【請求項12】

前記第２のリンク幅が閾値リンク幅よりも狭いことを判定する段階；及び
前記第２のリンク幅が前記閾値リンク幅よりも狭いことに基づき、前記第１のフリットフォーマットの代わりに前記第２のフリットフォーマットが使用されることになると判定する段階
をさらに備える、請求項１１に記載の方法。

【請求項13】

前記リンクのトレーニングに参加する段階、ここで、前記リンクは、第１のデバイスを第２のデバイスに連結する；
前記リンクのトレーニング中、前記第１のデバイス及び前記第２のデバイスの両方が前記第２のフリットフォーマットの使用をサポートしていることを判定する段階、ここで、前記第１のデバイス及び第２のデバイスによる前記第２のフリットフォーマットの相互サポートの判定に基づいて、前記第２のフリットフォーマットが前記第２のリンク幅で使用される
をさらに備える、請求項１１～１２のいずれか一項に記載の方法。

【請求項14】

前記リンクのトレーニング中、前記第２のフリットフォーマットの使用に対応する閾値リンク幅を判定する段階、ここで、前記リンクの前記リンク幅が前記閾値リンク幅よりも狭い場合、前記第２のフリットフォーマットが使用されることになる
をさらに備える、請求項１３に記載の方法。

【請求項15】

部分幅状態では、前記第１のリンク幅及び前記第２のリンク幅の両方が使用される、請求項１１～１４のいずれか一項に記載の方法。

【請求項16】

前記第１のフリットフォーマットは、前記第１のフリットの前記データ量に基づいて計算された第１の誤り訂正符号を含み、前記第２のフリットフォーマットは、前記第２のフリットの前記データ量に基づいて計算された第２の誤り訂正符号を含む、請求項１１～１５のいずれか一項に記載の方法。

【請求項17】

前記第１の誤り訂正符号は、第１の前方誤り訂正（ＦＥＣ）符号を含み、前記第２の誤り訂正符号は、第２のＦＥＣ符号を含む、請求項１６に記載の方法。

【請求項18】

前記第１のフリットフォーマット及び前記第２のフリットフォーマットは、インターコネクトプロトコルに従ったものである、請求項１１～１７のいずれか一項に記載の方法。

【請求項19】

前記インターコネクトプロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、コンピュートエクスプレスリンク（ＣＸＬ）、又はＵｌｔｒａＰａｔｈインターコネクト（ＵＰＩ）のうちの１つを含む、請求項１８に記載の方法。

【請求項20】

請求項１１～１９のいずれか一項に記載の方法を実行するための手段を備えるシステム。

【請求項21】

前記手段は、命令が記憶された非一時的機械可読媒体を含み、前記命令は、請求項１１～１９のいずれか一項に記載の方法の少なくとも一部を機械に実行させるように前記機械によって実行可能である、請求項２０に記載のシステム。

【請求項22】

第１のデバイス；及び
リンクによって前記第１のデバイスに連結された第２のデバイスであって、前記第２のデバイスは、
前記リンクが第１のリンク幅で動作している間に前記リンク上で前記第１のデバイスに第１のデータユニットを送信し、ここで、前記第１のユニットは、第１のフォーマットに従ってフォーマット化されており、前記第１のフォーマットは、前記第１のデータユニットのそれぞれが、特定のデータ量を保持し、前記特定のデータ量に対して第１の数の誤り検出符号を含むことを定義する；
前記第１のリンク幅から第２のリンク幅に遷移し、ここで、前記第１のリンク幅では、前記第２のリンク幅におけるよりも多数のレーンが使用される；及び
前記リンクが前記第２のリンク幅で動作している間に、前記リンク上で前記第１のデバイスに第２のデータユニットを送信する、ここで、前記第２のデータユニットは、第２のフォーマットに従ってフォーマット化されており、前記第２のフォーマットは、前記第２のデータユニットのそれぞれが、前記特定のデータ量を保持し、前記特定のデータ量に対して第２の数の誤り検出符号を含むことを定義し、ここで、前記第２の数は、前記第１の数よりも大きい
ようになっている回路を含む第２のデバイス
を備えるシステム。

【請求項23】

前記回路は、さらに、前記第２のリンク幅が前記リンクに関して定義された閾値リンク幅よりも狭いことを判定するようになっており、前記第２のリンク幅が前記閾値リンク幅よりも狭いとの判定に基づき、前記リンク上で送信されるデータユニットに対して前記第２のフォーマットが使用される、請求項２２に記載のシステム。

【請求項24】

前記データユニットは、フリットを含む、請求項２２～２３のいずれか一項に記載のシステム。

【請求項25】

前記第１のデバイス又は前記第２のデバイスのうちの１つは、プロセッサデバイスを含む、請求項２２～２４のいずれか一項に記載のシステム。

【請求項26】

前記第１のデバイス又は前記第２のデバイスのうちの１つは、アクセラレータデバイスを含む、請求項２２～２４のいずれか一項に記載のシステム。

【請求項27】

前記第１のリンク幅では第１の数のアクティブ物理レーンが利用されることになり、前記第２のリンク幅では第２のより少数のアクティブ物理レーンが利用されることになる、請求項２２～２６のいずれか一項に記載のシステム。

【請求項28】

前記第１のユニットにおける前記データ量は、第１のトランザクション層データを保持し、前記第２のユニットにおける前記データ量は、第２のトランザクション層パケットデータを保持する、請求項２２～２７のいずれか一項に記載のシステム。

【請求項29】

前記第１のフォーマットは、定義された第１の長さを有し、前記第２のフォーマットは、前記第１の長さよりも長い定義された第２の長さを有する、請求項２２～２８のいずれか一項に記載のシステム。

【請求項30】

前記第１の数の誤り検出符号は、前記第１のユニットのそれぞれの部分に対してそれぞれの巡回冗長検査（ＣＲＣ）符号をそれぞれ含み、前記第２の数の誤り検出符号のそれぞれは、前記第２のユニットのそれぞれの部分に対してそれぞれのＣＲＣ符号を含む、請求項２２～２９のいずれか一項に記載のシステム。

【請求項31】

前記第１のフォーマットは、前記第１のユニットの前記データ量に基づいて計算された第１の誤り訂正符号を含み、前記第２のフォーマットは、前記第２のユニットの前記データ量に基づいて計算された第２の誤り訂正符号を含む、請求項３０に記載のシステム。

【請求項32】

前記第１の誤り訂正符号は、第１の前方誤り訂正（ＦＥＣ）符号を含み、前記第２の誤り訂正符号は、第２のＦＥＣ符号を含む、請求項３１に記載のシステム。

【請求項33】

前記プロトコル回路は、さらに、第１のアクティブリンク状態から部分幅アクティブリンク状態に遷移するようになっており、前記第１のリンク幅から前記第２のリンク幅への前記遷移は、前記第１のアクティブリンク状態から前記部分幅アクティブリンク状態への前記遷移に伴ったものである、請求項２２～３２のいずれか一項に記載のシステム。

【請求項34】

前記第１のフォーマット及び前記第２のフォーマットは、インターコネクトプロトコルに従ったものである、請求項２２～３３のいずれか一項に記載のシステム。

【請求項35】

前記インターコネクトプロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、コンピュートエクスプレスリンク（ＣＸＬ）、又はＵｌｔｒａＰａｔｈインターコネクト（ＵＰＩ）のうちの１つを含む、請求項３４に記載のシステム。

【請求項36】

リンクの特性を判定する段階、ここで、前記リンクは、第１のデバイスを第２のデバイスに連結する；
特定のフリットにおいて検出されたエラーに基づき、フリットのストリームにおける前記特定のフリットの送信をリトライするための選択的リトライ要求を識別する段階；
前記選択的リトライ要求に基づき、リトライバッファにおけるフリットのバッファリングを通して蓄積したレイテンシを判定する段階；及び
前記リトライバッファをクリアすることを支援するように、前記リンク上でのトラフィックをスロットリングする段階
を備える方法。

【請求項37】

前記リンクは、ＰＣＩｅベースのプロトコルに準拠する、請求項３６に記載の方法。

【請求項38】

前記特性は、前記リンクについての予測された帯域幅利用可能性を含む、請求項３６～３７のいずれか一項に記載の方法。

【請求項39】

前記特性は、前記リンクについての予測されたエラーレートを含む、請求項３６～３８のいずれか一項に記載の方法。

【請求項40】

前記特性は、ソフトウェアによって決定される、請求項３６～３９のいずれか一項に記載の方法。

【請求項41】

請求項３６～４０のいずれか一項に記載の方法を実行するための手段を備えるシステム。

【請求項42】

前記手段は、命令が記憶された非一時的機械可読媒体を含み、前記命令は、請求項３６～４０のいずれか一項に記載の方法の少なくとも一部を機械に実行させるように、前記機械によって実行可能である、請求項４１に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願］
本願は、２０２１年１２月２０日に出願された、「部分幅リンク状態におけるレイテンシ最適化」と題する、米国特許出願第１７／５５６，６８５号に対する優先権を主張する。この優先出願は、参照により本明細書に援用される。

【0002】

本開示は、コンピューティングシステム、特に（限定するものではないが）物理インターコネクト及び関連するリンクプロトコルに関する。

【背景技術】

【0003】

半導体処理及びロジック設計における進歩は、集積回路デバイスに存在し得るロジック量の増加を可能にするに至った。当然の結果として、コンピュータシステム構成は、システム内の単一又は複数の集積回路から、個々の集積回路上に存在する複数のコア、複数のハードウェアスレッド、及び複数の論理プロセッサ、並びにそのようなプロセッサと統合された他のインタフェースへと進化した。プロセッサ又は集積回路は通常、単一の物理プロセッサダイを備え、当該プロセッサダイは、任意の数のコア、ハードウェアスレッド、論理プロセッサ、インタフェース、メモリ、コントローラハブ等を含み得る。

【0004】

より小さなパッケージで、より大きな処理能力に適合できる、より高い能力の結果として、より小さなコンピューティングデバイスが人気を高めてきた。スマートフォン、タブレット、極薄ノートブック、及び他のユーザ機器が、飛躍的に成長してきた。しかしながら、これらのより小さなデバイスは、データストレージ及びフォームファクタを超過する複雑な処理の両方について、サーバに依存する。結果として、高性能コンピューティング市場（すなわち、サーバ空間）における需要も増大した。例えば、現在のサーバにおいて、コンピューティング能力を増大させるには通常、複数のコアを持つシングルプロセッサだけでなく、複数の物理プロセッサ（複数のソケットとも称される）も存在する。しかしながら、コンピューティングシステム内のデバイス数とともに処理能力が増大するにつれ、ソケットと他のデバイス間の通信がより重要なものになっている。

【0005】

実際、インターコネクトは、電気通信を主に処理してきたより従来型のマルチドロップバスから、高速通信を容易にする本格的なインターコネクトアーキテクチャへと成長した。残念ながら、はるかに高いレートで消費する将来のプロセッサの需要があるので、既存のインターコネクトアーキテクチャの機能にも対応する需要がある。

【図面の簡単な説明】

【0006】

【図1】インターコネクトアーキテクチャを含む、コンピューティングシステムの実施形態を示している。

【0007】

【図2】階層型スタックを含む、インターコネクトアーキテクチャの実施形態を示している。

【0008】

【図3】インターコネクトアーキテクチャ内で生成又は受信されことになる要求又はパケットの実施形態を示している。

【0009】

【図4】インターコネクトアーキテクチャのための送信機及び受信機のペアの実施形態を示している。

【0010】

【図5】潜在的な高性能プロセッサツープロセッサインターコネクト構成の実施形態を示している。

【0011】

【図6】インターコネクトに関連付けられている階層型プロトコルスタックの実施形態を示している。

【0012】

【図7】コンピュートエクスプレスリンク（ＣＸＬ）ベースプロトコルに準拠するリンクを利用する例示的なコンピューティングシステムの簡易ブロックダイアグラムを示している。

【0013】

【図8】複数の集積回路ブロックを含む例示的なシステムの簡易ブロックダイアグラムを示している。

【0014】

【図9】例示的なプロトコル回路の簡易ブロックダイアグラムを示している。

【0015】

【図10】ポートの例示的なプロトコル回路の簡易ブロックダイアグラムを示している。

【0016】

【図11A】例示的な標準フリットフォーマット（ｆｌｉｔ ｆｏｒｍａｔｓ）の表現を示している。

【図11B】例示的な標準フリットフォーマット（ｆｌｉｔ ｆｏｒｍａｔｓ）の表現を示している。

【図11C】例示的な標準フリットフォーマット（ｆｌｉｔ ｆｏｒｍａｔｓ）の表現を示している。

【図11D】例示的な標準フリットフォーマット（ｆｌｉｔ ｆｏｒｍａｔｓ）の表現を示している。

【0017】

【図12A】部分幅リンク条件（ｐａｒｔｉａｌ ｗｉｄｔｈ ｌｉｎｋ ｃｏｎｄｉｔｉｏｎｓ）中に使用される例示的な変更されたフリットフォーマットの表現を示している。

【図12B】部分幅リンク条件（ｐａｒｔｉａｌ ｗｉｄｔｈ ｌｉｎｋ ｃｏｎｄｉｔｉｏｎｓ）中に使用される例示的な変更されたフリットフォーマットの表現を示している。

【図12C】部分幅リンク条件（ｐａｒｔｉａｌ ｗｉｄｔｈ ｌｉｎｋ ｃｏｎｄｉｔｉｏｎｓ）中に使用される例示的な変更されたフリットフォーマットの表現を示している。

【0018】

【図13A】部分幅リンク条件中の例示的な変更されたフリットフォーマットを示す簡易ブロックダイアグラムである。

【0019】

【図13B】選択的リトライイベントに伴ってレイテンシに対処するためのスロットリングを示す簡易ブロックダイアグラムである。

【0020】

【図14】マルチコアプロセッサを含むコンピューティングシステムに関するブロックダイアグラムの実施形態を示している。

【0021】

【図15】複数のプロセッサを含むコンピューティングシステムに関するブロックの実施形態を示している。

【発明を実施するための形態】

【0022】

以下の説明には、本開示の深い理解を与えるべく、多数の具体的な詳細、例えば、複数の特定のタイプのプロセッサ及びシステム構成、特定のハードウェア構造、特定のアーキテクチャ上及びマイクロアーキテクチャ上の細部、特定のレジスタ構成、特定の命令タイプ、特定のシステムコンポーネント、特定の寸法／高さ、特定のプロセッサパイプライン段階、及び動作等の例が記載されている。しかしながら、当業者であれば、本開示において提供される解決手段を実行するためにこれらの具体的な詳細を採用する必要はないことは明らかであろう。他の例において、複数の特定及び代替的なプロセッサアーキテクチャ、記載された複数のアルゴリズム用の複数の特定のロジック回路／コード、特定のファームウェアコード、特定の相互接続動作、複数の特定のロジック構成、複数の特定の製造技術及び材料、複数の特定のコンパイラ実装、コード内の複数のアルゴリズムについての特定の表現、特定のパワーダウン及びゲーティング技術／ロジック並びにコンピュータシステムの他の特定の動作の詳細のような、周知のコンポーネント又は方法は、本開示を不必要に不明瞭にするのを回避すべく詳細には記載されていない。

【0023】

以下の実施形態は、コンピューティングプラットフォーム又はマイクロプロセッサにおけるような、具体的な集積回路においてエネルギー節約及びエネルギー効率を参照して説明され得るが、他のタイプの集積回路及びロジックデバイスには他の実施形態を適用可能である。本明細書で説明する実施形態の同様の技術及び教示内容を、より良いエネルギー効率及びエネルギー節約からやはり恩恵を受け得る他のタイプの回路又は半導体デバイスに適用することができる。例えば、開示する実施形態は、デスクトップコンピュータシステム又はＵｌｔｒａｂｏｏｋ（商標）に限定されない。ハンドヘルドデバイス、タブレット、他の薄型ノートブック、システムオンチップ（ＳＯＣ）デバイス、及び、埋め込みアプリケーション等の他のデバイス中でも使用され得る。ハンドヘルドデバイスのいくつかの例には、セルラ電話、インターネットプロトコルデバイス、デジタルカメラ、パーソナルデジタルアシスタント（ＰＤＡ（登録商標））、及びハンドヘルドＰＣが含まれる。埋め込みアプリケーションには、一般に、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、システムオンチップ、ネットワークコンピュータ（ＮｅｔＰＣ）、セットトップボックス、ネットワークハブ、ワイドエリアネットワーク（ＷＡＮ）スイッチ、又は、下記で教示する機能及びオペレーションを実行可能な他の任意のシステムが含まれる。さらに、本明細書で説明する装置、方法、及びシステムは、物理的コンピューティングデバイスに限定されず、エネルギー節約及び効率についてのソフトウェア最適化にも関連し得る。下記の説明で容易に明らかになるように、本明細書で説明する方法、装置、及びシステムの実施形態は、（ハードウェア、ファームウェア、ソフトウェア、又は、それらの組み合わせに関するものであっても、そうでなくても）、性能の考慮事項とのバランスの取れた「グリーンテクノロジ」の未来にとって極めて重要である。

【0024】

コンピューティングシステムが進歩するにつれ、その中におけるコンポーネントはより複雑になっている。結果として、最適なコンポーネント動作のための帯域幅要件が満たされることを保証すべく、コンポーネント間の連結及び通信を行うためのインターコネクトアーキテクチャも複雑性が増している。さらに、異なる複数の市場セグメントは市場ニーズに適合すべく、複数のインターコネクトアーキテクチャの異なる態様を要求する。例えば、複数のサーバがより高性能を要求する一方で、モバイルエコシステムは場合によっては、節電のために全体的な性能を犠牲にしてしまう可能性がある。しかし、最大限の節電で可能な限り高い性能を提供することが、大半のファブリックの唯一の目的である。以下に説明される多数のインターコネクトは、本明細書に記載される解決手段の複数の態様から潜在的に利益を享受するであろう。

【0025】

１つのインターコネクトファブリックアーキテクチャは、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）エクスプレス（ＰＣＩｅ）アーキテクチャを含む。ＰＣＩｅの主目的は、複数の異なるベンダからの複数のコンポーネント及びデバイスを、複数の市場セグメント；クライアント（デスクトップ及びモバイル）、サーバ（スタンダード及びエンタープライズ）、及び埋め込み通信デバイスにわたるオープンアーキテクチャで相互運用できるようにすることである。ＰＣＩ Ｅｘｐｒｅｓｓは、様々な将来の複数のコンピューティング及び通信プラットフォームのために定義された高性能汎用Ｉ／Ｏインターコネクトである。その利用モデル、ロード－ストアアーキテクチャ、及びソフトウェアインタフェースのようないくつかのＰＣＩ属性が、その改訂版を通して維持されているが、これに対し、以前のパラレルバス実装は、高度にスケーラブルな完全シリアルインタフェースによって置き換えられた。ＰＣＩ Ｅｘｐｒｅｓｓのより最近のバージョンでは、新しいレベルの性能と複数の特徴を供給すべく、ポイントツーポイントインターコネクト、スイッチベースの技術、及びパケット化されたプロトコルにおける進展を活用している。ＰＣＩ Ｅｘｐｒｅｓｓによってサポートされる高度な複数の特徴のいくつかの中には、電力管理、サービスの品質（ＱｏＳ）、ホットプラグ／ホットスワップサポート、データインテグリティ、及びエラーハンドリングがある。

【0026】

図１を参照すると、コンポーネントのセットを相互接続するポイントツーポイントリンクから構成されるファブリックの一実施形態が示されている。システム１００は、コントローラハブ１１５に連結されたプロセッサ１０５及びシステムメモリ１１０を含む。プロセッサ１０５は、マイクロプロセッサ、ホストプロセッサ、埋め込みプロセッサ、コプロセッサ又は他のプロセッサ等、任意の処理要素を含む。プロセッサ１０５は、フロントサイドバス（ＦＳＢ）１０６を通じてコントローラハブ１１５に連結されている。一実施形態において、ＦＳＢ１０６は、後述のようなシリアルポイントツーポイントインターコネクトである。別の実施形態において、リンク１０６は、異なるインターコネクト規格に準拠するシリアル差動インターコネクトアーキテクチャを含む。

【0027】

システムメモリ１１０は、ランダムアクセスメモリ（ＲＡＭ）、不揮発性（ＮＶ）メモリ、又はシステム１００における複数のデバイスによってアクセス可能な他のメモリのような、任意のメモリデバイスを含む。システムメモリ１１０は、メモリインタフェース１１６を通じてコントローラハブ１１５に連結されている。メモリインタフェースの例は、ダブルデータレート（ＤＤＲ）メモリインタフェース、デュアルチャネルＤＤＲメモリインタフェース及びダイナミックＲＡＭ（ＤＲＡＭ）メモリインタフェースを含む。

【0028】

一実施形態において、コントローラハブ１１５は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ又はＰＣＩＥ）インターコネクト階層内のルートハブ、ルートコンプレックス、又はルートコントローラである。コントローラハブ１１５の例は、チップセット、メモリコントローラハブ（ＭＣＨ）、ノースブリッジ、インターコネクトコントローラハブ（ＩＣＨ）、サウスブリッジ及びルートコントローラ／ハブを含む。チップセットという用語は多くの場合、２つの物理的に別個のコントローラハブ、すなわち、インターコネクトコントローラハブ（ＩＣＨ）に連結されたメモリコントローラハブ（ＭＣＨ）を指す。現在のシステムは多くの場合、プロセッサ１０５に組み込まれたＭＣＨを含むが、コントローラ１１５は、後述のものと同様の方式でＩ／Ｏデバイスと通信することに留意されたい。いくつかの実施形態において、ピアツーピアルーティングが、ルートコンプレックス１１５を通じて任意選択的にサポートされる。

【0029】

ここでコントローラハブ１１５は、シリアルリンク１１９を介してスイッチ／ブリッジ１２０に連結される。インタフェース／ポート１１７及び１２１とも称され得る入力／出力モジュール１１７及び１２１は、階層型プロトコルスタックを包含／実装して、コントローラハブ１１５とスイッチ１２０との間の通信を提供する。一実施形態において、複数のデバイスをスイッチ１２０に連結させることが可能である。

【0030】

スイッチ／ブリッジ１２０は、デバイス１２５から上流に、すなわちルートコンプレックスに向かい階層の上方にコントローラハブ１１５へ、及び下流に、すなわちルートコントローラから離れて階層の下方へ、プロセッサ１０５又はシステムメモリ１１０からデバイス１２５へ、パケット／メッセージをルーティングする。一実施形態において、スイッチ１２０は、複数の仮想ＰＣＩ対ＰＣＩブリッジデバイスの論理アセンブリと称される。デバイス１２５は、Ｉ／Ｏデバイス、ネットワークインタフェースコントローラ（ＮＩＣ）、アドインカード、オーディオプロセッサ、ネットワークプロセッサ、ハードドライブ、ストレージデバイス、ＣＤ／ＤＶＤ ＲＯＭ、モニタ、プリンタ、マウス、キーボード、ルータ、ポータブルストレージデバイス、ファイヤワイヤデバイス、ユニバーサルシリアルバス（ＵＳＢ）デバイス、スキャナ及び他の入力／出力デバイス等、電子システムに連結される任意の内部又は外部デバイス又はコンポーネントを含む。ＰＣＩｅ用語ではしばしば、そのようなデバイスをエンドポイントと呼ぶ。具体的に示されていないが、デバイス１２５は、レガシー又は他のバージョンのＰＣＩデバイスをサポートするためのＰＣＩｅ対ＰＣＩ／ＰＣＩ－Ｘブリッジを含み得る。ＰＣＩｅにおけるエンドポイントデバイスは多くの場合、レガシー、ＰＣＩｅ又はルートコンプレックス統合エンドポイントとして分類される。

【0031】

グラフィックスアクセラレータ１３０も、シリアルリンク１３２を介してコントローラハブ１１５に連結される。一実施形態において、グラフィックスアクセラレータ１３０は、ＩＣＨに連結されたＭＣＨに連結されている。次に、スイッチ１２０、及びしたがって、Ｉ／Ｏデバイス１２５が、ＩＣＨに連結されている。また、Ｉ／Ｏモジュール１３１及び１１８は、グラフィックスアクセラレータ１３０とコントローラハブ１１５との間で通信するための階層型プロトコルスタックを実装する。上記のＭＣＨの議論と同様に、グラフィックスコントローラ又はグラフィックスアクセラレータ１３０自体が、プロセッサ１０５に統合されてよい。さらに、システムの１又は複数のリンク（例えば、１２３）は、例えば、リタイマ、リピータ等、１又は複数の拡張デバイス（例えば、１５０）を含み得る。

【0032】

図２を見ると、階層型プロトコルスタックの一実施形態が示されている。階層型プロトコルスタック２００は、Ｑｕｉｃｋ Ｐａｔｈインターコネクト（ＱＰＩ）スタック、ＰＣＩｅスタック、次世代高性能コンピューティングインターコネクトスタック又は他の階層型スタック等、任意の形態の階層型通信スタックを含む。図１～４に関する直下の記載はＰＣＩｅスタックに関するものであるが、同じ概念が複数の他のインターコネクトスタックに適用されてよい。一実施形態において、プロトコルスタック２００は、トランザクション層２０５と、リンク層２１０と、物理層２２０とを含むＰＣＩｅプロトコルスタックである。図１におけるインタフェース１１７、１１８、１２１、１２２、１２６及び１３１等のインタフェースが、通信プロトコルスタック２００として表され得る。通信プロトコルスタックとしての表現は、プロトコルスタックを実装／包含するモジュール又はインタフェースとも称され得る。

【0033】

ＰＣＩ Ｅｘｐｒｅｓｓは、パケットを使用してコンポーネント間で情報を通信する。パケットが、トランザクション層２０５及びデータリンク層２１０において形成され、送信コンポーネントから受信コンポーネントへ情報を搬送する。送信されたパケットが他の層を流れる際に、それらの層でパケットを処理するために必要な追加の情報によってパケットが拡張される。受信側において、リバース処理が発生し、パケットは、それらの物理層２２０表現からデータリンク層２１０表現へ、最終的に（トランザクション層パケットのため）受信デバイスのトランザクション層２０５によって処理され得る形態へと変換される。

【0034】

［トランザクション層］

【0035】

一実施形態において、トランザクション層２０５は、デバイスの処理コアと、データリンク層２１０及び物理層２２０のようなインターコネクトアーキテクチャとの間のインタフェースを提供する。これに関して、トランザクション層２０５の主な役割は、パケット（すなわち、トランザクション層パケット又はＴＬＰ）の組み立て及び分解である。変換層２０５は、典型的には、ＴＬＰのためのクレジットベースのフロー制御を管理する。ＰＣＩｅは、分割トランザクション、すなわち要求及び応答が時間的に隔てられた複数のトランザクションを実装し、ターゲットデバイスが当該応答のためのデータを収集する間、リンクに他のトラフィックを搬送させることを可能にする。

【0036】

また、ＰＣＩｅはクレジットベースのフロー制御を利用する。このスキームにおいて、デバイスはトランザクション層２０５内の複数の受信バッファのそれぞれのために、クレジットの初期量を通知する。図１のコントローラハブ１１５のようなリンクの反対端における外部デバイスは、各ＴＬＰによって消費されるクレジット数をカウントする。トランザクションがクレジット限界を超えない場合、このトランザクションは、送信され得る。応答を受信すると、クレジット量が回復される。クレジットスキームの利点は、クレジット限界が発生しなければ、クレジット返却のレイテンシが性能に影響しないことである。

【0037】

一実施形態において、４つのトランザクションアドレス空間は、構成アドレス空間、メモリアドレス空間、入／出力アドレス空間、及びメッセージアドレス空間を含む。メモリ空間トランザクションは、メモリマップ位置へ／から、データを転送する読み取り要求及び書き込み要求のうちの１又は複数を含む。一実施形態において、メモリ空間トランザクションは、例えば、３２ビットアドレス等の短いアドレスフォーマット、又は６４ビットアドレス等の長いアドレスフォーマットといった２つの異なるアドレスフォーマットを使用可能である。構成空間トランザクションは、ＰＣＩｅデバイスの構成空間にアクセスするために用いられる。構成空間に対するトランザクションは、読み取り要求及び書き込み要求を含む。メッセージ空間トランザクション（又は単にメッセージ）は、ＰＣＩｅエージェント間の帯域内通信をサポートするために定義される。

【0038】

したがって、一実施形態において、トランザクション層２０５はパケットヘッダ／ペイロード２０６を組み立てる。現在のパケットヘッダ／ペイロードのフォーマットは、ＰＣＩｅ仕様ウェブサイトにおけるＰＣＩｅ仕様で見られ得る。

【0039】

図３を素早く参照するに、ＰＣＩｅトランザクション記述子の一実施形態が示されている。一実施形態において、トランザクション記述子３００は、トランザクション情報を搬送するためのメカニズムである。この点において、トランザクション記述子３００はシステム内の複数のトランザクションの識別をサポートする。他の複数の潜在的な使用は、デフォルトのトランザクション順序の変更及びトランザクションと複数のチャネルとの関連付けの追跡を含む。

【0040】

トランザクション記述子３００は、グローバル識別子フィールド３０２、属性フィールド３０４及びチャネル識別子フィールド３０６を含む。図示される例では、グローバル識別子フィールド３０２は、ローカルトランザクション識別子フィールド３０８及びソース識別子フィールド３１０を含むよう示される。一実施形態において、グローバルトランザクション識別子３０２は、全ての未処理の要求に対し一意である。

【0041】

一実装に従うと、ローカルトランザクション識別子フィールド３０８は要求元エージェントによって生成されるフィールドであり、これは、その要求元エージェントのための、完了を必要とする全ての未処理の要求に対して一意である。さらに、この例において、ソース識別子３１０はＰＣＩｅ階層内の要求元エージェントを一意に識別する。したがって、ローカルトランザクション識別子３０８フィールドはソースＩＤ３１０とともに、階層ドメイン内のトランザクションのグローバル識別を提供する。

【0042】

属性フィールド３０４は、トランザクションの複数の特性及び関係を指定する。この点において、属性フィールド３０４は、複数のトランザクションのデフォルト処理の変更を可能にする追加の情報を提供するために潜在的に使用される。一実施形態において、属性フィールド３０４は、優先度フィールド３１２、予約済フィールド３１４、順序付けフィールド３１６、及びスヌープ無しフィールド３１８を含む。ここで、優先度サブフィールド３１２はトランザクションに優先度を割り当てるイニシエータによって変更されてよい。予約済属性フィールド３１４は、将来のため、又はベンダ定義の利用のために、予約されたままとされる。優先度又はセキュリティ属性を使用する、可能な利用モデルが、予約済属性フィールドを使用して実装されてよい。

【0043】

この例において、順序付け属性フィールド３１６が使用され、デフォルトの順序付けルールを変更し得る順序付けのタイプを伝達する任意の情報を供給する。１つの例示的な実装によると、「０」の順序付け属性は、デフォルトの順序付けルールが適用されることを示し、「１」の順序付け属性は、緩和された順序付けを示し、複数の書き込みが同じ方向への複数の書き込みを渡すことができ、複数の読み取り完了は、同じ方向に複数の書き込みを渡すことができる。スヌープ属性フィールド３１８は、複数のトランザクションがスヌープされるかどうかを決定すべく利用される。示される通り、チャネルＩＤフィールド３０６は、トランザクションが関連付けられるチャネルを識別する。

【0044】

［リンク層］

【0045】

リンク層２１０は、データリンク層２１０とも称され、トランザクション層２０５と物理層２２０との間の中間段階として動作する。一実施形態において、データリンク層２１０の役割は、リンク上の２つのコンポーネント間でトランザクション層パケット（ＴＬＰ）を交換するための信頼性のあるメカニズムを提供することである。データリンク層２１０の一方側は、トランザクション層２０５によって組み立てられた複数のＴＬＰを受け入れ、パケットシーケンス識別子２１１、すなわち識別番号又はパケット番号を適用し、誤り検出符号、すなわちＣＲＣ２１２を計算及び適用し、物理デバイスから外部デバイスにわたる送信のため、変更された複数のＴＬＰを物理層２２０に送信する。

【0046】

［物理層］

【0047】

一実施形態において、物理層２２０は、パケットを外部デバイスへ物理的に送信すべく、論理サブブロック２２１及び電気サブブロック２２２を含む。ここで、論理サブブロック２２１は、物理層２２１の「デジタル」機能を担う。これに関して、論理サブブロックは、物理サブブロック２２２による送信のための発信情報を準備するための送信セクションと、受信情報をリンク層２１０に渡す前にそれを識別して準備する受信セクションとを含む。

【0048】

物理ブロック２２２は、送信機及び受信機を含む。送信機には、論理サブブロック２２１によって複数のシンボルが供給され、送信機はそれらをシリアライズし、外部デバイスへと送信する。受信機には外部デバイスからのシリアライズされたシンボルが供給され、受信した信号をビットストリームに変換する。ビットストリームは、デシリアライズされ、論理サブブロック２２１に供給される。一実施形態において、８ｂ／１０ｂ送信コードが使用され、ここでは１０ビットシンボルが送信／受信される。ここでは、フレーム２２３を用いてパケットをフレーム化するために、特別なシンボルが用いられる。加えて、一例において、受信機は、着信シリアルストリームから復元されたシンボルクロックも提供する。

【0049】

上述の通り、トランザクション層２０５、リンク層２１０、及び物理層２２０はＰＣＩｅプロトコルスタックの具体的な実施形態に関し記載されているが、階層型プロトコルスタックはこれに限定されない。実際には、任意の階層型プロトコルが包含／実装されてよい。一例として、階層型プロトコルとして表されるポート／インタフェースは、（１）複数のパケットを組み立てる第１の層、すなわちトランザクション層；複数のパケットをシーケンス化する第２の層、すなわちリンク層；及び複数のパケットを送信する第３の層、すなわち物理層を含む。具体例として、共通標準インタフェース（ＣＳＩ）階層型プロトコルが利用される。

【0050】

次に図４を参照すると、ＰＣＩｅシリアルポイントツーポイントファブリックの一実施形態が示される。ＰＣＩｅシリアルポイントツーポイントリンクの一実施形態が示されているが、シリアルポイントツーポイントリンクはシリアルデータを送信するための任意の送信パスを含み、これに限定されない。示される実施形態において、基本のＰＣＩｅリンクは２つの低電圧の差動的に駆動される複数の信号ペア、すなわち、送信ペア４０６／４１１及び受信ペア４１２／４０７を含む。したがって、デバイス４０５は、データをデバイス４１０に送信するための送信ロジック４０６と、デバイス４１０からデータを受信するための受信ロジック４０７とを含む。換言すると、２つの送信パス、すなわちパス４１６及び４１７と、２つの受信パス、すなわちパス４１８及び４１９とがＰＣＩｅリンクに含まれる。

【0051】

送信パスは、伝送路、銅線、光回線、無線通信チャネル、赤外線通信リンク、又は他の通信パスのような、データを送信するための任意のパスを指す。例えば、デバイス４０５及びデバイス４１０等、２つのデバイス間の接続はリンク４１５等のリンクと呼ばれる。
リンクは、１つのレーンをサポートしてよく、各レーンは、差動信号ペアのセット（１つのペアは送信用、１つのペアは受信用）を表す。帯域幅をスケーリングするために、リンクはｘＮで示される複数のレーンを集約してよく、ここでＮは任意のサポートされるリンク幅、例えば、１、２、４、８、１２、１６、３２、６４、又はそれ以上等である。

【0052】

差動ペアは、差動信号を送信するためのライン４１６及び４１７のような２つの送信パスを指す。一例として、ライン４１６が低電圧レベルから高電圧レベルへと切り替わる、すなわち、立ち上がりエッジである場合、ライン４１７は、高ロジックレベルから低ロジックレベル、すなわち立ち下りエッジへと、駆動する。複数の差動信号は、複数のより良好な電気的特性、例えば、より良好なシグナルインテグリティ、すなわちクロスカップリング、電圧オーバシュート／アンダシュート、リンギング等を潜在的に示す。これにより、より良好なタイミングウィンドウを可能にし、それにより、より高速な送信周波数を可能にする。

【0053】

１つの実施形態において、２つ又はそれよりも多くのデバイスを相互接続するために、Ｕｌｔｒａ Ｐａｔｈインターコネクト（商標）（ＵＰＩ（商標））を利用してよい。ＵＰＩは、次世代のキャッシュコヒーレントでリンクベースのインターコネクトを実装することが可能である。１つの例として、ＵＰＩは、複数のプロセッサ、複数のアクセラレータ、複数のＩ／Ｏデバイス等を接続するために典型的にはＰＣＩｅ又は別のインターコネクトプロトコルが用いられるシステム内を含む、ワークステーション又はサーバ等の高性能コンピューティングプラットフォームにおいて使用されてよい。しかしながら、ＵＰＩはそのように限定されない。代わりに、ＵＰＩは、ここで記載される任意のシステム又はプラットフォームにおいて使用されてよい。さらに、開発された個々の思想が、ＰＣＩｅ、ＭＩＰＩ、ＱＰＩ等のような、他のインターコネクト及びプラットフォームに適用されてよい。

【0054】

複数のデバイスをサポートするべく、１つの例示的な実装において、ＵＰＩは、命令セットアーキテクチャ（ＩＳＡ）には依存しないものを含むことができる（すなわち、ＵＰＩは、複数の異なるデバイスに実装されることができる）。別のシナリオでは、ＵＰＩは、また、プロセッサ又はアクセラレータだけではなく、高性能Ｉ／Ｏデバイスに接続するために使用されてよい。例えば、高性能ＰＣＩｅデバイスは、適切な変換ブリッジ（すなわち、ＵＰＩからＰＣＩｅへ）を通してＵＰＩに連結されてよい。さらに、複数のＵＰＩリンクは、様々なやり方で（例えば、スター、リング、メッシュ等）複数のプロセッサのような多数のＵＰＩベースのデバイスによって使用されてよい。図５は、複数の潜在的なマルチソケット構成の例示的な実装を示している。図示されるように、２ソケット構成５０５は、２つのＵＰＩリンクを含むことができるが；他の実装では、１つのＵＰＩリンクが使用されてよい。より大きなトポロジーに対しては、他の追加の又は代替の特徴の中でもとりわけ識別子（ＩＤ）が割り当て可能であってかつ何らかの形態で仮想パスが存在する限りにおいて、任意の構成が使用されてよい。示されるように、一例において、４ソケット構成５１０は、各プロセッサから別のプロセッサへのＵＰＩリンクを有する。しかし、構成５１５に示される８ソケット実装では、全てのソケットが、ＵＰＩリンクを通じて互いに直接的に接続しているわけではない。しかしながら、仮想パス又はチャネルが複数のプロセッサ間に存在する場合には、そうした構成がサポートされる。サポートされる複数のプロセッサの範囲は、ネイティブドメインにおいて、２～３２を含む。他の例の中でも、より多数のプロセッサが、複数ドメイン又はノードコントローラ間の他のインターコネクトの使用を通して、達成されてよい。

【0055】

ＵＰＩアーキテクチャは、いくつかの例においては、プロトコル層（コヒーレントの、非コヒーレントの、及び任意選択的には、他のメモリベースのプロトコル）、ルーティング層、リンク層、及び物理層を含む、階層型プロトコルアーキテクチャの定義を含む。その上、ＵＰＩは、他の例の中でも、電力マネージャ（電力制御ユニット（ＰＣＵ）のような）、テスト及びデバッグ設計（ＤＦＴ）、フォールト処理、レジスタ、セキュリティに関連する改善をさらに含むことができる。図５は、例示的なＵＰＩ階層型プロトコルスタックの実施形態を示している。いくつかの実装例において、図５に示される層のうち少なくともいくつかは、任意であってよい。各層は、その独自のレベルの粒度又は分量の情報を（プロトコル層６２０ａ、ｂはパケット６３０を、リンク層６１０ａ、ｂはフリット（ｆｌｉｔ）６３５を、物理層６０５ａ、ｂはフィット（ｐｈｉｔ）６４０を）扱う。いくつかの実施形態において、パケットは実装に基づいて、複数の部分的なフリット、単一のフリット、又は複数のフリットを含んでよいことに留意されたい。

【0056】

第１の例として、フィット６４０の幅は、リンク幅対ビット数の１対１のマッピング（例えば、２０ビットリンク幅は、２０ビットのフィットを含む等）を含む。複数のフリットは、１８４、１９２又は２００ビットのような、より大きなサイズを有してよい。フィット６４０が２０ビット幅で、フリット６３５のサイズが１８４ビットの場合、１つのフリット６３５を送信するには小数値（ｆｒａｃｔｉｏｎａｌ ｎｕｍｂｅｒ）のフィット６４０が必要となる（例えば、他の例の中でも特に、１８４ビットのフリット６３５の送信には２０ビットで９．２フィット、又は１９２ビットのフリットの送信には２０ビットで９．６となる）ことに留意されたい。物理層における基本的なリンクの複数の幅は、変化してよいことに留意されたい。例えば、方向毎のレーン数は、２、４、６、８、１０、１２、１４、１６、１８、２０、２２、２４等を含んでよい。一実施形態において、リンク層６１０ａ、ｂは、単一のフリット内に異なる複数のトランザクションのピースを埋め込み可能であり、１又は複数のヘッダ（例えば１、２、３、４）がフリット内に埋め込まれてよい。一例において、ＵＰＩは複数のヘッダを対応する複数のスロットへ分割し、そのフリットにおける多数のメッセージが、異なるノード行きとなることを可能とする。

【0057】

一実施形態において、物理層６０５ａ、ｂが、物理媒体（電気又は光等）上での情報の高速転送を担うことができる。物理リンクは、層６０５ａ及び６０５ｂのような２つのリンク層エンティティ間のポイントツーポイントであり得る。リンク層６１０ａ、ｂは、複数の上位層から物理層６０５ａ、ｂを抽出でき、信頼性をもってデータ（複数の要求も）を転送し、２つの直接接続されたエンティティ間のフロー制御を管理する能力を提供する。リンク層はまた、物理チャネルを複数の仮想チャネル及びメッセージクラスに仮想化する役割を有し得る。プロトコル層６２０ａ、ｂは、複数の物理リンクにわたる転送のために、複数のプロトコルメッセージを物理層６０５ａ、ｂに対し渡す前に、複数のプロトコルメッセージを複数の適切なメッセージクラス及び仮想チャネルにマッピングすべく、リンク層６１０ａ、ｂに依存する。リンク層６１０ａ、ｂは、他の例の中でも特に、要求、スヌープ、応答、ライトバック、非コヒーレントデータのような複数のメッセージをサポートしてよい。

【0058】

ＵＰＩの物理層６０５ａ、ｂ（又は、ＰＨＹ）は、図６に図示されるように、電気層（すなわち、２つのコンポーネントを接続する電気伝導体）の上であって、リンク層６１０ａ、ｂの下に実装され得る。物理層及び対応するロジックは各エージェントに存在でき、（例えば、あるリンクのいずれかの側における複数のデバイスにおいて）互いに分離されている、２つのエージェント（Ａ及びＢ）上の複数のリンク層を接続する。ローカル及び遠隔の複数の電気層は、物理媒体に（例えば、複数のワイヤ、導体、光等）よって接続される。一実施形態において、物理層６０５ａ、ｂは、２つの主要なフェーズである、初期化及び動作のフェーズを有する。初期化中、接続はリンク層に対して不透明であり、シグナリングは複数の時限状態とハンドシェイクイベントとの組み合わせを含んでよい。動作中、接続はリンク層に対して透明であり、シグナリングは、全てのレーンが単一のリンクとして共同して動作する際、特定の速度である。動作フェーズ中、物理層は、フリットをエージェントＡからエージェントＢに、及び、エージェントＢからエージェントＡにトランスポートする。接続は、リンクとも称され、フリット及び現在の構成のコントロール／ステータス（例えば、幅）をリンク層と交換しながら、媒体、幅及びリンク層からの速度を含むいくつかの物理的な態様を抽出する。初期化フェーズは、マイナーフェーズ、例えば、ポーリング、コンフィギュレーションを含む。動作フェーズは、マイナーフェーズ（例えば、リンク電力管理状態）も含む。

【0059】

一実施形態において、リンク層６１０ａ、ｂは、２つのプロトコル又はルーティングエンティティ間で信頼性のあるデータ転送を提供すべく実装され得る。リンク層は、プロトコル層６２０ａ、ｂから物理層６０５ａ、ｂを抽出でき、２つのプロトコルエージェント（Ａ、Ｂ）間のフロー制御を担当でき、プロトコル層（複数のメッセージクラス）及びルーティング層（複数の仮想ネットワーク）に対し、複数の仮想チャネルサービスを提供できる。プロトコル層６２０ａ、ｂとリンク層６１０ａ、ｂとの間のインタフェースは、典型的には、パケットレベルであり得る。一実施形態では、リンク層における最小の転送単位は、規定ビット数であるフリットと称され、例えば、１９２ビット又は何らかの他の単位名である。リンク層６１０ａ、ｂは、物理層６０５ａ、ｂの転送単位（フィット）を、リンク層６１０ａ、ｂの転送単位（フリット）へフレーム化すべく、物理層６０５ａ、ｂに依存する。加えて、リンク層６１０ａ、ｂは、２つの部分、すなわち送信機と受信機とに論理的に分割されてもよい。１つのエンティティ上の送信機／受信機ペアは、別のエンティティ上の送信機／受信機ペアと接続されてよい。フロー制御はしばしば、フリット及びパケットの両方をベースに実行される。誤り検出及び訂正は、また、潜在的には、フリットレベルベースで実行される。

【0060】

一実施形態では、ＵＰＩトランザクションをソースから宛先へとルーティングするために、ルーティング層６１５ａ、ｂは、柔軟かつ分散型の方法を提供することができる。複数のトポロジーのための複数のルーティングアルゴリズムは、各ルータにおけるプログラマブルルーティングテーブルを介して指定され得るので、このスキームは柔軟性がある（一実施形態においてプログラミングは、ファームウェア、ソフトウェア、又はそれらの組み合わせにより実行される）。ルーティング機能は分散型であってよく；ルーティングは一連のルーティングステップを介してなされてよく、各ルーティングステップは、ソース、中間、又はターゲットのルータのいずれかにおけるテーブルの検索を介して定義される。ＵＰＩパケットをＵＰＩファブリックに挿入するために、ソースでの検索が用いられてよい。入力ポートから出力ポートへＵＰＩパケットをルーティングするために、中間ルータでの検索が用いられてよい。宛先ＵＰＩプロトコルエージェントをターゲットにするために、宛先ポートでの検索が用いられてよい。複数のルーティングテーブル、つまり、複数のルーティングアルゴリズムは仕様によって具体的に定義されないので、いくつかの実装例において、ルーティング層を薄くできることに留意されたい。これにより柔軟性、及び柔軟なプラットフォームアーキテクチャトポロジーを含む様々な利用モデルが、システム実装によって定義されることを可能にする。ルーティング層６１５ａ、ｂは、最大３つまで（又はそれより多く）の仮想ネットワーク（ＶＮ）、一例において、２つのデッドロックフリーのＶＮ、すなわち、各仮想ネットワークで定義される複数のメッセージクラスを有するＶＮ０及びＶＮ１の使用を提供するために、リンク層６１０ａ、ｂに依存している。共有適応仮想ネットワーク（ＶＮＡ）が、リンク層で定義されてよいが、この適応ネットワークは複数のルーティング概念に直接さらされなくてよい。というのは、各メッセージクラス及び仮想ネットワークは、他の特徴及び例の中でも特に、複数の専用リソース及び保証された転送進行を有してよい。

【0061】

１つの実施形態において、ＵＰＩは、メモリからのデータのラインをキャッシュするエージェントをサポートするために、コヒーレンシプロトコル層６２０ａ、ｂを含むことができる。メモリデータをキャッシュしたいエージェントは、コヒーレンシプロトコルを使用して、そのキャッシュにロードすべく、データのラインを読み取ってよい。そのキャッシュ内のデータのラインを変更したいエージェントは、コヒーレンシプロトコルを使用して、データを変更する前にラインのオーナシップを取得してよい。ラインの変更後、エージェントはラインをメモリにライトバックするか又はラインを外部要求への応答に含むかのいずれかまで、それをそのキャッシュに保持する複数のプロトコル要件に従ってよい。最後に、そのキャッシュ内のラインを無効化すべく、エージェントは複数の外部要求に応じ得る。プロトコルは、全てのキャッシュエージェントが従い得る複数のルールを指示することによって、データのコヒーレンシを保証する。また、それはキャッシュを持たない複数のエージェントのために、コヒーレントにメモリデータを読み書きする手段を提供する。

【0062】

本明細書において論じられた最適化実装は、ＰＣＩｅ及びＵＰＩを含む、様々なプロトコルのフリット及びパケット構造に適用され得る。そのような特徴及び改良は、また他のプロトコルに適用され得る。例えば、本明細書に論じられた特徴は、他のアプリケーションの中でも、次世代データセンタ性能を加速させるように設計された、改良された高速ＣＰＵツーデバイス及びＣＰＵツーメモリインターコネクトを提供するように設計されたコンピュートエクスプレスリンク（ＣＸＬ）インターコネクトプロトコルに適用され得る。ＣＸＬは、ＣＰＵメモリ空間と取り付けられたデバイス上のメモリとの間のメモリコヒーレンシを維持し、これにより、他の例示的な利点の中でもとりわけ、より高い性能のためのリソースシェアリングが可能になり、ソフトウェアスタックの複雑性が減り、システムコスト全体が下がる。ＣＸＬは、ホストプロセッサ（例えば、ＣＰＵ）及びワークロードアクセラレータ（他の例の中でも、例えば、グラフィックス処理ユニット（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、テンソル及びベクトルプロセッサユニット、機械学習アクセラレータ、目的専用アクセラレータ解決手段）のセット間の通信を可能にする。実際、人工知能、機械学習及び他のアプリケーション等の新たに出現したコンピューティングアプリケーションをサポートするようにＣＰＵを補完するためにアクセラレータがますます使用されていることから、ＣＸＬは、高速通信のための標準インタフェースを提供するために設計されている。

【0063】

ＣＸＬリンクは、コヒーレンシ、メモリアクセス、及び入力／出力（Ｉ／Ｏ）プロトコルの動的プロトコル多重化をサポートする、低レイテンシ高帯域幅ディスクリート又はオンパッケージリンクであり得る。他の用途の中でもとりわけ、ＣＸＬリンクにより、アクセラレータは、他の例の中でもとりわけ、キャッシングエージェント及び／又はホストシステムメモリとしてのシステムメモリにアクセスすることが可能になり得る。ＣＸＬは、アクセラレータの莫大なスペクトルをサポートするように設計された動的マルチプロトコル技術である。ＣＸＬは、ディスクリート又はオンパッケージリンクを介して、ＰＣＩｅ（ＣＸＬ．ｉｏ）と同様のＩ／Ｏセマンティクスと、キャッシュプロトコルセマンティクス（ＣＸＬ．ｃａｃｈｅ）と、メモリアクセスセマンティクス（ＣＸＬ．ｍｅｍ）とを含むプロトコルの豊富なセットを提供する。特定のアクセラレータ使用モデルに基づいて、ＣＸＬプロトコルの全て、又はこれらのプロトコルのサブセットのみがイネーブルされ得る。いくつかの実装において、ＣＸＬは、十分に確立された、幅広く採用されているＰＣＩｅインフラストラクチャ（例えば、ＰＣＩｅ５．０）上に構築されてよく、ＰＣＩｅ物理及び電気的インタフェースを活用してエリアに高度なプロトコルを提供することは、Ｉ／Ｏ、メモリプロトコル（例えば、ホストプロセッサがメモリをアクセラレータデバイスと共有することを可能にする）及びコヒーレンシインタフェースを含む。

【0064】

図７を参照すると、ＣＸＬリンク７５０を利用する例示的なシステムを示す簡易ブロックダイアグラム７００が示されている。例えば、リンク７５０は、ホストプロセッサ７０５（例えば、ＣＰＵ）をアクセラレータデバイス７１０に相互接続し得る。この例では、ホストプロセッサ７０５は、１又は複数のプロセッサコア（例えば、７１５ａ～ｂ）及び１又は複数のＩ／Ｏデバイス（例えば、７１８）を含む。ホストメモリ（例えば、７６０）には、（例えば、同じパッケージ又はダイ上の）ホストプロセッサが設けられ得る。アクセラレータデバイス７１０は、アクセラレータロジック７２０を含んでよく、いくつかの実装では、独自のメモリ（例えば、アクセラレータメモリ７６５）を含んでよい。この例では、ホストプロセッサ７０５は、コヒーレンス／キャッシュロジック７２５及びインターコネクトロジック（例えば、ＰＣＩｅロジック７３０）を実装するための回路を含み得る。ＣＸＬ多重化ロジック（例えば、７５５ａ～ｂ）も提供されることで、ＣＸＬプロトコル（例えば、Ｉ／Ｏプロトコル７３５ａ～ｂ（例えば、ＣＸＬ．ｉｏ）、キャッシュプロトコル７４０ａ～ｂ（例えば、ＣＸＬ．ｃａｃｈｅ）及びメモリアクセスプロトコル７４５ａ～ｂ（ＣＸＬ．ｍｅｍ））の多重化が可能になり得、これにより、ホストプロセッサ７０５とアクセラレータデバイス７１０との間のリンク７５０を介して、サポートされているプロトコル（例えば、７３５ａ～ｂ、７４０ａ～ｂ、７４５ａ～ｂ）のいずれか１つのデータを多重化方式で送信することが可能になる。

【0065】

いくつかの実装において、多種多様な他のデバイス（例えば、他のプロセッサデバイス、アクセラレータ、スイッチ、メモリデバイス等）と相互接続するようにデバイスを柔軟に適合させるように、ＣＸＬ準拠リンクと協調して、Ｆｌｅｘ Ｂｕｓ（商標）ポートが利用されてよい。Ｆｌｅｘ Ｂｕｓポートは、ＰＣＩｅ又はＣＸＬリンク（及び潜在的には、他のプロトコル及びアーキテクチャのリンクも）のいずれかをサポートするように静的に構成されたフレキシブル高速ポートである。Ｆｌｅｘ Ｂｕｓポートにより、高帯域幅オフパッケージリンクを介してネイティブＰＣＩｅプロトコル又はＣＸＬのどちらを提供するか設計上選ぶことが可能になる。ポートにおいて適用されるプロトコルの選択は、自動ネゴシエーションを介してブート時間中に発生してよく、スロットへプラグ接続されたデバイスに基づいてよい。Ｆｌｅｘ Ｂｕｓは、ＰＣＩｅ電気回路を用いることでＰＣＩｅリタイマとの互換性を有するようになり、アドインカードについての規格であるＰＣＩｅフォームファクタを順守する。

【0066】

図８を参照すると、様々なデバイス（例えば、７１０、８１０、８２０、８２５、８４５等）をホストプロセッサ（例えば、ＣＰＵ７０５、８０５）に連結するためにＣＸＬ（例えば、８１５ａ～ｂ、８５０ａ～ｂ）及びＰＣＩｅリンク（例えば、８３０ａ～ｂ）を実装するのにＦｌｅｘ Ｂｕｓポート（例えば、８３５～８４０）を利用するシステムの例が、（簡易ブロックダイアグラム８００にて）示されている。この例において、システムは、プロセッサ間リンク８７０（例えば、ＵｌｔｒａＰａｔｈインターコネクト（ＵＰＩ）、Ｉｎｆｉｎｉｔｙ Ｆａｂｒｉｃ（商標）、又は他のインターコネクトプロトコルを利用する）によって相互接続された２つのＣＰＵホストプロセッサデバイス（例えば、７０５、８０５）を含み得る。各ホストプロセッサデバイス７０５、８０５は、ローカルシステムメモリブロック７６０、８６０（例えば、ダブルデータレート（ＤＤＲ）メモリデバイス）に連結され得、これらは、メモリインタフェース（例えば、メモリバス又は他のインターコネクト）を介して、それぞれのホストプロセッサ７０５、８０５に連結されている。

【0067】

上で論じられたように、様々なアクセラレータデバイス（例えば、７１０、８１０）を相互接続するために、ＣＸＬリンク（例えば、８１５ａ、８５０ｂ）が利用され得る。したがって、対応するポート（例えば、Ｆｌｅｘ Ｂｕｓポート８３５、８４０）は、ＣＸＬリンクを確立させて、対応するホストプロセッサデバイス（例えば、７０５、８０５）をアクセラレータデバイス（例えば、７１０、８１０）に相互接続することを可能にするように構成され得る（例えば、選択されたＣＸＬモード）。この例に示されているように、Ｆｌｅｘ Ｂｕｓポート（例えば、８３６、８３９）、又は他の同様の構成可能なポートは、ホストプロセッサ（例えば、７０５、８０５）をＩ／Ｏデバイス（例えば、スマートＩ／Ｏデバイス８２０、８２５等）に相互接続するために、ＣＸＬリンクの代わりに汎用Ｉ／Ｏリンク（例えば、ＰＣＩｅリンク）８３０ａ～ｂを実装するように構成され得る。いくつかの実装において、ホストプロセッサ７０５のメモリは、他の例示的な実装及びアーキテクチャの中でも、例えば、接続されたアクセラレータデバイス（例えば、７１０、８１０）のメモリ（例えば、７６５、８６５）、又はメモリ拡張機デバイス（例えば、Ｆｌｅｘ Ｂｕｓポート（８３７、８３８）上に実装された対応するＣＸＬリンク（例えば、８５０ａ～ｂ）を介してホストプロセッサ７０５、８０５に接続された８４５）を通して増設され得る。

【0068】

図９は、ＣＸＬリンクを実装するために利用される例示的なポートアーキテクチャ９００（例えば、Ｆｌｅｘ Ｂｕｓ）を示す簡易ブロックダイアグラムである。例えば、Ｆｌｅｘ Ｂｕｓアーキテクチャは、ポートによってサポートされる複数のプロトコルを実装するための複数の層として編成され得る。例えば、ポートは、トランザクション層ロジック（例えば、９０５）、リンク層ロジック（例えば、９１０）、及び物理層ロジック（例えば、９１５）（例えば、全部又は一部が回路に実装される）を含み得る。例えば、トランザクション（又はプロトコル）層（例えば、９０５）は、ＰＣＩｅトランザクション層９５５及びベースＰＣＩｅトランザクション層９５５のＣＸＬトランザクション層エンハンスメント９６０（ＣＸＬ．ｉｏ用）を実装するトランザクション層ロジック９２５と、ＣＸＬリンクのためのキャッシュ（例えば、ＣＸＬ．ｃａｃｈｅ）プロトコル及びメモリ（例えば、ＣＸＬ．ｍｅｍ）プロトコルを実装するためのロジック９３０とへ細分化され得る。同様に、リンク層ロジック９３５は、ベースＰＣＩｅデータリンク層９６５及びＰＣＩｅデータリンク層９６５の強化バージョンを表すＣＸＬリンク層（ＣＸＬ．ｉｏ用）を実装するように提供され得る。ＣＸＬリンク層９１０は、キャッシュ及びメモリリンク層エンハンスメントロジック９４０（例えば、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍ用）も含み得る。

【0069】

図９の例を続けると、ＣＸＬリンク層ロジック９１０は、他の例示的な実装の中でも、２つのロジックストリーム（例えば、ＰＣＩｅ／ＣＸＬ．ｉｏ及びＣＸＬ．ｃａｃｈｅ／ＣＸＬ．ｍｅｍ）からのトラフィックをインターリーブする、ＣＸＬアービトレーション／多重化（ＡＲＢ／ＭＵＸ）ロジック９２０とインタフェースし得る。リンクトレーニング中に、トランザクション層及びリンク層は、ＰＣＩｅモード又はＣＸＬモードのいずれかで動作するように構成される。いくつかの例において、他の例の中でもとりわけ、ホストＣＰＵは、ＰＣＩｅモード又はＣＸＬモードのいずれかの実装をサポートし得るが、アクセラレータのような他のデバイスは、ＣＸＬモードのみをサポートし得る。いくつかの実装において、ポート（例えば、Ｆｌｅｘ Ｂｕｓポート）は、ＰＣＩｅ物理層（例えば、ＰＣＩｅ電気回路ＰＨＹ９５０）に基づいて、物理層９１５を利用し得る。例えば、Ｆｌｅｘ Ｂｕｓ物理層は、リンクトレーニングプロセス中にオルタネートモードネゴシエーションの結果に基づいてＰＣＩｅモード又はＣＸＬモードのいずれかで動作できるコンバージド論理物理層９４５として実装され得る。いくつかの実装において、物理層は、複数のシグナリングレート（例えば、８ＧＴ／ｓ、１６ＧＴ／ｓ、３２ＧＴ／ｓ等）及び複数のリンク幅（例えば、ｘ１６、ｘ８、ｘ４、ｘ２、ｘ１等）をサポートし得る。ＰＣＩｅモードでは、ポート９００によって実装されるリンクは、ネイティブＰＣＩｅ特徴（例えば、ＰＣＩｅ仕様において定義される）に完全に準拠し得るが、ＣＸＬモードでは、このリンクは、ＣＸＬについて定義された全ての特徴をサポートする。したがって、他の例の中でもとりわけ、Ｆｌｅｘ Ｂｕｓポートは、ネイティブＰＣＩｅプロトコルデータ又は動的マルチプロトコルＣＸＬデータを送信して、ＰＣＩｅ電気回路を介してＩ／Ｏプロトコル、コヒーレンシプロトコル及びメモリプロトコルを提供できるポイントツーポイントインターコネクトを提供し得る。

【0070】

ＣＸＬ Ｉ／Ｏプロトコル、すなわちＣＸＬ．ｉｏは、Ｉ／Ｏデバイスのための非コヒーレントロード／ストアインタフェースを提供する。ＣＸＬ．ｉｏにおけるトランザクションタイプ、トランザクションパケットフォーマット化、クレジットベースのフロー制御、仮想チャネル管理、及びトランザクション順序付けルールは、ＰＣＩｅ定義の全部又は一部に従い得る。ＣＸＬキャッシュコヒーレンシプロトコル、すなわちＣＸＬ．ｃａｃｈｅは、デバイスとホストとの間のインタラクションを、少なくとも１つの関連付けられた応答メッセージ及び場合によってはデータ転送をそれぞれが有する複数の要求として定義する。インタフェースは、要求、応答、及びデータという、各方向における３つのチャネルから構成される。

【0071】

ＣＸＬメモリプロトコル、すなわちＣＸＬ．ｍｅｍは、プロセッサ及びメモリ間のトランザクショナルインタフェースであり、ダイ間で通信する場合にＣＸＬの物理及びリンク層を使用する。他の例の中でもとりわけ、ＣＸＬ．ｍｅｍは、メモリコントローラがホストＣＰＵ内に位置する場合、メモリコントローラがアクセラレータデバイス内にある場合、又はメモリコントローラがメモリバッファチップへ移動させられる場合を含む、複数の異なるメモリ取り付けオプションのために用いられ得る。他の例示的な特徴の中でもとりわけ、ＣＸＬ．ｍｅｍは、異なるメモリタイプ（例えば、揮発性、永続的等）及び構成（例えば、フラット、階層型等）を伴うトランザクションに適用され得る。いくつかの実装において、ホストプロセッサのコヒーレンシエンジンは、ＣＸＬ．ｍｅｍ要求及び応答を用いて、メモリとインタフェースし得る。この構成では、ＣＰＵコヒーレンシエンジンは、ＣＸＬ．ｍｅｍ Ｍａｓｔｅｒとみなされ、Ｍｅｍデバイスは、ＣＸＬ．ｍｅｍ Ｓｕｂｏｒｄｉｎａｔｅとみなされる。ＣＸＬ．ｍｅｍ Ｍａｓｔｅｒは、ＣＸＬ．ｍｅｍ要求（例えば、読み取り、書き込み等）のソーシングを担うエージェントであり、ＣＸＬ．ｍｅｍ Ｓｕｂｏｒｄｉｎａｔｅは、ＣＸＬ．ｍｅｍ要求（例えば、データ、完了等）への応答を担うエージェントである。Ｓｕｂｏｒｄｉｎａｔｅがアクセラレータである場合、ＣＸＬ．ｍｅｍプロトコルは、デバイスコヒーレンシエンジン（ＤＣＯＨ）の存在を想定する。このエージェントは、ＣＸＬ．ｍｅｍコマンドに基づくデバイスキャッシュのスヌーピング及びメタデータフィールドの更新のようなコヒーレンシ関連機能の実装を担うことが想定されている。メタデータがデバイス取り付け型メモリによりサポートされる実装では、メタデータは、他の例示的な使用の中でもとりわけ、ＣＰＵソケット用の粗いスヌープフィルタを実装するためにホストによって用いられ得る。

【0072】

いくつかの実装において、リンク層（例えば、９１０）を実装する回路又は他のロジック（例えば、知的財産（ＩＰ）ブロック又は他のハードウェア要素）を、プロトコルの物理層（例えば、９１５）の少なくとも一部を実装する回路又は他のロジック（例えば、ＩＰブロック又は他のハードウェア要素）に連結するために、インタフェースが提供され得る。例えば、インタフェースは、図９の例におけるような、物理インターコネクトに対するインタフェースのための、１又は複数のリンク層及び物理層間の相互運用性、設計及びバリデーション再使用を促進するために、リンク層コントローラ、モジュール、又は他のロジック、及び、論理物理層（「論理ＰＨＹ」又は「ｌｏｇＰＨＹ」）を実装するモジュールの間の共通インタフェースを定義する論理ＰＨＹインタフェース（ＬＰＩＦ）仕様に基づくものである。さらに、図９の例におけるように、複数のプロトコルを同時に実装及びサポートするために、インタフェースはロジック（例えば、９３５、９４０）を伴って実装されてよい。さらに、そのような実装においては、リンク層（例えば、９１０）及び物理層（例えば、９１５）間にアービトレーション及びマルチプレキサ層（例えば、９２０）が設けられてよい。いくつかの実装において、複数プロトコル実装における各ブロック（例えば、９１５、９２０、９３５、９４０）は、独立したＬＰＩＦインタフェース（例えば、９８０、９８５、９９０）を介して他のブロックとインタフェースし得る。他の例の中でも、二分岐がサポートされる場合には、各二分岐ポートは、その独自の独立したＬＰＩＦインタフェースを同様に有し得る。

【0073】

本明細書において論じられている例では、ＬＰＩＦベースリンク層‐論理ＰＨＹインタフェースの使用を参照する場合があるが、本明細書において論じられている詳細及び原理は、非ＬＰＩＦインタフェースにも等しく適用され得ることが理解されるべきである。同様に、いくつかの例では、ＣＸＬ又はＰＣＩｅを実装するためにＰＨＹをコントローラに連結するための、共通リンク層－論理ＰＨＹインタフェースの使用を参照する場合があるが、他のリンク層プロトコルも、そのようなインタフェースを使用し得る。同様に、Ｆｌｅｘ Ｂｕｓ物理層をいくらか参照する場合があるが、本開示の範囲内にある他の例示的な変形形態の中でも、いくつかの実装においては、他の物理層ロジックが同様に採用され、本明細書において論じられているような共通リンク層－論理ＰＨＹインタフェースを使用する場合がある。

【0074】

図１０は、（例えば、インターコネクトプロトコルにおいて定義されたリンクトレーニングステートマシンに従って）物理通信リンク１０７５を確立し、リンク１０７５によってサポートされている１又は複数のインターコネクトプロトコルに従ってリンク１０７５の他端にあるリンクパートナーデバイス１０５０とリンク１０７５を介して通信するための回路を含むポート１０２５を有するデバイス１００５の例示的な実装を示す簡易ブロックダイアグラム１０００である。１つの例において、デバイス１００５は、グラフィックス処理コンポーネント、テンソル処理コンポーネント、アクセラレータハードウェア、キャッシュエージェント等のような、他の又は代替的なコンポーネントの中でも、コンピュータ処理回路（例えば、プロセッサコア１０１０）、コンピュータメモリブロック（例えば、１０１５）及び対応するメモリコントローラ１０２０を備えてよい。ポート１０２５は、リンク１０７５上でデータを送信するための送信機（ＴＸ）及びリンク１０７５上でデータを受信するための対応する受信機（ＲＸ）を実装し得る。同様に、リンクパートナーデバイス１０５０は、対応するポート１０５５（例えば、ポート１０２５と同様のロジック及び特徴を有し、同様にリンク１０７５をサポートするとともにこれを介して通信可能である）を有し得る。リンク１０７５をトレーニングし、イコライジングし、及び別様に確立し、及び次にリンク１０７５を介して通信し、及びリンク１０７５上でのリンク状態遷移を管理するのをサポートするために、ポート１０２５は、１つのさらなる階層型インターコネクトプロトコル（例えば、ＰＣＩｅ、ＣＸＬ、ＵＰＩ、ＵＳＢ、Ｇｅｎ－Ｚ等）をサポートするロジックを実装するためのハードウェア回路において少なくとも部分的に実装されたプロトコルロジック１０３０を含み得る。

【0075】

本明細書において論じられている例示的な特徴及び解決手段のうちのいくつかによれば、ポート（例えば、１０２５）のいくつかの実装は、インターコネクトプロトコルの改良された特徴を実装するために、強化プロトコルロジック（例えば、１０３０）を利用し得る。例えば、いくつかの例において、プロトコルロジック１０３０は、複数の代替フリットベーストランスポートモードを実装するために、フリットモードコントローラ回路１０３５を含み得る。例えば、フリットベーストランスポートモードは、他の例の中でも、標準フリットベーストランスポートモード、レイテンシ最適化フリットベーストランスポートモード、及び部分リンク幅最適化フリットベーストランスポートモードを含み得る。代替モードのそれぞれにおいて、異なるそれぞれのフリットフォーマットが利用され得、フリットモードコントローラ１０３５は、これらのフリットモードのうちのいずれが相互にサポートされるか、及び、動作中にリンクパートナー（例えば、１００５及び１０５０）がフリットモード間でどのように及びいつ遷移するかを決定するために、リンクパートナーデバイス１０５０とネゴシエートし得る。例えば、フリットモードコントローラ１０３５は、他の例の中でも、第１のリンク幅で動作している第１のアクティブリンク状態から異なる第２のより狭いリンク幅で動作している第２のアクティブリンク状態への遷移を識別し、（例えば、標準フリットベーストランスポートモード又はレイテンシ最適化フリットベーストランスポートモードから）部分リンク幅最適化フリットベーストランスポートモードへの対応する遷移をトリガし得る。そのような特徴は、他の例示的な利益の中でも、より狭いリンク幅（例えば、部分リンク幅）のレイテンシの影響を軽減することを支援し得る。

【0076】

さらに、プロトコルロジックのいくつかの実装は、スロットルコントローラロジック１０４０を含んでよい。いくつかの実装において、プロトコル（例えば、ＰＣＩｅ６、ＣＸＬ等）によって選択的リトライがサポートされ、受信及び／又は送信側バッファ（例えば、１０４２、１０４４）を利用して選択的リトライを実装し得る。リンク（例えば、１０７５）上の受信デバイスが、（フリットのシーケンス中の）受信されたフリットが誤りを含むことを検出した場合、受信デバイスは、（（例えば、従来のフリットリトライ実装におけるように）例えば、誤っているフリットだけでなく、誤っているフリットに続いて受信されたフリットのリプレイも要求するのではなく）誤っている特定のフリットをリプレイする要求を、リンクを介して送信し得る。選択的リトライの例示的な実装において、受信デバイスは、誤っている特定のフリットのリプレイを要求し、アイドルではない任意の後続のフリットを（例えば、リプレイバッファ中で）バッファし（アイドルフリットは、いかなる意味のある情報も搬送しないのでドロップできる）、誤っている特定のフリットの訂正されたリトライバージョンが受信された後に、これらのバッファされたフリットを消費し得る。誤っているフリットがリプレイされた後に、これらのバッファされたフリットが順次消費されることになるので、選択的リトライは、バッファされたフリットにだけでなく、シーケンス中のリプレイされたフリットに続く任意の非アイドルフリットにも、意味のあるレイテンシを導入することができる。いくつかの実装において、周期的なアイドルフリット及び／又はＳＫＰオーダードセット（ＯＳ）が（例えば、オポチュニクティックに、又は定義された頻度に従って）送信され得、アイドルデータのこれらのモーメントは、（例えば、代わりに、これらの遅延フリットをスケジュールされたアイドルフリット又はＳＫＰシンボルの代わりに送信することによって）この失われたレイテンシの一部を「取り戻す」ために利用され得る。データフロー中にアイドル期間を設けることで、選択的リトライからのレイテンシの蓄積が大きく防止され得る一方で、エラーレートが増加した場合、選択的リトライのレートも同様に増加し、結果として、選択的リトライバッファリングからもたらされるレイテンシが耐えられないほど急速に蓄積する場合がある。それに応じて、他の例示的な解決手段の中でも、いくつかの実装において、スロットルコントローラ１０４０は、（例えば、ソフトウェアコントローラ（例えば、１０９０）の助けを伴って又はハードウェアにおいてリプレイ要求を追跡することによって）フリットエラーの増加を検出し、（例えば、リンク上のアイドルフリットの数又は頻度を意図的に増加させることによって）データストリーム中のアイドルウィンドウの頻度をスロットリングするか又は一時的に増加させ得る。

【0077】

上で導入されたように、インターコネクトは、定義されたフロー制御単位又はフリットを利用して、フリットモードトランスポートをサポートし、リンクの物理層を介した送信のためにデータ（例えば、パケットデータ）をカプセル化し得る。単一のフリット内で、全パケット又はパケットのセグメントが送信され得る。フリットは、固定長及びフォーマット（例えば、定義されたフィールドを有する）を有するように、それぞれのプロトコルによって定義され得る。これらのフィールドのうちの１又は複数は、巡回冗長検査（ＣＲＣ）符号、前方誤り訂正（ＦＥＣ）符号、又は他の誤り訂正符号（ＥＣＣ）等の誤り検出又は誤り訂正符号を保持するように定義され得る。例えば、６４．０ＧＴ／ｓのＰＡＭ－４シグナリングでの高エラーレートをハンドリングするために、ＰＣＩｅ６．０は、ＰＣＩｅにフリットモードを導入し、３ウェイインターリーブ（３－ｗａｙ ｉｎｔｅｒｌｅａｖｅｄ）前方誤り訂正（ＦＥＣ）メカニズム（例えば、各２バイト、合計６バイト）及び強力な８バイトリードソロモン符号ベースＣＲＣメカニズムを伴って２５６Ｂフリットサイズを定義する。ＣＸＬ及びＵＰＩ等の他のプロトコルもまた、（異なる定義されたフォーマットを伴う場合であっても）フリットを利用し得、これは誤り検出及び訂正符号を含む。実際、ＣＸＬのバージョン（例えば、ＣＸＬ３）及びＵＰＩのバージョン（例えば、ＵＰＩ３）は、ＰＣＩｅ ＰＨＹ（例えば、６４．０ＧＴ／ｓで動作するためにＰＣＩｅ６．０ＰＨＹ）を利用するように定義されているが、レイテンシの影響を０に維持するために、６Ｂ ＣＲＣを伴う１２８Ｂレベルのサブフリットを有する。

【0078】

図１１Ａ～図１１Ｄは、様々なプロトコル実装のフリット構成を示すダイアグラム１１００ａ～ｄである。例えば、図１１Ａは、例示的なＰＣＩｅフリットモードフリットの表現を示している。フリットは、フリット全体に対して提供される単一誤り検出符号を伴う２５６Ｂの定義された長さを有し得る。例えば、フリット１１０５は、フリット全体に対して計算された、単一誤り検出符号（例えば、８Ｂ ＣＲＣ１１２０）及び前方誤り訂正符号（例えば、６Ｂ ＦＥＣ１１２５）を伴う、２３６Ｂのトランザクション層パケット（ＴＬＰ）データ１１１０及び６Ｂのデータリンク層パケット（ＤＬＬＰ）データ１１１５を含み得る。同様に、図１１Ｂの例に示されているように、ＣＸＬフリットフォーマットは、単一誤り検出符号（例えば、ＣＲＣ１１４０及びＦＥＣ１１４５）によってカバーされる、２Ｂのフリットヘッダ１１３０及び２４０Ｂのデータ１１３５を含む、２５６Ｂフリット長を有し得る。いくつかの実装において、前方誤り訂正は、ＣＲＣからビット誤りが判定された場合にのみ、（ＦＥＣ符号（例えば、１１４５）を使用して）実行され得る。これは、前方誤り訂正を通して導入されるレイテンシが、それが必要であると決定される場合（例えば、ＣＲＣ符号に基づいてフリット中にエラーが検出された場合）以外の全ての場合に回避され得る点で、有利であり得る。他の例示的な実装の中でも、他の事例（例えば、レイテンシ耐性がより高い用途では）、全てのフリット（例えば、ＦＥＣの後にＣＲＣが適用されている）について、前方誤り訂正が実行され得る。

【0079】

フリットの全体をカバーする単一誤り検出符号の１つの欠点は、フリット中の対応する誤り検出符号（例えば、ＣＲＣ）に対するエラー検査を実行するために、受信デバイス（例えば、デバイスのポートに設けられた対応するプロトコル回路（例えば、論理ＰＨＹ回路）を使用する）が、フリットの全てのバイトを受信するのを待機しなければならないことである。この蓄積レイテンシは、いくつかの用途において許容できない場合がある。したがって、いくつかの実装は、図１１Ｃ～図１１Ｄに示されているような、代替的なレイテンシ最適化フリットフォーマットを採用し得、ここで、フリット内に複数の誤り検出符号が提供される。例えば、図１１Ｃに示されているＣＸＬレイテンシ最適化フリットフォーマットの例に示されているように、フリットは、サブフリット（例えば、第１のサブフリット１１５０及び第２のサブフリット１１５５）に論理的に細分化され得、各サブフリット１１５０、１１５５に対してそれぞれの誤り検出符号が提供され得る。例えば、第１のサブフリット１１５０に対して提供される誤り検出符号は、ＣＲＣ１１６０であってよく、第２のサブフリット１１５５に対して提供される誤り検出符号は、ＣＲＣ１１６５及びＦＥＣ１１７０であってよい。レイテンシ最適化フリットは、対応するサブフリットのみが受信された後でＣＲＣ検査が実行可能であるので、蓄積レイテンシを低減させ、ＣＲＣ検査がこのデータにおいてエラーを出さない場合は（例えば、第１のサブフリット１１５０の）先行するデータを即座に消費することが可能になり得る。図１１Ｄは、（例えば、ＵＰＩ３のための）同様のレイテンシ最適化フリット構造を示しており、ここで、５１２Ｂのフリットが、固有のそれぞれのＣＲＣ符号をそれぞれ伴う４のサブフリットに細分化される。図１１Ｃ及び図１１Ｄの例では、いくつかの実装において、サブフリットのそれぞれに対するＣＲＣ検査のそれぞれがエラー条件を示さない場合、フリット全体に対する前方誤り訂正がスキップされる場合がある。しかしながら、他の例示的な実装の中でも、ＣＲＣ検査のうちの１又は複数が関連付けられたサブフリット中にエラーを示した場合、エラーの訂正を試行するために、（例えば、ＦＥＣ符号１１７０を使用して）前方誤り訂正が使用され得る。

【0080】

いくつかの実装において、インターコネクトリンクプロトコルのステートマシンが、複数のアクティブリンク状態を定義し得る。リンクが全幅アクティブリンク状態（例えば、Ｌ０）において動作している場合、それは、リンクに利用可能な物理レーンの全てを利用している。いくつかの実装において、部分幅リンク状態（ｐａｒｔｉａｌ ｗｉｄｔｈ ｌｉｎｋ ｓｔａｔｅ）では、利用可能なレーン又はリンク幅の全て未満を（例えば、一時的に）利用することになる節電アクティブリンク状態が提供され得る。部分幅リンク状態（例えば、部分Ｌ０又はＬ０ｐ状態）では、（例えば、全幅リンク状態又はさらにはアイドルリンク状態から）リンクの１又は複数の利用可能なレーンがアイドルにされた部分幅状態に入ることによって、節電が実現され得る。非対称部分幅とは、異なる幅を有する二方向リンクの各方向を指し、これはいくつかの設計においてサポートされ得る。部分幅状態中、送信速度は同じに維持され得るが、リンク幅が低減することで、リンクの総スループットレートが低減する。さらに、部分幅リンク状態では、より狭いリンク幅でフリットが送信されるので、その結果として、フリットがより幅広のリンク状態（例えば、Ｌ０又はより幅広の部分幅リンク状態）において送信される場合よりも、送信時間が長い。

【0081】

そのため、リンク幅が低減することでデータを集積する時間が増加するため、部分幅リンク状態では、上で論じられたレイテンシ蓄積問題（ＣＲＣ符号に対応するデータを集積するためにかかる時間から生じる）が悪化する。実際、Ｌ０ｐでは、レイテンシを犠牲にすることで節電が達成される。例えば、ネイティブ２５６Ｂフリットを伴うｘ１６リンクは、６４．０ＧＴ／ｓで２ｎｓの蓄積レイテンシ、及び、１２８Ｂサブフリットに関して１ｎｓのサブフリット蓄積レイテンシを有する。Ｌ０ｐにおける同じリンクは、２５６Ｂネイティブフリット上でのｘ８／ｘ４／ｘ２／ｘ１幅に関する４／８／１６／３２ｎｓ、及び、１２８Ｂサブフリット上でのｘ８／ｘ４／ｘ２／ｘ１幅に関する２／４／８／１６ｎｓの蓄積レイテンシを有する。そのため、２５６Ｂフリットは、例えば、６４．０ＧＴ／ｓでのｘ１６リンクに関して、ｘ１６リンク幅からｘ１幅に移行する場合、３１ｎｓの追加された追加レイテンシを有するであろう。このレイテンシの影響は、ほとんどのトランザクションが１４Ｂ又は１６Ｂスロット内に含まれるコヒーレンシ又はメモリプロトコルに関して、耐えられるものではない。例えば、キャッシュラインデータ転送は、４のバックツーバック１６Ｂスロットから構成される。したがって、他の例示的な利点の中でも、改良された実装において、特殊フリットモードがサポートされ得、これは、部分リンク状態中に、より少数のレーン上での送信を通じて導入されるレイテンシの課題に対処するように適合されたフリットフォーマットを利用する。

【0082】

上で導入したように、いくつかの実装において、閾値よりも少ない数のレーン（及び全幅アクティブリンク状態において利用されるより少ない数のレーン）を利用する部分幅リンク状態にリンクが遷移する場合、ポートのプロトコルロジックは、部分幅状態中に、第１のフリットフォーマットから異なる第２のフリットフォーマットに遷移し得る。より詳細には、フリットのデータを保護するために、第１のフリットフォーマットが第１の数の誤り検出符号（例えば、ＣＲＣ符号）を提供する場合、第２のフリットフォーマットは、フリットのデータのより多数の比較的小さなセグメント（例えば、サブフリット）を保護するために、より大きな第２の数の誤り検出符号を提供する。レイテンシ最適化フリットと同様に、部分幅リンク状態中に特に誤り検出符号の普及率（ｐｒｅｖａｌｅｎｃｅ）及び頻度を増加させることを利用して、リンクのアクティブレーンを低減させることによって悪化した蓄積レイテンシのプレッシャーを緩和することができる。

【0083】

説明的な例として、図１２Ａ～図１２Ｃは、部分幅リンク状態フリットフォーマットの例示的な実装を示している。或る特定の部分幅リンク条件中に、そのような特殊フリットフォーマットが利用され得、対応する部分幅リンク状態を終了する場合、リンクパートナーは、異なる標準又はレイテンシ最適化フリットフォーマットに遷移して戻る。例えば、図１２Ａには、例示的な部分幅状態フリットフォーマットが示されている。図１２Ａの例において、リンクが全幅（又は部分幅状態において比較的高い部分リンク幅で）アクティブである場合に、レイテンシ最適化ＣＸＬフリットフォーマットが利用され得る。図１２Ａに表されている例示的なフリットフォーマットは、レイテンシ最適化ＣＸＬフリットフォーマット（例えば、図１１Ｃの例に示されているものと同様）に対応する部分幅状態フリットフォーマットを表し得る。図１２Ａは、表形式１２００ａでの部分幅状態フリットフォーマットを表しており、テーブル１２００ａ内の各セルは、フリットのデータの２バイトを表している。Ｓ０～Ｓ１４とラベル付けされたセルは、ＣＸＬフリットスロットのナンバリングされたスロット０～１４のバイトを表している。例えば、スロット０（Ｓ０）は１４バイトで、スロット１（Ｓ１）は１６バイトで、等と構成され得る。フリットは、ＣＸＬフリットヘッダ（例えば、１２０５）を含み得る。さらに、６ＢのＣＲＣ誤り検出符号（例えば、ｃｒｃ０～ｃｒｃ６）の７のインスタンスが、スロットデータの３４Ｂ毎に提供される。例えば、２つのスロットをカバーするように、４０バイト（３４バイトの情報＋６Ｂ ＣＲＣ）毎に、６Ｂ ＣＲＣが適用される。（６）と同じＨ行列が使用されるが、３ウェイインターリーブＦＥＣを形成するように、右から９６列を有する。この例示的な部分幅状態フリットのペイロードサイズは、リンク幅が動的に変化するにつれてリトライメカニズムもシームレスに動作することを確実にするために、全幅のカウンターパート（例えば、図１１Ｃにおける例示的なレイテンシ最適化フリット）と同一であり得る。図１２Ａの例において、スロット０及び８は、それぞれ１４Ｂであり；残りの１３スロットは、それぞれ１６Ｂである。スロット８は、集積するためにフルフリットかかるので、高レイテンシスロットである。残りのスロットは、１４Ｂ～４０Ｂの蓄積レイテンシを有し、これは、単一レーン（ｘ１）リンクに関しても、＜２ｎｓ～５ｎｓである。１２８Ｂサブフリットを有する全幅モードであっても、蓄積レイテンシは、ｘ１６、ｘ８、及びｘ４のリンク幅に対してそれぞれ最大で２ｎｓ、４ｎｓ、及び８ｎｓであり得ることに留意されたい。

【0084】

図１２Ａの例において、増加した（例えば、７の）ＣＲＣインスタンスは、それぞれ４０Ｂのデータを保護し、それぞれ１２８Ｂのデータを保護する２つのＣＲＣ符号インスタンスのみを含む対応するＣＸＬレイテンシ最適化フリットフォーマット（例えば、図１１Ｃに示されている）と比較して、部分幅フリットフォーマット内でのＣＲＣ符号の発生の略４倍の増加を表している。しかしながら、より頻繁に誤り検出符号を提供する結果として、部分幅フリットフォーマットの長さは、より広いリンク幅状態において送信される対応するフリットフォーマットよりも長くなる（例えば、２８８Ｂ対２５６Ｂ）。動作中、ポートは、（例えば、図１１Ｃの）第１のフリットフォーマットを利用し、特定の部分幅状態への遷移を検出すると、特定の部分幅状態にある間、代わりに（例えば、図１２Ａの）対応する部分幅フリットフォーマットを使用するように遷移し得る。特定の部分幅状態が終了した場合、ポート及びリンクは、（例えば、図１１Ｃの）より「標準的な」フリットフォーマットを利用するように元に戻り得る。

【0085】

図１２Ｂは、（例えば、図１１Ｄの）より標準的なＵＰＩ３レイテンシ最適化フリットフォーマットの部分幅最適化変換を表す部分幅状態フリットフォーマットの表形式表現１２００ｂである。例えば、５１２Ｂの標準フリットフォーマットに関して、対応する部分幅状態（Ｌ０ｐ）フリットフォーマットは、図１２Ａの例に示されている２８８ＢのＬ０ｐフリットフォーマットのそれと同様のレイアウトを使用して、５７６Ｂであり得る。例えば、最初の１３のサブフリットはそれぞれ４０Ｂであり（３４Ｂの情報、６Ｂ ＣＲＣ）、これにそれぞれ５０Ｂのサブフリット（４０Ｂの情報、４Ｂの予約済、６Ｂ ＣＲＣ）が続き、４８０Ｂのペイロード（＋２Ｂのフリットヘッダ）及び６ＢのインターリーブＦＥＣを収容するようになっている。部分幅状態フリットフォーマットは、明瞭な（ｃｌｅａｎ）フリット又はシンボル境界上で終了するように定義され得る。他の例示的な特徴の中でも、明瞭なフリット又はシンボル境界で部分幅状態フリットフォーマットを定義するように、予約済フィールドが提供され得る。

【0086】

部分幅状態フリットフォーマットのまた別の例において、図１２Ｃは、ＰＣＩｅ６．０又はＣＸＬ（図１１Ａ～図１１Ｂを参照）の非レイテンシ最適化２５６Ｂフリットの部分幅最適化バージョンの表現１２００ｃを示している。この例における部分幅状態フリットフォーマットは、４のサブフリット（例えば、１２５０、１２５５、１２６０、１２７０）で構成され得、６４Ｂ ＴＬＰサブフリット（例えば、１２５０、１２５５、１２６０）及び４４Ｂ ＴＬＰ、６Ｂ ＤＬＰ、８Ｂ ＣＲＣ、及び６Ｂ ＦＥＣを有する最後のサブフリット１２７０のそれぞれのために、８Ｂ ＣＲＣが提供されている（フリットフォーマットを２８０Ｂに拡張している）。そのため、最初の３のサブフリットは、それぞれ７２Ｂであり、最後のサブフリットは、６４Ｂである。他の例示的な実装の中でも、ＣＸＬ実装において、フリットヘッダは、最初のＴＬＰサブフリット１２５０の最初の２Ｂを占有し得る。

【0087】

特殊部分幅最適化フリットフォーマットのサポートは、任意選択の特徴であり得、リンクパートナーは、そのようなフリットフォーマットを利用する前にまず、リンクパートナーポートによって及びどのような条件下でそのようなフリットフォーマットが相互にサポートされているかを判定し得る。例えば、特定のデバイスが部分幅最適化フリットフォーマット（及び、レイテンシ最適化フリットフォーマット等の他の任意選択のフリットフォーマット）をサポートしているか否かを構成レジスタが識別し得る。レジスタ内の構成情報が、部分幅最適化フリットフォーマットが使用されることになる又はされてよい条件をさらに識別し得る。いくつかの場合において、部分幅最適化フリットフォーマットが展開されることになるか否か及びその条件を制御するように、ＢＩＯＳ、オペレーティングシステム、又は他のソフトウェアベースコントローラが、構成レジスタにおける値を定義し得る。いくつかの実装において、他の特徴の中でも、リンクパートナーデバイスは、リンクトレーニング中（例えば、オルタネートプロトコルネゴシエーション中）、部分幅最適化フリットフォーマットがサポートされているか、どのような閾値部分リンク幅が部分幅最適化フリットフォーマット（例えば、ｘ４、ｘ２、ｘ１のリンク幅）の使用をトリガすべきかを含む、それらの固有の能力を広告する及び／又はそれらのリンクパートナーのそれぞれの能力を発見し得る。リンク上での部分幅最適化フリットフォーマットの使用に関する条件のネゴシエーションは、トレーニングシーケンス（例えば、ＴＳ１、ＴＳ２、又は他のトレーニングシーケンス）又はオーダードセット（例えば、ＳＫＰオーダードセット（ＳＫＰ ＯＳ））の交換を通して実行され得る。例えば、トレーニングシーケンス又はオーダードセット内の特定のフィールド又はビットは、部分幅最適化フリットフォーマットのサポートを識別する情報、部分幅閾値情報、及び、リンクの動作中にそのような特徴を実装するために使用可能な他の情報を保持するように定義され得る。

【0088】

部分幅状態（又はさらには、設定された閾値リンク幅よりも低いリンク幅を利用する部分幅状態）に入ることに応答して、リンクパートナーがリンク幅変化を自動的に識別し、リンクがこの部分幅動作モードにある間に、使用されるフリットフォーマットを標準又はデフォルトフリットフォーマットから対応する部分幅最適化フリットフォーマットに調整するモード又はリンク状態が、様々な技術を利用して可能にされ得る。この部分幅動作モードが終了した（及び、定義された閾値を超えるリンク幅が使用された）後、リンクパートナーは、標準フリットフォーマットを使用するように自動的に戻ることができる。例えば、図１３Ａは、標準フリットフォーマット及び部分幅最適化フリットフォーマットの使用の間で遷移するための例示的な技術を示すフローダイアグラム１３００ａである。例えば、リンク上での部分幅最適化フリットフォーマットのサポート及び使用をネゴシエートするとき、リンクは、アクティブ又は動作リンク状態に対してトレーニングされ得る。アクティブリンク状態は、最大で特定の数のレーン（リンクの物理層によってサポートされる）までの動作をサポートし得る。部分幅リンク状態は、データを送信及び／又は受信するために、この最大数よりも少ない数のレーンを利用し得る。例えば、リンクは、１６のレーン（ｘ１６）の幅で動作するように構成され得るが、部分幅リンク状態では、８つ（ｘ８）、４つ（ｘ４）、２つ（ｘ２）、又は１つ（ｘ１）レーンのみを利用する。部分幅リンク状態に入ってよく１３０２、リンクがそのサポートされている部分リンク幅のいずれで動作するべきかを判定してよい１３０４。オーダードセット又は他のデータをリンクパートナー間で通信して、部分幅リンク状態への遷移及び使用されるべきリンク幅をネゴシエートし得る。

【0089】

識別された部分リンク幅が閾値未満である（又は、閾値の定義に応じて、それ未満であるか又はそれに等しい）場合１３０５、リンクパートナーは、部分幅動作に適合された変更されたフリットフォーマットが使用されるべきであることをそれぞれ識別し得、標準フリットフォーマット（例えば、デフォルトフリットフォーマット、又は、全リンク幅又はより高いリンク幅動作中の使用に適合されたレイテンシ最適化フリットフォーマット）の使用から、変更されたフリットフォーマットに遷移し得る１３０６。部分幅リンク状態が閾値部分幅閾値を超えるリンク幅を利用する場合、リンクパートナーは、（例えば、トレーニング中にリンクパートナーによってネゴシエートされた）標準フリットフォーマットを使用して、リンク上でのデータの送信及び受信を（１３１０にて）続けてよい。変更されたフリットモードにある場合、変更されたフリットフォーマットに従ってフリットが生成されてリンク上で送信され得（１３０８にて）、リンクパートナーは、変更されたフリットフォーマットを受信し、リンクパートナーが部分幅リンク状態中に変更されたフリットフォーマットの使用へと互いに遷移したことに基づき、フリットを正確に分析して処理し得る。

【0090】

リンクパートナーは、全幅リンク状態（例えば、Ｌ０）のために部分幅リンク状態を終了させること又は部分幅リンク状態において使用されるリンク幅を増加させることのいずれかによって部分幅リンク状態が変更されるべきかを最終的に判定し得、リンクパートナーは、この遷移をネゴシエートし得る（例えば、１３１２）。他の例の中でも、遷移１３１２に続いてリンク上で使用されるフリットフォーマットは、変更されたフリットフォーマットを使用するための条件がもはや満たされていない場合等のいくつかの事例において変化して、リンクパートナーを、標準フリットフォーマットを使用するように遷移し戻させ得る。この遷移に続いて、このフォーマットのフリットが送信され受信され得る（例えば、１３１４）。いくつかの実装において、特定の部分幅リンク状態（例えば、Ｌ０ｐ）の終了又はそこからの遷移に対するレイテンシは、例えば、（例えば、約１．５ｕｓ以内の）次のスケジュールされたＳＫＰ ＯＳを待機するのではなく、アイドルレーンが次のフリット境界に対してトレーニングされたら（例えば、１６Ｂ境界にアライメントされたら）すぐにより高いリンク幅に遷移し始めることによって、低下し得る。１つの例において、ｘ１及びｘ２リンク幅、２８８Ｂフリットは、１６Ｂ境界に常にアライメントされ得る。ｘ４幅に関して、境界はフリット毎に存在し得る。開始データストリームオーダードセットを用いて、レーン対レーンのデスキューを、アクティベートされることになるそれらのレーンにわたって取得して、それらをアクティブレーン上のフリット境界にアライメントさせることができる。この結果、他の例示的な実装の中でも、この例では、７５０ｎｓの平均幅増加レイテンシ削減がもたらされる。

【0091】

部分幅リンク状態内に出現するリンクレイテンシの低減を支援するように、変更されたフリットフォーマットをサポートすることに加えて、コヒーレンシ及びメモリインターコネクトに関する選択的リプレイオーバヘッドを軽減するために、選択的にリプレイされるフリットが存在する場合を軽減するように、（例えば、ソフトウェア又はハードウェア内の）デバイスがリンクのオポチュニクティックなセルフスロットリングを実装し得る。スロットリングする場合、プロトコル層は、それがフリットのスロットにおいて送信されるべきいくつかのトランザクションを有し得る場合であっても、アイドルフリットを送信する。スロットリングは、受信機がその受信側リプレイバッファからキャッチアップ（ｃａｔｃｈ ｕｐ；追いつく）することを可能にする。例えば、いくつかのシステムは、リンクの帯域幅利用の改善を支援するために、選択的リプレイメカニズムをサポート又は実装し得る。従来、誤りのあるフリット又はパケットが受信された場合、エラーを含むフリットだけでなく、この誤りのあるフリットの後にリンクパートナーデバイスによって送信されたいずれの他のフリットのリプレイもトリガするように、受信機によってリプレイ要求が送信される。選択的リプレイでは、受信機は、その代わりに、誤りのあるフリットのリプレイのみを要求し、このフリットの後に受信されたフリットをバッファし得、したがって、エラーの無いフリット（すなわち、従来のリプレイではリプレイされることになったであろう、誤りのあるフリットに続くフリット）を別様に再送することによって、リンクの帯域幅が「浪費」されないようになっている。しかしながら、リンクの帯域幅のこの最適化は、トレードオフ無しに実現されない。先行するリプレイされたフリットが受信されるまでは、バッファされた正しいフリットを受信デバイスが消費することができない場合があるので、選択的リプレイ中にリンクレイテンシが悪影響を受け得る。この処理遅延によって追加されたレイテンシは、受信側がバッファされたフリットのその処理において「キャッチアップ」することを可能にするプレースホルダデータ（例えば、ＳＫＰ ＯＳシンボル、アイドルフリット、又は他の非実質的データ）がリンク上で受信されるまで続き得る。

【0092】

選択的リトライ中にフリットを集積させるリトライバッファをクリアすることにおいて、アイドルフリット、ＮＯＰフリット、周期的なＳＫＰ ＯＳ等が、受信機に対してキャッチアップの機会を提示して、受信側リプレイバッファが時間とともに低下することを可能にし得るが、次のアイドルフリット又はＳＫＰ ＯＳが待機されている間であって、リトライバッファをクリアする前に、別の選択的リプレイの結果としてもたらされる別のエラーが発生するリスクが存在する。それに応じて、この追加の選択的リトライは、受信機において経験されるレイテンシを合成することができる。それに応じて、リンクにおけるエラーレート及びトラフィックパターンに応じて（例えば、そのリンクは、フルに利用されていないが非常に少数のアイドルフリットを有する）、リプレイバッファを通じた遅延が非常に高い可能性がある。

【0093】

いくつかの実装において、システムは、選択的リプレイフリットを送信した後に送信機がそのフリット送信レートをスロットリングする場合、選択的リプレイを通して導入されたリンクレイテンシを低減することを試行し得る。例えば、受信機が選択的リプレイ要求（例えば、選択的Ｎａｋ）を発行し、選択的リプレイを待機している場合、それは、ＲＸリトライバッファに有効なペイロードフリットを格納し、選択的リプレイが受信された後にこれらのフリットを処理する。選択的リプレイの後に到着するペイロードフリットもまた、（例えば、全てのペイロードフリットがシーケンス番号の順序で処理されることになるシステム内において）ＲＸリトライバッファに格納されなければならない。送信機スロットリングを行わない場合、ＲＸリトライバッファは、全てのエントリを順に消費しなければならないので、受信パスにレイテンシを追加する。スロットリングは、送信機が、プレースホルダデータ（例えば、アイドルフリット、ＳＫＰ ＯＳ等）のために実質的なペイロードフリットの送信を選択的かつ戦略的に保留することを含み得、これは、受信されたフリットにキャッチアップする受信機の能力を加速させ、かつそのＲＸリトライバッファを排出させる。送信機がフリット送信をより早期にスロットリングしてＲＸリトライバッファを排出させる場合、レイテンシを低減することができ、このパフォーマンスの影響を軽減することができる。送信機において遅延させられた（例えば、ＴＬＰを搬送する）フリットは、ＲＸリトライバッファに格納されたフリットの処理バックログに起因していずれにしても受信機において遅延することになるので、この早期の送信機スロットリングは、パフォーマンス全体に影響を与えない。したがって、送信機において早期のスロットリングを実行することでＲＸリトライバッファが排出させられ、それにより、後続のＴＬＰはレイテンシが低減する。

【0094】

選択的リトライのために、受信機は、レイテンシ最適化パスのため及び受信側リトライバッファにおける格納及び転送のための両方で、アイドルフリットでのみキャッチアップすることができる。リンクが低～中度の利用を有する場合、受信側リトライバッファは、例えば、１００～２００ｎｓに相当するトラフィック（リプレイのラウンドトリップ遅延）を有し得、これは、（新たなエラーが発生しないと仮定すると）リンク上で１００～２００ｎｓのアイドルフリット又はＳＫＰオーダードセットが通信されるまで、誤っているフリットからの全ての後続のトラフィックに対する追加レイテンシになる。送信機は、受信機のリプレイバッファにおける非アイドルフリットの数を追跡し得る。スロットリングは、受信機の排出レートに合わせて調整され得る。例えば、（例えば、Ｌ０ｐに起因して）リンクが低減した幅で動作している場合、ＲＸリトライバッファ排出レートはリンクレートよりも速い場合があるので、スロットリングは必要でない場合がある。いくつかの実装において、ソフトウェアコントローラが、リンクに影響するトラフィックパターン及び／又はエラーレートを判定又は予測して、これらの検出されたパターンに基づき、選択的リプレイに応答してスロットリングをトリガし得る。例えば、選択的リプレイ要求を受けると、送信機によって送信されるそれぞれの新たな非アイドルフリットにおいて或る特定の帯域幅効率が施行され得、それにより、受信機リトライバッファは、バッファされたフリットを処理する機会を有し、受信機にそれをバイパスさせることができる。

【0095】

いくつかの実装において、ソフトウェアベースコントローラ及び／又はポートプロトコルハードウェアは、有益なスロットリングレート及び／又はそのようなスロットリングのタイミングを計算するために、ロジックを実装し得る。例えば、コントローラ又は送信機ロジックは、初期リンク幅が受信機の排出レートであると仮定することができる。選択的ＮＡＫを受信すると、送信機は、いくつのペイロードフリットが現在そのＴＸリトライバッファに存在するかを知っているので、受信機のＲＸリトライバッファ内の（又は、そのバッファに向かう途中の）ペイロードフリットの数を計算することができる。送信機は、この情報を利用して、受信機のＲＸリトライバッファを排出させるように、それがそのトランザクション層から送信するそれぞれの新たなペイロードフリットにおいて、スロットリングする又は或る特定の帯域幅効率を施行する（例えば、ペイロードフリットにおける非動作（ＮＯＰ）ＴＬＰの数を制限する）ことができる。

【0096】

説明的な例として、２つのデバイスがリンク（例えば、ｘ８リンク）によって連結されてよく、第１のデバイスは、特定のフリット（例えば、フリット番号Ｘ）のための選択的ＮＡＫを受信し得、第１のデバイスの送信機は、フリット番号Ｘを最初に送信した後に、追加の４つのペイロードフリットを送信し得る。この場合、第１のデバイスの送信機又は他のスロットリングロジックは、第２のデバイスにおけるＲＸリプレイバッファリングによって追加されたレイテンシを検出又は推定し得、その上位プロトコル層（例えば、トランザクション又はプロトコル層）に、リンク上で送信されるデータを再編成させて、リンク上で経験される予測されたレイテンシに対応するリンク上での限定されたアクティビティの「バブル」（例えば、４フリットバブル）を生成し得る。例えば、ｘ８リンクに関して、１つの例示的な実装において、フリットは、１６のシンボルであってよく、ＳＫＰオーダードセットは、３２のシンボルであってよく、したがって、例えば、４のＮＯＰ又はアイドルフリット、２のＮＯＰ又はアイドルフリット、及び１のＳＫＰオーダードセット、又は２のＳＫＰオーダードセットのいずれかのようなプレースホルダデータを使用して、４フリット「バブル」（又は潜在的には、選択的リプレイイベントの結果としてもたらされる任意のサイズのバブル）が構築され得る。他の例示的な実装の中でも、１つの例において、スロットリングロジックは、その送信機において、それが「バブル」を送信するまでそのペイロードフリットにおいて＜Ｙ％ ＮＯＰ ＴＬＰ（例えば、Ｙ＝２５）を施行するようにスロットリングを実施することを試行し、それにより、追加のペイロードフリットが送信される前に、そのリプレイバッファ中のフリットを他方のデバイスに処理及びクリアさせ得る（例えば、ＴＬＰが常時送信されている場合、これは２のＳＫＰオーダードセットを取る可能性がある）。

【0097】

図１３Ｂは、選択的リプレイイベントに伴ってリンクをスロットリングするために利用される技術を示す簡略化されたフローダイアグラム１３００ｂである。選択的なフリットリプレイ要求が識別され得る１３２４。これに応答して、ロジックは、リンクの他端における受信機のリプレイバッファのステータスを識別することを試行し得る（例えば、１３３０）。さらに、（例えば、エラーレート、帯域幅利用等を計算してこれを閾値と比較するソフトウェア等によって）スロットリングが有効にされる条件が定義され得る。ロジックは、アイドルフリット（例えば、１３３２にて）、ＳＫＰ ＯＳ（例えば、１３３６）、及び、受信機によって順に消費されることになるペイロードデータ又は他の実質的なデータのバックログに追加されない、受信機がそのリトライバッファに格納されたフリットを消費してバッファを徐々にクリアする機会を表す、他のプレースホルダデータの送信を追跡し得る。（例えば、１３２６にて）リトライバッファをクリアするように動作する間にも、追加の選択的なフリットリプレイ要求が検出され得る。このようなデータの受信は、（例えば、１３３８、１３４０にて）ロジックにリトライバッファレイテンシの理解を調整させ得る。他の例示的な実装の中でも、（例えば、選択的リプレイを終了させるように）スロットリングによってリトライバッファがクリアされたと判定された場合、別の適格な選択的リトライイベントが受信されるまで、（例えば、１３２８にて）スロットリングはオフにされ得る。

【0098】

上記の装置、方法、及びシステムは、上記のように任意の電子デバイス又はシステムに実装されてよいことに留意されたい。具体的な例示として、以下の図面は、本明細書に記載の解決手段を利用するための例示的なシステムを提供する。以下のシステムがより詳細に記載される通り、多数の異なるインターコネクトが開示され、記載され、上記説明から再検討される。上記例のうちのいくつかはＵＰＩシステムに基づいているが、上で論じられた解決手段及び特徴は、様々なコンピューティングプラットフォーム内でソケット、パッケージ、ボード等を連結するために使用される他のキャッシュコヒーレントインターコネクトに等しくただ容易に適用され得ることが理解されるべきである。容易に明らかになるように、上で説明した進歩は、本明細書において論じられたインターコネクト、ファブリック、又はアーキテクチャ、及び、本明細書において明示又は説明されていない他の相当のインターコネクト、ファブリック、又はアーキテクチャのいずれかに適用され得る。

【0099】

図１４を参照すると、マルチコアプロセッサを含むコンピューティングシステムに関するブロックダイアグラムの実施形態が描かれている。プロセッサ１４００は、マイクロプロセッサ、埋め込みプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、ハンドヘルドプロセッサ、アプリケーションプロセッサ、コプロセッサ、システムオンチップ（ＳＯＣ）、又は、コードを実行するための他のデバイス等の任意のプロセッサ又は処理デバイスを含む。一実施形態では、プロセッサ１４００は、少なくとも２つのコア、すなわち、コア１４０１及び１４０２を含み、これらのコアは、非対称コア又は対称コア（図示の実施形態）を含むことができる。しかし、プロセッサ１４００は、対称又は非対称であり得る任意の数の処理要素を含んでもよい。

【0100】

一実施形態において、処理要素とは、ソフトウェアスレッドをサポートするハードウェア又はロジックを指す。ハードウェア処理要素の例は、スレッドユニット、スレッドスロット、スレッド、処理ユニット、コンテキスト、コンテキストユニット、論理プロセッサ、ハードウェアスレッド、コア、及び／又は実行状態又はアーキテクチャ状態等のプロセッサの状態を保持することが可能な任意の他の要素を含む。言い換えると、一実施形態において、処理要素とは、ソフトウェアスレッド、オペレーティングシステム、アプリケーション、又は独立して他のコード等のコードに関連付けられることが可能な任意のハードウェアを指す。物理プロセッサ（又はプロセッサソケット）とは通常、コア又はハードウェアスレッド等の任意の数の他の処理要素を潜在的に含む集積回路を指す。

【0101】

コアとはしばしば、独立したアーキテクチャ状態を維持可能な集積回路上に位置するロジックを指し、独立に維持される各アーキテクチャ状態は、少なくともいくつかの専用実行リソースと関連付けられる。複数のコアと対照的に、ハードウェアスレッドとは通常、独立したアーキテクチャ状態を維持可能な集積回路上に位置する任意のロジックを指し、その場合、複数の当該独立的に維持されるアーキテクチャ状態は複数の実行リソースへのアクセスを共有する。分かるように、特定のリソースが共有され、他のリソースがアーキテクチャ状態専用である場合、ハードウェアスレッドとコアとの間の用語体系の境界は重複する。しかししばしば、コアとハードウェアスレッドとは、オペレーティングシステムにより個々の論理プロセッサと見られており、オペレーティングシステムは、各論理プロセッサ上での動作を個別にスケジュールできる。

【0102】

図１４に示すように、物理プロセッサ１４００は、２つのコア、すなわち、コア１４０１及び１４０２を含む。ここでは、コア１４０１及び１４０２は、対称コア、すなわち、同じ構成、機能ユニット、及び／又はロジックを伴うコアであるとみなされる。別の実施形態では、コア１４０１は、アウトオブオーダプロセッサコアを含み、コア１４０２は、インオーダプロセッサコアを含む。しかしながら、コア１４０１及び１４０２は、ネイティブコア、ソフトウェア管理コア、ネイティブ命令セットアーキテクチャ（ＩＳＡ）を実行すべく適合されたコア、変換された命令セットアーキテクチャ（ＩＳＡ）を実行すべく適合されたコア、共同設計されたコア、又は他の既知のコアといった任意のタイプのコアから個々に選択されてよい。ヘテロジニアスなコア環境（すなわち、非対称コア）では、一方又は両方のコアでコードをスケジュール又は実行するためにバイナリ変換などの何らかの形態の変換が利用されてよい。ただし、図示の実施形態では、コア１４０２内のユニットも同様に動作するので、さらなる議論として、コア１４０１内に示す機能ユニットを下記でさらに詳細に説明する。

【0103】

図示のように、コア１４０１は、２つのハードウェアスレッド１４０１ａ及び１４０１ｂを含み、これらを、ハードウェアスレッドスロット１４０１ａ及び１４０１ｂと称することもできる。したがって、一実施形態において、オペレーティングシステムのような複数のソフトウェアエンティティは潜在的にプロセッサ１４００を４つの個別のプロセッサ、すなわち４つのソフトウェアスレッドを同時に実行可能な４つの論理プロセッサ又は処理要素としてみなす。上記されたように、第１のスレッドは複数のアーキテクチャ状態レジスタ１４０１ａと関連付けられ、第２のスレッドは複数のアーキテクチャ状態レジスタ１４０１ｂと関連付けられ、第３のスレッドは複数のアーキテクチャ状態レジスタ１４０２ａと関連付けられてよく、第４のスレッドは複数のアーキテクチャ状態レジスタ１４０２ｂと関連付けられてよい。ここで、アーキテクチャ状態レジスタ（１４０１ａ、１４０１ｂ、１４０２ａ、及び１４０２ｂ）のそれぞれは、上記のように、処理要素、スレッドスロット、又はスレッドユニットと称することもできる。図示の通り、複数のアーキテクチャ状態レジスタ１４０１ａは複数のアーキテクチャ状態レジスタ１４０１ｂ内で複製されているので、複数の個々のアーキテクチャ状態／コンテキストが論理プロセッサ１４０１ａ及び論理プロセッサ１４０１ｂのために格納可能である。コア１４０１において、複数の命令ポインタ及びアロケータ及びリネーマブロック１４３０内のリネームロジックのような他の複数のより小さなリソースはまた、スレッド１４０１ａ及び１４０１ｂのために複製されてよい。リオーダ／リタイアメントユニット１４３５内のリオーダバッファ、ＩＬＴＢ１４２０、ロード／ストアバッファ、及び、キュー等のいくつかのリソースを、パーティショニングを通して共有することができる。複数の汎用内部レジスタ、ページテーブルベースレジスタ、低レベルデータキャッシュ及びデータＴＬＢ１４１５、実行ユニット１４４０、及びアウトオブオーダユニット１４３５の複数の部分のような他の複数のリソースが潜在的に十分共有される。

【0104】

プロセッサ１４００はしばしば、複数の他のリソースを含み、それらは完全に共有、パーティショニングを介して共有、又は処理要素により／対して専用とされてよい。図１４において、プロセッサに係る例示の複数の論理ユニット／リソースを持つ純粋に例示的なプロセッサの一実施形態が示されている。プロセッサは、これらの機能ユニットのうち任意のものを含むか又は省略してよく、並びに図示されていない複数の任意の他の既知の機能ユニット、ロジック又はファームウェアを含んでよいことに留意されたい。図示の通り、コア１４０１は、簡易な代表的アウトオブオーダ（ＯＯＯ）プロセッサコアを含む。しかし、異なる実施形態では、インオーダプロセッサを利用してもよい。ＯＯＯコアは、実行するべき／たどるべきブランチを予測するためのブランチターゲットバッファ１４２０と、命令についてのアドレストランスレーションエントリを記憶するための命令トランスレーションバッファ（Ｉ－ＴＬＢ）１４２０とを含む。

【0105】

コア１４０１は、フェッチされた要素をデコードするために、フェッチユニット１４２０に連結されたデコードモジュール１４２５をさらに含む。一実施形態では、フェッチロジックが、スレッドスロット１４０１ａ、１４０１ｂにそれぞれ関連付けられた個別のシーケンサを含む。通常、コア１４０１は、プロセッサ１４００上で実行可能な複数の命令を定義／指定する第１のＩＳＡと関連付けられる。しばしば、第１のＩＳＡの一部である複数のマシンコード命令は、実行される命令又は動作を参照／指定する命令の一部（オペコードと称される）を含む。デコードロジック１４２５は、それらのオペコードからこれらの命令を認識し、第１のＩＳＡによって定義される処理のために、デコードされた複数の命令をパイプラインに渡す回路を含む。例えば、より詳細に後述される通り、一実施形態において、複数のデコーダ１４２５はトランザクション命令のような複数の特定の命令を認識すべく、設計又は適合されたロジックを含む。デコーダ１４２５による認識の結果として、アーキテクチャ又はコア１４０１は、適切な命令と関連付けられた複数のタスクを実行すべく特定の、予め定義された複数の動作を行う。本明細書に記載される複数のタスク、ブロック、動作及び方法のうち任意のものが、単一又は複数の命令に応答して実行されてよく；これらのうちのいくつかは、新しいか又は古い命令であってよいことに注意することが重要である。一実施形態では、複数のデコーダ１４２６が同じＩＳＡ（又は、そのサブセット）を認識することに留意されたい。あるいは、ヘテロジニアスなコア環境では、デコーダ１４２６は、第２のＩＳＡ（第１のＩＳＡのサブセット又は別個のＩＳＡのいずれか）を認識する。

【0106】

一例では、アロケータ及びリネーマブロック１４３０が、命令処理結果を記憶するためのレジスタファイル等のリソースを予約するためのアロケータを含む。しかしながら、スレッド１４０１ａ及び１４０１ｂは、潜在的にアウトオブオーダ実行が可能であり、アロケータ及びリネーマブロック１４３０は、命令結果を追跡するためのリオーダバッファ等の他のリソースも予約す。ユニット１４３０は、プログラム参照レジスタ／命令参照レジスタを、プロセッサ１４００内部の他のレジスタにリネームするためのレジスタリネーマを含んでもよい。リオーダ／リタイアメントユニット１４３５は、先に述べたリオーダバッファ、ロードバッファ等のコンポーネントを含み、アウトオブオーダ実行をサポートし、その後に、アウトオブオーダで実行された命令のインオーダのリタイアメントをサポートするためのバッファを記憶する。

【0107】

一実施形態では、スケジューラ及び実行ユニットブロック１４４０が、実行ユニット上の命令／オペレーションをスケジュールするためのスケジューラユニットを含む。例えば、浮動小数点命令が、利用可能な浮動小数点実行ユニットを有する実行ユニットのポート上でスケジュールされる。これらの実行ユニットに関連付けられたレジスタファイルも、情報命令処理結果を記憶するために含められる。例示的実行ユニットには、浮動小数点実行ユニット、整数実行ユニット、ジャンプ実行ユニット、ロード実行ユニット、記憶実行ユニット、及び他の既知の実行ユニットが含まれる。

【0108】

下位レベルのデータキャッシュ及びデータ変換バッファ（Ｄ－ＴＬＢ）１４５０が、実行ユニット１４４０に連結される。データキャッシュは、複数のメモリコヒーレンシ状態に潜在的に保持された複数のデータオペランドのような、最近使用／動作されたものを複数の要素上格納する。Ｄ－ＴＬＢは、最近の仮想／線形アドレスから物理アドレスへの変換を格納する。具体例として、プロセッサは複数の仮想ページに物理メモリを分割するページテーブル構造体を含んでよい。

【0109】

ここで、コア１４０１及び１４０２は、オンチップインタフェース１４１０に関連付けられた第２のレベルキャッシュのような、より高レベル又はより遠いキャッシュへのアクセスを共有する。ここで、より高レベル又はより遠いとは、実行ユニットから増加する又は更に遠ざかる複数のキャッシュレベルを指すことに留意されたい。一実施形態において、より高レベルのキャッシュは、ラストレベルデータキャッシュ、すなわちプロセッサ１４００のメモリ階層内の第２又は第３のレベルデータキャッシュのようなラストキャッシュである。しかしながら、より高レベルのキャッシュは命令キャッシュに関連付けられるか又はこれを含んでよいので、そのように限定されない。むしろ、命令キャッシュのタイプであるトレースキャッシュが、複数の最近デコードされたトレースを格納すべく、デコーダ１４２５の後に連結されてよい。ここでは、命令は、マクロ命令（すなわち、デコーダにより認識される一般的な命令）を潜在的に指し、これは、いくつかのマイクロ命令（マイクロオペレーション）にデコードすることができる。

【0110】

図示の構成では、プロセッサ１４００は、オンチップインタフェースモジュール１４１０も含む。歴史的には、下記でより詳細に説明するメモリコントローラは、プロセッサ１４００外部のコンピューティングシステム内に含まれてきた。このシナリオにおいて、オンチップインタフェース１４１０は、システムメモリ１４７５、チップセット（しばしばメモリ１４７５に接続するメモリコントローラハブ及び複数の周辺デバイスと接続するＩ／Ｏコントローラハブを含む）、メモリコントローラハブ、ノースブリッジ、又は他の集積回路のようなプロセッサ１４００の複数の外部デバイスと通信する。また、このシナリオでは、バス１４０５が、マルチドロップバス、ポイントツーポイントインターコネクト、シリアルインターコネクト、パラレルバス、コヒーレント（例えば、キャッシュコヒーレント）バス、階層型プロトコルアーキテクチャ、異なるバス、及びＧＴＬバス等の任意の既知のインターコネクトを含むことができる。

【0111】

メモリ１４７５は、プロセッサ１４００専用であっても、又はシステム内の他のデバイスと共有されていてもよい。メモリ１４７５の複数のタイプの共通の例示は、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ（ＮＶメモリ）、及び複数の他の既知のストレージデバイスを含む。デバイス１４８０は、グラフィックアクセラレータ、プロセッサ又はメモリコントローラハブに連結されたカード、Ｉ／Ｏコントローラハブに連結されたデータストレージ、無線トランシーバ、フラッシュデバイス、オーディオコントローラ、ネットワークコントローラ、又は他の既知のデバイスを含んでよいことに留意されたい。

【0112】

しかし最近では、ＳＯＣ等の単一のダイ上で、より多くのロジック及びデバイスが集積されているので、これらのデバイスのそれぞれを、プロセッサ１４００上に組み込むことができる。例えば、一実施形態において、メモリコントローラハブはプロセッサ１４００と同じパッケージ上及び／又は同じダイ上に存在する。ここで、コア（オンコア部分）１４１０の一部は、メモリ１４７５又はグラフィックスデバイス１４８０のような他の複数のデバイスとのインタフェースを取るための１又は複数のコントローラを含む。こうしたデバイスとインタフェースを取るためのインターコネクト及びコントローラを含む構成は、しばしば、オンコア（又はアンコア（ｕｎ－ｃｏｒｅ）構成）と称される。一例として、オンチップインタフェース１４１０は、オンチップ通信のためのリングインターコネクト、及び、オフチップ通信のための高速シリアルポイントツーポイントリンク１４０５を含む。しかし、ＳＯＣ環境では、ネットワークインタフェース、コプロセッサ、メモリ１４７５、グラフィックスプロセッサ１４８０、及び他の任意の既知のコンピュータデバイス／インタフェース等、はるかにより多くのデバイスを、単一のダイ又は集積回路上で集積して、高機能及び低電力消費の小型フォームファクタを提供することができる。

【0113】

一実施形態において、プロセッサ１４００は、本明細書に記載の装置及び方法をサポートし、又はそれらとインタフェースを取るべく、アプリケーションコード１４７６をコンパイル、変換、及び／又は最適化するためのコンパイラ、最適化、及び／又は変換コード１４７７を実行可能である。コンパイラはしばしば、ソーステキスト／コードをターゲットテキスト／コードに変換するプログラム又はプログラムセットを含む。通常、コンパイラを用いるプログラム／アプリケーションコードのコンパイルは、複数のフェーズ及びパスで行われ、高レベルプログラミング言語コードを低レベルマシン若しくはアセンブリ言語コードに変換する。ただし、単純なコンパイルには、単一のパスコンパイラを依然利用することができる。コンパイラは、任意の既知のコンパイル技術を利用し、語彙解析、前処理、パーシング、意味解析、コード生成、コード変換、及びコード最適化等の任意の既知のコンパイラオペレーションを実行することができる。

【0114】

より大型のコンパイラはしばしば、複数のフェーズを含むが、ほとんどの場合、これらのフェーズは、次の２つの一般的なフェーズ内に含まれる：（１）フロントエンド、すなわち、概してそこでは、構文処理、セマンティック処理、及びいくつかの変換／最適化が行われ得る、及び、（２）バックエンド、すなわち、概してそこでは、分析、変換、最適化、及びコード生成が行われる。いくつかのコンパイラはミドル（ｍｉｄｄｌｅ）と呼ばれ、これはコンパイラのフロントエンドとバックエンドとの間の区別が曖昧であることを示す。結果として、挿入、関連付け、生成、又はコンパイラの他の動作への参照が上記フェーズ又はパスのうち任意のものにおいて、並びにコンパイラの任意の他の複数の既知のフェーズ又はパスにおいて発生してよい。説明的な例として、コンパイラは潜在的に複数の動作、呼び出し、機能等をコンパイルの１又は複数のフェーズ内に挿入し、例えば、コンパイルのフロントエンドフェーズ内での複数の呼び出し／動作の挿入、及びその後の、変換フェーズ中の当該複数の呼び出し／動作のより低水準コードへの変換が挙げられる。動的コンパイル中、コンパイラコード又は動的最適化コードは、そのような複数の動作／呼び出しを挿入してよく、並びにランタイム中の実行のために当該コードを最適化してよいことに留意されたい。特定の説明的な例として、バイナリコード（既にコンパイルされたコード）をランタイム中に動的に最適化してよい。ここで、プログラムコードは、動的最適化コード、バイナリコード、又は、それらの組み合わせを含み得る。

【0115】

コンパイラと同様、バイナリトランスレータ等のトランスレータは、コードを最適化及び／又は変換すべく、コードを静的又は動的のいずれかで変換する。したがって、コード、アプリケーションコード、プログラムコード、又は他のソフトウェア環境の実行に対する言及は、（１）プログラムコードをコンパイルするため、複数のソフトウェア構造を維持するため、他の複数の動作を実行するため、コードを最適化するため、又はコードを変換するための、コンパイラプログラム、最適化コードオプティマイザ、又はトランスレータの動的又は静的いずれかでの実行；（２）最適化／コンパイルされたアプリケーションコードのような複数の動作／呼び出しを含むメインプログラムコードの実行；（３）複数のソフトウェア構造を維持するため、他のソフトウェア関連動作を行うため、又はコードを最適化するためのメインプログラムコードに関連付けられた複数のライブラリのような他のプログラムコードの実行；又は（４）それらの組み合わせを指してよい。

【0116】

ここで図１５を参照すると、本開示の実施形態による第２のシステム１５００のブロックダイアグラムが示されている。図１５に示すように、マルチプロセッサシステム１５００は、ポイントツーポイントインターコネクトシステムであり、ポイントツーポイントインターコネクト１５５０を介して連結された第１のプロセッサ１５７０及び第２のプロセッサ１５８０を含む。プロセッサ１５７０及び１５８０のそれぞれは、或るバージョンのプロセッサであってもよい。一実施形態では、１５５２及び１５５４は、高性能アーキテクチャのような、シリアルポイントツーポイントコヒーレントインターコネクトファブリックの一部である。結果として、ＵＰＩ又は他のアーキテクチャ内で、本明細書において説明された解決手段が実装され得る。

【0117】

２つのプロセッサ１５７０、１５８０のみを伴うものを示しているが、本開示の範囲は、そのように限定されないことが理解されるはずである。他の実施形態では、所与のプロセッサ内に、１又は複数の追加のプロセッサが存在し得る。

【0118】

プロセッサ１５７０及び１５８０は、それぞれ統合されたメモリコントローラユニット１５７２及び１５８２を含むように図示されている。また、プロセッサ１５７０は、自体のバスコントローラユニットの一部分として、ポイントツーポイント（Ｐ－Ｐ）インタフェース１５７６及び１５７８を含み、同様に、第２のプロセッサ１５８０は、Ｐ－Ｐインタフェース１５８６及び１５８８を含む。プロセッサ１５７０、１５８０は、Ｐ－Ｐインタフェース回路１５７８、１５８８を使用して、ポイントツーポイント（Ｐ－Ｐ）インタフェース１５５０を介して情報を交換することができる。図１５に示されるように、ＩＭＣ１５７２及び１５８２は、プロセッサをそれぞれのメモリ、すなわち、メモリ１５３２及びメモリ１５３４に連結し、これらは、それぞれのプロセッサへローカルに取り付けられたメインメモリの複数の部分であってよい。

【0119】

プロセッサ１５７０、１５８０は、それぞれ、ポイントツーポイントインタフェース回路１５７６、１５９４、１５８６、１５９８を使用して、個別のＰ－Ｐインタフェース１５５２、１５５４を介してチップセット１５９０と情報を交換する。また、チップセット１５９０は、高性能グラフィックスインターコネクト１５３９に沿って、インタフェース回路１５９２を介して高性能グラフィックス回路１５３８と情報を交換する。

【0120】

共有キャッシュ（図示せず）が、いずれかのプロセッサの中に、又は、両方のプロセッサの外に含まれてよい；ただし、プロセッサが低電力モードにされた場合に、いずれか又は両方のプロセッサのローカルキャッシュ情報を共有キャッシュに記憶することができるように、Ｐ－Ｐインターコネクトを介してプロセッサに接続される。

【0121】

チップセット１５９０はインタフェース１５９６を介して第１のバス１５１６に連結され得る。一実施形態において、第１のバス１５１６はペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、又はＰＣＩ Ｅｘｐｒｅｓｓバス若しくは別の第３世代Ｉ／Ｏインターコネクトバス等のバスであってよいが、本開示の範囲はそのようには限定されない。

【0122】

図１５に示されるように、多様なＩ／Ｏデバイス１５１４が、第１のバス１５１６に、バスブリッジ１５１８とともに連結され、このバスブリッジは、第１のバス１５１６を第２のバス１５２０へと連結する。一実施形態では、第２のバス１５２０は、ローピンカウント（ＬＰＣ）バスを含む。一実施形態では、例えば、キーボード及び／又はマウス１５２２、通信デバイス１５２７、並びに、命令／コード及びデータ１５３０をしばしば含む、ディスクドライブ又は他のマスストレージデバイス等のストレージユニット１５２８を含めた様々なデバイスが、第２のバス１５２０に連結されている。さらに、第２のバス１５２０に連結されたオーディオＩ／Ｏ１５２４が示されている。他のアーキテクチャも可能であることに留意されたく、ここで、含まれるコンポーネント及びインターコネクトアーキテクチャは変わる。例えば、図１５のポイントツーポイントアーキテクチャの代わりに、システムは、マルチドロップバス又は他のこうしたアーキテクチャを実装することもできる。

【0123】

本明細書において論じられた解決手段は限られた数の実施形態に関して説明されたが、当業者であれば、それらからの様々な変更及び変形を理解できよう。添付の特許請求の範囲は、本開示の真の趣旨及び範囲に含まれる全てのそのような変更及び変形を包含することが意図される。

【0124】

設計は、作成からシミュレーション、製造まで様々なステージを経てよい。設計を表すデータは、多数の態様で設計を表してよい。まず、シミュレーションでは役に立つので、ハードウェア記述言語又は別の機能記述言語を使用して、ハードウェアを表すことができる。加えて、ロジック及び／又はトランジスタゲートを用いた回路レベルモデルが、設計処理のいくつかのステージで生成されてよい。さらに、ほとんどの設計が、何らかのステージにおいて、ハードウェアモデルにおける様々なデバイスの物理配置を表すデータのレベルに達する。従来の半導体製造技術が用いられる場合、ハードウェアモデルを表すデータは、集積回路を製造するために用いられるマスクの異なるマスク層上にある様々な特徴の存在又は不存在を指定するデータであってよい。設計のいかなる表現においても、データは、任意の機械可読媒体の形態で記憶することができる。メモリ、又はディスク等の磁気又は光ストレージは、情報を送信するために、変調されるか又は別様に生成される光波又は電波を介して送信されるそのような情報を格納する機械可読媒体であってよい。コード又は設計を示すか又は搬送する電気搬送波が送信される場合、電気信号のコピー、バッファリング又は送信が実行される限りにおいて、新しいコピーが作成される。したがって、通信プロバイダ又はネットワークプロバイダは有形な機械可読媒体上に少なくとも一時的に、搬送波にエンコードされた情報のようなアーティクルを格納してよく、本開示の複数の実施形態に係る複数の技術を具現する。

【0125】

本明細書で用いられるようなモジュールは、ハードウェア、ソフトウェア、及び／又はファームウェアの任意の組み合わせを指す。一例として、モジュールは、マイクロコントローラによって実行されるよう適合されたコードを格納する非一時的媒体に関連付けられるマイクロコントローラ等のハードウェアを含む。したがって、一実施形態では、モジュールへの言及は、非一時的媒体に保持されるコードを認識及び／又は実行するように具体的に構成されたハードウェアを指す。さらに、別の実施形態では、モジュールの使用とは、予め定められた複数の動作を実行するためにマイクロコントローラによって実行されるように特に適合させられているコードを含む非一時的媒体を指す。推論され得るように、また別の実施形態では、（この例における）モジュールという用語は、マイクロコントローラと非一時的媒体との組み合わせを指してよい。多くの場合、別個のものとして示される複数のモジュールの境界は通例変動し、潜在的に重複する。例えば、第１及び第２のモジュールは、ハードウェア、ソフトウェア、ファームウェア、又はこれらの組み合わせを共有するが、いくつかの独立したハードウェア、ソフトウェア、又はファームウェアを潜在的に維持してもよい。一実施形態では、ロジックという用語の使用は、トランジスタ、レジスタ等のハードウェア、又は、プログラマブルロジックデバイス等の他のハードウェアを含む。

【0126】

一実施形態では、「ように構成され（ｃｏｎｆｉｇｕｒｅｄ ｔｏ）」という文言の使用は、指定又は決定されたタスクを実行する装置、ハードウェア、ロジック、又は要素を配置すること、まとめること、製造すること、販売に供すること、輸入及び／又は設計することを指す。この例において、動作していない装置又はその要素は、指定されたタスクを実行するように設計され、連結され、及び／又は相互接続されている場合、依然として、上記の指定されたタスクを実行する「ように構成され」ている。純粋に説明的な例として、ロジックゲートは、動作中０又は１を提供してよい。しかしながら、イネーブル信号をクロックに提供するように「構成され」たロジックゲートは、１又は０を提供し得る全ての潜在的ロジックゲートを含むわけではない。代わりに、当該ロジックゲートは、動作中に１又は０出力が当該クロックを有効にするよう何らかの方式で連結されたものである。「ように構成され」という用語の使用は、オペレーションを必要としないが、代わりに、装置、ハードウェア及び／又は要素の潜在的な状態に重点を置いていることに留意されたく、潜在的な状態では、装置、ハードウェア及び／又は要素は、装置、ハードウェア及び／又は要素が動作している場合に特定のタスクを実行するように設計されている。

【0127】

さらに、一実施形態では、「ように（ｔｏ）」、「が可能（ｃａｐａｂｌｅ ｏｆ／ｔｏ）」、及び／又は、「ように動作可能（ｏｐｅｒａｂｌｅ ｔｏ）」という言い回しの使用は、指定された方式で或る装置、ロジック、ハードウェア、及び／又は、要素の使用を可能にするように設計された、当該装置、ロジック、ハードウェア、及び／又は、要素を指す。一実施形態において、ように、が可能、又はように動作可能という文言の使用は、装置、ロジック、ハードウェア及び／又は要素の潜在的な状態を指し、ここで、当該装置、ロジック、ハードウェア及び／又は要素は、動作していないが、装置を指定された方式で用いることを可能にするように設計されていることに上記同様留意されたい。

【0128】

本明細書において用いられる値は、数値、状態、論理状態又はバイナリ論理状態の任意の既知の表現を含む。しばしば、ロジックレベル、ロジック値又は論理値の使用は、１及び０とも称され、単にバイナリロジック状態を表す。例えば、１は高ロジックレベルを指し、０は低ロジックレベルを指す。一実施形態において、トランジスタ又はフラッシュセル等のストレージセルは、単一の論理値又は複数の論理値を保持可能であってよい。しかしながら、コンピュータシステムにおける値の他の表現が用いられている。例えば、十進数の１０は、１０１０というバイナリ値として及び十六進数の文字Ａとして表されてもよい。したがって、値は、コンピュータシステムに保持可能な情報の任意の表現を含む。

【0129】

さらに、状態は、値又は値の部分により表され得る。例として、論理１等の第１の値はデフォルト状態又は初期状態を表し得るが、論理ゼロ等の第２の値は非デフォルト状態を表し得る。加えて、一実施形態において、リセット及び設定という用語は、デフォルト及び更新された値又は状態をそれぞれ指す。例えば、デフォルト値は、高論理値、すなわちリセットを潜在的に含み、一方で、更新された値は、低論理値、すなわちセットを潜在的に含む。任意の数の状態を表すために、複数の値の任意の組み合わせが利用され得ることに留意されたい。

【0130】

上記に記載の方法、ハードウェア、ソフトウェア、ファームウェア、又はコードの実施形態は、処理要素により実行可能な、機械アクセス可能、機械可読、コンピュータアクセス可能、又はコンピュータ可読媒体上に格納された命令又はコードを介して実装され得る。非一時的機械アクセス可能／可読媒体は、コンピュータ又は電子システムのような機械により可読な形態で情報を提供（すなわち、格納及び／又は送信）する任意のメカニズムを含む。例えば、非一時的機械アクセス可能媒体には、スタティックＲＡＭ（ＳＲＡＭ）又はダイナミックＲＡＭ（ＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）と；ＲＯＭと；磁気又は光ストレージ媒体と；フラッシュメモリデバイスと；電気ストレージデバイスと；光ストレージデバイスと；アコースティックストレージデバイスと；一時的な（伝搬される）信号（例えば、搬送波、赤外線信号、デジタル信号）から受信される情報を保持するための他の形式のストレージデバイス；等が含まれ、これらは、そこから情報を受信することができる非一時的媒体とは区別されるべきである。

【0131】

本明細書における例示的な実施形態を実行するためのロジックをプログラムするために用いられる命令は、ＤＲＡＭ、キャッシュ、フラッシュメモリ、又は他のストレージのような、システムのメモリ内に格納されてよい。さらに、命令はネットワークを介して、又は他のコンピュータ可読媒体を用いて配信され得る。したがって、機械可読媒体は、情報を機械（例えば、コンピュータ）によって読み取り可能な形態で格納又は送信するための任意のメカニズムを含んでよく、このようなものとしては、限定ではないが、フロッピーディスク、光ディスク、コンパクトディスク、リードオンリメモリ（ＣＤ‐ＲＯＭ）、及び磁気光ディスク、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、磁気又は光カード、フラッシュメモリ、又は、インターネット上で伝搬信号（例えば、搬送波、赤外線信号、デジタル信号等）の電気的、光学的、音響的又は他の形態を介した情報の送信に用いられる有形の機械可読ストレージを含む。したがって、コンピュータ可読媒体は、機械（例えば、コンピュータ）によって読み取り可能な形態で複数の電子命令又は情報を格納又は送信するのに適した、任意のタイプの有形の機械可読媒体を含む。

【0132】

以下の例は、本明細書に係る実施形態に関する。
例１は、ポートを備える装置であって、前記ポートは、送信機；及び、プロトコル回路であって、第１のフリットフォーマットに従って第１のフリットを生成し、ここで、前記第１のフリットフォーマットは、前記第１のフリットにおいて送信されることになるデータ量に対して第１の数の誤り検出符号が提供されることになることを定義し、前記第１のフリットは、リンクが第１のリンク幅で動作している間に前記送信機によって前記リンク上で送信されることになり、ここで、前記リンクは、前記ポートを別のコンピューティングデバイスに連結する；第１のリンク幅から第２のリンク幅への前記リンクの遷移を識別し、ここで、前記第２のリンク幅は、前記第１のリンク幅よりも狭い；及び、前記第２のリンク幅への前記遷移に基づき、第２のフリットフォーマットに従って第２のフリットを生成し、ここで、前記第２のフリットは、前記リンクが前記第２のリンク幅で動作している間に送信されることになり、前記第２のフリットフォーマットは、前記第２のフリットにおいて送信されることになる同じデータ量に対して第２の数の誤り検出符号が提供されることになることを定義し、ここで、前記第２の数は、前記第１の数よりも大きい、を有する、装置である。

【0133】

例２は、例１の主題を含み、ここで、前記第１のリンク幅では第１の数のアクティブ物理レーンが利用されることになり、前記第２のリンク幅では第２のより少数のアクティブ物理レーンが利用されることになる。

【0134】

例３は、例１～２のいずれか１つの主題を含み、ここで、前記第１のフリットフォーマットは、定義された第１の長さを有し、前記第２のフリットフォーマットは、前記第１の長さよりも長い定義された第２の長さを有する。

【0135】

例４は、例１～３のいずれか１つの主題を含み、ここで、前記第１のフリットにおける前記データ量は、第１のトランザクション層データを保持し、前記第２のフリットにおける前記データ量は、第２のトランザクション層パケットデータを保持する。

【0136】

例５は、例１～４のいずれか１つの主題を含み、ここで、前記第１の数の誤り検出符号は、前記第１のフリットのそれぞれの部分に対してそれぞれの巡回冗長検査（ＣＲＣ）符号をそれぞれ含み、前記第２の数の誤り検出符号のそれぞれは、前記第２のフリットのそれぞれの部分に対してそれぞれのＣＲＣ符号を含む。

【0137】

例６は、例５の主題を含み、ここで、前記第１のフリットフォーマットは、前記第１のフリットの前記データ量に基づいて計算された第１の誤り訂正符号を含み、前記第２のフリットフォーマットは、前記第２のフリットの前記データ量に基づいて計算された第２の誤り訂正符号を含む。

【0138】

例７は、例６の主題を含み、ここで、前記第１の誤り訂正符号は、第１の前方誤り訂正（ＦＥＣ）符号を含み、前記第２の誤り訂正符号は、第２のＦＥＣ符号を含む。

【0139】

例８は、例１～７のいずれか１つの主題を含み、ここで、前記プロトコル回路は、さらに、第１のアクティブリンク状態から部分幅アクティブリンク状態に遷移するようになっており、前記第１のリンク幅から前記第２のリンク幅への前記遷移は、前記第１のアクティブリンク状態から前記部分幅アクティブリンク状態への前記遷移に伴ったものである。

【0140】

例９は、例１～８のいずれか１つの主題を含み、ここで、前記第１のフリットフォーマット及び前記第２のフリットフォーマットは、インターコネクトプロトコルに従ったものである。

【0141】

例１０は、例９の主題を含み、ここで、前記インターコネクトプロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、コンピュートエクスプレスリンク（ＣＸＬ）、又はＵｌｔｒａＰａｔｈインターコネクト（ＵＰＩ）のうちの１つを含む。

【0142】

例１１は、リンクが第１のリンク幅で動作している場合に第１のフリットフォーマットに従ってフリットを送信する段階、ここで、前記第１のフリットフォーマットは、第１のデータ量を保護するために第１の数の巡回冗長検査（ＣＲＣ）符号を含む；前記リンクを前記第１のリンク幅から第２のリンク幅に遷移させる段階、ここで、前記第２のリンク幅は、部分リンク幅を含み、前記第２のリンク幅は、前記第１のリンク幅よりも狭い；及び、前記リンクが前記第２のリンク幅で動作している場合に第２のフリットフォーマットに従ってフリットを送信する段階、ここで、前記第２のフリットフォーマットは、第２のデータ量を保護するために第２の数のＣＲＣ符号を含み、前記第１のデータ量は、前記第２のデータ量に等しく、ＣＲＣ符号の前記第２の数は、ＣＲＣ符号の前記第１の数よりも大きい、を備える方法である。

【0143】

例１２は、例１１の主題を含み、 前記第２のリンク幅が閾値リンク幅よりも狭いことを判定する段階；及び、前記第２のリンク幅が前記閾値リンク幅よりも狭いことに基づき、前記第１のフリットフォーマットの代わりに前記第２のフリットフォーマットが使用されることになると判定する段階をさらに備える。

【0144】

例１３は、例１１～１２のいずれか１つの主題を含み、前記リンクのトレーニングに参加する段階、ここで、前記リンクは、第１のデバイスを第２のデバイスに連結する；前記リンクのトレーニング中、前記第１のデバイス及び前記第２のデバイスの両方が前記第２のフリットフォーマットの使用をサポートしていることを判定する段階、ここで、前記第１のデバイス及び第２のデバイスによる前記第２のフリットフォーマットの相互サポートの判定に基づいて、前記第２のフリットフォーマットが前記第２のリンク幅で使用される、をさらに備える。

【0145】

例１４は、例１３の主題を含み、前記リンクのトレーニング中、前記第２のフリットフォーマットの使用に対応する閾値リンク幅を判定する段階、ここで、前記リンクの前記リンク幅が前記閾値リンク幅よりも狭い場合、前記第２のフリットフォーマットが使用されることになる、をさらに備える。

【0146】

例１５は、例１１～１４のいずれか１つの主題を含み、ここで、部分幅状態では、前記第１のリンク幅及び前記第２のリンク幅の両方が使用される。

【0147】

例１６は、例１１～１５のいずれか１つの主題を含み、ここで、前記第１のフリットフォーマットは、前記第１のフリットの前記データ量に基づいて計算された第１の誤り訂正符号を含み、前記第２のフリットフォーマットは、前記第２のフリットの前記データ量に基づいて計算された第２の誤り訂正符号を含む。

【0148】

例１７は、例１６の主題を含み、ここで、前記第１の誤り訂正符号は、第１の前方誤り訂正（ＦＥＣ）符号を含み、前記第２の誤り訂正符号は、第２のＦＥＣ符号を含む。

【0149】

例１８は、例１１～１７のいずれか１つの主題を含み、ここで、前記第１のフリットフォーマット及び前記第２のフリットフォーマットは、インターコネクトプロトコルに従ったものである。

【0150】

例１９は、例１８の主題を含み、ここで、前記インターコネクトプロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、コンピュートエクスプレスリンク（ＣＸＬ）、又はＵｌｔｒａＰａｔｈインターコネクト（ＵＰＩ）のうちの１つを含む。

【0151】

例２０は、例１１～１９のいずれか１つに記載の方法を実行するための手段を含むシステムである。

【0152】

例２１は、例２０の主題を含み、ここで、前記手段は、命令が記憶された非一時的機械可読媒体を含み、前記命令は、例１１～１９のいずれか１つに記載の方法の少なくとも一部を機械に実行させるように前記機械によって実行可能である。

【0153】

例２２は、第１のデバイス；及び、リンクによって前記第１のデバイスに連結された第２のデバイスであって、前記第２のデバイスは、前記リンクが第１のリンク幅で動作している間に前記リンク上で前記第１のデバイスに第１のデータユニットを送信し、ここで、前記第１のユニットは、第１のフォーマットに従ってフォーマット化されており、前記第１のフォーマットは、前記第１のデータユニットのそれぞれが、特定のデータ量を保持し、前記特定のデータ量に対して第１の数の誤り検出符号を含むことを定義する；前記第１のリンク幅から第２のリンク幅に遷移し、ここで、前記第１のリンク幅では、前記第２のリンク幅におけるよりも多数のレーンが使用される；及び、前記リンクが前記第２のリンク幅で動作している間に、前記リンク上で前記第１のデバイスに第２のデータユニットを送信する、ここで、前記第２のデータユニットは、第２のフォーマットに従ってフォーマット化されており、前記第２のフォーマットは、前記第２のデータユニットのそれぞれが、前記特定のデータ量を保持し、前記特定のデータ量に対して第２の数の誤り検出符号を含むことを定義し、ここで、前記第２の数は、前記第１の数よりも大きい、ようになっている回路を含む第２のデバイスを備えるシステムである。

【0154】

例２３は、例２２の主題を含み、ここで、前記回路は、さらに、前記第２のリンク幅が前記リンクに関して定義された閾値リンク幅よりも狭いことを判定するようになっており、前記第２のリンク幅が前記閾値リンク幅よりも狭いとの判定に基づき、前記リンク上で送信されるデータユニットに対して前記第２のフォーマットが使用される。

【0155】

例２４は、例２２～２３のいずれか１つの主題を含み、データユニットは、フリットを含む。

【0156】

例２５は、例２２～２４のいずれか１つの主題を含み、ここで、第１のデバイス又は第２のデバイスの１つは、プロセッサデバイスを含む。

【0157】

例２６は、例２２～２４のいずれか１つの主題を含み、ここで、第１のデバイス又は第２のデバイスの１つは、アクセラレータデバイスを含む。

【0158】

例２７は、例２２～２６のいずれか１つの主題を含み、ここで、前記第１のリンク幅では第１の数のアクティブ物理レーンが利用されることになり、前記第２のリンク幅では第２のより少数のアクティブ物理レーンが利用されることになる。

【0159】

例２８は、例２２～２７のいずれか１つの主題を含み、ここで、前記第１のユニットにおける前記データ量は、第１のトランザクション層データを保持し、前記第２のユニットにおける前記データ量は、第２のトランザクション層パケットデータを保持する。

【0160】

例２９は、例２２～２８のいずれか１つの主題を含み、ここで、前記第１のフォーマットは、定義された第１の長さを有し、前記第２のフォーマットは、前記第１の長さよりも長い定義された第２の長さを有する。

【0161】

例３０は、例２２～２９のいずれか１つの主題を含み、ここで、前記第１の数の誤り検出符号は、前記第１のユニットのそれぞれの部分に対してそれぞれの巡回冗長検査（ＣＲＣ）符号をそれぞれ含み、前記第２の数の誤り検出符号のそれぞれは、前記第２のユニットのそれぞれの部分に対してそれぞれのＣＲＣ符号を含む。

【0162】

例３１は、例３０の主題を含み、ここで、前記第１のフォーマットは、前記第１のユニットの前記データ量に基づいて計算された第１の誤り訂正符号を含み、前記第２のフォーマットは、前記第２のユニットの前記データ量に基づいて計算された第２の誤り訂正符号を含む。

【0163】

例３２は、例３１の主題を含み、ここで、前記第１の誤り訂正符号は、第１の前方誤り訂正（ＦＥＣ）符号を含み、前記第２の誤り訂正符号は、第２のＦＥＣ符号を含む。

【0164】

例３３は、例２２～３２のいずれか１つの主題を含み、ここで、前記プロトコル回路は、さらに、第１のアクティブリンク状態から部分幅アクティブリンク状態に遷移するようになっており、前記第１のリンク幅から前記第２のリンク幅への前記遷移は、前記第１のアクティブリンク状態から前記部分幅アクティブリンク状態への前記遷移に伴ったものである。

【0165】

例３４は、例２２～３３のいずれか１つの主題を含み、ここで、前記第１のフォーマット及び前記第２のフォーマットは、インターコネクトプロトコルに従ったものである。

【0166】

例３５は、例３４の主題を含み、ここで、前記インターコネクトプロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、コンピュートエクスプレスリンク（ＣＸＬ）、又はＵｌｔｒａＰａｔｈインターコネクト（ＵＰＩ）のうちの１つを含む。

【0167】

例３６は、リンクの特性を判定する段階、ここで、前記リンクは、第１のデバイスを第２のデバイスに連結する；特定のフリットにおいて検出されたエラーに基づき、フリットのストリームにおける前記特定のフリットの送信をリトライするための選択的リトライ要求を識別する段階；前記選択的リトライ要求に基づき、リトライバッファにおけるフリットのバッファリングを通して蓄積したレイテンシを判定する段階；及び、前記リトライバッファをクリアすることを支援するように、前記リンク上でのトラフィックをスロットリングする段階を備える方法である。

【0168】

例３７は、例３６の主題を含み、ここで、リンクは、ＰＣＩｅベースのプロトコルに準拠する。

【0169】

例３８は、例３６～３７のいずれか１つの主題を含み、ここで、特性は、リンクについての予測された帯域幅利用可能性を含む。

【0170】

例３９は、例３６～３８のいずれか１つの主題を含み、ここで、特性は、リンクについての予測されたエラーレートを含む。

【0171】

例４０は、例３６～３９のいずれか１つの主題を含み、特性は、ソフトウェアによって決定される。

【0172】

例４１は、例３６～４０のいずれか１つに記載の方法を実行するための手段を含むシステムである。

【0173】

例４２は例４１の主題を含み、ここで、前記手段は、命令が記憶された非一時的機械可読媒体を含み、前記命令は、例３６～４０のいずれか一項に記載の方法の少なくとも一部を機械に実行させるように前記機械によって実行可能である。

【0174】

本明細書の全体にわたって、「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」又は「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への言及は、当該実施形態に関連して説明される特定の特徴、構造又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通して様々な箇所における「１つの実施形態において」又は「一実施形態において」というフレーズの出現は、必ずしも全てが同じ実施形態を指すとは限らない。さらに、特定の特徴、構造又は特性は、１又は複数の実施形態において、任意の好適な方式で組み合わされてよい。

【0175】

上記の明細書において、詳細な説明が、特定の例示的な実施形態を参照して行われた。しかしながら、添付の特許請求の範囲に記載された発明のより広範な意図及び範囲から逸脱することなく、それらの実施形態に様々な修正又は変更が加えられ得ることが明らかであろう。したがって、本明細書及び図面は、限定的な意味ではなく、例示的な意味で考慮されるべきである。さらに、実施形態及び他の例示的な言語の上記の使用は、必ずしも同じ実施形態又は同じ例を指しているとは限らず、異なる個別の実施形態及び潜在的に同じ実施形態を指してよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図14】

【図15】

【手続補正書】

【提出日】2023-12-22

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

ポートを備える装置であって、
前記ポートは、
送信機；及び
プロトコル回路であって、
第１のフリットフォーマットに従って第１のフリットを生成し、ここで、前記第１のフリットフォーマットは、前記第１のフリットにおいて送信されることになるデータ量に対して第１の数の誤り検出符号が提供されることになることを定義し、前記第１のフリットは、リンクが第１のリンク幅で動作している間に前記送信機によって前記リンク上で送信されることになり、ここで、前記リンクは、前記ポートを別のコンピューティングデバイスに連結する；
第１のリンク幅から第２のリンク幅への前記リンクの遷移を識別し、ここで、前記第２のリンク幅は、前記第１のリンク幅よりも狭い；及び
前記第２のリンク幅への前記遷移に基づき、第２のフリットフォーマットに従って第２のフリットを生成し、ここで、前記第２のフリットは、前記リンクが前記第２のリンク幅で動作している間に送信されることになり、前記第２のフリットフォーマットは、前記第２のフリットにおいて送信されることになる同じデータ量に対して第２の数の誤り検出符号が提供されることになることを定義し、ここで、前記第２の数は、前記第１の数よりも大きい
を有する、装置。

【請求項2】

前記第１のリンク幅では第１の数のアクティブ物理レーンが利用されることになり、前記第２のリンク幅では第２のより少数のアクティブ物理レーンが利用されることになる、請求項１に記載の装置。

【請求項3】

前記第１のフリットにおける前記データ量は、第１のトランザクション層データを保持し、前記第２のフリットにおける前記データ量は、第２のトランザクション層パケットデータを保持する、請求項１に記載の装置。

【請求項4】

前記第１のフリットフォーマットは、定義された第１の長さを有し、前記第２のフリットフォーマットは、前記第１の長さよりも長い定義された第２の長さを有する、請求項１～２のいずれか一項に記載の装置。

【請求項5】

前記第１の数の誤り検出符号は、前記第１のフリットのそれぞれの部分に対してそれぞれの巡回冗長検査（ＣＲＣ）符号をそれぞれ含み、前記第２の数の誤り検出符号のそれぞれは、前記第２のフリットのそれぞれの部分に対してそれぞれのＣＲＣ符号を含む、請求項１～３のいずれか一項に記載の装置。

【請求項6】

前記第１のフリットフォーマットは、前記第１のフリットの前記データ量に基づいて計算された第１の誤り訂正符号を含み、前記第２のフリットフォーマットは、前記第２のフリットの前記データ量に基づいて計算された第２の誤り訂正符号を含む、請求項５に記載の装置。

【請求項7】

前記第１の誤り訂正符号は、第１の前方誤り訂正（ＦＥＣ）符号を含み、前記第２の誤り訂正符号は、第２のＦＥＣ符号を含む、請求項６に記載の装置。

【請求項8】

前記プロトコル回路は、さらに、第１のアクティブリンク状態から部分幅アクティブリンク状態に遷移するようになっており、前記第１のリンク幅から前記第２のリンク幅への前記遷移は、前記第１のアクティブリンク状態から前記部分幅アクティブリンク状態への前記遷移に伴ったものである、請求項１～３のいずれか一項に記載の装置。

【請求項9】

前記第１のフリットフォーマット及び前記第２のフリットフォーマットは、インターコネクトプロトコルに従ったものである、請求項１～３のいずれか一項に記載の装置。

【請求項10】

前記インターコネクトプロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、コンピュートエクスプレスリンク（ＣＸＬ）、又はＵｌｔｒａＰａｔｈインターコネクト（ＵＰＩ）のうちの１つを含む、請求項９に記載の装置。

【請求項11】

リンクが第１のリンク幅で動作している場合に第１のフリットフォーマットに従ってフリットを送信する段階、ここで、前記第１のフリットフォーマットは、第１のデータ量を保護するために第１の数の巡回冗長検査（ＣＲＣ）符号を含む；
前記リンクを前記第１のリンク幅から第２のリンク幅に遷移させる段階、ここで、前記第２のリンク幅は、部分リンク幅を含み、前記第２のリンク幅は、前記第１のリンク幅よりも狭い；及び
前記リンクが前記第２のリンク幅で動作している場合に第２のフリットフォーマットに従ってフリットを送信する段階、ここで、前記第２のフリットフォーマットは、第２のデータ量を保護するために第２の数のＣＲＣ符号を含み、前記第１のデータ量は、前記第２のデータ量に等しく、ＣＲＣ符号の前記第２の数は、ＣＲＣ符号の前記第１の数よりも大きい
を備える方法。

【請求項12】

前記第２のリンク幅が閾値リンク幅よりも狭いことを判定する段階；及び
前記第２のリンク幅が前記閾値リンク幅よりも狭いことに基づき、前記第１のフリットフォーマットの代わりに前記第２のフリットフォーマットが使用されることになると判定する段階
をさらに備える、請求項１１に記載の方法。

【請求項13】

前記リンクのトレーニングに参加する段階、ここで、前記リンクは、第１のデバイスを第２のデバイスに連結する；
前記リンクのトレーニング中、前記第１のデバイス及び前記第２のデバイスの両方が前記第２のフリットフォーマットの使用をサポートしていることを判定する段階、ここで、前記第１のデバイス及び第２のデバイスによる前記第２のフリットフォーマットの相互サポートの判定に基づいて、前記第２のフリットフォーマットが前記第２のリンク幅で使用される
をさらに備える、請求項１１～１２のいずれか一項に記載の方法。

【請求項14】

前記リンクのトレーニング中、前記第２のフリットフォーマットの使用に対応する閾値リンク幅を判定する段階、ここで、前記リンクのリンク幅が前記閾値リンク幅よりも狭い場合、前記第２のフリットフォーマットが使用されることになる
をさらに備える、請求項１３に記載の方法。

【請求項15】

部分幅状態では、前記第１のリンク幅及び前記第２のリンク幅の両方が使用される、請求項１１又は１２に記載の方法。

【請求項16】

前記第１のフリットフォーマットは、前記第１のデータ量に基づいて計算された第１の誤り訂正符号を含み、前記第２のフリットフォーマットは、前記第２のデータ量に基づいて計算された第２の誤り訂正符号を含む、請求項１１又は１２に記載の方法。

【請求項17】

前記第１の誤り訂正符号は、第１の前方誤り訂正（ＦＥＣ）符号を含み、前記第２の誤り訂正符号は、第２のＦＥＣ符号を含む、請求項１６に記載の方法。

【請求項18】

前記第１のフリットフォーマット及び前記第２のフリットフォーマットは、インターコネクトプロトコルに従ったものである、請求項１１又は１２に記載の方法。

【請求項19】

前記インターコネクトプロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、コンピュートエクスプレスリンク（ＣＸＬ）、又はＵｌｔｒａＰａｔｈインターコネクト（ＵＰＩ）のうちの１つを含む、請求項１８に記載の方法。

【請求項20】

請求項１１又は１２に記載の方法を実行するための手段を備えるシステム。

【請求項21】

前記手段は、請求項１１又は１２に記載の方法をプロセッサに実行させるコンピュータプログラムを有する、請求項２０に記載のシステム。

【請求項22】

第１のデバイス；及び
リンクによって前記第１のデバイスに連結された第２のデバイスであって、前記第２のデバイスは、
前記リンクが第１のリンク幅で動作している間に前記リンク上で前記第１のデバイスに第１のデータユニットを送信し、ここで、前記第１のデータユニットは、第１のフォーマットに従ってフォーマット化されており、前記第１のフォーマットは、前記第１のデータユニットのそれぞれが、特定のデータ量を保持し、前記特定のデータ量に対して第１の数の誤り検出符号を含むことを定義する；
前記第１のリンク幅から第２のリンク幅に遷移し、ここで、前記第１のリンク幅では、前記第２のリンク幅におけるよりも多数のレーンが使用される；及び
前記リンクが前記第２のリンク幅で動作している間に、前記リンク上で前記第１のデバイスに第２のデータユニットを送信する、ここで、前記第２のデータユニットは、第２のフォーマットに従ってフォーマット化されており、前記第２のフォーマットは、前記第２のデータユニットのそれぞれが、前記特定のデータ量を保持し、前記特定のデータ量に対して第２の数の誤り検出符号を含むことを定義し、ここで、前記第２の数は、前記第１の数よりも大きい
ようになっている回路を含む第２のデバイス
を備えるシステム。

【請求項23】

前記回路は、さらに、前記第２のリンク幅が前記リンクに関して定義された閾値リンク幅よりも狭いことを判定するようになっており、前記第２のリンク幅が前記閾値リンク幅よりも狭いとの判定に基づき、前記リンク上で送信されるデータユニットに対して前記第２のフォーマットが使用される、請求項２２に記載のシステム。

【請求項24】

前記第１のデバイス又は前記第２のデバイスのうちの１つは、プロセッサデバイスを含む、請求項２２～２３のいずれか一項に記載のシステム。

【請求項25】

前記第１のデバイス又は前記第２のデバイスのうちの１つは、アクセラレータデバイスを含む、請求項２２～２３のいずれか一項に記載のシステム。

【国際調査報告】