特表 2024-526013 プラズマ処理チャンバ内でフィーチャ帯電を低減させるための方法及び装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-17

(54)【発明の名称】プラズマ処理チャンバ内でフィーチャ帯電を低減させるための方法及び装置

(51)【国際特許分類】

   H05H 1/46 20060101AFI20240709BHJP

   H01L 21/3065 20060101ALI20240709BHJP

【ＦＩ】

H05H1/46 R

H05H1/46 M

H01L21/302 105A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023569818

(86)(22)【出願日】2022-05-17

(85)【翻訳文提出日】2024-01-05

(86)【国際出願番号】 US2022029700

(87)【国際公開番号】W WO2022260834

(87)【国際公開日】2022-12-15

(31)【優先権主張番号】63/208,903

(32)【優先日】2021-06-09

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/352,165

(32)【優先日】2021-06-18

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/352,176

(32)【優先日】2021-06-18

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】サイ， リンイン

(72)【発明者】

【氏名】ロジャーズ， ジェームズ

(72)【発明者】

【氏名】ディンサ， ラジンダー

(72)【発明者】

【氏名】ラーマスワーミ， カーティク

【テーマコード（参考）】

2G084

5F004

【Ｆターム（参考）】

2G084AA02

2G084AA04

2G084AA05

2G084AA08

2G084BB02

2G084BB05

2G084BB27

2G084BB28

2G084CC04

2G084CC05

2G084CC12

2G084CC33

2G084DD02

2G084DD15

2G084DD24

2G084DD37

2G084DD38

2G084DD55

2G084FF04

2G084FF15

2G084FF38

2G084HH06

2G084HH20

2G084HH22

2G084HH26

2G084HH30

5F004AA02

5F004BA09

5F004BB13

5F004BB18

5F004BB22

5F004BB23

5F004BB25

5F004BB26

5F004BB29

5F004BD04

5F004CA03

5F004CA04

5F004CA06

5F004DA17

5F004DA18

5F004DA23

5F004DA25

5F004DA26

5F004EA03

5F004EA37

(57)【要約】

本明細書で提供される実施形態は、処理チャンバ内の基板のプラズマ処理用の装置及び方法を含む。幾つかの実施形態では、装置及び方法の態様が、基板の表面上に形成されたフィーチャ内の欠陥を低減させること、プラズマエッチング速度を向上させること、並びにマスクに対するエッチング材料及び／又は停止層に対するエッチング材料の選択性を高めることを対象とする。幾つかの実施形態では、装置及び方法が、基板上に形成されたフィーチャ内に配置された閉じ込められた電荷がエッチング速度及び欠陥形成に与える影響をなくす又は低減させるために使用され得るプロセスを可能にする。幾つかの実施形態では、プラズマ処理方法が、基板上に形成されたフィーチャ内に生成された閉じ込められた電荷を中和するために、PV波形サイクルの１以上の段中に、提供される電子の生成の独立した制御を可能にするように、複数のパルス電圧（PV）波形の供給、及び代替的にPV波形と高周波(RF)波形との供給を同期させることを含む。
【選択図】図５Ｂ

【特許請求の範囲】

【請求項1】

プラズマ処理システムであって、
次の基板支持アセンブリを備えるとし、基板支持アセンブリは、
基板支持面、
バイアス電極、及び
前記バイアス電極と前記基板支持面との間に配置された第１の誘電体層とを備える、基板支持アセンブリであり、
前記バイアス電極に結合された第１の波形生成器であって、前記第１の波形生成器は、前記バイアス電極において確立される第１の複数のパルス電圧波形を生成するように構成され、前記第１の複数のパルス電圧波形のパルス電圧波形の各々は、第１の段と、前記第１の段内の電圧レベルよりも低い電圧レベルを有する第２の段とを含む、第１の波形生成器、
前記基板支持面の上に配置された第１の電極、
前記第１の電極に結合された第２の波形生成器であって、前記第２の波形生成器は、前記第１の電極において確立される第２の複数のパルス電圧波形を生成するように構成され、前記第２の複数のパルス電圧波形のパルス電圧波形の各々は、第１の段と、前記第１の段内の電圧レベルよりも高い電圧レベルを有する第２の段とを含む、第２の波形生成器、並びに
コンピュータに実装された指示命令を含むメモリを備えるコントローラとを備え、前記指示命令は、プロセッサによって実行されると、前記第１の複数のパルス電圧波形と前記第２の複数のパルス電圧波形との生成を同期させるように構成されており、それによって、
前記第１の複数のパルス電圧波形内の前記パルス電圧波形の前記第１の段と、前記第２の複数のパルス電圧波形内の前記パルス電圧波形の前記第１の段とは、時間において少なくとも部分的に重なり、
前記第１の複数のパルス電圧波形内の前記パルス電圧波形の前記第２の段と、前記第２の複数のパルス電圧波形内の前記パルス電圧波形の前記第２の段とは、時間において少なくとも部分的に重なる、プラズマ処理システム。

【請求項2】

前記第１の複数のパルス電圧波形内の前記パルス電圧波形の前記第１の段の持続時間と、前記第２の複数のパルス電圧波形内の前記パルス電圧波形の前記第１の段の持続時間とは、実質的に等しい、請求項１に記載のプラズマ処理システム。

【請求項3】

前記基板支持アセンブリは、前記基板支持面の中心と前記第１の電極の中心とから距離を置いて配置された第２の電極を更に備える、請求項１に記載のプラズマ処理システム。

【請求項4】

前記第２の電極に結合された第２の波形生成器を更に備え、前記第２の波形生成器は、前記第２の電極において確立される第３の複数のパルス電圧波形を生成するように構成され、前記第３の複数のパルス電圧波形のパルス電圧波形の各々は、第１の段と、前記第１の段内の電圧レベルよりも低い電圧レベルを有する第２の段とを含む、請求項３に記載のプラズマ処理システム。

【請求項5】

前記コンピュータに実装された指示命令は、前記第１の複数のパルス電圧波形の生成と前記第３の複数のパルス電圧波形の生成とを同期させるように更に構成されている、請求項４に記載のプラズマ処理システム。

【請求項6】

前記バイアス電極、前記第１の電極、又は第２の電極に電気的に結合された高周波（RF）生成器を更に備える、請求項１に記載のプラズマ処理システム。

【請求項7】

前記第１の電極は、前記基板支持面に対向する表面を有し、前記表面は、前記基板支持面と実質的に平行である、請求項１に記載のプラズマ処理システム。

【請求項8】

前記第１の電極に電気的に結合された高周波（RF）生成器を更に備える、請求項７に記載のプラズマ処理システム。

【請求項9】

前記第１の複数のパルス電圧波形内の前記パルス電圧波形の各々と、前記第２の複数のパルス電圧波形内の前記パルス電圧波形の各々とは、逆に構成されている、請求項１に記載のプラズマ処理システム。

【請求項10】

第１の波形生成器の使用によって、基板支持アセンブリ内に配置されたバイアス電極において第１のパルス電圧波形を確立することであって、
前記第１のパルス電圧波形は、
第１の段と、
前記第１の段内の電圧レベルよりも低い電圧レベルを有する第２の段とを含む、第１のパルス電圧波形を確立すること、及び
第２の波形生成器の使用によって、前記基板支持アセンブリの上に配置された第１の電極の表面において第２のパルス電圧波形を確立することであって、
前記第２のパルス電圧波形は、
第１の段と、
前記第１の段内の電圧レベルよりも高い電圧レベルを有する第２の段とを含み、
前記第１のパルス電圧波形と前記第２のパルス電圧波形とは同期され、それによって、
前記第１のパルス電圧波形の前記第１の段と、前記第２のパルス電圧波形の前記第１の段とは、時間において少なくとも部分的に重なり、
前記第１のパルス電圧波形の前記第２の段と、前記第２のパルス電圧波形の前記第２の段とは、時間において少なくとも部分的に重なる、第２のパルス電圧波形を確立することを含む、処理方法。

【請求項11】

前記第１のパルス電圧波形の前記第１の段の持続時間と、前記第２のパルス電圧波形の前記第１の段の持続時間とは、実質的に等しい、請求項１０に記載の処理方法。

【請求項12】

第３の波形生成器の使用によって、前記基板支持アセンブリ内に配置された第２の電極において第３のパルス電圧波形を確立することを更に含み、
前記第３のパルス電圧波形は、
第１の段と、
前記第１の段内の電圧レベルよりも低い電圧レベルを有する第２の段とを含む、請求項１０に記載の処理方法。

【請求項13】

前記第１のパルス電圧波形の前記第１の段と、前記第３のパルス電圧波形の前記第１の段とは、同時に確立され、
前記第１のパルス電圧波形の前記第２の段と、前記第３のパルス電圧波形の前記第２の段とは、同時に確立される、請求項１０に記載の処理方法。

【請求項14】

前記第１のパルス電圧波形及び前記第２のパルス電圧波形の周波数は、約１MHz未満である、請求項１０に記載の処理方法。

【請求項15】

前記基板支持アセンブリは、
基板支持面、及び
前記バイアス電極と前記基板支持面との間に配置された第１の誘電体層を含む、請求項１０に記載の処理方法。

【請求項16】

前記第２のパルス電圧波形の前記第１の段内の前記電圧レベルは、前記第１の電極の前記表面から二次電子を生成するように構成されている、請求項１０に記載の処理方法。

【請求項17】

前記第１の電極はシリコンを含む、請求項１６に記載の処理方法。

【請求項18】

前記第２のパルス電圧波形の前記第１の段内の前記電圧レベルは、前記第１の電極の前記表面にイオンを衝突させ、最大３keVまでのエネルギーを得て、基板表面に向かう高い指向性を有することになり得る二次電子を生成するように構成されている、請求項１７に記載の処理方法。

【請求項19】

第１の波形生成器の使用によって、基板支持アセンブリ内に配置されたバイアス電極において第１のパルス電圧波形を確立することであって、
前記第１のパルス電圧波形は、
第１の段と、
前記第１の段内の電圧レベルよりも低い電圧レベルを有する第２の段とを含み、
前記基板支持アセンブリは、
基板支持面と、
バイアス電極と、
前記バイアス電極と前記基板支持面との間に配置された第１の誘電体層とを含む、第１のパルス電圧波形を確立すること、及び
RF波形生成器の使用によって、前記基板支持アセンブリの上に配置された第１の電極においてRF波形を確立することであって、
前記RF波形は正弦波形を含み、
前記第１のパルス電圧波形と前記RF波形とは同期され、それによって、
前記第１のパルス電圧波形の前記第１の段が前記バイアス電極において確立されている期間中に、前記RF波形の谷が生成され、
前記第１のパルス電圧波形の前記第２の段が前記バイアス電極において確立されている期間中に、前記RF波形のピークが生成される、RF波形を確立することを含む、処理方法。

【請求項20】

前記第１のパルス電圧波形及び前記RF波形は、約１MHz未満の周波数を有する、請求項１９に記載の処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

[0001] 本開示の実施形態は、広くは、半導体デバイス製造に使用されるシステムに関する。特に、本開示の実施形態は、基板を処理するために使用されるプラズマ処理システムに関する。

【背景技術】

【0002】

[0002] 高いアスペクト比のフィーチャを確実に生成することは、次世代の半導体デバイスにとって重要な技術課題の１つである。高いアスペクト比のフィーチャを形成する１つの方法は、基板表面上に形成されたパターニング済みマスク層内に形成された開口部を通して、基板の表面上に形成された材料に衝突させるために、プラズマ支援エッチングプロセスを使用する。

【0003】

[0003] 半導体デバイスの技術ノードが２ナノメートル（nm）以下に向けて進むにつれて、より小さな高アスペクト比フィーチャの製造は、様々なプラズマ製造プロセス中に原子レベルの精度を必要とする。エッチングプロセスの成功においてプラズマ生成イオンが主要な役割を果たすエッチングプロセスでは、イオンエネルギー及び指向性制御が、エッチングされた高アスペクト比フィーチャを望ましく形成するための重要な要素である。ねじれ、テーパ―、微小トレンチ形成などの、高アスペクト比フィーチャ内のフィーチャ歪タイプの欠陥は、全て形成されたフィーチャ内に閉じ込められている電荷に関係していると考えられている。図１は、基板の表面の一部分内に形成されたフィーチャの壁内に閉じ込められた電荷を含む、形成されたフィーチャの概略図である。典型的なイオン支援エッチング用途では、イオンと電子との角度分布が異なるため、正電荷がフィーチャの壁内に深く蓄積する傾向があると考えられている。図１で示されているように、フィーチャ内の正電荷の蓄積は、プラズマ処理中に入って来るイオンを減速させる局所的な電界を生成するので、高アスペクト比フィーチャが形成されるときにエッチング速度を低減させることとなり、形成された高アスペクト比フィーチャ内にフィーチャ歪が生じる可能性を増加させる傾向がある。

【0004】

[0004] したがって、上述の課題を解決するシステム、（１以上の）デバイス、及び方法が必要とされている。

【発明の概要】

【0005】

[0005] 本明細書で提供される複数の実施形態は、広くは、処理チャンバ内で基板をプラズマ処理するための装置、例えばプラズマ処理システム、及び方法を含む。幾つかの実施形態では、装置及び方法の態様が、基板の表面上の欠陥を低減させ、エッチング速度を向上させることを対象とする。

【0006】

[0006] 本開示の複数の実施形態は、プラズマ処理システムを提供し得る。該プラズマ処理システムは、基板支持アセンブリ、第１の波形生成器、第１の電極、第２の波形生成器、及びコントローラを備える。基板支持アセンブリは、基板支持面、バイアス電極、及びバイアス電極と基板支持面との間に配置された第１の誘電体層を含む。第１の波形生成器は、バイアス電極に結合されている。その場合、第１の波形生成器は、バイアス電極において確立される第１の複数のパルス電圧波形を生成するように構成されている。第１の複数のパルス電圧波形のパルス電圧波形の各々は、第１の段と、第１の段内の電圧レベルよりも低い電圧レベルを有する第２の段とを含む。第１の電極は、基板支持面の上に配置されている。第２の波形生成器は、第１の電極に結合されている。その場合、第２の波形生成器は、第１の電極において確立される第２の複数のパルス電圧を生成するように構成されている。第２の複数のパルス電圧波形のパルス電圧波形の各々は、第１の段と、第１の段内の電圧レベルよりも高い電圧レベルを有する第２の段とを含む。コントローラは、コンピュータに実装された指示命令を含むメモリを備える。該指示命令は、プロセッサによって実行されると、第１の複数のパルス電圧波形と第２の複数のパルス電圧波形との生成を同期させるように構成されている。それによって、第１の複数のパルス電圧波形内のパルス電圧波形の第１の段と、第２の複数のパルス電圧波形内のパルス電圧波形の第１の段とは、時間において少なくとも部分的に重なり、第１の複数のパルス電圧波形内のパルス電圧波形の第２の段と、第２の複数のパルス電圧波形内のパルス電圧波形の第２の段とは、時間において少なくとも部分的に重なる。

【0007】

[0007] 本開示の複数の実施形態は、プラズマ処理システムを更に提供し得る。該プラズマ処理システムは、基板支持アセンブリ、第１の波形生成器、第１の電極、第２の波形生成器、及びコントローラを備える。基板支持アセンブリは、基板支持面、バイアス電極、及びバイアス電極と基板支持面との間に配置された第１の誘電体層を含む。第１の波形生成器は、バイアス電極に結合されている。その場合、第１の波形生成器は、バイアス電極において確立される第１の複数のパルス電圧波形を生成するように構成されている。第１の複数のパルス電圧波形のパルス電圧波形の各々は、第１の段と第２の段とを含む。第１の電極は、基板支持面の上に配置されている。第２の波形生成器は、第１の電極に結合されている。その場合、第２の波形生成器は、第１の電極において確立される第２の複数のパルス電圧を生成するように構成されている。第２の複数のパルス電圧波形のパルス電圧波形の各々は、第１の段と第２の段とを含む。コントローラは、コンピュータに実装された指示命令を含むメモリを備える。該指示命令は、プロセッサによって実行されると、第１の複数のパルス電圧波形と第２の複数のパルス電圧波形との生成を同期させるように構成されている。それによって、第１の複数のパルス電圧波形内のパルス電圧波形の各々と、第２の複数のパルス電圧波形内のパルス電圧波形の各々とは、逆に構成される。

【0008】

[0008] 本開示の複数の実施形態は、処理方法を更に提供し得る。該処理方法は、第１の波形生成器の使用によって、基板支持アセンブリ内に配置されたバイアス電極において第１のパルス電圧波形を確立すること、及び、第２の波形生成器の使用によって、基板支持アセンブリの上に配置された第１の電極の表面において第２のパルス電圧波形を確立することを含む。第１のパルス電圧波形は、第１の段と、第１の段内の電圧レベルよりも低い電圧レベルを有する第２の段とを含む。第２のパルス電圧波形は、第１の段と、第１の段内の電圧レベルよりも高い電圧レベルを有する第２の段とを含む。処理方法中に、第１のパルス電圧波形と第２のパルス電圧波形とは同期される。それによって、第１のパルス電圧波形の第１の段と第２のパルス電圧波形の第１の段とは、時間において少なくとも部分的に重なり、第１のパルス電圧波形の第２の段と第２のパルス電圧波形の第２の段とは、時間において少なくとも部分的に重なる。

【0009】

[0009] 本開示の複数の実施形態は、処理方法を更に提供し得る。該処理方法は、第１の波形生成器の使用によって、基板支持アセンブリ内に配置されたバイアス電極において第１のパルス電圧波形を確立すること、及び、RF波形生成器の使用によって、基板支持アセンブリの上に配置された第１の電極においてRF波形を確立することを含む。第１のパルス電圧波形は、第１の段と、第１の段内の電圧レベルよりも低い電圧レベルを有する第２の段とを含み得る。基板支持アセンブリは、基板支持面、バイアス電極、及びバイアス電極と基板支持面との間に配置された第１の誘電体層を含む。RF波形は、正弦波形を含み得る。第１のパルス電圧波形とRF波形とは同期される。それによって、第１のパルス電圧波形の第１の段がバイアス電極において確立されている期間中に、RF波形の谷（trough）が形成され、第１のパルス電圧波形の第２の段がバイアス電極において確立されている期間中に、RF波形のピークが形成される。

【0010】

[0010] 本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、その幾つかを添付の図面に示す。しかし、添付図面は例示的な実施形態を示しているに過ぎず、したがって、本開示の範囲を限定すると見なすべきではなく、その他の等しく有効な実施形態も許容され得ることに留意されたい。

【図面の簡単な説明】

【0011】

【図1】[0011] 従来のプラズマプロセス中の基板の一部分の概略的な断面図である。

【図2A】[0012] 図２Ａ～図２Ｂは、１以上の実施形態による、本明細書で説明される方法の１以上を実施するように適合され得るプロセスチャンバの概略的な断面図である。

【図2B】図２Ａ～図２Ｂは、１以上の実施形態による、本明細書で説明される方法の１以上を実施するように適合され得るプロセスチャンバの概略的な断面図である。

【図3】[0013] 本明細書で説明される実施形態の１以上を使用して基板の表面において確立され得るパルス電圧（PV）波形の例を示す。

【図4A】[0014] 図４Ａ～図４Ｃは、本明細書で説明される実施形態の１以上を使用して電極において確立され得るパルス電圧（PV）波形の例を示す。

【図4B】図４Ａ～図４Ｃは、本明細書で説明される実施形態の１以上を使用して電極において確立され得るパルス電圧（PV）波形の例を示す。

【図4C】図４Ａ～図４Ｃは、本明細書で説明される実施形態の１以上を使用して電極において確立され得るパルス電圧（PV）波形の例を示す。

【図5A】[0015] 本明細書で説明される実施形態の１以上を使用してプロセスチャンバ内の電極において確立され得る同期されたパルス電圧（PV）波形を示す。

【図5B】[0016] 本明細書で提供される１以上の実施形態による、プロセスチャンバ内の電極に印加されるPV波形のオーバーレイ表現を含む処理チャンバの簡略化された概略図である。

【図6A】[0017] 本明細書で説明される実施形態の１以上を使用してプロセスチャンバ内の電極において確立され得る同期されたRF及びパルス電圧（PV）波形を示す。

【図6B】[0018] 本明細書で提供される１以上の実施形態による、プロセスチャンバ内の電極に印加されるRF及びPV波形のオーバーレイ表現を含む処理チャンバの簡略化された概略図である。

【発明を実施するための形態】

【0012】

[0019] 理解を容易にするために、可能な場合には、図面に共通する同一要素を指し示すのに同一の参照番号を使用した。一実施形態の要素及び特徴は、追加の記述がなくても、他の複数の実施形態に有益に組み込むことができると考えられている。

【0013】

[0020] 本明細書で提供される複数の実施形態は、処理チャンバ内の基板のプラズマ処理用の装置及び方法を含む。幾つかの実施形態では、装置及び方法の複数の態様が、基板の表面上に形成されるフィーチャ内の欠陥を低減させ、プラズマエッチング速度を向上させることを対象とする。幾つかの実施形態では、本明細書で開示される装置及び方法が、基板上の異なる材料のエッチング選択性を改善するように構成されている。幾つかの実施形態では、装置及び方法が、基板上に形成されたフィーチャ内に配置された閉じ込められた電荷がエッチング速度及び欠陥形成に与える影響をなくす又は低減させるために使用され得るプロセスを可能にする。幾つかの実施形態では、プラズマ処理方法が、基板上に形成されたフィーチャ内に生成された閉じ込められた電荷を中和するために、PV波形サイクルの１以上の段中に、提供される電子の生成を可能にするように、複数のパルス電圧（PV）波形の供給、及び代替的にPV波形と高周波(RF)波形との供給を同期させることを含む。

【0014】

[0021] 以下で更に詳細に説明されるように、本明細書で開示されるプロセスの１以上は、二次電子の生成を含む。二次電子は、プラズマ処理中に基板に隣接して配置されたバイアス電極においてPV波形が確立されている間に、基板の表面の上又は基板の表面に隣接して配置された電極から放出される。本開示の複数の実施形態はまた、プラズマプロセス中に基板をバイアス及びクランプしている間に、処理チャンバ内の１以上の電極にパルス電圧（PV）波形を提供するための装置及び方法も含み得る。幾つかの実施形態では、（１以上の）PV波形が、基板支持アセンブリ内に配置された１以上の電極に電気的に結合された１以上のPV波形生成器によって確立される。幾つかの実施形態では、１以上の電極のうちの少なくとも１つの電極が、１以上のPV波形生成器のうちの１つに結合されたチャック電極を含む。

【0015】

[0022] 幾つかの実施形態では、（１以上の）PV波形が少なくとも以下のことを実行するために使用されている間に、プロセスチャンバ内でプラズマを確立及び維持するために、高周波（RF）生成RF波形が、RF生成器からプロセスチャンバ内の１以上の電極に提供される。すなわち、１）基板上に形成されたフィーチャ内に生成された閉じ込められた電荷を中和するために、二次電子を生成すること、及び２）処理中に基板の表面にわたるシース電圧を制御することである。シース電圧がプラズマプロセスの全体にわたって略一定であるように、シース電圧を制御する能力はまた、１以上のプラズマ処理動作中に基板の表面における所望のイオンエネルギー分布関数（IEDF）の生成も可能にするので、基板の表面に向かって加速されるイオンに対応する単一の（狭い）ピークを含むIEDFを提供することによって、プラズマ処理結果を改善することになる。幾つかの実施形態では、以下で更に説明されるように、２以上の離散的なIEDピークを有するIEDFを生成するように、異なるパルス電圧レベル（すなわち、ピーク・ツー・ピーク電圧レベル（V_pp））を有するPV波形を連続的又はバースト的に供給することが望ましい。幾つかの実施形態では、本明細書で「イオン電流段」と呼ばれるPV波形のパルス期間のかなりの部分に対して、略一定のシース電圧が生成されるように、（１以上の）PV波形が構成され得る。

【0016】

[0023] 有益なことに、本明細書で開示される装置及び方法は、イオンエネルギー、電子エネルギー、イオン及び電子の角度分布関数、並びに基板の表面と相互作用するイオン及び電子の流束を制御するための、個々のチューニングノブを提供するために、単独で又は組み合わせて使用され得る。したがって、イオンエネルギー、電子エネルギー、イオン及び電子の角度分布関数、並びに処理基板における電子流束及びイオン流束を、個別に制御するための能力は、次世代の電子デバイス用の厳しい公差、より高いエッチング選択性、ならびにコスト効率に優れた製造に必要な処理スループット、に必要とされるエッチングプロファイルを最適化するために使用され得る所望のチューニングパラメータを提供する。

【0017】

プラズマ処理システムの複数の実施例
[0024] 図２Ａ及び図２Ｂは、本明細書で説明されるプラズマ処理方法の１以上を実行するように構成されたそれぞれの処理システム１０Ａ及び１０Ｂの概略的な断面図である。幾つか実施形態では、図２Ａ及び図２Ｂで示されている処理システム１０Ａ及び１０Ｂが、反応性イオンエッチング（RIE）プラズマ処理などのプラズマ支援エッチングプロセス用に構成されている。しかし、本明細書で説明される複数の実施形態はまた、プラズマ堆積プロセス、例えば、プラズマ化学気相堆積（PECVD）プロセス、プラズマ物理的気相堆積（PEPVD）プロセス、プラズマ原子層堆積（PEALD）プロセス、プラズマ処理プロセス、又はプラズマベースのイオン注入プロセス（例えば、プラズマドーピング（PLAD）プロセス）などの、他のプラズマ支援プロセスで使用されるように構成された処理システムと共に使用されてよいことに留意されたい。

【0018】

[0025] 図２Ａ～図２Ｂで示されているように、処理システム１０Ａ～１０Ｂは、容量結合プラズマ（CCP）を生成するように構成されている。その場合、処理システム１０Ａ～１０Ｂは、処理空間１２９内に配置された上側電極（例えば、チャンバリッド１２３）を含む。上側電極は、これもまた処理空間１２９内に配置された下側電極（例えば、基板支持アセンブリ１３６）と対向する。典型的な容量結合プラズマ（CCP）処理システムでは、基板１０３の上に配置された処理領域１２９Ａ内でプラズマ１０１を点火及び維持するために使用されるRF信号を供給するために、プラズマ生成器アセンブリ１６３が、上側電極又は下側電極のうちの一方に電気的に結合される。プラズマ生成器アセンブリ１６３は、概して、RF生成器１１８及びRF整合ネットワーク１６０を含むことになる。幾つかの実施形態では、RF生成器１１８が、４００kHzを超える周波数、例えば約１MHz以上、又は約２MHz以上、例えば、約１３．５６MHz以上、約２７MHz以上、約４０MHz以上のRF周波数を有する、RF信号を供給するように構成されている。幾つかの構成では、RF周波数が、約３０MHzと約２００MHzとの間、例えば、約３０MHzと約１６０MHzとの間、約３０MHzと約１２０MHzとの間、又は約３０MHzと約６０MHzとの間である。

【0019】

[0026] 処理システム１０Ａ及び１０Ｂは、各々、処理チャンバ１００、プラズマ生成器アセンブリ１６３、１以上のパルス電圧（PV）源アセンブリ１９６～１９９、基板支持アセンブリ１３６、及びシステムコントローラ１２６を含む。処理チャンバ１００は、典型的には、チャンバ本体１１３を含む。チャンバ本体１１３は、チャンバリッド１２３、１以上の側壁１２２、及びチャンバベース１２４を含む。それらは、集合的に処理空間１２９を画定する。基板１０３は、１以上の側壁１２２のうちの１つ内の開口部（図示せず）を通して、処理空間１２９の中に装填され、処理空間１２９から取り出される。該開口部は、基板１０３のプラズマ処理中にスリットバルブ（図示せず）によって密封される。１以上の側壁１２２及びチャンバベース１２４は、概して、処理チャンバ１００の要素用の構造的支持を形成するようにサイズ決定され成形された材料であって、それらに印加される圧力及び更なるエネルギーに耐えるように構成された材料を含む。一方で、プラズマ１０１は、処理中に処理チャンバ１００の処理空間１２９内で維持される減圧環境内で生成される。一実施例では、１以上の側壁１２２及びチャンバベース１２４が、アルミニウム、アルミニウム合金、又はステンレス鋼合金などの、金属から形成される。幾つかの実施形態では、側壁１２２上に誘電体コーティングが存在する。誘電体コーティングは、陽極酸化アルミニウム、酸化アルミニウム、酸化イットリウム、それらの混合物であり得る。誘電体コーティングの厚さは、１００nmから１０cmまで様々であり得る。

【0020】

[0027] 幾つかの実施形態では、チャンバリッド１２３を貫通して配置されたガス入口１２８が、処理空間１２９と流体連通している処理ガス源１１９から処理空間１２９に１種以上の処理ガスを供給するために使用される。他の複数の実施形態では、ガス入口１２８が、シャワーヘッド（図２Ｂ）を備える。シャワーヘッドは、処理ガス源１１９から提供される１種以上の処理ガスを処理空間１２９に供給するために使用される。更に他の複数の実施形態では、ガスが側壁内の幾つかのノズルを通して供給される。処理空間１２９は、減圧出口１２０を介して１以上の専用減圧ポンプに流体結合されている。１以上の専用減圧ポンプは、処理空間１２９を準大気圧状態に維持し、処理空間１２９から処理ガス及び／又は他のガスを排気する。

【0021】

［0028] システムコントローラ１２６がまた、本明細書で処理チャンバコントローラとも呼ばれ、中央処理装置（CPU）１３３、メモリ１３４、及びサポート回路１３５を含む。システムコントローラ１２６は、基板１０３を処理するために使用されるプロセスシーケンス（本明細書で説明される基板バイアス方法を含む）を制御するために使用される。CPU１３３は、処理チャンバ及び処理チャンバと関連するサブプロセッサを制御するための、産業設定で使用されるように構成された汎用コンピュータプロセッサである。本明細書で説明されるメモリ１３４は、一般に不揮発性メモリであり、ランダムアクセスメモリ、リードオンリーメモリ、フロッピー若しくはハードディスクドライブ、又は他の適切な形態のデジタルストレージ（ローカル若しくはリモート）を含んでよい。サポート回路１３５は、従来からCPU１３３に結合されており、キャッシュ、クロック回路、入／出力サブシステム、電源など、及びこれらの組み合わせを備える。ソフトウェア指示命令（プログラム）及びデータが、CPU１３３内のプロセッサに指示命令するために符号化され、メモリ１３４内に記憶され得る。システムコントローラ１２６内のCPU１３３によって読み取り可能なソフトウェアプログラム（又はコンピュータ指示命令）は、どの作業が処理システム１０Ａ及び／又は１０Ｂ内の構成要素によって実行可能であるかを特定する。典型的には、プログラムが、システムコントローラ１２６内のCPU１３３によって読み取り可能であり、コードを含む。該コードは、プロセッサ（CPU１３３）によって実行されると、本明細書で説明されるプラズマ処理スキームに関連する作業を実行する。該プログラムは、指示命令を含んでよい。該指示命令は、処理システム１０Ａ及び／又は１０Ｂ内の様々なハードウェア及び電気部品を制御するために使用される。それによって、本明細書で説明される方法を実施するために使用される、様々なプロセス作業及び様々なプロセスシーケンスを実行する。一実施形態では、プログラムが、以下で説明される動作のうちの１以上を実行するために使用される指示命令を含む。

【0022】

[0029] 基板支持アセンブリ１３６は、概して、基板支持体１０５（例えば、静電チャック（ESC）基板支持体）及び支持ベース１０７を含み、接地された支持体シャフト１３８であって、チャンバベース１２４を貫通して延在する支持シャフト１３８上に配置される。幾つかの実施形態では、基板支持アセンブリ１３６が、更に、絶縁体プレート１１１及び接地プレート１１２を含み得る。支持ベース１０７は、絶縁体プレート１１１によってチャンバベース１２４から電気的に絶縁され、接地プレート1１２は、絶縁体プレート１１１とチャンバベース１２４との間に挿入されている。基板支持体１０５は、支持ベース１０７と熱的に結合され、支持ベース１０７上に配置されている。幾つかの実施形態では、支持ベース１０７が、基板処理中に、基板支持体１０５及び基板支持体１０５上に配置された基板１０３の温度を調節するように構成されている。幾つかの実施形態では、支持ベース１０７が、内部に配置された１以上の冷却チャネル（図示せず）を含む。１以上の冷却チャネルは、冷却剤源（図示せず）（比較的高い電気抵抗を有する冷媒源又は水源など）に流体結合され、流体連通している。幾つかの実施形態では、基板支持体１０５が、ヒータ（図示せず）（基板支持体１０５の誘電材料内に埋め込まれた抵抗加熱素子など）を含む。ここで、支持ベース１０７は、耐食性金属（例えば、アルミニウム、アルミニウム合金、又はステンレス鋼）などの耐食性熱伝導材料で形成され、接着剤又は機械的手段によって基板支持体に結合されている。

【0023】

[0030] 幾つかの実施形態では、処理チャンバ１００が、石英管１１０又はカラーを更に含む。それらは、基板支持体１０５及び／又は支持ベース１０７が、腐食性の処理ガス若しくはプラズマ、洗浄ガス若しくはプラズマ、又はこれらの副生成物と接触することを防止するために、基板支持アセンブリ１３６の部分と少なくとも部分的に外接する。典型的には、石英管１１０、絶縁体プレート１１１、及び接地プレート１１２が、カソードライナ１０８によって外接される。幾つかの実施形態では、プラズマスクリーン１０９が、カソードライナ１０８と側壁１２２との間に配置されて、ライナ１０８と１以上の側壁１２２との間のプラズマスクリーン１０９の下方の空間内にプラズマが生成するのを防止する。

【0024】

[0031] 典型的には、基板支持体１０５が、誘電材料（例えば、耐食性金属酸化物材料又は金属窒化物材料などのバルク焼結セラミック材料）で形成され、これは、例えば、、酸化アルミニウム（Al₂O₃）、窒化アルミニウム（ＡｌＮ）、酸化チタン（ＴｉＯ）、窒化チタン（ＴｉＮ）、酸化イットリウム（Y₂O₃）、これらの混合物、又はこれらの組み合わせである。本明細書の複数の実施形態では、基板支持体１０５が、その誘電材料内に埋め込まれたバイアス電極１０４を更に含む。ある構成では、バイアス電極１０４が、基板１０３を基板支持体１０５の基板支持面１０５Ａに固定（すなわち、チャック）するため、及び、本明細書で説明されるパルス電圧バイアススキームのうちの１以上を使用して、基板１０３をプラズマ１０１に対してバイアスするために使用される、チャッキングポールである。典型的には、バイアス電極１０４が、１以上の金属メッシュ、箔、プレート、又はこれらの組み合わせなどの、１以上の導電性部品で形成される。

【0025】

[0032] 処理システム１０Ａ及び１０Ｂはまた、概して、バイアス電極１０４において第１のPV波形を確立するための第１のPV源アセンブリ１９６、並びに、チャンバリッド１２３などの上側電極において第２のPV波形及び／又はRF波形を確立するための第２のPV源アセンブリ１９８（図２Ａ）又は１９９（図２Ｂ）を含む。１以上のPV源アセンブリ１９６～１９９の各々は、PV波形生成器１５０及びRFフィルタアセンブリ１５１を含み得る。一実施形態では、図２Ａで示されているように、第２のPV源アセンブリ１９８が、少なくとも１つのプラズマ生成器アセンブリ１６３を更に含む。幾つかの実施形態では、第２のPV源アセンブリ１９８（図２Ａ）又は１９９（図２Ｂ）内のPV波形生成器１５０及びRFフィルタアセンブリ１５１が、第１のPV源アセンブリ１９６と同じ周波数で動作するように構成された第２のプラズマ生成器アセンブリ１６３によって置き換えられる。幾つかの実施形態では、PV源アセンブリ１９６及び１９７が、更に、基板支持体１０５の基板支持面１０５Ａに基板１０３を「クランプ」又は「チャック」するために使用されるクランピングネットワーク１１６を含む。RFフィルタアセンブリ１５１は、プラズマ生成器アセンブリ１６３及び幾つかの実施形態では第２のRF生成器アセンブリによって生成されたRF信号（及び任意の関連する高調波）が、１以上のPV源アセンブリ１９６～１９９の各々内に配置されたPV波形生成器１５０へ向かうのをブロックするように構成されている。幾つかの実施形態では、チャンバリッド１２３と基板支持アセンブリ１３６とが、平行なプレートのような構成に構成される。それによって、チャンバリッド１２３の表面１２３Ａは、基板支持アセンブリ１３６の基板支持面１０５Ａと実質的に平行である。幾つかの代替的な実施形態では、チャンバリッド１２３が、チャンバリッド１２３の中心を中心とする平坦な基板支持アセンブリ１３６に対して、低い角度の凹状円錐形状又はわずかに凹んだ形状を有する。

【0026】

[0033] １以上のPV源アセンブリ１９６～１９９内のPV波形生成器１５０の各々からのPV波形の供給の全体的な制御は、システムコントローラ１２６から供給される信号を使用して制御される。一実施形態では、PV波形生成器１５０が、システムコントローラ１２６内に配置されたトランジスタ‐トランジスタ論理（TTL）からの信号の使用によって、所定の長さの時間間隔で周期的な電圧関数を出力するように構成されている。一実施形態では、PV波形生成器１５０が、所定の速度で１以上のスイッチを繰り返し開閉することによって、所定の長さの規則的に繰り返される時間間隔中に、その出力（すなわち、接地への出力）にわたる所定の実質的に一定な負の電圧を維持するように構成されている。一実施例では、パルス間隔の第１の段中に、高電圧供給源をバイアス電極１０４に接続するために第１のスイッチが使用され、パルス間隔の第２の段中に、バイアス電極１０４を接地に接続するために第２のスイッチが使用される。別の一実施形態では、PV波形生成器１５０が、所定の速度で１以上の内部スイッチ（図示せず）を繰り返し開閉することによって、所定の長さの規則的に繰り返される時間間隔中に、その出力（すなわち、接地への出力）にわたる所定の実質的に一定な電圧を維持するように構成されている。

【0027】

[0034] RF生成器１１８からのRF信号を処理チャンバ１００内の１以上の電極に効率的に供給し、またRF生成器１１８を保護する試みにおいて、プラズマ生成器アセンブリ１６３は、RF整合回路１６２及び第１のフィルタアセンブリ１６１を含む。第１のフィルタアセンブリ１６１は、PV波形生成器１５０の出力によって生成された電流が、RF電力供給ライン１６７を通って流れ、RF生成器１１８に損傷を与えることを実質的に防止するように構成された１以上の電気素子を含む。第１のフィルタアセンブリ１６１は、PV波形生成器１５０から生成されるPV信号に対して高インピーダンス（例えば、高Z）として作用するので、RF整合回路１６２及びRF生成器１１８への電流の流れを阻止する。

【0028】

[0035] 図２Ａ及び図２Ｂを参照すると、基板支持アセンブリ１３６は、縁部制御電極１１５を更に含み得る。縁部制御電極１１５は、縁部リング１１４の下方に配置され、バイアス電極１０４を取り囲み、及び／又はバイアス電極１０４の中心と基板支持面１０５Ａの中心とから距離を置いて配置されている。幾つかの実施形態では、処理システム１０Ａ又は１０Ｂが、したがって、バイアス電極１０４において第１のPV波形を確立するための第１のPV源アセンブリ１９６、上部電極（例えば、チャンバリッド１２３）においてPV波形及び／又はRF波形を確立するための第２のPV源アセンブリ１９８又は１９９、並びに縁部制御電極１１５において第２のPV波形を確立するための第３のPV源アセンブリ１９７を含み得る。一般に、回路基板を処理するように構成された処理チャンバ１００では、縁部制御電極１１５が、環形状であり、導電性材料から作製され、バイアス電極１０４の少なくとも一部分を取り囲むように構成されている。図２Ａで示されているような幾つか実施形態では、縁部制御電極１１５が、基板支持体１０５の領域内に配置される。幾つかの実施形態では、図２Ａで示されているように、縁部制御電極１１５が、基板支持体１０５の基板支持面１０５Ａからバイアス電極１０４と同様な距離（すなわち、Z方向）を置いて配置された、導電性メッシュ、箔、及び／又はプレートを含む。図２Ｂで示されているような幾つかの他の実施形態では、縁部制御電極１１５が、石英管１１０の領域上に又は石英管１１０の領域内に配置された、導電性メッシュ、箔、及び／又はプレートを含む。石英管１１０は、バイアス電極１０４及び／又は基板支持体１０５の少なくとも一部分を取り囲む。代替的に、幾つかの他の実施形態（図示せず）では、縁部制御電極１１５が、基板支持体１０５上に隣接して配置される縁部リング１１４内に配置されるか、又はそれと結合される。この構成では、縁部リング１１４が、半導体又は誘電材料（例えば、ＡｌＮなど）から形成される。

【0029】

［0036］ 上述されたように、幾つかの実施形態では、バイアス電極１０４と縁部制御電極１１５が、各々、クランピングネットワーク１１６と電気的に結合される。クランピングネットワーク１１６は、同軸電力供給ライン１０６（例えば、同軸ケーブル）などの電気導体を使用して、約－５０００Vと約１０，０００Vとの間の静的DC電圧などのチャッキング電圧を、バイアス電極１０４と縁部制御電極１１５に提供する。バイアス電極１０４と縁部制御電極１１５とに同様に構成されたPV波形を印加することは、処理中に基板の表面にわたるプラズマの均一性を向上させる助けとなり得るので、プラズマ処理プロセスの結果が改善されるのに役立ち得る。縁部PV電圧を調整することによって、ウエハ極縁部におけるフィーチャの傾きが低減され、プロセスキットのMTBCが向上され得る。バイアス電極１０４と縁部制御電極１１５とに対する十分なクランピング電圧の印加によって、基板及び縁部リングの温度制御が容易になり得る。クランピングネットワーク１１６は、バイアス補償回路要素１１６Ａ、DC電力供給源１５５、及びバイアス補償モジュールブロッキングキャパシタを含む。バイアス補償モジュールブロッキングキャパシタは、本明細書でブロッキングキャパシタC₅とも呼ばれる。ブロッキングキャパシタC₅は、PV波形生成器１５０の出力とバイアス電極１０４又は縁部制御電極１１５との間に配置される。

【0030】

[0037] 縁部制御電極１１５は、第２のPV波形生成器１５０の使用によってバイアスされ得る。第２のPV波形生成器１５０は、バイアス電極１０４をバイアスするために使用されるPV波形生成器１５０とは異なっている。幾つかの実施形態では、縁部制御電極１１５が、バイアス電極１０４をバイアスするためにも使用されるPV波形生成器１５０を使用してバイアスされ得る。それは、電力の一部を縁部制御電極１１５に分割することによる。ある構成では、第１のPV源アセンブリ１９６の第１のPV波形生成器１５０が、バイアス電極１０４をバイアスするように構成され、第３のPV源アセンブリ１９７の第２のPV波形生成器１５０が、縁部制御電極１１５をバイアスするように構成される。

【0031】

[0038] 幾つかの実施形態では、図２Ｂで示されているように、縁部制御電極１１５が、概して、縁部同調回路１７０と共に使用されるときに、基板１０３の円周縁部の上又は外側にある生成プラズマ１０１の一部分に影響を与えるか又はそれを変更するように配置される。幾つかの実施形態では、縁部制御電極１１５に電気的に結合された縁部同調回路１７０を使用して、縁部制御電極１１５の上の処理領域１２９Ａ内のプラズマを点火及び／又は維持するために使用されるRF電力の１以上の特性を操作することができる。例えば、幾つかの実施形態では、縁部同調回路１７０を使用して、縁部制御電極１１５とチャンバリッド１２３との間に配置された処理領域内のプラズマ１０１を点火及び／又は維持するために使用されるRF電力の電圧、電流、及び／又は段のうちの１以上を、調整及び／又は操作することができる。幾つかの実施形態では、図２Ｂで示されているように、縁部調整回路１７０が、縁部制御電極１１５とプラズマ生成器アセンブリ１６３との間に電気的に結合される。幾つかの実施形態では、縁部同調回路１７０が、共振回路として構成される。共振回路は、インダクタ及びキャパシタ（例えば、LC回路）を含む。キャパシタは、処理領域１２９Ａ内のプラズマを維持するために使用されるRF電力の特性を調整するために使用される。一実施形態では、縁部同調回路１７０が、インダクタと可変キャパシタを含む。これらは、並列に配置される（すなわち、並列LC共振回路）。別の一実施形態では、インダクタと可変キャパシタが、直列に配置される（すなわち、直列LC共振回路）。縁部同調回路１７０用に選択されるLC共振回路の種類（例えば、並列又は直列）は、基板支持アセンブリ１３６の上のプラズマ密度の所望の分布に依存し得る。例えば、基板支持アセンブリ１３６の中心から縁部まで、及び／又は基板１０３の周縁部の上のプラズマ密度の所望の分布などである。

【0032】

[0039] 図２Ａを参照すると、幾つかの実施形態では、上側電極アセンブリ１３１が、上側電極（例えば、チャンバリッド１２３）、電極絶縁体１４３、及び上側接地プレート１４５を含む。上側電極は、リッド絶縁体１３７によって、接地された側壁１２２上に配置され、接地された側壁１２２から電気的に絶縁される。図２Ａでは、チャンバリッド１２３などの上側電極が、少なくとも１つのプラズマ生成器アセンブリ１６３に電気的に結合されている。少なくとも１つのプラズマ生成器アセンブリ１６３は、それらの間の処理領域内のプラズマ１０１を点火及び維持するように構成されている。幾つかの実施形態では、プラズマ生成器アセンブリ１６３が、概して、システムコントローラ１２６から提供される制御信号に基づいて、所望の実質的に一定な正弦波形の周波数における所望の量の連続波（CW）又はパルスRF電力を、チャンバリッド１２３へ供給するように構成されている。この構成では、図２Ａで示されているように、処理ガス源１１９が、接地された壁１２２内に形成された１以上のポートを通してプロセス領域１２９Ａに１種以上のプロセスガスを供給するように構成され得る。

【0033】

[0040] 幾つかの代替的な実施形態では、上側電極アセンブリ１３１が、上側電極（例えば、チャンバリッド１２３）及びリッドプレート１３９を含む。これらは、上側電極内に形成された複数の孔１２３Ｂを通して、処理ガス源１１９から提供された１種以上のガスをプロセス領域１２９Ａに均等に分配するように構成されたシャワーヘッドを形成するように構成されている。上側電極アセンブリ１３１はまた、リッド絶縁体１３７によって、接地された壁１２２上に配置され、接地された壁１２２から電気的に絶縁されている。シャワーヘッドタイプの上側電極アセンブリ１３１を有する第２のPV源アセンブリ１９９が図２Ｂで示されているが、この構成は、本明細書で提供される開示の範囲に関する限定であると企図されない。というのも、第２のPV源アセンブリ１９８又は１９９のいずれも、本明細書で開示される様々な上側電極アセンブリ１３１の構成のいずれかと共に使用され得るからである。

【0034】

[0041] 図２Ｂで示されているように、支持ベース１０７などの基板支持アセンブリ１３６の１以上の構成要素は、プラズマ生成器アセンブリ１６３に電気的に結合されている。幾つかの実施形態では、プラズマ生成器アセンブリ１６３が、概して、システムコントローラ１２６から提供される制御信号に基づいて、所望の実質的に一定な正弦波形の周波数における所望の量の連続波（CW）又はパルスRF電力を、基板支持アセンブリ１３６の支持ベース１０７へ供給するように構成されている。処理中に、プラズマ生成器アセンブリ１６３は、基板支持体１０５に近接して且つ基板支持アセンブリ１３６内に配置された支持ベース１０７に、RF電力（例えば、RF信号）を供給するように構成されている。また、図２Ｂで示されているように、上側電極はまた、少なくとも１つのプラズマ生成器アセンブリ１６３に電気的に結合され得る。少なくとも１つのプラズマ生成器アセンブリ１６３は、それらの間の処理領域内でプラズマ１０１を点火及び維持するか、又は以下で更に説明されるように低周波数RF信号を提供するように構成されている。

【0035】

波形の複数の例
[0042] プラズマ処理中のバイアス電極１０４及び縁部制御電極１１５への（１以上の）PV波形の供給を使用して、プラズマ処理中の基板の表面及び縁部にわたるシース電圧を望ましく制御することができることが見出された。PV波形サイクル（例えば、図３の「イオン電流段」）の大部分を通して略一定のシース電圧を制御及び維持する能力により、１以上のプラズマ処理動作のかなりの部分中に、基板の表面における所望のイオンエネルギー分布関数（IEDF）の生成が可能になる。バイアス電極１０４及び縁部制御電極１１５へのPV波形の供給を使用して、プラズマ処理結果を改善することができる。それは、電極に提供されるPV波形の種類及び数に依存して、基板の表面に向かって加速されるイオンの集団が、１以上の（狭い）IEDFピーク内に含まれることを可能にすることによる。IEDFの制御はまた、プラズマ処理中にイオンエネルギーの大きさと範囲を厳密に制御することによって、高アスペクト比フィーチャ内に見られる閉じ込められた電荷（又は閉じ込められた電荷の効果）の量を低減させるのにも役立つという利点を有し得る。

【0036】

[0043] 図３は、PV波形生成器１５０によって生成されたPV波形に基づいて、バイアス電極１０４において確立されたPV波形４０１（図４Ａ）による、基板１０３において確立されたPV波形４２５の多段系列４０２の一例を示している。バイアス電極１０４及び縁部制御電極１１５において確立されたPV波形４０１は、多段系列４９０として図４Ａに示されている。PV波形４０１は、それぞれのPV源アセンブリ１９６及び１９７内のPV波形生成器１５０、並びに対応するクランピングネットワーク１１６のDC電力供給源１５５の使用によって、バイアス電極１０４及び縁部制御電極１１５において確立され得る。概して、PV波形生成器１５０の出力は、システムコントローラ１２６のメモリ内に記憶されたプラズマ処理レシピ内の設定によって制御され得、PV波形４０１を生成する。PV波形４０１は、本明細書でパルス電圧レベルV_ppと呼ばれるピーク・ツー・ピーク電圧を含む。（１以上の）電力供給ラインインダクタンス及び直列キャパシタンス、並びに浮遊容量（stray capacitance）に基づいて、様々な電極において確立されるピーク・ツー・ピーク電圧レベルV_ppは、PV波形生成器１５０によって生成されるPV波形の出力（例えば、出力電圧V_OUT）と類似するが、実際には異なることになる。

【0037】

[0044] 波形期間T_Pを有するPV波形４２５は、シース崩壊及び再充電段４５０、シース生成段４５１、並びにイオン電流段４５２を含むとして特徴付けられる。シース崩壊及び再充電段４５０は、点４２０と点４２１との間で延在する。シース生成段４５１は、点４２１と点４２２との間で延在する。イオン電流段４５２は、点４２２と点４２０との間で延在し、次に順次確立されるパルス電圧波形の開始点に戻る。本明細書での説明を容易にするために、シース崩壊及び再充電段４５０並びにシース生成段４５１は、主としてPV波形４２５の第１の領域４０５内で生じ、一方、イオン電流段４５２は、主としてPV波形４２５の第２の領域４０６内で生じる。シース崩壊及び再充電段４５０のシース崩壊段部分は、概して、シースのキャパシタンスが放電され、バルクプラズマが基板表面に接触するようになる期間を含む。バルクプラズマ中の電子は、基板表面及び内側フィーチャ上の過剰な正電荷を中和する。内側フィーチャは、イオン電流段中に、イオン流束及び／又は二次電子流束によって堆積される。幾つかの実施形態では、シース崩壊及び再充電段４５０中に、基板表面上に負電荷を注入又は蓄積することも可能である。再充電段部分中のプラズマ電流もまた、電子によって運ばれる。すなわち、カソードシースが存在しない場合では、電子が基板に到達し、表面電荷を蓄積する。シース生成段４５１は、概して、処理チャンバの浮遊キャパシタを充電し、シースを再生成し、シース電圧（V_SH）の値を設定するために、負の電圧のジャンプを含む。イオン電流段４５２は、概して、PV波形の長い（例えば、PV波形サイクルの約８０％～９０％などの＞５０％）段である。これは、生成されたシースによる高エネルギーイオンの生成に関連付けられる。高エネルギーイオンは、基板１０３上で実行されるプラズマエッチングプロセスを実行するために使用される。しかし、生成されたイオン電流は、基板表面上に正電荷の蓄積をもたらし、シース及びチャックキャパシタを徐々に放電し、シース電圧降下をゆっくり減少させ、基板電位をゼロに近づける。これは、基板PV波形４２５内の電圧降下をもたらす（図３）。生成されたシース電圧降下のために、（１以上の）パルス波形は、次のPV波形サイクルに移動することを必要とする。

【0038】

[0045] 所望のプラズマ処理条件に依存して、基板上で所望のプラズマ処理結果を実現するための、PV波形周波数（１／T_P）、パルス電圧レベルV_pp、パルス電圧オン時間、及び／又はPV波形４０１の他のパラメータなどの、少なくともPV波形特性を制御及び設定することが望ましいだろう。一実施例では、パルス電圧（PV）オン時間が、イオン電流期間（例えば、図３の点４２２と次の点４２０との間の時間）と波形期間T_Pとの比として規定され、５０％よりも上、又は７０％よりも上、例えば８０％と９５％との間である。

【0039】

[0046] 図４Ｂは、PV波形生成器１５０が、バイアス電極１０４及び縁部制御電極１１５において確立される多段系列４９１の多段形状のPV波形４４１の生成を制御するように構成された、交互式のPV波形を示している。幾つかの実施形態では、多段形状のPV波形４４１が、PV波形生成器１５０によって生成される。PV波形生成器１５０は、１以上の内部スイッチ及びDC電力供給源の使用によって、電圧パルスの１以上の段（例えば、第１の領域４０５）中に正電圧を供給し、電圧パルスの１以上の段（例えば、第２の領域４０６）中に時変負電圧を供給するように構成されている。

【0040】

[0047] 幾つかの実施形態では、図４Ｃで示されているように、PV波形生成器１５０が、バイアス電極１０４及び縁部制御電極１１５に交互系列４９２の多段正PV波形４３１を提供するように構成されている。正PV波形４３１内の各正パルスは、シース崩壊段、再充電段、シース生成段、及びイオン電流段などの、多段を含み得る。幾つかの実施形態では、多段正PV波形４３１が、繰り返しサイクルの系列を含む。それによって、各サイクル内の波形が、第１の時間間隔中に生じる第１の部分、及び第２の時間間隔中に生じる第２の部分を有する。多段正PV波形４３１はまた、第１の時間間隔の少なくとも一部分中にのみ存在する正電圧を含むこととなる。多段正PV波形４３１は、第２の時間間隔の少なくとも一部分中に実質的に一定である。PV波形生成器１５０の出力は、第１の時間間隔の少なくとも一部分において、正電圧供給源に接続されている。

【0041】

[0048] 図４Ａ、図４Ｂ、及び図４Ｃで示されている様々なPV波形４０１、４４１、及び４３１は、それぞれ、クランピングネットワーク１１６の入力に接続されたノードNにおいて確立され得るパルス電圧波形を表しているので、バイアス電極１０４及び縁部制御電極１１５において確立されるパルス電圧波形とは異なり得る。各PV波形内に見られるDCオフセットΔVは、クランピングネットワーク１１６内のDC電力供給源１５５によって印加されるバイアス、及びPV波形を確立するために使用されるPV波形生成器１５０の構成の様々な特性に依存する。概して、電極１０４及び１１５において確立されたパルス電圧波形（例えば、負PV波形４０１、形作られたPV波形４４１、又は正PV波形４３１）は、波形期間T_Pを有し得る。波形期間T_Pは、約１μsと約５μsとの間、例えば約２．５μsであり得る。幾つかの実施形態では、パルス電圧波形が、約１kHzと約１MHzとの間、又は約４００kHz、例えば約１MHz以下、又は約５００kHz以下の周波数を有する。幾つかの実施形態では、パルス波形周波数が、約１０kHzと約５００kHzとの間、若しくは約５０kHzと４００kHzとの間、又は約５０kHzと２００kHzとの間の範囲であってもよい。

【0042】

閉じ込められた電荷の低減方法
[0049] 短く上述されたように、本明細書で開示される装置及び方法は、基板上に形成されたフィーチャ内に配置された閉じ込められた電荷の効果をなくし又は低減させるために使用される。幾つかの実施形態では、該方法が、基板上に形成されたフィーチャ内で見られる閉じ込められた電荷を中和するために、パルス電圧（PV）波形サイクルの１以上の段中に、電子の生成をもたらすように複数のPV波形の供給を同期させることを含む。代替的な一実施形態では、該方法が、基板上に形成されたフィーチャ内に閉じ込められた電荷を中和するために、PV波形サイクルの１以上の段中に、電子の生成をもたらすようにPV波形と高周波（RF）波形との供給を同期させることを含む。

【0043】

[0050] 図５Ａは、３つの同期されたPV波形４６０、４６１、及び４６２を示している。これらは、第２のPV源アセンブリ１９８、１９９、第１のPV源アセンブリ１９６、及び第３のPV源アセンブリ１９７の使用によって、それぞれ、チャンバリッド１２３、バイアス電極１０４、及び縁部制御電極１１５に提供される。一実施形態では、バイアス電極１０４と縁部制御電極１１５とに提供されるPV波形４６１と４６２とが、それぞれ、PVオン時間、パルス電圧レベルV_pp、及び波形期間T_Pなどの、同一の波形特性を有するPV波形を含む。別の一実施形態では、PV波形４６１と４６２とが、電極の各々に提供されるPV波形パルスの系列内のPV波形に印加されるパルス電圧レベルV_ppが異なることを除いて、同一の波形特性を有するPV波形を含む。PV波形４６１及び４６２は、図４Ａ～図４Ｃに関連して上述されたPV波形４０１、４３１、又は４４１と同様なPV波形形状を含んでよい。

【0044】

[0051] 図５Ａで示されているように、上側電極に印加されるPV波形４６０は、PV波形４６１及び４６２の供給と同期される。しかし、PV波形４６０のPV波形特性は、望ましくは、PV波形４６１及び４６２のPV波形特性と異なる。幾つかの実施形態では、図５Ａで示されているように、PV波形４６０が、PV波形４６１及び４６２の逆であるか、又はPV波形４６１及び４６２とは「逆に構成」されている。言い換えると、PV波形４６０の第１の段４５５内で見られるPV波形４６０の低電圧状態は、PV波形４６１及び４６２の第１の段４０５中に生成される高電圧状態と同時に起り、PV波形４６０の第２の段４５６内で提供されるPV波形４６０の高電圧状態は、PV波形４６１及び４６２の第２の段４０６中に生成される低電圧状態と同時に起る。幾つかの実施形態では、段４５５の開始と４０５の開始との間、及び／又は段４５５の終了と段４０５の終了との間に制御されたタイムラグが存在し得る。例えば、段４５５は段４０５内に埋め込まれ得るか、又は段４０５は段４５５内に埋め込まれ得る。

【0045】

[0052] 逆に構成されたPV波形４６０の供給は、PV波形４６０の第１の段４５５中に、上部電極（例えば、チャンバリッド１２３）の表面において生成されるシース電圧を増加させることになる。より高いシース電圧は、第１の段４５５中に、上部電極の表面に衝突させるプロセス中にイオンがより高いエネルギーに加速されることをもたらすので、二次電子を生成することになる。二次電子は、イオンが上部電極の表面に衝突して上部電極の表面に衝撃を与えるときに生成され、イオンの衝突によってもたらされる二次電子の収量は、入射イオンエネルギーに依存している。数百から数千電子ボルト（eV）の入射イオンエネルギー範囲では、二次電子の収量が、入射イオンエネルギーとともに増加する。したがって、段４５５中の上部電極におけるより高いシース電圧により、段４５５中に上部電極からの二次電子の生成が多くなる。二次電子は、上部電極において生成されるシース電圧によって、基板に向けて加速される。シース電圧が高くなると、生成された二次電子は、基板に垂直な速度が増す。それによって、これらの二次電子の角度分布は、上部電極の表面に垂直に方向付けられた軸からゼロ度（０°）の近くに中心を置くので、基板上に形成されたフィーチャの内側の正電荷を中和するために、より多くの電子がフィーチャの中に深く進行し得る。１つのパルス期間T_P中に上部電極から放出される二次電子の総量は、概して、第１の段４５５の持続時間、PV波形４６０のパルス電圧、イオン流束に曝露される材料の材料特性、及びプロセスチャンバ内でプラズマ１０１を生成するために使用されるガス組成に依存することとなる。

【0046】

[0053] 幾つかの実施形態では、段４５５と４０５との開始時の電圧勾配又はパルス立ち上がり／立ち下がり時間が、異なるように設定され得る。段４０５中に急激な電圧上昇の傾斜があると、速い基板シース崩壊を引き起こし得る。低圧（＜１０mT）、高基板シース厚さ、及び／又は電気陰性ガス化学物質の使用などの、幾つかプラズマ処理条件では、バルクプラズマ抵抗が、速い基板シース崩壊期間中に比較的高くなる。というのも、電子密度が低く、電子の慣性は、速い基板電圧上昇に対する迅速な応答を阻害する傾向があるからである。速い基板電圧上昇は、基板表面の上方に強い過渡電界を引き起こす。これは、基板に向かうバルク電子の加速をもたらすことになる。バルク電子は、強い過渡電界領域を横切って加速されると、最大で数百から数千電子ボルト（eV）のエネルギーを得て、基板に向かって高い指向性を持つようになる。これは、基板上に形成されたフィーチャの奥深くまで進み、そこに生成された正の残留電荷を中和することになる、指向性の高い電子のもう一つの供給源となる。したがって、幾つかの実施形態では、生成された二次電子が、最大３keVまでのエネルギーを得ることができ、基板表面に向かって高い指向性を持つ。これとは別に、PV波形４６１及び４６２の低電圧状態中に、基板の表面の上にシース（例えば、イオン電流段４５２）が生成され、加速するイオンが基板１０３の表面に衝突してエッチングすることをもたらす。

【0047】

[0054] 幾つかの実施形態では、高エネルギーで指向性のある電子が、基板の表面上に形成されたトップマスク材料の架橋を促進するためにも利用され得る。このトップマスク材料は、架橋された炭素と、シリコン、窒素、及び酸素などの幾つかドーパントとから構成される可能性がある。高エネルギーで指向性のある電子は、アクティブな原子位置を生成するのに十分なエネルギーを提供し、次いで、マスク材料内に新しい化学結合を形成する。これは、プラズマに対するマスクのエッチング抵抗性、及びマスクに対するエッチング材料の選択性を向上させる。

【0048】

[0055] 幾つかの実施形態では、高エネルギー電子がまた、エッチング停止層に対するエッチング材料の選択性を向上させるためにも利用され得る。指向性の高い電子は、フィーチャの下部まで深く到達することができるため、エッチング停止層がプラズマに曝露されると、上部のエッチング停止層の化学状態を改質することができる。改質されたエッチング停止層は、プラズマによってエッチングされることに対してより高い耐性を持つので、エッチング選択性を高めることができる。このような選択性は、異なるトレンチの異なる深さに幾つかのエッチング停止層が存在する階段のような複雑な3D構造のエッチングに特に有用である。

【0049】

[0056] 図５Ｂは、処理チャンバ１００の簡略化された概略図を示している。この図は、上側電極（例えば、チャンバリッド１２３）に印加されるPV波形４６０と、バイアス電極１０４に印加されるPV波形４６１との、PV波形サイクルのオーバーレイ表現も含む。説明を簡略化するために、PV波形４６２は、図５Ｂから省略されているが、縁部制御電極１１５にも同時に印加されてよい。図５Ｂで示されているように、PV波形４６１の第２の領域４０６及びPV波形４６０の第２の領域４５６中に、シース５０３が基板１０３の表面の上に生成される。これは、イオン流束５０５内に提供されたイオン５０４が、基板１０３の表面１０３Ａに衝突することを可能にする。イオン電流段４５２中に基板の表面に衝突するプロセスは、時間T₀と時間T₁との間で延在する期間にわたり続くことになる。この段中に、正電荷が基板１０３上のフィーチャ内に堆積されることになる。バイアス電極１０４に印加されるバイアスは、第１及び第２のPV源アセンブリ１９６及び１９８内のPV波形生成器１５０によって生成されるピーク・ツー・ピーク電圧V_PP及びパルス電圧オン時間によって制御される。これにより、シース厚さが制御され、基板１０３の表面１０３Ａに衝突するために使用されるイオンエネルギーが設定される。幾つかの実施形態では、PV波形生成器１５０が、０．０１kVから１０kVのパルス電圧レベル（例えば、V_pp）を有するパルスを、バイアス電極１０４及び縁部制御電極１１５に提供するように設定される。

【0050】

[0057] PV波形４６１の第１の領域４０５及びPV波形４６０の第１の領域４５５中に、シース５０８が、上側電極（すなわち、チャンバリッド１２３）の表面の上に生成される。これは、生成されたイオン流束内に提供されたイオンが、上側電極の表面に衝突することを可能にする。これにより、電子流束５０７内に含まれる二次電子５０６が生成される。図５Ｂで示されているように、上側電極の表面に衝突するプロセスは、時間T₁と時間T₂との間で延在する期間にわたり続くことになる。第１の領域４０５及び４５５は、パルス期間T_Pの５％と５０％との間の期間を有し得る。一実施例では、第１の領域４０５及び４５５は、５０ナノ秒（ns）と１０００nsとの間の期間を有し得る。幾つかの実施形態では、第２のPV源アセンブリ内のPV波形生成器１５０が、０．０１kVから５kVのパルス電圧レベル（例えば、V_pp）を有するパルスを、上側電極（例えば、チャンバリッド１２３）に提供するように設定される。シース５０８の生成により、生成された電子に提供されるエネルギーは、次いで、電子が、波形サイクルのPV波形４６０及び４６１の段４５６及び４０６中に基板１０３の表面上に形成されたフィーチャ内に堆積された閉じ込められた正電荷に移動し、その電荷と相互作用し、その電荷を中和することをもたらす。また、幾つかの実施形態では、基板支持面１０５Ａに対する平行なプレートのような上側電極の構成、及び上側電極（すなわち、チャンバリッド１２３の表面１２３Ａ）の上のシース５０８の生成により、生成された二次電子が、シース５０８の電圧によって、図５で示されている垂直方向などの基板表面１０３Ａに対して垂直な方向に加速される。望ましく方向付けられた電子流束の生成により、基板の表面内に形成されたエッチングされたフィーチャのより下の部分（すなわち、より深い部分）への電子の供給が促進されることになる。生成された二次電子の指向性は、生成された電子が、PV波形サイクルの段４０６中に基板１０３の表面上に形成されたフィーチャ内に堆積された閉じ込められた正電荷に移動し、その電荷と相互作用し、その電荷を中和することを更に可能にすることとなる。

【0051】

[0058] 幾つかの実施形態では、PV波形４６１の第１の領域４０５の持続時間が、PV波形４６０の第１の領域４５５の持続時間と実質的に等しい。したがって、幾つかの実施形態では、PV波形４６１の第１の領域４０５が、PV波形４６０の第１の領域４５５と同期される。それによって、PV波形４６０の第１の領域４５５の開始とPV波形４６０の第１の領域４５５の開始とは、実質的に同時に開始され、第１の領域４５５と４０５とは、実質的に同じ持続時間を有する。しかし、幾つかの実施形態では、PV波形４６１の第１の領域４０５が、PV波形４６０の第１の領域４５５から時間においてオフセットされる。それによって、PV波形４６０の第１の領域４５５とPV波形４６０の第１の領域４５５とは、時間において部分的に重なる。第１の領域４５５と４０５との生成の間に時間におけるオフセットが存在する場合などの幾つかの場合では、PV波形４６１の第１の領域４０５の持続時間が、PV波形４６０の第１の領域４５５の持続時間よりも短い又は長いことが望ましい可能性がある。

【0052】

[0059] 幾つかの実施形態では、上側電極表面において生成される二次電子の生成が最大化されるように、イオン流束に曝露される上側電極の材料を選択することが望ましい。幾つかの実施形態では、上側電極の露出面が、金属、半導体材料、及びドープされた半導体材料、又はそれらの組み合わせからなる群から選択される、導電性材料、若しくは半導体材料、又は誘電材料から形成される。一実施例では、上側電極の上側電極表面において露出される材料が、アモルファス若しくは結晶シリコン（Si）、炭化ケイ素（SiC）、窒化ケイ素（SiN_x）、又は中程度若しくは高濃度にドープされたシリコン材料などの、シリコン含有材料である。別の一実施例では、上側電極の上側電極表面において露出される材料が、グラファイト、ゲルマニウム（Ge）、ガリウム（Ga）、若しくはそれらの組み合わせ、又はそれらのドープされたバージョンを含む材料である。別の一実施例では、上側電極の上側電極表面において露出される材料が、アルミニウム（Al）、タングステン（W）、チタン（Ti）、モリブデン（Mo）、若しくはニッケル（Ni）などの金属、又はそれらの組み合わせを含む材料である。別の一実施例では、上側電極の上側電極表面において露出される材料が、酸化ケイ素、窒化ケイ素、酸化アルミニウム、窒化アルミニウム、酸化イットリウム、酸化ジルコニア、又はそれらの組み合わせなどの、誘電体を含む材料である。

【0053】

[0060] 概して、上側電極の表面に衝突するイオンに提供されるエネルギーの量を制御し、またイオン支援化学的エッチング副生成物又は物理的スパッタリング副生成物を生成することによって基板を汚染することがない材料を選択することも望ましい。それらの副生成物は、PV波形４６１の第１の領域４０５及びPV波形４６０の第１の領域４５５によって規定される期間中に、基板表面上に堆積され得る。幾つかの実施形態では、基板上でエッチングされている材料と同様な上側電極材料を選択することが望ましい。幾つかの実施形態では、通常の処理条件（圧力及び基板温度）内で、十分に揮発性の副生成物のみを生成する上側電極材料を選択することが望ましい。それによって、基板表面上に堆積される副生成物はわずかである。幾つかの実施形態では、上側電極表面上にコーティングを形成するのに十分な重合性を有する処理化学を選択することが望ましい。それによって、イオン支援化学エッチング反応は、ほとんどがポリマーコーティング層内で生じ、バルク上側電極材料は、浸食から保護される。

【0054】

[0061] 幾つかの実施形態では、二次電子生成プロセスを制御するために、プロセスガス組成を選択及び／又は調整することも望ましい。一実施例では、窒素（N₂）、酸素（O₂）、硫黄（NF₃若しくはSF₆）、又はフッ素含有ガス（例えば、NF₃、F₂、C₄F₆、C₃F₆）を含むプロセスガスを使用して、上側電極表面（例えば、Si又はSiC）と反応させ、より高い二次電子放出係数を有する新しい材料の上部層を上側電極上に形成することができる。プロセスガスはまた、アルゴン（Ar）、クリプトン（Kr）、及びネオン（Ne）などの不活性ガスも含んでよい。別の一実施例では、C₄F₆、C₄F₈、C₃F₆、C₃H₂F₄、及びCH₂F₄などの重合プロセスガスを含むプラズマエッチングプロセスを使用して、バルク上側電極材料よりも高い二次電子放出係数を有するポリマーコーティングを上側電極表面上に形成することができる。一実施例では、プラズマエッチングプロセスが、約１mTorrと４０mTorrとの間のチャンバ圧力において、約４のC₄F₆ガス流量とC₃F₆ガス流量との比と、約０．８のC₄F₆ガス流量とO₂ガス流量との比と、約１．１のC₄F₆ガス流量とN₂ガス流量との比とを生成することによって形成される組成を有するプロセスガスを供給することを含む。

【0055】

[0062] 繰り返されるPV波形４６１の第２の領域４０６及びPV波形４６０の第２の領域４５６の部分的な図によって図５Ｂで示されているように、１つのPV波形サイクルが完了した後で、複数の更なるPV波形サイクルが、連続的に複数回繰り返される。幾つかの実施形態では、PV波形が、約２．５μsの波形期間T_Pを有し、約１００マイクロ秒（μs）と約１０ミリ秒（ms）との間のバースト期間を有するPV波形バースト内で連続的に繰り返される。PV波形のバーストは、約５％～１００％の間、例えば約３０％～約９５％の間であるバーストデューティサイクルを有し得る。このデューティサイクルは、バースト期間を、バースト期間とバースト期間を分離する非バースト期間（すなわち、PV波形が生成されない）とを足したもので割った比である。

【0056】

[0063] 代替的な一構成では、図６Ａで示されているように、第１のPV源アセンブリ１９６と第３のPV源アセンブリ１９７との使用によって、それぞれ、２つのPV波形４６１と４６２とが、バイアス電極１０４と縁部制御電極１１５とに印加され、RF生成器アセンブリ１６３によってチャンバリッド１２３に提供されるRF波形４７０と同期される。同様に上述されたように、PV波形４６１と４６２とは、同一の又は略同一の波形特性を有し、PV波形４０１、４３１、又は４４１と同様なPV波形形状を有する、PV波形を含み得る。

【0057】

[0064] 図６Ａで示されているように、RF波形４７０は、PV波形４６１及び４６２の供給と同期される。RF波形４７０は、PV波形４６１及び４６２の周波数に一致する周波数を有する正弦波形を含み得る。一実施例では、RF波形４７０とPV波形４６１及び４６２とが、約１MHz未満、例えば約５０kHzと５００kHzとの間の周波数（１／T_P）を有する。図６Ａで示されているように、RF波形４７０は、PV波形４６１及び４６２とは逆の形状であるか、又は「逆に構成」されている。図６Ａで示されているように、正弦波形における下点（すなわち、RF波形の谷）は、PV波形４６１及び４６２の第１の領域４０５中に生成される高電圧状態と同時に起り、RF波形４７０の高電圧点（すなわち、RF波形のピーク）は、PV波形４６１及び４６２の第２の領域４０６中に生成される低電圧状態と同時に起る。幾つかの実施形態では、PV波形４６１の第１の領域４０５の持続時間が、RF波形４７０の第１の領域４７５の持続時間と実質的に等しい。一実施例では、PV波形４６１の第１の領域４０５の持続時間が、RF波形４７０の期間の半分の持続時間に等しい。幾つかの実施形態では、PV波形４６１の第１の領域４０５が、RF波形４７０の第１の領域４７５から時間においてオフセットされる。それによって、PV波形４６０の第１の領域４５５とRF波形４７０の第１の領域４７５とは、時間において部分的に重なる。

【0058】

[0065] 逆に構成されたRF波形４７０の供給は、RF波形４７０における下点中に、より大きなシース電圧のシース６０８が、上部電極（例えば、チャンバリッド１２３）の表面において生成されることに貢献することになる。より高いシース電圧は、上部電極の表面に衝突することが生じる期間中に、イオンをより高いエネルギーに加速する。二次電子は、イオンが上部電極表面に衝突することにより生成され、二次電子の収量は、入射イオンエネルギーに依存している。数百から数千電子ボルト（eV）の入射イオンエネルギー範囲では、二次電子の収量が、入射イオンエネルギーとともに増加する。したがって、段４７５中の上部電極におけるより高いシース電圧により、段４７５中に上部電極からの二次電子の生成が多くなる。二次電子は、上部電極の近くのシース電圧によって、基板に向けて加速される。シース電圧が高くなると、二次電子は、基板に垂直な方向において望ましく速度が増すことになる。それによって、これらの二次電子の角度分布は、ゼロ度のより近くに中心を置くので、基板上のフィーチャの内側の正電荷を中和するために、より多くの電子がフィーチャの中に深く進行し得る。段４０５の急激な電圧上昇の傾斜があると、速い基板シース崩壊を引き起こし得る。低圧（＜１０mT）、高基板シース厚さ、及び／又は電気陰性ガス化学物質の使用などの、幾つかプラズマ処理条件では、バルクプラズマ抵抗が、速い基板シース崩壊期間中に比較的高くなる。というのも、電子密度が低く、電子の慣性は、速い基板電圧上昇に対する迅速な応答を阻害する傾向があるからである。速い基板電圧上昇は、基板表面の情報に強い過渡電界を引き起こす。これは、基板に向かうバルク電子の加速をもたらすことになる。バルク電子は、強い過渡電界領域を横切って加速されると、最大で数百から数千電子ボルト（eV）のエネルギーを得て、基板に向かって高い指向性を持つようになる。これは、基板上に形成されたフィーチャの奥深くまで進み、そこに形成された正の残留電荷を中和することになる、指向性の高い電子のもう一つの供給源となる。したがって、幾つかの実施形態では、生成された二次電子が、最大３keVまでのエネルギーを得ることができ、基板表面に向かって高い指向性を持つ。

【0059】

[0066] 図６Ｂは、処理チャンバ１００の簡略化された概略図を示している。この図は、上側電極（例えば、チャンバリッド１２３）に印加されるRF波形４７０と、バイアス電極１０４に印加されるPV波形４６１との、PV波形サイクルのオーバーレイ表現も含む。図６Ｂで示されているように、PV波形４６１の第２の領域４０６及びRF波形４７０の第２の領域４７６中に、シース５０３が基板１０３の表面の上に生成される。これは、バルクプラズマからのイオン５０４を加速させて、基板１０３の表面１０３Ａに衝突させる。上述されたように、バイアス電極１０４に印加されるバイアスは、PV波形生成器１５０及びRF生成器アセンブリ１６３によって印加されるピーク・ツー・ピーク電圧V_PPによって制御される。これにより、シース厚さが制御され、基板１０３の表面１０３Ａに衝突するために使用されるイオンエネルギーが設定される。

【0060】

[0067] PV波形４６１の第１の領域４０５及びRF波形４７０の第１の領域４７５中に、シース６０８が、上側電極（すなわち、チャンバリッド１２３）の表面の上に生成される。これは、バルクプラズマからシース６０８を通って加速されたイオンが、上側電極の表面に衝突することを可能にする。これにより、電子流束６０７内に含まれる二次電子６０６が生成される。図６Ｂで示されているように、上側電極の表面に衝突するプロセスは、時間T₁と時間T₂との間で延在する期間にわたり続くことになる。上側電極と基板との平行な形状寸法によって、二次電子は、シース６０８によって基板表面と垂直な方向に加速される。それによって、二次電子は、基板に向かう高度な指向性を有することになり、基板１０３の表面上に形成されたフィーチャの中に深く進み得るので、PV波形サイクルの段４０５中に、そこで閉じ込められた正電荷と相互作用し、その電荷を中和する。幾つかの実施形態では、PV波形サイクルの段４０５中に生成された高度にエネルギッシュな電子がまた、マスク材料に対するエッチング材料及び／又はエッチング停止層に対するエッチング材料の選択性を向上させるためにも利用され得る。

【0061】

[0068] 本開示の複数の実施形態は、処理方法を提供し得る。該処理方法は、第１の波形生成器の使用によって、基板支持アセンブリ内に配置されたバイアス電極において第１のパルス電圧波形を確立すること、及び、第２の波形生成器の使用によって、基板支持アセンブリの上に配置された第１の電極の表面において第２のパルス電圧波形を確立することを含む。第１のパルス電圧波形は、第１の段と、第１の段内の電圧レベルよりも低い電圧レベルを有する第２の段とを含む。第２のパルス電圧波形は、第１の段と、第１の段内の電圧レベルよりも高い電圧レベルを有する第２の段とを含む。処理方法中、第１のパルス電圧波形と第２のパルス電圧波形とは同期される。それによって、第１のパルス電圧波形の第１の段と第２のパルス電圧波形の第１の段とは、時間において少なくとも部分的に重なり、第１のパルス電圧波形の第２の段と第２のパルス電圧波形の第２の段とは、時間において少なくとも部分的に重なる。第２のパルス電圧波形の第１の段中の電圧レベルは、第１の電極の表面から二次電子を生成するように構成され得る。その場合、第１の電極は、シリコンを含む。処理方法中に、第１のパルス電圧波形の第１の段の持続時間と、第２のパルス電圧波形の第１の段の持続時間とは、実質的に等しくなり得る。幾つかの実施形態では、第２のパルス電圧波形の第１の段の電圧レベルが、イオンを第１の電極の表面に衝突させ、最大３keVまでのエネルギーを得て、基板表面に向かう高い指向性を有することになり得る二次電子を生成するように構成されている。第１のパルス電圧波形及び第２のパルス電圧波形の周波数もまた、約１MHz未満であってよい。

【0062】

[0069] 本明細書で開示される処理方法は、第３の波形生成器の使用によって、基板支持アセンブリ内に配置された第２の電極において第３のパルス電圧波形を確立することを更に含み得る。その場合、第３のパルス電圧波形は、第１の段と、第１の段の電圧レベルよりも低い電圧レベルを有する第２の段とを含む。幾つかの実施形態では、第１のパルス電圧波形の第１の段と、第３のパルス電圧波形の第１の段とが、同時に確立され、第１のパルス電圧波形の第２段と、第３のパルス電圧波形の第２段とが、同時に確立される。

【0063】

[0070] 本開示の複数の実施形態は、処理方法を提供し得る。該処理方法は、第１の波形生成器の使用によって、基板支持アセンブリ内に配置されたバイアス電極において第１のパルス電圧波形を確立すること、及び、RF波形生成器の使用によって、基板支持アセンブリの上に配置された第１の電極においてRF波形を確立することを含む。第１のパルス電圧波形は、第１の段、及び第１の段内の電圧レベルよりも低い電圧レベルを有する第２の段を含む。基板支持アセンブリは、基板支持面、バイアス電極、及びバイアス電極と基板支持面との間に配置された第１の誘電体層を含む。幾つかの実施形態では、RF波形が正弦波形を含む。第１のパルス電圧波形とRF波形とは同期される。それによって、第１のパルス電圧波形の第１の段がバイアス電極において確立されている期間中に、RF波形の谷が形成され、第１のパルス電圧波形の第２の段がバイアス電極において確立されている期間中に、RF波形のピークが形成される。該処理方法は、第３の波形生成器の使用によって、基板支持アセンブリ内に配置された第２の電極において第３のパルス電圧波形を確立することを更に含み得る。その場合、第３のパルス電圧波形は、第１の段と、第１の段の電圧レベルよりも低い電圧レベルを有する第２の段とを含む。第１のパルス電圧波形の第１の段と、第３のパルス電圧波形の第１の段とは、同時に確立されてよく、第１のパルス電圧波形の第２段と、第３のパルス電圧波形の第２段とはまた、同時に確立されてよい。第１のパルス電圧波形とRF波形とは、約１MHz未満の周波数を有し得る。

【0064】

[0071] したがって、上述された複数実施形態を、単独で又は組み合わせて使用して、容量結合プラズマ（CCP）チャンバの処理領域内に配置された上側電極に印加される波形の一部分における、基板表面に向かう高い指向性の電子の生成に対する微細な制御を提供することができる。有益なことに、複数の実施形態は、個別のチャンバ構成要素を調整又は修正することなしに、システムを使用することによって実行され得るので、１以上の基板の処理中に容易に調整され得る処理レシピパラメータを提供する。

【0065】

[0001] 前述されたことは本開示の複数の実施形態を対象としているが、本開示の他の及び更なる複数の実施形態が、その基本的な範囲から逸脱することなしに考案されてよく、その範囲は以下の特許請求の範囲によって規定される。

【図1】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図6A】

【図6B】

【国際調査報告】