特表 2024-526705 ３Ｄ ＤＲＡＭのためのひずみが小さいＳｉ／ＳｉＧｅヘテロエピタキシースタック

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-19

(54)【発明の名称】３Ｄ ＤＲＡＭのためのひずみが小さいＳｉ／ＳｉＧｅヘテロエピタキシースタック

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240711BHJP

   H01L 29/786 20060101ALI20240711BHJP

   H01L 21/205 20060101ALI20240711BHJP

【ＦＩ】

H10B12/00 801

H10B12/00 671C

H01L29/78 613B

H01L29/78 617K

H01L29/78 618B

H01L21/205

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024501270

(86)(22)【出願日】2022-07-11

(85)【翻訳文提出日】2024-03-05

(86)【国際出願番号】 US2022036670

(87)【国際公開番号】W WO2023287700

(87)【国際公開日】2023-01-19

(31)【優先権主張番号】63/221,797

(32)【優先日】2021-07-14

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/811,323

(32)【優先日】2022-07-08

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】トリー， ジョン バイロン

(72)【発明者】

【氏名】北島 知彦

(72)【発明者】

【氏名】キルシェンハイター， トーマス ジョン

(72)【発明者】

【氏名】リウ， パトリシア エム．

(72)【発明者】

【氏名】チュー， ツウォミン

(72)【発明者】

【氏名】マーゲティス， ジョー

(72)【発明者】

【氏名】フィッシュバーン， フレデリック デイビッド

(72)【発明者】

【氏名】モハメッド， アブドゥル ワッハーブ

(72)【発明者】

【氏名】リー， キルヨン

【テーマコード（参考）】

5F045

5F083

5F110

【Ｆターム（参考）】

5F045AA03

5F045AA08

5F045AB02

5F045AB40

5F045EB08

5F083AD06

5F083AD69

5F083GA10

5F083GA30

5F083HA02

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083PR03

5F083PR21

5F110AA04

5F110BB06

5F110CC10

5F110EE22

5F110FF12

5F110GG01

5F110GG04

5F110HJ01

5F110QQ04

(57)【要約】

本明細書においては、３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造および３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造を形成する方法が提供される。いくつかの実施形態では、３Ｄ ＤＲＡＭスタックは、交互するシリコン（Ｓｉ）層およびシリコンゲルマニウム（ＳｉＧｅ）層を含むことができる。複数のＳｉ層の各々は、複数のＳｉＧｅ層の各々の高さより高い高さを有することができる。このような構造を形成するための方法およびシステムがさらに提供される。
【選択図】図８

【特許請求の範囲】

【請求項1】

交互するシリコン（Ｓｉ）層およびシリコンゲルマニウム（ＳｉＧｅ）層のスタックであって、個々のＳｉ層の高さが個々のＳｉＧｅ層の高さより高い、スタック
を備える３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）の製造に係る構造。

【請求項2】

少なくとも１つのＳｉ層が少なくとも１つの他のＳｉ層の高さより低い高さを有する、請求項１に記載の３Ｄ ＤＲＡＭの製造に係る構造。

【請求項3】

交互する層の前記スタックの底部に配置されたドープ分離層
をさらに備える、請求項１に記載の３Ｄ ＤＲＡＭの製造に係る構造。

【請求項4】

少なくとも１つのＳｉＧｅ層が、ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを含むドープＳｉＧｅ層である、請求項１から３のいずれか一項に記載の３Ｄ ＤＲＡＭの製造に係る構造。

【請求項5】

前記ドープＳｉＧｅ層の両側に配置されたドープＳｉ層をさらに備え、前記ドープＳｉ層が前記ドープＳｉＧｅ層の高さより低い高さを有する、請求項４に記載の３Ｄ ＤＲＡＭの製造に係る構造。

【請求項6】

前記ＳｉＧｅ層が、ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを含むドープＳｉＧｅ層であり、交互するＳｉ層がドープＳｉ層であり、個々のＳｉ層の高さが個々のドープＳｉ層の高さより高い、請求項１から３のいずれか一項に記載の３Ｄ ＤＲＡＭの製造に係る構造。

【請求項7】

少なくとも１つの対のＳｉＧｅ層が、ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを含み、前記少なくとも１つの対のＳｉＧｅ層の個々の対のＳｉＧｅ層の間に配置された中心ＳｉＧｅ層をさらに備え、前記中心ＳｉＧｅ層がドープされ、前記少なくとも１つの対のＳｉＧｅ層のドーパント濃度より高いドーパント濃度を有する、請求項１から３のいずれか一項に記載の３Ｄ ＤＲＡＭ構造。

【請求項8】

３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造を形成する方法であって、
交互するシリコン（Ｓｉ）層およびシリコンゲルマニウム（ＳｉＧｅ）層のスタックを形成することであって、前記Ｓｉ層の高さが前記ＳｉＧｅ層の高さより高い、スタックを形成することと、
前記スタックの中に垂直スリットまたは孔を異方性エッチングすることと、
複数の前記ＳｉＧｅ層のうちの少なくとも１つを等方性エッチングして、第１の水平方向の凹みを形成することであって、前記Ｓｉ層の部分の間で前記ＳｉＧｅ層が実質的に完全に除去される、少なくとも１つのＳｉＧｅ層を等方性エッチングすることと、
前記少なくとも１つのエッチングされたＳｉＧｅ層に隣接する前記Ｓｉ層の前記部分に第２の水平方向の凹みを等方性エッチングして、前記Ｓｉ層の薄い部分を形成することであって、前記第１の水平方向の凹みおよび前記第２の水平方向の凹みが一緒に、隣接するＳｉ層間に空洞を形成する、第２の水平方向の凹みを等方性エッチングすることと
を含む、方法。

【請求項9】

前記スタックを形成することが、交互するＳｉ層を他のＳｉ層の高さより低い高さで形成することをさらに含む、請求項８に記載の方法。

【請求項10】

前記スタックを形成することが、交互する層の前記スタックの底部に配置されたドープ分離層を形成することをさらに含む、請求項８に記載の方法。

【請求項11】

前記スタックを形成することが、ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを含むドープＳｉＧｅ層として少なくとも１つのＳｉＧｅ層を形成することをさらに含む、請求項８から１０のいずれか一項に記載の方法。

【請求項12】

前記スタックを形成することが、前記ドープＳｉＧｅ層の両側に配置されたドープＳｉ層を形成することをさらに含み、前記ドープＳｉ層が前記ドープＳｉＧｅ層の高さより低い高さを有する、請求項１１に記載の方法。

【請求項13】

前記スタックを形成することが、ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを含むドープＳｉＧｅ層として前記ＳｉＧｅ層を形成することをさらに含み、交互するＳｉ層がドープＳｉ層であり、個々のＳｉ層の高さが個々のドープＳｉ層の高さより高い、請求項８から１０のいずれか一項に記載の方法。

【請求項14】

前記スタックを形成することが、
ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを有する少なくとも１つの対のＳｉＧｅ層を形成することと、
前記少なくとも１つの対のＳｉＧｅ層の個々の対のＳｉＧｅ層の間に配置された中心ＳｉＧｅ層を形成することであって、前記中心ＳｉＧｅ層が、前記少なくとも１つの対のＳｉＧｅ層のドーパント濃度より高いドーパント濃度でドープされる、中心ＳｉＧｅ層を形成することと
をさらに含む、請求項８から１０のいずれか一項に記載の方法。

【請求項15】

命令が形成された非一時的コンピュータ可読媒体であって、前記命令が実行されると処理チャンバに方法を実行させ、前記方法が、
交互するシリコン（Ｓｉ）層およびシリコンゲルマニウム（ＳｉＧｅ）層のスタックを形成することであって、前記Ｓｉ層の高さが前記ＳｉＧｅ層の高さより高い、スタックを形成することと、
前記スタックの中に垂直スリットまたは孔を異方性エッチングすることと、
複数の前記ＳｉＧｅ層のうちの少なくとも１つを等方性エッチングして、第１の水平方向の凹みを形成することであって、前記Ｓｉ層の部分の間で前記ＳｉＧｅ層が実質的に完全に除去される、少なくとも１つのＳｉＧｅ層を等方性エッチングすることと、
前記少なくとも１つのエッチングされたＳｉＧｅ層に隣接する前記Ｓｉ層の前記部分に第２の水平方向の凹みを等方性エッチングして、前記Ｓｉ層の薄い部分を形成することであって、前記第１の水平方向の凹みおよび前記第２の水平方向の凹みが一緒に、隣接するＳｉ層間に空洞を形成する、第２の水平方向の凹みを等方性エッチングすることと
を含む、非一時的コンピュータ可読媒体。

【請求項16】

前記スタックを形成することが、交互するＳｉ層を他のＳｉ層の高さより低い高さで形成することをさらに含む、請求項１５に記載のコンピュータ可読媒体。

【請求項17】

前記スタックを形成することが、交互する層の前記スタックの底部に配置されたドープ分離層を形成することをさらに含む、請求項１５に記載のコンピュータ可読媒体。

【請求項18】

前記スタックを形成することが、ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを含むドープＳｉＧｅ層として少なくとも１つのＳｉＧｅ層を形成することをさらに含み、任意選択的に、前記スタックを形成することが、前記ドープＳｉＧｅ層の両側に配置されたドープＳｉ層を形成することをさらに含み、前記ドープＳｉ層が前記ドープＳｉＧｅ層の高さより低い高さを有する、請求項１５から１７のいずれか一項に記載のコンピュータ可読媒体。

【請求項19】

前記スタックを形成することが、ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを含むドープＳｉＧｅ層として前記ＳｉＧｅ層を形成することをさらに含み、交互するＳｉ層がドープＳｉ層であり、個々のＳｉ層の高さが個々のドープＳｉ層の高さより高い、請求項１５から１７のいずれか一項に記載のコンピュータ可読媒体。

【請求項20】

前記スタックを形成することが、
ホウ素、炭素、窒素、酸素またはリンのうちの少なくとも１つを含む少なくとも１つのドーパントを有する少なくとも１つの対のＳｉＧｅ層を形成することと、
前記少なくとも１つの対のＳｉＧｅ層の個々の対のＳｉＧｅ層の間に配置された中心ＳｉＧｅ層を形成することであって、前記中心ＳｉＧｅ層が、前記少なくとも１つの対のＳｉＧｅ層のドーパント濃度より高いドーパント濃度でドープされる、中心ＳｉＧｅ層を形成することと
をさらに含む、請求項１５から１７のいずれか一項に記載のコンピュータ可読媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本原理の実施形態は、一般に半導体製造に関する。

【背景技術】

【0002】

データのストレージおよび検索は、コンピューティング産業の多くの態様にとって制限要因であった。メモリデバイスは、現代のコンピューティングデバイスの全体性能を容易に低下させ得る。メモリをより高速にするために、メモリ構造は非常に小さいサイズにスケールダウンされ、メモリ構造の密度が劇的に高くなっている。３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）などの３次元メモリ構造を使用して、メモリ密度をさらに高くすることができる。いくつかの３次元メモリ構造では、ＳｉおよびＳｉＧｅの交互層が結晶シリコン基板からエピタキシャル成長される。しかしながら図１に示されているように、典型的な３Ｄ ＤＲＡＭスタック１００では、Ｓｉ層１０２の高さは実質的にＳｉＧｅ層１０４の高さに等しい。いくつかのメモリアプリケーションの場合、凹み領域の最終間隙幅は最終シリコンチャネル幅と同様の寸法、さらには最終シリコンチャネル幅より広くしなければならない。しかしながら本発明者らは、ＳｉとＧｅとの間の格子の不整合から誘導されるひずみが存在することを観察した。薄い層の場合、誘導されるひずみは問題ではない。しかしながら厚い層の場合、誘導されるひずみは十分に大きく、「リラクゼーション」として知られている、単結晶構造における欠陥の原因になり得る。

【0003】

したがって本発明者らは、リラクゼーションもしくはウエハの反りを小さくするか、または除去するＳｉ／ＳｉＧｅ３次元メモリ構造およびその構造を作る方法を提供した。

【発明の概要】

【0004】

本明細書においては、３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造ならびにこのような構造を形成するための方法および装置が提供される。

【0005】

本明細書においては、「層」は、材料の単結晶層、ならびに組み合わせで単結晶層を形成する同じ材料の複数の結晶層を意味し、それらを指す。

【0006】

いくつかの実施形態では、３Ｄ ＤＲＡＭ構造は、交互するシリコン（Ｓｉ）層とシリコンゲルマニウム（ＳｉＧｅ）層のスタックを含み、個々のＳｉ層の高さは個々のＳｉＧｅ層の高さより高い。

【0007】

いくつかの実施形態では、３Ｄ ＤＲＡＭ構造は、交互するＳｉ層およびＳｉＧｅ層のスタックを含み、個々のＳｉ層の高さは個々のＳｉＧｅ層の高さより高く、少なくとも１つのＳｉ層は、少なくとも１つの他のＳｉ層の高さより低い高さを有している。

【0008】

いくつかの実施形態では、３Ｄ ＤＲＡＭ構造は、交互するＳｉ層およびＳｉＧｅ層のスタックを含み、個々のＳｉ層の高さは個々のＳｉＧｅ層の高さより高く、少なくとも１つのＳｉＧｅ層は少なくとも１つのドーパントを含み、少なくとも１つのドーパントは、ホウ素、炭素、窒素、酸素およびリンのうちの少なくとも１つである。

【0009】

いくつかの実施形態では、３Ｄ ＤＲＡＭ構造は、交互する非ドープＳｉ層、ドープＳｉ層およびドープＳｉＧｅ層のスタックを含み、それぞれのドープＳｉ層はドープＳｉＧｅ層に直に隣接して、ドープＳｉＧｅ層の互いに反対側に配置され、個々の非ドープＳｉ層の高さは個々のドープＳｉ層の高さより高く、個々のドープＳｉＧｅ層の高さより高く、ドープＳｉ層およびドープＳｉＧｅ層は少なくとも１つのドーパントを含み、少なくとも１つのドーパントは、ホウ素、炭素、窒素、酸素およびリンのうちの少なくとも１つである。

【0010】

いくつかの実施形態では、３Ｄ ＤＲＡＭ構造は、交互する非ドープＳｉ層、ドープＳｉ層およびドープＳｉＧｅ層のスタックを含み、それぞれのドープＳｉＧｅ層はドープＳｉ層に直に隣接して、ドープＳｉ層の互いに反対側に配置され、個々の非ドープＳｉ層の高さは個々のドープＳｉ層の高さより高く、個々のドープＳｉＧｅ層の高さより高く、ドープＳｉ層およびドープＳｉＧｅ層は少なくとも１つのドーパントを含み、少なくとも１つのドーパントは、ホウ素、炭素、窒素、酸素およびリンのうちの少なくとも１つである。

【0011】

いくつかの実施形態では、３Ｄ ＤＲＡＭ構造は、交互する非ドープＳｉ層、ドープＳｉ層およびドープＳｉＧｅ層のスタックを含み、交互層のスタックの底部にドープ分離層を含み、それぞれのドープＳｉＧｅ層はドープＳｉ層に直に隣接して、ドープＳｉ層の互いに反対側に配置され、個々の非ドープＳｉ層の高さは、個々のドープＳｉ層の高さより高く、個々のドープＳｉＧｅ層の高さより高く、ドープＳｉ層およびドープＳｉＧｅ層は少なくとも１つのドーパントを含み、少なくとも１つのドーパントは、ホウ素、炭素、窒素、酸素およびリンのうちの少なくとも１つであり、ドープ分離層は、ドープＳｉ層およびドープＳｉＧｅ層中の少なくとも１つのドーパントとは異なる少なくとも１つのドーパントを含む。

【0012】

いくつかの実施形態では、３Ｄ ＤＲＡＭ構造は、交互するＳｉ層およびＳｉＧｅ層のスタックを含み、個々のＳｉ層の高さは個々のＳｉＧｅ層の高さより高く、少なくとも１つのＳｉＧｅ層は少なくとも１つのドーパントを含み、少なくとも１つのＳｉＧｅ層は、少なくとも１つのＳｉＧｅ層の外部領域のドーパント濃度より高いドーパント濃度を有する中心領域を有し、少なくとも１つのドーパントは、ホウ素、炭素、窒素、酸素およびリンのうちの少なくとも１つである。

【0013】

いくつかの実施形態では、３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造を形成する方法は、交互するシリコン（Ｓｉ）層とシリコンゲルマニウム（ＳｉＧｅ）層のスタックを形成することであって、Ｓｉ層の高さはＳｉＧｅ層の高さより高い、スタックを形成することと、任意選択的に、複数のＳｉ層のうちの１つまたは複数にドーパントを加えることと、任意選択的に、複数のＳｉＧｅ層のうちの１つまたは複数にドーパントを加えることと、任意選択的に、１つまたは複数のＳｉＧｅ層の中にドーパント勾配を生成することと、スタック中に垂直スリットまたは孔を異方性エッチングすることと、複数のＳｉＧｅ層のうちの少なくとも１つの中に水平方向の凹みを等方性エッチングすることと、複数のＳｉ層のうちの少なくとも１つの中に水平方向の凹みを等方性エッチングすることとを含む。

【0014】

いくつかの実施形態では、３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造を形成する方法は、交互するシリコン（Ｓｉ）層とシリコンゲルマニウム（ＳｉＧｅ）層のスタックを形成することであって、Ｓｉ層の高さはＳｉＧｅ層の高さより高い、スタックを形成することと、スタックの中に垂直スリットまたは孔を異方性エッチングすることと、複数のＳｉＧｅ層のうちの少なくとも１つを等方性エッチングして、第１の水平方向の凹みを形成することであって、ＳｉＧｅ層が実質的に複数のＳｉ層の一部分の間で完全に除去される、第１の水平方向の凹みを形成することと、少なくとも１つのエッチングされたＳｉＧｅ層に隣接するＳｉ層のその部分に第２の水平方向の凹みを等方性エッチングして、Ｓｉ層の薄い部分を形成することであって、第１の水平方向の凹みおよび第２の水平方向の凹みが一緒に、隣接するＳｉ層間に空洞を形成する、第２の水平方向の凹みを等方性エッチングすることとを含む。

【0015】

いくつかの実施形態では、命令が形成された非一時的コンピュータ可読媒体が提供され、命令は、実行されると、処理チャンバに、本明細書において開示される実施形態のうちのいずれかによる３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造を形成する方法を実行させる。

【0016】

いくつかの実施形態では、本明細書において開示される実施形態のうちのいずれかによる３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造を形成するための装置およびシステムが提供される。

【0017】

本開示の他の実施形態およびさらなる実施形態は以下で説明される。

【0018】

上で簡単に要約され、以下でより詳細に考察される本開示の実施形態は、添付の図面に示されている本開示の例示的な実施形態を参照することによって理解することができる。しかしながら添付の図面は、単に本開示の典型的な実施形態を示したものにすぎず、したがって本開示は他の等しく有効な実施形態を許容することができるため、範囲を制限するものと見なしてはならない。

【図面の簡単な説明】

【0019】

【図1】従来技術による３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造の概略側面図である。

【図2A-2C】本開示の少なくともいくつかの実施形態による３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造の製造ステージの概略側面図である。

【図3A-3C】本開示の少なくともいくつかの実施形態による３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造の製造ステージの概略側面図である。

【図4A-4C】本開示の少なくともいくつかの実施形態による３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造の製造ステージの概略側面図である。

【図5A-5C】本開示の少なくともいくつかの実施形態による３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造の製造ステージの概略側面図である。

【図6A-6C】本開示の少なくともいくつかの実施形態による３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造の製造ステージの概略側面図である。

【図7A-7C】本開示の少なくともいくつかの実施形態による３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造の製造ステージの概略側面図である。

【図8】本開示の少なくともいくつかの実施形態による３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造を形成する方法を示すフローチャートである。

【図9】本開示の少なくともいくつかの実施形態による、基板を処理するための装置の概略図である。

【発明を実施するための形態】

【0020】

理解を容易にするために、可能である場合、全く同じ参照数表示を使用して図に共通の全く同じ要素が示されている。図は原寸に比例して示されておらず、明確にするために簡略化されている場合がある。一実施形態の要素および特徴は、さらなる記載なしに他の実施形態に有利に組み込むことができる。

【0021】

本明細書において提供される方法および構造により、３次元（３Ｄ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタックを製造することができる。例えば本明細書において提供される方法および構造により、結晶シリコン（ｃ－Ｓｉ）チャネルの周りにゲート－オール－アラウンド（ＧＡＡ）構造を含む３Ｄ ＤＲＡＭセルを製造することができる。例えば本開示の実施形態は、ゲート－オール－アラウンド（ＧＡＡ）構造を含む３Ｄ ＤＲＡＭセルの製造にさらに使用するのに適した、あるいはゲート－オール－アラウンド（ＧＡＡ）構造を含む３Ｄ ＤＲＡＭセルを製造するためのプロセスシーケンスの一部としてさらに使用するのに適した改良型イネーブリング構造を提供する。本明細書において提供されるＳｉ／ＳｉＧｅ ３次元メモリ構造は、有利には、いくつかの他の３次元メモリ構造で観察されるリラクゼーションまたはウエハの反りを小さくするか、または除去する。

【0022】

図２Ａ～図２Ｃは、本開示の少なくともいくつかの実施形態による３Ｄ ＤＲＡＭスタック２００の製造ステージの概略側面図を示したものである。スタック２００は、交互するシリコン（Ｓｉ）層２０１およびシリコンゲルマニウム（ＳｉＧｅ）層２０２を含む。複数のＳｉＧｅ層２０２のうちの１つまたは複数には、約５原子百分率から約４０原子百分率、または約１０原子百分率のＧｅが存在していてもよい。

【0023】

実施形態では、１つのＳｉ層２０１は１つのＳｉＧｅ層２０２と垂直方向に交互していてもよい。図２Ａ～図２Ｃ（および本明細書に開示されている実施形態の各々）には、Ｓｉ層２０１およびＳｉＧｅ層２０２の３つの交互する対しか図示されていないが、開示されている実施形態のいずれの実施形態にも異なる数の交互する層が存在し得る。例えば典型的な３Ｄ ＤＲＡＭ構造では、３２個と約１２８個の間の反復メモリ層、または全部で約２５０個以上の層が存在し得る。

【0024】

実施形態では、Ｓｉ層２０１の各々は、ＳｉＧｅ層２０２の各々の高さ（例えば厚さ）より高い高さ（例えば厚さ）を有することができる。実施形態では、複数のＳｉ層２０１の各々を含む、複数のＳｉ層２０１のうちの１つまたは複数は、約２５ｎｍから約５０ｎｍの高さであってもよい。実施形態では、複数のＳｉＧｅ層のすべてを含む、複数のＳｉＧｅ層２０２のうちの１つまたは複数は、約３ｎｍから約３０ｎｍの高さであってもよい。

【0025】

実施形態において、図２Ａに示されているように、スタック２００に異方性エッチングを施して、交互するＳｉ層２０１およびＳｉＧｅ層２０２を通る垂直スリットまたは孔（矢印２１１で示されている）を生成することができる。異方性エッチングは、交互するＳｉ層２０１およびＳｉＧｅ層２０２の各々を通る孔を形成するための任意の適切な方式で実施することができる。孔は、図のエッジに沿って示されているが、孔は、典型的には、すべての側面に材料を有する層を通して形成されること、および、本明細書において説明されている例示的な特徴およびプロセスが、典型的には、複数のこのような特徴（孔、凹み、等）を半導体ウエハなどの基板の上に同時に製造するために実行されることは当業者には認識されよう。

【0026】

その後、実施形態により、図２Ｂに示されているように、スタック２００は、複数のＳｉＧｅ層２０２のうちの１つまたは複数に横方向の等方性エッチングを施して（矢印２０５で示されている）、孔（例えば矢印２１１）に隣接する領域のＳｉＧｅ層２０２に凹み２０６を形成することができる。ＳｉＧｅ層２０２の横方向の等方性エッチングは、Ｓｉ層２０１と比較すると、ＳｉＧｅ層２０２に対して選択的であり、したがってＳｉ層２０１をほとんどエッチングすることなく、あるいはＳｉ層２０１をエッチングすることなく凹み２０６を形成することができる。

【0027】

次に、実施形態により、図２Ｃに示されているように、スタック２００の複数のＳｉ層２０１のうちの１つまたは複数に等方性エッチングを施すことができる（矢印２０８で示されている）。例えばＳｉ層２０１を等方性エッチングしてＳｉ層２０１を薄くし、ＳｉＧｅ層２０２の中に形成された凹み２０６に隣接するＳｉ層２０１の薄い部分２０４を形成することができる。Ｓｉ層２０１のこのような薄い部分２０４は、完全に製造された３Ｄ ＤＲＡＭデバイスにおけるＳｉチャネル領域に対応し得る。実施形態では、１つまたは複数の薄い部分２０４は、約１０ｎｍから約４０ｎｍの高さ（例えば厚さ）であってもよい。

【0028】

したがって１つまたは複数の空洞すなわち開口２０３を形成することができる（例えば凹んだＳｉＧｅ層２０２および隣接するＳｉ層２０１の薄い部分２０４によって画定されているように）。したがって開口２０３は、ＳｉＧｅ層２０２の高さ、および開口２０３の互いに反対側のＳｉ層２０１のエッチングされた部分の高さにほぼ等しい高さを有している。実施形態では、複数の開口２０３のうちの１つまたは複数は、約１０ｎｍから約４０ｎｍの高さ（例えば厚さ）であってもよい。

【0029】

図３Ａ～図３Ｃは、本開示の少なくともいくつかの実施形態による３Ｄ ＤＲＡＭ構造の製造ステージの概略側面図を示したものである。同様の層および特徴は、図２Ａ～図２Ｃに関連して上で説明した層および特徴であってもよい。この構造は、交互するＳｉ層３０１ａ、ｂおよびＳｉＧｅ層３０２のスタック３００を含むことができる。複数のＳｉＧｅ層３０２のうちの１つまたは複数には、約５原子百分率から約４０原子百分率、または約１０原子百分率のＧｅが存在していてもよい。

【0030】

実施形態では、スタック３００は、垂直方向に反復する一連の層を含むことができ、一連の層は、１つのＳｉ層３０１ａ、およびそのＳｉ層３０１ａに直に隣接している１つのＳｉＧｅ層３０２、およびそのＳｉＧｅ層３０２に直に隣接している１つの他のＳｉ層３０１ｂ、およびそのＳｉ層３０１ｂに直に隣接している１つの他のＳｉＧｅ層３０２を含むことができる。

【0031】

実施形態では、Ｓｉ層３０１ａ、ｂの各々は、ＳｉＧｅ層３０２の各々の高さより高い高さを有することができる。実施形態では、１つまたは複数のＳｉ層３０１ｂは、１つまたは複数のＳｉ層３０１ａの高さより低い高さを有することができる。複数のＳｉ層３０１ａのうちの１つまたは複数は約４０ｎｍの高さであってもよい。複数のＳｉ層３０１ｂのうちの１つまたは複数は約２０ｎｍの高さであってもよい。複数のＳｉＧｅ層３０２のうちの１つまたは複数は、約３ｎｍから約２０ｎｍの高さであってもよい。

【0032】

実施形態では、図３Ａに示されているように、スタック３００に異方性エッチングを施して、交互するＳｉ層３０１ａ、ｂおよびＳｉＧｅ層３０２を通る垂直スリットまたは孔（矢印３１１で示されている）を生成することができる。異方性エッチングは、交互するＳｉ層３０１ａ、ｂおよびＳｉＧｅ層３０２の各々を通る孔を形成するための任意の適切な方式で実施することができる。孔は、図のエッジに沿って示されているが、孔は、典型的には、すべての側面に材料を有する層を通して形成されること、および、本明細書において説明されている例示的な特徴およびプロセスは、典型的には、複数のこのような特徴（孔、凹み、等）を半導体ウエハなどの基板の上に同時に製造するために実行されることは当業者には認識されよう。

【0033】

その後、実施形態により、図３Ｂに示されているように、スタック３００の複数のＳｉＧｅ層３０２のうちの１つまたは複数に横方向の等方性エッチングを施して（矢印３０５で示されている）、孔（例えば矢印３１１）に隣接する領域のＳｉＧｅ層３０２に凹み３０６を形成することができる。ＳｉＧｅ層３０２の横方向の等方性エッチングは、Ｓｉ層３０１ａ、ｂと比較すると、ＳｉＧｅ層３０２に対して選択的であり、したがってＳｉ層３０１ａ、ｂをほとんどエッチングすることなく、またはＳｉ層３０１ａ、ｂをエッチングすることなく凹み３０６を形成することができる。

【0034】

次に、実施形態により、図３Ｃに示されているように、スタック３００の複数のＳｉ層３０１ａのうちの１つまたは複数、および／または複数のＳｉ層３０１ｂのうちの１つまたは複数に等方性エッチングを施すことができる（矢印３０８で示されている）。例えばＳｉ層３０１ａ、ｂを等方性エッチングしてＳｉ層３０１ａ、ｂを薄くし、ＳｉＧｅ層３０２の中に形成された凹み３０６に隣接するＳｉ層３０１ａの薄い部分３０４を形成することができる。さらに、凹み３０６に隣接するＳｉ層３０１ｂのその部分を完全に除去することができる（例えばＳｉ層３０１ａと比較して、Ｓｉ層３０１ｂの厚さが薄いため）。Ｓｉ層３０１ａのこのような薄い部分３０４は、完全に製造された３Ｄ ＤＲＡＭデバイスにおけるＳｉチャネル領域に対応し得る。実施形態では、１つまたは複数の薄い部分３０４は、約１０ｎｍから約４０ｎｍの高さであってもよい。

【0035】

したがって１つまたは複数の空洞すなわち開口３０３を形成することができる（例えば凹んだＳｉＧｅ層３０２、Ｓｉ層３０１ｂの除去された部分、および隣接するＳｉ層３０１ａの薄い部分３０４によって画定されているように）。したがって開口３０３は、Ｓｉ層３０１ｂの両側の２つのＳｉＧｅ層３０２の高さ、Ｓｉ層３０１ｂの高さ、および開口３０３の互いに反対側の、Ｓｉ層３０１ａのエッチングされた部分の高さにほぼ等しい高さを有している。実施形態では、複数の開口３０３のうちの１つまたは複数は、約３０ｎｍから約９０ｎｍの高さであってもよい。

【0036】

図４Ａ～図４Ｃは、本開示の少なくともいくつかの実施形態による３Ｄ ＤＲＡＭスタック４００の概略側面図を示したものである。同様の層および特徴は、図２Ａ～図２Ｃおよび図３Ａ～図３Ｃに関連して上で説明した層および特徴であってもよい。スタック４００は、交互する非ドープＳｉ層４０１ａ、ドープＳｉ層４０１ｂおよびドープＳｉＧｅ層４０２を含む。実施形態では、それぞれのドープＳｉ層４０１ｂは、ドープＳｉＧｅ層４０２に直に隣接して、ドープＳｉＧｅ層４０２の互いに反対側に配置することができる。複数のＳｉＧｅ層４０２のうちの１つまたは複数には、約５原子百分率から約４０原子百分率、または約１０原子百分率のＧｅが存在していてもよい。

【0037】

実施形態では、スタック４００は、垂直方向に反復する一連の層を含むことができ、一連の層は、１つの非ドープＳｉ層４０１ａ、およびその非ドープＳｉ層４０１ａに直に隣接している１つのドープＳｉ層４０１ｂ、およびそのドープＳｉ層４０１ｂに直に隣接している１つのドープＳｉＧｅ層４０２、およびそのドープＳｉＧｅ層４０２に直に隣接している１つの他のドープＳｉ層４０１ｂを含むことができる。

【0038】

実施形態では、個々の非ドープＳｉ層４０１ａの高さは、個々のドープＳｉ層４０１ｂの高さより高くすることができ、個々のドープＳｉＧｅ層４０２の高さより高くすることもできる。複数の非ドープＳｉ層４０１ａのうちの１つまたは複数は、約４０ｎｍの高さなどの約２５ｎｍから約６０ｎｍの高さにすることができる。複数のドープＳｉ層４０１ｂのうちの１つまたは複数は、以下で考察される後続する処理でドープＳｉ層４０１ｂを除去することができるように、約５ｎｍから約３５ｎｍの高さ、または約５ｎｍの高さなどの十分に薄い高さのドープＳｉ層４０１ｂであってもよい。複数のドープＳｉＧｅ層４０２のうちの１つまたは複数は、約３ｎｍから約１５ｎｍの高さにすることができる。

【0039】

実施形態では、複数のドープＳｉ層４０１ｂのうちの１つまたは複数、および複数のドープＳｉＧｅ層４０２のうちの１つまたは複数は、１つまたは複数のドーパントを含むことができる。実施形態では、ドーパントは、ホウ素、炭素、窒素、酸素またはリンのうちの１つまたは複数であってもよい。複数のドープＳｉ層４０１ｂのうちの１つまたは複数、および複数のドープＳｉＧｅ層４０２のうちの１つまたは複数におけるドーパントは、同じドーパントであっても、または異なるドーパントであってもよい。いくつかの実施形態では、ドーパントは、複数のドープＳｉ層４０１ｂのうちの１つまたは複数、および複数のドープＳｉＧｅ層４０２のうちの１つまたは複数において同じである。いくつかの実施形態では、ドーパントは炭素である。ドーパントが炭素である実施形態では、複数のドープＳｉ層４０１ｂのうちの１つもしくは複数、および／または複数のドープＳｉＧｅ層４０２のうちの１つもしくは複数におけるドーパントは、約１原子百分率などの約０．３から約１．５原子百分率の濃度であってもよい。ドーパントがホウ素またはリンである実施形態では、複数のドープＳｉ層４０１ｂのうちの１つもしくは複数、および／または複数のドープＳｉＧｅ層４０２のうちの１つもしくは複数におけるドーパントは、最大約０．０１原子百分率の濃度であってもよい。ドーパントが窒素または酸素である実施形態では、複数のドープＳｉ層４０１ｂのうちの１つもしくは複数、および／または複数のドープＳｉＧｅ層４０２のうちの１つもしくは複数におけるドーパントは、最大約１００ｐｐｍの濃度であってもよい。

【0040】

実施形態では、図４Ａに示されているように、スタック４００に異方性エッチングを施して、交互するＳｉ層４０１ａ、ｂおよびＳｉＧｅ層４０２を通る垂直スリットまたは孔（矢印４１１で示されている）を生成することができる。異方性エッチングは、交互するＳｉ層４０１ａ、ｂおよびＳｉＧｅ層４０２の各々を通る孔を形成するための任意の適切な方式で実施することができる。孔は、図のエッジに沿って示されているが、孔は、典型的には、すべての側面に材料を有する層を通して形成されること、および、本明細書において説明されている例示的な特徴およびプロセスは、典型的には、複数のこのような特徴（孔、凹み、等）を半導体ウエハなどの基板の上に同時に製造するために実行されることは当業者には認識されよう。

【0041】

その後、実施形態により、図４Ｂに示されているように、スタック４００の複数のドープＳｉＧｅ層４０２のうちの１つまたは複数に横方向の等方性エッチングを施して（矢印４０５で示されている）、孔（例えば矢印４１１）に隣接する領域のドープＳｉＧｅ層４０２に凹み４０６を形成することができる。ＳｉＧｅ層４０２の横方向の等方性エッチングは、Ｓｉ層４０１ａ、ｂと比較すると、ＳｉＧｅ層４０２に対して選択的であり、したがってＳｉ層４０１ａ、ｂをほとんどエッチングすることなく、あるいはＳｉ層４０１ａ、ｂをエッチングすることなく凹み４０６を形成することができる。

【0042】

次に、実施形態により、図４Ｃに示されているように、スタック４００の複数の非ドープＳｉ層４０１ａのうちの１つまたは複数、および複数のドープＳｉ層４０１ｂのうちの１つまたは複数に等方性エッチングを施すことができる（矢印４０８で示されている）。例えばドープＳｉ層４０１ｂを等方性エッチングして、凹み４０６に隣接するドープＳｉ層４０１ｂのその部分を除去することができ、非ドープＳｉ層４０１ａを等方性エッチングして非ドープＳｉ層４０１ａを薄くし、凹み４０６に隣接する非ドープＳｉ層４０１ａの薄い部分４０４を形成することができる。非ドープＳｉ層４０１ａのこのような薄い部分４０４は、完全に製造された３Ｄ ＤＲＡＭデバイスにおけるＳｉチャネル領域に対応し得る。実施形態では、１つまたは複数の薄い部分４０４は、約１０ｎｍから約４０ｎｍの高さであってもよい。

【0043】

したがって１つまたは複数の空洞すなわち開口４０３を形成することができる（例えばドープＳｉＧｅ層４０２、ドープＳｉＧｅ層４０２の互いに反対側のドープＳｉ層４０１ｂ、およびドープＳｉ層４０１ｂの両側の非ドープＳｉ層４０１ａの隣接する薄い部分４０４によって画定されているように）。したがって開口４０３は、ドープＳｉＧｅ層４０２の高さ＋ドープＳｉＧｅ層４０２の互いに反対側のドープＳｉ層４０１ｂの高さ＋ドープＳｉ層４０１ｂの両側の非ドープＳｉ層４０１ａのエッチングされた部分の高さにほぼ等しい高さを有している。実施形態では、複数の開口４０３のうちの１つまたは複数は、約３０ｎｍから約９０ｎｍの高さであってもよい。

【0044】

図５Ａ～図５Ｃは、本開示の少なくともいくつかの実施形態による３Ｄ ＤＲＡＭスタック５００の概略側面図を示したものである。同様の層および特徴は、図２Ａ～図２Ｃ、図３Ａ～図３Ｃおよび図４Ａ～図４Ｃに関連して上で説明した層および特徴であってもよい。スタック５００は、交互する非ドープＳｉ層５０１ａ、ドープＳｉ層５０１ｂ、およびドープＳｉＧｅ層５０２を含むことができる。実施形態では、それぞれのドープＳｉＧｅ層５０２は、ドープＳｉ層５０１ｂに直に隣接して、ドープＳｉ層５０１ｂの互いに反対側に配置することができる。複数のＳｉＧｅ層５０２のうちの１つまたは複数には、約５原子百分率から約４０原子百分率、または約１０原子百分率のＧｅが存在していてもよい。

【0045】

実施形態では、スタック５００は、垂直方向に反復する一連の層を含むことができ、一連の層は、１つの非ドープＳｉ層５０１ａ、およびその非ドープＳｉ層５０１ａに直に隣接している１つのドープＳｉＧｅ層５０２、およびそのドープＳｉＧｅ層５０２に直に隣接している１つのドープＳｉ層５０１ｂ、およびそのドープＳｉ層５０１ｂに直に隣接している１つの他のドープＳｉＧｅ層５０２を含むことができる。

【0046】

実施形態では、個々の非ドープＳｉ層５０１ａの高さは、個々のドープＳｉ層５０１ｂの高さより高くすることができ、個々のドープＳｉＧｅ層５０２の高さより高くすることもできる。実施形態では、複数の非ドープＳｉ層５０１ａのうちの１つまたは複数は、約４０ｎｍの高さなどの約２５ｎｍから約６０ｎｍの高さにすることができる。実施形態では、複数のドープＳｉ層５０１ｂのうちの１つまたは複数は、以下で考察される後続する処理でドープＳｉ層５０１ｂを除去することができるよう、約５ｎｍから約３５ｎｍの高さ、または約２０ｎｍの高さなどの十分に薄い高さのドープＳｉ層５０１ｂであってもよい。実施形態では、複数のドープＳｉＧｅ層５０２のうちの１つまたは複数は、約３ｎｍから約１５ｎｍの高さ、または約１０ｎｍの高さにすることができる。

【0047】

実施形態では、複数のドープＳｉ層５０１ｂのうちの１つまたは複数、および複数のドープＳｉＧｅ層５０２のうちの１つまたは複数は、１つまたは複数のドーパントを含むことができる。実施形態では、ドーパントは、ホウ素、炭素、窒素、酸素またはリンのうちの１つまたは複数であってもよい。ドープＳｉ層およびドープＳｉＧｅ層におけるドーパントは、同じドーパントであっても、または異なるドーパントであってもよい。いくつかの実施形態では、ドーパントは、複数のドープＳｉ層のうちの１つまたは複数、および複数のドープＳｉＧｅ層のうちの１つまたは複数において同じである。いくつかの実施形態では、ドーパントは炭素である。実施形態では、複数のドープＳｉ層５０１ｂのうちの１つもしくは複数、および／または複数のドープＳｉＧｅ層５０２のうちの１つもしくは複数におけるドーパントは、図４に関連して上で説明した濃度のドーパントであってもよい。

【0048】

実施形態では、図５Ａに示されているように、スタック５００に異方性エッチングを施して、交互する非ドープＳｉ層５０１ａ、ドープＳｉ層５０１ｂおよびドープＳｉＧｅ層５０２を通る垂直スリットまたは孔（矢印５１１で示されている）を生成することができる。異方性エッチングは、交互する非ドープＳｉ層５０１ａ、ドープＳｉ層５０１ｂおよびドープＳｉＧｅ層５０２の各々を通る孔を形成するための任意の適切な方式で実施することができる。孔は、図のエッジに沿って示されているが、孔は、典型的には、すべての側面に材料を有する層を通して形成されること、および、本明細書において説明されている例示的な特徴およびプロセスは、典型的には、複数のこのような特徴（孔、凹み、等）を半導体ウエハなどの基板の上に同時に製造するために実行されることは当業者には認識されよう。

【0049】

その後、実施形態により、図５Ｂに示されているように、スタック５００の複数のドープＳｉＧｅ層５０２のうちの１つまたは複数に横方向の等方性エッチングを施して（矢印５０５で示されている）、孔（例えば矢印５１１）に隣接する領域のドープＳｉＧｅ層５０２に凹み５０６を形成することができる。ドープＳｉＧｅ層５０２の横方向の等方性エッチングは、Ｓｉ層５０１ａ、ｂと比較すると、ドープＳｉＧｅ層５０２に対して選択的であり、したがってＳｉ層５０１ａ、ｂをほとんどエッチングすることなく、あるいはＳｉ層５０１ａ、ｂをエッチングすることなく凹み５０６を形成することができる。

【0050】

次に、実施形態により、図５Ｃに示されているように、スタック５００の複数の非ドープＳｉ層５０１ａのうちの１つもしくは複数、および／または複数のドープＳｉ層５０１ｂのうちの１つもしくは複数に等方性エッチングを施すことができる（矢印５０８で示されている）。例えばドープＳｉ層５０１ｂを等方性エッチングして、凹み５０６に隣接するドープＳｉ層５０１ｂのその部分を除去することができ、また、非ドープＳｉ層５０１ａを等方性エッチングして非ドープＳｉ層５０１ａを薄くし、凹み５０６に隣接する非ドープＳｉ層５０１ａの薄い部分５０４を形成することができる。非ドープＳｉ層５０１ａのこのような薄い部分５０４は、完全に製造された３Ｄ ＤＲＡＭデバイスにおけるＳｉチャネル領域に対応し得る。実施形態では、１つまたは複数の薄い部分５０４は、約１０ｎｍから約４０ｎｍの高さであってもよい。

【0051】

したがって１つまたは複数の空洞すなわち開口５０３を形成することができる（例えばドープＳｉＧｅ層５０２、ドープＳｉＧｅ層５０２間のドープＳｉ層５０１ｂ、およびドープＳｉＧｅ層５０２の両側の非ドープＳｉ層５０１ａの隣接する薄い部分５０４によって画定されているように）。したがって開口５０３は、ドープＳｉ層５０１ｂの高さ＋ドープＳｉ層５０１ｂの互いに反対側のドープＳｉＧｅ層５０２の高さ＋開口５０３の両側の非ドープＳｉ層５０１ａのエッチングされた部分の高さにほぼ等しい高さを有している。実施形態では、複数の開口５０３のうちの１つまたは複数は、約３０ｎｍから約９０ｎｍの高さであってもよい。

【0052】

図６Ａ～図６Ｃは、本開示の少なくともいくつかの実施形態による３Ｄ ＤＲＡＭスタック６００の概略側面図を示したものである。同様の層および特徴は、図２Ａ～図２Ｃ、図３Ａ～図３Ｃ、図４Ａ～図４Ｃおよび図５Ａ～図５Ｃに関連して上で説明した層および特徴であってもよい。スタック６００は、交互する非ドープＳｉ層６０１ａ、ドープＳｉ層６０１ｂおよびドープＳｉＧｅ層６０２を含むことができる。実施形態では、それぞれのドープＳｉＧｅ層６０２は、ドープＳｉ層６０１ｂに直に隣接して、ドープＳｉ層６０１ｂの互いに反対側に配置することができる。複数のＳｉＧｅ層６０２のうちの１つまたは複数には、約５原子百分率から約４０原子百分率、または約１０原子百分率のＧｅが存在していてもよい。

【0053】

実施形態では、スタック６００は、垂直方向に反復する一連の層を含むことができ、一連の層は、１つの非ドープＳｉ層６０１ａ、およびその非ドープＳｉ層６０１ａに直に隣接している１つのドープＳｉＧｅ層６０２、およびそのドープＳｉＧｅ層６０２に直に隣接している１つのドープＳｉ層６０１ｂ、およびそのドープＳｉ層６０１ｂに直に隣接している１つの他のドープＳｉＧｅ層６０２を含むことができる。

【0054】

実施形態では、個々の非ドープＳｉ層６０１ａの高さは、個々のドープＳｉ層６０１ｂの高さより高くすることができ、個々のドープＳｉＧｅ層６０２の高さより高くすることもできる。実施形態では、複数の非ドープＳｉ層６０１ａのうちの１つまたは複数は、約４０ｎｍなどの約２５ｎｍから約６０ｎｍの高さにすることができる。実施形態では、複数のドープＳｉ層６０１ｂのうちの１つまたは複数は、約２０ｎｍなどの約５ｎｍから約３５ｎｍの高さであってもよい。実施形態では、複数のドープＳｉＧｅ層６０２のうちの１つまたは複数は、約１０ｎｍの高さなどの約３ｎｍから約１５ｎｍの高さにすることができる。

【0055】

実施形態では、複数のドープＳｉ層６０１ｂのうちの１つまたは複数、および複数のドープＳｉＧｅ層６０２のうちの１つまたは複数は、１つまたは複数のドーパントを含むことができる。実施形態では、ドーパントは、ホウ素、炭素、窒素、酸素またはリンのうちの１つまたは複数であってもよい。ドープＳｉ層およびドープＳｉＧｅ層におけるドーパントは、同じドーパントであっても、あるいは異なるドーパントであってもよい。いくつかの実施形態では、ドーパントは、複数のドープＳｉ層のうちの１つまたは複数、および複数のドープＳｉＧｅ層のうちの１つまたは複数で同じである。いくつかの実施形態では、ドーパントは炭素である。実施形態では、複数のドープＳｉ層６０１ｂのうちの１つもしくは複数、および／または複数のドープＳｉＧｅ層６０２のうちの１つもしくは複数におけるドーパントは、上で説明した濃度のドーパントであってもよい。

【0056】

実施形態では、スタック６００はまた、ドープＳｉＧｅ層６０２に直に隣接して、ドープＳｉＧｅ層６０２の下方にあってもよい分離層６１５を含むことができる。さらに、分離層６１５は、スタック６００の最も下方の領域の近く（例えば基板６１３の上）にあってもよい。

【0057】

実施形態では、分離層６１５は、垂直方向に反復する一連の層を含むことができ、一連の層は、１つのドープＳｉＧｅ層６１５ａ、およびそのドープＳｉＧｅ層６１５ａに直に隣接している１つのドープＳｉ層６１５ｂを含むことができる。

【0058】

実施形態では、個々のドープＳｉ層６１５ｂの高さは、個々のドープＳｉＧｅ層６１５ａの高さより高くすることができる。実施形態では、複数のドープＳｉ層６１５ｂのうちの１つまたは複数は、約５ｎｍから約３５ｎｍ、または約２０ｎｍの高さにすることができる。実施形態では、複数のドープＳｉＧｅ層６１５ａのうちの１つまたは複数は、約３ｎｍから約５５ｎｍの高さ、または約１０ｎｍの高さにすることができる。

【0059】

実施形態では、複数のドープＳｉ層６１５ｂのうちの１つまたは複数、および複数のドープＳｉＧｅ層６１５ａのうちの１つまたは複数は、１つまたは複数のドーパントを含むことができる。実施形態では、ドーパントは、ホウ素、炭素、窒素、酸素またはリンのうちの１つまたは複数であってもよい。実施形態では、ドープＳｉ層６１５ｂのうちの１つもしくは複数、および／または複数のドープＳｉＧｅ層６１５ａのうちの１つもしくは複数におけるドーパントは、図４に関連して上で説明した濃度のドーパントであってもよい。ドープＳｉ層６１５ｂおよびドープＳｉＧｅ層６１５ａにおけるドーパントは、存在している場合、スタック６００中の他のＳｉ層またはＳｉＧｅ層のいずれかにおけるドーパントと異なっている。

【0060】

実施形態では、図６Ａに示されているように、スタック６００に異方性エッチングを施して、スタック６００の底部、または底部の近くに、分離層６１５を通ることを含む垂直スリットまたは孔６１０を生成することできる。その後、実施形態によれば、スタック６００の分離層６１５に選択的に異方性エッチングを施して、垂直スリットまたは孔（矢印６１１で示されている）を生成することができ、この垂直スリットまたは孔は分離層６１５中に延在することができるが、分離層６１５を越えて延在することはできない。孔を形成するための異方性エッチングは、交互する非ドープＳｉ層６０１ａ、ドープＳｉ層６０１ｂおよびドープＳｉＧｅ層６０２の各々を通る孔を形成するための任意の適切な方式で実施することができ、分離層６１５中に部分的にエッチングすることができるが、分離層６１５を通ることはできない。孔は、図のエッジに沿って示されているが、孔は、典型的には、すべての側面に材料を有する層を通して形成されること、および、本明細書において説明されている例示的な特徴およびプロセスは、典型的には、複数のこのような特徴（孔、凹み、等）を半導体ウエハなどの基板の上に同時に製造するために実行されることは当業者には認識されよう。

【0061】

実施形態では、図６Ｂに示されているように、スタック６００の複数のドープＳｉＧｅ層６０２のうちの１つもしくは複数、および／または複数のドープＳｉＧｅ層６１５ａのうちの１つもしくは複数に横方向の等方性エッチングを施して（矢印６０５で示されている）、孔（例えば矢印６１１）に隣接する領域のエッチングされた層の各々に凹み６０６を形成することができる。ドープＳｉＧｅ層６０２および／またはドープＳｉＧｅ層６１５ａの横方向の等方性エッチングは、Ｓｉ層６０１ａ、ｂおよびＳｉ層６１５ｂと比較すると、ドープＳｉＧｅ層６０２およびドープＳｉＧｅ層６１５ａに対して選択的であり、したがってＳｉ層６０１ａ、ｂまたはＳｉ層６１５ａをほとんどエッチングすることなく、あるいはＳｉ層６０１ａ、ｂまたはＳｉ層６１５ａをエッチングすることなく凹み６０６を形成することができる。

【0062】

図６Ｃに示されているように、スタック６００の複数の非ドープＳｉ層６０１ａのうちの１つまたは複数、複数のドープＳｉ層６０１ｂのうちの１つまたは複数、および複数のドープＳｉ層６１５ｂのうちの１つまたは複数に等方性エッチングを施すことができる（矢印６０８で示されている）。この等方性エッチングにより、凹み６０６に隣接しているドープＳｉ層６０１ｂおよびドープＳｉ層６１５ｂの部分を除去することができる。この等方性エッチングは、非ドープＳｉ層６０１ａをさらに薄くして、凹み６０６に隣接する非ドープＳｉ層６０１ａの薄い部分６０４を形成する。非ドープＳｉ層６０１ａのこのような薄い部分６０４は、完全に製造された３Ｄ ＤＲＡＭデバイスにおけるＳｉチャネル領域に対応し得る。実施形態では、１つまたは複数の薄い部分６０４は、約１０ｎｍから約４０ｎｍの高さであってもよい。

【0063】

したがって１つまたは複数の空洞すなわち開口６０３を形成することができる（例えばドープＳｉＧｅ層６０２、ドープＳｉＧｅ層５０２間のドープＳｉ層６０１ｂ、およびドープＳｉＧｅ層６０２の両側の非ドープＳｉ層６０１ａの隣接する薄い部分６０４によって画定されているように）。したがって開口６０３は、ドープＳｉ層６０１ｂの高さ＋ドープＳｉ層６０１ｂの互いに反対側のドープＳｉＧｅ層６０２の高さ＋開口６０３の両側の非ドープＳｉ層６０１ａのエッチングされた部分の高さにほぼ等しい高さを有している。実施形態では、複数の開口５０３のうちの１つまたは複数は、約３０ｎｍから約９０ｎｍの高さであってもよい。

【0064】

図６Ｃにも示されているように、ドープＳｉ層６１５ｂの両側の凹みに隣接するドープＳｉ層６１５ｂは完全に除去することができるが、１つまたは複数のドープＳｉ層６１５ｂの一番下の層は、薄くして、基板６１３の頂部に配置された層の一部を残すことができる。このような構造は、有利には、後続する、基板６１３とコンタクトしないビット線６１２（図６Ｃにダッシュ線で示されている）の形成を容易にし、したがって基板６１３へのビット線６１２の短絡を防止し、その一方で依然として開口６０３に接続する。図６Ａ～図６Ｃに関連してのみ示されているが、底部分離層６１５は、本明細書において説明されている実施形態のいずれにも提供することができる。

【0065】

図７Ａ～図７Ｃは、本開示の少なくともいくつかの実施形態による３Ｄ ＤＲＡＭスタック７００の概略側面図を示したものである。同様の層および特徴は、図２Ａ～図２Ｃ、図３Ａ～図３Ｃ、図４Ａ～図４Ｃ、図５Ａ～図５Ｃおよび図６Ａ～図６Ｃに関連して上で説明した層および特徴であってもよい。スタック７００は、交互する非ドープＳｉ層７０１およびドープＳｉＧｅ層７０２を含むことができる。実施形態では、複数のドープＳｉＧｅ層７０２のうちの１つまたは複数は、ドープ中心領域７０２ａおよび中心領域７０２ａの両側のドープ外部領域７０２ｂ（例えばドープ外部ＳｉＧｅ層および中心ドープＳｉＧｅ層）を有することができるドーパント勾配を含むことができる。ドープＳｉＧｅ層７０２のうちの１つまたは複数には、約５原子百分率から約４０原子百分率、または約１０原子百分率のＧｅが存在していてもよい。

【0066】

実施形態では、スタック７００は、反復する一連の層を含むことができ、一連の層は、１つの非ドープＳｉ層７０１およびその非ドープＳｉ層７０１に直に隣接している１つのドープＳｉＧｅ外部領域７０２ｂ、およびそのドープＳｉＧｅ外部領域７０２ｂに直に隣接している１つのドープＳｉＧｅ中心領域７０２ａ、およびそのドープＳｉＧｅ中心領域７０２ａに直に隣接している１つの他のドープＳｉＧｅ外部領域７０２ｂを含むことができる。

【0067】

実施形態では、個々のＳｉ層７０１の高さは個々のＳｉＧｅ層７０２の高さにほぼ等しくすることができ、個々のＳｉ層７０１の高さは個々のＳｉＧｅ中心領域７０２ａの高さより高くすることも可能であり、また、個々のＳｉ層７０１の高さは個々のＳｉＧｅ外部領域７０２ｂの高さより高くすることも可能である。実施形態では、複数の非ドープＳｉ層７０１のうちの１つまたは複数は約２５ｎｍから約５０ｎｍの高さにすることができる。実施形態では、複数のドープＳｉＧｅ層７０２のうちの１つまたは複数は約３ｎｍから約３０ｎｍの高さにすることができる。実施形態では、複数のドープＳｉＧｅ中心領域７０２ａのうちの１つまたは複数は約１ｎｍから約１０ｎｍの高さにすることができる。実施形態では、複数のドープＳｉＧｅ外部領域のうちの１つまたは複数は約１ｎｍから約１０ｎｍの高さにすることができる。

【0068】

実施形態では、複数のドープＳｉＧｅ層７０２のうちの１つまたは複数は、１つまたは複数のドーパントを含むことができる。実施形態では、ドーパントは、ホウ素、炭素、窒素、酸素またはリンのうちの１つまたは複数であってもよい。いくつかの実施形態では、ドーパントは炭素である。複数のドープＳｉＧｅ中心領域７０２ａのうちの１つまたは複数におけるドーパントは、複数のドープＳｉＧｅ外部領域７０２ｂのうちの１つまたは複数における濃度より高い濃度のドーパントであってもよい。実施形態では、中心領域７０２ａにおけるドーパントは、図４に関連して上で説明した濃度のドーパントであってもよい。

【0069】

実施形態では、図７Ａに示されているように、スタック７００に異方性エッチングを施して、交互する非ドープＳｉ層７０１およびドープＳｉＧｅ層７０２を通る垂直スリットまたは孔（矢印７１１で示されている）を生成することができる。異方性エッチングは、交互する非ドープＳｉ層７０１およびドープＳｉＧｅ層７０２の各々を通る孔を形成するための任意の適切な方式で実施することができる。孔は、図のエッジに沿って示されているが、孔は、典型的には、すべての側面に材料を有する層を通して形成されること、および、本明細書において説明されている例示的な特徴およびプロセスは、典型的には、複数のこのような特徴（孔、凹み、等）を半導体ウエハなどの基板の上に同時に製造するために実行されることは当業者には認識されよう。

【0070】

その後、実施形態により、図７Ｂに示されているように、スタック７００の複数のドープＳｉＧｅ層７０２のうちの１つまたは複数に横方向の等方性エッチングを施して（矢印７０５で示されている）、孔（例えば矢印７１１）に隣接する領域のドープＳｉＧｅ層７０２に凹み７０６を形成することができる。ドープＳｉＧｅ層７０２の横方向の等方性エッチングは、Ｓｉ層７０１と比較すると、ドープＳｉＧｅ層７０２に対して選択的であり、したがってＳｉ層７０１をほとんどエッチングすることなく、あるいはＳｉ層７０１をエッチングすることなく凹み７０６を形成することができる。

【0071】

次に、実施形態により、図７Ｃに示されているように、スタック７００の複数の非ドープＳｉ層７０１のうちの１つまたは複数に等方性エッチングを施すことができる（矢印７０８で示されている）。例えばＳｉ層７０１を等方性エッチングしてＳｉ層７０１を薄くし、凹み７０６に隣接するＳｉ層７０１の薄い部分７０４を形成することができる。Ｓｉ層７０１のこのような薄い部分７０４は、完全に製造された３Ｄ ＤＲＡＭデバイスにおけるＳｉチャネル領域に対応し得る。実施形態では、１つまたは複数の薄い部分７０４は、約５ｎｍから約３５ｎｍの高さであってもよい。

【0072】

したがって１つまたは複数の空洞すなわち開口７０３を形成することができる（例えばドープＳｉＧｅ層７０２の両側のＳｉ層７０１の薄い部分７０４に隣接するドープＳｉＧｅ層７０２によって画定されているように）。したがって開口７０３は、ドープＳｉＧｅ層７０２の高さ、およびドープＳｉＧｅ層７０２の両側のＳｉ層７０１のエッチングされた部分の高さにほぼ等しい高さを有している。実施形態では、複数の開口７０３のうちの１つまたは複数は、約３０ｎｍから約９０ｎｍの高さであってもよい。

【0073】

図８は、化学気相堆積技法または他の知られている堆積技法を含むヘテロエピタキシープロセスなどによって３次元ダイナミックランダムアクセスメモリ（３Ｄ ＤＲＡＭ）構造を形成する方法８００のフローチャートを示したものである。方法８００は、本開示の様々な実施形態の対応する製造ステージをそれぞれ示している、図２Ａ～図２Ｃ、図３Ａ～図３Ｃ、図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｃおよび図７Ａ～図７Ｃに関連して上で説明した構造の製造に使用するのに適している。

【0074】

方法８００は、通常、８０２で開始され、交互するＳｉ層およびＳｉＧｅ層のスタックが形成される（例えば図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａおよび図７Ａを参照されたい）。交互するＳｉ層およびＳｉＧｅ層のスタックは、化学気相堆積（ＣＶＤ）などの任意の適切なプロセスによって形成することができる。例えばスタックは、第１のＳｉ層を形成し、それに後続して第１のＳｉＧｅ層を形成することによって形成することができる。プロセスは、第２のＳｉ層およびそれに後続する第２のＳｉＧｅ層を使用して反復することができる。同様に、層を交互にすることを継続して、１つまたは複数の特定の構造に必要な数の層を形成し、それにより著しく柔軟性に富んだメモリ構造を設計することができる。例えば本明細書においては、図にはわずかな反復層しか示されていないが、スタックは、５０以上の層などのもっと多くの層を含むことができる。いくつかの実施形態では、ＳｉＧｅ層中のゲルマニウムの濃度は、約５原子百分率と約４０原子百分率との間であってもよい。交互するＳｉ層およびＳｉＧｅ層を製造している間、Ｓｉ層の高さ（例えば厚さ）はＳｉＧｅ層の高さより高い。

【0075】

８０２で、方法８００は、任意選択的に複数のＳｉ層のうちの１つまたは複数にドーパントを加えることを含むことができる（例えば図４Ａ、図５Ａ、図６Ａおよび図７Ａを参照されたい）。８０２で、方法８００はまた、任意選択的に複数のＳｉＧｅ層のうちの１つまたは複数にドーパントを加えることを含むことができる（例えば図４Ａ、図５Ａ、図６Ａおよび図７Ａを参照されたい）。ドーパントは、ドープされる層を堆積させている間に、ドーパント元素を含んだ所望の量のガスを提供することなどの任意の適切な方式で加えることができる。

【0076】

実施形態では、８０４で、方法８００は任意選択的に１つまたは複数のＳｉＧｅ層中にドーパント勾配を生成することを含むことができる。勾配は階段状であるか、または連続的であってもよい。例えば図７Ａ～図７Ｃに示されているように、ドープＳｉＧｅ層はドープＳｉＧｅ中心領域７０２ａおよびドープＳｉＧｅ外部領域７０２ｂを含み、ドープＳｉＧｅ中心領域７０２ａは、ドープＳｉＧｅ外部領域７０２ｂのドーパント濃度より高いドーパント濃度を有することができる。いくつかの実施形態では、ドープＳｉＧｅ中心領域７０２ａは、より高い濃度までステップアップさせることができる。別法としては、いくつかの実施形態では、ドープＳｉＧｅ層７０２のドーパント濃度は、ドープＳｉＧｅ中心領域７０２ａの下のドープＳｉＧｅ外部領域７０２ｂから徐々に高くして、より高い濃度を得ることができる。

【0077】

８０６で、方法８００は、スタック中に垂直スリットまたは孔を異方性エッチングすることを含むことができる。異方性エッチングは、プラズマエッチングチャンバなどの適切なエッチングチャンバの中で実行することができる。

【0078】

実施形態では、８０８で、方法８００は、複数のＳｉＧｅ層のうちの少なくとも１つの中に水平方向の凹みを等方性エッチングすることを含むことができる。８０８における等方性エッチングは、プラズマエッチングチャンバなどの適切なエッチングチャンバの中で実行することができる。いくつかの実施形態では、８０６における異方性エッチングおよび８０８における等方性エッチングは、同じチャンバの中で実行することができる。いくつかの実施形態では、８０６における異方性エッチングおよび８０８における等方性エッチングは、異なるチャンバの中で実行することができる。

【0079】

８１０で、方法８００はまた、複数のＳｉ層のうちの少なくとも１つおよび／または複数のＳｉＧｅ層のうちの少なくとも１つの中に水平方向の凹みを等方性エッチングすることを含むことができる。８１０における等方性エッチングは、プラズマエッチングチャンバなどの適切なエッチングチャンバの中で実行することができる。８０８および８１０における等方性エッチングは、同じチャンバの中または異なるチャンバの中で実行することができる。いくつかの実施形態では、８０６における異方性エッチングならびに８０８および８１０における等方性エッチングは、同じチャンバの中で実行することができる。いくつかの実施形態では、８０６における異方性エッチングならびに８０８および８１０における等方性エッチングは、異なるチャンバの中で実行することができる。複数のＳｉ層のうちの少なくとも１つ、および／または複数のＳｉＧｅ層のうちの少なくとも１つの中の水平方向の凹みの等方性エッチングは、最初に、上で説明した凹み２０６、３０６、４０６、５０６、６０６および７０６を形成し、次いで、続いて開口２０３、３０３、４０３、５０３、６０３および７０３を形成することなどの、いくつかのプロセスのシーケンスで実施することができる。

【0080】

方法は、通常、８１０で終了する。しかしながら結果として得られる、図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃおよび図７Ｃに示されている構造は、有利には、さらに処理して、従来の３Ｄ ＤＲＡＭデバイスと比較して応力誘導欠陥が少ない３Ｄ ＤＲＡＭデバイスの製造を継続することができる。

【0081】

上で説明した図には示されていないが、ベースすなわち基板Ｓｉ層は、スタック２００、３００、４００、５００、６００、７００のうちの１つまたは複数の下方に提供することができる。さらに、様々なエッチングステージにおいて、上記スタックのうちの１つまたは複数の頂部にリソグラフィスタックを提供することも可能である。また、上記スタックは、図には、例示的な数の反復する一連の層を垂直／高さ方向に有するものとして示されているが、この例示的な数は、説明を分かり易くするために示されており、反復シーケンスの数を制限することは意図されていない。同様に、上記スタック、孔、凹み、等の任意の１つは、水平／幅方向に反復することができる。

【0082】

上で説明した方法８００は、化学気相堆積（ＣＶＤ）およびプラズマエッチングのうちの１つまたは複数のために構成された適切な処理チャンバを含むツール９００（例えば統合されたツール、すなわちクラスタツール）の中で実行することができる。本明細書において開示されている本発明の方法を実行するために使用することができる例示的処理システムは、それらに限定されないが、Ｃａｌｉｆｏｒｎｉａ州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から商用的に入手することができる、ＥＮＤＵＲＡ（登録商標）ライン、ＣＥＮＴＵＲＡ（登録商標）ライン、またはＰＲＯＤＵＣＥＲ（登録商標）ラインの処理システムを含むことができる。他の製造者からの処理チャンバを含む他の処理チャンバも、本明細書において提供されている教示に関連して適切に使用され得る。

【0083】

例えば以下で説明される統合ツール（例えばツール９００）は、プロセス間に限られた真空ブレーキが存在するか、または真空ブレーキが存在しないよう、本明細書において説明されている方法の動作を容易にする。真空ブレーキが少ないと、基板のタングステンライナ層または他の部分の汚染（例えば酸化）を制限するか、または防止することができ、プロセス間の時間の長さを短くすることによってスループットをさらに改善することができ、および、さもなければ独立型処理チャンバの中で連続してプロセスを実行することが要求される、前洗浄動作または他の動作などの特定のプロセスを少なくするか、または除去することができる。

【0084】

ツール９００は、真空気密処理プラットフォーム（処理プラットフォーム９０１）、ファクトリインターフェース９０４およびシステムコントローラ９０２を含む。処理プラットフォーム９０１は、例えば真空基板移送チャンバ（移送チャンバ９０３）に動作結合された９１４Ａ、９１４Ｂ、９１４Ｃおよび９１４Ｄなどの複数の処理チャンバを備えている。ファクトリインターフェース９０４は、１つまたは複数のロードロックチャンバ（図９に示されている９０６Ａおよび９０６Ｂなどの２つのロードロックチャンバ）によって移送チャンバ９０３に動作結合されている。

【0085】

いくつかの実施形態では、ファクトリインターフェース９０４は、少なくとも１つのドッキングステーション９０７、１つまたは複数の半導体基板（例えばウエハ）の移送を容易にするための少なくとも１つのファクトリインターフェースロボット９３８を備えている。ドッキングステーション９０７は、１つまたは複数の前方開口型統一ポッド（ＦＯＵＰ）を受け入れるように構成されている。図９の実施形態には９０５Ａ、９０５Ｂ、９０５Ｃおよび９０５Ｄなどの４つのＦＯＵＰが示されている。ファクトリインターフェースロボット９３８は、９０６Ａおよび９０６Ｂなどのロードロックチャンバを介してファクトリインターフェース９０４から処理プラットフォーム９０１へ基板を移送するように構成されている。ロードロックチャンバ９０６Ａおよび９０６Ｂの各々は、ファクトリインターフェース９０４に結合された第１のポート、および移送チャンバ９０３に結合された第２のポートを有している。ロードロックチャンバ９０６Ａおよび９０６Ｂは、ロードロックチャンバ９０６Ａおよび９０６Ｂをポンプダウンおよび通気して、移送チャンバ９０３の真空環境と、ファクトリインターフェース９０４の実質的に周囲（例えば大気）環境との間の基板の引渡しを容易にする圧力制御システム（図示せず）に結合されている。移送チャンバ９０３は、移送チャンバ９０３内に配置された真空ロボット９４２を有している。真空ロボット９４２は、ロードロックチャンバ９０６Ａおよび９０６Ｂと、処理チャンバ９１４Ａ、９１４Ｂ、９１４Ｃおよび９１４Ｄとの間で基板９２１を移送することができる。

【0086】

いくつかの実施形態では、処理チャンバ９１４Ａ、９１４Ｂ、９１４Ｃおよび９１４Ｄは移送チャンバ９０３に結合されている。処理チャンバ９１４Ａ、９１４Ｂ、９１４Ｃおよび９１４Ｄは、少なくともＣＶＤチャンバおよびプラズマエッチチャンバを備えている。追加ＣＶＤチャンバおよび／またはエッチチャンバを提供することも可能である。

【0087】

いくつかの実施形態では、交互するシリコン（Ｓｉ）層およびシリコンゲルマニウム（ＳｉＧｅ）層のスタックを堆積させるように構成される少なくとも１つの堆積チャンバが提供され、個々のＳｉ層の高さは、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａまたは図７Ａのいずれかで上で説明したような個々のＳｉＧｅ層の高さより高い。いくつかの実施形態では、少なくとも１つの堆積チャンバは、図４Ａ、図５Ａ、図６Ａまたは図７Ａのいずれかで上で説明したような複数のＳｉ層および複数のＳｉＧｅ層のうちの１つまたは複数の中に１つまたは複数のドーパントを提供するようにさらに構成される。

【0088】

いくつかの実施形態では、交互するシリコン（Ｓｉ）層およびシリコンゲルマニウム（ＳｉＧｅ）層のスタックを通る垂直孔（例えば矢印２１１、３１１、４１１、５１１、６１１または７１１で示されている孔）を異方性エッチングするように構成される第１のプラズマエッチチャンバが提供される。

【0089】

いくつかの実施形態では、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂまたは図７Ｂのいずれかで上で説明した凹み（例えば凹み２０６、３０６、４０６、５０６、６０６または７０６）を等方性エッチングするように構成される第２のプラズマエッチチャンバが提供される。いくつかの実施形態では、第１のプラズマエッチチャンバは第２のプラズマエッチチャンバと同じである。いくつかの実施形態では、第１のプラズマエッチチャンバは第２のプラズマエッチチャンバとは異なっている。

【0090】

いくつかの実施形態では、図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃまたは図７Ｃのいずれかで上で説明した開口（例えば開口２０３、３０３、４０３、５０３、６０３または７０３）を等方性エッチングするように構成される第３のプラズマエッチチャンバが提供される。いくつかの実施形態では、第３のプラズマエッチチャンバは第２のプラズマエッチチャンバと同じである。いくつかの実施形態では、第３のプラズマエッチチャンバは第１のプラズマエッチチャンバおよび第２のプラズマエッチチャンバと同じである。いくつかの実施形態では、第３のプラズマエッチチャンバは第１のプラズマエッチチャンバおよび第２のプラズマエッチチャンバとは異なっている。

【0091】

いくつかの実施形態では、１つまたは複数の任意選択のサービスチャンバ（９１６Ａおよび９１６Ｂとして示されている）を移送チャンバ９０３に結合することができる。サービスチャンバ９１６Ａおよび９１６Ｂは、ガス抜き、ボンディング、化学機械研摩（ＣＭＰ）、ウエハ劈開、エッチング、プラズマダイシング、配向、基板計測学、冷却などの他の基板プロセスを実行するように構成することができる。

【0092】

システムコントローラ９０２は、処理チャンバ９１４Ａ、９１４Ｂ、９１４Ｃおよび９１４Ｄの直接制御を使用して、あるいは別法として、処理チャンバ９１４Ａ、９１４Ｂ、９１４Ｃおよび９１４Ｄ、ならびにツール９００と関連付けられたコンピュータ（またはコントローラ）を制御することによってツール９００の動作を制御する。動作中、システムコントローラ９０２は、データ収集を可能にし、それぞれのチャンバおよびシステムからのフィードバックを可能にして、ツール９００の性能を最適化する。システムコントローラ９０２は、通常、中央処理装置（ＣＰＵ）９３０、メモリ９３４およびサポート回路９３２を含む。ＣＰＵ９３０は、産業設定で使用することができる任意の形態の汎用コンピュータプロセッサであってもよい。サポート回路９３２は、従来通りにＣＰＵ９３０に結合されており、キャッシュ、クロック回路、入力／出力サブシステム、電源、等を備えることができる。上で説明した処理方法などのソフトウェアルーチンは、メモリ９３４（例えば非一時的コンピュータ可読ストレージ媒体）に記憶することができ、ＣＰＵ９３０によって実行されると、そのＣＰＵ９３０を専用コンピュータ（システムコントローラ９０２）に変換する。ソフトウェアルーチンはまた、ツール９００から離れた位置にある第２のコントローラ（図示せず）に記憶、および／または第２のコントローラ（図示せず）によって実行することも可能である。

【0093】

以上は、本開示の実施形態を対象としているが、本開示の基本範囲を逸脱することなく、本開示の他のさらなる実施形態を工夫することができる。

【図1】

【図2A-2C】

【図3A-3C】

【図4A-4C】

【図5A-5C】

【図6A-6C】

【図7A-7C】

【図8】

【図9】

【国際調査報告】