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特表2024-526869ターンオン／ターンオフ挙動のバランスのための非対称な集積集中ゲート抵抗器及び／又はパワー処理の向上のための複数の離間した集中ゲート抵抗器を有する半導体デバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-19
(54)【発明の名称】ターンオン／ターンオフ挙動のバランスのための非対称な集積集中ゲート抵抗器及び／又はパワー処理の向上のための複数の離間した集中ゲート抵抗器を有する半導体デバイス
(51)【国際特許分類】
H01L 29/78 20060101AFI20240711BHJP
H01L 29/12 20060101ALI20240711BHJP
【ＦＩ】
H01L29/78 657G
H01L29/78 652T
H01L29/78 652Q
H01L29/78 653A
H01L29/78 652J
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024503470
(86)(22)【出願日】2022-07-11
(85)【翻訳文提出日】2024-03-12
(86)【国際出願番号】 US2022036655
(87)【国際公開番号】W WO2023003713
(87)【国際公開日】2023-01-26
(31)【優先権主張番号】17/382,407
(32)【優先日】2021-07-22
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/843,010
(32)【優先日】2022-06-17
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】ジ、イン － ファン
(72)【発明者】
【氏名】パク、ジェ － ヒョン
(72)【発明者】
【氏名】ヴァン ブラント、エドワード、ロバート
(72)【発明者】
【氏名】ウガー、エネス
(72)【発明者】
【氏名】リュー、セイ － ヒョン
(57)【要約】
パワー半導体デバイス５０が、ワイド・バンドキャップ半導体層構造と、ワイド・バンドギャップ半導体層構造上にゲート・パッド５２と、ワイド・バンドギャップ半導体層構造上に複数のゲート・フィンガ６６と、ゲート・パッドとゲート・フィンガとの間に電気的に結合される複数の集中ゲート抵抗器７２、８２と、を含む。
【特許請求の範囲】
【請求項1】
ワイド・バンドキャップ半導体層構造と、前記ワイド・バンドギャップ半導体層構造上にゲート・パッドと、
前記ワイド・バンドギャップ半導体層構造上に複数のゲート・フィンガと、
前記ゲート・パッドと前記ゲート・フィンガとの間に電気的に結合される複数の集中ゲート抵抗器と
を含む、半導体デバイス。
【請求項2】
ゲート・バスをさらに含み、各集中ゲート抵抗器が、前記ゲート・パッドと前記ゲート・バスとの間に接続されている、請求項１に記載の半導体デバイス。
【請求項3】
前記複数の集中ゲート抵抗器における前記集中ゲート抵抗器のうちの少なくとも２つは、前記ゲート・バスのうち、前記半導体デバイスの第１の外縁に沿って延びている部分に接触するように、前記ゲート・パッドの側縁から外方に延びている、請求項２に記載の半導体デバイス。
【請求項4】
前記複数の集中ゲート抵抗器の第１のサブセットは、前記ゲート・パッドの第１の側面から外方に延びており、前記複数の集中ゲート抵抗器の第２のサブセットは、前記ゲート・パッドの第２の側面から外方に延びている、請求項１に記載の半導体デバイス。
【請求項5】
前記複数の集中ゲート抵抗器の第３のサブセットは、前記第１の側面と反対側である、前記ゲート・パッドの第３の側面から、外方に延びている、請求項４に記載の半導体デバイス。
【請求項6】
前記複数の集中ゲート抵抗器の第４のサブセットは、前記第２の側面と反対側である、前記ゲート・パッドの第４の側面から、外方に延びている、請求項５に記載の半導体デバイス。
【請求項7】
前記複数の集中ゲート抵抗器のうちの前記集中ゲート抵抗器の少なくともそれぞれの集中ゲート抵抗器は、前記半導体デバイスを平面図で見た場合に前記ゲート・パッドの各及びすべての側面から外方に延びている、請求項１から６までのいずれか一項に記載の半導体デバイス。
【請求項8】
前記集中ゲート抵抗器は、前記ゲート・パッドから外方に延びており、前記半導体デバイスを平面図で見た場合に前記ゲート・パッドを実質的に囲んでいる、請求項１から６までのいずれか一項に記載の半導体デバイス。
【請求項9】
前記複数の集中ゲート抵抗器は、前記ゲート・パッドからそれぞれ延びている、第１の集中ゲート抵抗器、第２の集中ゲート抵抗器及び第３の集中ゲート抵抗器を含み、前記第２の集中ゲート抵抗器が前記第１の集中ゲート抵抗器及び前記第３の集中ゲート抵抗器に直接隣り合うとともに前記第１の集中ゲート抵抗器と前記第３の集中ゲート抵抗器との間にあり、前記第２の集中ゲート抵抗器の幅は、前記第１の集中ゲート抵抗器と前記第２の集中ゲート抵抗器との間の第１の距離よりも小さく、前記第２の集中ゲート抵抗器の前記幅はまた、前記第２の集中ゲート抵抗器と前記第３の集中ゲート抵抗器との間の第２の距離よりも小さい、請求項１から６までのいずれか一項に記載の半導体デバイス。
【請求項10】
前記第１の距離は、前記第２の集中ゲート抵抗器の前記幅の２倍を超え、前記第２の距離は、前記第２の集中ゲート抵抗器の前記幅の２倍を超える、請求項９に記載の半導体デバイス。
【請求項11】
前記第１の距離は、前記第２の集中ゲート抵抗器の前記幅の３倍を超え、前記第２の距離は、前記第２の集中ゲート抵抗器の前記幅の３倍を超える、請求項９に記載の半導体デバイス。
【請求項12】
前記第２の集中ゲート抵抗器の長さは、前記第２の集中ゲート抵抗器の前記幅の少なくとも２倍である、請求項９から１１までのいずれか一項に記載の半導体デバイス。
【請求項13】
前記第２の集中ゲート抵抗器の長さは、前記第２の集中ゲート抵抗器の前記幅の５倍未満である、請求項９から１２までのいずれか一項に記載の半導体デバイス。
【請求項14】
前記第２の集中ゲート抵抗器の長さは、前記第２の集中ゲート抵抗器の前記幅よりも小さい、請求項９から１３までのいずれか一項に記載の半導体デバイス。
【請求項15】
前記複数の集中ゲート抵抗器における各（ｅａｃｈ）集中ゲート抵抗器は、前記それぞれの（ｒｅｓｐｅｃｔｉｖｅ）集中ゲート抵抗器の幅の３倍未満であるそれぞれの長さを有する、請求項３から６までのいずれか一項に記載の半導体デバイス。
【請求項16】
前記半導体デバイスは、トレンチＭＯＳＦＥＴを含み、前記ゲート・フィンガのそれぞれは、複数のゲート・トレンチのうちのそれぞれのゲート・トレンチ内に形成されている、請求項１から１５までのいずれか一項に記載の半導体デバイス。
【請求項17】
前記集中ゲート抵抗器は、前記半導体デバイスの通常動作時に隣り合う対の集中ゲート抵抗器において生じた熱が前記半導体層構造の種々の部分を通って前記半導体デバイスから実質的に放散するように互いから離間している、請求項１から６までのいずれか一項に記載の半導体デバイス。
【請求項18】
前記半導体層構造は、厚さＤ及び熱拡散角度αを有し、隣り合う集中ゲート抵抗器の対面する側面が少なくとも２＊Ｄ＊ｔａｎ（α）だけ互いから離間している、請求項１から６までのいずれか一項に記載の半導体デバイス。
【請求項19】
前記ゲート・パッドと前記ゲート・フィンガとの間に前記集中ゲート抵抗器のうちの第１の集中ゲート抵抗器と直列に結合される第１のスイッチと、前記ゲート・パッドと前記ゲート・フィンガとの間に前記集中ゲート抵抗器のうちの第２の集中ゲート抵抗器と直列に結合される第２のスイッチとをさらに含む、請求項１から６までのいずれか一項に記載の半導体デバイス。
【請求項20】
前記第１のスイッチは、前記第１のゲート抵抗器内に実装されるダイオードを含む、請求項１９の半導体デバイス。
【請求項21】
前記第１のスイッチは、順バイアスされると電流が前記ゲート・パッドから前記ゲート・フィンガへ流れることを可能にする第１のダイオードを含み、前記第２のスイッチは、順バイアスされると電流が前記ゲート・フィンガから前記ゲート・パッドへ流れることを可能にする第２のダイオードを含む、請求項１９に記載の半導体デバイス。
【請求項22】
前記半導体デバイスは、前記ゲート・パッドから前記ゲート・フィンガへ流れるゲート電流について第１の全ゲート抵抗値を有するとともに、前記ゲート・フィンガから前記ゲート・パッドへ流れるゲート電流について第２の全ゲート抵抗値を有し、前記第２の全ゲート抵抗値は、前記第１の全ゲート抵抗値とは異なる、請求項１９に記載の半導体デバイス。
【請求項23】
前記ゲート・パッドは、平面図で見た場合に逆Ｌ字形又はＬ字形を有する、請求項１から２２までのいずれか一項に記載の半導体デバイス。
【請求項24】
ワイド・バンドキャップ半導体層構造と、前記ワイド・バンドギャップ半導体層構造上にゲート・パッドと、
前記ワイド・バンドギャップ半導体層構造上にゲート・バスと、
前記ゲート・パッドと前記ゲート・バスのうち前記半導体デバイスの第１の外縁に隣り合って延びている部分との間に延びている集中ゲート抵抗器と
を含む、半導体デバイス。
【請求項25】
前記複数の集中ゲート抵抗器において前記集中ゲート抵抗器のうちの少なくとも２つは、前記半導体デバイスの前記第１の外縁から外方に延びている、請求項２４に記載の半導体デバイス。
【請求項26】
前記集中ゲート抵抗器は、前記ゲート・パッドと前記ゲート・バスとの間に延びている複数の集中ゲート抵抗器のうちの１つであり、前記複数の集中ゲート抵抗器の第１のサブセットが、前記半導体デバイスの前記第１の外縁に対面する、前記ゲート・パッドの第１の側面から外方に延びており、前記複数の集中ゲート抵抗器の第２のサブセットは、前記ゲート・パッドの第２の側面から外方に延びている、請求項２４に記載の半導体デバイス。
【請求項27】
前記複数の集中ゲート抵抗器の第３のサブセットは、前記第１の側面と反対側である、前記ゲート・パッドの第３の側面から、外方に延びている、請求項２６に記載の半導体デバイス。
【請求項28】
前記複数の集中ゲート抵抗器の第４のサブセットは、前記第２の側面と反対側である、前記ゲート・パッドの第４の側面から、外方に延びている、請求項２７に記載の半導体デバイス。
【請求項29】
前記複数の集中ゲート抵抗器の前記集中ゲート抵抗器の少なくともそれぞれの集中ゲート抵抗器は、前記半導体デバイスを平面図で見た場合に前記ゲート・パッドの各及びすべての側面から外方に延びている、請求項２６に記載の半導体デバイス。
【請求項30】
前記集中ゲート抵抗器は、前記ゲート・パッドから外方に延びており、前記半導体デバイスを平面図で見た場合に前記ゲート・パッドを実質的に囲んでいる、請求項２６に記載の半導体デバイス。
【請求項31】
前記集中ゲート抵抗器は、前記ゲート・パッドと前記ゲート・バスとの間に延びている複数の集中ゲート抵抗器のうちの第４の集中ゲート抵抗器であり、前記複数の集中ゲート抵抗器は、前記ゲート・パッドからそれぞれ延びている、第１の集中ゲート抵抗器、第２の集中ゲート抵抗器及び第３の集中ゲート抵抗器をさらに含み、前記第２の集中ゲート抵抗器が前記第１の集中ゲート抵抗器及び前記第３の集中ゲート抵抗器に直接隣り合うとともに前記第１の集中ゲート抵抗器と前記第３の集中ゲート抵抗器との間にあり、前記第２の集中ゲート抵抗器の幅は、前記第１の集中ゲート抵抗器と前記第２の集中ゲート抵抗器との間の第１の距離よりも小さく、前記第２の集中ゲート抵抗器の前記幅はまた、前記第２の集中ゲート抵抗器と前記第３の集中ゲート抵抗器との間の第２の距離よりも小さい、請求項２４から３０までのいずれか一項に記載の半導体デバイス。
【請求項32】
前記第１の距離は、前記第２の集中ゲート抵抗器の前記幅の２倍超えであり、前記第２の距離は、前記第２の集中ゲート抵抗器の前記幅の２倍超えである、請求項３１に記載の半導体デバイス。
【請求項33】
前記第１の距離は、前記第２の集中ゲート抵抗器の前記幅の３倍超えであり、前記第２の距離は、前記第２の集中ゲート抵抗器の前記幅の３倍超えである、請求項３１に記載の半導体デバイス。
【請求項34】
前記第２の集中ゲート抵抗器の長さは、前記第２の集中ゲート抵抗器の前記幅の５倍未満である、請求項３１に記載の半導体デバイス。
【請求項35】
前記第２の集中ゲート抵抗器の長さは、前記第２の集中ゲート抵抗器の前記幅よりも小さい、請求項３１に記載の半導体デバイス。
【請求項36】
前記半導体層構造は、厚さＤ及び熱拡散角度αを有し、前記第１の集中ゲート抵抗器及び前記第２の集中ゲート抵抗器の対面する側面が少なくとも２＊Ｄ＊ｔａｎ（α）だけ互いから離間している、請求項２４から３５までのいずれか一項に記載の半導体デバイス。
【請求項37】
前記集中ゲート抵抗器は、前記ゲート・パッドと前記ゲート・バスとの間に延びている複数の集中ゲート抵抗器のうちの１つであり、前記集中ゲート抵抗器は、前記半導体デバイスの通常動作時に隣り合う対の集中ゲート抵抗器において生じた熱が前記半導体層構造の種々の部分を通って前記半導体デバイスから実質的に放散するように互いから離間している、請求項２４から３６までのいずれか一項に記載の半導体デバイス。
【請求項38】
前記集中ゲート抵抗器は、前記ゲート・パッドと前記ゲート・バスとの間に延びている複数の集中ゲート抵抗器のうちの１つであり、前記半導体デバイスは、前記ゲート・パッドと前記ゲート・フィンガとの間に前記集中ゲート抵抗器のうちの第１の集中ゲート抵抗器と直列に結合される第１のスイッチと、前記ゲート・パッドと前記ゲート・フィンガとの間に前記集中ゲート抵抗器のうちの第２の集中ゲート抵抗器と直列に結合される第２のスイッチとをさらに含む、請求項２４から３７までのいずれか一項に記載の半導体デバイス。
【請求項39】
前記第１のスイッチは、順バイアスされると電流が前記ゲート・パッドから前記ゲート・フィンガへ流れることを可能にする第１のダイオードを含み、前記第２のスイッチは、順バイアスされると電流が前記ゲート・フィンガから前記ゲート・パッドへ流れることを可能にする第２のダイオードを含む、請求項３８に記載の半導体デバイス。
【請求項40】
前記半導体デバイスは、前記ゲート・パッドから前記ゲート・フィンガへ流れるゲート電流について第１の全ゲート抵抗値を有するとともに、前記ゲート・フィンガから前記ゲート・パッドへ流れるゲート電流について第２の全ゲート抵抗値を有し、前記第２の全ゲート抵抗値は、前記第１の全ゲート抵抗値とは異なる、請求項３８に記載の半導体デバイス。
【請求項41】
半導体デバイスであって、ワイド・バンドキャップ半導体層構造と、
前記ワイド・バンドギャップ半導体層構造上にゲート・パッドと、
前記ゲート・パッドにそれぞれ電気的に結合される複数の集中ゲート抵抗器と
を含み、前記半導体デバイスを平面図で見た場合に前記複数の集中ゲート抵抗器における少なくともそれぞれの対の前記集中ゲート抵抗器が前記ゲート・パッドの少なくとも３つの側面のそれぞれから外方に延びている、半導体デバイス。
【請求項42】
ゲート・バスをさらに含み、各集中ゲート抵抗器は、前記ゲート・パッドと前記ゲート・バスとの間に接続される、請求項４１に記載の半導体デバイス。
【請求項43】
前記複数の集中ゲート抵抗器における前記集中ゲート抵抗器のうちの少なくとも２つは、前記ゲート・バスのうち、前記半導体デバイスの第１の外縁に沿って延びている部分に接触するように、前記ゲート・パッドの側縁から外方に延びている、請求項４２に記載の半導体デバイス。
【請求項44】
前記複数の集中ゲート抵抗器のうちの別の１つは、前記ゲート・パッドの第４の側面から外方に延びている、請求項４１に記載の半導体デバイス。
【請求項45】
前記複数の集中ゲート抵抗器の前記集中ゲート抵抗器の少なくともそれぞれの集中ゲート抵抗器は、前記半導体デバイスを平面図で見た場合に前記ゲート・パッドの各及びすべての側面から外方に延びている、請求項４１に記載の半導体デバイス。
【請求項46】
前記複数の集中ゲート抵抗器は、前記ゲート・パッドからそれぞれ延びている、第１の集中ゲート抵抗器、第２の集中ゲート抵抗器及び第３の集中ゲート抵抗器を含み、前記第２の集中ゲート抵抗器が前記第１の集中ゲート抵抗器及び前記第３の集中ゲート抵抗器に直接隣り合うとともに前記第１の集中ゲート抵抗器と前記第３の集中ゲート抵抗器との間にあり、前記第２の集中ゲート抵抗器の幅は、前記第１の集中ゲート抵抗器と前記第２の集中ゲート抵抗器との間の第１の距離よりも小さく、前記第２の集中ゲート抵抗器の前記幅はまた、前記第２の集中ゲート抵抗器と前記第３の集中ゲート抵抗器との間の第２の距離よりも小さい、請求項４１から４５までのいずれか一項に記載の半導体デバイス。
【請求項47】
前記第１の距離は、前記第２の集中ゲート抵抗器の前記幅の３倍を超え、前記第２の距離は、前記第２の集中ゲート抵抗器の前記幅の３倍を超える、請求項４６に記載の半導体デバイス。
【請求項48】
前記第２の集中ゲート抵抗器の長さは、前記第２の集中ゲート抵抗器の前記幅よりも小さい、請求項４６に記載の半導体デバイス。
【請求項49】
前記複数の集中ゲート抵抗器における各集中ゲート抵抗器は、前記それぞれの集中ゲート抵抗器の幅の３倍未満であるそれぞれの長さを有する、請求項４６に記載の半導体デバイス。
【請求項50】
前記ゲート・パッドと前記ゲート・フィンガとの間に前記集中ゲート抵抗器のうちの第１の集中ゲート抵抗器と直列に結合される第１のスイッチと、前記ゲート・パッドと前記ゲート・フィンガとの間に前記集中ゲート抵抗器のうちの第２の集中ゲート抵抗器と直列に結合される第２のスイッチとをさらに含む、請求項４１から４９までのいずれか一項に記載の半導体デバイス。
【請求項51】
ゲート・パッドと、複数のゲート・フィンガと、
前記ゲート・パッドと前記ゲート・フィンガとの間に結合される第１のゲート抵抗器及び第１のスイッチと
を含む、半導体デバイス。
【請求項52】
前記第１のスイッチはダイードを含む、請求項５１に記載の半導体デバイス。
【請求項53】
前記ダイオードは、前記第１のゲート抵抗器内に実装されている、請求項５２に記載の半導体デバイス。
【請求項54】
前記ゲート・パッドと前記ゲート・フィンガとの間に結合される第２のゲート抵抗器及び第２のスイッチをさらに含む、請求項５１から５３までのいずれか一項に記載の半導体デバイス。
【請求項55】
前記第１のスイッチは、順バイアスされると電流が前記ゲート・パッドから前記ゲート・フィンガへ流れることを可能にする第１のダイオードを含み、前記第２のスイッチは、順バイアスされると電流が前記ゲート・フィンガから前記ゲート・パッドへ流れることを可能にする第２のダイオードを含む、請求項５４に記載の半導体デバイス。
【請求項56】
前記半導体デバイスは、前記ゲート・パッドから前記ゲート・フィンガへ流れるゲート電流について第１の全ゲート抵抗値を有するとともに、前記ゲート・フィンガから前記ゲート・パッドへ流れるゲート電流について第２の全ゲート抵抗値を有し、前記第２の全ゲート抵抗値は、前記第１の全ゲート抵抗値とは異なる、請求項５４に記載の半導体デバイス。
【請求項57】
前記第１のゲート抵抗器は、前記第１のダイオードを形成している、第１のセクション及び第２のセクションを含み、前記第１のセクションは、ｎ型半導体材料を含み、前記第２のセクションは、ｐ型半導体材料を含む、請求項５５に記載の半導体デバイス。
【請求項58】
前記第１のゲート抵抗器は、ｐ型半導体材料を含む第３のセクションをさらに含み、前記第１のセクションは、前記第２のセクションと前記第３のセクションとの間にある、請求項５７に記載の半導体デバイス。
【請求項59】
前記第２のゲート抵抗器は、第４のセクション、第５のセクション及び第６のセクションを含み、前記第４のセクションがｎ型半導体材料を含み、前記５のセクション及び前記第６のセクションがｐ型半導体材料を含み、前記第４のセクションは、前記第５のセクションと前記第６のセクションとの間にあり、前記第４のセクション及び前記第６のセクションは、前記第２のダイオードを形成している、請求項５８に記載の半導体デバイス。
【請求項60】
前記第２のセクションは、前記第３のセクションよりも前記ゲート・パッドに近く、前記第５のセクションは、前記第６のセクションよりも前記ゲート・パッドに近い、請求項５９に記載の半導体デバイス。
【請求項61】
前記第１のセクションを前記第３のセクションに短絡させる第１の金属コネクタと、前記第４のセクションを前記第５のセクションに短絡させる第２の金属コネクタと
をさらに含む、請求項６０に記載の半導体デバイス。
【請求項62】
前記第１のゲート抵抗器は、ｎ型半導体材料の第１のセクションと、ｐ型半導体材料の第２のセクションとを含む、請求項５１から６１までのいずれか一項に記載の半導体デバイス。
【請求項63】
前記第１のセクションは、前記第２のセクションに直接接触する、請求項６２に記載の半導体デバイス。
【請求項64】
前記第１のゲート抵抗器は、ｐ型半導体材料の第３のセクションをさらに含み、前記第１のセクションは、前記第２のセクションと前記第３のセクションとの間にある、請求項６３に記載の半導体デバイス。
【請求項65】
前記ｎ型半導体材料は、ｎ型ポリシリコンを含み、前記ｐ型半導体材料は、ｐ型ポリシリコンを含む、請求項６４に記載の半導体デバイス。
【請求項66】
前記第１のセクションを前記第３のセクションに短絡させる金属コネクタをさらに含む、請求項６５に記載の半導体デバイス。
【請求項67】
前記金属コネクタは、前記第１のゲート抵抗器の上面に形成されている誘電体層を通って延びているビアにおいてメタライゼーションを含む、請求項６６に記載の半導体デバイス。
【請求項68】
ゲート・パッドと、複数のゲート・フィンガと、
前記ゲート・パッドと前記ゲート・フィンガとの間に電気的に挿入されるゲート抵抗器と
を含み、前記ゲート抵抗器は、ｎ型半導体材料の第１のセクションと、ｐ型半導体材料の第２のセクションとを含む、半導体デバイス。
【請求項69】
前記第１のセクションは、前記第２のセクションに直接接触する、請求項６８に記載の半導体デバイス。
【請求項70】
前記ｎ型半導体材料は、ｎ型ポリシリコンを含み、前記ｐ型半導体材料は、ｐ型ポリシリコンを含む、請求項６９に記載の半導体デバイス。
【請求項71】
前記ゲート抵抗器は、ｐ型半導体材料の第３のセクションをさらに含み、前記第１のセクションは、前記第２のセクションと前記第３のセクションとの間にある、請求項６９又は７０に記載の半導体デバイス。
【請求項72】
前記第１のセクションを前記第２のセクションに短絡させる金属コネクタをさらに含む、請求項７１に記載の半導体デバイス。
【請求項73】
前記金属コネクタは、前記ゲート抵抗器の上面に形成されている誘電体層を通って延びているビアにおいてメタライゼーションを含む、請求項７２に記載の半導体デバイス。
【請求項74】
前記ｎ型半導体材料及び前記ｐ型半導体材料は、前記ゲート抵抗器内にダイオードを形成している、請求項６８から７３までのいずれか一項に記載の半導体デバイス。
【請求項75】
前記ゲート抵抗器は、第１のゲート抵抗器であり、前記第１のセクションと前記第２のセクションとの間の接合が第１のダイオードを形成し、前記半導体デバイスは、前記第１のゲート抵抗器及び前記第１のダイオードと電気的に並列に結合される第２のゲート抵抗器及び第２のダイオードをさらに含む、請求項７３に記載の半導体デバイス。
【請求項76】
前記第１のダイオードは、順バイアスされると電流が前記ゲート・パッドから前記ゲート・フィンガへ流れることを可能にするように構成され、前記第２のダイオードは、順バイアスされると電流が前記ゲート・フィンガから前記ゲート・パッドへ流れることを可能にするように構成されている、請求項７５に記載の半導体デバイス。
【請求項77】
ゲート・パッドと、複数のゲート・フィンガと、
前記ゲート・パッドと前記ゲート・フィンガとの間に電気的に挿入される第１のゲート抵抗器及び第１の回路素子と
を含む、半導体デバイスであって、
前記第１の回路素子は、前記ゲート・パッドと前記ゲート・フィンガとの間に第１の方向だけに電流を伝導するように構成されている、半導体デバイス。
【請求項78】
前記第１の回路素子は、第１のダイオードを含む、請求項７７に記載の半導体デバイス。
【請求項79】
前記第１のダイオードは、前記第１のゲート抵抗器内に実装されている、請求項７８に記載の半導体デバイス。
【請求項80】
前記ゲート・パッドと前記ゲート・フィンガとの間に電気的に挿入される第２のゲート抵抗器及び第２のダイオードをさらに含み、前記第２のダイオードは、前記ゲート・パッドと前記ゲート・フィンガとの間に前記第１の方向とは反対の第２の方向だけに電流を伝導するように構成されている、請求項７７から７９までのいずれか一項に記載の半導体デバイス。
【請求項81】
前記第２のダイオードは、前記第２のゲート抵抗器内に実装されている、請求項８０に記載の半導体デバイス。
【請求項82】
前記第１のゲート抵抗器は、ｎ型半導体材料の第１のセクション及びｐ型半導体材料の第２のセクションを含む、請求項７９に記載の半導体デバイス。
【請求項83】
前記第１のゲート抵抗器の前記第１のセクションを前記第１のゲート抵抗器の前記第２のセクションに短絡させる第１の金属コネクタをさらに含む、請求項８２に記載の半導体デバイス。
【請求項84】
前記第１のゲート抵抗器の前記第１のセクションは、前記第１のゲート抵抗器の前記第２のセクションに直接接触し、前記ｎ型半導体材料は、ｎ型ポリシリコンを含み、前記ｐ型半導体材料は、ｐ型ポリシリコンを含む、請求項８３に記載の半導体デバイス。
【請求項85】
前記金属コネクタは、前記第１のゲート抵抗器の上面に形成されている誘電体層を通って延びているビアにおいてメタライゼーションを含む、請求項８３に記載の半導体デバイス。
【請求項86】
ワイド・バンドギャップ半導体層構造をさらに含み、前記第１のゲート抵抗器は、前記ワイド・バンドギャップ半導体層構造の上側面にある、請求項８２に記載の半導体デバイス。
【請求項87】
前記第１のゲート抵抗器の前記上側面に直接ある内部誘電体パターンをさらに含む、請求項８５に記載の半導体デバイス。
【請求項88】
ゲート・パッドと、ゲート・バスと、
前記ゲート・パッドと前記ゲート・バスとの間に電気的に挿入されるゲート抵抗器構造と
を含み、前記ゲート抵抗器構造は、前記ゲート・パッドから前記ゲート・バスへ流れる電流に関して第１の抵抗と、前記ゲート・バスから前記ゲート・パッドへ流れる電流に関して第２の抵抗とを有し、前記第１の抵抗は、前記第２の抵抗とは異なる、半導体デバイス。
【請求項89】
複数のユニット・セル・トランジスタを有する活性エリアを含むワイド・バンドギャップ半導体層構造をさらに含み、前記ゲート・パッド、前記ゲート・バス及び前記ゲート抵抗器構造は、前記ワイド・バンドギャップ半導体層構造の上側面にある、請求項８８に記載の半導体デバイス。
【請求項90】
前記ゲート抵抗器の前記上側面に直接ある内部誘電体パターンをさらに含む、請求項８９に記載の半導体デバイス。
【請求項91】
前記ゲート抵抗器構造は、複数の第１のゲート抵抗器と、
複数の第１のスイッチと、
複数の第２のゲート抵抗器と、
複数の第２のスイッチと
を含む、請求項８８から９０までのいずれか一項に記載の半導体デバイス。
【請求項92】
前記第１のゲート抵抗器のそれぞれ及び前記第１のスイッチのうちのそれぞれの第１のスイッチは、前記ゲート・パッドと前記ゲート・フィンガとの間に結合され、前記第２のゲート抵抗器のそれぞれ及び前記第２のスイッチのうちのそれぞれの第２のスイッチは、前記ゲート・パッドと前記ゲート・フィンガとの間に結合されている、請求項９１に記載の半導体デバイス。
【請求項93】
前記第１のスイッチのそれぞれは、第１のダイオードを含み、前記第２のスイッチのそれぞれは、第２のダイオードを含む、請求項９２に記載の半導体デバイス。
【請求項94】
前記第１のダイオードのそれぞれは、前記第１のゲート抵抗器のうちのそれぞれの第１のゲート抵抗器内に実装され、前記第２のダイオードのそれぞれは、前記第２のゲート抵抗器のうちのそれぞれの第２のゲート抵抗器内に実装されている、請求項９３に記載の半導体デバイス。
【請求項95】
前記第１のダイオードは、順バイアスされると電流が前記ゲート・パッドから前記ゲート・バスへ流れることを可能にするように構成され、前記第２のダイオードは、順バイアスされると電流が前記ゲート・バスから前記ゲート・パッドへ流れることを可能にするように構成されている、請求項９４に記載の半導体デバイス。
【請求項96】
前記第１のゲート抵抗器の数は、前記第２のゲート抵抗器の数とは異なる、請求項９５に記載の半導体デバイス。
【請求項97】
前記第１のゲート抵抗器のそれぞれは、前記第２のゲート抵抗器のうちの少なくとも１つに直接隣り合っている、請求項９６に記載の半導体デバイス。
【請求項98】
前記第１のゲート抵抗器のそれぞれ及び前記第２のゲート抵抗器のそれぞれは、ｎ－ｐ－ｎ接合を形成している、ｎ型半導体材料の第１のセクション、ｐ型半導体材料の第２のセクション、及びｐ型半導体材料の第３のセクションを含む、請求項９１に記載の半導体デバイス。
【請求項99】
前記第１のゲート抵抗器のうちのそれぞれの第１のゲート抵抗器の前記第１のセクションを前記第１のゲート抵抗器のうちのそれぞれの第１のゲート抵抗器の前記第３のセクションにそれぞれ短絡させる複数の第１の金属コネクタと、前記第２のゲート抵抗器のうちのそれぞれの第２のゲート抵抗器の前記第１のセクションを前記第２のゲート抵抗器のうちのそれぞれの第２のゲート抵抗器の前記第２のセクションにそれぞれ短絡させる複数の第２の金属コネクタと
をさらに含む、請求項９８に記載の半導体デバイス。
【請求項100】
ゲート・パッドと、複数のゲート・フィンガと、
前記ゲート・パッドと前記ゲート・フィンガとの間に電気的に挿入されるゲート抵抗器構造と
を含み、前記ゲート抵抗器構造は、デバイス・ターンオン時に第１の抵抗を有し、デバイス・ターンオフ時に第２の抵抗を有し、前記第１の抵抗は、前記第２の抵抗とは異なる、半導体スイッチング・デバイス。
【請求項101】
活性エリアを含むワイド・バンドギャップ半導体層構造をさらに含み、前記ゲート・パッド、前記ゲート・バス及び前記ゲート抵抗器構造は、前記ワイド・バンドギャップ半導体層構造の上側面にある、請求項１００に記載の半導体デバイス。
【請求項102】
前記ゲート抵抗器構造の前記上側面に直接ある内部金属誘電体パターンをさらに含む、請求項１０１に記載の半導体デバイス。
【請求項103】
前記ゲート抵抗器構造は、前記ゲート・パッドと前記ゲート・フィンガとの間に結合される第１の回路を形成している第１のゲート抵抗器及び第１のスイッチと、前記ゲート・パッドと前記ゲート・フィンガとの間に結合される第２の回路を形成している第２のゲート抵抗器及び第２のスイッチとを含む、請求項１００に記載の半導体デバイス。
【請求項104】
前記第１のスイッチは、順バイアスされると電流が前記ゲート・パッドから前記ゲート・フィンガへ流れることを可能にする第１のダイオードを含み、前記第２のスイッチは、順バイアスされると電流が前記ゲート・フィンガから前記ゲート・パッドへ流れることを可能にする第２のダイオードを含む、請求項１０３に記載の半導体デバイス。
【請求項105】
前記ゲート抵抗器構造は、前記ゲート・パッドと前記ゲート・フィンガとの間に結合される第１のゲート抵抗器及び第１のスイッチをそれぞれが含む複数の第１のゲート抵抗器回路と、前記ゲート・パッドと前記ゲート・フィンガとの間に結合される第２のゲート抵抗器及び第２のスイッチをそれぞれが含む複数の第２のゲート抵抗器回路と、を含み、前記第１のゲート抵抗器回路及び前記第２のゲート抵抗器回路は、互いに電気的に並列に配置されている、請求項１０１に記載の半導体デバイス。
【請求項106】
第１のゲート抵抗器のすべての合成抵抗は、前記第２のゲート抵抗器のすべての合成抵抗とは異なる、請求項１０３に記載の半導体デバイス。
【請求項107】
前記第１のゲート抵抗器の数は、前記第２のゲート抵抗器の数とは異なる、請求項１０６に記載の半導体デバイス。
【請求項108】
前記第１のゲート抵抗器のそれぞれは、前記第２のゲート抵抗器のうちの少なくとも１つに直接隣り合っている、請求項１０６に記載の半導体デバイス。
【請求項109】
ゲート・パッドと、複数のゲート・フィンガと、
前記ゲート・パッドと前記ゲート・フィンガとの間に電気的に挿入される複数の第１のゲート抵抗器と、
前記ゲート・パッドと前記ゲート・フィンガとの間に電気的に挿入される複数の第２のゲート抵抗器と
を含む、半導体デバイスであって、
前記ゲート・パッドと前記ゲート・フィンガとの間に流れるゲート電流は、デバイス・ターンオン時に少なくとも主として前記第１のゲート抵抗器を通って流れ、前記ゲート電流は、デバイス・ターンオフ時に少なくとも主として前記第２のゲート抵抗器を通って流れる、半導体デバイス。
【請求項110】
前記第１のゲート抵抗器を通る電流の流れを制御するように構成されている複数の第１のダイオードであって、もっぱら前記ゲート・パッドから前記ゲート・フィンガへの電流を伝導するように構成されている、複数の第１のダイオードと、前記第２のゲート抵抗器を通る電流の流れを制御するように構成されている複数の第２のダイオードであって、もっぱら前記ゲート・フィンガから前記ゲート・パッドへの電流を伝導するように構成されている、複数の第２のダイオードと
をさらに含む、請求項１０９に記載の半導体デバイス。
【請求項111】
前記第２のゲート抵抗器の全抵抗は、前記第１のゲート抵抗器の全抵抗とは少なくとも１０％異なる、請求項１０９に記載の半導体デバイス。
【請求項112】
前記第１のダイオードのそれぞれは、前記第１のゲート抵抗器のうちのそれぞれの第１のゲート抵抗器の一部である、請求項１１０に記載の半導体デバイス。
【請求項113】
前記第１のゲート抵抗器の数は、前記第２のゲート抵抗器の数とは異なる、請求項１０９から１１２までのいずれか一項に記載の半導体デバイス。
【請求項114】
前記第１のゲート抵抗器のうちの第１のゲート抵抗器の第１の抵抗は、前記第２のゲート抵抗器のうちの第１のゲート抵抗器の第２の抵抗とは異なる、請求項１０９から１１３までのいずれか一項に記載の半導体デバイス。
【請求項115】
前記第１のゲート抵抗器のそれぞれは、前記第２のゲート抵抗器のうちの少なくとも１つに直接隣り合っている、請求項１０９から１１４までのいずれか一項に記載の半導体デバイス。
【請求項116】
金属ゲート・パッドと、ゲート・バスと、
前記金属ゲート・パッドに直接接続される第１の端と、前記ゲート・バスに直接接続される第２の端とを有する第１のゲート抵抗器と、
前記第１のゲート抵抗器の第１の内部部分を前記ゲート抵抗器の第２の内部部分に電気的に接続する金属コネクタと
を含む、半導体デバイス。
【請求項117】
前記第１のゲート抵抗器内に組み込まれる第１のダイオードをさらに含む、請求項１１６に記載の半導体デバイス。
【請求項118】
前記金属ゲート・パッドと前記ゲート・バスとの間に結合される第２のゲート抵抗器及び第２のダイオードをさらに含む、請求項１１７に記載の半導体デバイス。
【請求項119】
前記第１のダイオードは、順バイアスされると電流が前記金属ゲート・パッドから前記ゲート・バスへ流れることを可能にするように構成され、前記第２のダイオードは、順バイアスされると電流が前記ゲート・バスから前記金属ゲート・パッドへ流れることを可能にするように構成されている、請求項１１８に記載の半導体デバイス。
【請求項120】
前記半導体デバイスは、前記金属ゲート・パッドから前記ゲート・バスへ進む信号について前記金属ゲート・パッドと前記ゲート・バスとの間に第１の抵抗を有するとともに、前記ゲート・バスから前記金属ゲート・パッドへ進む信号について前記金属ゲート・パッドと前記ゲート・バスとの間に前記第１の抵抗とは異なる第２の抵抗を有する、請求項１１９に記載の半導体デバイス。
【請求項121】
前記第１のゲート抵抗器及び前記第２のゲート抵抗器はそれぞれ、ｎ型半導体材料の第１のセクション及びｐ型半導体材料の第２のセクションを含む、請求項１１９に記載の半導体デバイス。
【請求項122】
前記金属コネクタは、前記第１のゲート抵抗器の上面に形成されている誘電体層を通って延びているビアにおいてメタライゼーションを含む、請求項１１６から１２１までのいずれか一項に記載の半導体デバイス。
【請求項123】
ゲート・パッドと、複数のゲート・フィンガと、
前記ゲート・パッドと前記ゲート・フィンガとの間に、電流をデバイス・ターンオン時に伝導するがデバイス・ターンオフ時に伝導しない第１の伝導経路と、
前記ゲート・パッドと前記ゲート・フィンガとの間に、電流をデバイス・ターンオフ時に伝導するがデバイス・ターンオン時に伝導しない第２の伝導経路と
を含む、半導体デバイス。
【請求項124】
前記第１の伝導経路は、互いに電気的に並列に配置される複数の第１のゲート抵抗器回路を含み、前記第２の伝導経路は、互いに電気的に並列に配置される複数の第２のゲート抵抗器回路を含む、請求項１２３に記載の半導体デバイス。
【請求項125】
前記第１のゲート抵抗器回路のそれぞれは、第１のゲート抵抗器及び第１のダイオードを含み、前記第２のゲート抵抗器回路のそれぞれは、第２のゲート抵抗器及び第２のダイオードを含む、請求項１２４に記載の半導体デバイス。
【請求項126】
前記第１のゲート抵抗器の数は、前記第２のゲート抵抗器の数とは異なる、請求項１２５に記載の半導体デバイス。
【請求項127】
前記第１のゲート抵抗器のうちの少なくとも１つの第１のゲート抵抗器の第１の抵抗は、前記第２のゲート抵抗器のうちの少なくとも１つの第２のゲート抵抗器の第２の抵抗とは異なる、請求項１２５に記載の半導体デバイス。
【請求項128】
前記第１のゲート抵抗器のそれぞれは、前記第２のゲート抵抗器のうちの少なくとも１つの第２のゲート抵抗器に直接隣り合っている、請求項１２５に記載の半導体デバイス。
【請求項129】
前記半導体デバイスは、トレンチＭＯＳＦＥＴを含み、前記ゲート・フィンガのそれぞれは、複数のゲート・トレンチのうちのそれぞれのゲート・トレンチ内に形成されている、請求項５０に記載の半導体デバイス。
【請求項130】
前記半導体デバイスは、トレンチＭＯＳＦＥＴを含み、前記ゲート・フィンガのそれぞれは、複数のゲート・トレンチのうちのそれぞれのゲート・トレンチ内に形成されている、請求項６８に記載の半導体デバイス。
【請求項131】
前記半導体デバイスは、トレンチＭＯＳＦＥＴを含み、前記ゲート・フィンガのそれぞれは、複数のゲート・トレンチのうちのそれぞれのゲート・トレンチ内に形成されている、請求項７７に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、２０２１年７月２２日に出願された米国特許出願シリアル番号１７／３８２，４０７号及び２０２２年６月１７日に出願された米国特許出願シリアル番号１７／８４３，０１０号に対する優先権を主張し、それら米国特許出願のそれぞれの内容全体はその全体が記載されたかのように参照により本明細書に組み込まれる。
【0002】
本発明は、半導体デバイスに関し、より詳細には、集中ゲート抵抗器を有する半導体デバイスに関する。
【背景技術】
【0003】
例えば、パワー金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）、絶縁ゲート・バイポーラ・トランジスタ（「ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ」）及び他の様々なデバイスを含め、当該技術分野において多種多様なパワー半導体デバイスが知られている。これらのパワー半導体デバイスは多くの場合、炭化ケイ素又は窒化ガリウム系材料などのワイド・バンドギャップ半導体材料から作製される。本明細書において、「ワイド・バンドギャップ半導体」という用語は、少なくとも１．４ｅＶのバンドギャップを有するいかなる半導体も含む。パワー半導体デバイスは、高電圧及び／又は大電流を選択的に阻止する又は通すように設計される。例えば、阻止状態において、パワー半導体デバイスは、数百又は数千ボルトの電位に耐えるように設計され得る。
【0004】
パワーＭＯＳＦＥＴなどのパワー半導体デバイスは、横型構造又は縦型構造を有することができる。横型構造を有するパワーＭＯＳＦＥＴは、デバイスの半導体層構造の同じ主面（すなわち、上側又は下側）上にＭＯＳＦＥＴのソース領域及びドレイン領域の両方を有する。これに対し、縦型構造を有するパワーＭＯＳＦＥＴは、そのソース領域を半導体層構造の一方の主面上に有し、そのドレイン領域をその他方の（反対側の）主面上に有する。縦型デバイス構造は典型的に、高い電流密度に耐えるとともに高電圧を阻止することができる厚い半導体ドリフト層を縦型構造が可能にするため、非常に高い電力の用途に使用される。本明細書において、「半導体層構造」という用語は、ｐ－ｎ接合が形成される１つ又は複数の半導体層を含む構造を指す。半導体層構造は典型的に、複数の半導体エピタキシャル層が形成されている半導体基板を含む。ワイド・バンドギャップ半導体層構造とは、１つ又は複数のワイド・バンドギャップ半導体材料にｐ－ｎ接合が形成される半導体層構造を指す。
【0005】
従来の炭化ケイ素縦型パワーＭＯＳＦＥＴは、炭化ケイ素ウェハなどの炭化ケイ素基板上に形成される炭化ケイ素ドリフト領域を含む。ドリフト領域とは逆の導電型を有するいわゆる「ウェル」領域がドリフト領域の上側部分に形成され、ドリフト領域と同じ導電型を有する炭化ケイ素ソース領域がウェル領域内に形成される。炭化ケイ素基板、炭化ケイ素ドリフト領域、炭化ケイ素ウェル領域及び炭化ケイ素ソース領域が、パワーＭＯＳＦＥＴの半導体層構造を形成する。半導体層構造内又は上にゲート・フィンガが形成されて個々のユニット・セル・トランジスタを形成する。
【0006】
ユニット・セル・トランジスタは、ＭＯＳＦＥＴのいわゆる「活性領域」内に形成される。ＭＯＳＦＥＴは、活性領域及び／又はゲート・ボンド・パッド領域を囲み得る終端領域などの１つ又は複数の不活性領域をさらに含む。活性領域は、逆バイアス動作時に電圧を阻止するとともに順バイアス動作時に電流の流れを提供する主接合として働く。パワーＭＯＳＦＥＴは典型的に、ユニット・セル構造を有しており、ユニット・セル構造とは、活性領域が、単一のパワーＭＯＳＦＥＴとして機能するように電気的に並列に接続されている多数の個々の「ユニット・セル」ＭＯＳＦＥＴを含むことを意味する。高電力用途において、そのようなデバイスは、数千又は数万のユニット・セルを含み得る。
【0007】
パワーＭＯＳＦＥＴ及びＩＧＢＴなどの多くのパワー半導体デバイスは、ゲート構造を有する。これらのデバイスは、そのゲート構造に種々のバイアス電圧を印加することによって、オン及びオフにすることができる。ゲート構造は、ゲート・ボンド・パッド（又は他のゲート端子）から各個々のユニット・セルのゲート・フィンガにかけての電気経路の長さとゲート構造を形成する材料のシート抵抗とに応じて決まる分布ゲート抵抗を有する。ゲート構造は例えば、ゲート・ボンド・パッドと、デバイスの活性領域内に複数のゲート・フィンガと、ゲート・パッドと、ゲート・パッドとゲート・フィンガとの間に延びている１つ又は複数のゲート・バスと、を含み得る。多くの用途において、例えば、１つ又は複数の個別又は「集中」ゲート抵抗器をゲート構造内に付加することによって、ゲート抵抗の量を増加させることが望ましい場合がある。ゲート抵抗の増加は例えば、デバイスのスイッチング速度を制限するのに用いられ得るか、又は、結果としてデバイス故障を生じさせる可能性がある発振を生じさせかねない電気リンギング及び／又はノイズを低減させるのに用いられ得る。
【発明の概要】
【課題を解決するための手段】
【0008】
本発明の実施例によれば、ゲート・パッドと、複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に結合される第１のゲート抵抗器及び第１のスイッチと、を含む、半導体デバイスが提供される。
【0009】
いくつかの実施例では、第１のスイッチは、ダイオードとすることができる。いくつかの実施例では、ダイオードは、第１のゲート抵抗器内に実装され得る。
【0010】
いくつかの実施例では、半導体デバイスは、ゲート・パッドとゲート・フィンガとの間に結合される、第２のゲート抵抗器とダイオードなどの第２のスイッチとをさらに含む。第１のダイオードが、順バイアスされると電流がゲート・パッドからゲート・フィンガへ流れることを可能にし、第２のダイオードが、順バイアスされると電流がゲート・フィンガからゲート・パッドへ流れることを可能にする。
【0011】
半導体デバイスは、ゲート・パッドからゲート・フィンガへ流れるゲート電流について第１の全ゲート抵抗値を有し得るとともに、ゲート・フィンガからゲート・パッドへ流れるゲート電流について第２の全ゲート抵抗値を有し得、第２の全ゲート抵抗値は、第１の全ゲート抵抗値とは異なる。
【0012】
第１のゲート抵抗器は、第１のダイオードを形成する、第１のセクション及び第２のセクションを含み得、第１のセクションは、ｎ型半導体材料を含み、第２のセクションは、ｐ型半導体材料を含む。いくつかの実施例では、第１のゲート抵抗器は、ｐ型半導体材料を含む第３のセクションをさらに含み、第１のセクションは、第２のセクションと第３のセクションとの間にある。いくつかの実施例では、第２のゲート抵抗器は、第４のセクション、第５のセクション及び第６のセクションを含み、第４のセクションがｎ型半導体材料を含み、第５のセクション及び第６のセクションがｐ型半導体材料を含み、第４のセクションは、第５のセクションと第６のセクションとの間にあり、第４のセクション及び第６のセクションは、第２のダイオードを形成する。いくつかの実施例では、第２のセクションは、第３のセクションよりもゲート・パッドに近く、第５のセクションは、第６のセクションよりもゲート・パッドに近い。いくつかの実施例では、半導体デバイスは、第１のセクションを第３のセクションに短絡させる第１の金属コネクタと、第４のセクションを第５のセクションに短絡させる第２の金属コネクタと、をさらに含む。
【0013】
いくつかの実施例では、第１のゲート抵抗器は、ｎ型半導体材料の第１のセクション及びｐ型半導体材料の第２のセクションを含み、第１のセクションは、第２のセクションに直接接触し得る。第１のゲート抵抗器はまた、ｐ型半導体材料の第３のセクションを含み得、第１のセクションは、第２のセクションと第３のセクションとの間にある。ｎ型半導体材料は、ｎ型ポリシリコンとすることができ、ｐ型半導体材料は、ｐ型ポリシリコンとすることができる。半導体デバイスはまた、第１のセクションを第３のセクションに短絡させる金属コネクタを含む。金属コネクタは、第１のゲート抵抗器の上面に形成されている誘電体層を通って延びているビアにおいてメタライゼーションを含み得る。
【0014】
本発明のさらなる実施例によれば、ゲート・パッドと、複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に電気的に挿入されるゲート抵抗器と、を含む半導体デバイスであって、ゲート抵抗器は、ｎ型半導体材料の第１のセクション及びｐ型半導体材料の第２のセクションを含む、半導体デバイスが提供される。
【0015】
いくつかの実施例では、第１のセクションは、第２のセクションに直接接触し得る。
【0016】
いくつかの実施例では、ｎ型半導体材料は、ｎ型ポリシリコンを含み、ｐ型半導体材料は、ｐ型ポリシリコンを含む。
【0017】
いくつかの実施例では、ゲート抵抗器は、ｐ型半導体材料の第３のセクションをさらに含み、第１のセクションは、第２のセクションと第３のセクションとの間にある。
【0018】
いくつかの実施例では、半導体デバイスは、第１のセクションを第２のセクションに短絡させる金属コネクタをさらに含む。金属コネクタは、ゲート抵抗器の上面に形成されている誘電体層を通って延びているビアにおいてメタライゼーションを含み得る。
【0019】
いくつかの実施例では、ｎ型半導体材料及びｐ型半導体材料は、ゲート抵抗器内にダイオードを形成する。
【0020】
いくつかの実施例では、ゲート抵抗器は、第１のゲート抵抗器であり、第１のセクションと第２のセクションとの間の接合が第１のダイオードを形成し、半導体デバイスは、第１のゲート抵抗器及び第１のダイオードと電気的に並列に結合される第２のゲート抵抗器及び第２のダイオードをさらに含む。
【0021】
いくつかの実施例では、第１のダイオードは、順バイアスされると電流がゲート・パッドからゲート・フィンガへ流れることを可能にするように構成され、第２のダイオードは、順バイアスされると電流がゲート・フィンガからゲート・パッドへ流れることを可能にするように構成される。
【0022】
本発明のさらなる実施例によれば、ゲート・パッドと、複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に電気的に挿入される第１のゲート抵抗器及び第１の回路素子と、を含む、半導体デバイスが提供される。第１の回路素子は、ゲート・パッドとゲート・フィンガとの間に第１の方向だけに電流を伝導するように構成される。
【0023】
いくつかの実施例では、第１の回路素子は、第１のダイオードを含む。いくつかの実施例では、第１のダイオードは、第１のゲート抵抗器内に実装される。
【0024】
いくつかの実施例では、半導体デバイスは、ゲート・パッドとゲート・フィンガとの間に電気的に挿入される第２のゲート抵抗器及び第２のダイオードをさらに含み、第２のダイオードは、ゲート・パッドとゲート・フィンガとの間に第１の方向とは反対の第２の方向だけに電流を伝導するように構成される。いくつかの実施例では、第２のダイオードは、第２のゲート抵抗器内に実装される。
【0025】
いくつかの実施例では、第１のゲート抵抗器は、ｎ型半導体材料の第１のセクション及びｐ型半導体材料の第２のセクションを含む。
【0026】
いくつかの実施例では、半導体デバイスは、第１のゲート抵抗器の第１のセクションを第１のゲート抵抗器の第２のセクションに短絡させる第１の金属コネクタをさらに含む。いくつかの実施例では、金属コネクタは、第１のゲート抵抗器の上面に形成されている誘電体層を通って延びているビアにおいてメタライゼーションを含む。
【0027】
いくつかの実施例では、第１のゲート抵抗器の第１のセクションは、第１のゲート抵抗器の第２のセクションに直接接触し、ｎ型半導体材料は、ｎ型ポリシリコンを含み、ｐ型半導体材料は、ｐ型ポリシリコンを含む。
【0028】
いくつかの実施例では、半導体デバイスは、ワイド・バンドギャップ半導体層構造をさらに含み、第１のゲート抵抗器は、ワイド・バンドギャップ半導体層構造の上側面にある。
【0029】
いくつかの実施例では、半導体デバイスは、第１のゲート抵抗器の上側面に直接ある内部誘電体パターンをさらに含む。
【0030】
本発明のさらなる実施例によれば、ゲート・パッドと、ゲート・バスと、ゲート・パッドとゲート・バスとの間に電気的に挿入されるゲート抵抗器構造と、を含み、ゲート抵抗器構造は、ゲート・パッドからゲート・バスへ流れる電流に関して第１の抵抗と、ゲート・バスからゲート・パッドへ流れる電流に関して第２の抵抗とを有し、第１の抵抗は、第２の抵抗とは異なる、半導体デバイスが提供される。
【0031】
いくつかの実施例では、半導体デバイスは、複数のユニット・セル・トランジスタを有する活性エリアを含むワイド・バンドギャップ半導体層構造をさらに含み、ゲート抵抗器構造は、ワイド・バンドギャップ半導体層構造の上側面にある。
【0032】
いくつかの実施例では、半導体デバイスは、ゲート抵抗器の上側面に直接ある内部誘電体パターンをさらに含む。
【0033】
いくつかの実施例では、ゲート抵抗器構造は、複数の第１のゲート抵抗器と、複数の第１のスイッチと、複数の第２のゲート抵抗器と、複数の第２のスイッチと、を含む。
【0034】
いくつかの実施例では、各第１のゲート抵抗器及び第１のスイッチのうちのそれぞれの第１のスイッチは、ゲート・パッドとゲート・フィンガとの間に結合され、各第２のゲート抵抗器及び第２のスイッチのうちのそれぞれの第２のスイッチは、ゲート・パッドとゲート・フィンガとの間に結合される。
【0035】
いくつかの実施例では、各第１のスイッチは、第１のダイオードを含み、各第２のスイッチは、第２のダイオードを含む。
【0036】
いくつかの実施例では、各第１のダイオードは、第１のゲート抵抗器のうちのそれぞれの第１のゲート抵抗器内に実装され、各第２のダイオードは、第２のゲート抵抗器のうちのそれぞれの第２のゲート抵抗器内に実装される。
【0037】
いくつかの実施例では、第１のダイオードは、順バイアスされると電流がゲート・パッドからゲート・バスへ流れることを可能にするように構成され、第２のダイオードは、順バイアスされると電流がゲート・バスからゲート・パッドへ流れることを可能にするように構成される。
【0038】
いくつかの実施例では、第１のゲート抵抗器の数は、第２のゲート抵抗器の数とは異なる。
【0039】
いくつかの実施例では、各第１のゲート抵抗器は、少なくとも１つの第２の抵抗器に直接隣り合う。
【0040】
いくつかの実施例では、各第１のゲート抵抗器及び各第２のゲート抵抗器は、ｎ－ｐ－ｎ接合を形成する、ｎ型半導体材料の第１のセクション、ｐ型半導体材料の第２のセクション、及びｐ型半導体材料の第３のセクションを含む。
【0041】
いくつかの実施例では、半導体デバイスは、第１のゲート抵抗器のうちのそれぞれの第１のゲート抵抗器の第１のセクションをそれぞれの第１のゲート抵抗器の第３のセクションにそれぞれ短絡させる複数の第１の金属コネクタと、第２のゲート抵抗器のうちのそれぞれの第２のゲート抵抗器の第１のセクションをそれぞれの第２のゲート抵抗器の第２のセクションにそれぞれ短絡させる複数の第２の金属コネクタと、をさらに含む。
【0042】
本発明のさらなる実施例によれば、ゲート・パッドと、複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に電気的に挿入されるゲート抵抗器構造と、を含み、ゲート抵抗器構造は、デバイス・ターンオン時に第１の抵抗を有し、デバイス・ターンオフ時に第２の抵抗を有し、第１の抵抗は、第２の抵抗とは異なる、半導体デバイスが提供される。
【0043】
いくつかの実施例では、半導体デバイスは、活性エリアを含むワイド・バンドギャップ半導体層構造をさらに含み、ゲート抵抗器構造は、ワイド・バンドギャップ半導体層構造の上側面にある。
【0044】
いくつかの実施例では、半導体デバイスは、ゲート抵抗器構造の上側面に直接ある内部金属誘電体パターンをさらに含む。
【0045】
いくつかの実施例では、ゲート抵抗器構造は、ゲート・パッドとゲート・フィンガとの間に結合される第１の回路を形成する第１のゲート抵抗器及び第１のスイッチと、ゲート・パッドとゲート・フィンガとの間に結合される第２の回路を形成する第２のゲート抵抗器及び第２のスイッチとを含む。
【0046】
いくつかの実施例では、第１のスイッチは、順バイアスされると電流がゲート・パッドからゲート・フィンガへ流れることを可能にする第１のダイオードを含み、第２のスイッチは、順バイアスされると電流がゲート・フィンガからゲート・パッドへ流れることを可能にする第２のダイオードを含む。
【0047】
いくつかの実施例では、ゲート抵抗器構造は、ゲート・パッドとゲート・フィンガとの間に結合される第１のゲート抵抗器及び第１のスイッチをそれぞれが含む複数の第１のゲート抵抗器回路と、ゲート・パッドとゲート・フィンガとの間に結合される第２のゲート抵抗器及び第２のスイッチをそれぞれが含む複数の第２のゲート抵抗器回路と、を含み、第１のゲート抵抗器回路のすべて及び第２のゲート抵抗器回路のすべては、互いに電気的に並列に配置される。
【0048】
いくつかの実施例では、第１のゲート抵抗器のすべての合成抵抗は、第２のゲート抵抗器のすべての合成抵抗とは異なる。
【0049】
いくつかの実施例では、第１のゲート抵抗器の数は、第２のゲート抵抗器の数とは異なる。
【0050】
いくつかの実施例では、各第１のゲート抵抗器は、少なくとも１つの第２のゲート抵抗器に直接隣り合う。
【0051】
本発明のさらなる実施例によれば、ゲート・パッドと、複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に電気的に挿入される複数の第１のゲート抵抗器と、ゲート・パッドとゲート・フィンガとの間に電気的に挿入される複数の第２のゲート抵抗器と、を含む、半導体デバイスが提供される。ゲート・パッドとゲート・フィンガとの間に流れるゲート電流は、デバイス・ターンオン時に少なくとも主として第１のゲート抵抗器を通って流れ、ゲート電流は、デバイス・ターンオフ時に少なくとも主として第２のゲート抵抗器を通って流れる。
【0052】
いくつかの実施例では、半導体デバイスは、第１のゲート抵抗器を通る電流の流れを制御するように構成される複数の第１のダイオードであって、もっぱらゲート・パッドからゲート・フィンガへの電流を伝導するように構成される、複数の第１のダイオードをさらに含む。半導体デバイスはまた、第２のゲート抵抗器を通る電流の流れを制御するように構成される複数の第２のダイオードであって、もっぱらゲート・フィンガからゲート・パッドへの電流を伝導するように構成される、複数の第２のダイオードを含み得る。
【0053】
いくつかの実施例では、第２のゲート抵抗器の全抵抗は、第１のゲート抵抗器の全抵抗とは少なくとも１０％異なる。
【0054】
いくつかの実施例では、各第１のダイオードは、第１のゲート抵抗器のうちのそれぞれの第１のゲート抵抗器の一部である。
【0055】
いくつかの実施例では、第１のゲート抵抗器の数は、第２のゲート抵抗器の数とは異なる。
【0056】
いくつかの実施例では、第１のゲート抵抗器のうちの第１のゲート抵抗器の第１の抵抗は、第２のゲート抵抗器のうちの第１のゲート抵抗器の第２の抵抗とは異なる。
【0057】
いくつかの実施例では、各第１のゲート抵抗器は、少なくとも１つの第２のゲート抵抗器に直接隣り合う。
【0058】
本発明のさらなる実施例によれば、ゲート・パッドと、ゲート・バスと、金属ゲート・パッドに直接接続される第１の端と、ゲート・バスに直接接続される第２の端とを有する第１のゲート抵抗器と、第１のゲート抵抗器の第１の内部部分をゲート抵抗器の第２の内部部分に電気的に接続する金属コネクタと、を含む、半導体デバイスが提供される。
【0059】
いくつかの実施例では、半導体デバイスは、第１のゲート抵抗器内に組み込まれる第１のダイオードをさらに含む。
【0060】
いくつかの実施例では、半導体デバイスは、金属ゲート・パッドとゲート・バスとの間に結合される第２のゲート抵抗器及び第２のダイオードをさらに含む。
【0061】
いくつかの実施例では、第１のダイオードは、順バイアスされると電流が金属ゲート・パッドからゲート・バスへ流れることを可能にするように構成され、第２のダイオードは、順バイアスされると電流がゲート・バスから金属ゲート・パッドへ流れることを可能にするように構成される。
【0062】
いくつかの実施例では、半導体デバイスは、金属ゲート・パッドからゲート・バスへ進む信号について金属ゲート・パッドとゲート・バスとの間に第１の抵抗を有するとともに、ゲート・バスから金属ゲート・パッドへ進む信号について金属ゲート・パッドとゲート・バスとの間に第１の抵抗とは異なる第２の抵抗を有する。
【0063】
いくつかの実施例では、第１のゲート抵抗器及び第２のゲート抵抗器はそれぞれ、ｎ型半導体材料の第１のセクション及びｐ型半導体材料の第２のセクションを含む。
【0064】
いくつかの実施例では、金属コネクタは、第１のゲート抵抗器の上面に形成されている誘電体層を通って延びているビアにおいてメタライゼーションを含む。
【0065】
本発明のさらなる実施例によれば、ゲート・パッドと、複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に、電流をデバイス・ターンオン時に伝導するがデバイス・ターンオフ時に伝導しない第１の伝導経路と、ゲート・パッドとゲート・フィンガとの間に、電流をデバイス・ターンオフ時に伝導するがデバイス・ターンオン時に伝導しない第２の伝導経路と、を含む、半導体デバイスが提供される。
【0066】
いくつかの実施例では、第１の伝導経路は、互いに電気的に並列に配置される複数の第１のゲート抵抗器回路を含み、第２の伝導経路は、互いに電気的に並列に配置される複数の第２のゲート抵抗器回路を含む。
【0067】
いくつかの実施例では、各第１のゲート抵抗器回路は、第１のゲート抵抗器及び第１のダイオードを含み、各第２のゲート抵抗器回路は、第２のゲート抵抗器及び第２のダイオードを含む。
【0068】
いくつかの実施例では、第１のゲート抵抗器の数は、第２のゲート抵抗器の数とは異なる。
【0069】
いくつかの実施例では、第１のゲート抵抗器のうちの少なくとも１つの第１のゲート抵抗器の第１の抵抗は、第２のゲート抵抗器のうちの少なくとも１つの第２のゲート抵抗器の第２の抵抗とは異なる。
【0070】
いくつかの実施例では、各第１のゲート抵抗器は、少なくとも１つの第２のゲート抵抗器に直接隣り合う。
【0071】
本発明のさらなる実施例によれば、ワイド・バンドギャップ半導体層構造と、ワイド・バンドギャップ半導体層構造上にゲート・パッドと、ワイド・バンドギャップ半導体層構造上に複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に電気的に結合される複数の集中ゲート抵抗器と、を含む半導体デバイスが提供される。
【0072】
いくつかの実施例では、半導体デバイスは、ゲート・バスをさらに含み得、各集中ゲート抵抗器は、ゲート・パッドとゲート・バスとの間に接続され得る。
【0073】
いくつかの実施例では、集中ゲート抵抗器のうちの少なくとも２つは、ゲート・バスのうち、半導体デバイスの第１の外縁に沿って延びている部分に接触するように、ゲート・パッドの側縁から外方に延びている。
【0074】
いくつかの実施例では、集中ゲート抵抗器の第１のサブセットは、ゲート・パッドの第１の側面から外方に延びており、複数の集中ゲート抵抗器の第２のサブセットは、ゲート・パッドの第２の側面から外方に延びている。いくつかの実施例では、複数の集中ゲート抵抗器の第３のサブセットは、第１の側面と反対側である、ゲート・パッドの第３の側面から、外方に延びている。いくつかの実施例では、複数の集中ゲート抵抗器の第４のサブセットは、第２の側面と反対側である、ゲート・パッドの第４の側面から、外方に延びている。
【0075】
いくつかの実施例では、複数の集中ゲート抵抗器のうちの集中ゲート抵抗器の少なくともそれぞれの集中ゲート抵抗器は、半導体デバイスを平面図で見た場合にゲート・パッドの各及びすべての側面から外方に延びている。いくつかの実施例では、集中ゲート抵抗器は、ゲート・パッドから外方に延びており、半導体デバイスを平面図で見た場合にゲート・パッドを実質的に囲んでいる。
【0076】
いくつかの実施例では、複数の集中ゲート抵抗器は、ゲート・パッドからそれぞれ延びている、第１の集中ゲート抵抗器、第２の集中ゲート抵抗器及び第３の集中ゲート抵抗器を含み得、第２の集中ゲート抵抗器が第１の集中ゲート抵抗器及び第３の集中ゲート抵抗器に直接隣り合うとともに第１の集中ゲート抵抗器と第３の集中ゲート抵抗器との間にある。第２の集中ゲート抵抗器の幅は、第１の集中ゲート抵抗器と第２の集中ゲート抵抗器との間の第１の距離よりも小さいものであり得、第２の集中ゲート抵抗器の幅はまた、第２の集中ゲート抵抗器と第３の集中ゲート抵抗器との間の第２の距離よりも小さいものであり得る。
【0077】
いくつかの実施例では、第１の距離は、第２の集中ゲート抵抗器の幅の２倍を超えるものであり得、第２の距離は、第２の集中ゲート抵抗器の幅の２倍を超えるものであり得る。他の実施例では、第１の距離は、第２の集中ゲート抵抗器の幅の３倍を超えるものであり得、第２の距離は、第２の集中ゲート抵抗器の幅の３倍を超えるものであり得る。
【0078】
いくつかの実施例では、第２の集中ゲート抵抗器の長さは、第２の集中ゲート抵抗器の幅の少なくとも２倍であり得る。いくつかの実施例では、第２の集中ゲート抵抗器の長さは、第２の集中ゲート抵抗器の幅の５倍未満である。いくつかの実施例では、第２の集中ゲート抵抗器の長さは、第２の集中ゲート抵抗器の幅よりも小さい。いくつかの実施例では、複数の集中ゲート抵抗器における各集中ゲート抵抗器は、それぞれの集中ゲート抵抗器の幅の３倍未満であるそれぞれの長さを有する。
【0079】
いくつかの実施例では、集中ゲート抵抗器は、半導体デバイスの通常動作時に隣り合う対の集中ゲート抵抗器において生じた熱が半導体層構造の種々の部分を通って半導体デバイスから実質的に放散するように互いから離間しているものとすることができる。
【0080】
いくつかの実施例では、半導体層構造は、厚さＤ及び熱拡散角度αを有し、隣り合う集中ゲート抵抗器の対面する側面が少なくとも２＊Ｄ＊ｔａｎ（α）だけ互いから離間している。
【0081】
いくつかの実施例では、半導体デバイスは、ゲート・パッドとゲート・フィンガとの間に集中ゲート抵抗器のうちの第１の集中ゲート抵抗器と直列に結合される第１のスイッチと、ゲート・パッドとゲート・フィンガとの間に集中ゲート抵抗器のうちの第２の集中ゲート抵抗器と直列に結合される第２のスイッチと、をさらに含む。いくつかの実施例では、第１のスイッチは、第１のゲート抵抗器内に実装されるダイオードであり得る。いくつかの実施例では、第１のスイッチは、順バイアスされると電流がゲート・パッドからゲート・フィンガへ流れることを可能にする第１のダイオードを含み、第２のスイッチは、順バイアスされると電流がゲート・フィンガからゲート・パッドへ流れることを可能にする第２のダイオードを含む。いくつかの実施例では、半導体デバイスは、ゲート・パッドからゲート・フィンガへ流れるゲート電流について第１の全ゲート抵抗値を有するとともに、ゲート・フィンガからゲート・パッドへ流れるゲート電流について第２の全ゲート抵抗値を有し、第２の全ゲート抵抗値は、第１の全ゲート抵抗値とは異なる。
【0082】
いくつかの実施例では、ゲート・パッドは、平面図で見た場合に逆Ｌ字形又はＬ字形を有する。
【0083】
本発明のなおさらなる実施例によれば、ワイド・バンドキャップ半導体層構造と、ワイド・バンドギャップ半導体層構造上にゲート・パッドと、ワイド・バンドギャップ半導体層構造上にゲート・バスと、ゲート・パッドとゲート・バスのうち半導体デバイスの第１の外縁に隣り合って延びている部分との間に延びている集中ゲート抵抗器と、を含む、半導体デバイスが提供される。
【0084】
本発明のまたさらなる実施例によれば、半導体デバイスが提供され、半導体デバイスは、ワイド・バンドキャップ半導体層構造と、ワイド・バンドギャップ半導体層構造上にゲート・パッドと、ゲート・パッドにそれぞれ電気的に結合され、半導体デバイスを平面図で見た場合に複数の集中ゲート抵抗器における少なくともそれぞれの対の集中ゲート抵抗器がゲート・パッドの少なくとも３つの側面のそれぞれから外方に延びている、複数の集中ゲート抵抗器と、を含む。
【図面の簡単な説明】
【0085】
【図1】従来の炭化ケイ素パワーＭＯＳＦＥＴについてのドレイン電圧に応じたドレイン電流のグラフである。
【図2A】従来のパワーＭＯＳＦＥＴの回路図である。
【図2B】本発明の特定の実施例によるパワーＭＯＳＦＥＴの回路図である。
【図3A】本発明の特定の実施例によるパワーＭＯＳＦＥＴの概略平面図である。
【図5C】下地半導体層におけるｐ－ｎ接合を短絡させる金属コネクタを含む誘電体層を通って形成されているビアを示す概略斜視図である。
【図6】本発明のさらなる実施例によるパワーＭＯＳＦＥＴに含まれるゲート抵抗器回路の２つの概略平面図である。
【図7】本発明のなおさらなる実施例によるパワーＭＯＳＦＥＴの回路図である。
【図8】本発明の実施例による集中（ｌｕｍｐｅｄ）ゲート抵抗器構造を含むことができるゲート・トレンチＭＯＳＦＥＴの概略縦断面である。
【図9】単一の大きな集中ゲート抵抗器において生じた熱が半導体層構造を通してどのように放散されるかを示す概略図である。
【図10A】複数のより小さな集中ゲート抵抗器において生じた熱が半導体層構造を通してどのように放散されるかを示す概略図である。
【図10B】複数のより小さな集中ゲート抵抗器において生じた熱が半導体層構造の底面の実質的に異なる領域を通してどのように放散し得るかを示す概略図である。
【図11A】従来のパワー半導体デバイスの概略平面図である。
【図12A】本発明のさらなる実施例によるパワー半導体デバイスの概略平面図である。
【図13A】別の従来のパワー半導体デバイスの概略平面図である。
【図14A】本発明のなおさらなる実施例によるパワー半導体デバイスの概略平面図である。
【図15A】隣り合う集中ゲート抵抗器間の間隔を変更するために集中ゲート抵抗器のアスペクト比がどのように変えられ得るかを示す概略図である。
【図15B】隣り合う集中ゲート抵抗器間の間隔を変更するために集中ゲート抵抗器のアスペクト比がどのように変えられ得るかを示す概略図である。
【発明を実施するための形態】
【0086】
炭化ケイ素ベースのＭＯＳＦＥＴ、ＩＧＢＴ、ゲート制御サイリスタなどのような、高速の高パワー半導体スイッチング・デバイスは、デバイス・ターンオン時及びデバイス・ターンオフ時のいずれも、高いｄＶｄｓ／ｄｔ（すなわち、単位時間当たりのソース・ドレイン電圧Ｖｄｓの大きな変化）及び高いｄＩｄｓ／ｄｔ（すなわち、単位時間当たりのソース・ドレイン電流Ｉｄｓの大きな変化）を受ける。デバイス・ターンオン時、デバイスの相互コンダクタンス（ｇｍ）がデバイスのＶｄｓ対Ｉｄｓ応答を促す傾向があり、その一方、デバイス・ターンオフ時、デバイス内の静電容量の放電がＶｄｓ対Ｉｄｓ応答に著しく影響する。これは図１に示され、この図は、従来の高いスイッチング速度の高いパワー炭化ケイ素ＭＯＳＦＥＴのＶｄｓ対Ｉｄｓ応答のグラフである。図１において、曲線１－１～１－Ｎは、種々のゲート電圧（Ｖｇｓ）レベルでのデバイス・ターンオン時のデバイス応答を表し、その一方、曲線２－１～２－Ｎは、同じ一連のゲート電圧レベルでのデバイス・ターンオフ時のデバイス応答を表す。
【0087】
多くの用途が比較的バランスのとれたスイッチング動作を必要とする（すなわち、パワー・スイッチング・デバイスがおよそ同じ速度でターンオン及びターンオフすることを必要とする）。デバイス・ターンオン及びターンオフ応答（図１を参照）の非対称性の結果、スイッチング動作がアンバランスなものとなる。このアンバランスな挙動を補償するようにするために、顧客は、ターンオン及びターンオフ挙動の差を低減させるためにデバイス・ターンオン時及びターンオフ時に異なるやり方でスイッチング・デバイスを駆動する非対称ゲート制御方式を採用することがある。例えば、オフ・チップ抵抗器及びダイオードを使用してデバイス・ターンオン時及びデバイス・ターンオフ時に異なる量の抵抗をゲート・ボンド・パッドに結合する、パワー半導体デバイスの外部にある回路が提供され得る。
【0088】
上述したように、ＭＯＳＦＥＴ、ＩＧＢＴ、ゲート制御サイリスタのような、多くのパワー半導体デバイスは、ゲート抵抗を所望の値に増加させるように設計されている１つ又は複数の集中ゲート抵抗器を含む。「集中」ゲート抵抗器とは、ゲート構造にその抵抗を増加させるために加えられる個別抵抗を指す。ゲート構造の全抵抗は、１つ又は複数の集中ゲート抵抗器によって提供される集中ゲート抵抗と、外部ソースからゲート信号を受信するとともにゲート信号をデバイスの個々のユニット・セル・トランジスタに分布させる、ゲート・パッド、ゲート・バス及びゲート・フィンガの、分布ゲート抵抗との合成である。これらの集中ゲート抵抗器は例えば、デバイスの電磁干渉（「ＥＭＩ」）性能を向上し得る。さらに、パワー・スイッチング・デバイスのゲート・フィンガの長さが増すにつれ、長いフィードバック・ループが形成され、長いフィードバック・ループの結果、デバイス内に高レベルの不安定性が生じる可能性がある。ゲート抵抗器は、これらのフィードバック・ループをより削減的（ｌｏｓｓｙ）にさせ、これにより安定性を向上させる。したがって、分布ゲート抵抗と直列に追加の集中ゲート抵抗を含むことによって、デバイス歩留まりを増加させること及び／又は現場でのデバイスの故障率を低減させることが可能であり得る。
【0089】
上述したように、集中ゲート抵抗は、「オフダイ」実装される場合があり、これは集中ゲート抵抗器及びパワー半導体デバイスが実装基板（例えば、マザーボード）上に別個に搭載さられることを意味する。そのような実装例では、集中ゲート抵抗は、表面マウント抵抗器を使用して実装され得る。しかしながら、この手法は、実装基板における貴重なスペースを占め、コストを増加させ、（オフダイ集中ゲート抵抗器はオンダイ集中ゲート抵抗器ほど効果がないため）デバイス信頼性を下げる。したがって、集中ゲート抵抗器は多くの場合、パワー半導体ダイの一部として「オンダイ」実装される。
【0090】
慣例的に、オンダイ集中ゲート抵抗器は、（ゲート・パッドとおそらくはゲート・バスなどのゲート構造の他の部分とを形成するために使用される金属よりも高いシート抵抗を半導体材料が有するため）半導体層のような高抵抗材料を通るゲート信号のための電流経路をルーティングすることによって実装される。これらのゲート抵抗器は典型的に、ゲート・パッドとゲート・バス／ゲート・フィンガとの間においてパワー・スイッチング・デバイスに組み込まれる。例えば、ゲート・パッドをゲート・フィンガに接続する電気経路は、半導体層の一部を通って（典型的には、その抵抗を増加させるために幅狭部分を通って）ルーティングされ得、電気経路のこの部分は、全ゲート抵抗を増加させる集中ゲート抵抗器として働く。半導体層は例えば、ポリシリコン層を含み得る。
【0091】
図２Ａは、ゲート抵抗器を含む従来のパワーＭＯＳＦＥＴ１０の回路図である。図２Ａに示すように、従来のパワーＭＯＳＦＥＴ１０はとりわけ、ゲート端子１２（例えば、ゲート・ボンド・パッド）、ソース端子１４（例えば、ソース・ボンド・パッド）、及びドレイン端子１６（例えば、ドレイン・ボンド・パッド）を含む。ゲート端子１２は、ゲート構造２０の一部であり、ゲート構造２０は、ゲート・パッド２２と、それぞれのユニット・セル・トランジスタのゲートを形成する複数のゲート・フィンガ２６とをさらに含む。ゲート・パッド２２は、ゲート・バス２４（同様にゲート構造２０の一部である）によってゲート・フィンガ２６に電気的に接続される。ゲート抵抗器３２を含むゲート抵抗器回路３０が、ゲート・パッド２２とゲート・バス２４との間に電気的に直列に配置される。上述したように、ゲート抵抗器３２は典型的に、ＭＯＳＦＥＴ１０を通るゲート電流経路の少なくともいくつかの部分よりも高い抵抗を有し得る半導体材料のセクションを通して強制的にゲート電流を流すことによって実装される。慣例的に、ゲート抵抗器３２は、ゲート・パッド２２をゲート・バス２４に接続するのに使用される単一の比較的大きな集中ゲート抵抗器である。
【0092】
従来のパワーＭＯＳＦＥＴにおいて、抵抗器３２を実装するのに使用される半導体材料は例えば、第１の導電型ドーパントでドープされたポリシリコンを含み得る。最も一般的には、第１の導電型ドーパントはｐ型ドーパントであるが、ｎ型ドーパントが代替的に使用されてもよい。したがって、従来のパワーＭＯＳＦＥＴ１０におけるゲート抵抗器３２は、ゲート・パッド２２からゲート・フィンガ２６へ第１の方向に流れるゲート電流（すなわち、デバイス・ターンオン時及びオン状態動作時に流れるゲート電流）と、ゲート・フィンガ２６からゲート・パッド２２へ第２の方向に流れるゲート電流（すなわち、デバイス放電における静電容量としてデバイス・ターンオフ時に流れるゲート電流）を伝導する。したがって、集中ゲート抵抗器３２の全抵抗は、一定の値を有する（すなわち、集中ゲート抵抗値は、デバイス・ターンオン時及びデバイス・ターンオフ時において同じである）。
【0093】
本発明のいくつかの実施例によれば、非対称ゲート抵抗を有するパワー半導体デバイスが提供される。特に、本発明の実施例によるパワー半導体デバイスは、半導体デバイスに流れ込むゲート電流について第１のゲート抵抗と、半導体デバイスから流出するゲート電流について異なる第２のゲート抵抗とを有し得る。いくつかの実施例では、第１のゲート抵抗は、少なくとも５％、少なくとも１０％、少なくとも２０％、少なくとも３０％又は少なくとも５０％、第２のゲート抵抗と異なり得る。第１のゲート抵抗は、デバイス・ターンオン時にゲート構造内に直列に挿入される１つ又は複数の第１のゲート抵抗器を使用して実装され得、第２のゲート抵抗は、デバイス・ターンオフ時にゲート構造内に直列に挿入される１つ又は複数の第２のゲート抵抗器を使用して実装され得る。第１のゲート抵抗及び第２のゲート抵抗の値は、例えば、ターンオン及びターンオフ・スイッチング挙動のバランスなど、デバイスの性能パラメータを改善するように選択され得る。
【0094】
図２Ｂは、そのような非対称ゲート抵抗を含む、本発明の実施例によるパワーＭＯＳＦＥＴ５０の回路図である。図２Ｂに示すように、パワーＭＯＳＦＥＴ５０はとりわけ、ゲート端子５２（例えば、ゲート・ボンド・パッド）、ソース端子５４（例えば、ソース・ボンド・パッド）、及びドレイン端子５６（例えば、ドレイン・ボンド・パッド）を含む。ゲート端子５２は、ゲート構造６０の一部であり、ゲート構造６０は、ゲート・パッド６２と、ゲート・バス６４と、それぞれのユニット・セル・トランジスタのゲートを形成する複数のゲート・フィンガ６６とをさらに含む。ゲート・パッド６２は、ゲート・バス６４によってゲート・フィンガ６６に電気的に接続される。第１のゲート抵抗器回路７０が、ゲート・パッド６２とゲート・バス６４との間に電気的に直列に配置される。第１のゲート抵抗器回路７０は、第１のゲート抵抗器７２と第１のスイッチ７４とを含む。第２のゲート抵抗器回路８０が、ゲート・パッド６２とゲート・バス６４との間に電気的に直列に配置される。第２のゲート抵抗器回路８０は、第２のゲート抵抗器８２と第２のスイッチ８４とを含む。第１のゲート抵抗器回路７０及び第２のゲート抵抗器回路８０は、互いに電気的に並列に配置される。第１のゲート回路７０及び第２のゲート回路８０も同様にゲート構造６０の一部である。
【0095】
パワーＭＯＳＦＥＴ５０は、第１の方向（例えば、ゲート・パッド６２からゲート・バス６４への方向）に流れるゲート電流が第１のゲート抵抗器７２を通って流れるが第２のゲート抵抗器８２を通って流れないように、また、第１の方向とは反対の第２の方向（例えば、ゲート・バス６４からゲート・パッド６２への方向）に流れるゲート電流が第２のゲート抵抗器８２を通って流れるが第１のゲート抵抗器７２を通って流れないように構成される。結果として、電流は、デバイス・ターンオン時に第１のゲート抵抗器７２だけを通って流れ得、デバイス・ターンオフ時に第２のゲート抵抗器８２だけを通って流れる。したがって、第１のゲート抵抗器７２は、デバイス・ターンオン及びオン状態の動作時に性能を最適化するように選択される抵抗値を有するように設計され得るのに対し、第２のゲート抵抗器８２は、デバイス・ターンオフ時に性能を最適化するように選択される抵抗値を有するように設計され得る。
【0096】
いくつかの実施例では、第１のスイッチ７４及び第２のスイッチ８４は、それぞれの第１のゲート抵抗器７２及び第２のゲート抵抗器８２と電気的に直列であるダイオードとして実装され得、及び／又は、それぞれの第１のゲート抵抗器７２及び第２のゲート抵抗器８２内に実装される。いくつかの実施例では、第１のゲート抵抗器７２及び第２のゲート抵抗器８２は、半導体パターンとして実装され得、したがって、ダイオード７４、８４は、第１のゲート抵抗器７２及び第２のゲート抵抗器８２を形成する半導体パターン内におけるｐ－ｎ接合として実装され得る。一実例の実施例では、第１のゲート抵抗器７２及び第２のゲート抵抗器８２はそれぞれ、各半導体パターンが一対のｐ－ｎ接合を有するように第２のｐ型領域と第３のｐ型領域との間にある第１のｎ型領域を有する半導体パターンとして実装され得る。金属コネクタを使用して、各半導体パターンのｐ－ｎ接合のうちの１つを短絡させることができる。他方の（非短絡）ｐ－ｎ接合がダイオードを形成する。第１のゲート抵抗器７２を形成するのに使用される半導体パターンは、第１のｎ型領域と第２のｐ型領域（第２のｐ型領域はゲート・パッド６２に隣り合うｐ型領域である）との間に形成されたｐ－ｎ接合間に短絡を有し得る。したがって、第１のゲート抵抗器７２を形成するのに使用される半導体パターンにおける非短絡ｐ－ｎ接合は、順バイアスされるとゲート・パッド６２からゲート・バス６４へ電流を通すダイオード７４を形成する。第２のゲート抵抗器８２を形成するのに使用される半導体パターンは、第１のｎ型領域と第３のｐ型領域（第３のｐ型領域は、ゲート・パッド６２から離間しているｐ型領域である）との間に形成されたｐ－ｎ接合間に短絡を有し得る。したがって、第２のゲート抵抗器８２を形成するのに使用される半導体パターンにおける非短絡ｐ－ｎ接合は、順バイアスされるとゲート・バス６４からゲート・パッド６２へ電流を通すダイオード８４を形成する。
【0097】
いくつかの実施例では、複数の第１のゲート抵抗器回路７０及び複数の第２のゲート抵抗器回路８０が提供され得る。これは、スイッチング動作のバランスをさらに高め得る。
【0098】
いくつかの実施例によれば、ゲート・パッドと、複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に結合される第１のゲート抵抗器及び第１のスイッチと、を含む半導体デバイスが提供される。第１のスイッチは、ダイオードとすることができる。これらのデバイスは、ゲート・パッドとゲート・フィンガとの間に結合される第２のゲート抵抗器及び第２のダイオードをさらに含み得る。第１のダイオードは、順バイアスされると電流がゲート・パッドからゲート・フィンガへ流れることを可能にするように構成され、第２のダイオードは、順バイアスされると電流がゲート・フィンガからゲート・パッドへ流れることを可能にするように構成される。半導体デバイスは、ゲート・パッドからゲート・フィンガへ流れるゲート電流について第１の全ゲート抵抗値を有し得るとともに、ゲート・フィンガからゲート・パッドへ流れるゲート電流について第２の全ゲート抵抗値を有し得、第２の全ゲート抵抗値は、第１の全ゲート抵抗値とは異なる。
【0099】
本発明のさらなる実施例によれば、ゲート・パッドと、複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に電気的に挿入されるゲート抵抗器と、を含む半導体デバイスが提供される。ゲート抵抗器は、ｎ型半導体材料（例えば、ｎ型ポリシリコン）を含む第１のセクションと、ｐ型半導体材料（例えば、ｐ型ポリシリコン）を含む第２のセクションと、任意選択でｐ型半導体材料の第３のセクションとを含む。第１のセクションを第２のセクションに短絡させる金属コネクタが提供され得る。
【0100】
本発明のさらなる実施例によれば、ゲート・パッドと、複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に電気的に挿入される第１のゲート抵抗器及び第１の回路素子（例えば、ダイオード）と、を含む半導体デバイスが提供される。第１の回路素子は、ゲート・パッドとゲート・フィンガとの間に第１の方向だけに電流を伝導するように構成される。半導体デバイスは、ゲート・パッドとゲート・フィンガとの間に電気的に挿入される第２のゲート抵抗器及び第２の回路素子をさらに含み得、第２の回路素子は、ゲート・パッドとゲート・フィンガとの間での、第１の方向とは反対の第２の方向だけに電流を伝導するように構成される。
【0101】
本発明のなおさらなる実施例によれば、ゲート・パッドと、ゲート・バスと、ゲート・パッドとゲート・バスとの間に電気的に挿入されるゲート抵抗器構造と、を含む半導体デバイスが提供される。ゲート抵抗器構造は、ゲート・パッドからゲート・バスへ流れる電流に対する第１の抵抗と、ゲート・バスからゲート・パッドへ流れる電流に対する第２の抵抗とを有する。第１の抵抗は、第２の抵抗とは異なる。ゲート抵抗器構造は、いくつかの実施例では、複数の第１のゲート抵抗器と、複数の第１のスイッチと、複数の第２のゲート抵抗器と、複数の第２のスイッチと、を含み得る。
【0102】
上述したように、慣例的に、単一の大きな集中ゲート抵抗器は、パワー半導体デバイスのゲート・パッドをパワー半導体デバイスのゲート・バスに接続するのに使用される。本発明の実施例によれば、この単一の大きな集中ゲート抵抗器は、互いから離間している複数のより小さな集中ゲート抵抗器に分解され得る。上述したように、このことは、ゲート抵抗器の少なくともいくつかが電流の流れを１つの方向だけに可能にするように設計されることを可能にし、これにより、ゲート抵抗の総量がデバイス・ターンオン及びデバイス・ターンオフの両方について最適値に設定されることが可能となる。（集中ゲート抵抗器のいくつか又はすべてが１つの方向だけに電流を伝導するように設計されているかどうかに関わらず）この手法の別の利点は、パワー半導体デバイスの放熱特性を向上させるためにこの手法を使用することができることである。放熱を向上させる結果、デバイスの堅牢性が増すことになり得、これは、デバイスがより高い電流／電圧で動作することができ、及び／又は、デバイス故障なく、より長い時間期間動作し得ることを意味する。
【0103】
電流がゲート抵抗器を通って流れる際、エネルギーは抵抗器において散逸され、熱に変換される。したがって、ゲート型パワー半導体デバイスがオン又はオフにされるときはいつでも、熱がゲート抵抗器において生じ、生じる熱の量はとりわけ、デバイスのスイッチング速度に応じて決まる。単一の大きな集中ゲート抵抗器が使用される場合、生じる熱は、小さな領域に集中され、したがって、半導体層構造のうちゲート抵抗器の下の部分の温度を著しく上昇させる可能性がある。従来のパワー半導体デバイスにおいて使用される単一の大きな集中ゲート抵抗器の代わりに複数のより小さな離間した集中ゲート抵抗器用いることは、生じた熱を半導体層構造の大部分を通して拡散することにより、半導体層構造の任意の所与の部分において生じる温度増加の量を減らし得る。試験結果は、この手法がパワー半導体デバイスの堅牢性を４倍以上高めることができることを示唆している。より小さな集中ゲート抵抗器は、任意の対の隣り合う集中ゲート抵抗器によって放散される熱が、熱放散を高める及び／又は最適化するために、半導体層構造の種々の部分を実質的に通るような量、別々に拡散され得る。
【0104】
したがって、本発明のさらなる実施例によれば、ワイド・バンドギャップ半導体層構造と、ワイド・バンドギャップ半導体層構造上にゲート・パッドと、ワイド・バンドギャップ半導体層構造上に複数のゲート・フィンガと、ゲート・パッドとゲート・フィンガとの間に電気的に結合される複数の集中ゲート抵抗器と、を含む半導体デバイスが提供される。
【0105】
他の実施例では、ワイド・バンドギャップ半導体層構造と、ワイド・バンドギャップ半導体層構造上にゲート・パッドと、ワイド・バンドギャップ半導体層構造上にゲート・バスと、ゲート・パッドとゲート・バスのうち半導体デバイスの第１の外縁に隣り合って延びている部分との間に延びている集中ゲート抵抗器と、を含む半導体デバイスが提供される。
【0106】
さらに他の実施例では、ワイド・バンドギャップ半導体層構造と、ワイド・バンドギャップ半導体層構造上にゲート・パッドと、それぞれがゲート・パッドに電気的に結合される複数の集中ゲート抵抗器と、を含み、少なくともそれぞれの対の集中ゲート抵抗器が、半導体デバイスを平面図で見た場合にゲート・パッドの少なくとも３つの側面のうちのそれぞれから外方に延びている、半導体デバイスが提供される。
【0107】
【0108】
図３Ａは、本発明の実施例によるパワーＭＯＳＦＥＴ１００の概略平面図である。図３Ｂは、パッシベーション層と、上側ソース・メタライゼーション構造と、ゲート・ボンド・パッドと、金属間誘電体パターンとが省略されたパワーＭＯＳＦＥＴ１００の概略平面図である。図３Ｃは、パワーＭＯＳＦＥＴ１００の活性領域内に１つの全ユニット・セルと２つのさらなるユニット・セルの部分とを示す、図３Ａの３Ｃ－３Ｃの線に沿ってとられた概略断面図である。図３Ａ～図３Ｃ及び本明細書における他の図における様々ないくつかの層、パターン及び要素の厚さは、原寸に比例して描かれておらず、図は、本質的に概略的であることが理解されるであろう。
【0109】
パワーＭＯＳＦＥＴ１００は、ワイド・バンドギャップ半導体層構造１２０（図３Ｃ）と、半導体層構造１２０の両側に形成される複数の半導体、誘電体及び／又は金属層と、を含む。先に図３Ａを参照すると、ゲート・ボンド・パッド１１０及び１つ又は複数のソース・ボンド・パッド１１２－１、１１２－２が半導体層構造１２０（図３Ｃ）の上側面に形成されており、ドレイン・パッド１１４（図３Ｃ）がＭＯＳＦＥＴ１００の下側面に設けられている。ゲート・パッド１１０及びソース・パッド１１２のそれぞれは、熱圧縮又ははんだ付けなどの従来の技法によりボンド・ワイヤを容易に取着することができる、アルミニウムなどの金属から形成され得る。ドレイン・パッド１１４は、はんだ付け、ろう付け、直接圧縮などによりリード・フレーム、ヒート・シンク、パワー基板などのような下地サブマウントに接続され得る金属から形成され得る。
【0110】
ＭＯＳＦＥＴ１００は、ソース・ボンド・パッド１１２－１、１１２－２に電気的に接続される外部デバイス又は電圧源に、ＭＯＳＦＥＴ１００の半導体層構造１２０におけるソース領域１２８を電気的に接続するソース・メタライゼーション構造１６０を含む。ソース・メタライゼーション構造１６０は、上側メタライゼーション構造１６０の有意な部分がポリイミド層などの保護層１１６によって覆われているため、図３Ａにおいて破線ボックスによって示されている。ソース・ボンド・パッド１１２－１、１１２－２は、いくつかの実施例では、ソース・メタライゼーション構造１６０のうち、保護層１１６における開口から露出される部分であり得る。ゲート・ボンド・パッド１１０及びソース・ボンド・パッド１１２－１、１１２－２を外部回路などに接続するのに使用され得るボンド・ワイヤ１１８が、図３Ａに示されている。ドレイン・パッド１１４が、ＭＯＳＦＥＴ１００が取り付けられる下地サブマウント（図示せず）を介して外部回路に接続され得る。
【0111】
図３Ｂ～図３Ｃを参照すると、半導体層構造１２０上にゲート構造１３０が形成されている。ゲート構造１３０は、複数のゲート絶縁フィンガ１３２（図３Ｃ）と、複数のゲート・フィンガ１３４（図３Ｂ～図３Ｃ）と、ゲート・パッド１３６（図３Ｂ）と、ゲート・フィンガ１３４をゲート・パッド１３６に電気的に接続するゲート・バス構造１３８（図３Ｂ）と、を含む。ゲート・バス１３８は、いくつかの実施例では多段構造として実装され得る。ゲート・フィンガ１３４とゲート・バス１３８との間の電気的接続は従来通りであり、したがって、本明細書において説明しない。ゲート絶縁フィンガ１３２は例えば、酸化ケイ素を含み得、ゲート・フィンガ１３４を下地半導体層構造１２０から絶縁し得る。ゲート・フィンガ１３４は例えば、いくつかの実施例ではポリシリコン・パターンを有し得るが、他の導電性パターンを代替的に使用することができる。ゲート・フィンガ１３４は（図３Ｂに示すように）デバイスにわたって横方向に延びていてもよく、又は、代替的に、上側ソース・メタライゼーション構造１６０（以下で論じる）を半導体層構造１２０におけるソース領域１２８に接続する開口を有している、半導体層構造１２０の上面にわたって延在する平面層を含んでもよい。他の構造が用いられてもよい（例えば、ユニット・セルが六角形構成を有してもよく、ゲート・フィンガ１３４が横方向ではなく縦方向に、縦方向及び横方向の両方などに延びていてもよい）。いくつかの実施例では、ゲート・フィンガ１３４は、半導体層構造１２０の上面におけるトレンチ内にゲート・フィンガ１３４を形成することが、例えばＭＯＳＦＥＴ１００のキャリア移動度を向上させることができるため、かかるトレンチ内に形成されてもよい（図８を参照）。ゲート・パッド１３６がゲート・ボンド・パッド１１０の下に直接且つ電気的に接続されてもよい。いくつかの実施例では、ゲート・パッド１３６及びゲート・ボンド・パッド１１０は、単一のモノリシック構造を含み得る。ゲート・パッド１３６及びゲート・バス１３８は、実例の実施例では金属構造を含み得る。
【0112】
図３Ｃを参照すると、半導体層構造は、例えば、ｎ型不純物によって（例えば、１×１０１８原子／ｃｍ３～１×１０２１原子／ｃｍ３の）高濃度にドープされた４Ｈの単結晶炭化ケイ素半導体基板などのｎ型炭化ケイ素半導体基板１２２を含む。基板１２２は、いくつかの実施例では、任意の適切な厚さ（例えば、１００～５００ミクロン厚）を有することができ、部分的又は完全に除去され得る。基板１２２の厚さ及び他の層の厚さは図において原寸に比例して描かれていないことが理解されるであろう。
【0113】
半導体基板１２２の下側面にドレイン・パッド１１４が形成され得る。ドレイン・パッド１１４は、半導体基板１２２へのオーミック・コンタクトとして、また、ＭＯＳＦＥＴ１００のドレイン端子と外部デバイスとの間の電気的接続を提供するパッドとして働くことができる。ドレイン・パッド１１４は例えば、ニッケル、チタン、タングステン及び／又はアルミニウムなどの金属、及び／又は、これらの及び／又は同様の金属の合金及び／又は薄い積層スタックを含み得る。
【0114】
半導体層構造は、基板１２２の上側面に設けられた低濃度にドープされたｎ型（ｎ－）炭化ケイ素ドリフト領域１２４をさらに含む。ｎ型炭化ケイ素ドリフト領域１２４は例えば、炭化ケイ素基板１２２上のエピタキシャル成長によって形成され得る。ｎ型炭化ケイ素ドリフト領域１２４は例えば、１×１０１４～５×１０１６ドーパント／ｃｍ３のドーピング濃度を有することができる。ｎ型炭化ケイ素ドリフト領域１２４は、基板１２２の上に例えば３～１００ミクロンの垂直方向高さを有する厚い領域であり得る。ドリフト領域１２４の厚さは図３Ｃにおいて原寸に比例して描かれていないことが理解されるであろう。図３Ｃに示されていないが、いくつかの実施例では、ｎ型炭化ケイ素ドリフト領域１２４の上側部分は、ｎ型炭化ケイ素ドリフト領域１２４の上側部分に電流拡散層を提供するためにその下側部分よりも高濃度（例えば、１×１０１６～１×１０１７ドーパント／ｃｍ３のドーピング濃度）にドープされ得る。
【0115】
ｎ型ドリフト領域１２４の上側部分に、ｐ型ウェル領域１２６が例えばイオン注入によって形成される。次いで、ウェル領域１２６の上側部分に、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域１２８が例えばイオン注入によって、形成され得る。ウェル領域１２６の側方にチャネル領域１２７が画定される。基板１２２、ドリフト領域１２４、ウェル領域１２６及びソース領域１２８はともに、ＭＯＳＦＥＴ１００の半導体層構造１２０を構成することができる。半導体層構造１２０は、ワイド・バンドギャップ半導体層構造１２０（すなわち、ワイド・バンドギャップ半導体材料から形成された半導体層構造１２０）とすることができる。
【0116】
ｎ型ソース領域１２８が形成された後、複数のゲート絶縁フィンガ１３２（それら全体でゲート絶縁パターンを構成する）が半導体層構造１２０の上面に形成され得る。各ゲート絶縁フィンガ１３２は例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素などのような誘電体物質の細長いストリップを含み得る。ドープされたポリシリコン・ゲート・フィンガ１３４のようなゲート・フィンガ１３４が各ゲート絶縁フィンガ１３２上に形成される。ゲート・フィンガ１３４及びゲート絶縁フィンガ１３２は、ゲート・ボンド・パッド１１０、ゲート・パッド１３６、ゲート・バス１３８及びゲート抵抗器（以下で論じる）とともに全体でゲート構造１３０を構成することができる。上述したように、ソース領域１２８と、ドリフト領域１２４のうち、各ゲート・フィンガ１３４のすぐ下にある部分と、の間にある、ウェル領域１２６の垂直方向に延びる部分が、チャネル領域１２７を構成する。チャネル領域１２７は、十分なバイアス電圧がゲート・フィンガ１３４に印加されるとｎ型ソース領域１２８をドリフト領域１２４に電気的に接続する。バイアス電圧がゲート・フィンガ１３４に印加されると、電流がｎ型ソース領域１２８からチャネル領域１２７を通ってドリフト領域１２４へ、次いでドレイン・パッド１１４へ流れることができる。
【0117】
図３Ｃに示すように、ゲート・フィンガ１３４をソース・メタライゼーション構造１６０から電気的に絶縁するために、金属間誘電体パターン１５０が、ゲート絶縁フィンガ１３２及びゲート・フィンガ１３４の上面及び側面を覆うように形成される。図３Ｃに示されていないが、金属間誘電体パターン１５０はまた、ゲート・パッド１３６及び／又はゲート・バス１３８をソース・メタライゼーション構造１６０から電気的に絶縁することができる。金属間誘電体パターン１５０は、それぞれのゲート・フィンガ１３４を覆う複数の個別の誘電体フィンガと、デバイスのゲート・パッド領域にさらなる誘電体構造とを含み得る。金属間誘電体パターン１５０は例えば、酸化ケイ素パターン、窒化ケイ素パターン、酸化アルミニウム、酸化マグネシウム、又は、ケイ酸塩若しくは酸窒化物混合誘電体を形成するこれら若しくは他の酸化物及び窒化物と二酸化ケイ素との混合物のうちの１つ又は複数を含み得る。
【0118】
ソース・メタライゼーション構造１６０は、金属間誘電体パターン１５０上に形成され得る。ソース・メタライゼーション構造１６０は、例えば拡散バリア層（例えば、１つ又は複数のチタン及び／又はタングステン含有層）及びバルク金属層（例えば、アルミニウム層）などの１つ又は複数の層を含み得る。
【0119】
図４Ａ～図４Ｆは、パワーＭＯＳＦＥＴ１００のゲート抵抗器構造の設計を示す図３Ａ～図３ＣのパワーＭＯＳＦＥＴ１００のゲート・パッド領域の横及び縦断面図である。図４Ａの横断面は、パッシベーション層１１６及びゲート・ボンド・パッド１１０が取り除かれている、図３Ａに示すゲート・パッド領域「Ａ」に対応する。図４Ｂは、図４Ａの４Ｂ－４Ｂの線に沿ってとられた概略縦断面である。図４Ａにおいて省略されているゲート・ボンド・パッド１１０及びパッシベーション層１１６は、完全性のために図４Ｂに示されている。図４Ａと図４Ｂとの間に示す点線は、２つの図における構造間の対応を示す。図４Ｂにおける４Ａ－４Ａの線は、図４Ａの横断面がとられる、ＭＯＳＦＥＴ１００の垂直「段」を示す。
【0120】
図４Ａ～図４Ｂに示すように、ゲート・パッド１３６は、ゲート・ボンド・パッド１１０の下に形成されている。金属間誘電体層１５０は、ゲート・パッド１３６をソース・メタライゼーション１６０から電気的に絶縁する。ゲート・パッド１３６の下側において半導体層構造１２０上にフィールド酸化層１４０（例えば、厚い酸化ケイ素層）が形成されている。フィールド酸化層１４０の上面にポリシリコン層１７０が形成されている。ポリシリコン層１７０は、ゲート・パッド１３６の下にある連続層とすることができる。ポリシリコン層１７０はまた、（図４Ｂの側縁に示すように）デバイスの活性領域へ延在してもよく、それぞれのゲート絶縁フィンガ１３２の上部にゲート・フィンガ１３４を形成するようにパターニングされてもよい。ゲート・パッド１３６が、ポリシリコン層１７０の上面に形成され、ゲート・ボンド・パッド１１０が、ゲート・パッド１３６の上面に形成されている。ゲート・パッド１３６及びゲート・ボンド・パッド１１０は、モノリシック構造又は２つ以上の別個の層を含み得る。ゲート・バス１３８は、金属間誘電体層１５０及びポリシリコン層１７０の上部に形成されている。ゲート・バス１３８は、ゲート・パッド１３６ほど半導体層構造１２０の上に遠くに延びていないため、金属間誘電体層１５０がゲート・バス１３８の上面を覆う。金属間誘電体層１５０は、ゲート・パッド１３６及びゲート・バス１３８をソース・メタライゼーション構造１６０から電気的に絶縁する。
【0121】
ポリシリコン層１７０は、ドープされたポリシリコン層とすることができ、任意の適切な様式で形成され得る。例えば、いくつかの実施例では、ドープされたポリシリコン層１７０は、（例えば、成長時に導入されるドーパント種による低圧化学気相堆積炉における）堆積によって形成され得る。他の実施例では、ドープされたポリシリコン層１７０は、ドープされていないポリシリコン層１７０として堆積されてもよく、その後、イオン注入によりドープされてもよい。さらに他の実施例では、ポリシリコン層１７０は、ドープされていないポリシリコン層１７０として堆積されてもよく、次いで、拡散によりドープされてもよい。
【0122】
図４Ｃは、ゲート・バス１３８のデバイス構造における段において断面がとられた、パワーＭＯＳＦＥＴ１００の領域「Ａ」の概略横断面図である。図４Ｃに示すように、金属間誘電体パターン１５０の内側部分１５２が、ゲート・パッド１３６をゲート・バス１３８から隔てている。ゲート・バス１３８は、ゲート・パッド１３６を囲むことができ、図３Ｂに示すように、ゲート・ボンド・パッド１１０に印加されるゲート信号をゲート・フィンガ１３４に搬送するようにＭＯＳＦＥＴ１００全体を通って延びることができる。金属間誘電体パターン１５０の外側部分１５４が、ゲート・バス１３８をソース・メタライゼーション１６０から隔てている。金属間誘電体層１５０の内側部分１５２及び外側部分１５４は、いくつかの実施例ではモノリシック構造であってもよい（図４Ｄを参照）。
【0123】
図４Ｄは、図４Ｃの４Ｄ－４Ｄの線に沿ってとられた概略縦断面である。図４Ｄの断面は、図４Ｂの断面と同様であるが、図４Ｄの縦断面は、図４Ｄにおける異なる位置で（すなわち、ゲート・パッド１３６を通るのではなく金属間誘電体パターン１５０の長断面を通って）とられている。図４Ａ～図４Ｄはともに、ゲート電流がゲート・パッド１３６からゲート・バス１３８へ直接流れることができないように金属間誘電体パターン１５０がどのようにゲート・パッド１３６をゲート・バス１３８から電気的に絶縁するかを示す。図４Ｄにおける４Ｃ－４Ｃの線は、図４Ｃの横断面がとられる、ＭＯＳＦＥＴ１００の段を示す。
【0124】
図４Ｅは、ポリシリコン半導体層１７０のうちゲート・パッド１３６の下にある部分のデバイス構造における段において断面がとられた、パワーＭＯＳＦＥＴ１００の領域「Ａ」の概略横断面図である。図４Ｆは、図４Ｅの４Ｆ－４Ｆの線に沿ってとられた概略縦断面である。図４Ｆにおける４Ｅ－４Ｅの線は、図４Ｅの横断面がとられる、ＭＯＳＦＥＴ１００の段を示す。
【0125】
図４Ｅ～図４Ｆに示すように、金属間誘電体パターン１５０は、ゲート・パッド１３６及びゲート・バス１３８の下にあるポリシリコン層１７０に延出して誘電体アイランドを形成する下方突起１５６を含む。これらの誘電体アイランド１５６は、ポリシリコン層１７０を内側領域１７２と外側領域１７４とに分離する。隣り合う誘電体アイランド１５６間の開口１５８にポリシリコン・パターン１７６が存在し、したがって、ポリシリコン・パターン１７６を介してポリシリコン層１７０の内側部分１７２と外側部分１７４との間に電流が流れることができる。したがって、各開口１５８におけるポリシリコン・パターン１７６は、ゲート・ボンド・パッド１１０に印加されるゲート電流がゲート・パッド１３６を通って、次いで、開口１５８にあるポリシリコン・パターン１７６を通ってポリシリコン層１７０の外側部分１７４に流れることを可能にするそれぞれの電流経路であって、ゲート電流が次いで、ゲート・バス１３８に流れ込むことができる、それぞれの電流経路を提供する。開口１５８（すなわち、内側部分１７２と外側部分１７４との間にあるポリシリコン領域）にあるポリシリコン・パターン１７６は、ゲート構造１３０の抵抗を増大させるのに使用され得る集中ゲート抵抗器１７６として働く。
【0126】
【0127】
図４Ｇを参照すると、バイアス電圧がゲート・ボンド・パッド１１０に印加される場合、ゲート電流がゲート・パッド１３６に下方へ流れ、ポシリシコン層１７０の内側部分１７２に流れ込む。ゲート電流は、ゲート抵抗器１７６を通って流れ、次いで、少なくとも抵抗経路に従ってゲート・バス１３８に流れ込む。ゲート電流は主として、ポリシリコン層１７０のうち内側部分１７２を外側部分１７４につなぐ部分の上面に又はその近くに流れ、電流がゲート・バス１３８に流れ込むことができるとすぐにポリシリコン層１７０を出る。ポリシリコン層１７０は、ゲート・ボンド・パッド１１０、ゲート・パッド１３６及びゲート・バス１３８を形成するのに使用される金属よりも実質的に高い抵抗を有し、そのため、ゲート電流経路のうちポリシリコン層１７０を通って流れる部分は、ゲート・パッド１３６とゲート・バス１３８との間でゲート電流経路に挿入される集中ゲート抵抗器１７６として働き得る。
【0128】
図４Ｈを参照すると、いくつかの位置において、金属間誘電体層１５０がポリシリコン・パターン１７０全体を通って下地フィールド酸化層１４０に延びていることを見てとることができる。結果として、電流は、図４Ｈの断面において示す、デバイスの部分において、ポリシリコン層１７０の内側部分１７２から外側部分１７４に流れることができない。換言すると、ゲート電流は、図４Ｅに示す誘電体アイランド１５６間の開口１５８を通ってしかポリシリコン層１７０の内側部分１７２からその外側部分１７４に流れることができない。したがって、複数の集中ゲート抵抗器１７６がポリシリコン層１７０に形成される。各集中ゲート抵抗器１７６の抵抗は、開口１５８の寸法（すなわち、その長さ及び幅）とポリシリコン材料（又はゲート抵抗器層の他の材料）のシート抵抗とに応じて決まる。開口の数及び／又は開口１５８の寸法は、集中ゲート抵抗器１７６の全集中抵抗が所望の抵抗値を有することができるように様々であり得る。
【0129】
再び図２Ａを参照すると、従来のパワーＭＯＳＦＥＴ１０が、集中ゲート抵抗器３２を含む。集中ゲート抵抗器３２は通常、ゲート・パッド２２とゲート・バス２４との間でゲート電流経路に沿って電気的に直列に配置されるポリシリコン・パターンとして実装される。ポリシリコン・パターンは、第１の導電型ドーパント（例えば、ｐ型ドーパント）でドープされる。集中ゲート抵抗器３２は、両方向（すなわち、ゲート・パッド２２からゲート・バス２４及びゲート・バス２４からゲート・パッド２２）に流れるゲート電流を伝導する。したがって、図２Ａの従来のパワーＭＯＳＦＥＴ１０における集中ゲート抵抗器３２によって提供される集中ゲート抵抗は、一定の値を有する（すなわち、集中ゲート抵抗値は、デバイス・ターンオン時及びデバイス・ターンオフ時に同じである）。
【0130】
図２Ｂを参照しながら上述したように、本発明の実施例によるパワーＭＯＳＦＥＴは、ゲート・パッドとゲート・バスとの間に電気的に直列にそれぞれ配置される、１つ又は複数の第１のゲート抵抗器回路及び１つ又は複数の第２のゲート抵抗器回路の両方を含み得る。図５Ａは、図３Ａ～図４ＨのパワーＭＯＳＦＥＴ１００のゲート・パッド１３６とゲート・バス１３８との間の電気的接続を示す回路図である。
【0131】
図５Ａに示すように、ゲート・パッド１３６は、複数の第１のゲート抵抗器回路１８０及び複数の第２のゲート抵抗器回路１９０を介してゲート・バス１３８に結合される。各第１のゲート抵抗器回路１８０及び各第２のゲート抵抗器回路１９０は、ゲート・パッド１３６とゲート・バス１３８との間に電気的に直列に配置される。第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０は、互いと電気的に並列に配置される。各第１のゲート抵抗器回路１８０は、第１のゲート抵抗器１８２及び第１のダイオード１８４を含む。各第２のゲート抵抗器回路１９０は、第２のゲート抵抗器１９２及び第２のダイオード１９４を含む。描かれた実施例では、図５Ａに示すように、第１のダイオード１８４は、第１のゲート抵抗器１８２内に実装され、第２のダイオード１９４は、第２のゲート抵抗器１９２内に実装される。他の実施例では、第１のダイオード１８４及び／又は第２のダイオード１９４は、第１のゲート抵抗器１８２／第２のゲート抵抗器１９２とは別個に実装されてもよく、それぞれの第１のゲート抵抗器１８２及び／又は第２のゲート抵抗器１９２と電気的に直列に配置されてもよいことが理解されるであろう。第１のダイオード１８４及び第２のダイオード１９４はそれぞれの第１のゲート抵抗器１８２及び第２のゲート抵抗器１８４のどちらかの側又は両方の側にあってもよいことが理解されるであろう。
【0132】
図５Ｂは、図５Ａの第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０の１つの実施態様を示す概略図である。図５Ｂに示すように、各第１のゲート抵抗器回路１８０は、ｐ型半導体材料の第２のセクション１８６とｐ型半導体材料の第３のセクション１８７との間に配置されるｎ型半導体材料の第１のセクション１８５を含み得る。ｎ型半導体材料の第１のセクション１８５は、ｐ型半導体材料の第２のセクション１８６及びｐ型半導体材料の第３のセクション１８７の両方に直接接触することができる。半導体材料の第１～第３のセクション１８５～１８７は、第１のゲート抵抗器１８２を形成することができる。ｎ型半導体材料の第１のセクション１８５とｐ型半導体材料の第２のセクション１８６との間のｐ－ｎ接合が、第１のダイオード１８４を形成することができる。第１のダイオード１８４は、順バイアスされると左から右（すなわち、ゲート・パッド１３６からゲート・バス１３８）に電流を伝導する。第１のダイオード１８４は、右から左（すなわち、ゲート・バス１３８からゲート・パッド１３６）への電流の流れを阻止する。
【0133】
ｎ型半導体材料の第１のセクション１８５をｐ型半導体材料の第３のセクション１８７に短絡させる第１の金属コネクタ１８８が設けられている。ｎ型半導体材料の第１のセクション１８５とｐ型半導体材料の第３のセクション１８７との間で移動する電流は、第１の金属コネクタ１８８を通って流れ、したがって、ｎ型半導体材料の第１のセクション１８５とｐ型半導体材料の第３のセクション１８７との交点において形成されるｐ－ｎ接合が有効にバイパスされる。第１の金属コネクタ１８８は例えば、誘電体層（例えば、上述した金属間誘電体層１５０）を第１のゲート抵抗器回路１８０の上に形成し、次いで、金属間誘電体層１５０を通るビア１５９を形成し、ビア１５９の底部に第１の金属コネクタ１８８を形成する金属を堆積させることによって、形成され得る。これは、図５Ｃに概略的に示されている。金属コネクタ１８８は、第１のゲート抵抗器１８２の第１の内部部分をゲート抵抗器１８２の第２の内部部分に電気的に接続する。
【0134】
再び図５Ｂを参照すると、各第２のゲート抵抗器回路１９０は、ｐ型半導体材料の第２のセクション１９６とｐ型半導体材料の第３のセクション１９７との間に配置されるｎ型半導体材料の第１のセクション１９５を含み得る。ｎ型半導体材料の第１のセクション１９５とｐ型半導体材料の第３のセクション１９７との間のｐ－ｎ接合は、第２のダイオード１９４を形成することができる。第２のダイオード１９４は、順バイアスされると右から左（すなわち、ゲート・バス１３８からゲート・パッド１３６）に電流を伝導する。第２のダイオード１９４は、左から右（すなわち、ゲート・パッド１３６からゲート・バス１３８）への電流の流れを阻止する。ｎ型半導体材料の第１のセクション１９５をｐ型半導体材料の第２のセクション１９６に短絡させる第２の金属コネクタ１９８が設けられている。ｎ型半導体材料の第１のセクション１９５とｐ型半導体材料の第２のセクション１９６との間で移動する電流は、第２の金属コネクタ１９８を通って流れ、したがって、ｎ型半導体材料の第１のセクション１９５とｐ型半導体材料の第２のセクション１９６との交点において形成されるｐ－ｎ接合が有効にバイパスされる。第２の金属コネクタ１９８は、第１の金属コネクタ１８８と同じ様式で形成され得る。
【0135】
実例の実施例では、セクション１８５～１８７及び１９５～１９７を形成するのに使用される半導体材料は、ポリシリコンとすることができる。各セクション１８５～１８７及び１９５～１９７の導電型は他の実施例では逆であってもよいことも理解されるであろう。
【0136】
上記の考察が明らかにするように、デバイス・ターンオン時及びデバイスの動作時、ゲート電流は、第１のゲート抵抗器回路１８０だけを通って流れ、第２のゲート抵抗器回路１９０を通って流れることはない。デバイス・ターンオフ時、ゲート電流は、第２のゲート抵抗器回路１９０だけを通って流れ、第１のゲート抵抗器回路１８０を通って流れることはない。図４Ｅを再び参照すると、複数のゲート抵抗器回路１７６は、ＭＯＳＦＥＴ１００においてゲート・パッド１３６の下に形成されている。ゲート抵抗器回路１７６のいくつかは、第１のゲート抵抗器回路１８０を含み得るのに対し、ゲート抵抗器回路１７６の他のものは、第２のゲート抵抗器回路１９０を含み得る。いくつかの実施例では、ターンオン動作時対ターンオフ動作時に種々の集中ゲート抵抗値を有するようにＭＯＳＦＥＴ１００を構成するために、第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０のそれぞれは、同じ形状／サイズを有することができ、第１のゲート抵抗器回路１８０の数は、第２のゲート抵抗器回路１９０の数とは異なるものとすることができる。他の実施例では、ＭＯＳＦＥＴ１００は、同じ数の第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０を有し得るが、第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０の少なくともいくつかは、ターンオン動作時対ターンオフ動作時の抵抗値が異なるように異なるサイズ／形状を有してもよい。なおさらなる実施例では、第１のゲート抵抗器回路の数は、第２のゲート抵抗器回路の数と異なっていてもよく、第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０のサイズ／形状は様々であってもよい。さらなる又は他のパラメータは、ターンオン動作時対ターンオフ動作時に、半導体材料、ドーピング・レベルなどのような種々の集中ゲート抵抗値を有するようにＭＯＳＦＥＴ１００を構成するために変化させられ得ることも理解されるであろう。ゲート電流がデバイス・ターンオン時及びデバイス・ターンオフ時の両方においてこれらのゲート抵抗器を通って流れるように関連のスイッチを有しないいくつかの集中ゲート抵抗器が設けられてもよい。いくつかの実施例では、デバイス・ターンオン時のゲート抵抗は、デバイス・ターンオフ時のゲート抵抗とは少なくとも５％、少なくとも１０％、少なくとも２０％、少なくとも３０％又は少なくとも５０％異なり得る。
【0137】
いくつかの実施例では、第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０は「互いに組み合わせる（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）」ことができ、これは、（デバイスのエッジに直接隣り合う任意の第１のゲート抵抗器回路１８０を除く）各第１のゲート抵抗器回路１８０が２つの第２のゲート抵抗器回路１９０に直接隣り合うことができる（すなわち、第２のゲート抵抗器回路１９０が各第１のゲート抵抗器回路１８０の両側にある）こと、及び、同様に、（デバイスのエッジに直接隣り合う任意の第２のゲート抵抗器回路１９０を除く）各第２のゲート抵抗器回路１９０が２つの第１のゲート抵抗器回路１８０に直接隣り合うことができる（すなわち、第１のゲート抵抗器回路１８０が各第２のゲート抵抗器回路１９０の両側にある）ことを意味する。これは、デバイスのバランスをさらに向上させるのを助け得る。他の組み合わせ設計が用いられ得る（例えば、複数対の第１のゲート抵抗器回路１８０が２対の第２のゲート抵抗器回路１９０間に挿入され、その逆の場合もある）ことが理解されるであろう。いくつかの実施例では、各第１のゲート抵抗器回路１８０が、少なくとも１つの第２のゲート抵抗器回路１９０に直接隣り合っていてもよい。
【0138】
図６は、図５Ａの第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０の別の可能な実施態様を示す概略図である。図６に示すように、各第１のゲート抵抗器回路１８０は、ｎ型半導体材料の第１のセクション１８５及びｐ型半導体材料の第２のセクション１８６しか含まないものとすることができ、各第２のゲート抵抗器回路１９０は、ｎ型半導体材料の第１のセクション１９５及びｐ型半導体材料の第３のセクション１９７しか含まないものとすることができる。図６に示す第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０の設計は例えば、ポリシリコン層１７０のうちゲート・パッド１３６及びゲート・バス１３８の下にある部分（図４Ａ～図４Ｈを参照）が除去され、ゲート・パッド１３６及びゲート・バス１３８がポリシリコン層１７０のうち省かれたそれぞれの部分に取って代わるように拡張される（すなわち、ゲート・パッド１３６及びゲート・バス１３８がフィールド酸化層１４０の上面に直接接触するように拡張される）場合に、使用され得る。この設計では、第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０は、一方の側が金属ゲート・パッド１３６に、他方の側が金属ゲート・バス１３８に直接接触するため、各第１のゲート抵抗器回路１８０及び第２の抵抗器回路１９０に単一のｐ－ｎ接合が設けられ得る。この設計は、短絡される必要がある第２のｐ－ｎ接合が存在しないため、第１の金属コネクタ１８８及び第２の金属コネクタ１９８のいかなる必要性もなくす。
【0139】
図７は、第１のゲート抵抗器回路及び第２のゲート抵抗器回路について異なる設計を有する、本発明のさらなる実施例によるパワーＭＯＳＦＥＴ２００を示す回路図である。パワーＭＯＳＦＥＴ２００は、パワーＭＯＳＦＥＴ１００の第１のゲート抵抗器回路１８０及び第２のゲート抵抗器回路１９０の代わりにパワーＭＯＳＦＥＴ２００において第１のゲート抵抗器回路２８０及び第２のゲート抵抗器回路２９０が用いられることを除き、上述したパワーＭＯＳＦＥＴ１００と同一とすることができる。図２Ｂ及び図７を比較することによって見てとることができるように、パワーＭＯＳＦＥＴ２００において、第１のゲート抵抗器回路２８０及び第２のゲート抵抗器回路２９０は、それぞれの第１のゲート抵抗器２８２及び第２のゲート抵抗器２９２と、パワーＭＯＳＦＥＴ１００に含まれる第１のダイオード１８４及び第２のダイオード１９４に取って代わるそれぞれの第１のトランジスタ２８４及び第２のトランジスタ２９４とを含む。第１のゲート抵抗器２８２及び第２のゲート抵抗器２９２は例えば、図５Ｂに示す第１のゲート抵抗器１８２及び第２のゲート抵抗器１９２と同じ設計を有してもよく、トランジスタ２８４、２９４のゲートは、ｎ型半導体材料の第１のセクション１８５、１９５の上に形成されてもよく（ｐ型半導体材料の第２のセクション１８６～１８７及びｐ型半導体材料の第３のセクション１９６～１９７の縁にわたって延びていてもよく）、間にゲート絶縁層（図示せず）が配置されている。信号がトランジスタ２８４、２９４のゲートに印加されて、ゲート電流がデバイス・ターンオン時及びデバイスの動作時に第１のゲート抵抗器回路２８０だけを通って流れることを可能にするとともに、ゲート電流がデバイス・ターンオフ時に第２のゲート抵抗器回路２９０だけを通って流れることを可能にし得る。
【0140】
本発明の上述した実例はすべて、パワーＭＯＳＦＥＴ設計を含んでいるが、本発明の実施例はこれに限定されないことが理解されるであろう。特に、本明細書において開示される集積非対称ゲート抵抗器設計は、ＭＯＳＦＥＴ、ＩＧＢＴ、ＪＦＥＴ、サイリスタ、ＧＴＯ又は任意の他のゲート制御デバイスを含む、任意のゲート制御デバイスにおいて使用される得ることが理解されるであろう。
【0141】
上記の考察は主としてプレーナ型ＭＯＳＦＥＴに焦点を当てているが、開示する実施例のすべては同様に、ゲート・フィンガが半導体層構造におけるトレンチ内に形成されるＭＯＳＦＥＴ（又は他のゲート制御パワー半導体デバイス）において使用することができることが理解されるであろう。例えば、図８は、ＭＯＳＦＥＴ１００の変更形態であるＭＯＳＦＥＴ３００の概略断面図である。図８のＭＯＳＦＥＴ３００は、半導体層構造において形成されるプレーナ・ゲート・フィンガを有することとは対照的に、半導体層構造３２０におけるトレンチ３２１内に形成されるゲート・フィンガ３３４を含む。図８に示すように、ＭＯＳＦＥＴ３００は、トレンチ３２１が半導体層構造３２０においてエッチングされる（又は他の方法で形成される）とともにゲート絶縁フィンガ３３２及びゲート・フィンガ３３４が次いでそれぞれのトレンチ３２１内に形成されることを除き、図３ＣのＭＯＳＦＥＴ１００と非常に類似し得る。さらに、逆バイアス動作時にゲート絶縁フィンガ３３２を保護するためにｐ型シールド領域３２９が各トレンチ３２１のすべて又は一部の下に形成されてもよく、ｐ型シールド領域３２９をソース・メタライゼーション１６０に電気的に接続するｐシールド接続領域３３１が設けられてもよい。したがって、本発明の実施例によるゲート抵抗器が、図８のデバイスのような、ゲート・トレンチを有するゲート制御デバイスにおいて、また、プレーナ型ゲート・フィンガを有するデバイスにおいて実装され得ることが理解されるであろう。
【0142】
上述したように、デバイス・ターンオン時及びデバイス・ターンオフ時の非対称なデバイス挙動により、様々なゲート制御パワー半導体デバイスがアンバランスなスイッチング挙動を呈する可能性がある。本発明の実施例によれば、デバイス・ターンオン時及びターンオフ時に種々の抵抗値を呈する集積ゲート抵抗器回路を含むパワー半導体デバイスが提供される。そのような種々の抵抗値を適用することによって、スイッチングのバランスが改善され得る。
【0143】
上述したように、非対称ゲート抵抗の使用は、パワー半導体デバイス・ターンオン及びターンオフのスイッチング挙動のバランスを有利に改善し得る。非対称ゲート抵抗は、比較的大きな抵抗値を有する単一の集中ゲート抵抗器を使用するのではなく、比較的小さな抵抗値を有する複数の個別集中ゲート抵抗器としてパワー半導体デバイスの集中ゲート抵抗器を実装することによって達成され得る。比較的小さな集中ゲート抵抗器のそれぞれは、ダイオードのようなスイッチと直列に結合され得、ダイオードのうちのいくつかは、電流がゲート・パッドからゲート・フィンガへ第１の方向に流れることを可能にするように構成されるのに対し、ダイオードの他のものは、ゲート・フィンガからゲート・パッドへ第２の（反対）方向に電流が流れることを可能にするように構成される。このようにして、ゲート・パッドからゲート・フィンガに流れる電流は、集中ゲート抵抗器の第１のサブセットを通って流れることにより、パワー半導体デバイスに流れ込む電流について第１のゲート抵抗値をもたらし、ゲート・フィンガからゲート・パッドへ流れる電流が、集中ゲート抵抗器の第２の（異なる）サブセットを通って流れることにより、パワー半導体デバイスから流れる電流について第２のゲート抵抗値をもたらす。第１のゲート抵抗及び第２のゲート抵抗は、パワー半導体デバイスの性能パラメータを最適化するために種々の値に設定され得る。
【0144】
比較的大きな抵抗値を有する単一の集中ゲート抵抗器の代わりに比較的小さな抵抗値を有する複数の個別集中ゲート抵抗器を用いることのさらなる利点は、この技法によりゲート抵抗器が互いから離間していることが可能になることである。ＭＯＳＦＥＴ又はＩＧＢＴなどのゲート制御パワー半導体デバイスがそのオフ状態からそのオン状態へ、又は逆にそのオン状態からそのオフ状態へ移行するときはいつでも、一定量のゲート電流がデバイスのゲート構造に流れ込む必要がある。このゲート電流は、デバイスのスイッチング速度を制御するために、及び／又は、十分なゲート抵抗が存在しない場合に所望でないループ挙動により生じる可能性がある電気リンギング及びノイズを低減させるために、集中ゲート抵抗器を通って流れるように設計される。全ゲート抵抗は、集中ゲート抵抗器の抵抗と、ゲート・フィンガ（典型的にはポリシリコンである）とゲート・フィンガをゲート・パッドに電気的に接続するゲート・バス（ゲート・バスは典型的には金属であるが、代替的にポリシリコン又は他の材料であってもよい）とのシート抵抗によって設定される分布ゲート抵抗と、を含む。ＭＯＳＦＥＴなどのパワー半導体デバイスのゲートを変更する場合の全ゲート抵抗に起因するエネルギー損失はＭＯＳＦＥＴを変更するのに必要とされるエネルギーに等しいことを以下のように示すことができ、すなわち、
エネルギー損失＝０．５＊Ｑｇ＿ｔｏｔａｌ ＊ΔＶｇｓ
であり、式中、Ｑｇ＿ｔｏｔａｌは全ゲート電荷であり、ΔＶｇｓは、ゲートの変更による生じるゲート対ソース電圧の変化である。
エネルギー損失＝０．５＊Ｑｇ＿ｔｏｔａｌ ＊ΔＶｇｓ
であり、式中、Ｑｇ＿ｔｏｔａｌは全ゲート電荷であり、ΔＶｇｓは、ゲートの変更による生じるゲート対ソース電圧の変化である。
【0145】
パワー半導体デバイスのゲートが放電してデバイスをオン状態からオフ状態に移行させるときはいつでも、同じ量のエネルギーが損失する。したがって、１つの完全なスイッチング・サイクルについて、損失するエネルギーは、Ｑｇ＿ｔｏｔａｌ
＊ΔＶｇｓに等しい。このエネルギー損失は、パワー半導体デバイスのスイッチング周波数（ＦＳＷ）に等しい速度で生じる。したがって、全直列ゲート抵抗における平均電力散逸を、以下、すなわち
平均電力散逸＝Ｑｇ＿ｔｏｔａｌ ＊ΔＶｇｓ ＊ＦＳＷ
として求めることができる。
平均電力散逸＝Ｑｇ＿ｔｏｔａｌ ＊ΔＶｇｓ ＊ＦＳＷ
として求めることができる。
【0146】
典型的には、集中ゲート抵抗は、全直列ゲート抵抗の有意な部分を表し、したがって、電力散逸の有意な部分が集中ゲート抵抗器において生じ得る。電力は熱として放散し、この熱は次いで、パワー半導体デバイスの温度がデバイスについての所望の動作温度範囲内に維持されることを確実にするために半導体デバイスから取り除かれねばならない。
【0147】
上述したように、集中ゲート抵抗器は、部品数を低減するとともにデバイス性能を高めることができるため、パワー半導体ダイに形成され得る。パワー半導体デバイスは、例えば、２００℃以上の温度などの高温で動作するように設計され得る。デバイスの性能は、より高い温度では劣化する可能性があり、十分に高い温度での動作は平均して、パワー半導体デバイスの性能故障をもたらしかねない。
【0148】
従来のパワー半導体デバイスでは、集中ゲート抵抗は典型的に、所望の集中ゲート抵抗値を達成するように選択される長さ及び幅を有するポリシリコン材料のシートにゲート電流を強制的に通すことによって形成される単一の集中ゲート抵抗器として実装される。集中ゲート抵抗は、ρ＊Ｌ／（Ｗ＊ｔ）として求めることができ、式中、ρは材料（ここではポリシリコン）の抵抗率であり、Ｗは幅であり、Ｌは長さであり、ｔは厚さである。上述したように、ゲートの充電及び放電時に生じる電力損失の有意な部分は、集中ゲート抵抗器において散逸され、集中ゲート抵抗器が電力を熱に変換し、この熱は次いで、デバイスから除去されねばならない。これは典型的に、デバイスを通ってヒート・シンクなどの冷却媒体に至る熱放散経路を提供することによって達成される。典型的には、ヒート・シンクは、半導体層構造の「底」又は「後」側に取り付けられるのに対し、集中ゲート抵抗器は、半導体層構造の上側に形成される。したがって、集中ゲート抵抗器において生じた熱は主として、半導体層構造を通ってヒート・シンクに伝導することによってデバイスから放散される。
【0149】
集中ゲート抵抗器からの熱は、半導体層構造を通って移動するにつれ、半導体層構造の温度を増加させる。温度の増加は、熱伝導の法則を用いて、以下、すなわち
ΔＴ＝Ｐｇ ＊Ｒｔｈ
として計算することができ、式中、Ｐｇは熱流であり、Ｒｔｈは半導体層構造の熱抵抗である。
ΔＴ＝Ｐｇ ＊Ｒｔｈ
として計算することができ、式中、Ｐｇは熱流であり、Ｒｔｈは半導体層構造の熱抵抗である。
【0150】
パワー半導体デバイスの半導体層構造などの媒体の熱抵抗は、媒体の断面積（すなわち、矩形断面を有する媒体について、媒体の長さに媒体の幅を乗算）、媒体の厚さ、及び媒体の熱伝導率に基づいて得ることができる。しかしながら、集中ゲート抵抗器の場合、熱放散媒体（ここでは半導体層構造）に接触する集中ゲート抵抗器の表面積は、熱放散媒体の表面積よりもはるかに小さい。したがって、熱は、小さな表面積を有する第１の表面の一部を通って半導体層構造に入り、はるかに大きな表面積を有する第２の表面の一部を通って半導体層構造を出る。したがって、熱は、半導体層構造を通ってその厚さ方向に移動するだけでなく、側方に拡散する。側方の熱拡散は、熱流面積を拡大させるように働く。熱流面積の拡大は、熱拡散媒体の有効熱抵抗を低減させ、その結果、熱放散が向上する。熱流面積の増加の正味の効果は、半導体層構造の温度の増加を一定に保ちつつ、より多くの熱を除去することができること、又は代替的に、半導体層構造の温度の正味の増加を減らしつつ、熱除去の量を一定に保つことができることである。
【0151】
図９は、集中ゲート抵抗器ＲＬにおいて生じた熱が半導体層構造ＳＬＳを通してどのように放散されるかを示す概略図である。図９に示すように、幅ＷＬ及び長さＬＬを有する単一の集中ゲート抵抗器ＲＬが、半導体層構造ＳＬＳの上面に形成されている。図９に示すように、集中ゲート抵抗器ＲＬから半導体層構造ＳＬＳに導入された熱は、半導体層構造ＳＬＳを形成するのに使用される材料に関連した熱拡散角度αに従って半導体層構造ＳＬＳにおいて拡散し、半導体層構造の底面のうち幅ＷＥ及び長さＬＥを有する領域を出る。したがって、熱は、表面積Ａｏｕｔ＝ＷＥ
＊ＬＥを有する領域を通って半導体層構造を出る。図９から見てとることができるように、単一の集中ゲート抵抗器ＲＬによって生じる熱が半導体層構造ＳＬＳを出るのに通る、半導体層構造ＳＬＳの底面の部分の表面積Ａｏｕｔは、熱拡散角度αと半導体層構造ＳＬＳの厚さＴとに応じて決まり、集中ゲート抵抗器ＲＬの底面の表面積（Ａｉｎ＝ＷＬ
＊ＬＬ）よりもはるかに大きいものとすることができる。
【0152】
本発明の実施例によれば、従来のパワー半導体デバイスに設けられる上述した単一の集中ゲート抵抗器ＲＬは、パワー半導体デバイスの熱放散特性を向上させるために、互いから離間している複数のより小さな集中ゲート抵抗器Ｒｇに分散され得る。上述したように、従来の単一の集中ゲート抵抗器ＲＬのみが半導体層構造ＳＬＳの上面に小面積を占めることを考えると、デバイス動作時に集中ゲート抵抗器ＲＬによって生じる熱は、半導体層構造ＳＬＳを通って放散するほどしか半導体層構造ＳＬＳを通って側方に拡散することができず、したがって、熱のすべては、半導体層構造ＳＬＳの比較的小さな領域を通って放散することになり、半導体層構造ＳＬＳのこの部分の温度を著しく増加させる。従来のパワー半導体デバイスにおいて使用される単一の大きな集中ゲート抵抗器ＲＬの代わりに複数のより小さな離間した集中ゲート抵抗器Ｒｇを用いることによって、パワー半導体デバイスの熱放散が著しく向上し得る。最初の試験結果は、この手法が、パワー半導体デバイスの「堅牢性」を約４倍高め得ることを示唆しており、堅牢性とは、デバイスがより高い電力レベルで動作することができることを指す。
【0153】
いくつかの実施例では、より小さな集中ゲート抵抗器Ｒｇは、任意の対の隣り合う集中ゲート抵抗器Ｒｇによって放散された熱が半導体層構造ＳＬＳの種々の部分を通るような量、別々に拡散され得る。これは、図１０Ａに関して示されており、図１０Ａは、複数のより小さな集中ゲート抵抗器Ｒｇ１～Ｒｇ３において生じた熱が半導体層構造ＳＬＳを通ってどのように放散されるかを示す概略図である。図１０Ａに示すように、３つの比較的小さな集中ゲート抵抗器Ｒｇ１～Ｒｇ３が、厚さＴを有する半導体層構造の上面に形成されている。より小さな集中ゲート抵抗器Ｒｇのそれぞれは、図９に示す単一のより大きな集中ゲート抵抗器ＲＬの抵抗の１／３を有し得る。好ましくは、より小さな集中ゲート抵抗器Ｒｇのそれぞれは、そのそれぞれの熱出力領域Ａｏｕｔが重ならないように離間している。図９及び図１０Ａを比較することによって容易に明らかであるように、図１０Ａにおける３つの領域Ａｏｕｔが占める面積は、単一の集中ゲート抵抗器ＲＬに関連した図１０Ａにおける対応する面積Ａｏｕｔよりも著しく大きいものであり得る。
【0154】
他の実施例では、より小さな集中ゲート抵抗器Ｒｇは、任意の対の隣り合う集中ゲート抵抗器Ｒｇによって放散された熱が半導体層構造ＳＬＳの種々の部分を実質的に通るような量、別々に拡散され得るものとすることができる。図１０Ｂは、そのような実施例を示す。図１０Ｂにおいて、２つのより小さな集中ゲート抵抗器Ｒｇ１及びＲｇ２が示されている。集中ゲート抵抗器Ｒｇ１によって生じた熱は、第１のエリアＡ１を通って半導体層構造ＳＬＳの底面を出て、集中ゲート抵抗器Ｒｇ２によって生じた熱は、第２のエリアＡ２を通って半導体層構造ＳＬＳの底面を出る。第１のエリアＡ１及び第２のエリアＡ２は、部分的に重なり、この重なり領域は重なりエリアＡＯと称される。上述したように、いくつかの実施例では、集中ゲート抵抗器Ｒｇ１、Ｒｇ２は、２つの抵抗器によって放散された熱が半導体層構造ＳＬＳの種々の部分を実質的に通るような量、別々に拡散され得る。この文脈において、「実質的に」とは、図１０Ｂに示す第１のエリアＡ１及び第２のエリアＡ２の合計が重なりエリアＡＯの少なくとも１０倍（すなわち、Ａ１＋Ａ２≧１０＊ＡＯ）であることを意味する。換言すると、両方の集中ゲート抵抗器Ｒｇ１、Ｒｇ２からの熱は、対の第１のゲート抵抗器及び第２のゲート抵抗器からの熱が半導体層構造を出るエリアのわずか１０％について半導体層構造を出る。例えば、第１のエリアＡ１は、Ａ１＝ＷＥ
＊ＬＥ＝（２＊Ｔ＊ｔａｎ（α）＋ＷＬ）＊（２＊Ｔ＊ｔａｎ（α）＋ＬＬ）として求めることができる。
【0155】
第１のエリアＡ１及び第２のエリアＡ２の重なりをほとんど又は全く有していないことが熱放散の最も大きな向上を提供し得る一方、より大きな重なり量により性能の向上が依然として達成され得ることが理解されるであろう。したがって、他の実施例では、図１０Ｂに示す第１のエリアＡ１及び第２のエリアＡ２の合計は、重なりエリアＡＯの少なくとも８倍（すなわち、Ａ１＋Ａ２≧８＊ＡＯ）、重なりエリアＡＯの少なくとも５倍（すなわち、Ａ１＋Ａ２≧５＊ＡＯ）、重なりエリアＡＯの少なくとも２倍（すなわち、Ａ１＋Ａ２≧２＊ＡＯ）、又は重なりエリアＡＯの少なくとも１．５倍（すなわち、Ａ１＋Ａ２≧１．５＊ＡＯ）であり得る。
【0156】
従来のデバイスにおける単一の集中ゲート抵抗器の代わりに用いられる、より小さな集中ゲート抵抗器の数は、様々な考慮事項に基づいて選択され得る。一般的に言えば、（集中ゲート抵抗の全体値を一定に保ちつつ）より小さな集中ゲート抵抗器の数が増えることは、熱放散について半導体層構造の底部における利用可能なエリアが完全に使用されるまで、有効熱抵抗を低減させる（したがって、熱放散を向上させる）。その時点で、集中ゲート抵抗器をさらに細分割することは、有効熱抵抗に対するいかなる影響も有しない。図１０Ａ～図１０Ｂに示すように、集中ゲート抵抗器のうちの第１の集中ゲート抵抗器によって生じた熱が集中ゲート抵抗器のうちの隣り合う第２の集中ゲート抵抗器によって生じた熱として半導体層構造ＳＬＳの同じ領域を通って出ないようにするために、第１の集中ゲート抵抗器及び第２の集中ゲート抵抗器の対面し合う側縁は、少なくとも２＊Ｔ＊ｔａｎ（α）の距離だけ隔てられるべきである。
【0157】
【0158】
図１１Ａに示すように、パワー半導体デバイス４００は、ゲート・パッド４１０と、ゲート・バス４２０と、集中ゲート抵抗器４３０と、測定パッド４４０と、ソース・メタライゼーション４５０とを含む。測定パッド４４０は実際には、従来のパワー半導体デバイス４００の一部ではないが、ゲート抵抗の正確な測定を可能にするために含まれる追加機能を表す。この特定のデバイスにおいて、ゲート・パッド４１０は、デバイス４００の上部左隅に配置されている。ゲート・バス４２０は、パワー半導体デバイス４００の周囲のおよそほとんどに延びているとともにデバイスの内部にも延びている連続ゲート・バス４２０を形成するように相互接続されている複数のゲート・バス・セグメント４２２－１～４２２－７を含む。ゲート・バス４２０の第１のセグメント４２２－１及び第２のセグメント４２２－２は、それぞれの第１のギャップ４２４－１及び第２のギャップ４２４－２によってゲート・パッド４１０から離間している。ゲート抵抗器４３０は、ゲート・パッド４１０を第１のゲート・バス・セグメント４２２－１に電気的に接続するためにゲート・パッドと第１のゲート・バス・セグメント４２２－１との間で第１のギャップ４２４－１の一部に挿入されている。ゲート抵抗器４３０は、ゲート・パッド４１０とゲート・バス４２０との間の唯一の電気的接続を表す。したがって、ゲート電流が外部ソースからゲート・パッド４１０に印加されると、ゲート電流の全体が、ゲート抵抗器４３０を通って、次いで、ゲート・バス４２０へ、ゲート・バスからゲート・フィンガ（図示せず）へ流れる。ゲート・パッド４１０からゲート抵抗器４３０を通してのゲート・バス４２０への電流経路は、図１１Ｂにおける拡大図に最もよく見てとることができる。
【0159】
測定パッド４４０は、集中ゲート抵抗器４３０の正確な測定を可能にするために設けられている。集中ゲート抵抗器４３０の抵抗を測定するために、ゲート・パッド４１０及び測定パッド４４０にプローブが配置され得る。
【0160】
【0161】
図１２Ａ～図１２Ｂを参照すると、パワー半導体デバイス５００は図１１Ａ～図１１Ｂのパワー半導体デバイス４００と非常に類似していることを見てとることができる。特に、パワー半導体デバイス５００は、ゲート・パッド５１０と、ゲート・バス・セグメント５２２－１～５２２－７を含むゲート・バス５２０と、測定パッド５４０と、ソース・メタライゼーション５５０とを含み、それらのすべてが、パワー半導体デバイス４００の対応する構成部材と同じ位置に配置されている。パワー半導体デバイス５００は、パワー半導体４００の大きな集中ゲート抵抗器４３０の代わりにパワー半導体デバイス５００では複数のより小さな集中ゲート抵抗器５３０－１～５３０－１０が用いられるという点で、パワー半導体デバイス４００とは異なる。より小さな集中ゲート抵抗器５３０は、ゲート・パッド５１０とゲート・バス５２０との間に、ゲート・パッド５１０とそれぞれゲート・バス・セグメント５２２－１、５２２－２との間の第１のギャップ５２４－１又は第２のギャップ５２４－２のどちらかにわたって延びている。ゲート抵抗器５３０は、ゲート・パッド５１０をゲート・バス５２０に電気的に接続する。ゲート抵抗器５３０は、誘電体パターンによって互いから離間している（すなわち、ギャップ５２４－１、５２４－２がゲート抵抗器５３０及び誘電体材料（図示せず）で満たされている）。各ゲート抵抗器５３０は、長さＬｇ、幅Ｗｇ及び厚さＴｇを有する。長さは、デバイスの半導体層構造の主面に対して平行であるとともにゲート・パッド５１０の縁であってそこからゲート抵抗器５３０が延びている縁に対して垂直である軸に沿ってゲート抵抗器５３０が延びている距離を指す。換言すると、各ゲート抵抗器５３０の長さ方向は、ギャップ５２４にわたって延びている方向である。第１のギャップ５２４－１及び第２のギャップ５２４－２は、異なる垂直方向に延びているため、第１のギャップ５２４－１にわたって延びているゲート抵抗器５３０の長さ方向は、第２のギャップ５２４－２にわたって延びているゲート抵抗器５３０の長さ方向に対して垂直である。各ゲート抵抗器５３０の幅は、デバイスの半導体層構造の主面に対して平行であるとともにゲート抵抗器５３０の長さに対して垂直である軸に沿ってゲート抵抗器５３０が延びている距離を指す。ゲート抵抗器５３０の厚さは、半導体層構造の主面に対して垂直である方向におけるゲート抵抗器の広がりを指す。図１２Ａ～図１２Ｂの実施例では、各ゲート抵抗器５３０の長さはその幅と略同じである。
【0162】
ゲート電流が外部ソースからゲート・パッド５１０に印加されると、ゲート電流は、ゲート電流のそれぞれの部分がそれぞれのゲート抵抗器５３０を通ってゲート・バス５２０へ、ゲート・バス５２０からゲート・フィンガ（図示せず）へ流れるように分流する。各ゲート抵抗器５３０が略同じサイズであるため、同様の量のゲート電流が各ゲート抵抗器５３０を通って流れるが、電流の量は、各ゲート抵抗器５３０に見られるゲート・バス５２０の抵抗における差によりいくらかの変動を有する。
【0163】
図１３Ａは、別の従来のパワー半導体デバイス６００の概略平面図である。図１３Ｂは、図１３Ａの従来のパワー半導体デバイス６００のゲート・パッド領域の拡大図である。図１３Ｃは、図１３Ａの従来のパワー半導体デバイス６００に含まれる集中ゲート抵抗器６３０の一部の拡大図である。
【0164】
図１３Ａ～図１３Ｂを参照すると、従来のパワー半導体デバイス６００は、ゲート・パッド６１０と、ゲート・バス６２０と、単一の集中ゲート抵抗器６３０と、測定パッド６４０と、ソース・メタライゼーション６５０とを含む。測定パッド６４０は実際には、従来のパワー半導体デバイス６００の一部ではないが、ゲート抵抗の正確な測定を可能にするために含まれる追加機能を表す。デバイス６００において、ゲート・パッド６１０は、デバイスの２つの他の側縁間の略中間でデバイス６００の第１の側縁の隣に配置される。ゲート・バス６２０は、パワー半導体デバイス６００の周囲のおよそほとんどに延びているとともに平面図で見た場合にデバイスの内部にも延びている連続ゲート・バス構造を形成するように相互接続されている複数のゲート・バス・セグメント６２２－１～６２２－１０を含む。ゲート・バス６２０の第１のセグメント６２２－１～第５のセグメント６２２－５は、それぞれの第１のギャップ６２４－１～第５のギャップ６２４－５によってゲート・パッド６１０から離間している。単一の集中ゲート抵抗器６３０は、ゲート・パッド６１０をゲート・バス６２０に電気的に接続するようにゲート・パッド６１０と第１のゲート・バス・セグメント６２２－１との間の第１のギャップ６２４－１の一部に挿入されている。ゲート抵抗器６３０は、ゲート・パッド６１０とゲート・バス６２０との間の唯一の電気的接続であり、そのため、外部ソースからゲート・パッド６１０に印加されるいかなるゲート電流もの全体が、ゲート抵抗器６３０を通ってゲート・バス６２０へ、ゲート・バス６２０からゲート・フィンガ（図示せず）へ流れる。
【0165】
ゲート・パッド６１０の下側部分は、ゲート・パッド６１０が逆Ｌ字形を有する（代替的に、例えばＬ字形を有し得る）ようにゲート・パッド６１０の上部よりも広い。図１３Ｃを参照すると、ゲート抵抗器６３０の拡大平面図が示されている。見てとることができるように、ゲート抵抗器は、実例の実施例では、Ｘミクロンの長さ及び約４Ｘ～８Ｘミクロンの幅を有する。
【0166】
図１４Ａは、本発明のなおさらなる実施例によるパワー半導体デバイス７００の概略平面図である。図１４Ｂは、図１４ＡＢのパワー半導体デバイス７００のゲート・パッド領域の拡大図である。図１４Ｃは、図１４Ａのパワー半導体デバイス７００に含まれる、より小さな集中ゲート抵抗器７３０のうちのいくつかの拡大図である。
【0167】
図１４Ａ～図１４Ｂを参照すると、パワー半導体デバイス７００は図１３Ａ～図１３Ｃのパワー半導体デバイス６００と同様であることを見てとることができる。特に、パワー半導体デバイス７００は、ゲート・パッド７１０と、ゲート・バス・セグメント７２２－１～７２２－１０を含むゲート・バス７２０と、測定パッド７４０と、ソース・メタライゼーション７５０とを含み、それらのすべてが、パワー半導体デバイス６００の対応する構成部材と同じ位置に配置されている。パワー半導体デバイス７００は、パワー半導体６００の単一の大きな集中ゲート抵抗器６３０の代わりにパワー半導体デバイス７００では多数のより小さな集中ゲート抵抗器７３０が用いられるという点で、パワー半導体デバイス６００とは異なる。より小さな集中ゲート抵抗器７３０のそれぞれは、ゲート・パッド７１０とゲート・バス７２０との間に延びている。特に、集中ゲート抵抗器７３０は、ゲート・パッド７１０の６つの側面すべてから延びている。図１４Ａ～図１４Ｂから、半導体デバイス７００を平面図で見た場合に集中ゲート抵抗器７３０がゲート・パッド７１０を実質的に囲んでいることを見てとることができる。ゲート・パッド７１０は、ゲート・パッド７１０の周りをずっと延びている連続ギャップ７２４によってゲート・バス７２０から隔てられている。集中ゲート抵抗器７３０は、このギャップ７２４にわたって延びている。集中ゲート抵抗器７３０は、ゲート・パッド７１０をゲート・バス７２０に電気的に接続する。集中ゲート抵抗器７３０は、他の実施例ではゲート・パッド７１０の側面のすべてより少ない側面から外方に延びていてもよいことが理解されるであろう。例えば、集中ゲート抵抗器７３０は、他の実施例ではゲート・パッド７１０の側面の１つ、２つ、３つ、４つ又は５つの側面から延びていてもよい。見てとることができるように、集中ゲート抵抗器７３０は、ゲート・パッド７１０の対向し合う側から外方に延びていてもよい。例えば、集中ゲート抵抗器７３０は、図１４Ａの図ではゲート・パッド７１０の上側面及び下側面から延びており、及び／又は、ゲート・パッド７１０の左側面及び右側面の両方から延びていてもよい。
【0168】
図１４Ａ～図１４Ｂに示すように、集中ゲート抵抗器７３０のいくつかは、ゲート・バス７２０のうち、半導体デバイス７００の第１の外縁（ここでは、図１４Ａ～図１４Ｂの平面図における上側外縁）に沿って延びている部分に接触するように、ゲート・パッド７１０の側縁から外方に延びている。集中ゲート抵抗器は通常、この位置に位置決めされないであろう。いくつかの実施例では、集中ゲート抵抗器７３０のうちの第１の集中ゲート抵抗器は、ゲート・バス７２０のうち、半導体デバイス７００の第１の外縁に沿って延びている部分に接触し得るのに対し、集中ゲート抵抗器７３０のうち第２の集中ゲート抵抗器は、ゲート・バス７２０の第１の直線セグメントであって、ゲート・バス７２０のうち、半導体デバイス７００の活性領域を通ってゲート・バス７２０の第１の直線セグメントに対して垂直に延びている第２の直線セグメントに接触する、第１の直線セグメントに接触し得る。例えば、図１４Ａ～図１４Ｂを参照すると、第１の集中ゲート抵抗器７３０（４個の集中ゲート抵抗器７３０のうちの１つである）は、ゲート・パッド７１０の側縁から延びて、半導体デバイス７００の外縁に沿って延びているゲート・バス・セグメント７２２－３の一部に接触し得るのに対し、第２の集中ゲート抵抗器７３０（６個の集中ゲート抵抗器７３０のうちの１つである）は、ゲート・バス・セグメント７２２－１に接触し、このゲート・バス・セグメント７２２－１が次いでゲート・バス・セグメント７２２－２に接触しており、ゲート・バス・セグメント７２２－２は、ゲート・バス・セグメント７２２－１に対して垂直に延びているとともに半導体デバイス７００の活性領域を通って延びている。
【0169】
いくつかの実施例では、半導体デバイス７００は、少なくとも４個の集中ゲート抵抗器７３０を含み得る。他の実施例では、半導体デバイス７００は、少なくとも８個の集中ゲート抵抗器７３０、少なくとも１２個の集中ゲート抵抗器７３０、少なくとも１６個の集中ゲート抵抗器７３０、少なくとも２０個の集中ゲート抵抗器７３０、少なくとも２４個の集中抵抗器７３０、又は少なくとも３２個の集中ゲート抵抗器７３０を含み得る。
【0170】
集中ゲート抵抗器７３０は、誘電体パターンによって互いから離間している。換言すると、各対の隣り合う集中ゲート抵抗器７３０間に誘電体材料（例えば、二酸化ケイ素）が設けられている。集中ゲート抵抗器７３０は、熱放散を向上させるために略等しい量だけ互いから離間しているものとすることができる。集中ゲート抵抗器７３０をゲート・パッド７１０の６つの側面すべてから延びさせることによって、パワー半導体デバイス７００の熱放散性能が向上し得る。各ゲート抵抗器７３０は、ゲート抵抗器５３０を参照しながら上述したようにして画定される長さＬｇ、幅Ｗｇ及び厚さＴｇを有する。各ゲート抵抗器７３０の長さＬｇは、その幅Ｗｇよりも大きいものとすることができる（描かれた実施例では、長さは幅の４倍よりも大きい）。
【0171】
集中ゲート抵抗器７３０は、いくつかの実施例では、隣り合う集中ゲート抵抗器７３０から略均一に離間しているものとすることができる。さらに、いくつかの実施例では、集中ゲート抵抗器７３０は、隣り合う集中ゲート抵抗器７３０間の間隔よりも小さい幅を有し得る。これは熱放散を高め得る。例えば、図１４Ｃを参照すると、第１、第２及び第３の集中ゲート抵抗器７３０－１～７３０－３が、ゲート・パッド７１０の第１の側面から延びているものとすることができ、第２の集中ゲート抵抗器７３０－２が第１の集中ゲート抵抗器７３０－１及び第３の集中ゲート抵抗器７３０－３に直接隣り合うとともに第１の集中ゲート抵抗器７３０－１と第３の集中ゲート抵抗器７３０－３との間にある。第２の集中ゲート抵抗器７３０－２の幅Ｗｇ（ここでは、各集中ゲート抵抗器７３０は同じ幅を有する）は、第１の集中ゲート抵抗器７３０－１と第２の集中ゲート抵抗器７３０－２との間の第１の距離Ｄ１よりも小さいものとすることができ、第２の集中ゲート抵抗器７３０－２の幅Ｗｇはまた、第２の集中ゲート抵抗器７３０－２と第３の集中ゲート抵抗器７３０－３との間の第２の距離Ｄ２よりも小さいものとすることができる。いくつかの実施例では、Ｄ１はＤ２に等しいものとすることができる。実例の実施例では、Ｌｇは、Ｗｇの３～６倍の大きさであり得る。いくつかの実施例では、第１の距離Ｄ１は、第２の集中ゲート抵抗器７３０－２の幅Ｗｇの２倍を超える、３倍を超える、又はさらには４倍を超えるものとすることができ、及び／又は、第２の距離Ｄ２は、第２の集中ゲート抵抗器７３０－２の幅Ｗｇの２倍を超える、３倍を超える、又はさらには４倍を超えるものとすることができる。
【0172】
図１５Ａ及び図１５Ｂは、集中ゲート抵抗器のアスペクト比の選択がどのように熱放散を向上させ得るかを示す、図１４Ｃに概ね対応する概略平面図である。図１５Ａに示すように、パワー半導体デバイス８００は、ゲート・パッド８１０とゲート・バス８２０との間に延びている複数の集中ゲート抵抗器８３０を有する。各ゲート集中抵抗器は、５０任意単位（例えば、ミクロン）の長さＬｇ及び２０任意単位の幅Ｗｇを有し、集中ゲート抵抗器８３０の隣り合う集中ゲート抵抗器は、距離Ｄｇ＝７０任意単位だけ互いから離間している。図１５Ｂは、パワー半導体デバイス８００と同じ集中ゲート抵抗器全体を有するパワー半導体デバイス８００’を示すが、パワー半導体デバイス８００’では、各集中ゲート抵抗器８３０’が１００任意単位（例えば、ミクロン）の長さＬｇ及び５０任意単位の幅Ｗｇを有し、集中ゲート抵抗器８３０’の隣り合う集中ゲート抵抗器が距離Ｄｇ＝５０任意単位だけ互いから離間している。
【0173】
上述したように、各集中ゲート抵抗器８３０において生じた熱は、パワー半導体デバイス８００の半導体層構造を通って伝播するにつれて側方に拡散する。熱放散を最大限にするために、集中ゲート抵抗器８３０のうちの第１の集中ゲート抵抗器によって生じた熱は、半導体層構造のうち、集中ゲート抵抗器８３０の隣り合う第２の集中ゲート抵抗器によって生じた熱と同じ部分を通って出るべきではない。したがって、隣り合う集中ゲート抵抗器をこの条件が満たされるよう、十分に互いから離間しているように配置することが有利である。
【0174】
図１５Ａ及び図１５Ｂを比較することによって見てとることができるように、隣り合う集中ゲート抵抗器８３０間の距離を増加させるために、全集中ゲート抵抗が一定に保たれるべきである場合、各集中ゲート抵抗器８３０の長さを短縮することが必要である。図１５Ａ～図１５Ｂに示す実例では、パワー半導体デバイス８００’におけるゲート抵抗器８３０’の長さを半分にすることによって、隣り合うゲート抵抗器間の距離を５０～７０に増加させることができる。公差及び他の考慮事項が集中ゲート抵抗器の長さを過度に小さくさせることができることを低減させつつ、一般的に言えば、いくつかの実施例では、長さを幅又は各ゲート抵抗器よりも著しくより大きくさせないことが有利であるとすることができ、いくつかの場合では、長さよりも大きい幅を有するゲート抵抗器を有することが有利であるとすることができる。
【0175】
したがって、いくつかの実施例では、集中ゲート抵抗器７３０のいくつか又はすべての長さＬｇは、それぞれの集中ゲート抵抗器７３０の幅Ｗｇの５倍未満とすることができる。他の実施例では、集中ゲート抵抗器７３０のいくつか又はすべての長さは、それぞれの集中ゲート抵抗器７３０の幅Ｗｇの３倍未満又は２倍未満とすることができる。いくつかの実施例では、集中ゲート抵抗器７３０の略すべては、そのそれぞれの幅Ｗｇの２倍未満の長さＬｇを有し得る。いくつかの実施例では、少なくとも１つの集中ゲート抵抗器７３０は、その幅Ｗｇよりも小さい長さＬｇを有し得る。
【0176】
図１４Ａ～図１４Ｃを再び参照すると、ゲート電流が外部ソースからゲート・パッド７１０に印加されると、ゲート電流の全体は、ゲート電流のそれぞれの部分がそれぞれのゲート抵抗器７３０を通ってゲート・バス７２０へ、ゲート・バス７２０からゲート・フィンガ（図示せず）へ流れるように分流する。各ゲート抵抗器７３０が略同じサイズであるため、同様の量のゲート電流が各ゲート抵抗器７３０を通って流れるが、電流の量は、各ゲート抵抗器７３０に見られるゲート・バス７２０の抵抗における差によりいくらかの変動を有する。
【0177】
単一の大きな集中ゲート抵抗器の性能を複数のより小さな集中ゲート抵抗器の性能と比較するために、図１３Ａ～図１３Ｃ及び図１４Ａ～図１４Ｃに示すデバイスを製造し、次いで、様々な試験に付した。これらの試験は、直流試験、パルス試験、及び高周波試験を含んだ。試験時、アクティブ・ヒート・シンクに試験デバイスを取り付けた。
【0178】
ＤＣ試験について、５つのＤＣ電圧パルスをゲートに印加し、その場合、パルスを５秒間印加し、次いで５秒間除去した。集中ゲート抵抗器が加熱（オン）及び冷却（オフ）間隔で定常状態に達することを可能にするのに５秒パルスで十分であると判定された。印加ＤＣ電圧は、試験パワー半導体デバイスのそれぞれが故障するまで漸増的に増加させた。パルス試験について、１０マイクロ秒の持続時間を有するパルスをそれぞれ被試験デバイスのゲートに印加した。パルスの大きさはデバイスが故障するまで増加させた。
【0179】
図１３Ａ～図１３Ｃのパワー半導体デバイス６００は、２７．５ボルトの印加電圧及び１．５Ａｍｐの電流でＤＣ試験に失敗し、したがって、４１．２５ワットの電力レベルで故障した。これに対し、図１４Ａ～図１４Ｃのパワー半導体デバイス７００は、４５ボルトの印加電圧及び４．９Ａｍｐの電流でＤＣ試験に失敗し、したがって、２２０ワットの電力レベルで故障した。パルス試験に関して、複数のサンプルに対して、図１３Ａ～図１３Ｃのパワー半導体デバイス６００は、５５ワット～１６０ワットの間の電力レベルで故障したが、図１４Ａ～図１４Ｃのパワー半導体デバイス７００のサンプルは常に約７００ワットの電力レベルで故障した。これら試験結果は、図１４Ａ～図１４Ｃのパワー半導体デバイス７００の堅牢性が、図１３Ａ～図１３Ｃのパワー半導体デバイス６００の堅牢性よりも約４倍優れていることを示唆する。
【0180】
高周波試験について、高周波パルスをゲートに１０分の期間印加し、その場合、パルスのオン時間及びオフ時間は等しかった。５００ｋＨｚ～２．５ＭＨｚの間のスイッチング周波数で試験を行った。図１３Ａ～図１３Ｃのパワー半導体デバイス６００のサンプルは、２ＭＨｚのスイッチング周波数で４００～４１０℃の間の温度で故障した。これに対し、図１４Ａ～図１４Ｃのパワー半導体デバイス７００のサンプルは、２．２５～２．５ＭＨｚのスイッチング周波数で４５０～５００℃の温度で依然として機能していた。これらサンプルでの試験は、デバイスのいくつかの部分が高いデバイス温度によりはんだ剥離した後で終了した。
【0181】
本発明の実施例による半導体デバイスは、ワイド・バンドギャップ半導体層構造の上部に延びているゲート電極を有し得るか、又は、ワイド・バンドギャップ半導体層構造において形成されたトレンチ内に延びているゲート電極を有し得ることが理解されるであろう。
【0182】
単一の集中ゲート抵抗器の代わりに複数の集中ゲート抵抗器を用いることは、いくつかの理由から直感的ではない。単一の大きな集中ゲート抵抗器が使用される場合、フォトマスク及び実際のエッチングの両方における意図しないばらつき及び／又は公差により生じる可能性があるエッチング変動は、もっぱら単一の集中ゲート抵抗器の外側境界に沿って生じる。結果として、所望の値からの総変動量を低減させる又は最低限にすることができる。複数のより小さな集中ゲート抵抗器が代わりに使用される場合、外側境界全体における増加により変動量が増加する。この増加の結果、抵抗量のより大きな変動が生じる可能性があり、デバイス故障の可能性も増大し得る。さらに、集中ゲート抵抗器の目標は、純粋な集中抵抗器を提供することである。集中ゲート抵抗器を分布させることは、複数の集中ゲート抵抗器が、分布した抵抗挙動を呈する可能性をもたらす。したがって、当業者は、本発明の設計概念から遠ざかっていることになるであろう。しかしながら、単一の大きな集中ゲート抵抗器は、半導体層構造の小領域の温度を実質的に上昇させる可能性があり、これが時期尚早のデバイス故障を引き起こし得る。したがって、単一の大きな集中ゲート抵抗器の代わりに複数のより小さな離間した集中ゲート抵抗器を用いることによって、パワー半導体デバイスの性能全体を向上させることができる。
【0183】
本発明の実施例によるパワー半導体デバイスに含まれるドープされたポリシリコン層は例えば、ゲート・フィンガ、ゲート抵抗器、及び場合によってはゲート・バスを形成するのに使用され得る。これらの層は、エピタキシャル成長時にドープされ、イオン注入によってドープされ、及び／又は拡散プロセスによりドープされ得る。これらの層をイオン注入によりドープすることは、イオン注入プロセスが多結晶層をより小さな結晶に分解する傾向があるため、ドーピング・プロファイルの均一性を向上させ得、より小さな結晶サイズによりシート抵抗の均一性が向上し得る。ＢＦ２などの高濃度ドーパント・イオンが結晶をより小さな単位に分解するという優れた役目を果たすため、それらが使用され得る。高濃度ドーパントを使用してイオン注入によりドープすることは、１０～２０％の範囲から５～１０％の範囲にゲート抵抗の均一性を向上させ得る。
【0184】
本明細書において開示されたゲート抵抗器設計は、ＭＯＳＦＥＴ、ＩＧＢＴ、ＪＦＥＴ、サイリスタ、ＧＴＯなどを含む、任意のゲート制御デバイスにおいて使用され得る。
【0185】
本発明の実施例による集中ゲート抵抗器に接触するゲート金属（例えば、ゲート・パッド、ゲート・バス）は、集中ゲート抵抗器とオーミック・コンタクトを形成し得る。そのようなオーミック・コンタクトを形成する適切な金属は、アルミニウム、チタン及び／又は窒化チタンを含む。
【0186】
上述した半導体デバイスは、その上側面にソース・ボンド・パッドと、その底側面にドレイン・パッドとを有するｎ型デバイスであるが、ｐ型デバイスではこれらの位置は逆になることが理解されるであろう。さらに、上述したパワーＭＯＳＦＥＴ、及び、本明細書において説明した他のデバイスは炭化ケイ素ベースの半導体デバイスであるとして示されているが、本発明の実施例はそれらに限定されないことが理解されるであろう。その代わりに、半導体デバイスは、例えば、窒化ガリウム・ベースの半導体デバイス、及び、ＩＩ～ＶＩ族化合物半導体デバイスを含む、パワー半導体デバイスにおける使用に適切ないかなるワイド・バンドギャップ半導体も含み得る。
【0187】
本明細書において使用される場合、「横断面」という用語は、半導体層構造の底面によって画定された面に対して平行である面に沿ってとられた断面を指す。
【0188】
本発明の実施例が示されている添付の図面を参照しながら、本発明を上記で説明してきた。しかしながら、本発明は、多くの異なる形態で具現化されてもよく、本明細書において記載された実施例に限定されるものと解釈されるべきではない。むしろ、これらの実施例は、本開示が徹底的且つ完全なものとなるように、また、本発明の範囲を当業者に十分に伝えるように提示される。図面において、層及び領域のサイズ及び相対サイズは、明確にするために誇張されている場合がある。要素又は層が別の要素又は層「の上に」ある、「に接続される」又は「に結合される」と言及される場合、その要素又は層は、他の要素又は層上に直接にある、他の要素又は層に直接接続する又は直接結合することができ、或いは介在する要素又は層が存在してもよいことが理解されるであろう。これに対し、要素が、別の要素又は層「上に直接ある」、別の要素又は層に「直接接続される」又は「直接接続される」と言及される場合、介在する要素又は層は存在しない。本明細書において使用される場合、「及び／又は」という用語は、関連する列挙された事項のうちの１つ又は複数のあらゆるすべての組み合わせを含む。同様の数字は、はっきりと指摘されている場合を除き、全体を通じて同様の要素を指す。
【0189】
本明細書において、第１の、及び、第２の、という用語が様々な領域、層及び／又は要素を説明するために使用されているが、これらの領域、層及び／又は要素はこれらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、１つの領域、層又は要素を別の領域、層又は要素と区別するために使用されているにすぎない。したがって、本発明の範囲から逸脱しない限り、以下に述べられる第１の領域、層又は要素は、第２の領域、層又は要素と称され得、同様に、第２の領域、層、又は要素は、第１の領域、層又は要素と称され得る。
【0190】
「下側」又は「底」、及び「上側」又は「上」などの相対的な用語は、図面に示されるような、１つの要素の別の要素に対する関係を説明するために、本明細書において使用される場合がある。相対的な用語は、図面において描かれている向きに加え、デバイスの種々の向きを包含することを意図していることが理解されるであろう。例えば、図面におけるデバイスがひっくり返されると、他の要素の「下側」面にあると記載された要素は、他の要素の「上側」面に向けられるであろう。したがって、例示的な用語「下側」は、図の特定の向きに応じて、「下側」及び「上側」の両方の向きを包含することができる。同様に、図のうちの１つにおけるデバイスがひっくり返されると、他の要素「の下に」又は「の下方に」として記述された要素は、この他の要素「の上方に」向けられるであろう。したがって、例示的な用語「の下に」又は「の下方に」は上及び下の両方の向きを包含することができる。
【0191】
本発明において使用される術語は、特定の実施例を説明するだけのためのものであって、本発明を限定することを意図したものではない。本明細書において使用される場合、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈がそうではないことを明確に示していない限り、複数形も含むことが意図される。「含む、備える（ｃｏｍｐｒｉｓｅｓ）」、「含む、備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」及び／又は「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書において使用される場合、記述される機構、要素、及び／又は構成要素の存在を特定するが、１つ又は複数の他の機構、要素、構成要素、及び／又はそれらの群の存在又は追加を排除するものではないことがさらに理解されるであろう。本明細書において、「複数の」という用語は、「少なくとも２つ」を意味する。本明細書において、半導体デバイスの２つの要素は、半導体デバイスの半導体層構造の主面に対して垂直である軸がそれら要素の両方を通って延びている場合、「縦方向に」重なる」。
【0192】
本発明の実施例は、概略説明図である断面説明図を参照しながら本明細書において説明されている。したがって、例えば、製造技術及び／又は公差の結果として、説明図の形からの変形が想起されることになる。したがって、本発明の実施例は、本明細書において例示される領域の特定の形に限定されるものと解釈されるべきではなく、例えば、製造に起因する形の逸脱を含むことになる。例えば、矩形として図示された注入領域は一般に、その縁において、丸みのある若しくは湾曲した特徴、及び／又は、注入領域から非注入領域への２値的な変化ではなく注入濃度の勾配を有する。したがって、図に示されている領域は、本質的に概略的であり、それらの形状はデバイスの領域の実際の形状を示すことを意図しておらず、本発明の範囲を限定することを意図しない。
【0193】
本明細書において開示される実施例は組み合わせることができることが理解されるであろう。したがって、第１の実施例に関して描かれ、及び／又は、説明されている特徴は、第２の実施例においても同様に含まれ得、逆もまた同じである。
【0194】
上記の実施例は特定の図を参照しながら説明されるが、本発明のいくつかの実施例が付加的な及び／又は介在する層、構造、又は要素を含み得、及び／又は、特定の層、構造、又は要素は、削除され得ることを理解されたい。本発明のいくつかの例示的な実施例が説明されたが、本発明の新規な教示及び利点から実質的に逸脱することなく、多くの変更が例示的な実施例において可能であることを、当業者は容易に理解するであろう。したがって、すべてのそのような変更は、特許請求の範囲に記載の本発明の範囲内に含まれることを意図している。したがって、上述したことは本発明の例示であり、開示される特定の実施例に限定されるものと解釈されるべきではなく、開示された実施例に対する変更は、他の実施例と同様に添付の特許請求の範囲内に含まれることが意図されていることを理解されたい。本発明は、請求項の均等物が含まれるものとする、添付の特許請求の範囲によって定義される。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【手続補正書】
【提出日】2024-03-12
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ゲート・パッドと、ゲート・バスと、
前記ゲート・パッドと前記ゲート・バスとの間に電気的に挿入されるゲート抵抗器構造と
を含み、前記ゲート抵抗器構造は、前記ゲート・パッドから前記ゲート・バスへ流れる電流に関して第１の抵抗と、前記ゲート・バスから前記ゲート・パッドへ流れる電流に関して第２の抵抗とを有し、前記第１の抵抗は、前記第２の抵抗とは異なる、半導体デバイス。
【請求項2】
複数のユニット・セル・トランジスタを有する活性エリアを含むワイド・バンドギャップ半導体層構造をさらに含み、前記ゲート・パッド、前記ゲート・バス及び前記ゲート抵抗器構造は、前記ワイド・バンドギャップ半導体層構造の上側面にある、請求項１に記載の半導体デバイス。
【請求項3】
前記ゲート抵抗器構造の前記上側面に直接ある内部誘電体パターンをさらに含む、請求項２に記載の半導体デバイス。
【請求項4】
前記ゲート抵抗器構造は、複数の第１のゲート抵抗器と、
複数の第１のスイッチと、
複数の第２のゲート抵抗器と、
複数の第２のスイッチと
を含む、請求項１から３までのいずれか一項に記載の半導体デバイス。
【請求項5】
前記複数の第１のゲート抵抗器のそれぞれ及び前記複数の第１のスイッチのうちのそれぞれの第１のスイッチは、前記ゲート・パッドと前記ゲート・フィンガとの間に結合され、前記複数の第２のゲート抵抗器のそれぞれ及び前記複数の第２のスイッチのうちのそれぞれの第２のスイッチは、前記ゲート・パッドと前記ゲート・フィンガとの間に結合されている、請求項４に記載の半導体デバイス。
【請求項6】
前記複数の第１のスイッチのそれぞれは、第１のダイオードを含み、前記複数の第２のスイッチのそれぞれは、第２のダイオードを含む、請求項５に記載の半導体デバイス。
【請求項7】
前記第１のダイオードのそれぞれは、前記複数の第１のゲート抵抗器のうちのそれぞれの第１のゲート抵抗器内に実装され、前記第２のダイオードのそれぞれは、前記複数の第２のゲート抵抗器のうちのそれぞれの第２のゲート抵抗器内に実装されている、請求項６に記載の半導体デバイス。
【請求項8】
前記第１のダイオードは、順バイアスされると電流が前記ゲート・パッドから前記ゲート・バスへ流れることを可能にするように構成され、前記第２のダイオードは、順バイアスされると電流が前記ゲート・バスから前記ゲート・パッドへ流れることを可能にするように構成されている、請求項７に記載の半導体デバイス。
【請求項9】
前記複数の第１のゲート抵抗器のそれぞれ及び前記複数の第２のゲート抵抗器のそれぞれは、ｎ－ｐ－ｎ接合を形成している、ｎ型半導体材料の第１のセクション、ｐ型半導体材料の第２のセクション、及びｐ型半導体材料の第３のセクションを含む、請求項４に記載の半導体デバイス。
【請求項10】
前記複数の第１のゲート抵抗器のうちのそれぞれの第１のゲート抵抗器の前記第１のセクションを前記複数の第１のゲート抵抗器のうちのそれぞれの第１のゲート抵抗器の前記第３のセクションにそれぞれ短絡させる複数の第１の金属コネクタと、前記複数の第２のゲート抵抗器のうちのそれぞれの第２のゲート抵抗器の前記第１のセクションを前記複数の第２のゲート抵抗器のうちのそれぞれの第２のゲート抵抗器の前記第２のセクションにそれぞれ短絡させる複数の第２の金属コネクタと
をさらに含む、請求項９に記載の半導体デバイス。
【国際調査報告】