特表 2024-527476 デュアル読み出しポートラッチアレイビットセル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-25

(54)【発明の名称】デュアル読み出しポートラッチアレイビットセル

(51)【国際特許分類】

   G11C 11/412 20060101AFI20240718BHJP

【ＦＩ】

G11C11/412 120

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023575961

(86)(22)【出願日】2022-07-08

(85)【翻訳文提出日】2024-01-12

(86)【国際出願番号】 US2022036516

(87)【国際公開番号】W WO2022272183

(87)【国際公開日】2022-12-29

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】アリジット バナージー

(72)【発明者】

【氏名】ジョン ジェイ． ウー

(72)【発明者】

【氏名】ラッセル シュレイバー

【テーマコード（参考）】

5B015

【Ｆターム（参考）】

5B015JJ31

5B015KA09

5B015NN01

(57)【要約】

メモリアクセスの効率的なフロアプランニング、電力及び性能のトレードオフを提供するための装置及び方法が開示される。デュアル読み出しポート及びシングル書き込みポートメモリビットセルは、記憶されたデータを２つの読み出しビット線上で搬送するために、２つの非対称読み出しアクセス回路を使用する。２つの読み出しビット線は、異なる電圧基準レベルにプリチャージされる。メモリビットセルのレイアウトは、２つの読み出しビット線を単一の書き込みビット線から反対のエッジ上に配置する。このレイアウトは、エッジ間のｐ型拡散とｎ型拡散の両方の上に配置されたダミーゲートを使用する。このレイアウトは、非対称読み出しアクセス回路を使用するにもかかわらず、ｎ型トランジスタと同じ数のｐ型トランジスタを有する。このレイアウトは、ｐ型トランジスタの数よりも１つ多いコンタクトゲートピッチを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

回路であって、
データを記憶するためのメモリビットセルのアレイを備え、
前記アレイの所定のメモリビットセルは、
データ記憶回路と、
ｐ型トランジスタのみを備える第１の非対称読み出しアクセス回路と、を備え、
前記第１の非対称読み出しアクセス回路は、第１の読み出し動作の指標を受信することに応じて、
前記データ記憶回路によって記憶されたデータにアクセスすることと、
前記データを第１の読み出しビット線に伝達することと、
を行うように構成されている、
回路。

【請求項2】

前記回路は、前記第１の読み出しビット線を接地基準レベルにプリチャージするように構成された第１のプリチャージ回路を備える、
請求項１の回路。

【請求項3】

前記所定のメモリビットセルは、ｎ型トランジスタのみを備える第２の非対称アクセス回路を備える、
請求項１の回路。

【請求項4】

前記回路は、第２の読み出しビット線を電源基準レベルにプリチャージするように構成された回路を備える、
請求項３の回路。

【請求項5】

前記所定のメモリビットセルは、前記第１の読み出し動作と同時に、前記第１の読み出し動作によってターゲットとされた前記アレイの同じ行をターゲットとする第２の読み出し動作を受信することに応じて、前記第２の非対称読み出しアクセス回路を介して、
前記データ記憶回路によって記憶された前記データにアクセスすることと、
前記データを前記第２の読み出しビット線に伝達することと、
を行うように構成されている、
請求項３の回路。

【請求項6】

前記第１の非対称読み出しアクセス回路は、
第１のｐ型トランジスタであって、前記第１のｐ型トランジスタのゲート端子において、前記データ記憶回路によって記憶された前記データの相補値を受信するように構成されている、第１のｐ型トランジスタと、
前記第１のｐ型トランジスタと直列に接続された第２のｐ型トランジスタであって、
前記第２のｐ型トランジスタのゲート端子において、前記第１の読み出し動作の指標として読み出しワード線を受けることと、
前記第２のｐ型トランジスタのドレイン端子において、前記第１の読み出しビット線を受けることと、
を行うように構成されている、第２のｐ型トランジスタと、を備える、
請求項１の回路。

【請求項7】

前記第１のプリチャージ回路は、ｎ型トランジスタのみを備える、
請求項１の回路。

【請求項8】

方法であって、
メモリビットセルのアレイにデータを記憶することと、
前記アレイの所定のメモリビットセルの第１の非対称読み出しアクセス回路であって、ｐ型トランジスタのみを備える第１の非対称読み出しアクセス回路が、第１の読み出し動作の指標を受信することに応じて、
前記所定のメモリビットセルのデータ記憶回路によって記憶されたデータにアクセスすることと、
前記データを前記第１の読み出しビット線に伝達することと、を含む、
方法。

【請求項9】

前記第１の読み出しビット線を接地基準レベルにプリチャージすることを含む、
請求項８の方法。

【請求項10】

前記所定のメモリビットセルは、ｎ型トランジスタのみを備える第２の非対称読み出しアクセス回路を備える、
請求項８の方法。

【請求項11】

第２の読み出しビット線を電源基準レベルにプリチャージすることを含む、
請求項１０の方法。

【請求項12】

前記第１の読み出し動作と同時に、前記第１の読み出し動作によってターゲットとされた前記アレイの同じ行をターゲットとする第２の読み出し動作を受信することに応じて、前記第２の非対称読み出しアクセス回路が、
前記データ記憶回路によって記憶された前記データにアクセスすることと、
前記データを前記第２の読み出しビット線に伝達することと、を含む、
請求項１０の方法。

【請求項13】

前記第１の非対称読み出しアクセス回路の第１のｐ型トランジスタのゲート端子が、前記データ記憶回路によって記憶された前記データの相補値を受信することと、
前記第１のｐ型トランジスタと直列に接続された第２のｐ型トランジスタのゲート端子が、前記第１の読み出し動作の指標として読み出しワード線を受けることと、
前記第２のｐ型トランジスタのドレイン端子が、前記第１の読み出しビット線を受けることと、を含む、
請求項８の方法。

【請求項14】

前記第１のプリチャージ回路は、ｎ型トランジスタのみを備える、
請求項８の方法。

【請求項15】

標準セルレイアウトであって、
１つ以上のメモリビットセルを含む複数のメモリビットセルを備え、
前記メモリビットセルは、
第１の読み出しワード線を受けるように構成され、前記標準セルレイアウトの第１のエッジにおいてｐ型拡散のみに配置された第１の金属ゲートと、
前記第１の読み出しワード線とは異なる第２の読み出しワード線を受けるように構成され、前記標準セルの前記第１のエッジにおいてｎ型拡散のみに配置された第２の金属ゲートと、
前記標準セルレイアウトの前記第１のエッジと第２のエッジとの間でｐ型拡散とｎ型拡散の両方に配置されたダミーゲートと、を備える、
標準セルレイアウト。

【請求項16】

前記１つ以上のメモリビットセルは、ｎ型トランジスタの数と等しい数のｐ型トランジスタを備え、
前記標準セルレイアウトのコンタクトゲートピッチは、前記ｐ型トランジスタの数よりも１つ多い、
請求項１５の標準セルレイアウト。

【請求項17】

前記１つ以上のメモリビットセルは、
前記第１のエッジにおいて、前記ｐ型拡散のみにドレイン領域として配置された第１の読み出しビット線と、
前記第１のエッジにおいて、前記ｎ型拡散のみにドレイン領域として配置された、前記第１の読み出しビット線とは異なる第２の読み出しビット線と、を備える、
請求項１６の標準セルレイアウト。

【請求項18】

前記１つ以上のメモリビットセルは、前記第２のエッジにおいて、前記ｐ型拡散と前記ｎ型拡散の両方にドレイン領域として配置された書き込みビット線を備える、
請求項１７の標準セルレイアウト。

【請求項19】

前記１つ以上のメモリビットセルは、
書き込みワード線を受けるように構成され、前記第２のエッジにおいてｐ型拡散のみに配置された第３の金属ゲートと、
前記書き込みワード線の相補値を受信するように構成され、前記第２のエッジにおいてｎ型拡散のみに配置された第４の金属ゲートと、を備える、
請求項１８の標準セルレイアウト。

【請求項20】

前記複数のメモリビットセルのうち第１のメモリビットセルを備え、
前記第１のメモリビットセルは、前記第１のエッジが、前記第１のメモリビットセルのミラーリングされた方式で配置された前記複数のメモリビットセルのうち第２のメモリビットセルの第１のエッジに当接した状態で配置されており、前記第１のメモリビットセル及び前記第２のメモリビットセルが前記第１の読み出しビット線及び前記第２の読み出しビット線を共有することを可能にする、
請求項１７の標準セルレイアウト。

【発明の詳細な説明】

【背景技術】

【0001】

（関連技術の説明）
一般に、様々な半導体チップは、メモリに結合された少なくとも１つの処理ユニットを含む。処理ユニットは、命令及びデータをフェッチし、命令をデコードし、命令を実行し、結果を記憶することによって、命令を処理する。処理ユニットは、命令をフェッチし、データをフェッチし、計算の結果を記憶するために、メモリアクセス要求をメモリに送信する。いくつかの設計では、処理ユニット及びメモリは、システムオンチップ（system-on-a-chip、ＳＯＣ）のように、同じダイ上にあり、一方、他の設計では、処理ユニット及びメモリは、マルチチップモジュール（multi-chip-module、ＭＣＭ）システムインパッケージ（system-in-a-package、ＳＩＰ）のように、同じパッケージ内の異なるダイ上にある。メモリとしては、スタティックランダムアクセスメモリ（Static Random Access Memory、ＳＲＡＭ）が一般的に使用される。ＳＲＡＭは、多くのメモリビットセルのアレイと、アレイに記憶された値にアクセスするために使用される周辺回路と、を含む。

【0002】

ダイ又はパッケージは、処理ユニット及びメモリに加えて、他のユニット又は構成要素を含み得る。個々の構成要素の寸法は、構成要素の全てを同じダイ又は同じパッケージ上に配置するために制限を有する。ＳＲＡＭ等のいくつかのタイプのメモリでは、効率的な配置のために寸法が制限を超えることがある。高さ及び／又は幅等のメモリの寸法は、他の構成要素の配置を妨げるほど十分に大きいことがある。場合によっては、他の構成要素は、同じダイ又は同じパッケージ内に収まらないことさえあり得る。その結果、チップは、大幅な再設計なしには動作不能になり得る。

【0003】

上記に鑑みて、メモリアクセスの効率的なフロアプランニング、電力及び性能のトレードオフを提供するための効率的な方法及び装置が望まれる。

【図面の簡単な説明】

【0004】

【図1】非対称読み出しアクセス回路及びデュアル読み出しポートを含むメモリビットセルの一般化された図である。

【図2】非対称読み出しアクセス回路及びデュアル読み出しポートを含むメモリビットセルの半導体レイアウトの一実施形態の一般化された図である。

【図3】非対称読み出しアクセス回路及びデュアル読み出しポートを含む隣接するメモリビットセルの一実施形態の一般化された図である。

【図4】非対称読み出しアクセス回路及びデュアル読み出しポートを含む隣接するメモリビットセルの半導体レイアウトの一実施形態の一般化された図である。

【図5】非対称読み出しアクセス回路及びデュアル読み出しポートを有するメモリビットセルを利用するメモリのプリチャージ回路の一実施形態の一般化された図である。

【図6】非対称読み出しアクセス回路及びデュアル読み出しポートを有するメモリビットセルを利用するメモリバンクの実施形態のブロック図である。

【図7】非対称読み出しアクセス回路及びデュアル読み出しポートを含むメモリビットセルに記憶されたデータに効率的にアクセスするための方法の一実施形態の一般化された図である。

【図8】非対称読み出しアクセス回路及びデュアル読み出しポートを含むメモリビットセルの半導体レイアウトを効率的に作成するための方法の一実施形態の一般化された図である。

【発明を実施するための形態】

【0005】

本発明は、様々な変更及び代替形態の余地があるが、具体的な実施形態が例として図面に示されており、本明細書で詳細に説明される。しかしながら、図面及びその詳細な説明は、開示された特定の形態に本発明を限定することを意図するものではなく、逆に、本発明は、添付の特許請求の範囲によって定義される本発明の範囲に含まれる全ての変更、均等物及び代替物を包含するものであることを理解されたい。

【0006】

以下の説明では、本発明の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、当業者は、これらの具体的な詳細なしに本発明が実施され得ることを認識すべきである。いくつかの例では、本発明を不明瞭にすることを避けるために、周知の回路、構造及び技術が詳細に示されていない。更に、説明の簡略化及び明確化のために、図に示される要素は必ずしも縮尺どおりに描画されていないことが理解されよう。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている。

【0007】

メモリアクセスの効率的なフロアプランニング、電力及び性能のトレードオフを提供するための装置及び方法が企図される。メモリアレイ（又はアレイ）は、複数の行（ロウ）及び複数の列（カラム）として配列された複数のメモリビットセルを利用する。これらの複数のメモリビットセルの少なくとも一部は、非対称読み出しアクセス回路及びデュアル読み出しポートを利用する。本明細書で使用される場合、「非対称回路」は、ｎ型トランジスタの数とは異なる数のｐ型トランジスタを含む回路を指す。メモリビットセルは、少なくとも第１の非対称読み出しアクセス回路及び第２の非対称読み出しアクセス回路を利用して、要求されたデータを対応する読み出しビット線上で提供する。いくつかの実施形態では、メモリビットセルの第１の非対称読み出しアクセス回路は、要求されたデータを第１の読み出しビット線上で搬送する。この第１の読み出しビット線は、予め接地基準レベルにプリチャージされている。この第１の非対称読み出しアクセス回路は、ｎ型トランジスタよりも多くのｐ型トランジスタを含む。いくつかの実施形態では、第１の非対称読み出しアクセス回路は、ｐ型トランジスタのみを含む。

【0008】

メモリビットセルの第２の非対称読み出しアクセス回路は、要求されたデータを、予め電源基準レベルにプリチャージされた第２の読み出しビット線上で搬送する。この第２の非対称読み出しアクセス回路は、ｐ型トランジスタよりも多くのｎ型トランジスタを含む。ｎ型トランジスタの数と同じ数のｐ型トランジスタを含む対称読み出しアクセス回路を使用しないことによって、メモリビットセルは、フロアプランにおけるメモリビットセルの配置のために使用されるオンダイ面積を低減する。加えて、各読み出しビット線は、ビットセルエッジ（ｐ型トランジスタ又はｎ型トランジスタの何れか）に沿って拡散領域を共有することによって、ビットセルの対ごとに単一トランジスタドレイン接続の拡散領域に接続される。したがって、対応する読み出しビット線上の容量性負荷が低減される。

【0009】

非対称読み出しアクセス回路を含むメモリビットセルの半導体レイアウト（又はレイアウト）は、２つの読み出しビット線の配置のためにレイアウトの最外エッジ上のドレイン領域を使用する。これらのドレイン領域の配置は、隣接するメモリビットセル間のノードの共有を可能にする。更に、このレイアウトはダミーゲートを使用し、ダミーゲートは、金属ゲートの下に活性領域ではなく絶縁層を含む構造である。この絶縁層は、ダミーゲート構造の金属ゲートの両側でソース／ドレイン領域間の電気的分離を提供する。レイアウト内の金属層及び他の構造の配置は、レイアウト内のｐ型トランジスタの数よりも１つ多い数のレイアウトのコンタクトゲートピッチ（ＣＰＰ）を提供する。隣接するメモリビットセルの回路とレイアウトの両方の更なる説明が、以下の説明において提供される。

【0010】

図１を参照すると、非対称読み出しアクセス回路及びデュアル読み出しポートを含むメモリビットセル１００の一実施形態の一般化されたブロック図が示されている。図示した実施形態では、ラッチ要素によるデータ記憶は、メモリビットセル１００によって提供される。例えば、デバイス１０２～１１２は、インバータ及びトライステートインバータのバックツーバック構成を使用してデータ記憶を提供する。インバータは、デバイス１０２～１０４で実装される。トライステートインバータは、デバイス１０６～１１２で実装される。デバイス１４０、１４２、１５０、１５２は、メモリビットセル１００がデュアル読み出しポートビットセルであるように、メモリビットセル１００に対して２つの読み出しアクセス回路を提供する。様々な実施形態では、メモリビットセル１００のデバイスはトランジスタである。いくつかの実施形態では、トランジスタは、プレーナ金属酸化物半導体（metal oxide semiconductor、ＭＯＳ）電界効果トランジスタ（field effect transistor、ＦＥＴ）である。他の実施形態では、メモリビットセル１００内のデバイス（又はトランジスタ）は、非プレーナトランジスタである。非プレーナトランジスタは、短チャネル効果を低減するために半導体処理において最近開発されたものである。トライゲートトランジスタ、フィン型電界効果トランジスタ（ＦＥＴ）及び全周ゲート（gate all around、ＧＡＡ）トランジスタは、非プレーナトランジスタの例である。

【0011】

メモリビットセル１００は、スタティックＲＡＭ（static RAM、ＳＲＡＭ）の一実施形態である。他の実施形態では、様々なタイプのＲＡＭセルのうち別のＲＡＭセルが使用される。この「メモリビットセル」は、「メモリビットセル」及び「ＳＲＡＭビットセル」と呼ばれることもある。様々な実施形態では、メモリビットセル１００は、何度もコピーされ、メモリ用の行及び列のアレイに配列される。アレイは、行デコーダ、列デコーダ、センス増幅器、プリチャージ回路、並びに、読み出しアクセスデータ及び書き込みアクセスデータを記憶するためのラッチ又はフリップフロップ回路等の順次要素のうち１つ以上等の外部回路（図示せず）を含む。

【0012】

本明細書で使用される場合、ブール論理高レベルは、論理高レベルとも呼ばれる。同様に、ブール論理低レベルは、論理低レベルとも呼ばれる。様々な実施形態では、論理高レベルは電源基準レベルに等しく、論理低レベルは接地基準レベルに等しい。本明細書で使用される場合、回路ノード又は線は、ノード又は線が、電圧レベルを受けるトランジスタをイネーブルする電圧レベルを蓄える場合に、「アサート」される。例えば、ｎ型トランジスタは、ｎ型トランジスタがそのソース端子上の電圧レベルを少なくとも閾値電圧だけ上回る正の非０電圧レベルをそのゲート端子上で受ける場合に、イネーブルされる。本明細書で使用される場合、回路ノード又は線は、ノード又は線が、電圧レベルを受けるトランジスタをディセーブルする電圧レベルを蓄える場合に、「ネゲート」される。ｎ型トランジスタは、ｎ型トランジスタがそのソース端子上の電圧レベルを閾値電圧だけ下回る電圧レベルをそのゲート端子上で受ける場合に、ディセーブルされる。同様に、ｐ型トランジスタは、ｐ型トランジスタがそのソース端子上の電圧レベルを少なくとも閾値電圧だけ下回る電圧レベルをそのゲート端子上で受ける場合に、イネーブルされる。ｐ型トランジスタは、ｐ型トランジスタがそのソース端子上の電圧レベルを少なくとも閾値電圧だけ上回る電圧レベルをそのゲート端子上で受ける場合に、ネゲートされる。

【0013】

メモリビットセル１００のデータ記憶ノードＤ１３０が論理高レベルを有する場合に、ｎ型トランジスタ１０４はイネーブルされ、ｐ型トランジスタ１０２はディセーブルされる。イネーブルされたｎ型トランジスタ１０４は、ノードＤＸ１３２を放電し、これにより、ｐ型トランジスタ１１０はイネーブルされ、ｎ型トランジスタ１０８はディセーブルされる。メモリビットセル１００のデータ記憶ノードＤ１３０が論理低レベルを有する場合に、ｎ型トランジスタ１０４はディセーブルされ、ｐ型トランジスタ１０２はイネーブルされる。イネーブルされたｐ型トランジスタ１０２は、ノードＤＸ１３２を充電し、これにより、ｎ型トランジスタ１０８はイネーブルされ、ｐ型トランジスタ１１０はディセーブルされる。本明細書で使用される場合、「ｎ型トランジスタ」は、「ｎ型デバイス」、「ｎ型ＭＯＳＦＥＴ」及び「ｎｆｅｔ」とも呼ばれる。更に、「ｐ型トランジスタ」は、「ｐ型デバイス」、「ｐ型ＭＯＳＦＥＴ」及び「ｐｆｅｔ」とも呼ばれる。したがって、ｎ型トランジスタ１０８はｎｆｅｔ１０８とも呼ばれ、ｐ型トランジスタ１１０はｐｆｅｔ１１０とも呼ばれる。ｎｆｅｔ１０８は、図１ではＮＦＢ０ １０８としてラベル付けされていることにも留意されたい。「ＮＦＢ０ １０８」等のように、図１で使用されるラベルは、図１の回路図内のトランジスタ及び回路ノード、並びに、少なくとも図２等の後の説明で使用される半導体レイアウト図内の等価なトランジスタ及びノードを識別するのに役立つ。

【0014】

書き込み動作が行われていない場合に、書き込みワード線（write word line、ＷＷＬ）１６０及び相補書き込みワード線（ＷＷＬＸ）１６２の各々はネゲートされる。したがって、パスゲートのｎ型トランジスタ１２２及びｐ型トランジスタ１２０の各々はディセーブルされ、それにより、ワード線ＷＢＬ１６４は、メモリビットセル１００のノードＤ１３０から電気的に切断される。更に、ｎ型トランジスタ１０６及びｐ型トランジスタ１１２の各々はイネーブルされ、それにより、ｎ型トランジスタ１０８及びｐ型トランジスタ１１０のうち一方は、ノードＤＸ１３２の電圧レベルに基づいてノードＤ１３０上で特定の電圧レベルを送ることと、メモリビットセル１００のデータ記憶ループを閉じることとの両方を行うことが可能になる。例えば、ノードＤＸ１３２が論理高レベルを蓄える場合に、ｎ型トランジスタ１０８はイネーブルされ、ｐ型トランジスタ１１０はディセーブルされる。ｎ型トランジスタ１０６は、ネゲートされたＷＷＬＸ１６２の論理高レベルによって、イネーブルされる。イネーブルされたｎ型トランジスタ１０６及び１０８は、データ記憶ノードＤ１３０と「ＶＳＳ」によって示される接地基準レベルとの間に放電経路を提供し、これにより、データ記憶ノードＤ１３０上で論理低レベルが維持され、データ記憶ループが閉じられる。逆に、ノードＤＸ１３２が論理低レベルを蓄える場合に、ｎ型トランジスタ１０８はディセーブルされ、ｐ型トランジスタ１１０はイネーブルされる。ｐ型トランジスタ１１２は、ネゲートされたＷＷＬ１６０の論理低レベルによって、イネーブルされる。イネーブルされたｐ型トランジスタ１１０及び１１２は、データ記憶ノードＤ１３０と「ＶＤＤ」によって示される電源基準レベルとの間に充電経路を提供し、これにより、データ記憶ノードＤ１３０上で論理高レベルが維持され、データ記憶ループが閉じられる。

【0015】

書き込み動作が行われている場合に、行デコーダ（図示せず）は、アドレス情報を受信し、複数の行ワード線のうち単一の行ワード線をイネーブルする。メモリバンクを利用する実施形態では、行デコーダ（図示せず）は、アドレス情報を受信し、複数の行ワード線を含むターゲットメモリバンクの特定のワード線をイネーブルする。メモリビットセル１００が、イネーブルされた行ワード線に対応する行にある場合に、メモリビットセル１００のＷＷＬ１６０及びＷＷＬＸ１６２の各々は、外部アクセス回路によってアサートされる。したがって、パスゲートのｐ型トランジスタ１２０及びｎ型トランジスタ１２２の各々はイネーブルされる。パスゲートのイネーブルされたトランジスタ１２０及び１２２は、ワード線ＷＢＬ１６４をメモリビットセル１００のノードＤ１３０に電気的に接続する。したがって、ＷＢＬ１６４は、ノードＤ１３０上に蓄えられる電圧レベルを送る。書き込みワード線ＷＷＬ１６０は、アレイの対応する行内の他のメモリビットセルにも接続される。ｎ型トランジスタ１０６及びｐ型トランジスタ１１２の各々はディセーブルされ、それにより、データ記憶ノードＤ１３０及びＤＸ１３２は互いに電気的に切断される。この実施形態では、メモリビットセル１００は、シングル書き込みポートを有するシングルエンド書き込みビットセルである。ビット線ＷＢＬ１６４は、アレイの列上の書き込みデータを送る外部シーケンシャル要素及びバッファ回路によって書き込みデータで送られる。書き込みアクセス動作の場合、外部回路は、入力データに対応する論理高レベル又は論理低レベル等の特定の電圧レベルを、列全体にわたってルーティングされたビット線ＷＢＬ１６４上に送る。書き込み動作によってターゲットにされないメモリビットセルについては、データ記憶は変化しないままであることに留意されたい。

【0016】

読み出しアクセス動作の場合に、いくつかの実施形態では、外部プリチャージトランジスタはディセーブルされ、読み出しワード線はアサートされ、外部センス増幅器はイネーブルされ、外部読み出しラッチはイネーブルされて、ターゲットメモリビットセルから読み出されたデータをキャプチャする。メモリビットセル１００のラッチ要素（トランジスタ１０２～１１２）によって記憶されたデータは、非対称読み出しアクセス回路１８０によって読み出しビット線ＲＢＬ０ １７６からゲート制御される。同様に、メモリビットセル１００のラッチ要素（トランジスタ１０２～１１２）によって記憶されたデータは、非対称読み出しアクセス回路１８２によって読み出しビット線ＲＢＬ１ １７８からゲート制御される。本明細書で使用される場合、「非対称」は、ｎ型トランジスタの数とは異なる数のｐ型トランジスタを含む回路を指す。

【0017】

様々な実施形態では、非対称読み出しアクセス回路１８０は、ｎ型トランジスタよりも多くのｐ型トランジスタを含む。いくつかの実施形態では、非対称読み出しアクセス回路１８０は、ｐ型トランジスタのみを含む。そのような実施形態では、非対称読み出しアクセス回路１８０は、如何なるｎ型トランジスタも含まない。図示した実施形態では、非対称読み出しアクセス回路１８０は、直列スタックトポロジで接続された２つのｐ型トランジスタ１４０及び１４２と、０個のｎ型トランジスタと、を含む。したがって、非対称読み出しアクセス回路１８０は、ここでは０個のｎ型トランジスタの数とは異なる、ここでは２個のｐ型トランジスタの数を利用する。非対称読み出しアクセス回路１８０への入力は、ノードＤＸ１３２及び読み出しワード線ＲＷＬ０ １７０である。非対称読み出しアクセス回路１８０の出力は、読み出しビット線ＲＢＬ０ １７６である。

【0018】

様々な実施形態では、非対称読み出しアクセス回路１８２は、ｐ型トランジスタよりも多くのｎ型トランジスタを含む。いくつかの実施形態では、非対称読み出しアクセス回路１８２は、ｎ型トランジスタのみを含む。そのような実施形態では、非対称読み出しアクセス回路１８２は、如何なるｐ型トランジスタも含まない。図示した実施形態では、非対称読み出しアクセス回路１８２は、直列スタックトポロジで接続された２つのｎ型トランジスタ１５０及び１５２と、０個のｐ型トランジスタと、を含む。したがって、非対称読み出しアクセス回路１８２は、ここでは２個であるｎ型トランジスタの数とは異なる、ここでは０個のｐ型トランジスタの数を利用する。非対称読み出しアクセス回路１８２への入力は、ノードＤＸ１３２及び読み出しワード線ＲＷＬ１ １７２である。非対称読み出しアクセス回路１８０の出力は、読み出しビット線ＲＢＬ１ １７８である。

【0019】

ビット線ＲＢＬ０ １７６は、接地基準レベル「ＶＳＳ」等の論理低レベルにプリチャージされる。プリチャージサイクル（又はフェーズ）が終了した後、ワード線ＲＷＬ０ １７０がアサートされる場合に、ｐ型トランジスタ１４０はイネーブルになる。ｐ型トランジスタ１４２がイネーブルされるかどうかは、ノードＤＸ１３２上に記憶されたバイナリ値に基づく。ｐ型トランジスタ１４０及び１４２の両方がイネーブルされ、ノードＤＸ１３２が論理低レベルを蓄える場合に、ｐ型トランジスタ１４０及び１４２のこの直列スタックは、ビット線ＲＢＬ０ １７６を論理高レベルに充電する。

【0020】

メモリビットセル１００の他の非対称読み出しアクセス回路に関して、ビット線ＲＢＬ１ １７８は、電源基準レベル「ＶＤＤ」等の論理高レベルにプリチャージされる。プリチャージサイクル（又はフェーズ）が終了した後、ワード線ＲＷＬ１ １７２がアサートされる場合に、ｎ型トランジスタ１５０はイネーブルになる。ｎ型トランジスタ１５２がイネーブルされるかどうかは、ノードＤＸ１３２上に記憶されたバイナリ値に基づく。ｎ型トランジスタ１５０及び１５２の両方がイネーブルされ、ノードＤＸ１３２が論理高レベルを蓄える場合に、ｎ型トランジスタ１５０及び１５２のこの直列スタックは、ビット線ＲＢＬ１ １７８を論理低レベルに放電する。したがって、ｐ型トランジスタ１４０及び１４２は、ｐ型トランジスタのみに依存する非対称読み出しアクセス回路を提供する。この非対称読み出しアクセス回路は、ｎ型トランジスタを使用しない。ｎ型トランジスタ１５０及び１５２は、ｎ型トランジスタのみに依存する非対称読み出しアクセス回路を提供する。この非対称読み出しアクセス回路は、ｐ型トランジスタを使用しない。メモリビットセル１００のこのトポロジは、デュアル読み出しポートを実装するために完全相補型トライステートインバータを使用するビットセルよりも少ないトランジスタを使用する。

【0021】

図２を参照すると、非対称読み出しアクセス回路及びデュアル読み出しポートを含むメモリビットセルの半導体標準セルレイアウト２００の一実施形態の一般化されたブロック図が示されている。先に説明された信号及び回路は、全く同様に符号が付されている。非対称読み出しアクセス回路１８０及び１８２の破線ボックスは、これらの回路のレイアウト要素を強調するために使用され、破線ボックスはレイアウト２００の一部ではないことに留意されたい。ここで、ｐ型トランジスタ（p-type transistor）は、標準セルレイアウト２００（又はレイアウト２００）の上部にあり、ｎ型トランジスタ（n-type transistor）は、標準セルレイアウト２００の下部にある。図示した実施形態では、標準セルレイアウト２００は、シングルエンド読み出し機能及びシングルエンド書き込み機能を有する、デュアル読み出しポート及びシングル書き込みポートメモリビットセル用である。様々な実施形態では、標準セルレイアウト２００は、（図１の）メモリビットセル１００の回路トポロジのために使用される。図示したように、標準セルレイアウト２００は、垂直方向に金属ゲート２０６を使用し、水平方向に活性領域を画定するために使用される拡散領域２０２及び２０４を使用する。例えば、ｐ型拡散領域２０２は、レイアウト２００においてｐ型活性領域を画定し、一方、ｎ型拡散領域２０４は、レイアウト２００においてｎ型活性領域を画定する。標準セルレイアウト２００を回転させて異なる向きを有することが可能であることに留意されたい。

【0022】

（図１の）メモリビットセル１００のトランジスタと同様に、いくつかの実施形態では、レイアウト２００内のトランジスタは、プレーナ金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）である。他の実施形態では、レイアウト２００のデバイス（又はトランジスタ）は、トライゲートトランジスタ、フィン型電界効果トランジスタ（ＦＥＴ）及び全周ゲート（ＧＡＡ）トランジスタ等の非プレーナトランジスタである。いくつかの実施形態では、ソース／ドレイン領域は、トレンチシリサイドコンタクトを用いて実装される。ソース／ドレイン領域に使用されるトレンチシリサイドコンタクト、異なる金属層における信号経路、コンタクト及びビア等は、説明を容易にするためにレイアウト２００には示されていない。図示したように、ｐ型トランジスタ１０２、１１０、１１２、１２０、１４０、１４２は、特定の順序で配置される。同様に、ｎ型トランジスタ１０４、１０６、１０８、１２２、１５０、１５２は、特定の順序で配置される。非対称読み出しアクセス回路を使用するにもかかわらず、標準セルレイアウト２００は、ｎ型トランジスタの数に等しい数のｐ型トランジスタを含み、それとともに、ｐ型トランジスタの数（又はｎ型トランジスタの数）よりも１つ多いコンタクトゲートピッチを提供する。コンタクトゲート（ポリ）ピッチ（contacted gate (poly)pitch、ＣＰＰ）の数のメトリックは、半導体レイアウトの密度を特徴付けるために使用される１つのメトリックである。図示した実施形態では、レイアウト２００は、非対称読み出しアクセス回路を使用するにもかかわらず、６つのｐ型トランジスタと６つのｎ型トランジスタとを有する。レイアウト２００は、７ＣＰＰに等しい密度を有する。

【0023】

ダミーゲートは、通常、領域間の電気的分離を提供するために使用される。様々な実施形態では、ダミーゲートは金属ゲートを使用するが、ゲート領域は、ｎ型又はｐ型拡散層等の活性シリコン層ではなく、絶縁層の上に形成される。分離層は、窒化ケイ素層、二酸化ケイ素層等の酸化ケイ素層、又は、別のタイプの誘電体層を使用する。したがって、ダミーゲートと、ソース／ドレイン領域等のダミーゲートの両側の領域のうち１つ以上とに電圧レベルが印加されても、電気経路は提供されず、ソース／ドレイン領域間に電流は流れない。ダミーゲートの製造ステップは、ダミーゲートのレイアウト内の位置に活性トランジスタが形成されないことを保証する。いくつかの実施形態では、標準セルレイアウトは、セルレイアウトのエッジにおいてダミーゲートを使用する。これらの場合、ダミーゲートは、セルを互いに分離するために使用される。例えば、セルのエッジは、最後の活性金属ゲートと、それに続く活性拡散と、次いでダミーゲートとを有する。いくつかの設計では、２つの隣接するセルがダミーゲートを共有する。しかしながら、図示した実施形態に示されるように、標準セルレイアウト２００は、エッジにダミーゲートを有しない。そうではなく、標準セルレイアウト２００は、レイアウトの中央においてダミーゲート２７０を使用する。

【0024】

標準セルレイアウト２００の左エッジには、書き込みビット線が配置される。例えば、レイアウト２００の左エッジには、ｐ型トランジスタ１２０のソース／ドレイン領域ＷＢＬ２１０が配置される。同様に、レイアウト２００の左エッジには、ｎ型トランジスタ１２２のソース／ドレイン領域ＷＢＬ２１２が配置される。標準セルレイアウト２００の右エッジには、２つの読み出しビット線が配置される。例えば、レイアウト２００の右上エッジには、ｐ型トランジスタ１４０のドレイン領域ＲＢＬ０ ２４０が配置される。同様に、レイアウト２００の右下エッジには、ｎ型トランジスタ１５０のドレイン領域ＲＢＬ１ ２４２が配置される。ダミーゲートは、レイアウト２００の左エッジ又は右エッジには配置されない。

【0025】

レイアウト２００のソース／ドレイン領域２１０～２４２は、同様に名前が付けられ、且つ、（図１の）メモリビットセル１００において使用される信号と電気的に等価である。同様に、レイアウト２００の金属ゲート２５０～２８４は、同様に名前が付けられ、且つ、（図１の）メモリビットセル１００において使用される信号と電気的に等価である。しかしながら、ここでは、信号は、ノードを互いに電気的に接続するために更なる層及びコンタクトが配置されるまで、ソース／ドレイン領域及び金属ゲートにおいて物理的に切断される。したがって、図２において互いに同一の名前が付けられ、且つ、（図１の）メモリビットセル１００において先に説明された信号と同一の名前が付けられた信号は、レイアウト２００の異なる物理的要素を識別する信号のために、レイアウト２００において異なる符号が付けられる。例えば、データ記憶ノードＤ２１４及びＤ２１６は論理的に等価であるが、ノードＤ２１４のソース／ドレイン領域を形成するｐ型活性領域は、ノードＤ２１６のソース／ドレイン領域を形成するｎ型活性領域に物理的に当接しない。したがって、ノードＤ２１４及びＤ２１６は、ソース／ドレイン領域において物理的に接続されない。しかしながら、ノードＤ２１４及びＤ２１６は、更なる金属層、ビア及びコンタクトが半導体製造ステップによって配置された後に、物理的に接続される。

【0026】

半導体製造ステップが、説明を容易にするために示されていない更なる金属層、ビア及びコンタクトを配置する場合に、ノードＤ２１４及びＤ２１６は、物理的に接続されるようになる。この物理的接続は、電圧レベルがレイアウト２００に印加される場合に、ノードＤ２１４及びＤ２１６が電気的に接続されるようになることを可能にする。同様に、書き込みワード線ＷＷＬ２５２及びＷＷＬ２５６は論理的に等価であるが、ＷＷＬ２５２の金属ゲートは、ＷＷＬ２５６の金属ゲートに物理的に当接しない。したがって、書き込みワード線ＷＷＬ２５２及びＷＷＬ２５６は、金属ゲートにおいて物理的に接続されない。しかしながら、書き込みワード線ＷＷＬ２５２及びＷＷＬ２５６は、半導体製造ステップによって更なる層及びコンタクトが配置された後に、物理的に接続される。半導体製造ステップが更なる金属層、ビア及びコンタクトを配置する場合に、書き込みワード線ＷＷＬ２５２及びＷＷＬ２５６は、物理的に接続されるようになる。この物理的接続は、電圧レベルがレイアウト２００に印加される場合に、書き込みワード線ＷＷＬ２５２及びＷＷＬ２５６が電気的に接続されるようになることを可能にする。

【0027】

次に図３を参照すると、非対称読み出しアクセス回路及びデュアル読み出しポートを含む隣接するメモリビットセル３００の一実施形態の一般化されたブロック図が示されている。先に説明された信号及び回路は、全く同様に符号が付されている。図示した実施形態では、２つのメモリビットセル３８０及び３８２が隣接して配置されている。いくつかの実施形態では、ビットセル３８０及び３８２は、アレイの同じ列内の２つの異なる行の２つの隣接するビットである。一例では、ビットセル３８０は、マルチ行アレイの行９に記憶されたデータワードのビット［４］であり、ビットセル３８２は、同じマルチ行アレイの行１０に記憶された別のデータワードのビット［４］である。ビットセル３８０及び３８２は、読み出しビット線ＲＢＬ０ １７６及びＲＢＬ１ １７８を共有する。同様に、ビットセルは、書き込みビット線ＷＢＬ１６４を共有する。ビットセル３８０は、（図１の）メモリビットセル１００と同じトランジスタ及びトポロジを使用する。同様に、ビットセル３８２は、メモリビットセル１００と同じトランジスタ及びトポロジを使用するが、ミラーリングされた方式で使用する。図示したように、ビットセル３８２は、ビットセル３８０のトランジスタ１０２～１５２と同じ電気的トポロジを使用するトランジスタ３０２～３５２を含む。同様に、ビットセル３８２は、ビットセル３８０が制御信号１６０～１７２を受信するのと同様の方式で制御信号３６０～３７２を受信する。

【0028】

図４を参照すると、非対称読み出しアクセス回路及びデュアル読み出しポートを含む隣接するメモリビットセルの半導体レイアウト４００の一実施形態の一般化されたブロック図が示されている。先に説明された信号及び回路は、全く同様に符号が付されている。ここで、ｐ型トランジスタは標準セルレイアウト４００の上部にあり、ｎ型トランジスタは標準セルレイアウト４００の下部にある。図示した実施形態では、標準セルレイアウト４００は、シングルエンド書き込みを有する、２つのデュアル読み出しポート、シングル書き込みポートメモリビットセル用である。いくつかの実施形態では、ビットセルは、アレイの同じ列内の２つの異なる行の２つの隣接するビットである。一実施形態では、標準セルレイアウト４００は、（図３の）メモリビットセル３００のレイアウトを提供する。図示したように、標準セルレイアウト４００（又はレイアウト４００）は、ソース／ドレイン領域２１０～２４２及び４１０～４３６を利用するトランジスタ１０２～１５２及び３０２～３５２を含み、金属ゲート上で受信される制御信号２５０～２８４及び４５０～４８４を受信する。

【0029】

レイアウト２００と同様に、図４において互いに同一の名前が付けられ、且つ、（図１の）メモリビットセル１００及び（図３の）メモリビットセル３００において先に説明された信号と同一の名前が付けられた信号は、半導体レイアウト４００の異なる物理的要素を識別する信号のために、半導体レイアウト４００において異なる符号が付けられる。例えば、書き込みワード線ＷＷＬ４５２及びＷＷＬ４５６は論理的に等価であるが、ＷＷＬ４５２の金属ゲートは、ＷＷＬ４５６の金属ゲートに物理的に当接しない。したがって、書き込みワード線ＷＷＬ４５２及びＷＷＬ４５６は、金属ゲートにおいて物理的に接続されない。しかしながら、書き込みワード線ＷＷＬ４５２及びＷＷＬ４５６は、半導体製造ステップによって更なる層及びコンタクトが配置された後に、物理的に接続される。半導体製造ステップが更なる金属層、ビア及びコンタクトを配置する場合に、書き込みワード線ＷＷＬ４５２及びＷＷＬ４５６は、物理的に接続されるようになる。この物理的接続は、電圧レベルがレイアウト４００に印加される場合に、書き込みワード線ＷＷＬ４５２及びＷＷＬ４５６が電気的に接続されるようになることを可能にする。

【0030】

標準セルレイアウト２００（又はレイアウト２００）と同様に、レイアウト４００は、最外エッジにおいてダミーゲートを使用しない。そうではなく、レイアウト４００は、個別のメモリビットセルにおいてダミーゲート２７０及び４７０を使用する。様々な実施形態では、ダミーゲート４７０は、ダミーゲート２７０を形成するために使用されるのと同様の製造ステップを使用して形成される。ダミーゲート２７０と同様に、いくつかの実施形態では、ダミーゲート４７０は左フローティングであるが、他の実施形態では、ダミーゲート２７０及び４７０のうち１つ以上はＶＤＤ及びＶＳＳのうち何れかに接続される。金属ゲートを使用するにもかかわらず、ダミーゲート２７０及び４７０が誘電体層上に形成され、その結果、電流を伝導することができない。したがって、ソース／ドレイン領域ＤＸ２２６は、ソース／ドレイン領域ＶＤＤ２３０から電気的に分離される。同様に、ソース／ドレイン領域ＤＸ２２８は、ソース／ドレイン領域ＶＳＳ２３２から電気的に分離される。更に、ソース／ドレイン領域ＤＸ４２６は、ソース／ドレイン領域ＶＤＤ４３０から電気的に分離され、ソース／ドレイン領域ＤＸ４２８は、ソース／ドレイン領域ＶＳＳ４３２から電気的に分離される。レイアウト４００は、読み出しビット線に使用されるドレイン領域ＲＢＬ０ ２４０及びＲＢＬ１ ２４２の共有を提供する。例えば、２つのｐ型トランジスタ１４０、３４０は、ドレイン領域ＲＢＬ０ ２４０を共有する。同様に、２つのｎ型トランジスタ１５０及び３５０は、ドレイン領域ＲＢＬ１ ２４２を共有する。左エッジと右エッジの両方において、ドレイン領域ＷＢＬ２１０、ＷＢＬ２１２、ＷＢＬ４１０、ＷＢＬ４１２を共有する他のビットセルの他のレイアウトとの更なる共有が起こり得る。

【0031】

次に図５を参照すると、プリチャージ回路５００の一実施形態の一般化されたブロック図が示されている。先に説明された信号名は、全く同様に符号が付されている。例えば、読み出しビット線ＲＢＬ０ １７６及びＲＢＬ１ １７８は、（図１の）メモリビットセル１００からの読み出しビット線である。図示したように、回路５００は、２つの読み出しビット線のためのプリチャージ回路（又は回路）を含む。回路５２０は、読み出しビット線ＲＢＬ１ １７８をプリチャージする。読み出しビット線ＲＢＬ１ １７８は、ｎ型トランジスタのみを使用する非対称読み出しアクセス回路（図示せず）に接続される。先に示されたように、ｎ型トランジスタのみを使用するこの非対称読み出しアクセス回路の例は、（図１の）非対称読み出しアクセス回路１８２である。回路５２０は、プリチャージｐ型トランジスタ５０２と、インバータ５１０と、直列スタックトポロジのｐ型トランジスタ５１２及び５１４と、を含む。プリチャージｐ型トランジスタ５０２は、プリチャージ制御信号ＰＣＨ１ ５０４を受信する。トランジスタ５１４は、制御信号ＬＥ１ ５１６を受信する。回路５４０は、読み出しビット線ＲＢＬ０ １７６をプリチャージする。読み出しビット線ＲＢＬ０ １７６は、ｐ型トランジスタのみを使用する非対称読み出しアクセス回路（図示せず）に接続される。先に示されたように、ｐ型トランジスタのみを使用するこの非対称読み出しアクセス回路の例は、（図１の）非対称読み出しアクセス回路１８０である。回路５４０は、プリチャージトランジスタ５２２と、インバータ５３０と、直列スタックトポロジのｎ型トランジスタ５３２及び５３４と、を含む。プリチャージトランジスタ５２２はプリチャージ制御信号ＰＣＨ０ ５２４を受信し、トランジスタ５２２は制御信号ＰＣＨ０ ５２４を受信する。回路５２０の動作の更なる説明は、以下の説明において提供される。回路５４０を動作させるために同様のステップが使用される。

【0032】

プリチャージフェーズの間、制御信号ＰＣＨ１ ５０４はアサートされ、ｐ型トランジスタ５０２はイネーブルされ、イネーブルされたトランジスタ５０２は、電源電圧基準レベル「ＶＤＤ」と読み出しビット線ＲＢＬ１ １７８との間に導電経路を生成する。ＲＢＬ１ １７８が電源基準レベルにプリチャージされる場合に、インバータ５１０はｐ型トランジスタ５１２のゲート端子を放電し、これにより、トランジスタ５１２がイネーブルされる。トランジスタ５１２は、キーパートランジスタとして使用される。いくつかの実施形態では、回路５２０は、トランジスタ５１４なしに、トランジスタ５１２等の単一のキーパートランジスタを使用する。他の実施形態では、回路５２０は、様々なスプリットキーパー（又はデュアルキーパー）方式のうち何れかを提供する２つのｐ型トランジスタ５１２及び５１４とともに示されるような直列スタックを使用する。例えば、２つのｐ型トランジスタ５１２及び５１４は、様々な遅延オンセットキーパー回路のうち何れかを提供する。評価フェーズの間、制御信号ＰＣＨ１ ５０４はネゲートされ、トランジスタ５０２はディセーブルされる。読み出しビット線ＲＢＬ１ １７８上の電圧レベルは、選択されたビットセルの非対称読み出しアクセス回路によって提供される電圧レベルに少なくとも基づく。

【0033】

次に図６を参照すると、メモリバンク６００の一実施形態の一般化されたブロック図が示されている。様々な実施形態では、メモリは複数のメモリバンクとして編成され、メモリマクロブロックは、左バンクと右バンクの両方を含む。いくつかの実施形態では、バンク６００は、メモリマクロブロックの左バンク又は右バンクのうち何れかである。メモリバンクを説明するために「左」及び「右」が使用されるが、「上部バンク」及び「下部バンク」等の他の表記が使用されてもよい。図示したように、メモリバンク６００は、アレイ６１０Ａ～６１０Ｂと、行デコーダ６２０Ａ～６２０Ｂと、アレイ６１０Ａ～６１０Ｂの間のセンス増幅器６３０Ａ～６３０Ｂと、読み出し及び書き込みタイミング制御論理６４０Ａ～６４０Ｂと、ブロック６５０内の読み出しラッチ及び書き込みラッチと、を含む。いくつかの実施形態では、複数のバンクが、同じクロックサイクル又は同じパイプラインステージにおいて同時にアクセスされることに留意されたい。アクセスは、読み出しアクセス及び書き込みアクセスのうち何れかを含む。そのような実施形態では、バンクアドレスデコーダが、アクセスすべき対応するバンクを選択する。

【0034】

様々な実施形態では、メモリバンク６００内のブロック６１０Ａ～６１０Ｂ、６２０Ａ～６２０Ｂ、６３０Ａ～６３０Ｂ、６４０Ａ～６４０Ｂ、６５０の各々は、別のブロックに通信可能に結合される。例えば、ルーティングが別のブロックを介して行われるような直接接続が使用される。あるいは、信号のステージングが中間ブロックにおいて行われる。様々な実施形態では、アレイ６１０Ａ～６１０Ｂの各々は、タイル形式で配列された複数のメモリビットセル６６０を含む。いくつかの実施形態では、１つ以上のビットセルは、非対称読み出しアクセス回路を含む。例えば、アレイ６１０Ａ及び６１０Ｂのうち１つ以上は、デュアル読み出しポート及びシングル書き込みポート機能を提供する。したがって、メモリビットセルは、記憶されたバイナリ値が、プリチャージされた読み出しビット線１６６に影響を及ぼすかどうかを制御する、（図１の）ｐ型トランジスタ１４０及び１４２等のｐ型トランジスタのスタックを含む。加えて、メモリビットセルは、記憶されたバイナリ値が、プリチャージされた読み出しビット線１６８に影響を及ぼすかどうかを制御する、（図１の）ｐ型トランジスタ１５０及び１５２等のｎ型トランジスタのスタックを含む。

【0035】

ブロック６２０Ａ～６２０Ｂ内の行デコーダ及びワード線ドライバは、アクセス要求に対応するアドレス情報を受信する。例えば、ブロック６２０Ａ～６２０Ｂの各々は、アクセス要求アドレス６７０によって提供される情報を受信する。ブロック６２０Ａ～６２０Ｂの各々は、アレイ６２０Ａ～６２０Ｂのうち関連するアレイ内の複数の行のうち特定の行又はエントリを選択する。いくつかの実施形態では、ブロック６２０Ａ～６２０Ｂは、アレイ６２０Ａ～６２０Ｂのうちの関連するアレイ内の所定の行又はエントリを選択するためにアドレス６６０のインデックス部分を使用する。各行又はエントリは、１つ以上のメモリラインを記憶する。

【0036】

図示した実施形態では、アレイ６２０Ａ～６２０Ｂ内の行又はエントリは、垂直方向に配列される。しかしながら、他の実施形態では、メモリラインの記憶のために水平方向が使用される。書き込みアクセス要求の場合、書き込みラッチはブロック６５０内に配置される。書き込みデータは、アレイ６１０Ａ～６１０Ｂに送られる。タイミング制御論理６４０Ａ～６４０Ｂは、ブロック６５０において、書き込みラッチを新しいデータで更新し、書き込みワード線ドライバ論理をセットアップする。書き込みデータは、ブロック６２０Ａ～６２０Ｂのうち関連するブロックによって選択されたビットセルの行に書き込まれる。いくつかの実施形態では、プリチャージ回路がブロック６５０に含まれる。

【0037】

読み出しアクセス要求の場合、ブロック６５０は、アレイ６１０Ａ～６１０Ｂにルーティングされる読み出しビット線をプリチャージするために使用される。ブロック６４０Ａ～６４０Ｂ内のタイミング回路は、ブロック６３０Ａ～６３０Ｂ内のセンス増幅器をプリチャージし、セットアップするために使用される。タイミング回路６４０Ａ～６４０Ｂは、読み出しワード線ドライバ論理をセットアップする。行デコーダ６２０Ａ～６２０Ｂのうち何れかは、データを読み出す行を選択し、このデータは、センス増幅器によってセンシングされる読み出しビット線上で提供される。読み出しラッチは、読み出しデータをキャプチャする。

【0038】

次に図７を参照すると、メモリビットセルに記憶されたデータに効率的にアクセスするための方法７００の一実施形態が示されている。説明のために、この実施形態（及び図８）におけるステップを順番に示す。しかしながら、他の実施形態では、いくつかのステップは、図示した順序とは異なる順序で行われ、いくつかのステップは、同時に実行され、いくつかのステップは、他のステップと組み合わされ、いくつかのステップは、存在しない。

【0039】

複数の行及び列として配列されたメモリビットセルのアレイが、データを記憶する（ブロック７０２）。様々な実施形態では、記憶されたデータの値は、メモリビットセル内のデータ記憶ループによって維持される。また、記憶されたデータの値は、書き込み動作によって更新される。いくつかの実施形態では、メモリビットセルは、パスゲートとフィードバックインバータ（及びフィードバックトライステートインバータ）とを含み、データ記憶ループを実装し、書き込み動作中に記憶された値の更新を可能にする。いくつかの実施形態では、メモリビットセルは、（図１の）メモリビットセル１００並びに（図３の）メモリビットセル３８０及び３８２のパスゲートとフィードバックインバータとを使用する。

【0040】

メモリビットセルの外部の回路が、第１の読み出しビット線を接地基準レベルにプリチャージする（ブロック７０４）。回路は、第２の読み出しビット線を電源基準レベルにプリチャージする（ブロック７０６）。アレイが、アレイの第１の行をターゲットにし、且つ、第１の読み出しビット線上で読み出されるデータをターゲットにする第１の読み出し動作を受信する場合（条件ブロック７０８：「はい」）、ｎ型トランジスタよりも多くのｐ型トランジスタを含む第１の非対称読み出しアクセス回路が、第１の行内のビットセルに記憶されたデータを第１の読み出しビット線に搬送する（ブロック７１０）。いくつかの実施形態では、第１の非対称読み出しアクセス回路は、ｐ型トランジスタのみを含む。例えば、メモリビットセルは、非対称読み出しアクセス回路１８０を含む（図１の）メモリビットセル１００と同様である。非対称読み出しアクセス回路１８０は、記憶されたバイナリ値が、プリチャージされた読み出しビット線１７６に影響を及ぼすかどうかを制御する、ｐ型トランジスタ１４０及び１４２等のｐ型トランジスタのスタックを含む。

【0041】

アレイが、アレイの第１の行をターゲットにし、且つ、第１の読み出しビット線上で読み出されるデータをターゲットにする第１の読み出し動作を受信しない場合（条件ブロック７０８：「いいえ」）、方法７００の制御フローは、ブロック７１０をスキップし、条件ブロック７１２に移動する。アレイが、第１の行をターゲットにし、且つ、第２の読み出しビット線上で読み出されるデータをターゲットにする第２の読み出し動作を受信する場合（条件ブロック７１２：「はい」）、ｐ型トランジスタよりも多くのｎ型トランジスタを含む第２の非対称読み出しアクセス回路が、第１の行内のビットセルに記憶されたデータを第２の読み出しビット線に搬送する（ブロック７１４）。いくつかの実施形態では、第２の非対称読み出しアクセス回路は、ｎ型トランジスタのみを含む。例えば、メモリビットセルは、非対称読み出しアクセス回路１８２を含む（図１の）メモリビットセル１００と同様である。非対称読み出しアクセス回路１８２は、記憶されたバイナリ値が、プリチャージされた読み出しビット線１７８に影響を及ぼすかどうかを制御する、ｎ型トランジスタ１５０及び１５２等のｎ型トランジスタのスタックを含む。

【0042】

アレイが、アレイの第１の行をターゲットにし、且つ、第２の読み出しビット線上で読み出されるデータをターゲットにする第２の読み出し動作を受信しない場合（条件ブロック７１２：「いいえ」）、方法７００の制御フローは、ブロック７１４をスキップし、ブロック７１６に移動する。ビットセルは、記憶されたバイナリ値を維持する（ブロック７１６）。先に説明されたように、ビットセルは、バイナリ値が書き込みアクセス動作によって修正されるまでバイナリ値を記憶するためのラッチ要素を含む。

【0043】

次に図８を参照すると、メモリビットセルの半導体レイアウトを効率的に生成するための方法８００の一実施形態が示されている。第１の読み出しワード線を受けるために、メモリビットセルレイアウトの第１のエッジにおいてｐ型拡散のみの上に第１の金属ゲートを配置する（ブロック８０２）。したがって、第１の金属ゲートは、ｐ型トランジスタを生成するために使用されるｐ型活性領域の上に配置される。第１の読み出しワード線とは異なる第２の読み出しワード線を受けるために、メモリビットセルレイアウトの第１のエッジにおいてｎ型拡散のみの上に第２の金属ゲートを配置する（ブロック８０４）。したがって、第２の金属ゲートは、ｎ型トランジスタを生成するために使用されるｎ型活性領域の上に配置される。エッジから離れたセルレイアウト内でｐ型拡散とｎ型拡散の両方の上にダミーゲートを配置する（ブロック８０６）。

【0044】

第１の読み出しビット線を、ｐ型拡散のみの上のドレイン領域として、第１のエッジに配置する（ブロック８０８）。第１の読み出しビット線とは異なる第２の読み出しビット線を、ｎ型拡散のみの上のドレイン領域として、第１のエッジに配置する（ブロック８１０）。書き込みビット線を、ｐ型拡散とｎ型拡散の両方の上のドレイン領域として、第２のエッジに配置する（ブロック８１２）。

【0045】

単一メモリビットセルのレイアウトのコンタクトゲートピッチをｐ型トランジスタの数よりも１つ多いものとして提供する（ブロック８１４）。第１のメモリビットセルを、第１のメモリビットセルのミラーリングされた方式（鏡像様式）で配置された第２のメモリビットセルの第１のエッジに第１のエッジが当接した状態で配置し、第１のメモリビットセル及び第２のメモリビットセルによって第１の読み出しビット線及び第２の読み出しビット線を共有することを可能にする（ブロック８１６）。

【0046】

上述した実施形態のうち１つ以上は、ソフトウェアを含むことに留意されたい。そのような実施形態では、方法及び／又は機構を実施するプログラム命令は、コンピュータ可読媒体に搬送又は記憶される。プログラム命令を記憶するように構成されている多数のタイプの媒体が利用可能であり、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ－ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラマブルＲＯＭ（Programmable ROM、ＰＲＯＭ）、ランダムアクセスメモリ（random access memory、ＲＡＭ）等の揮発性又は不揮発性記憶装置が挙げられる。一般的に言えば、コンピュータアクセス可能記憶媒体は、命令及び／又はデータをコンピュータに提供するために、使用中にコンピュータによってアクセス可能な任意の記憶媒体を含む。例えば、コンピュータアクセス可能記憶媒体としては、磁気又は光学媒体（例えば、ディスク（固定又は取り外し可能）、テープ、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ、Ｂｌｕ－Ｒａｙ（登録商標）等）の記憶媒体が挙げられる。記憶媒体としては、ＲＡＭ（例えば、同期ダイナミックＲＡＭ（synchronous dynamic RAM、ＳＤＲＡＭ）、ダブルデータレート（double data rate、ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（low-power DDR、ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（Rambus DRAM、ＲＤＲＡＭ）、スタティックＲＡＭ（static RAM、ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ等の揮発性又は不揮発性メモリ媒体、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）インターフェース等の周辺インターフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等が更に挙げられる。記憶媒体としては、微小電気機械システム（microelectromechanical system、ＭＥＭＳ）、並びに、ネットワーク及び／又はワイヤレスリンク等の通信媒体を介してアクセス可能な記憶媒体が挙げられる。

【0047】

更に、様々な実施形態では、プログラム命令は、Ｃ等の高レベルプログラミング言語、又は、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の設計言語（design language、ＨＤＬ）、又は、ＧＤＳＩＩストリームフォーマット（ＧＤＳＩＩ）等のデータベースフォーマットでのハードウェア機能の動作レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述を含む。場合によっては、記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成する合成ツールによって読み出される。ネットリストは、システムを含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために、配置及びルーティングされ得る。次に、マスクは、システムに対応する半導体回路又は回路を生成するために、様々な半導体製造ステップで使用され得る。代替的に、コンピュータアクセス可能記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを有する若しくは有しない）又はデータセットである。追加的に、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースのタイプのエミュレータによるエミュレーションのために利用される。

【0048】

上記の実施形態は、かなり詳細に説明されているが、上記の開示が十分に理解されると、多数の変形及び修正が当業者には明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】