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特表2024-527909改善された湿度性能のためのカプセル化スタック及び関連する製作方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-07-26
(54)【発明の名称】改善された湿度性能のためのカプセル化スタック及び関連する製作方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20240719BHJP
H01L 29/06 20060101ALI20240719BHJP
【ＦＩ】
H01L29/80 H
H01L29/06 301F
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024504505
(86)(22)【出願日】2022-07-25
(85)【翻訳文提出日】2024-02-22
(86)【国際出願番号】 US2022038121
(87)【国際公開番号】W WO2023009405
(87)【国際公開日】2023-02-02
(31)【優先権主張番号】17/390,020
(32)【優先日】2021-07-30
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】ハーディマン、クリス
(72)【発明者】
【氏名】ナミシア、ダニエル
(72)【発明者】
【氏名】ボーテ、カイル
(72)【発明者】
【氏名】キーナン、エリザベス
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GD01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ05
5F102GJ06
5F102GJ10
5F102GL02
5F102GL04
5F102GL08
5F102GL09
5F102GM04
5F102GQ01
5F102GS04
5F102GT03
5F102GV06
5F102GV07
5F102GV08
5F102HC01
(57)【要約】
トランジスタ・デバイスが、基板と、基板上の半導体構造と、半導体構造の表面上に非平坦面を含む金属化層と、金属化層の非平坦面上に位置し、非平坦面とは反対側に非平坦カプセル化剤面を含む非平坦カプセル化層と、非平坦カプセル化層上に位置し、非平坦カプセル化剤面とは反対側に平坦化された表面を含む自己平坦化カプセル化層とを含む。
【特許請求の範囲】
【請求項1】
基板と、前記基板上の半導体構造と、
前記半導体構造の表面上に非平坦面を含む金属化層と、
前記金属化層の非平坦面上に位置し、前記非平坦面とは反対側に非平坦カプセル化剤面を含む非平坦カプセル化層と、
前記非平坦カプセル化層上に位置し、前記非平坦カプセル化剤面とは反対側に平坦化された表面を含む自己平坦化カプセル化層と
を含む、トランジスタ・デバイス。
【請求項2】
前記半導体構造のソース領域上のソース接点と、前記半導体構造のドレイン領域上のドレイン接点と、
前記ソース接点と前記ドレイン接点との間のゲート接点とをさらに含み、
前記非平坦カプセル化層が、ゲート接点、ドレイン接点、及びソース接点上に位置する、
請求項１に記載のトランジスタ・デバイス。
【請求項3】
前記ゲート接点の上の前記非平坦カプセル化層の厚さと前記ゲート接点の上の前記自己平坦化カプセル化層の厚さとの比が、０．２０～０．２９である、請求項２に記載のトランジスタ・デバイス。
【請求項4】
前記金属化層が、前記ソース接点上に伝送線を含み、前記伝送線の上の前記非平坦カプセル化層の厚さと前記伝送線の上の前記自己平坦化カプセル化層の厚さとの比が、０．２８～０．４５である、請求項２に記載のトランジスタ・デバイス。
【請求項5】
前記半導体構造が、前記ソース接点と前記ゲート接点との間にソース・アクセス領域をさらに含み、前記ソース・アクセス領域の上の前記非平坦カプセル化層の厚さと前記ソース・アクセス領域の上の前記自己平坦化カプセル化層の厚さとの比が、０．１６～０．２２である、請求項２に記載のトランジスタ・デバイス。
【請求項6】
前記非平坦カプセル化層の厚さが、前記半導体構造にわたって実質的に均一である、請求項１から５までのいずれか一項に記載のトランジスタ・デバイス。
【請求項7】
前記非平坦カプセル化層が、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含む、請求項１から６までのいずれか一項に記載のトランジスタ・デバイス。
【請求項8】
前記自己平坦化カプセル化層が、ポリイミド、ベンゾシクロブテン、ガラス、ポリアミド、ポリベンゾオキサゾール、及び／又はフォトレジストを含む、請求項１から７までのいずれか一項に記載のトランジスタ・デバイス。
【請求項9】
前記自己平坦化カプセル化層が、１００～８０００センチストークの未硬化運動粘度を有する材料を含む、請求項１から８までのいずれか一項に記載のトランジスタ・デバイス。
【請求項10】
前記自己平坦化カプセル化層が、２５０℃以下の硬化温度を有する材料を含む、請求項１から９までのいずれか一項に記載のトランジスタ・デバイス。
【請求項11】
前記自己平坦化カプセル化層が、実質的に硬化された材料を含む、請求項１から１０までのいずれか一項に記載のトランジスタ・デバイス。
【請求項12】
基板と、前記基板上に位置し、活性領域を含む半導体構造と、
前記半導体構造の前記活性領域上のゲート接点と、
前記ゲート接点上に延びる第１のカプセル化層と、
前記第１のカプセル化層上に位置し、２７５℃以下の硬化温度を有する材料を含む第２のカプセル化層と
を含むトランジスタ・デバイス。
【請求項13】
前記ゲート接点の上の前記第１のカプセル化層の厚さと前記ゲート接点の上の前記第２のカプセル化層の厚さとの比が、０．２０～０．２９である、請求項１２に記載のトランジスタ・デバイス。
【請求項14】
前記半導体構造が、ソース領域をさらに含み、前記トランジスタ・デバイスが、前記ソース領域上のソース接点と、前記ソース接点上の伝送線とをさらに含み、
前記第１のカプセル化層が、前記ソース接点及び前記伝送線上に延びる、請求項１２又は１３に記載のトランジスタ・デバイス。
【請求項15】
前記伝送線の上の前記第１のカプセル化層の厚さと前記伝送線の上の前記第２のカプセル化層の厚さとの比が、０．２８～０．４５である、請求項１４に記載のトランジスタ・デバイス。
【請求項16】
前記半導体構造が、前記ソース接点と前記ゲート接点との間にソース・アクセス領域をさらに含み、前記ソース・アクセス領域の上の前記第１のカプセル化層の厚さと前記ソース・アクセス領域の上の前記第２のカプセル化層の厚さとの比が０．１６～０．２２である、請求項１４に記載のトランジスタ・デバイス。
【請求項17】
前記第１のカプセル化層の厚さが、前記半導体構造にわたって実質的に均一である、請求項１２から１６までのいずれか一項に記載のトランジスタ・デバイス。
【請求項18】
前記第２のカプセル化層の上面が、前記半導体構造にわたって実質的に平坦である、請求項１２から１７までのいずれか一項に記載のトランジスタ・デバイス。
【請求項19】
前記第１のカプセル化層が、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含む、請求項１２から１８までのいずれか一項に記載のトランジスタ・デバイス。
【請求項20】
前記第２のカプセル化層が、ポリイミド、ベンゾシクロブテン、ガラス、ポリアミド、ポリベンゾオキサゾール、及び／又はフォトレジストを含む、請求項１２から１９までのいずれか一項に記載のトランジスタ・デバイス。
【請求項21】
前記第２のカプセル化層が、２５０℃以下の硬化温度を有する材料を含む、請求項１２から２０までのいずれか一項に記載のトランジスタ・デバイス。
【請求項22】
基板上に位置し、ソース領域及びドレイン領域を含む半導体構造と、前記ソース領域上のソース接点と、
前記ドレイン領域上のドレイン接点と、
前記ドレイン接点上、前記ソース接点上、及び前記ドレイン接点と前記ソース接点との間の前記半導体構造上に共形に延びる第１のカプセル化層と、
前記第１のカプセル化層上に位置し、前記ソース接点から前記ドレイン接点まで延びる実質的に平坦な上面を有する材料を含む第２のカプセル化層とを含み、前記材料が、硬化動作中に１００～８０００センチストークの運動粘度から硬化状態へ遷移するように構成される、
トランジスタ・デバイス。
【請求項23】
前記第１のカプセル化層が、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含む、請求項２２に記載のトランジスタ・デバイス。
【請求項24】
前記第１のカプセル化層が、複数の層を含む、請求項２２又は２３に記載のトランジスタ・デバイス。
【請求項25】
前記第２のカプセル化層が、ポリイミド、ベンゾシクロブテン、ガラス、ポリアミド、ポリベンゾオキサゾール、及び／又はフォトレジストを含む、請求項２２から２４までのいずれか一項に記載のトランジスタ・デバイス。
【請求項26】
前記第２のカプセル化層が、２７５℃以下の硬化温度を有する材料を含む、請求項２２から２５までのいずれか一項に記載のトランジスタ・デバイス。
【請求項27】
トランジスタ・デバイスを形成する方法であって、基板上に半導体構造を形成することと、
前記半導体構造上に、前記半導体構造とは反対側に非平坦面を含む第１のカプセル化剤層を形成することと、
前記第１のカプセル化剤層上に、前記第１のカプセル化剤層とは反対側に平坦化された表面を含む第２のカプセル化剤層を形成することと、
前記第２のカプセル化層上で硬化プロセスを実行することとを含む方法。
【請求項28】
前記第２のカプセル化剤層が、前記硬化プロセス中に１００～８０００センチストークの運動粘度から硬化状態へ遷移するように構成された材料を含む、請求項２７に記載の方法。
【請求項29】
前記第２のカプセル化剤層の前記平坦化された表面が、前記第２のカプセル化剤層の材料の自己平坦化の結果である、請求項２７に記載の方法。
【請求項30】
前記半導体構造上にソース接点、ドレイン接点、及びゲート接点を形成することをさらに含み、前記第１のカプセル化剤層を形成することが、前記ゲート接点、前記ドレイン接点、及び前記ソース接点上に前記第１のカプセル化剤層を形成することを含む、請求項２７から２９までのいずれか一項に記載の方法。
【請求項31】
前記第２のカプセル化剤層が、前記平坦化された表面とは反対側に位置し、前記ソース接点、前記ドレイン接点、及び／又は前記ゲート接点によって画定されたそれぞれのプロファイルに沿って前記第１のカプセル化剤層上に延びる非平坦面を有する、請求項３０に記載の方法。
【請求項32】
前記第１のカプセル化剤層の厚さが、前記ゲート接点、前記ドレイン接点、及び前記ソース接点上で実質的に均一である、請求項３０又は３１に記載の方法。
【請求項33】
前記第１のカプセル化剤層が、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含む、請求項２７から３２までのいずれか一項に記載の方法。
【請求項34】
前記第２のカプセル化剤層が、ポリイミド、ベンゾシクロブテン、ガラス、ポリアミド、ポリベンゾオキサゾール、及び／又はフォトレジストを含む、請求項２７から３３までのいずれか一項に記載の方法。
【請求項35】
前記第２のカプセル化剤層が、２７５℃以下の硬化温度を有する材料を含む、請求項２７から３４までのいずれか一項に記載の方法。
【請求項36】
前記第２のカプセル化剤層上で前記硬化プロセスを実行することが、前記第２のカプセル化剤層の材料のガラス転移温度より大きい温度で実行される、請求項２７から３５までのいずれか一項に記載の方法。
【請求項37】
前記第２のカプセル化剤層上で前記硬化プロセスを実行することが、２７５℃以下の温度で実行される、請求項２７から３６までのいずれか一項に記載の方法。
【請求項38】
前記第１のカプセル化剤層上で前記第２のカプセル化剤層を形成することが、スピン・オン・プロセス、スプレー・オン・プロセス、気相成長プロセス、電気めっきプロセス、ブレード被覆プロセス、及び／又はスロット・ダイ堆積プロセスを含む動作によって実行される、請求項２７から３７までのいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
優先権の主張
本出願は、開示が全体として参照により本明細書に組み込まれている、２０２１年７月３０日出願の米国特許出願第１７／３９０，０２０号の優先権を主張するものである。
本出願は、開示が全体として参照により本明細書に組み込まれている、２０２１年７月３０日出願の米国特許出願第１７／３９０，０２０号の優先権を主張するものである。
【0002】
本開示は、半導体デバイスに関し、より詳細には、半導体デバイスの環境保護及び関連する製作方法に関する。
【背景技術】
【0003】
ケイ素（Ｓｉ）及びヒ化ガリウム（ＧａＡｓ）などの材料は、低電力及びＳｉの場合は低周波数の用途向けの半導体デバイスで広く適用されている。しかし、これらの材料は、たとえば比較的小さいバンドギャップ（Ｓｉの場合は室温で１．１２ｅＶ、ＧａＡｓの場合は１．４２ｅＶ）及び比較的小さい破壊電圧のため、高電力及び／又は高周波数の用途にはあまり適していない。
【0004】
高電力、高温、及び／又は高周波数の用途及びデバイスのために、炭化ケイ素（ＳｉＣ）（たとえば、４Ｈ－ＳｉＣの場合は室温で約３．２ｅＶのバンドギャップを有する）及びＩＩＩ族窒化物（たとえば、窒化ガリウム（ＧａＮ）の場合は室温で約３．３６ｅＶのバンドギャップを有する）などの広バンドギャップ半導体材料が使用されることがある。本明細書では、「ＩＩＩ族窒化物」という用語は、窒素（Ｎ）と周期表のＩＩＩ族の元素、通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び／又はインジウム（Ｉｎ）との間で形成される半導電性化合物を指す。この用語は、ＧａＮ、ＡｌＧａＮ、及びＡｌＩｎＧａＮなどの二元、三元、及び四元化合物を指す。これらの化合物は、１モルの窒素が合計１モルのＩＩＩ族元素と組み合わされた実験式を有する。これらの材料は、ＧａＡｓ及びＳｉと比べて、より高い電界破壊強度及びより高い電子飽和速度を有することができる。
【0005】
ＳｉＣ及び／又はＩＩＩ族窒化物から製作された半導体デバイスは、金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、二重拡散金属酸化膜半導体（ＤＭＯＳ：ｄｏｕｂｌｅ－ｄｉｆｆｕｓｅｄ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ：ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、横方向拡散金属酸化膜半導体（ＬＤＭＯＳ：ｌａｔｅｒａｌｌｙ－ｄｉｆｆｕｓｅｄ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどを含む、電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）デバイスなどのパワー・トランジスタ・デバイスを含むことができる。これらのデバイスは、典型的には、たとえばデバイスの露出面を保護するために、二酸化ケイ素（ＳｉＯ２）などの酸化物層によって不活性化される。しかし、半導体本体と酸化物層との間の境界面は、電子の高い表面移動度を得るには十分でないことがある。たとえば、ＳｉＣとＳｉＯ２との間の境界面は従来、高密度の境界面状態を呈し、表面電子移動度を低減させ、キャリア・トラップを生じさせることがあり、これはデバイスの所望の性能特性を低減させる可能性がある。
【0006】
したがって、酸化物層を含むものを含む半導体デバイスはまた、たとえば米国特許第６，２４６，０７６号に記載されているように、結果として得られる電子特性を改善するために、１つ又は複数の窒化ケイ素（ＳｉＮ）層を組み込むことができる。ＳｉＮはまた、環境障壁を提供することができ、この環境障壁がなければ、酸化物層の存在にかかわらず、デバイスの構造及び動作が環境劣化を受ける可能性がある。たとえば、半導体デバイスは、高温及び／又は高湿の環境で動作することがある。湿気が半導体デバイスに到達することが許された場合、腐食が発生することがあり、これは半導体デバイスの性能を劣化させることがある。
【0007】
環境障壁として、ＳｉＮは、ＳｉＯ２と比べて、デバイスの上により良好な封止を形成することができ、水などの汚染物質がデバイスのエピタキシャル層に到達して劣化を引き起こすことを低減又は防止することができる。たとえば米国特許第７，５２５，１２２号に記載されているように、半導体デバイスのための環境障壁としてＳｉＮを形成するために、プラズマ化学気相成長（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を使用することができる。しかし、ＰＥＣＶＤ ＳｉＮ層は、ピン・ホール及び柱状構造などの欠陥が生じやすく、これは湿気がＳｉＮ層に浸透し、デバイスに到達することを許す可能性がある。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】米国特許第６，２４６，０７６号
【特許文献2】米国特許第７，５２５，１２２号
【特許文献3】米国特許第Ｒｅ．３４，８６１号
【特許文献4】米国特許第４，９４６，５４７号
【特許文献5】米国特許第５，２００，０２２号
【特許文献6】米国特許第６，２１８，６８０号
【特許文献7】米国特許第５，２１０，０５１号
【特許文献8】米国特許第５，３９３，９９３号
【特許文献9】米国特許第５，５２３，５８９号
【特許文献10】米国特許第５，１９２，９８７号
【特許文献11】米国特許第５，２９６，３９５号
【特許文献12】米国特許第６，３１６，７９３号
【特許文献13】米国特許第６，５４８，３３３号
【特許文献14】米国特許第７，５４４，９６３号
【特許文献15】米国特許第７，５４８，１１２号
【特許文献16】米国特許第７，５９２，２１１号
【特許文献17】米国特許第７，６１５，７７４号
【特許文献18】米国特許第７，７０９，２６９号
【特許文献19】米国特許第７，０３０，４２８号
【特許文献20】米国特許第８，５６３，３７２号
【特許文献21】米国特許第９，２１４，３５２号
【特許文献22】米国特許第８，０４９，２５２号
【特許文献23】米国特許第７，０４５，４０４号
【特許文献24】米国特許第８，１２０，０６４号
【特許文献25】米国特許第７，２９１，５２９号
【特許文献26】米国特許第７，９３２，１１１号
【特許文献27】米国特許第７，２５９，４０２号
【特許文献28】米国特許第８，５１３，６８６号
【発明の概要】
【課題を解決するための手段】
【0009】
本開示のいくつかの実施例によれば、トランジスタ・デバイスが、基板と、基板上の半導体構造と、半導体構造の表面上に非平坦面を含む金属化層と、金属化層の非平坦面上に位置し、非平坦面とは反対側に非平坦カプセル化剤面を含む非平坦カプセル化層と、非平坦カプセル化層上に位置し、非平坦カプセル化剤面とは反対側に平坦化された表面を含む自己平坦化カプセル化層とを含む。
【0010】
いくつかの実施例では、トランジスタ・デバイスは、半導体構造のソース領域上のソース接点と、半導体構造のドレイン領域上のドレイン接点と、ソース接点とドレイン接点との間のゲート接点とをさらに含む。非平坦カプセル化層は、ゲート接点、ドレイン接点、及びソース接点上に位置する。
【0011】
いくつかの実施例では、ゲート接点の上の非平坦カプセル化層の厚さとゲート接点の上の自己平坦化カプセル化層の厚さとの比は、０．２０～０．２９である。
【0012】
いくつかの実施例では、金属化層は、ソース接点上に伝送線を含み、伝送線の上の非平坦カプセル化層の厚さと伝送線の上の自己平坦化カプセル化層の厚さとの比は、０．２８～０．４５である。
【0013】
いくつかの実施例では、半導体構造は、ソース接点とゲート接点との間にソース・アクセス領域をさらに含み、ソース・アクセス領域の上の非平坦カプセル化層の厚さとソース・アクセス領域の上の自己平坦化カプセル化層の厚さとの比は、０．１６～０．２２である。
【0014】
いくつかの実施例では、非平坦カプセル化層の厚さは、半導体構造にわたって実質的に均一である。
【0015】
いくつかの実施例では、非平坦カプセル化層は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含む。
【0016】
いくつかの実施例では、自己平坦化カプセル化層は、ポリイミド、ベンゾシクロブテン、ガラス、ポリアミド、ポリベンゾオキサゾール、及び／又はフォトレジストを含む。
【0017】
いくつかの実施例では、自己平坦化カプセル化層は、１００～８０００センチストークの未硬化運動粘度を有する材料を含む。
【0018】
いくつかの実施例では、自己平坦化カプセル化層は、２５０℃以下の硬化温度を有する材料を含む。
【0019】
いくつかの実施例では、自己平坦化カプセル化層は、実質的に硬化された材料を含む。
【0020】
本開示のいくつかの実施例によれば、トランジスタ・デバイスが、基板と、基板上に位置し、活性領域を含む半導体構造と、半導体構造の活性領域上のゲート接点と、ゲート接点上に延びる第１のカプセル化層と、第１のカプセル化層上に位置し、２７５℃以下の硬化温度を有する材料を含む第２のカプセル化層とを含む。
【0021】
いくつかの実施例では、ゲート接点の上の第１のカプセル化層の厚さとゲート接点の上の第２のカプセル化層の厚さとの比は、０．２０～０．２９である。
【0022】
いくつかの実施例では、半導体構造は、ソース領域をさらに含み、トランジスタ・デバイスは、ソース領域上のソース接点と、ソース接点上の伝送線とをさらに含み、第１のカプセル化層は、ソース接点及び伝送線上に延びる。
【0023】
いくつかの実施例では、伝送線の上の第１のカプセル化層の厚さと伝送線の上の第２のカプセル化層の厚さとの比は、０．２８～０．４５である。
【0024】
いくつかの実施例では、半導体構造は、ソース接点とゲート接点との間にソース・アクセス領域をさらに含み、ソース・アクセス領域の上の第１のカプセル化層の厚さとソース・アクセス領域の上の第２のカプセル化層の厚さとの比は、０．１６～０．２２である。
【0025】
いくつかの実施例では、第１のカプセル化層の厚さは、半導体構造にわたって実質的に均一である。
【0026】
いくつかの実施例では、第２のカプセル化層の上面は、半導体構造にわたって実質的に平坦である。
【0027】
いくつかの実施例では、第１のカプセル化層は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含む。
【0028】
いくつかの実施例では、第２のカプセル化層は、ポリイミド、ベンゾシクロブテン、ガラス、ポリアミド、ポリベンゾオキサゾール、及び／又はフォトレジストを含む。
【0029】
いくつかの実施例では、第２のカプセル化層は、２５０℃以下の硬化温度を有する材料を含む。
【0030】
本開示のいくつかの実施例によれば、トランジスタ・デバイスが、基板上に位置し、ソース領域及びドレイン領域を含む半導体構造と、ソース領域上のソース接点と、ドレイン領域上のドレイン接点と、ドレイン接点上、ソース接点上、及びドレイン接点とソース接点との間の半導体構造上に共形に延びる第１のカプセル化層と、第１のカプセル化層上に位置し、ソース接点からドレイン接点まで延びる実質的に平坦な上面を有する材料を含む第２のカプセル化層とを含む。材料は、硬化動作中に１００～８０００センチストークの運動粘度から硬化状態へ遷移するように構成される。
【0031】
いくつかの実施例では、第１のカプセル化層は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含む。
【0032】
いくつかの実施例では、第１のカプセル化層は、複数の層を含む。
【0033】
いくつかの実施例では、第２のカプセル化層は、ポリイミド、ベンゾシクロブテン、ガラス、ポリアミド、ポリベンゾオキサゾール、及び／又はフォトレジストを含む。
【0034】
いくつかの実施例では、第２のカプセル化層は、２７５℃以下の硬化温度を有する材料を含む。
【0035】
本開示のいくつかの実施例によれば、トランジスタ・デバイスを形成する方法が、基板上に半導体構造を形成することと、半導体構造上に、半導体構造とは反対側に非平坦面を含む第１のカプセル化剤層を形成することと、第１のカプセル化剤層上に、第１のカプセル化剤層とは反対側に平坦化された表面を含む第２のカプセル化剤層を形成することと、第２のカプセル化層上で硬化プロセスを実行することとを含む。
【0036】
いくつかの実施例では、第２のカプセル化剤層は、硬化プロセス中に１００～８０００センチストークの運動粘度から硬化状態へ遷移するように構成された材料を含む。
【0037】
いくつかの実施例では、第２のカプセル化剤層の平坦化された表面は、第２のカプセル化剤層の材料の自己平坦化の結果である。
【0038】
いくつかの実施例では、この方法は、半導体構造上にソース接点、ドレイン接点、及びゲート接点を形成することをさらに含む。第１のカプセル化剤層を形成することは、ゲート接点、ドレイン接点、及びソース接点上に第１のカプセル化剤層を形成することを含む。
【0039】
いくつかの実施例では、第２のカプセル化剤層は、平坦化された表面とは反対側に位置し、ソース接点、ドレイン接点、及び／又はゲート接点によって画定されたそれぞれのプロファイルに沿って第１のカプセル化剤層上に延びる非平坦面を有する。
【0040】
いくつかの実施例では、第１のカプセル化剤層の厚さは、ゲート接点、ドレイン接点、及びソース接点上で実質的に均一である。
【0041】
いくつかの実施例では、第２のカプセル化剤層は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含む。
【0042】
いくつかの実施例では、第２のカプセル化剤層は、ポリイミド、ベンゾシクロブテン、ガラス、ポリアミド、ポリベンゾオキサゾール、及び／又はフォトレジストを含む。
【0043】
いくつかの実施例では、第２のカプセル化剤層は、２７５℃以下の硬化温度を有する材料を含む。
【0044】
いくつかの実施例では、第２のカプセル化剤層上で硬化プロセスを実行することは、第２のカプセル化剤層の材料ガラス転移温度より大きい温度で実行される。
【0045】
いくつかの実施例では、第２のカプセル化剤層上で硬化プロセスを実行することは、２７５℃以下の温度で実行される。
【0046】
いくつかの実施例では、第１のカプセル化剤層上で第２のカプセル化剤層を形成することは、スピン・オン・プロセス、スプレー・オン・プロセス、気相成長プロセス、電気めっきプロセス、ブレード被覆プロセス、及び／又はスロット・ダイ堆積プロセスを含む動作によって実行される。
【0047】
いくつかの実施例による他のデバイス、装置、及び／又は方法は、以下の図面及び詳細な説明を検討すれば当業者には明らかになるであろう。上記の実施例のあらゆる組合せに加えて、すべてのそのような追加の実施例は、本説明の範囲内に含まれ、本発明の範囲内であり、添付の特許請求の範囲によって保護されることが意図される。
【図面の簡単な説明】
【0048】
【図1】本開示のいくつかの実施例による半導体デバイス又はダイの概略断面図である。
【図2A】本開示の実施例によるＨＥＭＴデバイスの概略平面図である。
【図3A】本開示の実施例によるデバイスの有利な性能を示すグラフである。
【図3B】本開示の実施例によるデバイスの有利な性能を示すグラフである。
【図3C】本開示の実施例によるデバイスの有利な性能を示すグラフである。
【図3D】本開示の実施例によるデバイスの有利な性能を示すグラフである。
【図4A】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図4B】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図4C】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図4D】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図4E】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図4F】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図4G】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図4H】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図4I】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図4J】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図4K】本開示の実施例による半導体デバイスを製作する方法を示す図である。
【図5A】本開示のいくつかの実施例による代替トランジスタ・デバイス構造の概略断面図である。
【図5B】本開示のいくつかの実施例による代替トランジスタ・デバイス構造の概略断面図である。
【図6A】本開示の実施例による半導体を包装することができるいくつかの例示的な方法を示す概略断面図である。
【図6B】本開示の実施例による半導体を包装することができるいくつかの例示的な方法を示す概略断面図である。
【図6C】本開示の実施例による半導体を包装することができるいくつかの例示的な方法を示す概略断面図である。
【発明を実施するための形態】
【0049】
以下、本発明の概念の実施例について、本発明の実施例が示されている添付の図面を参照して、より詳細に説明する。しかし、発明の概念は、多くの異なる形態で実施することができ、本明細書に記載する実施例に限定されると解釈されるべきではない。逆にこれらの実施例は、本開示が徹底的且つ完全なものになり、発明の概念の範囲が当業者に十分に伝わるように提供される。全体にわたって、同様の符号は同様の要素を指す。
【0050】
いくつかの用途では、いくつかの半導体デバイスを環境保護のためにパッケージ内に気密封止することができるが、他の用途では、パッケージが動作環境に対する気密封止を提供しないことがある。したがって、動作環境の湿度及び／又は他の条件からの保護として、半導体デバイス上にダイ・レベルでカプセル化スタック層又は構造を設けることができる。本明細書では、ダイ又はチップは、半導電性材料又は他の基板の小さいブロック又は本体を指すことができ、その上に電子回路要素が製作される。ダイは、多数の個々の「単位セル」トランジスタ構造を含むことができ、いくつかの実装例では、そのようなトランジスタ構造を並列又は直列に電気接続することができる。
【0051】
カプセル化層又は構造は、共形の誘電体膜を含むことができる。共形の誘電体膜は、典型的には、化学気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ化学気相成長（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、又は物理気相成長（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などのウエハ・レベルの処理方法を使用して堆積させることができる。共形の誘電体膜は、たとえばＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含む１つ又は複数の誘電体又は層を、積み重ねて含むことができる。化合物の化学式（たとえば、ＳｉＯ、ＡｌＯ）を参照して本明細書に記載する材料は、構成元素の異なる化学量論量又は任意の化合物（たとえば、ＳｉＯ２、Ａｌ２Ｏ３）、及びいくつかの事例では、材料の非結晶又は結晶状態を含むことができる。
【0052】
たとえば、いくつかのＲＦ ＨＥＭＴデバイスは、ＳｉＮ系ＰＥＣＶＤ誘電体層を含むことができ、これは下にある活性区域を外部の汚染、腐食、及び／又は機械的損傷から保護する環境障壁として働くことができる。しかし、上述したように、ＰＥＣＶＤ ＳｉＮ層は、ピン・ホール及び柱状構造などの欠陥を受けやすく、これは湿気が半導体デバイスに到達することを許す可能性がある。半導体デバイス（ＲＦ ＨＥＭＴを含むＲＦ又はＤＣトランジスタ・デバイスなど）のダイの組立て中の環境条件及び／又は損傷に対する頑強性をさらに改善するために、１つ又は複数の追加の層を含むことができ、それにより多層カプセル化膜又はスタック構造を提供することができる。
【0053】
本発明のいくつかの実施例は、共形の第１のカプセル化層と、自己平坦化性する且つ／又は硬化された第２のカプセル化層との両方を含むカプセル化スタック構造を使用することで、改善された環境保護を提供することができるという理解から得ることができる。自己平坦化性する且つ／又は硬化された第２のカプセル化層を使用することで、この層の硬化中に硬化させたスタック構造に実質的に平坦な上面を提供することができる。本明細書では、実質的に平坦な表面とは、理論上の平面（たとえば、平坦面）から１０％未満しか変動／逸脱しない表面を指す。本明細書では、自己平坦化とは、平坦性を実現するために上面の一部分を除去する追加の機械的及び／又は化学的ステップを必要とすることなく、材料が実質的に平坦な上面を得るプロセスを指す。スタック構造の上面の剛性並びに層の上面の平坦性の組合せにより、湿度などの環境条件からの改善された保護を提供することができる。第２のカプセル化層に対して、ダイの半導体デバイスのサーマル・バジェット（たとえば、それを超えると半導体デバイスが損傷されうる最大温度）内の硬化温度を有する材料を使用することで、第２のカプセル化層が半導体デバイスを損傷することなく十分に且つ／又は完全に硬化することを可能にすることができる。本明細書では、特定の材料の硬化温度とは、材料がその材料で可能な最大硬度の９０％の範囲内の硬度に達するような材料の硬度の変化を誘起する温度を指す。たとえば、材料がポリマーであるとき、又はポリマーを含むとき、材料の硬化温度とは、ポリマーが架橋される温度を指す。
【0054】
【0055】
図１に示すように、多層環境カプセル化膜又はスタック２２０が、環境の湿度及び／又は他の条件からの保護のために半導体構造３９０を覆うように、半導体構造３９０上に設けられる。図１の半導体構造３９０は、概略的な例であり、汎用の半導体構造３９０として示されており、その上に多層環境カプセル化スタック２２０が形成される。半導体構造３９０は、炭化ケイ素（ＳｉＣ）基板又はサファイア基板などの基板３２２上に設けることができる。基板３２２は、半絶縁性のＳｉＣ基板とすることができる。しかし、本開示の実施例は、サファイア（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、アルミニウム・ガリウム窒化物（ＡｌＧａＮ）、窒化ガリウム（ＧａＮ）、ケイ素（Ｓｉ）、ＧａＡｓ、ＬＧＯ、酸化亜鉛（ＺｎＯ）、ＬＡＯ、リン化インジウム（ＩｎＰ）など、任意の好適な基板を利用することができる。基板３２２は、ＳｉＣウエハとすることができ、半導体デバイス３００は、少なくとも部分的にウエハ・レベルの処理を介して形成することができ、次いでウエハをダイシング又は他の方法で個片化して、複数の単位セル・トランジスタ構造を含むダイを提供することができる。「半絶縁性」という用語は、絶対的な意味ではなく、本明細書では記述的に使用される。
【0056】
半導体構造３９０は、いくつかの実施例では、ＳｉＣ及び／又はＩＩＩ族窒化物系の材料とすることができる。半導体構造３９０の一部分が、半導体デバイス３００のチャネル領域を画定することができる。チャネル領域は、半導体デバイス３００のソース領域２１５とドレイン領域２０５との間に延びることができる。チャネル領域内の伝導は、ゲート接点３１０に印加される信号によって制御することができる。信号は、ソース接点３１５を介してソース領域２１５に、ドレイン接点３０５を介してドレイン領域２０５に印加することができる。金属伝送線３６５をソース接点３１５及びドレイン接点３０５に結合して、それぞれソース及びドレイン信号を提供することができる。半導体構造３９０のうちソース接点３１５の下からゲート接点３１０の下までの部分を、ソース・アクセス領域ＳＡＲと呼ぶことができ、半導体構造３９０のうちドレイン接点３０５の下からゲート接点３１０の下までの部分を、ドレイン・アクセス領域ＤＡＲと呼ぶことができる。
【0057】
いくつかの実施例では、半導体構造３９０の表面上に、１つ又は複数の不活性化層３５０を設けることができ、不活性化層３５０上で半導体構造３９０とは反対側に、多層環境スタック２２０を設けることができる。不活性化層３５０は、寄生容量を低減させ、電荷トラップを低減させ、且つ／又は他の方法で半導体構造３９０の１つ若しくは複数の層の電子特性を改善するように構成することができる。不活性化層３５０は、たとえばＣＶＤによって堆積させられた、１つ又は複数のＳｉＮ層を含むことができる。より概略的には、不活性化層３５０は、原子層堆積（ＡＬＤ）方法以外の方法を使用した多層堆積物とすることができる。
【0058】
いくつかの実施例では、不活性化層３５０上にフィールド・プレート３１２を設けることができる。いくつかの実施例では、フィールド・プレート３１２は、ゲート接点３１０に部分的に重なることができる。フィールド・プレート３１２の場所及び構成は単なる例であり、本明細書を限定することを意図したものではない。いくつかの実施例では、追加のフィールド・プレート３１２が存在してもよく、並びに／又はフィールド・プレート３１２は、図１に示すものとは異なる形状にすることができ、且つ／若しくは半導体デバイス３００上の異なる場所に配置することができる。いくつかの実施例では、フィールド・プレート３１２が存在しなくてもよい。
【0059】
多層環境カプセル化スタック２２０は、フィールド・プレート３１２（存在する場合）、伝送線３６５、及び／又は不活性化層３５０上に形成することができる。多層環境カプセル化スタック２２０は、少なくとも２つの層、すなわち第１のカプセル化層２２５及び第２のカプセル化層２３０を含むことができる。
【0060】
第１のカプセル化層２２５は、フィールド・プレート３１２（存在する場合）、伝送線３６５、及び／若しくは不活性化層３５０上に共形に形成された１つ若しくは複数の誘電体層とすることができ、又はそのような誘電体層を含むことができる。本明細書では、フィールド・プレート３１２（存在する場合）、伝送線３６５、及び／又は不活性化層３５０を金属化層と呼ぶこともできる。第１のカプセル化層２２５の厚さＴｃは、半導体デバイス３００にわたって実質的に均一とすることができるが、本開示の実施例はそれに限定されるものではない。本明細書では、厚さＴｃが半導体デバイス３００にわたって２０％未満しか変動しない場合、厚さＴｃは実質的に均一である。いくつかの実施例では、厚さＴｃは、半導体デバイス３００にわたって１０％未満なら変動してもよい。フィールド・プレート３１２（存在する場合）、伝送線３６５、及び／又は不活性化層３５０は、非平坦面を有することができ、その結果、第１のカプセル化層２２５は、その共形の形状により、非平坦な上面及び下面を同様に有することができる。
【0061】
第１のカプセル化層２２５は、たとえばＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含むことができる。いくつかの実施例では、第１のカプセル化層２２５は、複数の層を含むことができる。たとえば、第１のカプセル化層２２５は、ＳｉＯＮ：ＳｉＮ二重層を含むことができる。第１のカプセル化層２２５は、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、又はＰＶＤなどのウエハ・レベルの処理方法を使用して堆積させることができる。
【0062】
第２のカプセル化層２３０は、第１のカプセル化層２２５上に形成することができ、したがって第１のカプセル化層２２５は、第２のカプセル化層２３０と、フィールド・プレート３１２（存在する場合）、伝送線３６５、及び／又は不活性化層３５０との間に位置する。第２のカプセル化層２３０は、たとえばスピン・オン・プロセス、スプレー・オン・プロセス、気相成長プロセス、電気めっきプロセス、ブレード被覆プロセス、及び／又はスロット・ダイ堆積プロセスによって、粘体又は液体状態で形成された硬化性誘電体層とすることができ、そのようなプロセスは、下にある第１のカプセル化層２２５内の表面の不規則性（ピン・ホール、柱状構造など）又は他の非平坦性を最初に充填することができる。第２のカプセル化層２３０は、第２のカプセル化層２３０が自己平坦化することを可能にする材料を含むことができる。言い換えれば、第２のカプセル化層２３０の材料の粘性は、材料が落ち着いて実質的に平坦な上面２３０Ａを有するようなものとすることができる。第２のカプセル化層２３０は、第１のカプセル化層２２５とは反対側に実質的に平坦な上面２３０Ａを提供するように、さらに完全に硬化させることができる。第２のカプセル化層２３０の下面２３０Ｂは、第１のカプセル化層２２５の非平坦面上に位置することができ、且つ／又は第１のカプセル化層２２５の非平坦面に接触することができ、その結果、第２のカプセル化層２３０の下面２３０Ｂは非平坦になることができる。
【0063】
いくつかの実施例では、第２のカプセル化層２３０の材料は、２７５℃以下の硬化温度を有するように選択することができる。いくつかの実施例では、第２のカプセル化層２３０の材料は、２５０℃以下の硬化温度を有するように選択することができる。いくつかの実施例では、第２のカプセル化層２３０の硬化温度は、半導体デバイス３００の他の要素を損傷しない温度で、第２のカプセル化層２３０の材料を完全に硬化させることを可能にすることができる。
【0064】
いくつかの実施例では、第２のカプセル化層２３０の材料は、１００～８０００センチストーク（ｃＳｔ）の運動粘度を有するように選択することができる。いくつかの実施例では、第２のカプセル化層２３０の材料は、１０００～２０００ｃＳｔの運動粘度を有するように選択することができる。いくつかの実施例では、第２のカプセル化層２３０の粘性は、第２のカプセル化層２３０の材料が、下にある第１のカプセル化層２２５内の表面の不規則性（たとえば、ピン・ホール、柱状構造など）又は他の非平坦性を充填することを可能にすることができる。いくつかの実施例では、第２のカプセル化層２３０の粘性は、第２のカプセル化層２３０の上面２３０Ａが自己平坦化し、流動して第１のカプセル化層２２５の非平坦面（そのあらゆる表面の不完全性及び空洞を含む）を覆うことを可能にすることができる。第２のカプセル化層２３０の自己平坦化は、平坦な上面を実現するために研磨又は他の化学的及び／若しくは機械的ステップを必要とすることなく、平坦な上面２３０Ａの形成を可能にすることができる。
【0065】
第２のカプセル化層２３０は、たとえばポリイミド、ベンゾシクロブテン（ＢＣＢ：ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ガラス（たとえば、ホウケイ酸ガラス（ＢＳＧ：ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ポリアミド、ポリベンゾオキサゾール（ＰＢＯ：ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、及び／又はフォトレジスト（たとえば、ＳＵ－８）を含むことができる。本開示の実施例から逸脱することなく、他のエポキシ及び／又は樹脂を使用することができる。
【0066】
第２のカプセル化層２３０の上面２３０Ａは、半導体デバイス３００の下にある構造の様々な高さの差にかかわらず、半導体デバイス３００の幅にわたって実質的に平坦とすることができる。たとえば、いくつかの実施例では、上面２３０Ａのレベルは、半導体デバイス３００の幅にわたって、１０％を超えて変動しないものとすることができる。いくつかの実施例では、上面２３０Ａのレベルは、半導体デバイス３００の幅にわたって５％を超えて変動しないものとすることができる。第２のカプセル化層２３０は、実質的に平坦な上面２３０Ａとは反対側に共形及び／又は非平坦の下面２３０Ｂを有することができる。第２のカプセル化層２３０の共形及び／又は非平坦の下面２３０Ｂは、ソース接点３１５、ドレイン接点３０５、ゲート接点３１０、金属伝送線３６５、及び／又はフィールド・プレート３１２（たとえば、金属化層）によって画定されたそれぞれのプロファイルに沿って、第１のカプセル化層２２５上に延びることができる。
【0067】
いくつかの実施例では、第２のカプセル化層２３０の厚さは、半導体デバイス３００にわたって変動してもよい。第２のカプセル化層２３０は、伝送線３６５の上に厚さＴｍ、ソース・アクセス領域ＳＡＲ及び／又はドレイン・アクセス領域ＤＡＲの上に厚さＴｒ、並びにゲート接点３１０の上に厚さＴｇを有することができる。厚さＴｍは、第２のカプセル化層２３０の上面２３０Ａと、伝送線３６５の最上部分上の第１のカプセル化層２２５の上面との間の、第２のカプセル化層２３０の厚さを指すことができる。厚さＴｇは、第２のカプセル化層２３０の上面２３０Ａと、ゲート接点３１０の最上部分上の第１のカプセル化層２２５の上面との間の、第２のカプセル化層２３０の厚さを指すことができる。厚さＴｒは、第２のカプセル化層２３０の上面２３０Ａと、ソース・アクセス領域ＳＡＲ又はドレイン・アクセス領域ＤＡＲ内の半導体構造３９０の最上部分上の第１のカプセル化層２２５の上面の間の、第２のカプセル化層２３０の厚さを指すことができる。
【0068】
いくつかの実施例では、第２のカプセル化層２３０は、第２のカプセル化層２３０の様々な厚さＴｒ、Ｔｍ、及びＴｇと第１のカプセル化層２２５の厚さＴｃとの比を維持するように形成することができる。いくつかの実施例では、第２のカプセル化層２３０の厚さＴｒ、Ｔｍ、及びＴｇと第１のカプセル化層２２５の厚さＴｃとの比は、表１に従って維持することができる。
【0069】
【表1】
【0070】
デバイスが表１に従った比を有することで、デバイスの様々な区域に対する十分な保護が可能になる。比の変動は、一部には、第２のカプセル化層２３０の平坦な上面、及び第１のカプセル化層２２５の変動する表面に起因する。その結果、第１のカプセル化層２２５の変動する上面の結果として第２のカプセル化層２３０の底面は変動するが、第２のカプセル化層２３０の上面２３０Ａは実質的に平坦のままである。デバイスがこれらの範囲外の比を有すると、性能及び／又は湿度の保護が低減されることがある。
【0071】
図１は、ゲート接点３１０、ソース接点３１５、及びドレイン接点３０５などの複数の構造を有する半導体デバイス３００上の多層環境カプセル化スタック２２０の例示を提供する。当業者には理解されるように、多層環境カプセル化スタック２２０は、本開示の実施例から逸脱することなく、複数の異なる半導体構造に適用することができる。
【0072】
たとえば、図２Ａ及び図２Ｂは、本開示のいくつかの実施例によるＨＥＭＴとして実装された半導体デバイス３００Ａの一実施例を示す。図２Ａは、本開示の実施例によるＨＥＭＴデバイス３００Ａの概略平面図である。図２Ｂは、図２Ａの線Ａ－Ａに沿って切り取ったＨＥＭＴデバイス３００Ａの概略断面図である。図２Ａ及び図２Ｂは、識別及び説明のための構造を表すことが意図され、構造を物理的な尺度で表すことを意図したものではない。
【0073】
図２Ａ及び図２Ｂを参照すると、炭化ケイ素ＳｉＣ基板又はサファイア基板などの基板３２２上に、ＩＩＩ族窒化物半導体ＨＥＭＴのための半導体構造などの半導体構造３９０を形成することができる。基板３２２は、半絶縁性の炭化ケイ素（ＳｉＣ）基板とすることができ、ＳｉＣは、たとえば４Ｈポリタイプの炭化ケイ素とすることができる。他の炭化ケイ素ポリタイプ候補は、３Ｃ、６Ｈ、及び１５Ｒのポリタイプを含むことができる。基板は、Ｃｒｅｅ，Ｉｎｃ．から入手可能な高純度半絶縁性（ＨＰＳＩ：Ｈｉｇｈ Ｐｕｒｉｔｙ Ｓｅｍｉ－Ｉｎｓｕｌａｔｉｎｇ）基板とすることができる。
【0074】
いくつかの実施例では、基板３２２の炭化ケイ素バルク結晶は、室温で約１×１０５Ωｃｍ以上の抵抗率を有することができる。本開示のいくつかの実施例で使用することができる例示的なＳｉＣ基板は、たとえば本開示の譲受人であるノースカロライナ州ダラムのＣｒｅｅ，Ｉｎｃ．によって製造されており、そのような基板を作製する方法は、開示が全体として参照により本明細書に組み込まれている、たとえば米国特許第Ｒｅ．３４，８６１号、米国特許第４，９４６，５４７号、米国特許第５，２００，０２２号、及び米国特許第６，２１８，６８０号に記載されている。基板材料として炭化ケイ素を使用することができるが、本開示の実施例は、サファイア（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、アルミニウム・ガリウム窒化物（ＡｌＧａＮ）、窒化ガリウム（ＧａＮ）、ケイ素（Ｓｉ）、ＧａＡｓ、ＬＧＯ、酸化亜鉛（ＺｎＯ）、ＬＡＯ、リン化インジウム（ＩｎＰ）など、任意の好適な基板を利用することができる。基板３２２は、炭化ケイ素ウエハとすることができ、ＨＥＭＴデバイス３００Ａは、少なくとも部分的にウエハ・レベルの処理を介して形成することができ、次いでウエハをダイシングして、複数の個々の高電子移動度トランジスタ３００Ａを提供することができる。
【0075】
基板３２２は、下面３２２Ａ及び上面３２２Ｂを有することができる。いくつかの実施例では、ＨＥＭＴデバイス３００Ａの基板３２２は、薄型基板３２２とすることができる。いくつかの実施例では、基板３２２の厚さ（たとえば、図２Ｂの垂直Ｚ方向）は、１００μｍ以下とすることができる。いくつかの実施例では、基板３２２の厚さは、７５μｍ以下とすることができる。いくつかの実施例では、基板３２２の厚さは、５０μｍ以下とすることができる。
【0076】
基板３２２の上面３２２Ｂ（又は本明細書にさらに記載する任意選択の層）上にチャネル層３２４が形成され、チャネル層３２４の上面に障壁層３２６が形成される。いくつかの実施例では、チャネル層３２４及び障壁層３２６は各々、エピタキシャル成長によって形成することができる。ＩＩＩ族窒化物のエピタキシャル成長のための技法は、同じく開示が全体として参照により本明細書に組み込まれている、たとえば米国特許第５，２１０，０５１号、米国特許第５，３９３，９９３号、及び米国特許第５，５２３，５８９号に記載されている。チャネル層３２４は、障壁層３２６のバンドギャップより小さいバンドギャップを有することができ、チャネル層３２４はまた、障壁層３２６より大きい電子親和力を有することができる。チャネル層３２４及び障壁層３２６は、ＩＩＩ族窒化物系の材料を含むことができる。いくつかの実施例では、ウエハの厚さ（たとえば、基板３２２、チャネル層３２４、及び障壁層３２６の厚さ）は、約４０μｍ～約１００μｍとすることができる。いくつかの実施例では、ウエハ厚さは、約４０μｍ～約８０μｍとすることができる。いくつかの実施例では、ウエハ厚さは、約７５μｍとすることができる。
【0077】
いくつかの実施例では、チャネル層３２４と障壁層３２６との間の境界面でチャネル層３２４の伝導バンド端のエネルギーが障壁層３２６の伝導バンド端のエネルギーより小さいという条件で、チャネル層３２４は、ＡｌｘＧａ１－ｘＮなどのＩＩＩ族窒化物とすることができ、ここで０≦ｘ＜１である。本開示の特定の実施例では、ｘ＝０は、チャネル層３２４がＧａＮであることを示す。チャネル層３２４はまた、ＩｎＧａＮ、ＡｌＩｎＧａＮなどの他のＩＩＩ族窒化物とすることもできる。チャネル層３２４は、ドープ（「意図的にドープ」）されていなくてもよく、約０．００２μｍより大きい厚さまで成長させることができる。チャネル層３２４はまた、ＧａＮ、ＡｌＧａＮなどの超格子又は組合せなどの多層構造とすることができる。いくつかの実施例では、チャネル層３２４は圧縮歪み下にあってもよい。
【0078】
いくつかの実施例では、障壁層３２６は、ＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮ、若しくはＡｌＩｎＧａＮ、又はこれらの層の組合せである。障壁層３２６は、単一の層を構成することができ、又は多層構造とすることができる。いくつかの実施例では、障壁層３２６は、チャネル層３２４の直接上の薄いＡｌＮ層、及び単一のＡｌＧａＮ、又はその上の複数の層とすることができる。本開示の特定の実施例では、障壁層３２６は、障壁層３２６がオーム接触金属の下に埋設されたときの偏光効果によって、チャネル層３２４と障壁層３２６との間の境界面で著しいキャリア濃度を誘起するのに十分な厚さとすることができ、十分に高いアルミニウム（Ａｌ）組成及びドーピングを有することができる。障壁層３２６は、たとえば厚さ約０．１ｎｍ～約３０ｎｍとすることができるが、亀裂又は実質的な欠陥形成を引き起こすほど厚くはない。いくつかの実施例では、障壁層の厚さは１３～１８ｎｍである。特定の実施例では、障壁層３２６はドープされないか、又はｎ型ドーパントによって約１０１９ｃｍ－３より小さい濃度にドープされる。いくつかの実施例では、障壁層３２６はＡｌｘＧａ１－ｘＮであり、ここで０＜ｘ＜１である。特定の実施例では、アルミニウム濃度は約２５％である。しかし、本開示の他の実施例では、障壁層３２６はＡｌＧａＮを含み、アルミニウム濃度は約５％～約１００％未満である。本開示の特有の実施例では、アルミニウム濃度は約１０％より大きい。チャネル層３２４及び／又は障壁層３２６は、たとえば有機金属化学気相成長（ＭＯＣＶＤ：ｍｅｔａｌ－ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、分子線エピタキシ（ＭＢＥ：ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）、又は水素化物気相エピタキシ（ＨＶＰＥ：ｈｙｄｒｉｄｅ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）によって堆積させることができる。本明細書に論じるように、チャネル層３２４内でチャネル層３２４と障壁層３２６との間の接合部に、２ＤＥＧ層が誘起される。２ＤＥＧ層は、それぞれソース接点３１５及びドレイン接点３０５より下にあるデバイスのソース領域とドレイン領域との間の伝導を可能にする高伝導性層として作用する。チャネル層３２４及び障壁層３２６は、半導体構造３９０を形成する。
【0079】
例示の目的で、チャネル層３２４及び障壁層３２６を有する半導体構造３９０が示されているが、半導体構造３９０は、チャネル層３２４と基板３２２との間の緩衝層及び／若しくは核形成層、並びに／又は障壁層３２６上のキャップ層など、追加の層／構造／要素を含むことができる。基板、チャネル層、障壁層、及び他の層を含むＨＥＭＴ構造は、開示が全体として参照により本明細書に組み込まれている、例として米国特許第５，１９２，９８７号、米国特許第５，２９６，３９５号、米国特許第６，３１６，７９３号、米国特許第６，５４８，３３３号、米国特許第７，５４４，９６３号、米国特許第７，５４８，１１２号、米国特許第７，５９２，２１１号、米国特許第７，６１５，７７４号、及び米国特許第７，７０９，２６９号に議論されている。たとえば、炭化ケイ素基板３２２とＨＥＭＴデバイス３００Ａの残り部分との間に適当な結晶構造遷移を提供するために、基板３２２の上面３２２Ｂ上にＡｌＮ緩衝層を形成することができる。加えて、さらに且つ／又は別法として、本明細書に完全に記載されている場合のように開示が参照により本明細書に組み込まれている、たとえば本発明の譲受人に譲渡された米国特許第７，０３０，４２８号に記載されているように、歪み平衡遷移層を設けることもできる。任意選択の緩衝／核形成／遷移層は、ＭＯＣＶＤ、ＭＢＥ、及び／又はＨＶＰＥによって堆積させることができる。
【0080】
ソース接点３１５及びドレイン接点３０５は、障壁層３２６の上面３２６Ａ上に形成することができ、互いから横方向に隔置することができる。障壁層３２６の上面３２６Ａで、ソース接点３１５とドレイン接点３０５との間に、ゲート接点３１０を形成することができる。ゲート接点３１０の材料は、障壁層３２６の組成に基づいて選択することができ、いくつかの実施例では、ショットキー接点とすることができる。たとえばニッケル（Ｎｉ）、白金（Ｐｔ）、ケイ化ニッケル（ＮｉＳｉｘ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、タングステン（Ｗ）、及び／又はタングステン窒化ケイ素（ＷＳｉＮ）など、窒化ガリウム系の半導体材料に対するショットキー接点を作ることが可能な従来の材料を使用することができる。
【0081】
ソース接点３１５及びドレイン接点３０５は、窒化ガリウム系の半導体材料に対するオーム接点を形成することができる金属を含むことができる。好適な金属は、Ｔｉ、Ｗ、チタン・タングステン（ＴｉＷ）、ケイ素（Ｓｉ）、チタン・タングステン窒化物（ＴｉＷＮ）、ケイ化タングステン（ＷＳｉ）、レニウム（Ｒｅ）、ニオブ（Ｎｂ）、Ｎｉ、金（Ａｕ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ＮｉＳｉｘ、ケイ化チタン（ＴｉＳｉ）、窒化チタン（ＴｉＮ）、ＷＳｉＮ、Ｐｔなどの耐火金属を含むことができる。いくつかの実施例では、ソース接点３１５は、オーム・ソース接点３１５とすることができる。したがって、ソース接点３１５及びドレイン接点３０５は、障壁層３２６に直接接触するオーム接触部分を含むことができる。いくつかの実施例では、ソース接点３１５及び／又はドレイン接点３０５は、開示が全体として参照により本明細書に組み込まれている、たとえば本発明の譲受人に譲渡された米国特許第８，５６３，３７２号及び米国特許第９，２１４，３５２号に記載されているように提供することができるオーム接点を形成するために、複数の層から形成することができる。
【0082】
ソース接点３１５は、たとえば接地電圧などの基準信号に結合することができる。基準信号への結合は、基板３２２の下面３２２Ａから基板３２２を通って障壁層の上面３２６Ａまで延びるビア３２５によって提供することができる。ビア３２５は、ソース接点３１５の底面を露出させることができる。基板３２２の下面３２２Ａ及びビア３２５の側壁に、バックメタル層３３５を形成することができる。いくつかの実施例では、バックメタル層３３５は、ソース接点３１５に直接接触することができる。いくつかの実施例では、バックメタル層３３５は、追加の伝導経路を介して、ソース接点３１５に間接的に電気接続することができる。したがって、バックメタル層３３５、及びそこに結合される信号は、ソース接点３１５に電気接続することができる。
【0083】
いくつかの実施例では、ソース接点３１５、ドレイン接点３０５、及びゲート接点３１０は、複数のソース接点３１５、ドレイン接点３０５、及びゲート接点３１０として基板３２２上に形成することができる。図２Ａを参照すると、複数のドレイン接点３０５及びソース接点３１５を基板３２２上に交互に配置することができる。隣接するドレイン接点３０５とソース接点３１５との間にゲート接点３１０を配置して、複数のトランジスタ単位セルを形成することができ、それらの例が、図２Ａで３００Ａ＿１及び３００Ａ＿２と呼ばれている。トランジスタ単位セル３００Ａ＿１、３００Ａ＿２のそれぞれが、ソース接点３１５、ドレイン接点３０５、及びゲート接点３１０を含むことができる。図２Ａ及び図２Ｂは、議論を簡単にするために、ソース接点３１５、ドレイン接点３０５、及びゲート接点３１０の一部を示すが、ＨＥＭＴデバイス３００Ａは、図２Ａ及び図２Ｂには示されていない追加のソース接点３１５、ドレイン接点３０５、及びゲート接点３１０を含む、追加の構造を有することができることが理解されよう。当業者には理解されるように、ソース接点３１５とドレイン接点３０５との間のゲート接点３１０の制御下で、ソース接点３１５とドレイン接点３０５との間の活性領域によって、ＨＥＭＴトランジスタを形成することができる。
【0084】
図２Ｂを参照すると、障壁層３２６上に第１の絶縁層３５０＿１を形成することができ、第１の絶縁層３５０＿１上に第２の絶縁層３５０＿２を形成することができる。いくつかの実施例では、第１の絶縁層３５０＿１及び／又は第２の絶縁層３５０＿２は、窒化ケイ素（ＳｉｘＮｙ）、窒化アルミニウム（ＡｌＮ）、二酸化ケイ素（ＳｉＯ２）、及び／又は他の好適な保護材料を含むことができる。第１の絶縁層３５０＿１の厚さは、ゲート－ソース容量及びゲート－ドレイン容量に影響を及ぼすことがあり、これはデバイス３００Ａのスイッチング速度に影響する可能性がある。同様に、第２の絶縁層３５０＿２の厚さは、ゲート－ドレイン容量に影響を及ぼすことがあり、これはデバイス３００Ａのスイッチング速度及び利得に影響する可能性がある。第１の絶縁層３５０＿１及び第２の絶縁層３５０＿２は、図１で参照した不活性化層３５０を形成することができる。
【0085】
ソース接点３１５及びドレイン接点３０５は、第１の絶縁層３５０＿１内に形成することができ、これらの接点の各々の一部分は、第２の絶縁層３５０＿２の下に位置することができる。本発明は、図２Ｂに示すゲート接点３１０の特定の形状に限定されるものではなく、本明細書に記載する実施例から逸脱することなく、ゲート接点３１０並びにデバイス３００Ａの他の要素の他の形状も可能であることが理解されよう。いくつかの実施例では、ゲート接点３１０は、ドレイン接点３０５よりソース接点３１５の近くに位置することができる。いくつかの実施例では、ゲート接点３１０は、Ｔ字形ゲート及び／又はγゲートとして形成することができ、これらの形成は、開示が全体として参照により本明細書に組み込まれている、例として米国特許第８，０４９，２５２号、米国特許第７，０４５，４０４号、及び米国特許第８，１２０，０６４号に議論されている。第２の絶縁層３５０＿２は、第１の絶縁層３５０＿１、並びにドレイン接点３０５、ゲート接点３１０、及びソース接点３１５の一部分に形成することができる。
【0086】
第２の絶縁層３５０＿２上に、フィールド・プレート３１２を形成することができる。フィールド・プレート３１２の少なくとも一部分は、ゲート接点３１０上に位置することができる。フィールド・プレート３１２の少なくとも一部分は、第２の絶縁層３５０＿２のうちゲート接点３１０とドレイン接点３０５との間の部分に位置することができる。フィールド・プレート３１２は、ＨＥＭＴデバイス３００Ａ内のピーク電界を低減させることができ、その結果、破壊電圧を増大させ、電荷トラップを低減させることができる。電界の低減はまた、漏れ電流の低減及び信頼性の向上などの他の利益をもたらすことができる。フィールド・プレート及びフィールド・プレートを形成する技法は、開示が全体として参照により本明細書に組み込まれている、例として米国特許第８，１２０，０６４号に議論されている。
【0087】
第２の絶縁層３５０＿２内に、伝送線３６５を配置することができる。伝送線３６５は、ドレイン接点３０５、ゲート接点３１０、及びソース接点３１５と、ＨＥＭＴデバイス３００Ａの他の部分との間に相互接続を提供することができる。伝送線３６５のそれぞれは、ドレイン接点３０５及び／又はソース接点３１５のそれぞれに直接接触することができる。伝送線３６５は、たとえば銅、コバルト、金、及び／又は複合金属を含む、金属又は他の高伝導性材料を含むことができる。図を簡単にするために、第１の絶縁層３５０＿１及び第２の絶縁層３５０＿２、フィールド・プレート３１２、並びに伝送線３６５は、図２Ａには示されていない。
【0088】
多層環境カプセル化スタック２２０は、フィールド・プレート３１２、伝送線３６５、並びに第１の絶縁層３５０＿１及び第２の絶縁層３５０＿２上に形成することができる。多層環境カプセル化スタック２２０は、共形の第１のカプセル化層２２５と、自己平坦化及び／又は硬化された第２のカプセル化層２３０とを含むことができる。図を簡単にするために、多層環境カプセル化スタック２２０は図２Ａには示されていない。
【0089】
第１のカプセル化層２２５及び第２のカプセル化層２３０の特性及び内容物は、本明細書に記載する半導体デバイス３００のものに実質的に類似したものとすることができ、したがってその重複する説明は省略する。
【0090】
たとえば、第２のカプセル化層２３０の上面２３０Ａは、ＨＥＭＴデバイス３００Ａの幅にわたって実質的に平坦とすることができる。第１のカプセル化層２２５の厚さＴｃ、第２のカプセル化層２３０の領域の厚さＴｇ、Ｔｍ、Ｔｒ、及び比Ｔｃ対Ｔｇ、Ｔｍ、又はＴｒは、表１のものに整合するように構築することができる。
【0091】
多層環境カプセル化スタック２２０を含むＨＥＭＴデバイス３００Ａは、関連するデバイスと比べて有利に実行することができる。たとえば、図３Ａ～図３Ｄは、本開示の実施例によるデバイスの有利な性能を示すグラフである。図３Ａ～図３Ｄでは、非平坦の保護層を有する従来のＨＥＭＴデバイスと比べて、共形の第１のカプセル化層２２５及び平坦な第２のカプセル化層２３０（たとえば、平坦面を有する）を含む多層環境カプセル化スタック２２０を有するＨＥＭＴデバイス３００Ａに類似したＨＥＭＴデバイスが利用された。図３Ａ～図３Ｄで、第１のカプセル化層２２５はＳｉＯＮ：ＳｉＮ二重層を含み、第２のカプセル化層２３０はポリイミドを含んだ。
【0092】
図３Ａを参照すると、非平坦の保護層を有する従来のＨＥＭＴデバイス（曲線７１２Ａ）と比べて、第１のカプセル化層２２５及び平坦な第２のカプセル化層２３０を含む多層環境カプセル化スタック２２０を含むデバイス（曲線７１０Ａ）の性能の比較を示す示差走査熱量測定グラフが示されている。示差走査熱量測定（ＤＳＣ：ｄｉｆｆｅｒｅｎｔｉａｌ ｓｃａｎｎｉｎｇ ｃａｌｏｒｉｍｅｔｒｙ）とは、サンプルの温度を増大させるために必要とされる熱の量と基準との差が温度の関数として測定される熱分析技法である。
【0093】
図３Ａで、曲線７１０Ａは、ＳｉＯＮ：ＳｉＮ二重層として実装された第１のカプセル化層２２５と、ポリイミドを含む第２のカプセル化層２３０とを含むデバイスを表し、デバイスは、２５０℃で１時間にわたって硬化させられた。ポリイミドのガラス転移温度は２２５℃である。したがって、膜は、第２のカプセル化層２３０のガラス転移温度を上回る温度で硬化させられた。第２のカプセル化層２３０は、２５０℃未満の硬化温度を有しており、したがって完全に硬化させられた。
【0094】
対照的に、曲線７１２Ａは、本明細書に記載する共形の第１のカプセル化層２２５及び平坦な第２のカプセル化層２３０を有していない従来の膜を含むデバイスを表す。曲線７１２Ａの従来の膜は、３５０℃のガラス転移温度を有する。曲線７１２Ａに関連するデバイスは、２７５℃で１時間にわたって硬化させられた。従来の材料の硬化温度は、２７５℃で１時間以内に完全に硬化させることのできないものであった。両方の膜に対して硬化時間が完了した後、ＤＳＣ分析が実行された。
【0095】
図３Ａに示すように、どちらの膜も、３１５℃のダイ・アタッチ温度まで、膜遷移をほとんど示していない。
【0096】
図３Ｂを参照すると、ダイ・アタッチ膜損失のグラフが、３１５℃で経過した時間の関数として、多層環境カプセル化スタック２２０の正規化された厚さの変化を示し、これはダイ・アタッチ処理温度と一致している。図３Ｂで、曲線７１０Ｂは、図３Ａの曲線７１０Ａに示す本開示の実施例による同じ多層環境カプセル化スタック２２０を表し、曲線７１２Ｂは、図３Ａに曲線７１２Ａによって示されている同じ従来の膜スタックを表し、曲線７１４Ｂは、本明細書に記載する共形の第１のカプセル化層２２５及び平坦な／硬化された第２のカプセル化層２３０を有していない追加の従来の膜を表す。
【0097】
図３Ｂに示すように、多層環境カプセル化スタック２２０を表す曲線７１０Ｂは、３１５℃で３０分間にわたって正規化された厚さの５％未満の変化を示す。対照的に、従来の膜を示す曲線７１４Ｂは、わずか１０分超ではるかに大きい変化を示す。同じく従来の膜である曲線７１２Ｂは、多層環境カプセル化スタック２２０を含むデバイスと同様に挙動する。したがって、多層環境カプセル化スタック２２０は、比較的高温で多層環境カプセル化スタック２２０の変動を最小にすることに関して、いくつかの従来のデバイス膜と少なくとも同程度に良好に、且つ他のデバイスよりはるかに良好に機能する。
【0098】
図３Ｃを参照すると、ストレス誘起吸湿のグラフが、バイアスなし高度加速ストレス試験（ＵＨＡＳＴ：ｕｎｂｉａｓｅｄ ｈｉｇｈｌｙ ａｃｃｅｌｅｒａｔｅｄ ｓｔｒｅｓｓ ｔｅｓｔ）動作中のウエハの反りの変化を示す。図３Ｃで、曲線７１０Ｃは、図３Ａに曲線７１０Ａによって示されている本開示の実施例による同じ多層環境カプセル化スタック２２０を表し、曲線７１２Ｃは、図３Ａに曲線７１２Ａによって示されている同じ従来の膜スタックを表す。
【0099】
図３Ｃに示すように、多層環境カプセル化スタック２２０を表す曲線７１０Ｃは、４００時間を超えるＵＨＡＳＴ試験中に１μｍ未満の反りを示す。対照的に、従来の膜を示す曲線７１２Ｃは、１００時間未満で２μｍを超える反りを示す。改善された性能は、一部には、多層環境カプセル化スタック２２０の平坦な第２のカプセル化層２３０によって提供される改善された湿度保護によるものと考えられる。したがって、多層環境カプセル化スタック２２０は、従来のデバイス膜と比べて、改善された環境保護を提供する。
【0100】
図３Ｄを参照すると、ストレス試験（たとえば、ＨＡＳＴ試験）中の障害に関する信頼性データのワイブル分析のグラフである。図３Ｄで、曲線７１０Ｄは、図３Ａに曲線７１０Ａによって示されている本開示の実施例による同じ多層環境カプセル化スタック２２０を表し、曲線７１２Ｄは、図３Ａに曲線７１２Ａによって示されている同じ従来の膜スタックを表す。
【0101】
図３Ｄに示すように、多層環境カプセル化スタック２２０を表す曲線７１０Ｄは、従来のデバイスと比べて、ストレス試験の少なくとも最初の１００時間にわたって改善された信頼性を示す。たとえば、曲線７１０Ｄによって表されるデバイスでは、９６時間のＨＡＳＴ試験において２３２のサンプル中に１回の障害しか発生しておらず、これはロット許容不良率（ＬＴＰＤ：ｌｏｔ ｔｏｌｅｒａｎｃｅ ｐｅｒｃｅｎｔ ｄｅｆｅｃｔｉｖｅ）が２未満であることを表す。同様に、曲線７１０Ｄによって表されるデバイスでは、２０００時間の温度－湿度バイアス（ＴＨＢ：ｔｅｍｐｅｒａｔｕｒｅ－ｈｕｍｉｄｉｔｙ－ｂｉａｓ）試験において２２３のサンプル中に障害が発生しておらず、これはＬＴＰＤが１未満であることを表す。したがって、多層環境カプセル化スタック２２０は、従来のデバイス膜と比べて、改善された製品信頼性を提供する。
【0102】
【0103】
図４Ａを次に参照すると、基板１２２が設けられており、その上に半導体構造を形成することができる。基板１２２上にチャネル層３２４が形成され、チャネル層３２４上に障壁層３２６が形成される。基板１２２は、半絶縁性の炭化ケイ素（ＳｉＣ）基板とすることができ、ＳｉＣは、たとえば４Ｈポリタイプの炭化ケイ素とすることができる。他の炭化ケイ素ポリタイプ候補は、３Ｃ、６Ｈ、及び１５Ｒのポリタイプを含むことができる。基板１２２の厚さは、１００μｍ以上とすることができる。
【0104】
炭化ケイ素は、ＩＩＩ族窒化物デバイスに対する一般的な基板材料であるサファイア（Ａｌ２Ｏ３）より、ＩＩＩ族窒化物（チャネル層３２４及び／又は障壁層３２６内で用いることができる）にはるかに近い結晶格子整合を有する。格子整合がより近い結果、ＩＩＩ族窒化物膜は、サファイアで概して可能なものより高い品質を有する。炭化ケイ素はまた、比較的高い熱伝導率を有し、したがって炭化ケイ素上に形成されたＩＩＩ族窒化物デバイスの総出力は、サファイア及び／又はケイ素上に形成された類似のデバイスのように基板の熱放散によって制限されなくなる。また、半絶縁性の炭化ケイ素基板は、デバイスの分離及び寄生容量の低減を実現することができる。
【0105】
炭化ケイ素を基板として用いることができるが、本発明の実施例は、サファイア（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、アルミニウム・ガリウム窒化物（ＡｌＧａＮ）、窒化ガリウム（ＧａＮ）、ケイ素（Ｓｉ）、ＧａＡｓ、ＬＧＯ、酸化亜鉛（ＺｎＯ）、ＬＡＯ、リン化インジウム（ＩｎＰ）など、基板１２２に対して任意の好適な基板を利用することができることを理解されたい。
【0106】
任意選択の緩衝層、核形成層、及び／又は遷移層（図示せず）を基板１２２上に設けることもでき。たとえば、炭化ケイ素基板とデバイスの残り部分との間に適当な結晶構造遷移を提供するために、ＡｌＮ緩衝層を設けることができる。加えて、歪み平衡遷移層を設けることもできる。
【0107】
引き続き図４Ａを参照すると、基板１２２上にチャネル層３２４が設けられる。チャネル層３２４は、上述した緩衝層、遷移層、及び／又は核形成層を使用して、基板１２２上に堆積させることができる。チャネル層３２４は、圧縮歪み下にあってもよい。さらに、チャネル層３２４、並びに／又は緩衝層、核形成層、及び／若しくは遷移層は、ＭＯＣＶＤ、ＭＢＥ、及び／又はＨＶＰＥによって堆積させることができる。本発明のいくつかの実施例では、チャネル層３２４は、ＩＩＩ族窒化物層とすることができる。
【0108】
障壁層３２６は、ＩＩＩ族窒化物層とすることができる。本発明の特定の実施例では、障壁層３２６は、高度にドープされたｎ型層とすることができる。たとえば、障壁層３２６は、約１０１９ｃｍ－３未満の濃度までドープすることができる。
【0109】
本発明のいくつかの実施例では、障壁層３２６は、障壁層３２６がオーム接触金属の下に埋設されたときの偏光効果によって、チャネル層３２４と障壁層３２６との間の境界面で著しいキャリア濃度を誘起するのに十分な厚さ、Ａｌ組成、及び／又はドーピングを有することができる。また、障壁層３２６は、障壁層３２６と後に形成される第１の保護層との間の境界面にイオン化された不純物が堆積することによるチャネル内の電子の散乱を低減又は最小化するのに十分な厚さとすることができる。
【0110】
いくつかの実施例では、チャネル層３２４及び障壁層３２６は、異なる格子定数を有することができる。たとえば、障壁層３２６は、チャネル層３２４より小さい格子定数を有する比較的薄い層とすることができ、したがって障壁層３２６は、これら２つの層の間の境界面に「伸張」する。それに応じて、シュードモルフィックＨＥＭＴ（ｐＨＥＭＴ：ｐｓｅｕｄｏｍｏｒｐｈｉｃ ＨＥＭＴ）デバイスを提供することができる。
【0111】
図４Ｂを参照すると、障壁層３２６上に第１の保護層４１０が形成される。第１の保護層４１０は、窒化ケイ素（ＳｉｘＮｙ）、窒化アルミニウム（ＡｌＮ）、二酸化ケイ素（ＳｉＯ２）、及び／又は他の好適な保護材料などの誘電体材料とすることができる。他の材料を第１の保護層４１０に利用することもできる。たとえば、第１の保護層４１０はまた、酸化マグネシウム、酸化スカンジウム、酸化アルミニウム、及び／又は酸窒化アルミニウムを含むことができる。さらに、第１の保護層４１０は、単一の層とすることができ、又は均一及び／若しくは不均一な組成の複数の層を含むことができる。
【0112】
第１の保護層４１０は、障壁層３２６上に形成されたブランケットとすることができる。たとえば、第１の保護層４１０は、高品質スパッタリング及び／又はプラズマ化学気相成長（ＰＥＣＶＤ）によって形成された窒化ケイ素（ＳｉＮ）層とすることができる。第１の保護層４１０は、後のオーム接点のアニーリング中に下にある障壁層３２６を保護するのに十分な厚さとすることができる。
【0113】
図４Ｃを参照すると、第１の保護層４１０（図４Ｂ参照）は、ソース接点３１５、ゲート接点３１０、及びドレイン接点３０５を形成するようにパターニングすることができる。たとえば、第１の保護層４１０は、ソース接点３１５及びドレイン接点３０５を配置するために障壁層３２６を露出させる窓を形成するようにパターニングすることができる。これらの窓は、障壁層３２６に対してパターニングされたマスク及び低損傷エッチングを利用してエッチングすることができる。障壁層３２６の露出された部分上に、オーム金属を形成することができる。オーム金属をアニーリングして、ソース接点３１５及びドレイン接点３０５を提供することができる。
【0114】
第１の保護層４１０はまた、ゲート接点３１０を提供するようにパターニングすることができる。第１の保護層４１０は、ゲート接点３１０を配置するための障壁層３２６を露出させる窓を形成するようにエッチングすることができる。ゲート接点３１０は、エッチングされた窓の中に形成することができ、第１の保護層４１０を通って延びて、障壁層３２６の露出された部分に接触することができる。好適なゲート材料は、障壁層３２６の組成に依存することができる。しかし、特定の実施例では、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、ＴａＮ、Ｗ、及び／又はＷＳｉＮなど、窒化物系の半導体材料に対するショットキー接点を作ることが可能な従来の材料を使用することができる。ゲート接点３１０の一部分は、第１の保護層４１０の表面上に延びることができる。ソース接点３１５、ゲート接点３１０、及びドレイン接点３０５を形成する結果、図４Ｂの第１の保護層４１０をパターニングして、第１の絶縁層３５０＿１を形成することができる。
【0115】
図４Ｃでは、障壁層３２６の頂面に位置するソース接点３１５が示されているが、いくつかの実施例では、ソース接点３１５、ゲート接点３１０、及び／又はドレイン接点３０５は、障壁層３２６の頂面の凹部内に形成することができることが理解されよう。
【0116】
図４Ｄを参照すると、第１の絶縁層３５０、ソース接点３１５、ゲート接点３１０、及びドレイン接点３０５上に、第２の保護層４２０を形成することができる。第２の保護層４２０は、誘電体層とすることができる。いくつかの実施例では、第２の保護層４２０は、第１の絶縁層３５０＿１とは異なる誘電率を有することができる。
【0117】
図４Ｅを参照すると、第２の保護層４２０上にフィールド・プレート３１２を形成することができる。フィールド・プレート３１２は、ゲート接点３１０に（たとえば、図４ＥのＺ方向に）重なることができ、ゲートとドレインとの間の領域（すなわち、ゲート－ドレイン領域）上にある距離にわたって延びることができる。ゲート接点３１０の上のフィールド・プレート３１２の重なり及び／又はフィールド・プレート３１２がゲート－ドレイン領域の上に延びる距離は、最適の結果のために変更することができる。いくつかの実施例では、フィールド・プレート３１２は、ゲート接点３１０又はソース接点３１５に電気接続することができ、本発明から逸脱することなく、これらの図に示すもの以外のフィールド・プレート構造を使用することもできることが理解される。
【0118】
図４Ｆを参照すると、第２の保護層４２０は、伝送線３６５を形成するようにパターニングすることができる。たとえば、第２の保護層４２０は、伝送線３６５を配置するためにソース接点３１５及び／又はドレイン接点３０５を露出させる窓を形成するようにパターニングすることができる。これらの窓は、ソース接点３１５及び／又はドレイン接点３０５に対してパターニングされたマスク及び低損傷エッチングを利用してエッチングすることができる。ソース接点３１５及び／又はドレイン接点３０５の露出された部分上に導電性金属を形成して、伝送線３６５を形成することができる。伝送線３６５を形成する結果、図４Ｅの第２の保護層４２０をパターニングして、第２の絶縁層３５０＿２を形成することができる。
【0119】
図４Ｇを参照すると、フィールド・プレート３１２、伝送線３６５、並びに／又は第１の絶縁層３５０＿１及び第２の絶縁層３５０＿２上に、共形の第１のカプセル化層２２５を形成することができる。第１のカプセル化層２２５の上面は、非平坦とすることができる。
【0120】
第１のカプセル化層２２５は、１つ若しくは複数の誘電体層とすることができ、又は１つ若しくは複数の誘電体層を含むことができる。第１のカプセル化層２２５は、たとえばＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＺｒＯ、ＨｆＯ、ＡｌＮ、及び／又はＡｌＯを含むことができる。いくつかの実施例では、第１のカプセル化層２２５は、複数の層を含むことができる。たとえば、第１のカプセル化層２２５は、ＳｉＯＮ：ＳｉＮ二重層を含むことができる。第１のカプセル化層２２５の厚さＴｃは、半導体デバイスにわたって共形且つ実質的に均一とすることができるが、本開示の実施例はそれに限定されるものではない。第１のカプセル化層２２５は、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、又はＰＶＤなどのウエハ・レベルの処理方法を使用して堆積させることができる。
【0121】
図４Ｈを参照すると、第１のカプセル化層２２５上に未硬化層４３０を形成することができ、したがって第１のカプセル化層２２５は、未硬化層４３０と、フィールド・プレート３１２、伝送線３６５、並びに／又は第１の絶縁層３５０＿１及び第２の絶縁層３５０＿２との間に位置する。未硬化層４３０は、たとえばスピン・オン、スプレー・オン、気相成長、電気めっき、ブレード被覆、又はスロット・ダイ堆積プロセスによって、粘体又は液体状態で形成された硬化性誘電体層とすることができる。
【0122】
未硬化層４３０は、たとえばポリイミド、ベンゾシクロブテン（ＢＣＢ）、ガラス（たとえば、ホウケイ酸ガラス（ＢＳＧ））、ポリアミド、ポリベンゾオキサゾール（ＰＢＯ）、及び／又はフォトレジスト（たとえば、ＳＵ－８）を含むことができる。本開示の実施例から逸脱することなく、他のエポキシ及び／又は樹脂を使用することができる。いくつかの実施例では、未硬化層４３０の材料は、１００～８０００ｃＳｔの運動粘度を有するように選択することができる。いくつかの実施例では、未硬化層４３０の材料は、１０００～２０００ｃＳｔの運動粘度を有するように選択することができる。
【0123】
未硬化層４３０の上面４３０Ａは、非平坦とすることができる。すなわち、未硬化層４３０はまだ硬化されていないため、未硬化層４３０の上面４３０Ａは、（少なくとも最初は）ばらつき、表面の不規則性、及び／又は逸脱を含むことがある。未硬化層４３０の粘性のため、未硬化層４３０は、第１のカプセル化層２２５の表面内の開口及び／又は他の逸脱内へ流れ込むことができる。加えて、いくつかの実施例では、未硬化層４３０の粘性により、未硬化層４３０の上面４３０Ａが自己平坦化することを可能にすることができる。
【0124】
図４Ｉを参照すると、未硬化層４３０上で硬化プロセス４８０を実行することができる。硬化プロセス４８０は、たとえば熱の印加を含むことができるが、本開示の実施例はそれに限定されるものではない。いくつかの実施例では、硬化プロセス４８０は、２７５℃未満の温度で実行することができる。いくつかの実施例では、硬化プロセス４８０は、２５０℃以下の温度で実行することができる。未硬化層４３０の材料は、２７５℃未満、いくつかの実施例では２５０℃未満の硬化温度を有するように選択することができる。したがって、硬化プロセス４８０の結果、未硬化層４３０を実質的に且つ／又は完全に硬化させることができる。いくつかの実施例では、硬化プロセス４８０は、たとえば紫外（ＵＶ：ｕｌｔｒａｖｉｏｌｅｔ）光などの特定の波長の光の印加を含むことができる。
【0125】
いくつかの実施例では、硬化プロセス４８０は、未硬化層４３０の材料のガラス転移温度より大きい温度で実行することができる。いくつかの実施例では、未硬化層４３０の材料は、２５０℃未満（たとえば、２２５℃）のガラス転移温度を有するように選択することができ、硬化プロセス４８０は、２５０℃で１時間にわたって実行することができる。
【0126】
図４Ｉで、未硬化層４３０の上面４３０Ａは平坦なものとして示されている。いくつかの実施例では、未硬化層の粘性により、未硬化層４３０の上面４３０Ａが図４Ｈに示す非平坦面から図４Ｉに示す平坦面へ遷移する（すなわち、自己平坦化する）ことを可能にすることができる。いくつかの実施例では、図４Ｈに示す非平坦面から平坦面への遷移は、図４Ｉに示す硬化プロセス４８０中に生じることができる。
【0127】
図４Ｊを参照すると、硬化プロセス４８０の結果、未硬化層４３０を、平坦な且つ／又は硬化された第２のカプセル化層２３０に変換させることができる。第２のカプセル化層２３０の上面２３０Ａは、デバイスの幅にわたって実質的に平坦とすることができる。硬化の結果、第２のカプセル化層２３０の上面２３０Ａを自己平坦化させることができる。すなわち、ばらつき、表面の不規則性、及び／又は逸脱を含む未硬化層４３０の上面４３０Ａを、硬化プロセスの結果として実質的に平坦な且つ／又は硬化された第２のカプセル化層２３０の上面２３０Ａに変換させることができる。したがって、平坦化ステップの必要なく、平坦な上面２３０Ａを提供することができる。いくつかの実施例では、第１のカプセル化層２２５の厚さＴｃ、第２のカプセル化層２３０の領域の厚さＴｇ、Ｔｍ、Ｔｒ、及び第２のカプセル化層２３０の厚さＴｃとＴｇ、Ｔｍ、又はＴｒとの比は、表１のものに整合するように構築することができる。
【0128】
図４Ｋを参照すると、基板１２２（図４Ｊ参照）を薄くして、薄型基板３２２を形成することができる。いくつかの実施例では、基板３２２の厚さは、インフィード又はクリープ・フィード・グラインダなどのグラインダを使用して低減される。他の実施例では、基板３２２の厚さは、研削の有無にかかわらず、ラッピング、化学的若しくは反応性イオン・エッチング、又はこれらの手法の組合せを使用して低減される。さらに他の実施例では、薄くする動作に起因しうる基板３２２の損傷を低減させるために、エッチングを使用して基板３２２の背面を処理することができる。ウエハを薄くする方法は、開示が全体として参照により本明細書に組み込まれている、たとえば本発明の譲受人に譲渡された米国特許第７，２９１，５２９号、米国特許第７，９３２，１１１号、米国特許第７，２５９，４０２号、及び米国特許第８，５１３，６８６号に記載されている。
【0129】
本発明によるいくつかの実施例では、基板３２２は、約４０μｍ～約１００μｍの厚さまで薄くされる。他の実施例では、基板３２２は、約４０μｍ～約７５μｍの厚さまで薄くされる。
【0130】
いくつかの実施例では、基板１２２を薄くすることが省略され、基板１２２は基板３２２と実質的に同一である。図４Ｋは、第１のカプセル化層２２５及び第２のカプセル化層２３０を含む多層環境カプセル化スタック２２０の形成後に基板１２２が薄くされたことを示すが、本開示の実施例はそれに限定されるものではない。いくつかの実施例では、基板１２２を薄くすることを、多層環境カプセル化スタック２２０の形成前など、処理中の他の時点で行うことができる。
【0131】
図２Ｂを再び参照すると、基板３２２、チャネル層３２４、及び障壁層３２６内に、ビア３２５を形成することができる。ビア３２５は、湿式又は乾式エッチングによって形成することができる。いくつかの実施例では、ビア３２５の側壁が基板３２２の頂面に対して傾斜するように、ビア３２５を異方性エッチングすることができる。いくつかの実施例では、ビア３２５は、ソース接点３１５の底面を露出させることができる。いくつかの実施例では、ソース接点３１５は、ビア３２５の形成中にエッチ・ストップ材料として働くことができる。ビアの形成後、基板３２２の下面３２２Ａ、ビア３２５の側壁、及びソース接点３１５の底面に、バックメタル層３３５を堆積させることができる。バックメタル層３３５は、たとえばチタン、白金、及び／又は金などの導電性金属を含むことができる。
【0132】
図４Ａ～図４ＫにＨＥＭＴデバイス３００Ａを示したが、図４Ａ～図４Ｋに関連して説明する多層環境カプセル化スタック２２０は、他のタイプの半導体デバイスを使用して提供することもできることが理解されよう。言い換えれば、他のタイプの半導体デバイスを使用することもでき、本開示の範囲から逸脱することなく、本明細書（たとえば、図４Ｇ～図４Ｊ）に記載する第１のカプセル化層２２５及び第２のカプセル化層２３０を含む環境カプセル化スタック２２０を形成する方法を、半導体デバイスに適用することもできる。図５Ａ～図５Ｂは、本明細書に記載する多層環境カプセル化スタック２２０を含むことができる例示的な半導体デバイス３００Ｂ、３００Ｃを示す。話を簡単にするために、すでに説明した図５Ａ及び図５Ｂの要素の重複する説明は省略する。図５Ａ及び図５Ｂは、概して図２Ａの線Ａ－Ａに沿って切り取ったものである。しかし、本開示の実施例は、図２Ｂ、図５Ａ、及び図５Ｂのものに限定されるものではなく、概して本開示の方法／構造は、変動する高さに上面を有する要素をその上面に有するいずれの半導体デバイスのカプセル化スタックにも適用することができることが理解されよう。
【0133】
図５Ａは、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）デバイス３００Ｂを示し、半導体構造３９０のうちソース領域２１５とドレイン領域２０５との間の領域は、ＭＥＳＦＥＴ３００Ｂの伝導チャネル又はチャネル領域を提供する。図５Ｂは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス３００Ｃを示し、半導体構造３９０のうちソース領域２１５とドレイン領域２０５との間の領域は、ＭＯＳＦＥＴ３００Ｃのチャネル領域を提供し、ゲート接点３１０は、ゲート酸化物層１１０によってチャネル領域から分離される。
【0134】
半導体デバイス３００Ｂ、３００Ｃの各々は、デバイス上にデバイスを保護する多層環境カプセル化スタック２２０を含むことができる。図５Ａ及び図５Ｂには、図１及び図２Ｂに示す半導体デバイス３００、３００Ａのものと類似の構造（たとえば、共形の第１のカプセル化層２２５、並びに自己平坦化及び／又は硬化された第２のカプセル化層２３０）を有する多層環境カプセル化スタック２２０が示されている。図５Ａ及び図５Ｂの半導体デバイス３００Ｂ、３００Ｃは、本明細書に記載し表１に提供した第１のカプセル化層２２５及び第２のカプセル化層２３０の厚さの類似の比を有することができる。
【0135】
図２Ａ、図５Ａ、及び図５Ｂは、半導体デバイスが半導体デバイスの上面にソース接点、ドレイン接点、及びゲート接点の各々を有する実施例を示すが、本開示の実施例はそれに限定されるものではない。本開示の範囲から逸脱することなく、デバイスの底面に１つ又は複数の接点（たとえば、ドレイン接点）を含む半導体デバイスもまた、本明細書に記載する多層環境カプセル化スタック２２０（たとえば、共形の第１のカプセル化層２２５と、自己平坦化及び／又は硬化された第２のカプセル化層２３０とを有する）を組み込むことができる。
【0136】
図６Ａ～図６Ｃは、本開示の実施例による半導体デバイス３００を包装して、それぞれ包装されたトランジスタ増幅器６００Ａ～６００Ｃを提供することができるいくつかの例示的な方法を示す概略断面図である。図６Ａ～図６Ｃは、図１の半導体デバイス３００が包装されたところを示すが、本開示の実施例による半導体デバイス３００Ａ、３００Ｂ、３００Ｃのいずれも、図６Ａ～図６Ｃに示すパッケージ内に包装することができることが理解されよう。
【0137】
図６Ａは、包装されたトランジスタ増幅器６００Ａの概略側面図である。図６Ａに示すように、包装されたトランジスタ増幅器６００Ａは、開口パッケージ６１０Ａに包装された半導体デバイス３００を含む。パッケージ６１０Ａは、金属ゲート・リード６２２Ａ、金属ドレイン・リード６２４Ａ、金属サブマウント６３０、側壁６４０、及びリッド６４２を含む。
【0138】
サブマウント６３０は、包装されたトランジスタ増幅器６００Ａの熱管理を支援するように構成された材料を含むことができる。たとえば、サブマウント６３０は、銅及び／又はモリブデンを含むことができる。いくつかの実施例では、サブマウント６３０は、複数の層から構成することができ、且つ／又はビア／相互接続を含むことができる。例示的な実施例では、サブマウント６３０は、モリブデンのコア層と、その両方の主表面に銅のクラッド層とを含む、銅／モリブデン／銅の多層金属フランジとすることができる。いくつかの実施例では、サブマウント６３０は、リード・フレーム又は金属スラグの一部である金属ヒート・シンクを含むことができる。いくつかの実施例では、側壁６４０及び／又はリッド６４２は、絶縁材料から形成することができ、又は絶縁材料を含むことができる。たとえば、側壁６４０及び／又はリッド６４２は、セラミック材料から形成することができ、又はセラミック材料を含むことができる。いくつかの実施例では、側壁６４０及び／又はリッド６４２は、たとえばＡｌ２Ｏ３から形成することができる。リッド６４２は、エポキシ接着剤を使用して側壁６４０に接着することができる。側壁６４０は、たとえばろう付けによって、サブマウント６３０に取り付けることができる。ゲート・リード６２２Ａ及びドレイン・リード６２４Ａは、側壁６４０を通って延びるように構成することができるが、本発明の実施例はそれに限定されるものではない。
【0139】
半導体デバイス３００は、金属サブマウント６３０、セラミック側壁６４０、及びセラミック・リッド６４２によって画定された空気で充填された空洞６１２内で、金属サブマウント６３０の上面に取り付けられる。半導体デバイス３００のゲート端子６３２及びドレイン端子６３４は、半導体デバイス３００の頂面に位置することができ、ソース端子６３６は、半導体デバイス３００の底面に位置することができる。ソース端子６３６は、たとえば導電性ダイ・アタッチ材料（図示せず）を使用して、金属サブマウント６３０上に取り付けることができる。金属サブマウント６３０は、ソース端子６３６への電気接続を提供することができ、半導体デバイス３００内に生成された熱を放散する熱放散構造として働くこともできる。熱は主に、たとえば単位セル・トランジスタのチャネル領域内で比較的高い電流密度が生成される半導体デバイス３００の上部で生成される。この熱は、半導体構造３９０を通ってソース端子６３６へ、次いで金属サブマウント６３０へ伝達することができる。
【0140】
パッケージ６１０Ａ内に、入力整合回路６５０及び／又は出力整合回路６５２を取り付けることもできる。整合回路６５０、６５２は、インピーダンス整合回路及び／又は高調波終端回路を含むことができる。インピーダンス整合回路は、トランジスタ増幅器６００Ａへ入力される又はトランジスタ増幅器６００Ａから出力されるＲＦ信号の基本成分のインピーダンスを、それぞれ半導体デバイス３００の入力又は出力におけるインピーダンスに整合させるために使用することができる。高調波終端回路は、半導体デバイス３００の入力又は出力に存在しうる基本ＲＦ信号の高調波を接地するために使用することができる。２つ以上の入力整合回路６５０及び／又は出力整合回路６５２を設けることができる。図６Ａに概略的に示すように、入力整合回路６５０及び出力整合回路６５２は、金属サブマウント６３０上に取り付けることができる。ゲート・リード６２２Ａは、１つ又は複数のボンド・ワイア６５４によって入力整合回路６５０に接続することができ、入力整合回路６５０は、１つ又は複数の追加のボンド・ワイア６５４によって半導体デバイス３００のゲート端子６３２に接続することができる。同様に、ドレイン・リード６２４Ａは、１つ又は複数のボンド・ワイア６５４によって出力整合回路６５２に接続することができ、出力整合回路６５２は、１つ又は複数の追加のボンド・ワイア６５４によって半導体デバイス３００のドレイン端子６３４に接続することができる。ボンド・ワイア６５４は、誘導要素であり、入力整合回路６５０及び／又は出力整合回路６５２の一部を形成することができる。
【0141】
図６Ｂは、プリント回路基板に基づくパッケージ６１０Ｂに包装された図１の半導体デバイス３００を含む包装されたトランジスタ増幅器６００Ｂの概略側面図である。包装されたトランジスタ増幅器６００Ｂは、パッケージ６１０Ａのゲート・リード６２２Ａ及びドレイン・リード６２４Ａが、パッケージ６１０Ｂ内ではプリント回路基板に基づくリード６２２Ｂ、６２４Ｂに置き換えられていることを除いて、図６Ａの包装されたトランジスタ増幅器６００Ａに非常に類似している。
【0142】
パッケージ６１０Ｂは、サブマウント６３０、セラミック側壁６４０、セラミック・リッド６４２を含み、これらは各々、上記で論じたパッケージ６１０Ａの同様の符号の要素と実質的に同一とすることができる。パッケージ６１０Ｂは、プリント回路基板６２０をさらに含む。プリント回路基板６２０上の導電トレースが、金属ゲート・リード６２２Ｂ及び金属ドレイン・リード６２４Ｂを形成する。プリント回路基板６２０は、たとえば導電性接着剤によって、サブマウント６３０に取り付けることができる。プリント回路基板６３０は、中心開口を含み、半導体デバイス３００は、この開口内でサブマウント６３０上に取り付けられる。トランジスタ増幅器６００Ｂの他の構成要素は、トランジスタ増幅器６００Ａの同様の符号の構成要素と同じものとすることができ、したがってそのさらなる説明は省略する。
【0143】
図６Ｃは、別の包装されたトランジスタ増幅器６００Ｃの概略側面図である。トランジスタ増幅器６００Ｃは、異なるパッケージ６１０Ｃを含むという点で、トランジスタ増幅器６００Ａとは異なる。パッケージ６１０Ｃは、金属サブマウント６３０（パッケージ２１０Ａの同様の符号のサブマウント６３０と類似又は同一のものとすることができる）、並びに金属のゲート・リード６２２Ｃ及びドレイン・リード６２４Ｃを含む。トランジスタ増幅器６００Ｃはまた、半導体デバイス３００、リード６２２Ｃ、６２４Ｃ、及び金属サブマウント６３０を少なくとも部分的に取り囲むプラスチックのオーバーモールド６６０を含む。トランジスタ増幅器６００Ｃの他の構成要素は、トランジスタ増幅器６００Ａの同様の符号の構成要素と同じものとすることができ、したがってそのさらなる説明は省略する。
【0144】
本明細書では、様々な要素について説明するために第１、第２などの用語が使用されることがあるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、要素を互いに区別するためにのみ使用される。たとえば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に第２の要素を第１の要素と呼ぶこともできる。本明細書では、「及び／又は」という用語は、列挙された関連する項目の１つ又は複数のあらゆる組合せを含む。
【0145】
本明細書に使用する術語は、特定の実施例について説明することのみを目的とし、本発明を限定することを意図したものではない。本明細書では、文脈上別途明白に示さない限り、単数形の「ａ」、「ａｎ」、及び「ｔｈｅ」は、複数形も同様に含むことが意図される。本明細書で使用する「含む（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、記載の特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はこれらの群の存在又は追加を除外するものではないことがさらに理解されよう。
【0146】
別途定義されない限り、本明細書で使用するすべての用語（技術的及び科学的な用語を含む）は、本発明が属する分野の当業者によって一般に理解されるものと同じ意味を有する。本明細書で使用する用語は、本明細書及び関連技術の文脈における意味と一致した意味を有すると解釈されるべきであり、本明細書で明白にそのように定義されない限り、理想化された又は過度に形式的な意味で解釈されるものではないことがさらに理解されよう。
【0147】
層、領域、又は基板などの要素が、別の要素の「上（ｏｎ）」に位置し、又は別の要素の「上（ｏｎｔｏ）」へ延びるものとして参照されるとき、この要素は、他の要素の直接上に位置し、若しくは他の要素の直接上へ延びてもよく、又は介在する要素が存在してもよいことが理解されよう。対照的に、ある要素が別の要素の「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」に位置し、又は別の要素の「直接上（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」へ延びるものとして参照されるとき、介在する要素は存在しない。また、ある要素が別の要素に「接続（ｃｏｎｎｅｃｔｅｄ）」又は「結合（ｃｏｕｐｌｅｄ）」されるものとして参照されるとき、この要素は、他の要素に直接接続若しくは結合されてもよく、又は介在する要素が存在してもよいことが理解されよう。対照的に、ある要素が別の要素に「直接接続（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」又は「直接結合（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」されるものとして参照されるとき、介在する要素は存在しない。
【0148】
「下（ｂｅｌｏｗ）」若しくは「上（ａｂｏｖｅ）」、又は「上部（ｕｐｐｅｒ）」若しくは「下部（ｌｏｗｅｒ）」、又は「水平（ｈｏｒｉｚｏｎｔａｌ）」若しくは「横方向（ｌａｔｅｒａｌ）」若しくは「垂直（ｖｅｒｔｉｃａｌ）」などの相対的な用語は、本明細書では、図に示す１つの要素、層、又は領域と別の要素、層、又は領域との関係について説明するために使用されることがある。これらの用語は、図に示されている向きに加えて、デバイスの異なる向きも包含することが意図されることが理解されよう。
【0149】
本発明の実施例は、本発明の理想化された実施例（及び中間構造）の概略図である断面図を参照して本明細書に説明されている。図面における層及び領域の厚さは、見やすいように強調されていることがある。加えて、たとえば製造技法及び／又は公差に起因する図の形状からの変動も予期される。したがって、本発明の実施例は、本明細書に示す領域の特定の形状に限定されると解釈されるべきではなく、たとえば製造に起因する形状の逸脱も包含する。同様に、製造手順の標準偏差に基づいて、寸法の変動も予期されることが理解されよう。本明細書では、別途指定されない限り、「約」及び／又は「実質的に」は、公称値の１０％の範囲内の値を含む。
【0150】
全体にわたって、同様の符号は同様の要素を指す。したがって、対応する図面で言及又は記載されていない場合でも、他の図面を参照して同じ又は類似の符号について説明することがある。また、参照番号によって示されていない要素についても、他の図面を参照して説明することがある。
【0151】
本発明のいくつかの実施例について、ｎ型又はｐ型などの導電型を有することを特徴とする半導体層及び／又は領域を参照して説明しており、これはその層及び／又は領域内の多数キャリア濃度を指す。したがって、Ｎ型材料は、負に帯電した電子の多数平衡濃度を有し、Ｐ型材料は、正に帯電した正孔の多数平衡濃度を有する。いくつかの材料は、別の層又は領域と比べて、多数キャリアの比較的大きい（「＋」）又は小さい（「－」）濃度を示すために、「＋」又は「－」（Ｎ＋、Ｎ－、Ｐ＋、Ｐ－、Ｎ＋＋、Ｎ－－、Ｐ＋＋、Ｐ－－など）によって指定することができる。しかし、そのような表記は、層又は領域内に多数又は少数キャリアが特定の濃度で存在することを示唆するものではない。
【0152】
図面及び明細書において、本発明の典型的な実施例に開示しており、特有の用語が用いられるが、これらは限定を目的とするものではなく、汎用且つ説明の意味でのみ使用されており、本発明の範囲は、以下の特許請求の範囲に記載される。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【国際調査報告】