特表 2024-528076 調整可能な仕事関数を備えた一体型コンタクトシリサイド

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-26

(54)【発明の名称】調整可能な仕事関数を備えた一体型コンタクトシリサイド

(51)【国際特許分類】

   H01L 21/28 20060101AFI20240719BHJP

   H01L 21/285 20060101ALI20240719BHJP

【ＦＩ】

H01L21/28 301S

H01L21/285 C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024505353

(86)(22)【出願日】2022-07-26

(85)【翻訳文提出日】2024-03-15

(86)【国際出願番号】 US2022074146

(87)【国際公開番号】W WO2023010005

(87)【国際公開日】2023-02-02

(31)【優先権主張番号】17/389,772

(32)【優先日】2021-07-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】ハン， レイモンド

(72)【発明者】

【氏名】ナイク， メユール

(72)【発明者】

【氏名】ハバティー， マイケル

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA03

4M104BB19

4M104BB26

4M104CC01

4M104DD43

4M104DD79

4M104DD84

4M104HH15

4M104HH17

(57)【要約】

半導体デバイスの界面抵抗を低減する方法は、二重仕事関数金属シリサイドを活用する。幾つかの実施形態では、方法は、Ｅｐｉ面に金属シリサイド層を選択的に堆積させることと、Ｅｐｉ面がＰ型Ｅｐｉ面であるかＮ型Ｅｐｉ面であるかに基づいて金属シリサイド層の仕事関数を変化させて、０．５ｅＶ未満のショットキーバリア高さを達成するために、堆積中に金属シリサイド層の金属対シリコン比を調整することとを含み得る。Ｐ型Ｅｐｉ面の仕事関数は約５．０ｅＶの値に調整され得、Ｎ型Ｅｐｉ面の仕事関数は約３．８ｅＶの値に調整され得る。Ｅｐｉ面への金属シリサイド層の堆積は、コンタクトエッチング停止層の堆積及び活性化アニールの前に実行され得る。
【選択図】図８Ｆ

【特許請求の範囲】

【請求項1】

Ｅｐｉ面と金属材料との間の界面抵抗を低減する方法であって、
前記Ｅｐｉ面に金属シリサイド層を選択的に堆積させることと、
前記Ｅｐｉ面がＰ型Ｅｐｉ面であるかＮ型Ｅｐｉ面であるかに基づいて前記金属シリサイド層の仕事関数を変化させて、前記Ｐ型Ｅｐｉ面又は前記Ｎ型Ｅｐｉ面で約０．５ｅＶ未満のショットキーバリア高さを達成するために、堆積中に前記金属シリサイド層の金属対シリコン比を調整することと
を含む方法。

【請求項2】

前記金属シリサイド層は、モリブデンシリサイド系材料又はルテニウムシリサイド系材料である、請求項１に記載の方法。

【請求項3】

前記Ｐ型Ｅｐｉ面の仕事関数は、約５．０ｅＶの値に調整される、請求項１に記載の方法。

【請求項4】

前記Ｎ型Ｅｐｉ面の仕事関数は、約３．８ｅＶの値に調整される、請求項１に記載の方法。

【請求項5】

原子層堆積を用いて前記金属シリサイド層を堆積させること
を更に含む、請求項１に記載の方法。

【請求項6】

原子層堆積、イオン注入、又はプラズマ気相堆積を用いて前記金属シリサイド層に金属又はシリコンを堆積させることにより、前記金属対シリコン比を更に調整すること
を更に含む、請求項１に記載の方法。

【請求項7】

前記Ｐ型Ｅｐｉ面は、シリコンキャップ層を有する又は有さないシリコンゲルマニウム材料であり、前記Ｎ型Ｅｐｉ面は、モリブデンキャップ層を有する又は有さないリン化ケイ素材料である、請求項１に記載の方法。

【請求項8】

コンタクトエッチング停止層を堆積させる前に、前記Ｅｐｉ面に前記金属シリサイド層を選択的に堆積させることと、
前記コンタクトエッチング停止層を堆積させる前に、堆積中の前記金属シリサイド層の前記金属対シリコン比を調整することと
を更に含む、請求項１に記載の方法。

【請求項9】

前記金属対シリコン比を調整した後に、活性化アニールを実行すること
を更に含む、請求項８に記載の方法。

【請求項10】

前記金属シリサイド層を選択的に堆積させる前に、活性化アニールを実行すること
を更に含む、請求項８に記載の方法。

【請求項11】

基板に共形窒化物系エッチング停止層を堆積させることと、
前記基板に誘電体層を堆積させることと、
前記基板にコンタクトを開口することと、
前記コンタクト上にバルク充填材を堆積させることと
を更に含む、請求項８に記載の方法。

【請求項12】

Ｅｐｉ面と金属材料との間の界面抵抗を低減する方法であって、
原子層堆積を用いて前記Ｅｐｉ面にモリブデンシリサイド層を選択的に堆積させることと、
前記Ｅｐｉ面がＰ型Ｅｐｉ面であるかＮ型Ｅｐｉ面であるかに基づいて前記モリブデンシリサイド層の仕事関数を変化させて、前記Ｐ型Ｅｐｉ面又は前記Ｎ型Ｅｐｉ面で約０．５ｅＶ未満のショットキーバリア高さを達成するために、堆積中に前記モリブデンシリサイド層の金属対シリコン比を調整することと
を含む方法。

【請求項13】

前記Ｐ型Ｅｐｉ面の仕事関数は約５．０ｅＶの値に調整され、前記Ｎ型Ｅｐｉ面の仕事関数は約３．８ｅＶの値に調整される、請求項１２に記載の方法。

【請求項14】

原子層堆積、イオン注入、又はプラズマ気相堆積を用いてモリブデン又はシリコンをモリブデンシリサイド層に堆積させることによって、前記金属対シリコン比を更に調整すること
を更に含む、請求項１２に記載の方法。

【請求項15】

前記Ｐ型Ｅｐｉ面は、シリコンキャップ層を有する又は有さないシリコンゲルマニウム材料であり、前記Ｎ型Ｅｐｉ面は、モリブデンキャップ層を有する又は有さないリン化ケイ素材料である、請求項１２に記載の方法。

【請求項16】

コンタクトエッチング停止層を堆積させる前に、前記Ｅｐｉ面にモリブデンシリサイド層を選択的に堆積させることと、
前記コンタクトエッチング停止層を堆積させる前に、前記モリブデンシリサイド層の前記金属対シリコン比を調整することと
を更に含む、請求項１２に記載の方法。

【請求項17】

前記金属対シリコン比を調整した後に、又は前記モリブデンシリサイド層を選択的に堆積させる前に、活性化アニールを実行すること
を更に含む、請求項１６に記載の方法。

【請求項18】

実行されると、基板上のＥｐｉ面と金属材料との間の界面抵抗を低減する方法を実行させる命令が記憶された非一過性コンピュータ可読媒体であって、前記方法は、
前記Ｅｐｉ面に金属シリサイド層を選択的に堆積させることと、
前記Ｅｐｉ面がＰ型Ｅｐｉ面であるかＮ型Ｅｐｉ面であるかに基づいて前記金属シリサイド層の仕事関数を変化させて、前記Ｐ型Ｅｐｉ面又は前記Ｎ型Ｅｐｉ面で約０．５ｅＶ未満のショットキーバリア高さを達成するために、堆積中に前記金属シリサイド層の金属対シリコン比を調整することと
を含む、非一過性コンピュータ可読媒体。

【請求項19】

前記方法は更に、
原子層堆積を用いて前記金属シリサイド層を堆積させることと、
原子層堆積、イオン注入、又はプラズマ気相堆積を用いて前記金属シリサイド層に金属又はシリコンを堆積させることによって、前記金属対シリコン比を調整することと
を含み、
前記Ｐ型Ｅｐｉ面の仕事関数は約５．０ｅＶの値に調整され、前記Ｎ型Ｅｐｉ面の仕事関数は約３．８ｅＶの値に調整される、
請求項１８に記載の非一過性コンピュータ可読媒体。

【請求項20】

前記方法は更に、
コンタクトエッチング停止層を堆積させる前に、前記Ｅｐｉ面に前記金属シリサイド層を選択的に堆積させることと、
前記金属対シリコン比を調整した後に、活性化アニールを実行することと
を含む、請求項１８に記載の非一過性コンピュータ可読媒体。

【発明の詳細な説明】

【技術分野】

【0001】

［０００１］本原理の実施形態は、概して半導体製造に関する。

【背景技術】

【0002】

［０００２］メタルオン半導体トランジスタ等の半導体デバイスの速度は、ソース／ドレインコンタクトの抵抗値に依存する。抵抗が低いほど、トランジスタの速度は速くなる。従来、接触抵抗を下げるために、金属コンタクト界面のソース／ドレインＥｐｉ面にチタンシリサイド系材料を適用していた。トランジスタがＮ型トランジスタである場合には、Ｐ型トランジスタとは対照的に材料の組成が異なる。しかし、本発明者らは、チタンシリサイド系材料は、いずれの種類のトランジスタにも最適ではなく、トランジスタの種類に基づいて調整することができないという点で限界があることを確認している。更に、本発明者らは、チタンシリサイド系材料に関連する高抵抗は、大規模なデバイスでは許容可能であったが、小規模なデバイスには有害であることを観察した。

【0003】

［０００３］従って、本発明者らは、Ｅｐｉ面と金属コンタクトとの間の強化された界面を製造する方法を提供することにより、導電性を改善して、優れた性能、より低い動作電圧、及びより速い速度をもたらす。

【発明の概要】

【0004】

［０００４］Ｅｐｉ面と金属コンタクトとの間に高導電性界面を形成する方法及び装置が、本明細書において提供される。

【0005】

［０００５］幾つかの実施形態では、Ｅｐｉ面と金属材料との間の界面抵抗を低減する方法は、Ｅｐｉ面に金属シリサイド層を選択的に堆積させることと、Ｅｐｉ面がＰ型Ｅｐｉ面であるかＮ型Ｅｐｉ面であるかに基づいて金属シリサイド層の仕事関数を変化させて、Ｐ型Ｅｐｉ面又はＮ型Ｅｐｉ面で約０．５ｅＶ未満のショットキーバリア高さを達成するために、堆積中に金属シリサイド層の金属対シリコン比を調整することとを含み得る。

【0006】

［０００６］幾つかの実施形態では、本方法は更に、金属シリサイド層がモリブデンシリサイド系材料又はルテニウムシリサイド系材料であること、Ｐ型Ｅｐｉ面の仕事関数は、約５．０ｅＶの値に調整されること、Ｎ型Ｅｐｉ面の仕事関数は約３．８ｅＶの値に調整されること、原子層堆積を用いて金属シリサイド層を堆積させること、原子層堆積、イオン注入、又はプラズマ気相堆積を用いて金属シリサイド層に金属又はシリコンを堆積させることによって、金属対シリコン比を更に調整すること、Ｐ型Ｅｐｉ面は、シリコンキャップ層を有する又は有さないシリコンゲルマニウム材料であり、Ｎ型Ｅｐｉ面は、モリブデンキャップ層を有する又は有さないリン化ケイ素材料であること、コンタクトエッチング停止層を堆積させる前に、Ｅｐｉ面に金属シリサイド層を選択的に堆積させること、コンタクトエッチング停止層を堆積させる前に、堆積中の金属シリサイド層の金属対シリコン比を調整すること、金属対シリコン比を調整した後に、活性化アニールを実行すること、金属シリサイド層を選択的に堆積させる前に、活性化アニールを実行すること、及び／又は、基板に共形窒化物系エッチング停止層を堆積させること、基板に誘電体層を堆積させること、基板にコンタクトを開口すること、及びコンタクト上にバルク充填材を堆積させることを含み得る。

【0007】

［０００７］幾つかの実施形態では、Ｅｐｉ面と金属材料との間の界面抵抗を低減する方法は、原子層堆積を用いてＥｐｉ面にモリブデンシリサイド層を選択的に堆積させることと、Ｅｐｉ面がＰ型Ｅｐｉ面であるかＮ型Ｅｐｉ面であるかに基づいてモリブデンシリサイド層の仕事関数を変化させて、Ｐ型Ｅｐｉ面又はＮ型Ｅｐｉ面で約０．５ｅＶ未満のショットキーバリア高さを達成するために、堆積中にモリブデンシリサイド層の金属対シリコン比を調整することとを含み得る。

【0008】

［０００８］幾つかの実施形態では、本方法は更に、Ｐ型Ｅｐｉ面の仕事関数が約５．０ｅＶの値に調整され、Ｎ型Ｅｐｉ面の仕事関数が約３．８ｅＶの値に調整されること、原子層堆積、イオン注入、又はプラズマ気相堆積を用いてモリブデン又はシリコンをモリブデンシリサイド層に堆積させることによって、金属対シリコン比を更に調整すること、Ｐ型Ｅｐｉ面は、シリコンキャップ層を有する又は有さないシリコンゲルマニウム材料であり、Ｎ型Ｅｐｉ面は、モリブデンキャップ層を有する又は有さないリン化ケイ素材料であること、コンタクトエッチング停止層を堆積させる前に、Ｅｐｉ面にモリブデンシリサイド層を選択的に堆積させること、コンタクトエッチング停止層を堆積させる前に、モリブデンシリサイド層の金属対シリコン比を調整すること、及び／又は金属対シリコン比を調整した後に、又はモリブデンシリサイド層を選択的に堆積させる前に、活性化アニールを実行することを含み得る。

【0009】

［０００９］幾つかの実施形態では、実行されると、基板上のＥｐｉ面と金属材料との間の界面抵抗を低減する方法を実行させる命令が記憶された非一過性コンピュータ可読媒体が提供され、本方法は、Ｅｐｉ面に金属シリサイド層を選択的に堆積させることと、Ｅｐｉ面がＰ型Ｅｐｉ面であるかＮ型Ｅｐｉ面であるかに基づいて金属シリサイド層の仕事関数を変化させて、Ｐ型Ｅｐｉ面又はＮ型Ｅｐｉ面で約０．５ｅＶ未満のショットキーバリア高さを達成するために、堆積中に金属シリサイド層の金属対シリコン比を調整することとを含み得る。

【0010】

［００１０］幾つかの実施形態では、本方法は更に、原子層堆積を用いて金属シリサイド層を堆積させること、原子層堆積、イオン注入、又はプラズマ気相堆積を用いて金属シリサイド層に金属又はシリコンを堆積させることによって、金属対シリコン比を調整すること、Ｐ型Ｅｐｉ面の仕事関数は約５．０ｅＶの値に調整され、Ｎ型Ｅｐｉ面の仕事関数は約３．８ｅＶの値に調整されること、及び／又は、コンタクトエッチング停止層を堆積させる前に、Ｅｐｉ面に金属シリサイド層を選択的に堆積させること、及び金属対シリコン比を調整した後に、活性化アニールを実行することを含み得る。

【0011】

［００１１］その他の更なる実施形態を以下に開示する。

【0012】

［００１２］添付の図面に示す本原理の例示の実施形態を参照することで、上記に要約し、以下により詳細に説明する本原理の実施形態を理解することができる。ただし、添付の図面は本原理の典型的な実施形態を単に示すものであり、したがって、範囲を限定するものと見なすべきではなく、本原理は他の等しく有効な実施形態も許容しうる。

【図面の簡単な説明】

【0013】

【図1】本原理の幾つかの実施形態に係る、Ｅｐｉ面の界面抵抗を低減する方法である。

【図2】本原理の幾つかの実施形態に係る、Ｅｐｉ面を示す断面図である。

【図3】本原理の幾つかの実施形態に係る、金属シリサイド層を有するＥｐｉ面を示す断面図である。

【図4】本原理の幾つかの実施形態に係る、金属シリサイドがシリコンキャップ層に拡散されたＥｐｉ面を示す断面図である。

【図5】本原理の幾つかの実施形態に係る、金属シリサイド層の仕事関数が調整されたＥｐｉ面を示す断面図である。

【図6】本原理の幾つかの実施形態に係る、調整可能な金属シリサイド層の仕事関数のグラフである。

【図7】本原理の幾つかの実施形態に係る金属シリサイド層の調整可能な仕事関数及び金属シリサイド層のコンタクト面積の増加を使用して、Ｅｐｉ面と金属コンタクトとの間の界面抵抗を低減する方法である。

【図8A-C】Ａは、本原理の幾つかの実施形態に係る基板に形成されたソース／ドレインＥｐｉ面を示す断面図であり、Ｂは、本原理の幾つかの実施形態に係る、ラップアラウンド金属シリサイド層を有するソース／ドレインＥｐｉ面を示す断面図であり、Ｃは、本原理の幾つかの実施形態に係る、エッチング停止層を有するソース／ドレインＥｐｉ面を示す断面図である。

【図8D-F】Ｄは、本原理の幾つかの実施形態に係る、誘電体層を有するソース／ドレインＥｐｉ面を示す断面図であり、Ｅは、本原理の幾つかの実施形態に係る、誘電体層のエッチング後のソース／ドレインＥｐｉ面を示す断面図であり、Ｆは、本原理の幾つかの実施形態に係るバルク充填層が堆積された後のソース／ドレインＥｐｉ面を示す断面図である。

【図9】本原理の幾つかの実施形態に係る、異なる金属シリサイド界面領域を示す断面図である。

【図10】本原理の幾つかの実施形態に係る、一体型ツールを示す上から見た図である。

【発明を実施するための形態】

【0014】

［００２８］理解を容易にするために、可能な限り、図面共通の同一要素を示すのに同一の参照番号を使用している。図面は縮尺どおりには描かれておらず、わかりやすくするために簡略化されている場合がある。一実施形態の要素及び特徴は、更に詳述することなく、他の実施形態に有益に組み込まれ得る。

【0015】

［００２９］本原理の方法は、メタルオン半導体（ＭＯＳ）トランジスタ等の半導体デバイスの高速化及び動作電圧の低下を容易にする高導電性コンタクトの形成を可能にするが、これらに限定されるものではない。本方法は、金属シリサイド中の金属対シリコン組成を変化させるために、ＭＯＳの堆積プロセスの前、間、又は後に金属又はシリコンソースを添加することにより、Ｎ型又はＰ型ＭＯＳコンタクトに特有のシリサイドの最適な仕事関数を作り出す。Ｎ型又はＰ型コンタクトは、低いショットキーバリア高さ（ＳＢＨ）を達成するために異なる仕事関数金属を必要とする。仕事関数が固定された単一の金属シリサイドでは、Ｎ型コンタクトとＰ型コンタクトの両方で低いＳＢＨを達成することはできない。本方法に見られるような調整可能な仕事関数を持つ金属シリサイドは、仕事関数を調整して、Ｎ型とＰ型の最低接触抵抗を別々に得ることができる。

【0016】

［００３０］本方法は、デュアルシリサイドを達成するために別々の金属プロセスなしで単一の金属を使用し、シリコン（Ｓｉ）前駆体、エピタキシャル（Ｅｐｉ）Ｓｉ層、Ｓｉ注入、又はプラズマ気相堆積（ＰＶＤ）Ｓｉ層のサイクルを更に追加することによってシリコン含有量を容易に調整できるという利点を有する。本発明の方法は、代替プロセスにおいて、Ｎ型コンタクトとＰ型コンタクトで異なる金属対シリコン比の同じ金属シリサイドを使用しながら、金属前駆体、ＰＶＤ金属層、金属注入、又はＣＶＤ金属堆積の原子層堆積（ＡＬＤ）サイクルを追加することによって金属含有量を調整できるという利点を有する。また、本方法で使用する金属は、低い堆積温度（例えば、約１５０℃未満）、高い熱安定性、選択的な堆積という利点を有する。低い堆積温度により、本発明の方法を実行する前に基板にすでに形成されている構造の熱収支を維持できるという利点がある。

【0017】

［００３１］従来のアプローチは、Ｎ型コンタクトとＰ型コンタクトの両方において単一の仕事関数のシリサイドに依存する、又はＮ型又はＰ型Ｅｐｉ面のいずれかに異なる金属を堆積させることによって、Ｎ型コンタクトとＰ型コンタクトにおいて異なるシリサイドを達成する。本方法では、金属シリサイド中のシリコン含有量を変化させて異なる仕事関数を達成することにより、単一の金属を使用してＮ型又はＰ型コンタクトの抵抗を下げることができる。簡単に言うと、コンタクトトレンチ内のシリコン、リン化ケイ素（ＳｉＰ）、又はシリコンゲルマニウム（ＳｉＧｅ）のソース／ドレインＥｐｉ面から酸化物を除去するために前洗浄プロセスが使用され、これに続いてコンタクトトレンチ内のＥｐｉ面に金属前駆体から金属が堆積される。次に、同じ表面にシリコン前駆体からシリコンを堆積させ、金属シリサイドを形成する。この堆積プロセスは、所望のシリサイドの厚さが得られるまで繰り返される。金属対シリコン比は、シリサイドの所望の仕事関数が達成されるまで、堆積のデューティサイクルを変更することによって調節され得る。シリサイド形成の開始時又は終了時に、追加の金属又はシリコンサイクル、注入、又はＰＶＤ金属又はシリコンを追加して、金属対シリコン比を調整することができる。シリサイドの抵抗率を更に低下させるために、オプションのアニールプロセスを使用することができる。

【0018】

［００３２］本方法で使用する金属シリサイドの熱安定性が高いため、コンタクトエッチング停止層（ＣＥＳＬ）の形成前に、熱的に安定で、共形、また選択的なシリサイド材料を堆積させることができる。シリサイド材料は、高温の急速溶融成長（ＲＭＧ）アニール及びその他の熱処理に耐えることができる。シリサイドは、ソース／ドレインＥｐｉ面を取り囲むように形成されるため、ソース／ドレインＥｐｉ面の上部ファセットにあるコンタクトトレンチ内のシリサイドよりも、実質的に大きい表面積が得られる。また、適切なキャッピングを有するシリサイドは、ドーパントの外部拡散を低減し、界面において高いドーパント濃度を保持して、接触抵抗を下げる。本方法のシリサイドは、高い熱安定性と優れた選択性を有するため、窒化物エッチング停止層と金属ゲートアニールの前にシリサイドを堆積させることが可能になる。既存のチタン系シリサイドはＲＭＧアニールに耐えることができず、初期のシリサイド堆積プロセスには使用できない。

【0019】

［００３３］従来のアプローチでは、コンタクトが開口した後にシリサイドを堆積させるため、コンタクト面積がコンタクト開口部の領域に制限される。本発明の方法では、シリサイドがソース／ドレインコンタクトのＥｐｉ面全体を覆い、Ｅｐｉファセットの下方にまで達するコンタクトのための導電経路を提供し、コンタクト面積を実質的に増加させて、接触抵抗率を低下させることができる。簡単に言うと、本方法では、例えば非限定的にＡＬＤ堆積等を用いて、ソース／ドレインＥｐｉ面に選択的金属シリサイドを堆積させる。選択的金属シリサイドの堆積後に、活性化アニールを実行する。Ｅｐｉ面と金属シリサイドの堆積は、真空を破壊せずに、同じプラットフォーム又は一体型ツールで実行することができる。金属シリサイドは摂氏１１００度以上まで安定したままである。あるいは、活性化アニールは、金属シリサイドの選択的堆積の前に、ソース／ドレインＥｐｉ面に対して実行することもできる。

【0020】

［００３４］簡潔にするために、本明細書に記載のエピタキシャル成長構造又は「Ｅｐｉ面」又は更に「Ｅｐｉ」と略記される面は、ＭＯＳトランジスタ及び／又は他の半導体構造等のソース／ドレインＥｐｉ構造の表面を含み得る。しかしながら、本原理の方法は、Ｅｐｉ面と他の構造等の金属層との間の界面抵抗を低減するために使用され得る。図１は、幾つかの実施形態に係る、基板上のＥｐｉ面の界面抵抗を低減する方法１００である。例示の目的で、方法１００の説明中に図２～図５を参照する。図２の図２００Ａでは、Ｐ型Ｅｐｉ面２０６Ａは、例えば、厚さ約３０ｎｍから約４０ｎｍのＳｉＧｅ層２０２Ａ等のエピタキシャル成長ソース／ドレイン材料を含み、厚さ約１ｎｍから約１０ｎｍのシリコンキャップ層２０４Ａも含み得る。図２の図２００Ｂでは、Ｎ型Ｅｐｉ面２０６Ｂは、例えば、厚さ約３０ｎｍから約４０ｎｍのＳｉＰ層２０２Ｂ等のエピタキシャル成長ソース／ドレイン材料を含み、厚さ約１ｎｍから約１０ｎｍのモリブデン（Ｍｏ）キャップ層２０４Ｂを含み得る。方法１００のブロック１０２では、Ｅｐｉ面に金属シリサイド層が堆積される。堆積プロセスは約１５０℃未満の低温である。幾つかの実施形態では、堆積プロセスは約１２０℃の堆積温度を有する。金属シリサイド層は、モリブデンシリサイド又はルテニウムシリサイド等であってよい。堆積プロセスは、ＡＬＤプロセスであってよく、金属シリサイド層の堆積は、約５ｎｍから約１０ｎｍの厚さであってよい。幾つかの実施形態では、金属シリサイド層の厚さは約６ｎｍから約８ｎｍである。堆積プロセスは、Ｅｐｉ面に金属前駆体から金属を堆積させ、Ｅｐｉ面にシリコン前駆体からシリコンを堆積させて金属シリサイド層を形成することを含む。堆積プロセスは、所望の金属シリサイドの厚さが達成されるまで繰り返すことができる。

【0021】

［００３５］ブロック１０４において、Ｅｐｉ面がＰ型であるかＮ型であるかに基づいて仕事関数を変化させるために、金属シリサイド層の金属対シリコン比が金属シリサイド層の堆積中に調整される。金属対シリコン比に基づいて所望の仕事関数を達成するように、シリコンの堆積量及び金属の堆積量が変更され得る。幾つかの実施形態では、金属対シリコン比は、堆積プロセスにおいて異なる量の六フッ化モリブデン（ＭｏＦ_６）及びジシラン（Ｈ_６Ｓｉ_２）又はトリシラン（Ｈ_２Ｓｉ（ＳｉＨ_３）_２）前駆体を用いたＡＬＤプロセスによって調節することができる。金属対シリコン比は、金属シリサイド層の所望の仕事関数が達成されるまで、シリコンと金属の堆積のデューティサイクルを変更することによって調節することもできる。金属対シリコン比を調整するために、追加の金属又はシリコンサイクル、注入、又はＰＶＤ金属又はシリコンをシリサイド形成の開始時又は終了時に追加することができる（以下のオプションのブロック１０６を参照）。金属シリサイドの抵抗率を更に低下させるために、任意のアニールステップを使用することができる。

【0022】

［００３６］図３の図３００Ａにおいて、金属シリサイド層は、例えば、Ｐ型Ｅｐｉ面２０６Ａに堆積されたＰ型Ｍｏ_ｘＳｉ_ｙ層３０８Ａであってよい。図３の図３００Ｂでは、金属シリサイド層は、例えば、Ｎ型Ｅｐｉ面２０６Ｂに堆積されたＮ型Ｍｏ_ｘＳｉ_ｙ層３０８Ｂであってよい。Ｐ型Ｍｏ_ｘＳｉ_ｙ層３０８Ａ及びＮ型Ｍｏ_ｘＳｉ_ｙ層３０８Ｂは、Ｅｐｉ面がＰ型であるかＮ型であるか（Ｎ型ではｘ＞ｙ、Ｐ型ではｙ＞ｘ）に応じて堆積した金属シリサイドの仕事関数を変化させるために、同じ金属及びシリコン組成を有利に利用するが、異なる金属対シリコン比を用いる。図４の図４００Ａでは、堆積中にＰ型Ｍｏ_ｘＳｉ_ｙ層３０８Ａがシリコンキャップ層２０４Ａ内に拡散し、Ｍｏ_ａＳｉ_ｂのシリサイド層を形成する。図４の図４００Ｂでは、Ｎ型Ｍｏ_ｘＳｉ_ｙ層３０８Ｂは、堆積中にモリブデンキャップ層２０４Ｂ内に拡散し、Ｍｏ_ａＳｉ_ｂのシリサイド層を形成する。「ａ」と「ｂ」の比は、Ｎ型Ｅｐｉ面２０６ＢとＰ型Ｅｐｉ面２０６Ａで異なり、Ｎ型ではａ＞ｂ、Ｐ型ではｂ＞ａである。

【0023】

［００３７］シリコン濃度よりも高い金属濃度がＮ型Ｅｐｉ面に使用され、金属濃度よりも高いシリコン濃度がＰ型Ｅｐｉ面に使用される。仕事関数は、Ｐ型Ｅｐｉ面（仕事関数が約４．６ｅＶより大きい）又はＮ型Ｅｐｉ面（仕事関数が約４．２ｅＶより小さい）に対して０．５ｅＶ未満のショットキーバリア高さをもたらすように調整することができる。幾つかの実施形態では、仕事関数は、Ｐ型Ｅｐｉ面（仕事関数が約５．０ｅＶ）又はＮ型Ｅｐｉ面（仕事関数が約３．８ｅＶ）に対して約０．３ｅＶ以下のショットキーバリア高さをもたらすように調整することができる。ショットキーバリア高さが低いということは、より多くの電流が流れることができ、接触抵抗が低いことを意味する。Ｍｏ_ｘＳｉ_ｙ層の堆積後、金属対コンタクト比が所望の比に到達していてよく、仕事関数（金属対シリコン比）Ｍｏ_ａＳｉ_ｂの調整が完了し得る。Ｍｏ_ｘＳｉ_ｙ層の堆積を通して所望の金属対コンタクト比が達成されない場合、プロセスはオプションのブロック１０６に継続し得る。

【0024】

［００３８］オプションのブロック１０６において、図５に示すように、Ｅｐｉ面上に堆積した金属シリサイド層に金属又はシリコンを堆積させることによって、堆積した金属シリサイド層の金属対シリコン比が、更に調整され得る。金属又はシリコンは、ＡＬＤ、イオン注入、又はＰＶＤベースのプロセス等を使用して堆積させることができる。図５００Ａでは、必要に応じて仕事関数を更に調整するために、シリコン又は金属を金属シリサイド（Ｐ型Ｍｏ_ｘＳｉ_ｙ層３０８Ａ）に堆積させ（５１０Ａ）、ショットキーバリア高さを低下させて、それに続いて界面抵抗を低下させる。図５００Ｂでは、より低いショットキーバリア高さ、及びそれに続くより低い界面抵抗を達成する必要に応じて、シリコン又は金属が金属シリサイド（Ｎ型Ｍｏ_ｘＳｉ_ｙ層３０８Ｂ）に堆積され（５１０Ｂ）、仕事関数が更に調整される。幾つかの実施形態では、更なる調整プロセスは、Ｅｐｉ面への金属シリサイドの選択的堆積（ブロック１０２）の前に実行され得る。

【0025】

［００３９］図６のグラフ６００は、金属シリサイド（例えば、モリブデンシリサイド、ルテニウムシリサイド等）の金属対シリコン比を変化させることによって可能な様々な仕事関数点を有する、Ｙ軸上のショットキーバリア値対Ｘ軸上の金属仕事関数値を図示している。接触抵抗Ｒ_ｃは、以下の式１に基づいてショットキーバリアφ_Ｂと関連している。

ショットキーバリア高さが低下すると、接触抵抗（Ｅｐｉ面と金属材料との間の界面抵抗）が低下する。幾つかの実施形態では、界面抵抗の低下は、チタンシリサイド等の従来技術と比較して３０％以上となる場合がある。

【0026】

［００４０］第１の仕事関数線６０２は、Ｐ型Ｅｐｉ面に堆積された本発明の方法の金属シリサイド組成物について可能な仕事関数値を示すものである。第２の仕事関数線６０４は、Ｎ型Ｅｐｉ面に堆積された本発明の方法の金属シリサイド組成物について可能な仕事関数値を示すものである。破線枠６０６内の点は、Ｐ型Ｅｐｉ面又はＮ型Ｅｐｉ面上でチタンシリサイド等の従来使用されている固定仕事関数金属シリサイドの仕事関数値を示している（仕事関数は両方のコンタクトタイプで同じである）。チタンシリサイドの場合、仕事関数を変化させることができないため、最適なショットキーバリア高さが得られず、界面抵抗が高くなる。本方法の金属シリサイドは調整可能な仕事関数を有するため、同じ金属シリサイドをＰ型Ｅｐｉ面とＮ型Ｅｐｉ面の両方に使用し、それに応じて調整することができる。Ｎ型Ｅｐｉ面の場合、第１の指示点６０８は、約０．３ｅＶ以下のショットキーバリア高さで約３．８ｅＶの可能な仕事関数値を示している。Ｐ型Ｅｐｉ面の場合、第２の指示点６１０は、約０．３ｅＶ以下のショットキーバリア高さで約５．０ｅＶの可能な仕事関数値を示している。

【0027】

［００４１］本発明者らは、本方法の金属シリサイドが約１１００℃（スパイクアニールの場合）以上の温度まで熱的に安定であることを見出した。この熱的安定性により、活性化アニール等の高温アニールプロセスをいつ行うかを気にすることなく、ＭＯＳプロセス内の数カ所で金属シリサイドを堆積させることができる。金属シリサイドの熱特性は、金属シリサイド層との接触表面積の増加を通じて界面抵抗を更に低下させるために、金属シリサイドの使用における柔軟性を有利に可能にする。図７は、仕事関数の調整を通じて、また金属シリサイド層との接触表面積の増加を通じて、Ｅｐｉ面と金属コンタクトとの間の界面抵抗を低減する方法７００である。図８Ａから図８Ｆへの参照は、方法７００のプロセスを説明するために使用される。幾つかの実施形態では、基板は、Ｐ型ソース／ドレインＥｐｉ面及びＮ型ソース／ドレインＥｐｉ面を有していてよい。方法７００の上部フロー部分は、Ｐ型ソース／ドレインＥｐｉ面に固有のプロセス（７０２Ａ～７１２Ａ）及びＮ型ソース／ドレインＥｐｉ面に固有のプロセス（７０２Ｂ～７１２Ｂ）を示している。上部フロー部分は、Ｐ型プロセスとＮ型プロセスとが同時に行われることを示すものではない。Ｐ型ソース／ドレインＥｐｉ面プロセスは、Ｎ型ソース／ドレインＥｐｉ面プロセスの前又は後に実行され得る。Ｐ型及びＮ型固有のプロセスの完了後、残りのプロセス（７１４～７２２）は、Ｐ型ソース／ドレインＥｐｉ面及びＮ型ソース／ドレインＥｐｉ面の両方に対して同時に実行され得る。Ｐ型ソース／ドレインＥｐｉ面のみを有する基板の場合、Ｎ型ソース／ドレインＥｐｉ面プロセス（７０２Ｂ～７１２Ｂ）は実行されない。Ｎ型ソース／ドレインＥｐｉ面のみの基板では、Ｐ型ソース／ドレインＥｐｉ面プロセス（７０２Ａ～７１２Ａ）は実行されない。

【0028】

［００４２］以下のプロセスは、Ｐ型構造を有する基板に適用される。ブロック７０２Ａでは、１又は複数のＰ型ソース／ドレインＥｐｉ面が形成される。図８Ａの図８００Ａにおいて、トレンチ８３０は、Ｐ型Ｅｐｉ面に対して、例えば、限定を意味するものではないが、ＳｉＧｅ等から形成されたソース／ドレインＥｐｉ面８０６を有する。ソース／ドレインＥｐｉ面８０６は、基板上の層８０２から成長し、シャロートレンチアイソレーション（ＳＴＩ）８０４内で絶縁される。この例では、ソース／ドレインＥｐｉ面８０６は、上部ファセット８０８と（アンダーカット面である）下部ファセット８１０とを有する。オプションのブロック７０４Ａにおいて、活性化アニールが、オプションのブロック７１４によって示すように、金属シリサイド層形成の前又は金属シリサイド形成の後に実行され得る。幾つかの実施形態では、活性化アニールは、約１１００℃の温度で実行され得るスパイクアニールを含み得る。ブロック７０６Ａでは、トレンチ８３０内のシリコン又はＳｉＧｅソース／ドレインＥｐｉ面からあらゆる汚染及び酸化物を除去するために、前洗浄プロセスが実行される。ブロック７０８Ａ（図１の方法１００のブロック１０２も参照）では、図８Ｂの図８００Ｂに示すように、金属シリサイド層８１２が、ソース／ドレインＥｐｉ面８０６の上部ファセット８０８及び下部ファセット８１０に選択的に堆積される。選択的堆積は、金属前駆体から金属をトレンチ８３０内のソース／ドレインＥｐｉ面に選択的に堆積させることと、シリコン前駆体からシリコンを同じ表面上に選択的に堆積させて、ソース／ドレインＥｐｉ面８０６を覆う又は包み込む金属シリサイド層８１２を形成することとを含む。選択的堆積プロセスは、所望の金属シリサイドの厚さが達成されるまで繰り返される。

【0029】

［００４３］ブロック７１０Ａ（図１の方法１００のブロック１０４も参照）では、ソース／ドレインＥｐｉ面８０６がＰ型Ｅｐｉ面であることに基づいて仕事関数を変化させるために、金属シリサイド層の金属対シリコン比が堆積中に調整される。シリコンの堆積量及び金属の堆積量は、金属対シリコン比に基づいて所望の仕事関数を達成するように変更され得る。金属対シリコン比は、金属シリサイド層の所望の仕事関数に達するまで、シリコンと金属の堆積のデューティサイクルを変更することによって調節することもできる。追加の金属又はシリコンサイクル、注入、又はＰＶＤ金属又はシリコンを、金属対シリコン比を調整するために、シリサイド形成の開始時又は終了時に追加することができる（オプションのブロック７１２Ａを参照）。金属シリサイドの抵抗率を更に低下させるために、オプションのアニールプロセスを使用することができる。オプションのブロック７１２Ａでは、ソース／ドレインＥｐｉ面８０６上に堆積した金属シリサイド層に金属又はシリコンを堆積させることによって、堆積した金属シリサイド層の金属対シリコン比を更に調整することができる。金属又はシリコンは、ＡＬＤ、イオン注入、又はＰＶＤベースのプロセス等を使用して堆積させることができる。幾つかの実施形態では、更なる調整プロセスは、ソース／ドレインＥｐｉ面への金属シリサイドの選択的堆積（ブロック７０８Ａ）の前に実行され得る。

【0030】

［００４４］以下のプロセスは、Ｎ型構造を有する基板に適用される。ブロック７０２Ｂでは、１又は複数のＮ型ソース／ドレインＥｐｉ面が形成される。図８Ａの図８００Ａにおいて、トレンチ８３０は、例えば、限定することを意図しないが、Ｎ型Ｅｐｉ面用のＳｉＰ等から形成されたソース／ドレインＥｐｉ面８０６を有する。ソース／ドレインＥｐｉ面８０６は、基板上の層８０２から成長し、シャロートレンチアイソレーション（ＳＴＩ）８０４内で絶縁される。この例では、ソース／ドレインＥｐｉ面８０６は、上部ファセット８０８と（アンダーカット面である）下部ファセット８１０とを有する。オプションのブロック７０４Ｂにおいて、活性化アニールが、オプションのブロック７１４によって示すように、金属シリサイド層形成の前又は金属シリサイド形成の後に実行され得る。幾つかの実施形態では、活性化アニールは、約１１００℃の温度で実施され得るスパイクアニールを含み得る。ブロック７０６Ｂでは、トレンチ８３０内のシリコン又はＳｉＰソース／ドレインＥｐｉ面からあらゆる汚染及び酸化物を除去するために、前洗浄プロセスが実行される。ブロック７０８Ｂ（図１の方法１００のブロック１０２も参照）では、図８Ｂの図８００Ｂに示すように、金属シリサイド層８１２が、ソース／ドレインＥｐｉ面８０６の上部ファセット８０８及び下部ファセット８１０に選択的に堆積される。選択的堆積は、金属前駆体から金属をトレンチ８３０内のソース／ドレインＥｐｉ面に選択的に堆積させることと、シリコン前駆体からシリコンを同じ表面上に選択的に堆積させて、ソース／ドレインＥｐｉ面８０６を覆う又は包み込む金属シリサイド層８１２を形成することとを含む。選択的堆積プロセスは、所望の金属シリサイドの厚さが達成されるまで繰り返される。

【0031】

［００４５］ブロック７１０Ｂ（図１の方法１００のブロック１０４も参照）では、ソース／ドレインＥｐｉ面８０６がＮ型Ｅｐｉ面であることに基づいて仕事関数を変化させるために、金属シリサイド層の金属対シリコン比が堆積中に調整される。シリコンの堆積量及び金属の堆積量は、金属対シリコン比に基づいて所望の仕事関数を達成するように変更され得る。金属対シリコン比は、金属シリサイド層の所望の仕事関数が達成されるまで、シリコン及び金属の堆積のデューティサイクルを変更することによって調節することもできる。追加の金属又はシリコンサイクル、注入、又はＰＶＤ金属又はシリコンを、金属対シリコン比を調整するために、シリサイド形成の開始時又は終了時に追加することができる（オプションのブロック７１２Ｂを参照）。オプションのアニールプロセスを使用して、金属シリサイドの抵抗率を更に低下させることができる。オプションのブロック７１２Ｂでは、ソース／ドレインＥｐｉ面８０６上に堆積した金属シリサイド層に金属又はシリコンを堆積させることによって、堆積した金属シリサイド層の金属対シリコン比を更に調整することができる。金属又はシリコンは、ＡＬＤ、イオン注入、又はＰＶＤベースのプロセス等を使用して堆積させることができる。幾つかの実施形態では、更なる調整プロセスは、ソース／ドレインＥｐｉ面への金属シリサイドの選択的堆積（ブロック７０８Ｂ）の前に実行され得る。

【0032】

［００４６］以下のプロセスは、Ｎ型構造、Ｐ型構造、又はその両方を有する基板に適用される。オプションのブロック７１４において、上述したように、活性化アニールを、金属シリサイド層８１２の堆積後、又は金属シリサイド層８１２の堆積前に実行することができる（オプションのブロック７０４を参照）。活性化アニールが金属シリサイドの形成及び調整の後に実行される場合、ソース／ドレインＥｐｉ面及び金属シリサイドの堆積及び仕事関数の調整は、同じプラットフォーム又は一体型ツールで実行することができ、更に、真空を破壊せずに実行することができ（例えば、以下の図１０の一体型ツール１０００を参照）、その結果、低コスト及び高歩留まりが得られる。金属シリサイドがソース／ドレインＥｐｉ面を包み込むことにより、従来の方法で見られるようなソース／ドレインＥｐｉ面の上のコンタクトトレンチ内のシリサイドよりも実質的に大きい表面積が得られる。また、適切なキャッピングを施した金属シリサイドは、ドーパントの拡散を抑え、界面でのドーパント濃度を高く保つことができるため、接触抵抗が低くなる。本方法のシリサイドは、高い熱安定性と良好な選択性を有するため、窒化物エッチング停止層及び金属ゲートアニールの前に金属シリサイドを堆積させることができる。ブロック７１６では、図８Ｃの図８００Ｃに示すように、ソース／ドレインＥｐｉ面８０６用のエッチング停止層８１４が基板に堆積される。エッチング停止層８１４は、例えば、トレンチ８３０のソース／ドレインＥｐｉ面に共形堆積される窒化シリコン層等の窒化物層であってよい。ブロック７１８では、図８Ｄの図８００Ｄに示すように、基板にトレンチ８３０を充填する誘電体層８１６が堆積される。幾つかの実施形態では、誘電体層８１６は二酸化ケイ素層等であってよい。ブロック７２０では、図８Ｅの図８００Ｅに示すように、ソース／ドレインＥｐｉ面８０６の上部ファセット８０８を開口する。この開口は、誘電体層８１６及びエッチング停止層８１４の一部をエッチングして、ソース／ドレインＥｐｉ面８０６の上部ファセット８０８上の金属シリサイド層８１２を露出させることによって達成される。ブロック７２２では、図８Ｆの図８００Ｆに示すように、バルク充填材が基板上のトレンチ８３０に堆積される。幾つかの実施形態では、バルク充填材は、コバルト系材料等であってよい。

【0033】

［００４７］図９の図９００には、ソース／ドレインＥｐｉ構造の比較が図示されている。従来から構築されているソース／ドレインＥｐｉ構造９０２は、シリサイド層９０６と接触する上面部分のみを有し、このシリサイド層はバルク充填材８１８と接触する。本発明の方法を用いて構築されたソース／ドレインＥｐｉ構造９０４は、ソース／ドレインＥｐｉ面を金属シリサイド層が包み込むソース／ドレインＥｐｉ構造９０４をもたらす。本方法の構造においてシリサイドと接触する追加の表面積の大きさは、従来の構造で見られるものよりも約７０％以上大きい。本発明者らは、シリサイドと接触するバルク充填材８１８の接触面積が従来の構造のソース／ドレインＥｐｉ構造９０２と本方法の構造のソース／ドレインＥｐｉ構造９０４の両方で同じであったとしても、本方法の構造のソース／ドレインＥｐｉ構造９０４では、電流の流れが約４０％以上と大幅に大きくなる（それに続いて界面抵抗も大幅に低くなる）ことを発見した。

【0034】

［００４８］本明細書に記載の方法は、スタンドアロン構成で提供され得る、又はクラスタツールの一部として提供され得る個々のプロセスチャンバ、例えば、図１０に関して後述する一体型ツール１０００（すなわち、クラスタツール）で実行され得る。一体型ツール１０００を使用する利点は、真空破壊がなく、したがって、処理前に基板をガス抜き及び前洗浄する必要がないことである。幾つかの実施形態では、上述した本方法は、プロセス間で真空破壊が制限される、又は真空破壊が起こらないように、一体型ツールにおいて有利に実行することができ、真空破壊を低減することで、プロセスのスループットを向上させるだけでなく、基板の汚染を制限又は防止し得る。一体型ツール１０００は、真空気密処理プラットフォーム１００１、ファクトリインターフェース１００４、及びシステムコントローラ１００２を含む。処理プラットフォーム１００１は、真空基板移送チャンバ（移送チャンバ１００３Ａ、１００３Ｂ）に動作可能に結合された１０１４Ａ、１０１４Ｂ、１０１４Ｃ、１０１４Ｄ、１０１４Ｅ、１０１４Ｆ等の複数の処理チャンバを備える。ファクトリインターフェース１００４は、１又は複数のロードロックチャンバ（図１０に示す１００６Ａ及び１００６Ｂ等の２つのロードロックチャンバ）によって移送チャンバ１００３Ａに動作可能に結合されている。

【0035】

［００４９］幾つかの実施形態では、ファクトリインターフェース１００４は、少なくとも１つのドッキングステーション１００７と、半導体基板の移送を容易にするための少なくとも１つのファクトリインターフェースロボット１０３８とを備える。ドッキングステーション１００７は、１又は複数の前方開口型統一ポッド（ＦＯＵＰ）を受け入れるように構成される。図１０の実施形態では、１００５Ａ、１００５Ｂ、１００５Ｃ、及び１００５Ｄ等の４つのＦＯＵＰが図示されている。ファクトリインターフェースロボット１０３８は、１００６Ａ及び１００６Ｂ等のロードロックチャンバを通して、ファクトリインターフェース１００４から処理プラットフォーム１００１へ基板を移送するように構成される。ロードロックチャンバ１００６Ａ及び１００６Ｂの各々は、ファクトリインターフェース１００４に結合された第１のポートと、移送チャンバ１００３Ａに結合された第２のポートとを有する。ロードロックチャンバ１００６Ａ及び１００６Ｂは、移送チャンバ１００３Ａの真空環境とファクトリインターフェース１００４の実質的な周囲（例えば、大気）環境との間で基板を通過させやすくするために、ロードロックチャンバ１００６Ａ及び１００６Ｂをポンプで排気する圧力制御システム（図示せず）に結合されている。移送チャンバ１００３Ａ、１００３Ｂは、それぞれの移送チャンバ１００３Ａ、１００３Ｂに配置された真空ロボット１０４２Ａ、１０４２Ｂを有する。真空ロボット１０４２Ａは、ロードロックチャンバ１００６Ａ、１００６Ｂ、処理チャンバ１０１４Ａ及び１０１４Ｆと、クールダウンステーション１０４０又は前洗浄ステーション１０４２との間で基板１０２１を移送することができる。真空ロボット１０４２Ｂは、クールダウンステーション１０４０又は前洗浄ステーション１０４２と処理チャンバ１０１４Ｂ、１０１４Ｃ、１０１４Ｄ、及び１０１４Ｅとの間で基板１０２１を移送することができる。

【0036】

［００５０］幾つかの実施形態では、処理チャンバ１０１４Ａ、１０１４Ｂ、１０１４Ｃ、１０１４Ｄ、１０１４Ｅ、及び１０１４Ｆは、移送チャンバ１００３Ａ、１００３Ｂに結合される。処理チャンバ１０１４Ａ、１０１４Ｂ、１０１４Ｃ、１０１４Ｄ、１０１４Ｅ、及び１０１４Ｆは、少なくとも原子層堆積（ＡＬＤ）プロセスチャンバ、化学気相堆積（ＣＶＤ）プロセスチャンバ、イオン注入チャンバ、及び物理気相堆積（ＰＶＤ）プロセスチャンバを備える。また、アニールチャンバ、追加のＣＶＤチャンバ、追加のＡＬＤチャンバ、追加のＰＶＤチャンバ等の追加のチャンバを設けることができる。ＡＬＤチャンバ、ＣＶＤチャンバ、イオン注入チャンバ、及びＰＶＤチャンバは、上述したように、本明細書に記載の方法の全部又は一部を実行するのに適した任意のチャンバを含み得る。幾つかの実施形態では、１又は複数のオプションのサービスチャンバ（１０１６Ａ及び１０１６Ｂとして示す）が、移送チャンバ１００３Ａに結合され得る。サービスチャンバ１０１６Ａ及び１０１６Ｂは、ガス抜き、配向、基板計測、クールダウン等の他の基板プロセスを実行するように構成され得る。

【0037】

［００５１］システムコントローラ１００２は、プロセスチャンバ１０１４Ａ、１０１４Ｂ、１０１４Ｃ、１０１４Ｄ、１０１４Ｅ、及び１０１４Ｆの直接制御を使用して、又は代替的に、プロセスチャンバ１０１４Ａ、１０１４Ｂ、１０１４Ｃ、１０１４Ｄ、１０１４Ｅ、及び１０１４Ｆならびに一体型ツール１０００に関連するコンピュータ（又はコントローラ）を制御することによって、一体型ツール１０００の動作を制御する。工程において、システムコントローラ１００２は、一体型ツール１０００の性能を最適化するために、それぞれのチャンバ及びシステムからのデータ収集及びフィードバックを可能にする。システムコントローラ１００２は、概して、中央処理装置（ＣＰＵ）１０３０、メモリ１０３４、及び支援回路１０３２を含む。ＣＰＵ１０３０は、産業環境で使用可能な任意の形態の汎用コンピュータプロセッサであってよい。支援回路１０３２は、従来、ＣＰＵ１０３０に結合され、キャッシュ、クロック回路、入出力サブシステム、電源等を備え得る。上述したような方法等のソフトウェアルーチンがメモリ１０３４に記憶されていてよく、ＣＰＵ１０３０によって実行されたときに、ＣＰＵ１０３０を特定目的のコンピュータ（システムコントローラ１００２）に変換する。ソフトウェアルーチンはまた、一体型ツール１０００から遠隔に位置する第２のコントローラ（図示せず）によって記憶及び／又は実行され得る。

【0038】

［００５２］本原理に係る実施形態は、ハードウェア、ファームウェア、ソフトウェア、又はそれらの任意の組み合わせで実装され得る。また、実施形態は、１又は複数のコンピュータ可読媒体を用いて記憶され、１又は複数のプロセッサによって読み取られ、実行され得る命令として実装され得る。コンピュータ可読媒体は、機械（例えば、コンピューティングプラットフォーム又は１又は複数のコンピューティングプラットフォーム上で動作する「仮想マシン」）によって読み取り可能な形態で情報を記憶又は送信するための任意の機構を含み得る。例えば、コンピュータ可読媒体は、任意の好適な形態の揮発性又は不揮発性メモリを含み得る。幾つかの実施形態では、コンピュータ可読媒体は、非一過性コンピュータ可読媒体を含み得る。

【0039】

［００５３］前述の内容は本原理の実施形態を対象としているが、その基本的な範囲から逸脱することなく、本原理の他のさらなる実施形態を考案することが可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A-C】

【図8D-F】

【図9】

【図10】

【国際調査報告】