特表2024-528414 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドの特許一覧

特表2024-528414ハイブリッドＤＲＡＭ／永続メモリチャネルアービトレーションを有するメモリコントローラ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-07-30

(54)【発明の名称】ハイブリッドＤＲＡＭ／永続メモリチャネルアービトレーションを有するメモリコントローラ

(51)【国際特許分類】

G06F 12/00 20060101AFI20240723BHJP

G06F 12/06 20060101ALI20240723BHJP

【ＦＩ】

G06F12/00 571A

G06F12/00 597U

G06F12/06 515J

G06F12/06 515K

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023577535

(86)(22)【出願日】2022-05-26

(85)【翻訳文提出日】2024-01-22

(86)【国際出願番号】 US2022031102

(87)【国際公開番号】W WO2022271404

(87)【国際公開日】2022-12-29

(31)【優先権主張番号】17/354,806

(32)【優先日】2021-06-22

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤＭＩＣＲＯＤＥＶＩＣＥＳＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨圭介

(72)【発明者】

【氏名】ガンハオシェン

(72)【発明者】

【氏名】ラビンドラナスバルガバ

(72)【発明者】

【氏名】ジェームズアール．マグロ

(72)【発明者】

【氏名】ケダーナシュバラクリシュナン

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CD07

5B160MM02

5B160MM03

(57)【要約】

メモリコントローラは、メモリチャネルに対するメモリアクセスコマンドを受信するための入力と、所定の数のメモリアクセスコマンドを保持するためのいくつかのエントリと、を有するコマンドキューと、永続メモリ及びメモリチャネルに結合されたＤＲＡＭメモリのうち何れかにディスパッチするためにコマンドキューからメモリコマンドを選択するアービタと、を含む。アービタは、ＤＲＡＭコマンド及び永続メモリコマンドの中から候補コマンドを選択するためにコマンドキューに結合された第１のティアのサブアービタ回路と、候補コマンドを受信し、候補コマンドの中から少なくとも１つのコマンドを選択するために第１のティアのサブアービタ回路に結合された第２のティアのサブアービタ回路と、を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

メモリコントローラであって、
メモリチャネルに対するメモリアクセスコマンドを受信するための入力と、所定の数のメモリアクセスコマンドを保持するためのいくつかのエントリと、を有するコマンドキューと、
永続メモリ及び前記メモリチャネルに結合されたＤＲＡＭメモリのうち何れかにディスパッチするために前記コマンドキューからメモリコマンドを選択するためのアービタと、を備え、
前記アービタは、
ＤＲＡＭコマンド及び永続メモリコマンドの中から候補コマンドを選択するために前記コマンドキューに結合された第１のティアのサブアービタ回路と、
前記候補コマンドを受信し、前記候補コマンドの中から少なくとも１つのコマンドを選択するために前記第１のティアのサブアービタ回路に結合された第２のティアのサブアービタ回路と、を備える、
メモリコントローラ。

【請求項2】

前記第１のティアのサブアービタ回路は、少なくとも２つの第１のティアのサブアービタを含み、
各第１のティアのサブアービタは、候補ＤＲＡＭコマンド及び永続メモリコマンドの中から選択し、各第１のティアのサブアービタは、選択された候補コマンドを示す出力を有する、
請求項１のメモリコントローラ。

【請求項3】

前記第１のティアのサブアービタは、読み取り列アドレスストローブ（ＣＡＳ）及びＳＲＥＡＤコマンドの中から選択する読み取り列サブアービタと、書き込みＣＡＳ及びＸ－ＷＲＩＴＥコマンドの中から選択する書き込み列サブアービタと、ページミスサブアービタと、Ｘ－ＲＥＡＤサブアービタと、を含み、各第１のティアのサブアービタは、それぞれの候補コマンドを選択し、
前記第２のティアのサブアービタ回路は、前記読み取り列サブアービタ及び前記書き込み列サブアービタから候補コマンドを選択する第１のサブアービタと、前記ページミスサブアービタ及び前記Ｘ読み取りサブアービタから候補コマンドを選択する第２のサブアービタと、を含み、
前記アービタは、前記第１のサブアービタ及び前記第２のサブアービタの前記候補コマンドから選択する最終アービタを含む、
請求項２のメモリコントローラ。

【請求項4】

ページ競合候補コマンドを選択するために前記コマンドキューに結合されたページ競合サブアービタを備え、前記最終アービタは、前記ページ競合候補コマンドから選択する、
請求項３のメモリコントローラ。

【請求項5】

前記読み取り列サブアービタは、前記永続メモリに対するＳＥＮＤコマンドから選択する、
請求項３のメモリコントローラ。

【請求項6】

永続メモリコマンドキューを備え、
前記読み取り列サブアービタは、前記永続メモリコマンドキューからＳＥＮＤコマンドを選択する、
請求項５のメモリコントローラ。

【請求項7】

前記永続メモリコマンドキューは、不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）制御回路から送信された読み取りレディ応答に基づいて、前記メモリコントローラによってＳＥＮＤコマンドが提供される、
請求項６のメモリコントローラ。

【請求項8】

方法であって、
ＤＲＡＭコマンド及び永続メモリコマンドを含む複数のメモリアクセスコマンドをメモリコントローラで受信することと、
前記メモリアクセスコマンドをコマンドキューに配置して、ＤＲＡＭメモリ及び永続メモリへのディスパッチを待つことと、
前記コマンドキューから複数の候補コマンドを選択することであって、前記候補コマンドのうち少なくとも２つは、前記ＤＲＡＭコマンド及び永続メモリコマンドの中から選択される、ことと、
メモリチャネル上で送信するために、前記複数の候補コマンドの中から少なくとも１つのコマンドを選択することと、を含む、
方法。

【請求項9】

前記複数の候補コマンドを選択することは、少なくとも２つの第１のティアのサブアービタを用いて実行され、各第１のティアのサブアービタは、候補ＤＲＡＭコマンド及び永続メモリコマンドの中から選択し、各第１のティアのサブアービタは、選択された候補コマンドを示す出力を有する、
請求項８の方法。

【請求項10】

前記複数の候補コマンドを選択することは、読み取り列アドレスストローブ（ＣＡＳ）コマンド及びＳＲＥＡＤコマンドの中から第１の候補を選択することと、書き込みＣＡＳコマンド及びＸ－ＷＲＩＴＥコマンドの中から第２の候補を選択することと、ページミスコマンドの中から第３の候補を選択することと、Ｘ－ＲＥＡＤコマンドの中から第４の候補を選択することと、を含む、
請求項８の方法。

【請求項11】

前記第１の候補及び前記第２の候補の中から第２のティアの候補コマンドを選択することと、前記第３の候補及び前記第４の候補の中から別の第２のティアの候補を選択することと、を含む、
請求項１０の方法。

【請求項12】

メモリチャネル上で送信するために、前記複数の候補コマンドの中から少なくとも１つのコマンドを選択することは、前記第２のティアの候補の中から最終候補を選択することを含む、
請求項１１の方法。

【請求項13】

前記複数の候補コマンドを選択することは、永続メモリキューの利用可能なＳＥＮＤコマンドから選択することを含む、
請求項１２の方法。

【請求項14】

データ処理システムであって、
ＤＲＡＭメモリ及び永続メモリに結合されたメモリチャネルと、
前記メモリチャネルに結合されたメモリコントローラと、を備え、
前記メモリコントローラは、
前記メモリチャネルに対するメモリアクセスコマンドを受信するための入力と、所定の数のメモリアクセスコマンドを保持するためのいくつかのエントリと、を有するコマンドキューと、
前記永続メモリ及び前記ＤＲＡＭチャネルのうち何れかに送信するために前記コマンドキューからメモリコマンドを選択するためのアービタと、を備え、
前記アービタは、
ＤＲＡＭコマンド及び永続メモリコマンドの中から候補コマンドを選択するために前記コマンドキューに結合された第１のティアのサブアービタ回路と、
前記候補コマンドを受信し、前記候補コマンドの中から少なくとも１つのコマンドを選択するために前記第１のティアのサブアービタ回路に結合された第２のティアのサブアービタ回路と、を備える、
データ処理システム。

【請求項15】

前記第１のティアのサブアービタ回路は、少なくとも２つの第１のティアのサブアービタを含み、
各第１のティアのサブアービタは、候補ＤＲＡＭコマンド及び永続メモリコマンドの中から選択し、各第１のティアのサブアービタは、選択された候補コマンドを示す出力を有する、
請求項１４のデータ処理システム。

【請求項16】

【請求項17】

ページ競合候補コマンドを選択するために前記コマンドキューに結合されたページ競合サブアービタを備え、前記最終アービタは、前記ページ競合候補コマンドから選択する、
請求項１６のデータ処理システム。

【請求項18】

前記読み取り列サブアービタは、前記永続メモリに対するＳＥＮＤコマンドから選択する、
請求項１６のデータ処理システム。

【請求項19】

永続メモリコマンドキューを備え、
前記読み取り列サブアービタは、前記永続メモリコマンドキューからＳＥＮＤコマンドが提供される、
請求項１８のデータ処理システム。

【請求項20】

前記永続メモリコマンドキューは、不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）制御回路から送信された読み取りレディ応答に基づいて、前記メモリコントローラによってＳＥＮＤコマンドが提供される、
請求項１９のデータ処理システム。

【発明の詳細な説明】

【背景技術】

【0001】

コンピュータシステムは、典型的には、メインメモリ用の安価で高密度のダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）チップを使用する。今日販売されている殆どのＤＲＡＭチップは、ＪｏｉｎｔＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ（ＪＥＤＥＣ）によって広められた様々なダブルデータ速度（double data rate、ＤＤＲ）ＤＲＡＭ規格と適合する。ＤＤＲメモリコントローラは、公開されたＤＤＲ規格に従って、様々なメモリアクセスエージェントとＤＤＲＤＲＡＭとの間のインターフェースを管理するために使用される。

【0002】

永続ストレージを有する不揮発性デュアルインラインメモリモジュール（「non－volatile dual－inline memory module with persistent storage、ＮＶＤＩＭＭ－Ｐ」）は、標準的なＤＤＲＤＩＭＭの代わりに使用可能なストレージクラスメモリであるが、頻繁に要求されるデータへのより高速なアクセスのために揮発性メモリに加えて永続メモリ（persistent memory）を含む。しかしながら、これらのメモリは、非決定論的アクセスレイテンシを有し、不揮発性メモリへのアクセスを一時的に遅延させ得るオンボードメディア管理アクティビティを有し、したがって、これらのメモリは、ＮＶＤＩＭＭ－Ｐからのデータの利用可能性についてホストコントローラに通知するためにハンドシェイクプロトコル（handshake protocol）を必要とする。ＪＥＤＥＣは、この非決定性の性能への影響を軽減し、アウトオブオーダトランザクションを可能にし、コマンドをスタックする能力を提供するためのトランザクションプロトコルを開発している。

【図面の簡単な説明】

【0003】

【図1】先行技術で知られている加速処理ユニット（accelerated processing unit、ＡＰＵ）及びメモリシステムのブロック図である。

【図2】いくつかの実施形態による、図１と同様のＡＰＵで使用するのに好適なメモリコントローラのブロック図である。

【図3】いくつかの実施形態による、一対のメモリチャネル及びＡＰＵのブロック図である。

【図4】いくつかの実施形態による、図２のメモリコントローラで使用するのに好適なメモリコントローラの一部のブロック図である。

【図5】さらなる実施形態による、図２のメモリコントローラ２００で使用するのに好適なメモリコントローラの一部のブロック図である。

【図6】いくつかの実施形態による、メモリアクセスコマンドを処理するプロセスのブロック図である。

【発明を実施するための形態】

【0004】

以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当該技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。

【0005】

メモリコントローラは、メモリチャネルに対するメモリアクセスコマンドを受信するための入力と、所定の数のメモリアクセスコマンドを保持するためのいくつかのエントリと、を含む。アービタは、永続メモリ及びメモリチャネルに結合された何れかのＤＲＡＭメモリにディスパッチするためにコマンドキューからメモリコマンドを選択する。アービタは、ＤＲＡＭコマンド及び永続メモリコマンドの中から候補コマンドを選択するためのコマンドキューに接続された第１のティアのサブアービタ回路と、候補コマンドを受信し、候補コマンドの中から少なくとも１つのコマンドを選択するための第１のティアのサブアービタ回路に接続された第２のティアのサブアービタ回路と、を含む。

【0006】

方法は、ＤＲＡＭコマンド及び永続メモリコマンドを含む複数のメモリアクセスコマンドを受信することを含む。メモリアクセスコマンドは、コマンドキューに配置され、ＤＲＡＭメモリ及び永続メモリへのディスパッチを待つ。複数の候補コマンドは、コマンドキューから選択され、候補コマンドのうち少なくとも２つは、ＤＲＡＭコマンド及び永続メモリコマンドの中から選択される。少なくとも１つのコマンドは、第２のティア（tier）からメモリチャネル上で送信するために、候補コマンドの中から選択される。

【0007】

データ処理システムは、ＤＲＡＭメモリ及び永続メモリに接続されたメモリチャネルを含む。メモリコントローラは、メモリチャネルに接続され、コマンドキュー及びアービタを含む。コマンドキューは、メモリチャネルに対するメモリアクセスコマンドを受信するための入力と、所定の数のメモリアクセスコマンドを保持するためのいくつかのエントリと、を有する。アービタは、永続メモリ及びＤＲＡＭチャネルのうち何れかへの送信のためにコマンドキューからメモリコマンドを選択する。アービタは、ＤＲＡＭコマンド及び永続メモリコマンドの中から候補コマンドを選択するためのコマンドキューに接続された第１のティアのサブアービタ回路と、候補コマンドを受信し、候補コマンドの中から少なくとも１つのコマンドを選択するための第１のティアのサブアービタ回路に接続された第２のティアのサブアービタ回路と、を含む。

【0008】

図１は、従来技術において知られている加速処理ユニット（ＡＰＵ）１００及びメモリシステム１３０のブロック図である。ＡＰＵ１００は、ホストデータ処理システムにおけるプロセッサとして使用するのに好適な集積回路であり、概して、中央処理ユニット（central processing unit、ＣＰＵ）コア複合体１１０と、グラフィックスコア１２０と、ディスプレイエンジン１２２のセットと、メモリ管理ハブ１４０と、データファブリック１２５と、周辺コントローラ１６０のセットと、周辺バスコントローラ１７０のセットと、システム管理ユニット（system management unit、ＳＭＵ）１８０と、を含む。

【0009】

ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この例では、ＣＰＵコア複合体１１０は２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０は任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２及び１１４の各々は、制御ファブリックを形成するシステム管理ネットワーク（system management network、ＳＭＮ）及びデータファブリック１２５に双方向に接続されており、データファブリック１２５にメモリアクセス要求を提供することができる。ＣＰＵコア１１２及び１１４の各々は、単体のコアであってもよいし、キャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であってもよい。

【0010】

グラフィックスコア１２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行可能な高性能グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）である。グラフィックスコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続されており、メモリアクセス要求をデータファブリック１２５に提供することができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とがメモリ空間の一部を共有する一方でグラフィックスコア１２０がＣＰＵコア複合体１１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。

【0011】

ディスプレイエンジン１２２は、モニタ上に表示するためにグラフィックスコア１２０によって生成されたオブジェクトをレンダリングしてラスタライズする。グラフィックスコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの均一な変換のために共通のメモリ管理ハブ１４０に双方向で接続され、メモリ管理ハブ１４０は、そのようなメモリアクセスを生成してメモリシステムから戻される読み取りデータを受信するためにデータファブリック１２５に双方向で接続される。

【0012】

データファブリック１２５は、任意のメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を判定するために基本入出力システム（basic input／output system、ＢＩＯＳ）によって規定されたシステムメモリマップ、及び、各仮想接続のためのバッファも含む。

【0013】

周辺コントローラ１６０は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ１６４を含み、これらの各々は、システムハブ１６６及びＳＭＮバスに対して双方向で接続される。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる例である。

【0014】

周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（Southbridge、ＳＢ）１７２と、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）コントローラ１７４と、を含み、これらの各々は、入出力（input／output、Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに対して双方向で接続される。また、Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に対して双方向で接続される。したがって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１６２、ＳＡＴＡインターフェースコントローラ１６４、ＳＢ１７２、又は、ＰＣＩｅコントローラ１７４内のレジスタをプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（read－only memory、ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM、ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示せず）に記憶される。典型的には、ＢＩＯＳメモリは、ＰＣＩｅバスを介してアクセスされ、システムデータドライブは、ＳＡＴＡインターフェースを介してアクセスされる。

【0015】

ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素の各々にクロック信号を提供するために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を判定するためにＣＰＵコア１１２、１１４及びグラフィックスコア１２０から測定された電力消費値を受信することができる。

【0016】

メモリ管理ハブ１４０及びその関連する物理インターフェース（physical interface、ＰＨＹ）１５１、１５２は、この実施形態ではＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１、１４２とパワーエンジン１４９とを含む。メモリチャネル１４１は、ホストインターフェース１４５、メモリチャネルコントローラ１４３及び物理インターフェース１４７を含む。ホストインターフェース１４５は、メモリチャネルコントローラ１４３を、シリアルプレゼンス検出リンク（serial presence detect、ＳＤＰ）を介してデータファブリック１２５に対して双方向で接続する。物理インターフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に対して双方向で接続し、ＤＤＲＰＨＹインターフェース（DDR PHY Interface、ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインターフェース１４６、メモリチャネルコントローラ１４４及び物理インターフェース１４８を含む。ホストインターフェース１４６は、別のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に対して双方向で接続する。物理インターフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に対して双方向で接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に対して双方向で接続され、ＡＰＢを介してＰＨＹ１５１及び１５２に対して双方向で接続されると共に、メモリチャネルコントローラ１４３及び１４４に対して双方向で接続される。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は、双方向接続メモリチャネル１３３を有する。

【0017】

メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、共有パワーエンジン１４９を使用して、以下で更に説明する態様でメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１及び１４２の各々は、ＤＤＲバージョン４（DDR version four、ＤＤＲ４）、低電力ＤＤＲ４（low power DDR4、ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（graphics DDR version five、ｇＤＤＲ５）及び高帯域幅メモリ（high bandwidth memory、ＨＢＭ）等の最新技術ＤＤＲメモリに接続することができ、将来のメモリ技術に適合させることができる。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを提供すると共に、内蔵熱監視も提供する。

【0018】

メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、ＤＤＲｘバス１３２に接続されるデュアルインラインメモリモジュール（dual inline memory module、ＤＩＭＭ）のセットを含み、これには、本例では個別のランクに対応する代表的なＤＩＭＭ１３４、１３６、１３８が含まれる。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５、１３７、１３９を含む、ＤＤＲｘバス１２９に接続されるＤＩＭＭのセットを含む。

【0019】

ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを提供する。これらのインターフェースは、２つのダブルデータレート（double data rate、ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶デバイスへのインターフェースを含む。

【0020】

また、ＡＰＵ１００は、様々なシステム監視機能及び節電機能も実装する。特に、１つのシステム監視機能は、熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２、１１４及び／又はグラフィックスコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高温になりすぎる場合、それを完全にシャットダウンすることができる。ＳＭＮバスを介してＳＭＵ１８０によって外部センサから熱イベントを受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電源電圧を低減することができる。

【0021】

図２は、図１のようなＡＰＵで使用するのに好適なメモリコントローラ２００のブロック図である。メモリコントローラ２００は、概して、メモリチャネルコントローラ２１０及びパワーコントローラ２５０を含む。メモリチャネルコントローラ２１０は、概して、インターフェース２１２と、メモリインターフェースキュー２１４と、コマンドキュー２２０と、アドレス生成器２２２と、コンテントアドレッサブルメモリ（content addressable memory、ＣＡＭ）２２４と、リプレイ（再生）キュー２３０を含むリプレイ（再生）制御ロジック２３１と、リフレッシュロジックブロック２３２と、タイミングブロック２３４と、ページテーブル２３６と、アービタ２３８と、エラー訂正コード（error correction code、ＥＣＣ）チェック回路２４２と、ＥＣＣ生成ブロック２４４と、データバッファ２４６と、不揮発性（non－volatile、ＮＶ）バッファ２４７と、ＮＶキュー２４８と、を含む。

【0022】

インターフェース２１２は、外部バスを介したデータファブリック１２５に対する第１の双方向接続を有し、出力を有する。メモリコントローラ２００において、この外部バスは、「ＡＸＩ４」として知られている英国ケンブリッジのＡＲＭＨｏｌｄｉｎｇｓ，ＰＬＣによって指定された高度拡張可能インターフェースバージョン４と適合するが、他の実施形態では他のタイプのインターフェースであり得る。インターフェース２１２は、メモリアクセス要求を、ＦＣＬＫ（又はＭＥＭＣＬＫ）ドメインとして知られている第１のクロックドメインから、ＵＣＬＫドメインとして知られているメモリコントローラ２００の内部の第２のクロックドメインに変換する。同様に、メモリインターフェースキュー２１４は、ＵＣＬＫドメインからＤＦＩインターフェースと関連付けられるＤＦＩＣＬＫドメインへのメモリアクセスを与える。

【0023】

アドレス生成器２２２は、ＡＸＩ４バスを介してデータファブリック１２５から受信されるメモリアクセス要求のアドレスをデコードする。メモリアクセス要求は、正規化フォーマットで表された物理アドレス空間内のアクセスアドレスを含む。アドレス生成器２２２は、正規化されたアドレスを、メモリシステム１３０内の実際のメモリデバイスをアドレス指定するために及び関連するアクセスを効率的にスケジュールするために使用され得るフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループと関連付ける領域識別子を含む。起動時に、システムＢＩＯＳは、メモリシステム１３０内のメモリデバイスに問い合わせてそれらのサイズ及び構成を判定し、アドレス生成器２２２と関連付けられた構成レジスタのセットをプログラムする。アドレス生成器２２２は、構成レジスタに記憶された構成を使用して、正規化されたアドレスを適切なフォーマットに変換する。アドレス生成器２２２は、ＮＶＤＩＭＭ－Ｐメモリを含むメモリのアドレス範囲をデコードし、メモリアクセス要求がＮＶＤＩＭＭ－Ｐに対する要求であるか否かを示すデコードされた信号をコマンドキュー２２０に記憶する。次いで、アービタ２３８は、他の要求に対して適切な優先順位でＮＶＤＩＭＭ－Ｐ要求に優先順位を付けることができる。コマンドキュー２２０は、ＣＰＵコア１１２、１１４及びグラフィックスコア１２０等のＡＰＵ１００内のメモリアクセスエージェントから受信されるメモリアクセス要求のキューである。コマンドキュー２２０は、アドレス生成器２２２によってデコードされたアドレスフィールド、並びに、アービタ２３８がアクセスタイプ及びサービス品質（quality of service、ＱｏＳ）識別子を含むメモリアクセスを効率的に選択することを可能にする他のアドレス情報を記憶する。ＣＡＭ２２４は、ライトアフターライト（write after write、ＷＡＷ）及びリードアフターライト（read after write、ＲＡＷ）順序規則等の順序規則を実施するための情報を含む。

【0024】

エラー訂正コード（ＥＣＣ）生成ブロック２４４は、ＮＶＤＩＭＭ－Ｐに送信される書き込みデータのＥＣＣを判定する。ＥＣＣチェック回路２４２は、受信されたＥＣＣを着信ＥＣＣに対してチェックする。

【0025】

リプレイキュー２３０は、アドレス及びコマンドパリティ応答等の応答を待っているアービタ２３８によって選択されたメモリアクセスを記憶するための一時的なキューである。リプレイ制御ロジック２３１は、ＥＣＣチェック回路２４２にアクセスして、戻されたＥＣＣが正しいか又はエラーを示すかを判定する。リプレイ制御ロジック２３１は、これらのサイクルのうち何れかのパリティ又はＥＣＣエラーの場合にアクセスがリプレイされるリプレイシーケンスを開始して制御する。リプレイされたコマンドは、メモリインターフェースキュー２１４に配置される。

【0026】

リフレッシュロジック２３２は、メモリアクセスエージェントから受信した通常の読み取り及び書き込みメモリアクセス要求とは別に生成される様々なパワーダウン、リフレッシュ及び終端抵抗（ＺＱ）較正サイクルのためのステートマシンを含む。例えば、メモリランクがプリチャージパワーダウンにある場合、リフレッシュロジックは、リフレッシュサイクルを実行するために定期的に起動されなければならない。リフレッシュロジック２３２は、ＤＲＡＭチップ内のメモリセルの蓄積キャパシタからの電荷の漏れによって引き起こされるデータエラーを防止するために、定期的にリフレッシュコマンドを生成する。加えて、リフレッシュロジック２３２は、システム内の熱変化に起因するオンダイ終端抵抗の不一致を防止するためにＺＱを定期的に較正する。

【0027】

アービタ２３８は、コマンドキュー２２０に双方向に接続されており、メモリチャネルコントローラ２１０の中心である。アービタ２３８は、メモリバスの使用を改善するためのアクセスのインテリジェントスケジューリングによって効率を改善する。アービタ２３８は、タイミングブロック２３４を使用して、コマンドキュー２２０内の特定のアクセスがＤＲＡＭタイミングパラメータに基づく発行に適格であるかどうかを決定することによって適切なタイミング関係を実施する。例えば、各ＤＲＡＭは、「ｔ_ＲＣ」として知られるアクティブ化コマンド間の最小指定時間を有する。タイミングブロック２３４は、ＪＥＤＥＣ仕様で定められたこのタイミングパラメータ及び他のタイミングパラメータに基づいて適格性を判定するカウンタのセットを維持し、リプレイキュー２３０に対して双方向で接続されている。ページテーブル２３６は、アービタ２３８のためのメモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報を維持し、リプレイキュー２３０に対して双方向で接続されている。

【0028】

ＮＶバッファ２４７は、再生シーケンスで使用するため及びＮＶ読み取り応答を管理するために、ＮＶ読み取りコマンドをＮＶキュー２４８に記憶する。以下で更に説明されるように、ＮＶバッファ２４７は、ＲＤ＿ＲＤＹコマンド及びＳＥＮＤコマンドを処理するためにメモリインターフェースキュー２１４に双方向に接続されており、１つ以上のＳＥＮＤコマンドが利用可能である場合に入力としてＳＥＮＤコマンドを提供するためにアービタ２３８に接続されている。

【0029】

インターフェース２１２から受信した書き込みメモリアクセス要求に応じて、ＥＣＣ生成ブロック２４４は、書き込みデータに従ってＥＣＣを計算する。データバッファ２４６は、受信したメモリアクセス要求に関する書き込みデータ及びＥＣＣを記憶する。データバッファは、アービタ２３８がメモリチャネルへのディスパッチのために対応する書き込みアクセスを選択すると、組み合わされた書き込みデータ／ＥＣＣをメモリインターフェースキュー２１４に出力する。

【0030】

パワー（電力）コントローラ２５０は、概して、アドバンスト拡張可能インターフェース、バージョン１（ＡＸＩ）へのインターフェース２５２、アドバンスト周辺バス（advanced peripheral bus、ＡＰＢ）インターフェース２５４、及び、パワーエンジン２６０を含む。インターフェース２５２は、図２に別々に示される「ＥＶＥＮＴ＿ｎ」とラベル付けされたイベント信号を受信するための入力と、出力と、を含む、ＳＭＮへの第１の双方向接続を有する。ＡＰＢインターフェース２５４は、インターフェース２５２の出力に接続された入力と、ＡＰＢを介してＰＨＹに接続するための出力と、を有する。パワーエンジン２６０は、インターフェース２５２の出力に接続された入力と、メモリインターフェースキュー２１４の入力に接続された出力と、を有する。パワーエンジン２６０は、構成レジスタ２６２のセットと、マイクロコントローラ（microcontroller、μＣ）２６４と、セルフリフレッシュコントローラ（self refresh controller、ＳＬＦＲＥＦ／ＰＥ）２６６と、信頼性のある読み取り／書き込みタイミングエンジン（read／write timing engine、ＲＲＷ／ＴＥ）２６８と、を含む。構成レジスタ２６２は、ＡＸＩバスを介してプログラムされ、メモリコントローラ２００内の様々なブロックの動作を制御するための構成情報を記憶する。したがって、構成レジスタ２６２は、図２に詳細に示されないこれらのブロックに接続された出力を有する。セルフリフレッシュコントローラ２６６は、リフレッシュロジック２３２によるリフレッシュの自動生成に加えて、リフレッシュの手動生成を可能にするエンジンである。信頼性のある読み取り／書き込みタイミングエンジン２６８は、ＤＤＲインターフェース最大読み取りレイテンシ（maximum read latency、ＭＲＬ）トレーニング及びループバック試験のような目的のために、メモリ又はＩ／Ｏデバイスへ連続的なメモリアクセスストリームを提供する。

【0031】

メモリチャネルコントローラ２１０は、関連するメモリチャネルへのディスパッチのためのメモリアクセスを選択することを可能にする回路を含む。所望のアービトレーション決定を行うために、アドレス生成器２２２は、アドレス情報を、メモリシステム内のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループを含むプリデコードされた情報にデコードし、コマンドキュー２２０がプリデコードされた情報を記憶する。構成レジスタ２６２は、アドレス生成器２２２が受信したアドレス情報をどのようにデコードするかを判定するための構成情報を記憶する。アービタ２３８は、デコードされたアドレス情報、タイミングブロック２３４によって示されるタイミング適格性情報、及び、ページテーブル２３６によって示されるアクティブページ情報を使用して、サービス品質（ＱｏＳ）要件等の他の基準を遵守しながら、メモリアクセスを効率的にスケジュールする。例えば、アービタ２３８は、メモリページを変更するために必要なプリチャージコマンド及びアクティブ化コマンドのオーバーヘッドを回避するために、オープンページへのアクセスの優先度を実装し、あるバンクへのオーバーヘッドアクセスを別のバンクへの読み取り及び書き込みアクセスとインターリーブすることによって隠す。特に、通常動作中、アービタ２３８は、通常、ページを、これらのページが異なるページを選択する前にプリチャージされる必要があるまで、異なるバンクで開いたままにする。

【0032】

図３は、いくつかの実施形態による、データ処理システム３００のブロック図である。データ処理システム３００は、メモリシステム３３０及びＡＰＵ３１０を含む。ＡＰＵ３１０は、メモリシステム３３０とインターフェースするために異種メモリチャネルをサポートするメモリコントローラ２００（図２）のようなメモリコントローラを含む。通常のＤＤＲｘメモリチャネルに加えて、ＡＰＵ３１０は、バス３４２を介して接続されたＲＤＩＭＭ３４４、３４６、３４８のみを有する同種メモリチャネル３４０に加えて、通常の登録されたＤＩＭＭ又はＲＤＩＭＭ３３４、３３６及びＮＶＤＩＭＭ－Ｐ３３８の両方を有する異種メモリチャネル３３２上のＮＶＤＩＭＭ－Ｐ３３８をサポートする。この実施形態では、異種メモリチャネル３３２は、ＮＶＤＩＭＭ－Ｐ及びＲＤＩＭＭの両方に接続されるが、いくつかの実施形態では、異種メモリチャネルは、全てのＮＶＤＩＭＭ－ＰタイプのＤＩＭＭとインターフェースする能力を有する。ＡＰＵ３１０上のメモリコントローラとＮＶＤＩＭＭ－Ｐ３３８との間のトランザクションは、リンクＥＣＣによって保護される。リンクＥＣＣは、メモリチャネル３３２を介したメモリコントローラとＮＶＤＩＭＭとの間のデータ転送のためのデータ完全性を確実にする。

【0033】

この実施形態では、ＮＶＤＩＭＭ－ＰタイプのＤＩＭＭが説明されているが、他の実施形態は、異種メモリチャネルを介して他のタイプのストレージクラスメモリ（storage class memory、ＳＣＭ）モジュールとインターフェースするために、本明細書の技術を用いる。本明細書で使用される場合、ＳＣＭは、システムメモリ空間においてアドレス指定可能な不揮発性メモリを有するメモリモジュールを示す。ＳＣＭモジュール内の不揮発性メモリは、ＲＡＭでバッファされ、及び／又は、ＳＣＭモジュール上のＲＡＭとペアにされ得る。ＳＣＭメモリアドレスマップは、オペレーティングシステム（operating system、ＯＳ）の観点から、従来のＤＲＡＭポピュレーションと並んで現れる。ＯＳは、典型的には、ＳＣＭ定義のアドレス範囲が従来のメモリとは「異なる」タイプのメモリであることを認識している。この区別は、このメモリがより潜在的であり、永続的な品質を有し得ることをＯＳに通知することである。ＯＳは、ＳＣＭメモリを直接アクセスメモリ又はファイルシステムアクセスメモリとしてマッピングすることができる。直接アクセスは、ＯＳが物理アドレス指定可能メモリとしてＳＣＭアドレス範囲にアクセスすることを意味する。ファイルシステムアクセスは、ＯＳがファイルシステムの一部として永続メモリを管理し、ファイルベースのＡＰＩを介してＳＣＭへのアクセスを管理することを意味する。最終的に、要求は、より高いレベルのＯＳがアクセスをどのように管理するかに関係なく、ＳＣＭアドレス範囲内のメモリコントローラに到達する。

【0034】

図４は、いくつかの実施形態による、図２のメモリコントローラ２００で使用するのに好適なメモリコントローラの一部分４００のブロック図である。図示された部分４００は、コマンドキュー２２０、ＮＶキュー２４８、アービタ２３８及びメモリインターフェースキュー２１４を含む。上述したように、コマンドキュー２２０は、メモリチャネルに対するメモリアクセス要求を受信し、所定数のメモリアクセス要求、例えば６４個の要求を保持するためのいくつかのエントリを含む。

【0035】

アービタ２３８は、異種メモリチャネル３３２（図３）等のメモリチャネルに接続されたＮＶＤＩＭＭ３３８等の永続メモリ及びＲＤＩＭＭ３３４、３３６等のＤＲＡＭメモリのうち対応する何れかにディスパッチするために、コマンドキュー２２０及びＮＶキュー２４８からメモリ要求を選択するために提供される。アービタ２３８は、第１のティアのサブアービタ回路３０２と、第２のティアのサブアービタ回路３０４と、最終アービタ３０６と、を含む。

【0036】

第１のティアのサブアービタ回路３０２は、コマンドキュー２２０及びＮＶキュー２４８に接続されており、ＤＲＡＭコマンド及び永続メモリコマンドの中から候補コマンドを選択するための比較ロジックを含む。複数の候補コマンドは、第２のティアのサブアービタ回路３０４のそれぞれの入力に接続されている第１のティアのサブアービタ回路３０２の出力に提示される。いくつかの実施形態では、第１のティアのサブアービタ回路３０２は、少なくとも２つの第１のティアのサブアービタを含み、各第１のティアのサブアービタは、候補ＤＲＡＭコマンド及び永続メモリコマンドの中から選択し、各第１のティアのサブアービタは、選択された候補コマンドを示す出力を有する。この実施形態では、コマンドキュー２２０は、メモリコントローラにおいて最初に受信されたＤＲＡＭコマンド及び永続メモリコマンドの両方を保持する。コマンドキュー２２０に保持される永続的メモリコマンドは、ＸＲＥＡＤ及びＸＷＲＩＴＥ等のバッファされた永続的メモリコマンド、ＰＷＲＩＴＥ等の永続的メモリ書き込みコマンド、及び、ＳＲＥＡＤ等の投機的読み取りコマンドを含み、これらは、所望のデータがバッファされている場合には不揮発性メモリからの読み取り結果を直ちに返すが、所望のデータがバッファされておらず、代わりに永続的メモリから読み取られなければならない場合には、不揮発性読み取りサイクルに入り、利用可能な場合に結果を返す。メモリチャネルを介して送信される特定の不揮発性読み取りコマンドに対して、不揮発性ＤＩＭＭは、典型的には、不揮発性ＤＩＭＭにおける不揮発性メモリ内、不揮発性ＤＩＭＭにおけるＤＲＡＭ内、又は、メディアコントローラにおけるキャッシュ内に存在し得る要求されたデータを読み取る予測不可能なプロセスに起因して、非決定論的期間の後に応答する。非決定論的期間中、他のメモリアクセスコマンドは、典型的には、実行され、メモリインターフェースキューから除去される。不揮発性ＤＩＭＭのメディアコントローラは、要求されたデータの読み取り処理を完了すると、レディ応答信号「ＲＤ＿ＲＤＹ」をメモリコントローラに送信する。

【0037】

ＮＶバッファ２４７は、ＮＶキュー２４８と、特定の不揮発性デュアルインラインメモリモジュール（non－volatile dual inline memory module、ＮＶＤＩＭＭ）又は他の永続メモリモジュールに固有の制御機能を実施するためのＮＶＤＩＭＭ制御回路と、を含む。ＮＶキュー２４８は、ＮＶバッファ２４７内のＮＶＤＩＭＭ制御回路によってＸＲＥＡＤコマンドに対して生成されたＸＲＥＡＤコマンドを保持する。他の不揮発性読み取りコマンドがＲＤ＿ＲＤＹ／ＳＥＮＤプロセスを用いる場合、それらもＮＶキュー２４８に記憶され、実行を待つ。コマンドは、データがメモリコントローラに返送される準備ができていることを示す、不揮発性メモリからのＲＤ＿ＲＤＹ信号を待って保持される。応答データが受信されると、関連付けられた保留中の不揮発性読み取りコマンドがＮＶキュー２４８から除去される。この実施形態では、ＮＶＤＩＭＭプロセスの下で、個々のＳＥＮＤコマンドは、データが送信されるまで特定の保留中の不揮発性読み取りコマンドと関連付けられず、したがって、ＮＶキュー２４８は、保留中のＳＥＮＤコマンドの数を追跡し、単一のＳＥＮＤコマンドを第１のティアのサブアービタ回路３０２に提示することのみが必要とされる。

【0038】

いくつかの実施形態では、１つ以上の個別のコマンドキューが、ＸＲＥＡＤ及びＸＷＲＩＴＥコマンド等の不揮発性メモリコマンドのために使用され得る。そのような実施形態では、個別のコマンドキューは、コマンドキュー２２０及びＮＶキュー２４８への図示された接続と並列に、第１のティアのサブアービタ回路３０２の入力に接続されたエントリを有する。この実施形態では、第１のティアのサブアービタ回路３０２は、候補として考慮するために保留中のＳＥＮＤコマンドを受信するＮＶキュー２４８からの単一の入力を有する。

【0039】

第２のティアのサブアービタ回路３０４は、第１のティアのサブアービタ回路３０２によって選択された候補コマンドを受信するために、第１のティアのサブアービタ回路３０２に接続される。第２のティアのサブアービタ回路３０４は、概して、順序付けルールのセットを実装し、候補コマンドの中から少なくとも１つのコマンドを選択するための比較ロジックを含む。この実施形態では、第２のティアのサブアービタ回路３０４は、第２のティアのサブアービタ回路３０４のそれぞれの出力において最終アービタ３０６に提示される複数の第２のティアの候補コマンドを選択する。他の実施形態では、最終アービタが使用されず、代わりに第２のティアのサブアービタ回路３０４が最終コマンド選択を行う。

【0040】

最終アービタ３０６は、第２のティアのサブアービタ回路３０４に接続された複数の入力と、メモリインターフェースキュー２１４に接続された少なくとも１つの出力と、を有する。最終アービタ３０６は、メモリインターフェースキュー２１４へのディスパッチのための最終アービトレーション勝者として少なくとも１つのコマンドを選択するための比較ロジックを含む。また、最終アービタ３０６は、ＤＲＡＭメモリに対するリフレッシュコマンドを挿入するような機能を実施するためのロジックを含む。タイミングブロック２３４、ページテーブル２３６及びリフレッシュロジック２３２（図２）等のように、アービタ２３８のサブアービタに入力を提供するために様々な他の制御回路が含まれ得る。

【0041】

図５は、さらなる実施形態による、図２のメモリコントローラ２００で使用するのに好適なメモリコントローラの一部分５００のブロック図である。部分５００は、アービタ２３８と、アービタ２３８の動作と関連する制御回路５６０のセットと、を含む。この実施形態では、アービタ２３８は、第１のティアのサブアービタ５３０のセットと、第２のティアのサブアービタ５４０のセットと、最終アービタ５５０と、を含む、３つのティアのアービタである。この実施形態では、図４の実施形態と同様に、コマンドキュー２２０は、ＤＲＡＭコマンド及び永続メモリコマンドの両方を保持し、一方で、ＮＶキュー（「ＮＶＱ」）５６４は、読み取り結果が準備完了であるという永続メモリからの信号を待っている永続メモリ読み取りのためのＸＲＥＡＤコマンドを保持する。

【0042】

第１のティアのサブアービタ５３０は、読み取り列サブアービタ５１２（ＲＥＡＤＣＯＬＡＲＢ）、書き込み列サブアービタ５３５（ＷＲＩＴＥＣＯＬＡＲＢ）、ページミスサブアービタ５３２（ＰＭＡＲＢ）、トランザクション読み取りサブアービタ５３７（ＸＲＥＡＤＡＲＢ）、及び、ページ競合サブアービタ５２２（ＰＣＡＲＢ）を含む。第２のティアのサブアービタ５４０は、列サブアービタ５４２（ＣＯＬＡＲＢ）及び行サブアービタ５４４（ＲＯＷＡＲＢ）を含む。

【0043】

ＲＥＡＤＣＯＬＡＲＢ５１２は、コマンドキュー２２０に接続された入力と、ＮＶキュー５６４に接続された入力と、タイミングブロック２３４に接続された入力と、ＣＯＬＡＲＢ５４２に接続された出力と、を含む。ＲＥＡＤＣＯＬＡＲＢ５１２は、読み取りＣＡＳコマンド、ＳＲＥＡＤコマンド、及び、保留中のＸＲＥＡＤコマンドのためのＳＥＮＤコマンドを含む、特定の利用可能なＤＲＡＭコマンド及び永続メモリコマンドの中から選択する。この実施形態では、ＲＥＡＤＣＯＬＡＲＢ５１２は、候補として考慮するためにＳＥＮＤコマンドを受信するＮＶキュー５６４からの単一の入力を有する。ＸＲＥＡＤコマンドは、ＮＶキュー５６４に保持されて実行を待ち、一方で、読み取りＣＡＳコマンド及びＳＲＥＡＤコマンドは、コマンドキュー２２０に保持される。典型的には、ＳＥＮＤコマンドは、応答データが受信されるまで個々のＸＲＥＡＤコマンドと関連付けられず、したがって、ＮＶキュー５６４は、実行されていないＲＤ＿ＲＤＹ応答に基づいて保留中のＳＥＮＤコマンドの数を追跡することのみが必要とされる。したがって、この実施形態におけるＲＥＡＤＣＯＬＡＲＢ５１２の入力幅は、コマンドキュー２２０内のエントリの数にＮＶキュー５６４からの入力を加えたものである。ＲＥＡＤＣＯＬＡＲＢ５１２は、サブアービトレーション勝者として出力に提示される候補コマンドを選択する際に、コマンドがページヒットであるかどうかを含む、各コマンドの様々なタイミング及び優先順位特性を比較するデジタルロジックを含む。

【0044】

ＷＲＩＴＥＣＯＬＡＲＢ５３５は、コマンドキュー２２０に接続された入力と、タイミングブロック２３４に接続された入力と、ＣＯＬＡＲＢ５４２に接続された出力と、を含む。また、ＷＲＩＴＥＣＯＬＡＲＢ５３５は、書き込みＣＡＳコマンド及びトランザクション書き込みコマンド（ＸＷＲＩＴＥ）を含む、ＤＲＡＭコマンド及び永続メモリコマンドの中から選択する。この実施形態におけるＷＲＩＴＥＣＯＬＡＲＢ５３５の入力幅は、書き込みコマンド及びＸＷＲＩＴＥコマンドの両方がコマンドキュー２２０内に保持されるので、コマンドキュー２２０内のエントリの数である。ＷＲＩＴＥＣＯＬＡＲＢ５３５は、ＣＯＬＡＲＢ５４２に接続された出力で勝者として提示される候補コマンドを選択する際に、各コマンドの様々なタイミング及び優先順位特性を比較するデジタルロジックを含む。ＲＥＡＤＣＯＬＡＲＢ５１２及びＷＲＩＴＥＣＯＬＡＲＢは共に、ページヒットである候補コマンドを選択する際にページヒットサブアービタとして機能し、同時にＳＲＥＡＤ、ＳＥＮＤ及びＸＷＲＩＴＥコマンドを調停する。

【0045】

ＰＭＡＲＢ５３２は、コマンドキュー２２０に接続された入力と、タイミングブロック２３４に接続された入力と、ＲＯＷＡＲＢ５４４に接続された出力と、を含む。ＰＭＡＲＢ５３２の入力幅は、コマンドキュー２２０内のエントリの数である。ＰＭＡＲＢ５３２は、ページミスコマンドの様々な特性を比較し、出力においてアービトレーション勝者として提示する候補コマンドを選択するためのデジタルロジックを含む。

【0046】

ＸＲＥＡＤＡＲＢ５３７は、コマンドキュー２２０に接続された入力と、タイミングブロック２３４に接続された入力と、ＲＯＷＡＲＢ５４４に接続された出力と、を含み、ＰＭＡＲＢ５３２と同様の幅を有する。ＸＲＥＡＤＡＲＢは、コマンドキュー２２０に保持されたＸＲＥＡＤコマンドの中から候補を選択し、その候補をアービトレーション勝者としてＲＯＷＡＲＢ５４４に接続された出力に提示する。

【0047】

ＰＣＡＲＢ５２２は、コマンドキュー２２０に接続された入力と、タイミングブロック２３４に接続された入力と、レジスタ５３４に接続された出力と、を含む。また、ＰＣＡＲＢ５２２は、コマンドキュー２２０のサイズの入力幅を有する。ＰＣＡＲＢ５２２は、コマンド特性、典型的には優先順位及び／又は経過時間に基づいてサブアービトレーション勝者としてページ競合コマンドを選択するためのデジタルロジックを含む。この実施形態では、ＰＣＡＲＢ５２２は、勝者候補を第２のティアのサブアービタに提示せず、代わりに、それを最終アービタ５５０への入力のためにレジスタ５３４に直接的に供給する。

【0048】

サブアービタの第２の層は、ＣＯＬＡＲＢ５４２及びＲＯＷＡＲＢ５４４を含む。これらのサブアービタの各々は、レジスタ５１４、５２４、５３４と同様に、各クロックサイクルにおいて候補コマンドを受信するために、それらの入力においてレジスタを含み得る。ＣＯＬＡＲＢ５４２は、ＲＥＡＤＣＯＬＡＲＢ５１２からの候補コマンド及びＷＲＩＴＥＣＯＬＡＲＢ５３５からの候補コマンドをその２つの入力で受信し、コマンド特性に基づいてサブアービトレーション勝者を選択する。勝利候補は、レジスタ５１４に供給され、最終アービタ５５０に入力される。同様に、ＲＯＷＡＲＢ５４４は、その入力においてＰＭＡＲＢ５３２及びＸＲＥＡＤＡＲＢ５３７から候補コマンドを受信し、コマンド特性に基づいてサブアービトレーション勝者を選択する。勝利候補は、レジスタ５２４に供給され、最終アービタ５５０に入力される。

【0049】

レジスタ５１４は、ＣＯＬＡＲＢ５４２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。レジスタ５２４は、ＲＯＷＡＲＢ５４４の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。レジスタ５３４は、ＰＣＡＲＢ５２２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。

【0050】

最終アービタ５５０は、リフレッシュ制御ロジック２３２の出力に接続された第１の入力と、ページ閉鎖予測器５６２からの第２の入力と、出力レジスタ５１４の出力に接続された第３の入力と、出力レジスタ５２４の出力に接続された第４の入力と、出力レジスタ５３４の出力に接続された第５の入力と、「ＣＭＤ」とラベル付けされたキュー２１４に第１のアービトレーションの勝者を提供するための第１の出力と、を有する。

【0051】

制御回路５６０は、図２に関して上述したようにタイミングブロック２３４及びページテーブル２３６、並びに、ページ閉鎖予測器５６２を含む。タイミングブロック２３４は、ページテーブル２３６に接続された入力と、ＲＥＡＤＣＯＬＡＲＢ５１２、ＷＲＩＴＥＣＯＬＡＲＢ５３５、ページミスアービタ５３２、ＸＲＥＡＤＡＲＢ５３７及びＰＣＡＲＢ５２２に接続された入力及び出力と、を有する。ページテーブル２３６は、コマンドキュー２２０の入力に接続された出力と、タイミングブロック２３４の入力に接続された出力と、ページ閉鎖予測器５６２の入力に接続された出力と、を有する。ページ閉鎖予測器５６２は、ページテーブル２３６の一方の出力に接続された入力と、出力レジスタ５１４の出力に接続された入力と、最終アービタ５５０の第２の入力に接続された出力と、を有する。

【0052】

ＲＥＡＤＣＯＬＡＲＢ５１２、ＷＲＩＴＥＣＯＬＡＲＢ５３５、ページミスアービタ５３２、ＸＲＥＡＤＡＲＢ５３７及びＰＣＡＲＢ５２２の各々は、これらのそれぞれのカテゴリに属するコマンドキュー２２０内のコマンドのタイミング適格性を判定するためにタイミングブロック２３４の出力に接続された入力を有する。タイミングブロック２３４は、各ランクにおける各バンクごとに特定の動作に関連する持続時間をカウントするバイナリカウンタのアレイを含む。状態を判定するために必要なタイマの数は、タイミングパラメータ、所定のメモリタイプのバンクの数、及び、所定のメモリチャネル上でシステムによってサポートされるランクの数に依存する。次に実装されるタイミングパラメータの数は、システムに実装されるメモリのタイプに依存する。例えば、ＤＤＲ５及びＧＤＤＲ５メモリは、他のＤＤＲｘメモリタイプよりも多くのタイミングパラメータに従うためにより多くのタイマを必要とする。バイナリカウンタとして実装された汎用タイマのアレイを含むことにより、タイミングブロック２３４は、異なるメモリタイプに関してスケーリングされて再利用され得る。

【0053】

動作中、アービタ２３８は、各エントリのページ状態、各メモリアクセス要求の優先度、及び、要求間の依存関係を考慮に入れて、コマンドキュー２２０及びリフレッシュ制御ロジック２３２からメモリアクセスコマンドを選択する。優先度は、ＡＸＩ４バスから受信されてコマンドキュー２２０に記憶される要求のサービス品質すなわちＱｏＳに関連するが、メモリアクセスのタイプ及びアービタ２３８の動的動作に基づいて変更することができる。最終アービタ５５０は、これらの３つのサブアービトレーションの勝者間、及び、リフレッシュ制御ロジック２３２からのリフレッシュ動作を選択し、ページ閉鎖予測器５６２によって判定されるように読み取り又は書き込みコマンドを読み取り又はオートプリチャージコマンドによる書き込みに更に修正することができる。

【0054】

ＲＥＡＤＣＯＬＡＲＢ５１２及びＷＲＩＴＥＣＯＬＡＲＢ５３５は、ページヒット、すなわち、開いたページに対する読み取りサイクル又は書き込みサイクル、並びに、ＳＥＮＤコマンド、ＳＲＥＡＤコマンド及びＸＷＲＩＴＥコマンドの間を調停する。タイミングブロック２３４におけるタイマによって追跡されてＲＥＡＤＣＯＬＡＲＢ５１２によってチェックされるタイミング適格パラメータは、例えば、行アドレスストローブ（row address strobe、ＲＡＳ）を列アドレスストローブ（column address strobe、ＣＡＳ）遅延時間（ｔ_ＲＣＤ）に含み、ＣＡＳをＣＡＳ待ち時間（ｔ_ＣＣＤ）に含む。例えば、ｔ_ＲＣＤは、ページがＲＡＳサイクルで開かれた後のページへの読み取りアクセスの前に経過しなければならない最小時間を指定する。ＣＯＬＡＲＢ５４２は、割り当てられたアクセスの優先度に基づいてサブアービトレーションの勝者を選択する。一実施形態では、優先度が４ビット、１ホット（hot）値であり、したがって、これは４つの値の中の１つの優先度を示すが、この４レベルの優先度方式が単なる一例であることは明らかである。読み取りＣＡＳ、ＳＲＥＡＤ及びＳＥＮＤコマンドは、データバスをアクティブに保つために、適切な時間にＲＥＡＤＣＯＬＡＲＢ５１２によって選択される。これらのＤＲＡＭ及び永続メモリの読み取りは両方とも、実行された場合にデータバスを占有するので、ＲＥＡＤＣＯＬＡＲＢ５１２においてそれらを一緒に調停して、ＲＥＡＤＣＯＬＡＲＢ５１２における比較ロジックの複雑さ（したがってサイズ）を低減し、最終アービタ５５０への入力の数を低減することが有利である。

【0055】

ページコンフリクトは、バンク内の別の行が現在アクティブ化される場合のバンク内の１つの行へのアクセスである。ＰＣＡＲＢ５２２は、コマンドキュー２２０内のアクセスと、対応するバンク及びランクにおいて現在開いているページとコンフリクトするページとの間で調停する。ＰＣＡＲＢ５２２は、プリチャージコマンドを発行させるサブアービトレーション勝者を選択する。タイミングブロック２３４のタイマによって追跡されてＰＣＡＲＢ５２２によってチェックされるタイミング適格パラメータは、例えば、プリチャージコマンド期間（ｔ_ＲＡＳ）を含む。書き込みコマンドに対するページ競合サブアービトレーションは、候補書き込みコマンドに対するバンクグループ番号も考慮する。ＰＣＡＲＢ５２２は、割り当てられたアクセスの優先度に基づいてサブアービトレーション勝者を選択する。ＰＣＡＲＢ５２２が同じ優先度レベルで２つ以上の要求を検出する場合、最も古いエントリが勝つ。

【0056】

ページミスは、プリチャージ状態にあるバンクへのアクセスである。ページミスアービタ５３２は、コマンドキュー２２０内のアクセスとプリチャージされたメモリバンクとの間を調停する。タイミングブロック２３４のタイマによって追跡されてページミスアービタ５３２によってチェックされるタイミング適格パラメータは、例えば、プリチャージコマンド期間（ｔ_ＲＰ）を含む。同じ優先度レベルでページミスである２つ以上の要求がある場合、最も古いエントリが勝つ。

【0057】

各サブアービタは、それぞれのサブアービトレーション勝者のための優先度値を出力する。最終アービタ５５０は、ＣＯＬＡＲＢ５４２、ＲＯＷＡＲＢ５４４及びＰＣＡＲＢ５２２の各々からのサブアービトレーション勝者の優先度値を比較する。最終アービタ５５０は、相対的な優先度比較のセットを実行することによって、サブアービトレーション勝者間の相対的な優先度を判定する。また、最終アービタ５５０は、サブアービトレーション勝者が競合するかどうか（すなわち、それらが同じＤＲＡＭバンク及びランクに向けられているかどうか）を判定する。そのような競合が存在しない場合、最終アービタ５５０は、最高の優先度を有するコマンドを選択する。競合がある場合、最終アービタ５５０は以下のルールに従う。サブアービトレーション勝者ＣＯＬＡＲＢ５４２の優先度値がＰＣＡＲＢ５２２の優先度値よりも高く、かつ、それらが両方とも同じバンク及びランクである場合、最終アービタ５５０は、ＣＯＬＡＲＢ５４２によって示されるアクセスを選択する。ＰＣＡＲＢ５２２のサブアービトレーション勝者の優先度値がＣＯＬＡＲＢ５４２の優先度値よりも高く、かつ、それらが両方とも同じバンク及びランクである場合、最終アービタ５５０は、いくつかの更なる要因に基づいて勝者を選択する。場合によっては、ページ閉鎖予測器５６２は、オートプリチャージ属性を設定することにより、ＣＯＬＡＲＢ５４２が示すアクセスの終了時にページを閉鎖させる。

【0058】

ＳＲＥＡＤがＲＥＡＤＣＯＬＡＲＢ５１２によって選ばれた場合、それはＳＥＮＤコマンドのように扱われ、ＳＲＥＡＤが永続メモリキャッシュ（ＮＶＤＩＭＭキャッシュ等）にヒットした場合にＳＲＥＡＤコマンドの読み取りデータを受信するためにデータバススロットが予約される。ＳＲＥＡＤがミスであることが分かった場合、永続メモリモジュールはデータを送信せず、データバススロット予約内の占有されていないスロットを生じさせる。その場合、ＳＲＥＡＤの応答がメモリコントローラに到着すると、コントローラは、ＳＲＥＡＤに対するＳＥＮＤコマンドを生成する。ＲＥＡＤＣＯＬＡＲＢ５１２内で、優先度は、メモリアクセスエージェントからの要求優先度によって最初に設定されるが、アクセスのタイプ（読み取り又は書き込み）及びアクセスのシーケンスに基づいて動的に調整される。概して、ＣＯＬＡＲＢ５４２は、読み取りに対してより高い暗黙の優先度を割り当てるが、書き込みが完了に向かって進行するようにするために優先度上昇メカニズムを実装する。

【0059】

ＣＯＬＡＲＢ５４２が読み取り又は書き込みコマンドを選択するごとに、ページ閉鎖予測器５６２は、オートプリチャージ（auto－precharge、ＡＰ）属性を伴うコマンドを送信するか否かを判定する。読み取り又は書き込みサイクル中、オートプリチャージ属性は、所定のアドレスビットを用いて設定され、オートプリチャージ属性は、読み取り又は書き込みサイクルが完了した後にＤＤＲデバイスにページを閉じさせ、これにより、メモリコントローラがそのバンクのための個別のプリチャージコマンドを後に送信する必要性を回避する。ページ閉鎖予測器５６２は、選択されたコマンドと同じバンクにアクセスするコマンドキュー２２０に既に存在する他の要求を考慮に入れる。ページ閉鎖予測器５６２がメモリアクセスをＡＰコマンドに変換する場合、そのページへの次のアクセスはページミスとなる。

【0060】

他の実施形態では、アービタ２３８は、異なる数のティア及び異なる数のサブアービタを含むことができる。例えば、いくつかの実施形態は、２つのティア、すなわち、ＤＲＡＭコマンド及び永続メモリコマンドの中から候補コマンドを選択するためのコマンドキューに結合された第１のティアのサブアービタ回路と、候補コマンドを受信し、候補コマンドの中から最終アービトレーション勝者において選択するための第１のティアのサブアービタ回路に結合された第２のティアのサブアービタ回路と、を含む。１つのそのような実施形態は、第１のティア内の描示されたサブアービタ５１２、５３５、５３２、５３７、５２２を使用して構成されており、第１のティアからのサブアービトレーション勝者は、単一の比較ステップにおいてＣＯＬＡＲＢ５４２、ＲＯＷＡＲＢ５４４、及び、最終アービタ５５０の説明された機能を実施する最終アービタに直接的に供給される。他の実施形態では、ＲＥＡＤＣＯＬＡＲＢ及びＷＲＩＴＥＣＯＬＡＲＢは、候補読み取りコマンド及び書き込みコマンドが同時に調停されず、それらのアービトレーションが同様のロジックを共有するので、統合される。そのような実施形態では、同じアービトレーションロジックが、読み取りバーストモード及び書き込みバーストモードで使用され得る。書き込みアービトレーションモードでは、ＮＶキュー５６４の入力はマスクされる。

【0061】

図６は、いくつかの実施形態による、メモリアクセスコマンドを処理するためのプロセスのフロー図６００である。図示されたプロセスは、図３及び図４に図示されたもの等のアービタ、又は、他のメモリコントローラ構成による実装に好適である。プロセスは、ブロック６０２において、メモリチャネルへのディスパッチのためにＤＲＡＭ及び永続メモリアクセスコマンドを選択することによって開始する。概して、コマンドは、メモリコントローラで受信され、ＤＲＡＭメモリ及び永続メモリへのディスパッチを待つためにコマンドキューに配置される。いくつかの実施形態では、ＤＲＡＭコマンド及び永続メモリコマンド（ＳＥＮＤコマンドを除く）の両方が、コマンドキュー２２０（図２）等の単一のコマンドキュー内に存在する。ブロック６０４に示されるように、処理中の永続的又は不揮発性メモリ読み取り（ＮＶ読み取り）のためのコマンドが、ＮＶキュー２４８（図４）等の永続的メモリキューにおいて提供される。上述したように、いくつかの実施形態では、ＮＶキュー２４８は、実行を待っているＮＶキュー２４８内に保持されているＸＲＥＡＤ又は他の永続メモリ読み取りコマンドのための保留中のＳＥＮＤコマンドの数を追跡することのみが必要とされる。

【0062】

ブロック６０６において、１つ以上の第１のティアのサブアービタは、ＤＲＡＭコマンド及び永続メモリコマンドの中から候補コマンドを選択する。概して、ＤＲＡＭコマンドは、ＲＥＡＤコマンド及びＷＲＩＴＥコマンド、並びに、そのようなコマンドの変形を含み、それらは、用いられるＤＲＡＭ技術と共に使用するためにＲＥＡＤＣＡＳ等の形式にデコードされ得る。永続メモリコマンドは、ＸＲＥＡＤ（「Ｘ－ＲＥＡＤ」と称されることもある）、ＸＷＲＩＴＥ（「Ｘ－ＷＲＩＴＥ」と称されることもある）、ＳＲＥＡＤ、及び、用いられる特定の永続メモリに固有であり得る他の不揮発性メモリコマンド等の永続メモリモジュールコマンドを含む。いくつかの永続メモリコマンドは、永続メモリモジュール内の不揮発性ストレージへのコミットメントを必要としたが、一方で、他のコマンドは、ＮＶＤＩＭＭ－Ｐ等の永続メモリモジュールと関連付けられたＤＲＡＭバッファから実行され得る。本明細書では、そのような変形形態の両方は永続メモリコマンドと称される。

【0063】

ブロック６０６におけるＤＲＡＭコマンド及び永続メモリコマンドの両方からの候補の選択は、ＤＲＡＭ及び永続メモリのために個別のサブアービタを使用することと比較して、いくつかの利点を提供する。ＤＲＡＭ及び永続メモリの両方がメモリチャネル上に存在する場合に、最終的なコマンド選択は、異なるアービタに分配する必要がある複雑な比較を必要とし、したがって、何れのアービタもタイミングボトルネックではない。より単純な比較ロジックを有するより多くのサブアービタ入力を含むことと、より複雑な比較ロジックを有するより少ないサブアービタ入力を含むことと、の間にはトレードオフが存在する。例えば、図３又は図４に示されるように実装される本明細書で説明されるプロセスは、多数の入力を回避し、同時に、サブアービタ間で比較ロジックを効果的に分散させることによって、比較ロジックの複雑さを低減する。このような分配は、冗長性の少ない効率的なロジックをもたらし、アービタが、過度に大きい比較ロジックなしにメモリバスの速度要求を満たすことを可能にする。また、本明細書の技術は、機能的編成（すなわち、分離ＤＩＭＭタイプベース）ではなく、リソース中心アービトレーション編成（クロスＤＩＭＭタイプベース）を採用する。そのような手法は、データバス競合を回避するために異なるデータコマンド（ＣＡＳ、ＳＲＥＡＤ、ＳＥＮＤ、ＸＷＲＩＴＥ等）をマージし、コマンドバス競合を回避するために１つのデータコマンド、１つの行コマンド、及び、１つのプリチャージコマンドをマージする。

【0064】

ブロック６０８において、１つ以上の第２のティアのサブアービタは、第１のティアのサブアービタによって提供された候補の中から選択する。例えば、図５の実施形態では、ＣＯＬＡＲＢ５４２は、ＤＲＡＭコマンド（典型的にはページヒット）又は永続メモリコマンドであり得る候補コマンドの中から選択し、一方で、ＲＯＷＡＲＢ５４４は、ＤＲＡＭ行オープンコマンド（ページミス）又は永続メモリコマンドであり得る候補コマンドの中から選択する。一部の実施形態では、上述したように、第２のティアのサブアービタは、最終サブアービタとしても機能する。そのような実施形態では、第２のティアのサブアービタの比較ロジックは、上述したようにより高い複雑さを有する。

【0065】

ブロック６１０において、最終アービタは、メモリチャネルにディスパッチするために、第２のティアのサブアービタの中から少なくとも１つのコマンドを選択する。理解され得るように、任意の特定のコマンドディスパッチサイクルにおいて、ＤＲＡＭコマンド又は永続メモリコマンドが最終アービタによって選択され得る。このプロセスによるアービタの複数のティア間での選択ロジックの分配は、ＤＲＡＭコマンド及び永続メモリコマンドの選択をマージする効率的なプロセスを可能にし、一方で、アービタ設計が、同じチャネル上で永続メモリコマンドを処理することと関連付けられた追加の複雑さを処理しながら、ＤＲＡＭアービトレーションプロセスの速度要求を満たすことを可能にする。したがって、本明細書で説明されるメモリコントローラ及びデータ処理システムは、不揮発性メモリモジュールとインターフェースするためのメモリコントローラの能力を改善する。

【0066】

図２のメモリコントローラ２００又はアービタ２３８等のその任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register－transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成可能な合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造ステップで使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0067】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。例えば、メモリチャネルコントローラ２１０及び／又はパワーエンジン２５０の内部アーキテクチャは、異なる実施形態において異なり得る。メモリコントローラ２００は、高帯域幅メモリ（ＨＢＭ）、ＲＡＭｂｕｓＤＲＡＭ（ＲＡＭｂｕｓＤＲＡＭ、ＲＤＲＡＭ）等のような、ＮＶＤＩＭＭ－Ｐ及びＤＤＲｘ以外の他のタイプのメモリとインターフェースすることができる。図示した実施形態は、個別のＤＩＭＭに対応するメモリの各ランクを示したが、他の実施形態では、各ＤＩＭＭは複数のランクをサポートすることができる。更に、異種メモリチャネルは一般にサポートされるが、異種チャネルは、不揮発性ＤＩＭＭで完全に満たされ得る。更に、本明細書で説明される例示的なタイプの不揮発性読み取りコマンドはＸＲＥＡＤコマンドであるが、他のタイプの不揮発性読み取りコマンドもサポートされる。例えば、ＮＶＤＩＭＭ－Ｐ仕様は、要求されたメモリが不揮発性ＤＩＭＭ上のＤＲＡＭで発見される場合、決定論的応答時間を有するが、不揮発性ＤＩＭＭが、要求されたデータがＤＲＡＭで利用可能でなく、代わりに不揮発性メモリ媒体から読み取られなければならないと判定する場合に、非決定論的応答時間を有する不揮発性読み取りとして解釈される、投機的読み取り（speculative read、ＳＲＥＡＤ）コマンドを提供する。一部の実施形態では、そのような「ミス」が発生した場合、ＳＲＥＡＤコマンドがＮＶキューに追加され、次いで、ＸＲＥＡＤと同様に扱われる。

【0068】

したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。

【図1】