ホーム > 特許ランキング > ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
特表2024-529577広周波数レンジ、高帯域幅、高分解能を同時に実現するマルチ・アナログ・デジタル・コンバータ・システム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-07
(54)【発明の名称】広周波数レンジ、高帯域幅、高分解能を同時に実現するマルチ・アナログ・デジタル・コンバータ・システム
(51)【国際特許分類】
G01R 19/00 20060101AFI20240731BHJP
G01R 13/20 20060101ALI20240731BHJP
H03M 1/10 20060101ALI20240731BHJP
H03M 1/12 20060101ALI20240731BHJP
G01R 23/16 20060101ALI20240731BHJP
【ＦＩ】
G01R19/00 B
G01R13/20 L
H03M1/10 A
H03M1/12 C
G01R23/16 D
G01R19/00 L
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024501728
(86)(22)【出願日】2022-07-12
(85)【翻訳文提出日】2024-03-07
(86)【国際出願番号】 US2022036864
(87)【国際公開番号】W WO2023287820
(87)【国際公開日】2023-01-19
(31)【優先権主張番号】63/220,923
(32)【優先日】2021-07-12
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】391002340
【氏名又は名称】テクトロニクス・インコーポレイテッド
【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
(74)【代理人】
【識別番号】100090033
【弁理士】
【氏名又は名称】荒船 博司
(74)【代理人】
【識別番号】100093045
【弁理士】
【氏名又は名称】荒船 良男
(72)【発明者】
【氏名】クラウスカ・アレクサンダー
【テーマコード（参考）】
2G035
5J022
【Ｆターム（参考）】
2G035AA13
2G035AC01
2G035AD28
2G035AD51
2G035AD59
2G035AD65
5J022AA01
5J022BA02
5J022CF09
(57)【要約】
複合アナログ・デジタル・コンバータ（ＡＤＣ）は、アナログ・データを受信してデジタル化するように構成された低分解能及び高速動作速度の低分解能ＡＤＣと、低分解能ＡＤＣよりも高い分解能と、低分解能ＡＤＣの高速動作速度よりも低い動作速度とを有し、アナログ・データを受信してデジタル化するように構成された１つ以上の高分解能ＡＤＣと、サンプル・クロック信号を低分解能ＡＤＣとクロック分周器に供給するサンプル・クロック生成部と、アナログ・データを受信し、１つ以上の高分解能ＡＤＣのうちの少なくとも１つに接続されるミキサと、ミキサに接続され、１つ以上の高分解能ＡＤＣをチューニングして、第１ＡＤＣのスペクトルの特定成分をサンプリングできるようにする局部発振器とを具える。試験測定装置は、複合ＡＤＣを含む。複合ＡＤＣの動作方法は、高速で動作する低分解能ＡＤＣでアナログ信号を受信する処理と、低分解能ＡＤＣよりも高い分解能で動作すると共に低分解能ＡＤＣの動作速度よりも遅い速度で動作する１つ以上の高分解能ＡＤＣでアナログ信号を受信する処理と、１つ以上の高分解能ＡＤＣの信号経路を低分解能ＡＤＣの信号経路に位相アライメント及び時間アライメントするように高分解能ＡＤＣをチューニングする処理と、低分解能ＡＤＣからスペクトルを生成する処理と、１つ以上の高分解能ＡＤＣからのスペクトルの特定成分を生成する処理とを具える。
【特許請求の範囲】
【請求項1】
複合アナログ・デジタル・コンバータ（ＡＤＣ）であって、アナログ・データを受信してデジタル化するように構成された低分解能及び高速動作速度の低分解能ＡＤＣと、
上記低分解能ＡＤＣよりも高い分解能と、上記低分解能ＡＤＣの上記高速動作速度よりも低い動作速度とを有し、上記アナログ・データを受信してデジタル化するように構成された１つ以上の高分解能ＡＤＣと、
サンプル・クロック信号を上記低分解能ＡＤＣとクロック分周器に供給するサンプル・クロック生成部と、
上記アナログ・データを受信し、上記１つ以上の高分解能ＡＤＣのうちの少なくとも１つに接続されるミキサと、
該ミキサに接続され、上記１つ以上の高分解能ＡＤＣのうちの少なくとも１つをチューニングして、上記第１ＡＤＣのスペクトルの特定成分をサンプリングできるようにする局部発振器と
を具える複合アナログ・デジタル・コンバータ（ＡＤＣ）。
【請求項2】
上記１つ以上の高分解能ＡＤＣが、上記クロック分周器からクロック信号を受信する請求項１に記載の複合ＡＤＣ。
【請求項3】
上記アナログ・データと上記低分解能ＡＤＣとの間の信号経路から上記ミキサをアイソレーションするための、上記アナログ・データと上記ミキサとの間のバッファを更に具える請求項１に記載の複合ＡＤＣ。
【請求項4】
上記低分解能ＡＤＣが、上記高速動作速度よりも低い動作速度を有する複数のＡＤＣを有し、該複数のＡＤＣが、上記高速動作速度で合成出力信号を生成する請求項１に記載の複合ＡＤＣ。
【請求項5】
上記１つ以上の高分解能ＡＤＣが、上記低分解能ＡＤＣのスペクトルの異なる成分に夫々チューニングされる複数の高分解能ＡＤＣを有する請求項１に記載の複合ＡＤＣ。
【請求項6】
試験測定装置であって、被試験デバイスからアナログ・データを受信するポートと、
複合アナログ・デジタル・コンバータと、
１つ以上のプロセッサと
を具え、
上記複合アナログ・デジタル・コンバータが、
上記アナログ・データを受信して低分解能及び高速動作速度でデジタル化するように構成された低分解能ＡＤＣと、
上記アナログ・データを受信して、上記低分解能ＡＤＣの上記低分解能よりも高い分解能及び上記低分解能ＡＤＣの上記高速動作速度よりも低い動作速度でデジタル化するように構成された１つ以上の高分解能ＡＤＣと、
サンプル・クロック信号を上記低分解能ＡＤＣに供給するサンプル・クロック生成部と、
上記ポートと上記１つ以上の高分解能ＡＤＣの間に接続されるミキサと、
該ミキサに接続され、上記１つ以上の高分解能ＡＤＣをチューニングして、上記低分解能ＡＤＣのスペクトルの特定成分をサンプリングできるようにする局部発振器と
を有し、
上記１つ以上のプロセッサが、
上記低分解能ＡＤＣのスペクトルの特定成分に上記局部発振器をチューニングする処理と、
上記低分解能ＡＤＣの上記スペクトル及び該スペクトルの上記特定成分のうちの少なくとも１つを表示する処理と
を上記１つ以上のプロセッサに行わせるプログラムを実行するように構成される試験測定装置。
【請求項7】
上記スペクトルの上記特定成分に上記局部発振器をチューニングする処理を上記１つ以上のプロセッサに行わせるプログラムが、上記低分解能ＡＤＣの上記スペクトル内の所望の周波数位置に上記局部発振器をチューニングする処理を上記１つ以上のプロセッサに行わせるプログラムを含む請求項６に記載の試験測定装置。
【請求項8】
上記１つ以上のプロセッサが、ユーザ入力又は試験測定装置内部信号のいずれかから生じる信号の存在下で、上記高分解能ＡＤＣを使用して上記低分解能ＡＤＣを校正する処理を上記１つ以上のプロセッサに行わせるプログラムを実行するように更に構成される請求項６に記載の試験測定装置。
【請求項9】
上記高分解能ＡＤＣからのデータを用いて上記低分解能ＡＤＣを校正する処理を上記１つ以上のプロセッサに行わせるプログラムが、１つ以上のスプリアスが上記高分解能ＡＤＣに存在しない場合に、上記低分解能ＡＤＣに存在する１つ以上のスプリアスを除去する処理を上記１つ以上のプロセッサに更に行わせる請求項８に記載の試験測定装置。
【請求項10】
上記低分解能ＡＤＣに存在する１つ以上のスプリアスを除去する処理を上記１つ以上のプロセッサに行わせるプログラムが、上記高分解能ＡＤＣの経路における信号を測定する処理と、
上記低分解能ＡＤＣの経路における信号を測定する処理と、
上記高分解能ＡＤＣの上記経路には存在しない上記低分解能ＡＤＣの上記経路におけるスプリアス信号を求める処理と、
上記低分解能ＡＤＣの上記経路から除去するスプリアス信号にフラグを立てる処理と
を上記１つ以上のプロセッサに行わせるプログラムを含む請求項９に記載の試験測定装置。
【請求項11】
上記プロセッサが、上記低分解能ＡＤＣの帯域全体を掃引する処理と、
上記スプリアス信号にフラグを立てる処理と、
上記低分解能ＡＤＣの動作中にスプリアス信号を除去するために将来使用するように上記フラグを校正ファイルとして保存する処理と
を上記１つ以上のプロセッサに行わせるプログラムを実行するよう更に構成される請求項８に記載の試験測定装置。
【請求項12】
上記校正が、通常動作中又は工場での校正中のいずれかで行われる請求項８に記載の試験測定装置。
【請求項13】
上記低分解能ＡＤＣのスペクトルの特定成分に上記局部発振器をチューニングする処理を上記１つ以上のプロセッサに行わせるプログラムが、上記低分解能ＡＤＣのダイナミック・レンジ中に存在する信号を検出する処理と、
上記信号の周波数を求める処理と、
上記高分解能ＡＤＣを上記信号の中心に配置するように上記高分解能ＡＤＣをチューニングする処理と
を上記１つ以上のプロセッサに行わせるプログラムを含む請求項６に記載の試験測定装置。
【請求項14】
上記１つ以上のプロセッサが、上記低分解能ＡＤＣ専用のプロセッサと、上記１つ以上の高分解能ＡＤＣ夫々の専用のプロセッサとを有し、上記低分解能ＡＤＣ用の上記プロセッサと、上記１つ以上の高分解能ＡＤＣ専用の上記プロセッサの夫々とが相互に接続される請求項６に記載の試験測定装置。
【請求項15】
相互に接続された上記プロセッサが、上記低分解能ＡＤＣの信号経路と上記高分解能ＡＤＣの信号経路との間の任意の時間オフセットを解消し、これら信号経路の位相をアライメントさせる処理を相互に接続された上記プロセッサに行わせるプログラムを実行するように構成される請求項１４に記載の試験測定装置。
【請求項16】
上記１つ以上のプロセッサが、上記低分解能ＡＤＣの上記スペクトルを表示する処理と、上記高分解能ＡＤＣの上記スペクトルの上記特定成分を表示する処理とを同時に行わせるプログラムを実行するように更に構成される請求項６に記載の試験測定装置。
【請求項17】
表示される上記高分解能ＡＤＣの上記スペクトルの上記特定成分は、上記低分解能ＡＤＣの上記スペクトルに対するユーザ入力によって決定される請求項１６に記載の試験測定装置。
【請求項18】
複合アナログ・デジタル・コンバータ（ＡＤＣ）を動作させる方法であって、高速で動作する低分解能ＡＤＣでアナログ信号を受信する処理と、
上記低分解能ＡＤＣよりも高い分解能で動作すると共に上記低分解能ＡＤＣの動作速度よりも遅い速度で動作する１つ以上の高分解能ＡＤＣで上記アナログ信号を受信する処理と、
上記１つ以上の高分解能ＡＤＣの信号経路を上記低分解能ＡＤＣの信号経路に位相アライメント及び時間アライメントするように上記高分解能ＡＤＣをチューニングする処理と、
上記低分解能ＡＤＣに由来するスペクトルを生成する処理と、
上記１つ以上の高分解能ＡＤＣに由来するスペクトルの特定成分を生成する処理と
を具える複合アナログ・デジタル・コンバータ（ＡＤＣ）を動作させる方法。
【請求項19】
上記１つ以上の高分解能ＡＤＣからの情報を使用して、スプリアスの除去を含む上記低分解能ＡＤＣを校正する処理を更に具える請求項１８に記載の方法。
【請求項20】
上記低分解能ＡＤＣの上記スペクトルの周波数を求める処理と、上記１つ以上の高分解能ＡＤＣを上記スペクトルの中心にチューニングする処理とを更に具える請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、２０２１年７月１２日に出願された米国仮特許出願第６３/２２０,９２３号、発明の名称「広周波数レンジ、高帯域幅、高分解能を同時に実現するマルチ・アナログ・デジタル・コンバータ・システム」の利益を主張し、その開示の全文を参照により本願に組み込む。
【0002】
本開示は、試験測定装置に関し、より詳細には、オシロスコープなどの試験測定装置で使用するためのデジタル化システムに関する。
【背景技術】
【0003】
従来の試験測定装置は、アナログ・デジタル・コンバータ（ＡＤＣ）を使用して、被試験デバイス（ＤＵＴ）から受信した波形をデジタル化する。概して、これらは、高速で、比較的低分解能のＡＤＣを使用する。例えば、１０ビットＡＤＣは、１００ギガ・サンプル/秒（１００ＧＳ/ｓ）のクロック・レートでサンプリングし、各サンプルは１０ビットである。これらサンプルは、下流に運ばれ、更に処理される。
【0004】
従来のＡＤＣは、２５６個の低速ＡＤＣなど、複数のサブＡＤＣから構成されている場合がある。これらのＡＤＣの出力をインターリーブすると、上述の１００ＧＳ/ｓの速度が生成される。複数のＡＤＣを１つに組み合わせると、スプリアス信号（spurious signals）が発生し、これらは、高調波又はインターリーブ・スプリアスとも呼ばれ、しばしば、スプリアス（spurs）と呼ばれる。これらスプリアスは、信号の完全性を損ない、これらスプリアスのために、ノイズを可能な限り除去又は制限するための処理が必要となる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】欧州特許出願公開第３６１８２８３号明細書
【特許文献2】米国特許出願公開第２００５／０１９７０６８号明細書
【特許文献3】米国特許出願公開第２０１４／０１１１１８４号明細書
【非特許文献】
【0006】
【非特許文献1】「絶縁 (電気)」の記事、特に「isolation」について、Wikipedia（日本語版）、［online］、［２０２１年４月８日検索］、インターネット<https://ja.wikipedia.org/wiki/絶縁_(電気)>
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかし、一部のスプリアスは、時間や温度によって変化するため、後の処理で除去するのが困難である。
【0008】
低速のＡＤＣを使用すると、スプリアスが小さく、分解能が高いという利点があるが、サンプル・レートは低くなる。
【課題を解決するための手段】
【0009】
本願の実施形態は、高速ＡＤＣと比較して低速なＡＤＣの比較的大きな有効ビット数（ENOB：effective number of bits）に基づいて、単一のＡＤＣに対して、４０ｄＢ以上改善した広帯域幅及び高分解能を同時に提供するマルチ・アナログ・デジタル・コンバータ（ＡＤＣ）試験測定装置を開示する。これは、現在の最先端技術よりも優れている。これらの実施形態は、通常、通常の計測器動作時又は計測器の校正中に、高速ＡＤＣからのスプリアス信号（本願ではスプリアスとも呼ぶ）の自動的又はガイド付き除去を可能にする。これにより、信号を送受信する電子部品の性能を測定するために使用される、ダイナミック・レンジが改善されると共に、エラー・ベクトル振幅（ＥＶＭ：error vector magnitude）の不確かさが改善される。
【0010】
本願でいう「高速」及び「低速」という用語は、複数のコンポーネントが、互いに対して相対的に高速又は低速で動作することを意味する。この説明では、他のＡＤＣよりも高速で動作するものを、高速ＡＤＣと呼ぶ。同様に、ＡＤＣを「高分解能」と「低分解能」と言及する説明は、あるＡＤＣが、他のＡＤＣよりもビット深度が大きいことを意味する。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
図１は、従来の高速ＡＤＣを示す。ＡＤＣ１４は、ポート１２からのアナログ波形データを処理する。ポートは、コネクタ又はプローブを介して被試験デバイスに接続されても良く、アナログ波形データを高速ＡＤＣに提供する。一例では、高速ＡＤＣが、１０ビットのＡＤＣ１４から構成されても良い。ＡＤＣは、通常、サンプル・クロック生成部（１６など）が供給するクロック・レートｆclockでアナログ・データをサンプリングする。ＡＤＣ１４は、１００ギガ・サンプル/秒（ＧＳ/ｓ）及び１０ビットで波形をサンプリングし、プロセッサ１８などでの処理のために更に下流にサンプルを配信しても良い。結果として得られるデータ・ストリームには、プロセッサが除去できないスプリアスがいくつか存在する場合がある。これにより、信号品質が低下する。
【0013】
本願で用いる高速、低分解能という用語は、複数のＡＤＣから構成され、結合された又はインターリーブされた１つの高速低分解能信号を生成するＡＤＣの実施形態を含む、「一体型」ＡＤＣに言及するものである。以下の説明では、実施形態において、複数の低速高分解能ＡＤＣを取り上げることになるが、その違いは、複数のＡＤＣが、それぞれ他の低速高分解能ＡＤＣとは別個の独自の信号を生成することである。
【0014】
図２は、試験測定装置２０中の複合型又はハイブリッド型ＡＤＣ２２を示す。この試験測定装置には２つの信号経路がある。データ・ストリーム１のための第１信号経路は、図１のものと同様である。高速、低分解能の第１ＡＤＣ（ＡＤＣ１）１４は、アナログ波形データを受信し、サンプル・クロック１６を用いて高速かつ低分解能でサンプルを生成する。本願の実施形態では、複合ＡＤＣ２２には、第２信号経路のデータ・ストリーム２がある。アナログ波形データは、第２信号経路（典型的には、試験測定装置２０の第２チャンネル中にある）に入る。この第２データ経路には、第２ＡＤＣ（ＡＤＣ２）２４があり、これは、より高い分解能で動作するが、より遅い速度で動作する。その違いを明確に示すために両者の例を用いるなら、第２ＡＤＣ２４は、１ＧＳ/ｓ、１６ビットの分解能で動作する。
【0015】
図２に示す複合ＡＤＣは、各ＡＤＣ単体の欠点を克服し、低速高分解能ＡＤＣ２と高速低分解能ＡＤＣ１の問題の多くを解決する。ＡＤＣ２は、ＡＤＣ２及びミキサの２つ以上のコピーから構成されても良く、低分解能ＡＤＣ１のスペクトルの様々な成分におけるスプリアス補正を拡充する。ミキサは、両側波帯タイプ、単側波帯タイプ又はダイレクト・コンバージョン（direct conversion：直接変換）タイプであっても良く、このとき、ＡＤＣ２は、図３に示すように、ＡＤＣ２Ａ及びＡＤＣ２Ｂを使って実装される。図３の実施形態では、ダイレクト・コンバージョン・タイプが、直交するコサイン及びサイン出力信号を使ってＬＯ信号を生成する、いくつかの方法の中の１つを使用する。図３の実施形態では、ミキサ２８は、スプリッタ４０と、２つのミキサ４１及び４６を有し、第１局部発振器（ＬＯ１）２６の出力信号をｓｉｎ（２＊ｐｉ＊ＬＯ１＊ｔ）として使用して、ミキサ４１、フィルタ４２及びＡＤＣ２Ａ４４によって、直交（quadrature）出力信号を生成する。ミキサ２８は、第１局部発振器（ＬＯ１）２６の出力信号をｃｏｓ（２＊ｐｉ＊ＬＯ１＊ｔ）として使用して、ミキサ４６、フィルタ４８及びＡＤＣ２Ｂ５０によって、同相（in-phase）出力信号を生成する。ダイレクト・コンバージョンの出力は、ＡＤＣ２Ａ４４とＡＤＣ２Ｂ４６の同相（Ｉ）及び直交（Ｑ）のデジタル出力信号を生成する。ダイレクト・コンバージョン（直接変換）では、ＬＯ１を所望のサンプリング周波数に正確に調整できるが、両側波帯及び単側波帯変換では、オフセット周波数が必要である。
【0016】
図２に戻ると、試験測定装置２０は、例えば、１つ以上のデジタル・シグナル・プロセッサ（３２及び３４など）で構成されるプロセッサ回路網もある。このプロセッサ回路網は、汎用又は中央処理装置を含む、別のタイプ及び多数のプロセッサを備えても良い。プロセッサは、例えば、埋め込まれていても良いし、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、グラフィックス・プロセッシング・ユニット（ＧＰＵ）又は専用デジタル・シグナル・プロセッサ（ＤＳＰ）から構成されても良い。１つ以上のプロセッサは、プロセッサに複合ＡＤＣを制御させるプログラム（コード）を実行するように構成されても良い。この試験測定装置は、また、ディスプレイ３６及びユーザ・インタフェース３８を含んでもよい。
【0017】
低速のＡＤＣ２は、サンプル・クロックｆclockを基準にした分周クロックで動作する。上記の例では、実施形態の理解を助けるために、高速ＡＤＣ１は１００ＧＳ/ｓで動作し、低速ＡＤＣ２は１ＧＳ/ｓで動作し、クロック分周器２３は発振器１６からのクロックを１００の係数Ｋで分周する。このクロックは、局部発振器（シンセサイズドＬＯ又はＬＯ１）２６にも供給されても良い。バッファ３０は、ミキサ２８に入る前の入力信号をバッファリングする。このバッファは、波形データと高速の第１ＡＤＣ（ＡＤＣ１）１４との間の信号経路からミキサをアイソレーションする。また、ミキサ２８及びＬＯ２６からの漏れが波形入力に到達するのを防止する。ミキサ２８は、局部発振器２６から同期信号を得る。局部発振器２６により、低速ＡＤＣ２４のスペクトルを、高速ＡＤＣ１４に基づくスペクトルの中の特定の成分に同調させることが可能になる。
【0018】
フィルタ２７は、ＡＤＣ２４によって使用される選択されたナイキスト帯域に一致するように構成されたローパス、バンドパス又はハイパス・フィルタから構成されても良い。典型的には、このフィルタは、ローパス・フィルタから構成されることになろう。一実施形態では、フィルタ２７は、切替型（switched)又はバラクタ同調型アーキテクチャのチューナブル（チューニング可能な）バンドパス・フィルタから構成される。ナイキスト帯域の中心周波数は、目的のナイキスト帯域に関して、（ｆclock/Ｋ）＊０.２５＊Ｊ、ここで、Ｊ＝１，３，５など（奇数の整数）で与えられる。ナイキスト帯域幅は、最大で（０.５＊ｆclock）/Ｋであるが、実際には、０.３２＊（ｆclock/Ｋ）のような、もっと小さな部分が選択される。
【0019】
図４及び図５は、複合ＡＤＣによって可能になる２つの代表的な時間及び周波数表示を示す。周波数表示は、図４の「スペクトル」、「スペクトログラム」及び「ＡＣＰＲ」（Adjacent Channel Power Ratio：隣接チャンネル電力比）のようなものを含んでもよい。図５は、時間対振幅、時間対位相又は時間対周波数などの時間表示を示す。低分解能ＡＤＣは、６０ｄＢの低分解能スペクトラム５４を生成する。この信号には、信号に存在しないはずのアーチファクト（artifacts）を表す上述のスプリアスも含まれることがある。図２のユーザ・インタフェース３６により、ユーザは、より広いスペクトルのどの成分をズームイン（拡大）して表示したいかを指定することができるであろう。
【0020】
図２の第２ＡＤＣ（ＡＤＣ２）２４の前にあるミキサ２８の局部発振器２６をチューニングすることによって、スペクトル５４のある成分にチューニングできると共に、同時に拡大されたスペクトル５２を示すことができる。例として、低分解能のＡＤＣ１が、４０ＧＨｚ幅の信号を捕捉したとする。高分解能ＡＤＣ２は、４００ＭＨｚ幅の信号を１００ｄＢで捕捉できる。更に、第２ＡＤＣは、より広いダイナミック・レンジを有し、高分解能ＡＤＣのスプリアスのない信号を提供できる。別の例では、低分解能ＡＤＣのＡＤＣは１００ＧＳ/ｓ、高分解能ＡＤＣは５ＧＳ/ｓでＫ＝２０とすることもでき、結果として、同期クロック分周器は、２０分周になる。
【0021】
図６～図７は、上述したような複合ＡＤＣを使用したノイズ除去のグラフ表示を示す。図６は、低速、高分解能ＡＤＣ２のノイズ・フロア６０を示し、これは、ｄＢＦＳ（フルスケールに対するデシベル）を単位として、Ｎｏ_ＡＤＣ２＋ＳＦＤＲ_ＡＤＣ２に等しい。Ｎｏ_ＡＤＣ２は、広帯域ＡＤＣのノイズ項を示し、ＳＦＤＲは、スプリアス・フリー・ダイナミック・レンジ（Spurious Free Dynamic Range）である。ＡＤＣ２のＳＦＤＲ（単位：ｄＢ）は、６.０２ＥＮＯＢ_ＡＤＣ２＋１.７６ｄＢに等しい。高速、低分解能のＡＤＣ１のノイズ・フロア６２も同様に求められ、Ｎｏ_ＡＤＣ１、ＳＦＤＲ及びＥＮＯＢは、ＡＤＣ１の特性値である。６４などの矢印は、インターリーブから生じるスプリアス信号に加えて、他のスプリアス信号を表す。図６の領域又はゾーン６６は、除去が可能なスプリアス信号の周囲のゾーンを表す。図７に示すように、ＡＤＣ２の出力では、そのスプリアス信号が除去されている。これにより、ＡＤＣ２（又は、ＡＤＣ２Ａ及びＡＤＣ２Ｂを利用する場合は、ＡＤＣ２Ａ及びＡＤＣ２Ｂ）の帯域幅に基づいて、周波数領域において、４０ｄＢ改善する。
【0022】
もしＤＳＰで処理されるＡＤＣ１の全帯域幅の信号が、ＡＤＣ２の狭い帯域幅を含む場合、図２を再度参照すると、この処理を行う２つのＤＳＰフィルタＦ１(ｓ)及びＦ２(ｓ)を構築できる。これらフィルタには、Ｈ(ｓ)＝Ｆ１'(ｓ)＋Ｆ２(ｓ)という関係がある。Ｆ１(ｓ)は、ＡＤＣ１の正しい応答であって、校正された場合、可能な限り周波数が平坦（フラット）になる。Ｆ２(ｓ)は、選択された帯域幅に対するＡＤＣ２（又はＡＤＣ２Ａ＋ＡＤＣ２Ｂ）の補正された応答である。Ｆ１'(ｓ)は、Ｆ１の応答中の算出されたノッチ（Notch：Ｖ字形の切り込み）であって、これを用いることで、Ｆ２が上記の関係を満たすことができる。この応答は、バンドパス・デュプレクサで、実合成法（real synthesis technique）又はフーリエ項抽出（Fourier term extraction）によって算出される。Ｆ１(ｓ)及びＦ１'(ｓ)は、ＡＤＣ１からの複素数データ/実数データのシリアル・ストリームについて計算される。Ｆ２(ｓ)は、ＡＤＣ２/ＡＤＣ２Ａ＋ＡＤＣ２Ｂのデータ・ストリームについて計算され、フィルタ処理されて、ＡＤＣ１のデータ・ストリームと同じレートに一致するようにアップサンプリングが行われる。このＡＤＣ１のストリームは、ＡＤＣ１のフル・サンプル・レートであって、周知の再サンプリング方法を使用して、アップサンプリング又はダウンサンプリングしても良い。これに代えて、ＡＤＣ２の狭い帯域幅について、ＡＤＣ１と同時に表示や処理することもできる。
【0023】
２つのＡＤＣで構成される複合ＡＤＣは、名目上、同じクリッピング・レベルでダイナミック・レンジを有する。ミキサ２８内に存在するそれらの利得は、低速ＡＤＣの基準電圧と同様に揃えられることになろう。ユーザは、ＬＯ２６を使用して第２ＡＤＣを所望の周波数位置にチューニングするだけで、低分解能ＡＤＣの測定値で特定される任意のスペクトル・データを高分解能でズームイン（拡大）できるという利点が得られる。これにより、ユーザは、広帯域のスキャンと、狭い動作範囲の深い分析とを同時に行うことができ、時間的にアライメント（時間的に整合）された２つの信号経路を同時に利用できる。
【0024】
上記の説明は、１つの高分解能低速ＡＤＣと、これに対応するミキサに焦点を当てているが、このシステムは、様々な帯域で同時に動作する複数のＡＤＣが含まれても良いことに注意されたい。
【0025】
試験測定装置２０内に１つ以上のプロセッサが存在することにより、ＡＤＣ１及びＡＤＣ２の両方の周波数範囲内に入力信号が生じる場合に、ＡＤＣ２によるＡＤＣ１の校正が可能になる。これにより、ユーザ入力信号又は試験測定装置内部の基準信号のいずれかが存在する場合に、通常の使用中に自動的に又は試験所（laboratory：ラボ、研究所）の信号を使用した意図的な工場での校正中に、ＡＤＣ２によるＡＤＣ１のリアルタイム校正が可能になる。例えば、ＡＤＣ１に存在するスプリアスは、ＡＤＣ２には存在しないであろう。１つ以上のプロセッサは、ＡＤＣ２からのこの情報を使用して、問題のあるスプリアスを除去できる。
【0026】
１つ以上のプロセッサが、ソフトウェア/ファームウェアのプログラム（コード）を実行すると、ＡＤＣ１のダイナミック・レンジ内の信号の存在を判断できる。次いで、１つ以上のプロセッサは、第１ＤＳＰ３２におけるフーリエ又は同様の技術などによって、信号の周波数を自動的に求めることができる。次いで、プロセッサは、ＡＤＣ２の前にあるＬＯ２６をチューニングして、特定された信号の中心にＡＤＣ２を配置することができる。ＡＤＣ２の経路（パス）での測定により、ＡＤＣ１の経路（パス）で測定された信号を確認できる。プロセッサは、ＡＤＣ２の経路に存在せず、予想される帯域幅内に存在しない信号にスプリアスとしてフラグを立て、ＡＤＣ１の信号から除去することができる。
【0027】
上記の校正動作には、試験所（Loboratory：ラボ、研究所）の信号発生装置又は任意波形発生装置（ＡＷＧ：arbitrary waveform generator）からのガイダンス（guidance：手本となる）信号をＡＤＣ１とＡＤＣ２の入力に供給することが含まれても良い。この信号源とＬＯ１は、帯域全体を段階的に（ステップ・バイ・ステップで）掃引する。次に、１つ以上のプロセッサが、ＡＤＣ１における望ましくない信号のレベル、周波数及び位相をカタログ化する。これらの結果を校正ファイルとして保存することにより、第１ＤＳＰ（ＤＳＰ１）は、スプリアス信号を除去できるであろう。
【0028】
図２に示すアーキテクチャでは、各ＡＤＣには、専用プロセッサ又は対応するプロセッサがある。これは、あり得る１つの実装形態を与えるものである。例えば、ＡＤＣ２の信号経路の測定から第２ＤＳＰ（ＤＳＰ２）が得た情報により、第１ＤＳＰ（ＤＳＰ１）は、補正を行うことができる。ＡＤＣ２は、複数の低速高分解能ＡＤＣから構成されても良く、それぞれが独自の専用プロセッサを持っていても良い。次の説明は、これら追加のプロセッサに適用される。
【0029】
２つのプロセッサ（この実施形態ではＤＳＰ１及びＤＳＰ２）は、これらの動作が相互接続されており、これにより、周波数を組み合わせて、校正、ノイズ低減又はスプリアス低減のための相互相関及びその他の測定の実行が可能になる。これら２つのＡＤＣは、同じ入力信号を共有しているので、相互相関によって各信号経路の任意の時間オフセットを解消（resolve）できる。これらＤＳＰセクション内では、オーバー・サンプリング（補間とも呼ばれる）を実行して、２つの信号経路の位相アライメント（位相整合）処理を正確に行うことができる。局部発振器ＬＯ１には、クロック信号を受信する位相ロック・ループ（ＰＬＬ）がある。そのクロック信号は、ＡＤＣ１から直接来たクロック、ＡＤＣ２から直接来たクロック、又は、どちらかのクロックを分周したもの又は乗算したものである。
【0030】
本開示技術の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。
【0031】
開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含んでいても良い。
【0032】
コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。
【0033】
通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気、基板集積導波路（SIW）、ガラス/石英基板導波路又は任意の他の媒体を含んでも良い。
【0034】
加えて、本願の説明は、特定の特徴に言及している。本明細書における開示には、これらの特定の特徴の全ての可能な組み合わせが含まれると理解すべきである。ある特定の特徴が特定の態様又は実施例に関連して開示される場合、その特徴は、可能である限り、他の態様及び実施例との関連においても利用できる。
【0035】
明細書、特許請求の範囲、要約書及び図面に開示される全ての機能、並びに開示される任意の方法又はプロセスにおける全てのステップは、そのような機能やステップの少なくとも一部が相互に排他的な組み合わせである場合を除いて、任意の組み合わせで組み合わせることができる。明細書、要約書、特許請求の範囲及び図面に開示される機能の夫々は、特に明記されない限り、同じ、等価、又は類似の目的を果たす代替の機能によって置き換えることができる。
【0036】
また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。
実施例
実施例
【0037】
以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。
【0038】
実施例１は、複合アナログ・デジタル・コンバータ（ＡＤＣ）であって、アナログ・データを受信してデジタル化するように構成された低分解能及び高速動作速度の低分解能ＡＤＣと、上記低分解能ＡＤＣよりも高い分解能と上記低分解能ＡＤＣの上記高速動作速度よりも低い動作速度とを有し、上記アナログ・データを受信してデジタル化するように構成された１つ以上の高分解能ＡＤＣと、サンプル・クロック信号を上記低分解能ＡＤＣとクロック分周器に供給するサンプル・クロック生成部と、上記アナログ・データを受信し、上記１つ以上の高分解能ＡＤＣのうちの少なくとも１つに接続されるミキサと、該ミキサに接続され、上記１つ以上の高分解能ＡＤＣのうちの少なくとも１つをチューニングして、上記第１ＡＤＣのスペクトルの特定成分をサンプリングできるようにする局部発振器とを具える。
【0039】
実施例２は、実施例１の複合ＡＤＣであって、上記１つ以上の高分解能ＡＤＣが、上記クロック分周器からクロック信号を受信する。
【0040】
実施例３は、実施例１又は２のいずれかの複合ＡＤＣであって、上記アナログ・データと上記低分解能ＡＤＣとの間の信号経路から上記ミキサをアイソレーションするための、上記アナログ・データと上記ミキサとの間のバッファを更に具える。
【0041】
実施例４は、実施例１から実施例３のいずれかの複合ＡＤＣであって、上記低分解能ＡＤＣが、上記高速動作速度よりも低い動作速度を有する複数のＡＤＣを有し、該複数のＡＤＣが、上記高速動作速度で合成出力信号を生成する。
【0042】
実施例５は、実施例１から４のいずれかの複合ＡＤＣであって、上記１つ以上の高分解能ＡＤＣが、上記低分解能ＡＤＣのスペクトルの異なる成分に夫々チューニングされる複数の高分解能ＡＤＣを有する。
【0043】
実施例６は、試験測定装置であって、
被試験デバイスからアナログ・データを受信するポートと、
複合アナログ・デジタル・コンバータと、
１つ以上のプロセッサと
を具え、
上記複合アナログ・デジタル・コンバータが、
上記アナログ・データを受信して低分解能及び高速動作速度でデジタル化するように構成された低分解能ＡＤＣと、
上記アナログ・データを受信して、上記低分解能ＡＤＣの上記低分解能よりも高い分解能及び上記低分解能ＡＤＣの上記高速動作速度よりも低い動作速度でデジタル化するように構成された１つ以上の高分解能ＡＤＣと、
サンプル・クロック信号を上記低分解能ＡＤＣに供給するサンプル・クロック生成部と、
上記ポートと上記１つ以上の高分解能ＡＤＣの間に接続されるミキサと、
該ミキサに接続され、上記１つ以上の高分解能ＡＤＣをチューニングして、上記低分解能ＡＤＣのスペクトルの特定成分をサンプリングできるようにする局部発振器と
を有し、
上記１つ以上のプロセッサが、
上記低分解能ＡＤＣのスペクトルの特定成分に上記局部発振器をチューニングする処理と、
上記低分解能ＡＤＣの上記スペクトル及び該スペクトルの上記特定成分のうちの少なくとも１つを表示する処理と
を上記１つ以上のプロセッサに行わせるプログラムを実行するように構成される。
被試験デバイスからアナログ・データを受信するポートと、
複合アナログ・デジタル・コンバータと、
１つ以上のプロセッサと
を具え、
上記複合アナログ・デジタル・コンバータが、
上記アナログ・データを受信して低分解能及び高速動作速度でデジタル化するように構成された低分解能ＡＤＣと、
上記アナログ・データを受信して、上記低分解能ＡＤＣの上記低分解能よりも高い分解能及び上記低分解能ＡＤＣの上記高速動作速度よりも低い動作速度でデジタル化するように構成された１つ以上の高分解能ＡＤＣと、
サンプル・クロック信号を上記低分解能ＡＤＣに供給するサンプル・クロック生成部と、
上記ポートと上記１つ以上の高分解能ＡＤＣの間に接続されるミキサと、
該ミキサに接続され、上記１つ以上の高分解能ＡＤＣをチューニングして、上記低分解能ＡＤＣのスペクトルの特定成分をサンプリングできるようにする局部発振器と
を有し、
上記１つ以上のプロセッサが、
上記低分解能ＡＤＣのスペクトルの特定成分に上記局部発振器をチューニングする処理と、
上記低分解能ＡＤＣの上記スペクトル及び該スペクトルの上記特定成分のうちの少なくとも１つを表示する処理と
を上記１つ以上のプロセッサに行わせるプログラムを実行するように構成される。
【0044】
実施例７は、実施例６の試験測定装置であって、上記スペクトルの上記特定成分に上記局部発振器をチューニングする処理を上記１つ以上のプロセッサに行わせるプログラムが、上記低分解能ＡＤＣの上記スペクトル内の所望の周波数位置に上記局部発振器をチューニングする処理を上記１つ以上のプロセッサに行わせるプログラムを含む。
【0045】
実施例８は、実施例６又は７のいずれかの試験測定装置であって、上記１つ以上のプロセッサが、ユーザ入力又は試験測定装置内部信号のいずれかから生じる信号の存在下で、上記高分解能ＡＤＣを使用して上記低分解能ＡＤＣを校正する処理を上記１つ以上のプロセッサに行わせるプログラムを実行するように更に構成される。
【0046】
実施例９は、実施例８の試験測定装置であって、上記高分解能ＡＤＣからのデータを用いて上記低分解能ＡＤＣを校正する処理を上記１つ以上のプロセッサに行わせるプログラムが、１つ以上のスプリアスが上記高分解能ＡＤＣに存在しない場合に、上記低分解能ＡＤＣに存在する１つ以上のスプリアスを除去する処理を上記１つ以上のプロセッサに更に行わせる。
【0047】
実施例１０は、実施例９の試験測定装置であって、上記低分解能ＡＤＣに存在する１つ以上のスプリアスを除去する処理を上記１つ以上のプロセッサに行わせるプログラムが、上記高分解能ＡＤＣの経路における信号を測定する処理と、上記低分解能ＡＤＣの経路における信号を測定する処理と、上記高分解能ＡＤＣの上記経路には存在しない上記低分解能ＡＤＣの上記経路におけるスプリアス信号を求める処理と、上記低分解能ＡＤＣの上記経路から除去するスプリアス信号にフラグを立てる処理とを上記１つ以上のプロセッサに行わせるプログラムを含む。
【0048】
実施例１１は、実施例８から１０のいずれかの試験測定装置であって、上記プロセッサが、上記低分解能ＡＤＣの帯域全体を掃引する処理と、スプリアス信号にフラグを立てる処理と、上記低分解能ＡＤＣの動作中にスプリアス信号を除去するために将来使用するように上記フラグを校正ファイルとして保存する処理とを上記１つ以上のプロセッサに行わせるプログラムを実行するよう更に構成される。
【0049】
実施例１２は、実施例８から１１のいずれかの試験測定システムであって、上記校正が、通常動作中又は工場での校正中のいずれかで行われる。
【0050】
実施例１３は、実施例６から１２のいずれかの試験測定装置であって、上記低分解能ＡＤＣのスペクトルの特定成分に上記局部発振器をチューニングする処理を上記１つ以上のプロセッサに行わせるプログラムが、上記低分解能ＡＤＣのダイナミック・レンジ中に存在する信号を検出する処理と、上記信号の周波数を求める処理と、上記高分解能ＡＤＣを上記信号の中心に配置するように上記高分解能ＡＤＣをチューニングする処理とを含む。
【0051】
実施例１４は、実施例６から１３のいずれかの試験測定装置であって、上記１つ以上のプロセッサが、上記低分解能ＡＤＣ専用のプロセッサと、上記１つ以上の高分解能ＡＤＣ夫々の専用のプロセッサとを有し、上記低分解能ＡＤＣ用の上記プロセッサと、上記１つ以上の高分解能ＡＤＣ専用の上記プロセッサの夫々とが相互に接続される。
【0052】
実施例１５は、実施例１４の試験測定システムであって、相互に接続された上記プロセッサが、上記低分解能ＡＤＣの信号経路と上記高分解能ＡＤＣの信号経路との間の任意の時間オフセットを解消し（resolve：取り除き）、これら信号経路の位相を整合（アライメント：揃える）させる処理を相互に接続された上記プロセッサに行わせるプログラムを実行するように構成される。
【0053】
実施例１６は、実施例６から１５のいずれかの試験測定システムであって、上記１つ以上のプロセッサが、上記低分解能ＡＤＣの上記スペクトルを表示する処理と、上記高分解能ＡＤＣの上記スペクトルの上記特定成分を表示する処理とを同時に行わせるプログラムを実行するように更に構成される。
【0054】
実施例１７は、実施例１６の試験測定システムであって、表示される上記高分解能ＡＤＣの上記スペクトルの上記特定成分は、上記低分解能ＡＤＣの上記スペクトルに対するユーザ入力によって決定される。
【0055】
実施例１８は、複合アナログ・デジタル・コンバータ（ＡＤＣ）を動作させる方法であって、高速で動作する低分解能ＡＤＣでアナログ信号を受信する処理と、上記低分解能ＡＤＣよりも高い分解能で動作すると共に上記低分解能ＡＤＣの動作速度よりも遅い速度で動作する１つ以上の高分解能ＡＤＣで上記アナログ信号を受信する処理と、上記１つ以上の高分解能ＡＤＣの信号経路を上記低分解能ＡＤＣの信号経路に位相アライメント及び時間アライメントするように上記高分解能ＡＤＣをチューニングする処理と、上記低分解能ＡＤＣに由来するスペクトルを生成する処理と、上記１つ以上の高分解能ＡＤＣに由来するスペクトルの特定成分を生成する処理とを具える。
【0056】
実施例１９は、実施例１８の方法であって、上記１つ以上の高分解能ＡＤＣからの情報を使用して、スプリアスの除去を含む上記低分解能ＡＤＣを校正する処理を更に具える。
【0057】
実施例２０は、実施例１８又は１９のいずれかの方法であって、上記低分解能ＡＤＣの上記スペクトルの周波数を求める処理と、上記１つ以上の高分解能ＡＤＣを上記スペクトルの中心にチューニングする処理とを更に具える。
【0058】
説明の都合上、本開示技術の具体的な態様を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本開示技術は、添付の請求項以外では、限定されるべきではない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【国際調査報告】