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特表2024-530062ダイツーダイ（Ｄ２Ｄ）相互接続のためのレーン修復およびレーン反転実装
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-15
(54)【発明の名称】ダイツーダイ（Ｄ２Ｄ）相互接続のためのレーン修復およびレーン反転実装
(51)【国際特許分類】
G06F 11/20 20060101AFI20240807BHJP
G06F 13/36 20060101ALI20240807BHJP
H01L 23/12 20060101ALI20240807BHJP
H01L 23/52 20060101ALI20240807BHJP
G06F 15/78 20060101ALI20240807BHJP
【ＦＩ】
G06F11/20 602
G06F13/36 530B
H01L23/12 Q
H01L23/52 C
G06F15/78 530
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023567003
(86)(22)【出願日】2022-11-22
(85)【翻訳文提出日】2023-12-25
(86)【国際出願番号】 US2022050653
(87)【国際公開番号】W WO2023129304
(87)【国際公開日】2023-07-06
(31)【優先権主張番号】63/295,204
(32)【優先日】2021-12-30
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/844,356
(32)【優先日】2022-06-20
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】セシャン、ラクシュミプリヤ
(72)【発明者】
【氏名】パスダスト、ジェラルド
(72)【発明者】
【氏名】ワン、ペイペイ
(72)【発明者】
【氏名】ランカ、ナラシムハ
(72)【発明者】
【氏名】チョーダリー、スワデシュ
(72)【発明者】
【氏名】ウ、ズオグオ
(72)【発明者】
【氏名】ダス シャーマ、デベンドラ
【テーマコード（参考）】
5B034
5B062
【Ｆターム（参考）】
5B034BB02
5B034CC05
5B062BB07
5B062CC04
(57)【要約】
１つの実施形態において、装置は、プロトコル層回路および物理層回路と通信するためのダイツーダイアダプタを有する第１のダイ、ここで、ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を受信する；およびダイツーダイアダプタに結合された物理層回路を備える。物理層回路は、相互接続を介して、第１の情報を受信して第２のダイへ出力するように構成されており、第１の複数のデータレーンを介してデータを送信するための第１の複数のトランスミッタ；および少なくとも１つの冗長トランスミッタを有する。物理層回路は、第１の複数のデータレーンの１番目のデータレーンを少なくとも１つの冗長トランスミッタへ再マッピングするように構成され得る。他の実施形態が説明され、および特許請求される。
【特許請求の範囲】
【請求項1】
第１のダイを備える装置であって、前記第１のダイは、
プロトコル層回路および物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を受信する；および
前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、相互接続を介して、前記第１の情報を受信して第２のダイへ出力する
を有し、
前記物理層回路は、
第１の複数のデータレーンを介してデータを送信するための第１の複数のトランスミッタ；および
少なくとも１つの冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの１番目のデータレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
を含む、
装置。
【請求項2】
前記第１のダイ上に適合された第１の複数のバンプ、ここで、前記第１の複数のバンプは、前記第１の複数のデータレーンに関連付けられている；および前記第１のダイ上に適合された少なくとも１つの冗長バンプ、ここで、前記物理層回路は、前記１番目のデータレーンを前記複数のバンプの第１のバンプから前記少なくとも１つの冗長バンプへ再マッピングする
をさらに備える、請求項１に記載の装置。
【請求項3】
前記少なくとも１つの冗長トランスミッタは、第１の冗長トランスミッタ、ここで、前記物理層回路は、前記１番目のデータレーンを前記第１の冗長トランスミッタへ再マッピングして、前記１番目のデータレーンにおけるレーン障害を修復する；および
第２の冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの２番目のデータレーンを前記第２の冗長トランスミッタへ再マッピングして、前記２番目のデータレーンにおけるレーン障害を修復する
を含む、
請求項１に記載の装置。
【請求項4】
前記物理層回路は、前記第１の冗長トランスミッタおよび前記第２の冗長トランスミッタを介して、３２個のデータレーンのグループのうちの２つのデータレーンを修復する、請求項３に記載の装置。
【請求項5】
前記第１の複数のトランスミッタに結合された第１の複数のマルチプレクサをさらに備え、ここで、前記物理層回路は、対応するデータレーン、１番目の隣接データレーンまたは２番目の隣接データレーンのうちの１つからのデータを渡すよう前記第１の複数のマルチプレクサを制御する、請求項１に記載の装置。
【請求項6】
前記物理層回路は、前記第１の複数のマルチプレクサの第１の部分を用いて左シフト演算が実行されることで１番目のデータレーンにおけるレーン障害が修復されるようにする；および
前記第１の複数のマルチプレクサの第２の部分を用いて右シフト演算が実行されることで２番目のデータレーンにおけるレーン障害が修復されるようにする
請求項５に記載の装置。
【請求項7】
第２の複数のデータレーンを介して第２のメッセージ情報を受信するための第１の複数のレシーバ；および少なくとも１つの冗長レシーバ、ここで、前記第２の複数のデータレーンの１番目のデータレーンにおける障害に応答して、前記物理層回路は、前記第２の複数のデータレーンの前記２番目のデータレーンを前記少なくとも１つの冗長レシーバへ再マッピングする
をさらに備える、請求項１に記載の装置。
【請求項8】
前記物理層回路は、第１のクロックレーンを介してクロック信号を送信するための第１のクロックトランスミッタ；および
少なくとも１つの冗長クロックトランスミッタ、ここで、前記物理層回路は、前記第１のクロックレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
をさらに有する、
請求項１から７のいずれか一項に記載の装置。
【請求項9】
前記物理層回路は、前記第１の複数のデータレーンのうちの少なくともいくつかの論理レーン順序を反転させる、請求項１に記載の装置。
【請求項10】
前記第１の複数のトランスミッタの第１のトランスミッタに関連付けられた１番目のデータレーンが前記第２のダイのＮ番目のデータレーンに結合される場合、前記物理層回路は、前記論理レーン順序を反転させ、ここで、Ｎは、モジュール内のデータレーンの数に等しい、請求項９に記載の装置。
【請求項11】
前記物理層回路は、前記第１の複数のデータレーンの少なくとも１つのデータレーンを前記１番目のデータレーンにおける障害に応答して再マッピングし、前記第１の複数のデータレーンのうちの少なくともいくつかの論理レーン順序を反転させる、請求項１から１０のいずれか一項に記載の装置。
【請求項12】
第１のダイおよび第２のダイおよび前記第１のダイおよび前記第２のダイを結合する相互接続を含むパッケージの前記第１のダイの物理層回路を介して、前記相互接続のメインバンドの第１の複数の物理データレーンの１番目の物理データレーンにおける障害を特定する段階であって、前記相互接続は、前記メインバンドおよびサイドバンドを含む、特定する段階；前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、１番目の論理データレーンの第１のデータトラフィックを前記メインバンドの２番目の物理データレーン上へ再マッピングする段階；および
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイへ通信する段階
を備える方法。
【請求項13】
前記第２のダイの物理層回路を介して、前記１番目の論理データレーンの前記第１のデータトラフィックを前記第２のダイ内の前記２番目の物理データレーンから前記１番目の論理データレーンへ再マッピングする段階をさらに備える、請求項１２に記載の方法。
【請求項14】
前記第１のダイの前記物理層回路を介して、前記相互接続のクロック物理データレーンにおける障害を特定する段階；前記クロック物理データレーンにおける前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、クロック信号を前記クロック物理データレーンから冗長クロック物理データレーンへ再マッピングする段階；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイへ通信する段階
をさらに備える、請求項１２に記載の方法。
【請求項15】
前記１番目の論理データレーンの前記第１のデータトラフィックを前記第１のダイの第１のマルチプレクサに提供する段階；および前記第１のデータトラフィックを前記２番目の物理データレーンに関連付けられた前記第１のダイの第２のトランスミッタに提供するために、前記第１のダイの前記物理層回路を介して前記第１のマルチプレクサを制御する段階
をさらに備える、請求項１２に記載の方法。
【請求項16】
前記物理層回路を介して、前記１番目の物理データレーンに関連付けられた前記第１のダイの第１のトランスミッタを無効化する段階をさらに備える、請求項１５に記載の方法。
【請求項17】
実行された場合に請求項１２から１６のいずれか一項に記載の方法を実装するためのコンピュータ可読命令を備えるコンピュータ可読記憶媒体。
【請求項18】
請求項１２から１６のいずれか一項に記載の方法を実行するための手段を備える装置。
【請求項19】
中央処理装置（ＣＰＵ）およびプロトコルスタックを有する第１のダイおよび相互接続を介して前記第１のダイに結合された第２のダイを備えるパッケージであって、前記第１のダイは、
フリットアウェアダイツーダイインタフェース（ＦＤＩ）を介してプロトコル層回路と、ローダイツーダイインタフェース（ＲＤＩ）を介して物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を通信する；および
前記ＲＤＩを介して前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、前記相互接続を介して前記第１の情報を受信して前記第２のダイへ出力する
を有し、
前記物理層回路は、
第１の複数の物理データレーンを介してデータを受信するための第１の複数のレシーバ；および
少なくとも１つの冗長レシーバ、ここで、前記物理層回路は、第１の複数の物理データレーンのデータトラフィックを、前記第１の複数の物理データレーンの１番目の物理レーンにおけるレーン障害に応答して、前記第１の複数の物理データレーンのうちの隣接するもの、および前記少なくとも１つの冗長レシーバに関連付けられた少なくとも１つの冗長レーンへシフトする
を含む、
パッケージ。
【請求項20】
前記物理層回路は、別のレーン障害に応答して、少なくとも１つの冗長トランスミッタを有効化し、別の物理レーンに関連付けられた第１の複数のトランスミッタの第１のトランスミッタをトライステート化する、請求項１９に記載のパッケージ。
【請求項21】
前記相互接続は、前記第１の複数の物理データレーンを含むメインバンド、およびサイドバンドを含み、前記物理層回路は、前記サイドバンドを介して、前記第２のダイから前記データトラフィックのシフトに関する情報を受信する、請求項１９に記載のパッケージ。
【請求項22】
前記第２のダイは、アクセラレータを有し、ここで、前記第１のダイは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）プロトコルのフリットモードまたはコンピュートエクスプレスリンク（ＣＸＬ）プロトコルのフリットモードのうちの少なくとも一方に従って、前記第２のダイと通信する、請求項１９に記載のパッケージ。
【請求項23】
メインバンドおよびサイドバンドを含む相互接続手段であって、第１のダイ手段および第２のダイ手段を結合する、相互接続手段の前記メインバンドの第１の複数の物理データレーン手段の１番目の物理データレーン手段における障害を特定するための手段；１番目の論理データレーン手段の第１のデータトラフィックを前記メインバンドの２番目の物理データレーン手段上へ再マッピングするための手段；
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
を備える装置。
【請求項24】
前記１番目の論理データレーン手段の前記第１のデータトラフィックを前記第２のダイ手段内の前記２番目の物理データレーン手段から前記１番目の論理データレーン手段へ再マッピングするための手段をさらに備える、請求項２３に記載の装置。
【請求項25】
前記相互接続手段のクロック物理データレーン手段における障害を特定するための手段；クロック信号を前記クロック物理データレーン手段から冗長クロック物理データレーン手段へ再マッピングするための手段；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
をさらに備える、請求項２３に記載の装置。
【請求項26】
前記１番目の論理データレーン手段の前記第１のデータトラフィックを前記第１のダイ手段の第１のマルチプレクサ手段に提供するための手段；および前記第１のデータトラフィックを前記２番目の物理データレーン手段に関連付けられた前記第１のダイ手段の第２のトランスミッタ手段に提供するために前記第１のマルチプレクサ手段を制御するための手段
をさらに備える、請求項２３に記載の装置。
【発明の詳細な説明】
【背景技術】
【0001】
チップレットはアドバンストパッケージ技術を用いて統合されるので、歩留まりが高くなり、低い設計コストを維持できる。しかしながら、製造されたダイに単一バンプ接続障害があると、パッケージ化された部分の全体が廃棄されることになり、無駄およびコストの問題につながり得る。
【図面の簡単な説明】
【0002】
【図1】一実施形態によるパッケージのブロック図である。
【0003】
【図2A】実施形態を組み込んだ異なるパッケージングオプションの断面図である。
【図2B】実施形態を組み込んだ異なるパッケージングオプションの断面図である。
【図2C】実施形態を組み込んだ異なるパッケージングオプションの断面図である。
【図2D】実施形態を組み込んだ異なるパッケージングオプションの断面図である。
【0004】
【0005】
【0006】
【図5】一実施形態によるダイツーダイ接続を示す概略図である。
【0007】
【0008】
【図7】一実施形態によるオンパッケージマルチプロトコル対応相互接続のブリングアップフローを示すフロー図である。
【0009】
【図8】一実施形態によるリンクトレーニングステートマシンのフロー図である。
【0010】
【図9】一実施形態によるメインバンド初期化のさらなる詳細のフロー図である。
【0011】
【図10】一実施形態によるメインバンドトレーニングのフロー図である。
【0012】
【図11A】一実施形態によるデータレーン再マッピング可能性の例示である。
【0013】
【図11B】一実施形態によるモジュール内の単一レーン障害の代表的な再マッピング構成である。
【0014】
【図11C】一実施形態によるモジュール内の２レーン障害の代表的な再マッピング構成である。
【0015】
【図12A】一実施形態によるダイツーダイ接続の一部分の概略図である。
【0016】
【図12B】単一レーン再マッピング演算を示す、一実施形態によるダイツーダイ接続の一部分の概略図である。
【0017】
【図12C】２個のレーンの再マッピング演算を示す、一実施形態によるダイツーダイ接続の一部分の概略図である。
【0018】
【図13】一実施形態による方法のフロー図である。
【0019】
【図14】一実施形態による別の例示的なシステムのブロック図である。
【0020】
【図15】エッジプラットフォームなどの別の実施形態によるシステムのブロック図である。
【0021】
【図16】別の実施形態によるシステムのブロック図である。
【発明を実施するための形態】
【0022】
様々な実施形態において、半導体パッケージ内の１つまたは複数のダイ実装は、回復スキームを提供することで、パッケージ化された部分の歩留まりをアドバンスト相互接続技術を用いて改善するための冗長ハードウェア回路を含み得る。実装において、物理層内での冗長バンプおよび他の冗長回路および対応する回復メカニズムの分散は、最小のオーバヘッドで最大のカバレッジを実現できるよう、慎重に設計され得る。また、実施形態は、送信および受信レーンの間のレーン再マッピングおよび／またはレーン反転を、例えばフロアプランの制約に起因してこれらのレーンがビットレーン一致方式で接続されてない場合に実行する能力を提供する。
【0023】
実施形態は、修復、再マッピング等のような全てのタイプのレーン再マッピング課題をバンプエリアおよび性能への最小のオーバヘッドで解決するための非常に一般的な手段を実現する。このために、冗長レーンは、送信および受信側でレーン毎データを独立して前方および後方へシフトするための十分な柔軟性をもって、各モジュールの開始箇所および終了箇所に設けられ得る。任意のタイプのバンプ接続課題を修復および回復するために、冗長レーンの十分な利用が用いられ得る。
【0024】
様々な実施形態において、パッケージの分離されたダイの間を通信するために、マルチプロトコル対応型オンパッケージ相互接続が用いられ得る。順序付けられたブリングアップフローによりこの相互接続を初期化およびトレーニングすることで、異なるダイの独立したリセット、パートナダイの「リセット終了」の検出、および相互接続のサイドバンドおよびメインバンドインタフェースの順序付けられた初期化およびトレーニングを（その順序で）可能にし得る。より具体的には、サイドバンド初期化は、リンクパートナダイがリセットを終了していることを検出してサイドバンドを初期化およびトレーニングするために実行され得る。その後、メインバンドが初期化およびトレーニングされてよく、これらは、本明細書においてさらに説明される任意のレーン反転および／または修復演算を含み得る。そのようなメインバンド演算は、既にブリングアップされているサイドバンドを活用して、同期およびステータス情報を通信し得る。
【0025】
レーン反転および／または修復を実行する実施形態では、アドバンストパッケージマルチチップパッケージ（ＭＣＰ）のレーン接続課題に起因する歩留まり損失が回復され得る。さらに、一実施形態によるレーン修復技術により、左シフト技術および右シフト技術の両方が、効率的なレーン修復のためのバンプマップ全体をカバーし得る。なおさらに、レーン反転検出によりダイの回転およびダイのミラーリングが可能になることで、同じダイでの複数のオンパッケージインスタンス化が可能になり得る。このように、レーン反転により、同じダイの複数のテープインが排除され得る。
【0026】
実施形態は、複数のチップレットまたはダイを単一のパッケージ上で接続するために用いられ得るマルチプロトコル対応型オンパッケージ相互接続プロトコルに関連して実装され得る。この相互接続プロトコルでは、分離されたダイアーキテクチャの強力なエコシステムが共に相互接続され得る。このオンパッケージ相互接続プロトコルは、「ユニバーサルチップレットインターコネクトエクスプレス（ＵＣＩｅ）相互接続プロトコル」と称されることがあり、Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐ（ＳＩＧ）または他のプロモータまたは他の主体により発行され得るＵＣＩｅ仕様に従ったものであってよい。本明細書では「ＵＣＩｅ」と称されるが、マルチプロトコル対応型オンパッケージ相互接続プロトコルは別の用語を採用し得ることを理解されたい。
【0027】
このＵＣＩｅ相互接続プロトコルは、特定の通信プロトコルのフリットベースモードを含む複数の基礎となる相互接続プロトコルをサポートし得る。１つまたは複数の実施形態において、ＵＣＩｅ相互接続プロトコルは、例えばコンピュートエクスプレスリンク（ＣＸＬ）仕様（ＣＸＬ仕様バージョン２．０（２０２０年１１月に公開された）、そのあらゆる将来の更新、バージョンまたは変形など）の所与のバージョンに従ったＣＸＬプロトコルのフリットモード；例えばペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）仕様（ＰＣＩｅベース仕様バージョン６．０（２０２２年に公開された）またはそのあらゆる将来の更新、バージョンまたは変形）など）の所与のバージョンに従ったＰＣＩｅフリットモード；および、リンクパートナによりサポートされるあらゆるプロトコルをマッピングするために用いられるロー（またはストリーミング）モードをサポートし得る。１つまたは複数の実施形態において、ＵＣＩｅ相互接続プロトコルは、後方互換性がないことがあり、代わりに、上述のプロトコル、または通信のフリットモードをサポートする他のプロトコルの現在および将来のバージョンに対応し得ることに留意されたい。
【0028】
実施形態は、計算連続体、スパニングクラウド、エッジ、エンタープライズ、５Ｇ、自動車、高性能コンピューティングおよびハンドヘルドセグメントの全体にわたって計算、メモリ、ストレージおよび接続を提供するために用いられ得る。実施形態は、異なるｆａｂｓ、異なる設計および異なるパッケージング技術を含む異なるソースからのダイをパッケージ化またはそうでなければ結合するために用いられ得る。
【0029】
また、チップレットインテグレーションオンパッケージは、顧客が異なる数およびタイプのダイを選ぶことにより異なる市場セグメントについて異なるトレードオフを行うことを可能にする。例えば、セグメントに応じて、異なる数の計算、メモリおよびＩ／Ｏダイを選び得る。したがって、異なるセグメントのための異なるダイ設計が必要ではないので、より低い製品在庫管理単位（ＳＫＵ）コストがもたらされる。
【0030】
図１をここで参照すると、一実施形態によるパッケージのブロック図が示される。図１に示されるように、パッケージ１００は、任意のタイプの集積回路パッケージであってよい。示されている特定の図において、パッケージ１００は、中央処理装置（ＣＰＵ）ダイ１１００－ｎ、アクセラレータダイ１２０、入力／出力（Ｉ／Ｏ）タイル１３０およびメモリ１４０１－４を含む複数のチップレットまたはダイを含む。これらのダイのうちの少なくとも特定のものは、一実施形態によるオンパッケージ相互接続を介して、共に結合され得る。示されるように、相互接続１５０１－３は、ＵＣＩｅ相互接続として実装され得る。ＣＰＵ１１０は、コヒーレンシプロトコルを実行するＵＣＩｅ相互接続を用いてＣＰＵ－ＣＰＵ接続オンパッケージを場合によっては提供し得る別のオンパッケージ相互接続１５５を介して結合し得る。１つのそのような例として、このコヒーレンシプロトコルは、Ｉｎｔｅｌ（登録商標） Ｕｌｔｒａ Ｐａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＵＰＩ）であってよい；もちろん、他の例が可能である。
【0031】
本明細書において説明されるＵＣＩｅプロトコルへマッピングされたプロトコルはＰＣＩｅおよびＣＸＬを含むが、実施形態がこの点において限定されないことを理解されたい。例示的な実施形態において、任意の基礎となるプロトコルのマッピングは、ローモードを含むフリットフォーマットを用いて行われ得る。一実装において、これらのプロトコルマッピングは、一実施形態によるＵＣＩｅダイツーダイアダプタおよびＰＨＹで特定の物理層回路（例えば、リンクレベル再試行を伴うＰＣＩｅ ＳＥＲＤＥＳ ＰＨＹおよびＰＣＩｅ／ＣＸＬ ＬｏｇＰＨＹ）を置換することによってよりオンパッケージな統合を可能にして、電力および性能特性を改善し得る。加えて、ローモードは、スタンドアロンＳＥＲＤＥＳ／トランシーバタイル（例えば、イーサネット（登録商標））オンパッケージの統合などの使用法を可能にしつつ、他のプロトコルがマッピングされることを可能にすべくプロトコルに依存しないものであってよい。図１にさらに示されるように、オフパッケージ相互接続は、ＣＸＬ／ＰＣＩｅプロトコルおよびダブルデータレート（ＤＤＲ）メモリ相互接続プロトコル等を含む様々なプロトコルに従い得る。
【0032】
例示的な実装において、アクセラレータ１２０および／またはＩ／Ｏタイル１３０は、ＣＸＬのＩ／Ｏ、コヒーレンシおよびメモリプロトコルを活用することにより、ＵＣＩｅ相互接続１５０上で動作するＣＸＬトランザクションを用いてＣＰＵ１１０に接続され得る。図１の実施形態において、Ｉ／Ｏタイル１３０は、パッケージの外部のＣＸＬ、ＰＣＩｅおよびＤＤＲピンにインタフェースを提供できる。静的または動的に、アクセラレータ１２０は、ＵＣＩｅ相互接続１５０上で動作するＰＣＩｅトランザクションを用いてＣＰＵ１１０にも接続され得る。
【0033】
一実施形態によるパッケージは、例えばスマートフォン等の小さいポータブルデバイスから、クライアントコンピューティングデバイスおよびサーバまたは他のデータセンタコンピューティングデバイスを含むより大きいデバイスまでの、多くの異なるタイプのコンピューティングデバイスにおいて実装され得る。このように、ＵＣＩｅ相互接続により、ラック／ポッドレベルでのローカル接続および長距離接続が可能になり得る。図１には示されていないが、オフパッケージ相互接続を用いてこのパッケージを超えてＵＣＩｅ接続を拡張するために、少なくとも１つのＵＣＩｅリタイマが用いられ得ることを理解されたい。オフパッケージ相互接続の例は、電気ケーブル、光ケーブル、または、パッケージをラック／ポッドレベルで接続するための任意の他の技術を含む。
【0034】
実施形態はさらに、ＣＸＬ２．０（またはそれ以降の）プロトコルを用いたラック／ポッドレベルディスアグリゲーションをサポートするために用いられ得る。そのような構成において、異なる計算シャーシからの複数の計算ノード（例えば、仮想階層）は、１つまたは複数の別個のドロワ内に配置され得る複数のＣＸＬアクセラレータ／Ｔｙｐｅ－３メモリデバイスに結合し得るＣＸＬスイッチに結合する。各コンピュートドロワは、ＵＣＩｅリタイマを通じてＣＸＬプロトコルを実行するオフパッケージ相互接続を用いて、このスイッチに結合し得る。
【0035】
図２Ａから図２Ｄをここで参照すると、実施形態を組み込んだ異なるパッケージングオプションの断面図が示される。図２Ａに示されるように、パッケージ２００は、アドバンストパッケージング技術を提供するアドバンストパッケージであってよい。１つまたは複数の実施形態において、アドバンストパッケージ実装は、省電力性能用途を含む性能最適化用途に用いられ得る。いくつかのそのような例示的なユースケースにおいて、チャネルリーチは、短くて（例えば、２ｍｍ未満）よく、相互接続は、最も良い性能および電力効率特性を有する高帯域幅かつ低遅延のために最適化され得る。
【0036】
図２Ａに示されるように、パッケージ２００は、複数のダイ２１００－２を含む。図２Ａには３つの特定のダイが示されているが、他の実装ではより多くのダイが存在し得ることを理解されたい。ダイ２１０は、パッケージ基板２２０上に適合されている。１つまたは複数の実施形態において、ダイ２１０は、バンプを介して基板２２０に適合され得る。示されるように、パッケージ基板２２０は、オンパッケージ相互接続２２６１－２を含む複数のシリコンブリッジ２２５１－２を含む。一実施形態において、相互接続２２６は、ＵＣＩｅ相互接続として実装されてよく、シリコンブリッジ２２５は、Ｉｎｔｅｌ（登録商標） ＥＭＩＢ ｂｒｉｄｇｅとして実装されてよい。
【0037】
図２Ｂをここで参照すると、パッケージ構成がチップオンウェハオンサブストレート（ＣｏＷｏＳ）として実装されたアドバンストパッケージの別の実施形態が示される。この図において、パッケージ２０１は、インターポーザ２３０上に適合されたダイ２１０を含み、このインターポーザは、対応するオンパッケージ相互接続２３６を含む。結果として、インターポーザ２３０は、バンプを介してパッケージ基板２２０に適合する。
【0038】
図２Ｃをここで参照すると、ファンアウト有機インターポーザ２３０を用いてパッケージ構成が実装されたアドバンストパッケージの別の実施形態が示される。この図において、パッケージ２０２は、対応するオンパッケージ相互接続２３６を含むインターポーザ２３０上に適合されたダイ２１０を含む。結果として、インターポーザ２３０は、バンプを介してパッケージ基板２２０に適合する。
【0039】
図２Ｄをここで参照すると、別のパッケージ図が示される。パッケージ２０３は、標準パッケージング技術を提供する標準パッケージであってよい。１つまたは複数の実施形態において、オフパッケージＳＥＲＤＥＳと比較して大幅に良好なＢＥＲ特性を依然として提供しつつ、有機パッケージ／基板上のトレースを用いた低コストかつ長距離（例えば、１０ｍｍから２５ｍｍ）相互接続のために、標準パッケージ実装が用いられ得る。この実装において、パッケージ２０３は、シリコンブリッジ等を含むことなくオンパッケージ相互接続２２６がパッケージ基板２２０内に直接適合されたパッケージ基板２２０に適合されたダイ２１０を含む。
【0040】
図３Ａ／図３Ｂをここで参照すると、１つまたは複数の実施形態を実装し得る層状プロトコルのブロック図が示される。図３Ａの高レベルで示されるように、回路３００内に実装された層状プロトコルの複数の層が、相互接続プロトコルを実装し得る。プロトコル層３１０は、１つまたは複数のアプリケーション固有プロトコルの情報を通信し得る。１つまたは複数の実装において、プロトコル層３１０は、ＰＣＩｅまたはＣＸＬフリットモードおよび／またはストリーミングプロトコルのうちの１つまたは複数に従って動作して、送信されるユーザ定義プロトコルのための汎用モードを提供し得る。各プロトコルについて、異なる組織および関連付けられたフリット転送が利用可能である。
【0041】
結果として、プロトコル層３１０は、インタフェース３１５を介してダイツーダイアダプタ（Ｄ２Ｄ）アダプタ３２０に結合する。一実施形態において、インタフェース３１５は、フリットアウェアＤ２Ｄインタフェース（ＦＤＩ）として実装され得る。一実施形態において、Ｄ２Ｄアダプタ３２０は、プロトコル層３１０および物理層３３０を調整して、ＵＣＩｅリンク３４０にわたるデータ転送の成功を保証するように構成され得る。アダプタ３２０は、メインデータパス上のロジックを可能な限り最小化することで、プロトコルフリットのための低遅延で最適化されたデータパスを与えるように構成され得る。
【0042】
図３Ａは、Ｄ２Ｄアダプタ３２０内で実行される様々な機能を示す。Ｄ２Ｄアダプタ３２０は、接続されたダイ（「チップレット」とも称される）のためのリンク状態管理およびパラメータネゴシエーションを提供し得る。なおさらに、例えば、ローＢＥＲが１ｅ－２７未満である場合、Ｄ２Ｄアダプタ３２０は、任意選択的に、巡回冗長検査（ＣＲＣ）およびリンクレベル再試行メカニズムを通じて、データの信頼できる配信を保証し得る。複数のプロトコルがサポートされる場合、Ｄ２Ｄアダプタ３２０は、基礎となるアービトレーションメカニズムを定義し得る。例えば、ＣＸＬプロトコルの通信をトランスポートする場合、アダプタ３２０は、複数の同時プロトコルの通信をサポートするアービトレータ／マルチプレクサ（ＡＲＢ／ＭＵＸ）機能を提供し得る。１つまたは複数の実施形態において、信頼できる転送をＤ２Ｄアダプタ３２０が担う場合、例えば２５６バイトといった所与のサイズのフロー制御ユニット（フリット）が、基礎となる転送メカニズムを定義し得る。
【0043】
演算がフリットモードでのものである場合、ダイツーダイアダプタ３２０は、ＣＲＣ情報を挿入およびチェックし得る。対照的に、演算がローモードでのものである場合、フリットの全ての情報（例えば、バイト）が、プロトコル層３１０によりポピュレートされる。適用可能である場合、アダプタ３２０はまた、再試行を実行し得る。アダプタ３２０はさらに、より高いレベルのリンクステートマシン管理を調整すると共に、リモートリンクパートナとのプロトコルオプション関連パラメータ交換、および、サポートされている場合にはリモートリンクパートナとの電力管理調整をブリングアップするように構成され得る。使用モデルに応じて、異なる基礎となるプロトコルが用いられ得る。例えば、一実施形態において、直接メモリアクセス、ソフトウェア発見および／またはエラー処理等を用いたデータ転送は、ＰＣＩｅ／ＣＸＬ．ｉｏを用いて処理され得る；メモリユースケースは、ＣＸＬ．Ｍｅｍを通じて処理され得る；かつ、アクセラレータなどの用途のキャッシュ要件は、ＣＸＬ．ｃａｃｈｅを用いて処理され得る。
【0044】
結果として、Ｄ２Ｄアダプタ３２０は、インタフェース３２５を介して物理層３３０に結合する。一実施形態において、インタフェース３２５は、ローＤ２Ｄインタフェース（ＲＤＩ）であってよい。図３Ｂに示されるように、物理層３３０は、ダイツーダイ相互接続３４０（一実施形態において、ＵＣＩｅ相互接続または別のマルチプロトコル対応オンパッケージ相互接続であってよい）とインタフェース接続するための回路を含む。１つまたは複数の実施形態において、物理層３３０は、電気シグナリング、クロッキング、リンクトレーニング、サイドバンド等を担い得る。
【0045】
相互接続３４０は、シグナリングを搬送するための物理回路であるいわゆる「レーン」の形態であってよいサイドバンドおよびメインバンドリンクを含み得る。一実施形態において、レーンは、物理バンプまたは他の導電性要素へマッピングされた信号のペア（１つは送信用であり、もう１つは受信用である）を搬送するための回路を構成し得る。一実施形態において、ＵＣＩｅリンクは、Ｎ個のレーンで構成される。
【0046】
図３Ｂに示されるように、物理層３３０は、３つのサブコンポーネント、すなわち、物理（ＰＨＹ）ロジック３３２、電気アナログフロントエンド（ＡＦＥ）３３４およびサイドバンド回路３３６を含む。一実施形態において、相互接続３４０は、モジュールまたはクラスタと呼ばれる複数のレーンのグループとして編成され得る複数の物理バンプ上のメインデータパスを提供するメインバンドインタフェースを含む。
【0047】
相互接続３４０の構築の単位は、本明細書において「クラスタ」または「モジュール」と、等しく称される。一実施形態において、クラスタは、Ｎ個のシングルエンド単方向全二重データレーン、Ｖａｌｉｄ用の１個のシングルエンドレーン、追跡用の１個のレーン、方向毎の差動転送クロック、およびサイドバンド用の方向毎の２個のレーン（シングルエンドクロックおよびデータ）を含み得る。したがって、モジュール（またはクラスタ）は、ＡＦＥ３３４の構造設計実装の原子粒度を形成する。標準的およびアドバンストパッケージのモジュール毎に設けられた異なる数のレーンが存在し得る。例えば、標準パッケージについては、１６個のレーンが単一のモジュールを構成するが、アドバンストパッケージについては、６４個のレーンが単一のモジュールを構成する。実施形態はこの点において限定されないが、相互接続３４０は、リンクパートナダイ上に存在するＰＨＹ回路の間の相互接続を提供する導電性トレース、導電性パッドおよびバンプ等のうちの１つまたは複数を用いて実装され得る物理相互接続である。
【0048】
プロトコル層３１０またはＤ２Ｄアダプタ３２０の所与のインスタンスは、帯域幅スケーリングが実装される複数のモジュールを介して、データを送信できる。ダイの間の相互接続３４０の物理リンクは、（１）サイドバンド接続；および（２）メインバンド接続という２つの別個の接続を含み得る。実施形態において、サイドバンド接続は、パラメータ交換、デバッグのためのレジスタアクセス／リンクトレーニングおよび管理のためのリモートパートナへの準拠およびリモートパートナとの調整に用いられる。
【0049】
１つまたは複数の実施形態において、サイドバンドインタフェースは、各方向における少なくとも１つのデータレーンおよび少なくとも１つのクロックレーンで形成される。別の言い方をすると、サイドバンドインタフェースは、送信および受信方向の２信号インタフェースである。アドバンストパッケージの使用において、修復または帯域幅増加のために、各方向における追加のデータおよびクロックペアには冗長性が提供され得る。サイドバンドインタフェースは、各方向における転送クロックピンおよびデータピンを含み得る。１つまたは複数の実施形態において、サイドバンドクロック信号は、メインデータパス速度にかかわらず８００ＭＨｚで動作するように構成された補助クロックソースにより生成され得る。物理層３３０のサイドバンド回路３３６は、補助電源が設けられてよく、常時オンであるドメインに含まれてよい。一実施形態において、サイドバンドデータは、８００メガ転送毎秒（ＭＴ／ｓ）のシングルデータレート信号（ＳＤＲ）で通信され得る。サイドバンドは、常にオンである電源および補助クロックソース上で動作するように構成され得る。各モジュールは、独自のサイドバンドピンセットを有する。
【0050】
メインデータパスを構成するメインバンドインタフェースは、転送クロック、データ有効ピン、およびモジュール毎のＮ個のデータレーンを含み得る。アドバンストパッケージオプションでは、Ｎ＝６４（×６４とも称される）であり、レーン修復のための４つの追加のピンの全部がバンプマップ内に設けられる。標準パッケージオプションでは、Ｎ＝１６（×１６とも称される）であり、修復のための追加のピンは設けられない。物理層３３０は、適切なリンクブリングアップおよび管理（例えば、サイドバンド転送、メインバンドトレーニングおよび修復等）のために、異なる機能およびそれらの相対シーケンシングを調整するように構成され得る。
【0051】
１つまたは複数の実施形態において、アドバンストパッケージ実装は、欠陥レーン（クロック、有効、サイドバンド等を含む）を処理するために、冗長レーン（本明細書において、「スペアレーン」とも称される）をサポートし得る。１つまたは複数の実施形態において、標準パッケージ実装は、障害を処理するために、レーン幅減少をサポートし得る。いくつかの実施形態において、リンク毎のより高い性能を発揮するために、複数のクラスタが集約され得る。
【0052】
図４Ａをここで参照すると、一実施形態によるマルチダイパッケージのブロック図が示される。図４Ａに示されるように。パッケージ４００は、少なくとも、第１のダイ４１０および第２のダイ４５０を含む。ダイ４１０および４５０は、ＣＰＵ、アクセラレータまたはＩ／Ｏデバイス等を含む様々なタイプのダイであってよいことを理解されたい。図４Ａに示される高レベル図において、ダイを共に結合する相互接続４４０が、破線として示されている。相互接続４４０は、オンパッケージマルチプロトコル対応相互接続をインスタンス化したもの、例えば、本明細書において説明されるＵＣＩｅ相互接続であってよい。図４Ａには詳細に示されていないが、相互接続４４０は、共に結合してダイ間の相互接続を提供し得る、各ダイに適合された導電性バンプを用いて実装され得ることを理解されたい。加えて、相互接続４４０は、１つまたは複数の基板の上部または内部にある導電線など、インパッケージ回路をさらに含み得る。本明細書において用いられる場合、「レーン」という用語は、１つのダイを別のダイに結合するあらゆる相互接続回路を指すことを理解されたい。
【0053】
特定の実施形態において、相互接続４４０は、１つまたは複数のモジュールを有するＵＣＩｅ相互接続であってよく、各モジュールは、サイドバンドインタフェースおよびメインバンドインタフェースを含む。この高レベル図において、メインバンドインタフェースは、各ダイ内のメインバンドレシーバおよびトランスミッタ回路に結合している。具体的には、ダイ４１０は、メインバンドレシーバ回路４２０およびメインバンドトランスミッタ回路４２５を含むが、結果として、ダイ４５０は、メインバンドレシーバ回路４６５およびメインバンドトランスミッタ回路４６０を含む。
【0054】
図４Ａは、サイドバンドインタフェースの接続をさらに示す。概して、サイドバンドは、各方向におけるデータレーンおよびクロックレーンを含み、アドバンストパッケージの使用において、各方向における追加のデータおよびクロックペアには冗長性が提供され得る。したがって、図４Ａは、これら２つのダイのサイドバンド回路の間の第１の可能な接続実装を示す。ダイ４１０は、サイドバンド回路４３０を含み、サイドバンド回路４３０は、第１のサイドバンド回路４３２を含み、第１のサイドバンド回路４３２は、第２のダイ４５０のサイドバンド回路４７０の対応するサイドバンドトランスミッタおよびレシーバ回路にそれぞれ結合する、対応するサイドバンドクロックおよびデータレシーバ（Ｒ＿ＣおよびＲ＿Ｄ）およびサイドバンドクロックおよびデータトランスミッタ（Ｔ＿ＣおよびＴ＿Ｄ）を含む。サイドバンド回路４３０は、冗長サイドバンドクロックおよびデータトランスミッタおよびレシーバ（上で列挙されたように、「Ｒ」は、トランスミッタおよびレシーバの略語である）のための同様の回路を有する第２のサイドバンド回路４３４も含む。
【0055】
図４Ａにおいて、第１のサイドバンド接続インスタンス化が示される。サイドバンド回路４３２および４７２は、機能的サイドバンドとして機能し、サイドバンド回路４３４および４７４は、冗長サイドバンドとして機能する。
【0056】
サイドバンド初期化中に実行されるサイドバンド検出に応じて、サイドバンドレーンおよび／または関連するサイドバンド回路のうちの１つまたは複数に欠陥があり、したがって、冗長サイドバンド回路の少なくとも一部分が機能的サイドバンドの一部として用いられ得る、と判断され得る。より具体的には、図４Ｂは、これら２つのダイのサイドバンド回路の間の第２の可能な接続実装を示す。この例において、冗長サイドバンドデータトランスミッタおよびレシーバが、サイドバンド回路４７２内に存在しており、機能的サイドバンドの一部として機能する。
【0057】
異なる実装において、データツーデータおよびクロックツークロック接続が維持される限り、初期化およびブリングアップフローにより、任意の接続が可能になり得る。そのような初期化に基づいて冗長性が必要とされない場合、サイドバンド帯域幅を拡張するためにサイドバンド回路ペアの両方が用いられることにより、より速いメッセージ交換が可能になり得る。図４Ａおよび図４Ｂはアドバンストパッケージ構成の文脈において示されているが、標準パッケージ内で用いられるダイには同様のサイドバンド回路が存在し得ることに留意されたい。しかしながら、特定の実装では、標準パッケージが冗長性およびレーン修復サポートを提供しないことがあるので、冗長サイドバンド回路および冗長サイドバンドレーンが標準パッケージ内に存在しないことがある。
【0058】
図５をここで参照すると、一実施形態によるダイツーダイ接続を示す概略図が示される。図５に示されるように、パッケージ５００は、第１のダイ５１０および第２のダイ５６０を含む。相互接続５４０、例えば、ＵＣＩｅ相互接続は、複数のサイドバンドレーン、すなわち、サイドバンドレーン５４１－５４４を含む。サイドバンドレーンの単一方向が示されているが、サイドバンドレーンの対応するセットが他の方向にも設けられ得ることを理解されたい。第１のダイ５１０は、サイドバンドデータトランスミッタおよびサイドバンドクロックトランスミッタ、すなわち、サイドバンドデータトランスミッタ５１１、５１２を含む（サイドバンドデータトランスミッタ５１２は、冗長トランスミッタである）。第１のダイ５１０は、サイドバンドクロックトランスミッタ５１４、５１５をさらに含む（サイドバンドクロックトランスミッタ５１５は、冗長トランスミッタである）。第２のダイ５６０は、結果として、サイドバンドデータレシーバおよびサイドバンドクロックレシーバ、すなわち、サイドバンドデータレシーバ５６１、５６２を含む（サイドバンドデータレシーバ５６２は、冗長レシーバである）。第２のダイ５６０は、サイドバンドクロックレシーバ５６４、５６５をさらに含む（サイドバンドクロックレシーバ５６５は、冗長レシーバである）。
【0059】
図５をさらに参照すると、どのレーンが機能的サイドバンドに含まれ、どのレーンが冗長サイドバンドの一部であってよいかを判断するためのサイドバンド初期化の一部であってよいサイドバンド検出を実行するために用いられ得る検出回路が、第２のダイ５６０内に存在している。示されるように、複数の検出器５７００－３が設けられている。各検出器５７０が第２のダイ５６０のサイドバンドレシーバの異なる組み合わせからの信号を受信するように、各検出器５７０は、入ってくるサイドバンドデータ信号および入ってくるサイドバンドクロック信号を受信する。サイドバンド初期化中、入ってくるサイドバンドデータ信号は、予め定められたパターンを含む予め定められたサイドバンド初期化パケットであってよい。検出器５７０は、このパターンの存在を検出し、このパターンの有効な検出（例えば、このパターンの反復回数に対するもの）に応答して第１の結果（例えば、ロジック１）を生成し、予め定められたパターンが検出されなかったことに応答して第２の結果（例えば、ロジック０）を生成するように構成され得る。実施形態はこの点において限定されないが、１つの実装において、この検出演算を実行し、クロック信号および冗長クロック信号を用いてデータおよび冗長データをサンプリングして対応する結果を生成することにより４つの組み合わせをもたらすために、検出器５７０は、シフトレジスタおよびカウンタ等を用いて構成され得る。
【0060】
冗長サイドバンド回路が修復目的で用いられない場合、冗長サイドバンド回路は特にデータ集約的な転送のためにサイドバンド通信の帯域幅を増やすべく用いられ得ることに留意されたい。例として、一実施形態によるサイドバンドは、ファームウェアおよび／またはダウンロードなど、ダウンロードされる大量の情報を通信するために用いられ得る。または、サイドバンドは、例えば所与の管理プロトコルに従って、管理情報を通信するために用いられ得る。そのような通信は、機能的サイドバンドでの他のサイドバンド情報通信と同時に行われ得ることに留意されたい。
【0061】
図６Ａをここで参照すると、一実施形態によるサイドバンドシグナリングを示すタイミング図が示される。図６Ａに示されるように、タイミング図６００は、サイドバンドクロック信号６１０およびサイドバンドメッセージ信号６２０を含む。サイドバンドメッセージフォーマットは、６４個の単位間隔（ＵＩ）中に通信される３２ビットまたは６４ビットのデータを含む６４ビットヘッダとして定義され得る。サイドバンドメッセージ信号６２０は、６４ビットシリアルパケットを示す。サイドバンドデータは、エッジがクロック（ストローブ）信号とアライメントされた状態で送信され得る。サイドバンドインタフェースのレシーバは、入ってくるデータをストローブでサンプリングする。例えば、ストローブのネガティブエッジは、データがＳＤＲシグナリングを用いるときにデータをサンプリングするために用いられ得る。
【0062】
図６Ｂをここで参照すると、一実施形態によるサイドバンドパケット連続送信を示すタイミング図が示される。図６Ｂに示されるように、タイミング図６０１は、後に第２のサイドバンドパケット６２４が続く第１のサイドバンドパケット６２２の通信を示す。示されるように、各パケットは、６４ＵＩ持続時間中に送信される６４ビットシリアルパケットであってよい。より具体的には、第１のサイドバンドパケット６２２が送信され、結果として、クロックレーンおよびデータレーンの両方でロジックローが３２ＵＩ持続時間だけ続き、その後、第２のサイドバンドパケット６２４が通信される。実施形態において、そのようなシグナリングは、サイドバンド初期化中のサイドバンドメッセージを含む様々なサイドバンド通信に用いられ得る。
【0063】
図７をここで参照すると、一実施形態によるオンパッケージマルチプロトコル対応相互接続のブリングアップフローを示すフロー図が示される。図７に示されるように、例えばＵＣＩｅ相互接続（図７において、Ｄ２Ｄチャネルとして示される）を介して共に結合された２つのダイ（ダイ０および１）に対してリセットフローを独立して実行することにより、ブリングアップフロー７００が始まる。したがって、第１のダイ（ダイ０）は、ステージ７１０において独立のリセットフローを実行し、第２のダイ（ダイ１）も、ステージ７１０において独立のリセットフローを実行する。各ダイが異なる時刻にリセットフローを終了し得ることに留意されたい。次に、ステージ７２０において、サイドバンド検出およびトレーニングが実行され得る。ステージ７２０において、サイドバンドが検出およびトレーニングされ得る。レーン冗長性が利用可能であるアドバンストパッケージの場合、利用可能なレーンが検出され、サイドバンドメッセージのために用いられ得る。上述のように各ダイが異なる時刻にリセットフローを終了し得るので、本明細書において説明されるサイドバンド初期化を含むこのサイドバンド検出およびトレーニングは、結合されたダイにおけるアクティビティの存在を検出するために用いられ得ることに留意されたい。１つまたは複数の実施形態において、リセットを終了してリンクトレーニングを開始するためのトリガは、サイドバンドメッセージパターンの検出である。物理層がリセット状態から遷移する場合において、リンクブリングアップ中にトレーニングするときは、ハードウェアは、トレーニングを複数回試みることを許可される。このブリングアップ動作中、同期が行われ得る。なぜなら、両方のダイの全ての状態および基板の出入りは、ダイ間の４態様サイドバンドメッセージハンドシェイクによってロックステップにあることが保証されるからである。
【0064】
ステージ７３０において、トレーニングパラメータ交換が機能的サイドバンドに対して実行されてよく、メインバンドトレーニングが行われる。ステージ７３０において、メインバンドが初期化、修復およびトレーニングされる。最終的に、ステージ７４０において、プロトコルパラメータ交換がサイドバンドに対して行われ得る。ステージ７４０において、ローカルダイ機能、リモートダイとのパラメータ交換、および、対応するプロトコル層をダイのＤ２Ｄアダプタと結合するＦＤＩのブリングアップを決定することにより、リンク全体が初期化され得る。一実施形態において、メインバンドは、デフォルトで、修復および反転検出が実行される、メインバンド初期化における最も低い許容データレートで初期化する。次に、リンク速度が、パラメータ交換を通じて検出される最も高い共通データレートへ遷移する。リンク初期化の後、物理層は、メインバンドを介してプロトコルフリット転送を実行するように有効化され得る。
【0065】
１つまたは複数の実施形態において、異なるタイプのパケットが、サイドバンドインタフェースを介して通信されてよく、（１）構成（ＣＦＧ）、またはメモリマップド読み取りまたは書き込みであってよく、かつ、３２ビットまたは６４ビット（ｂ）であってよいレジスタアクセス；（２）リンク管理（ＬＭ）またはベンダ定義パケットであってよく、かつ、追加のデータペイロードを搬送しない、データを含まないメッセージ；（３）パラメータ交換（ＰＥ）、リンクトレーニング関連またはベンダ定義のものであってよく、かつ、６４ｂのデータを搬送してよい、データを含むメッセージを含んでよい。パケットは、５ビットオペコード、３ビットソース識別子（ｓｒｃｉｄ）および３ビット宛先識別子（ｄｓｔｉｄ）を搬送し得る。５ビットオペコードは、パケットタイプ、および、パケットが３２ｂのデータまたは６４ｂのデータを搬送するかどうかを示す。
【0066】
フロー制御およびデータインテグリティサイドバンドパケットは、ＦＤＩ、ＲＤＩまたはＵＣＩｅサイドバンドリンクにわたって転送され得る。これらの各々は、独立のフロー制御を有する。ＦＤＩまたはＲＤＩに関連付けられた各トランスミッタについては、レシーバにより通知されるクレジットの数（最大で３２個のクレジット）を決定するために、インタフェースの設計時間パラメータが用いられ得る。各クレジットは、６４ビットのヘッダおよび６４ビットの潜在的に関連付けられたデータに対応する。したがって、それらがどれくらいのデータを搬送するかにかかわらず、全てのサイドバンドパケットについて１つのタイプのクレジットのみが存在する。全てのトランスミッタ／レシーバペアが、独立のクレジットループを有する。例えば、ＲＤＩでは、アダプタから物理層へ送信されるサイドバンドパケットのために、クレジットが物理層からアダプタへ通知される；また、物理層からアダプタへ送信されるサイドバンドパケットのために、クレジットがアダプタから物理層へ通知される。トランスミッタは、レジスタアクセス要求およびメッセージを送信する前に、利用可能なクレジットについてチェックする。トランスミッタは、レジスタアクセス完了を送信する前にはクレジットについてチェックせず、レシーバは、任意のレジスタアクセス完了パケットについての無条件のシンキング（ｓｉｎｋｉｎｇ）を保証する。要求または応答を搬送するメッセージは、ＦＤＩおよびＲＤＩにおけるクレジットを消費するが、レシーバによるフォワードプログレスを行うこと、および、レジスタアクセス要求の裏でブロックされないことが保証される。ＲＤＩおよびＦＤＩの両方は、それらのインタフェースにわたるサイドバンドクレジットリターンの専用信号を与える。ＲＤＩおよびＦＤＩに関連付けられた全てのレシーバは、受信したメッセージをデータまたは制御パリティエラーについてチェックし、これらのエラーは、補正不能内部エラー（ＵＩＥ）へマッピングされ、ＲＤＩをＬｉｎｋＥｒｒｏｒ状態へ遷移させる。
【0067】
図８をここで参照すると、一実施形態によるリンクトレーニングステートマシンのフロー図が示される。図８に示されるように、方法８００は、例えば、リンクステートマシンを含み得る論理物理層回路により実行されるリンク初期化の一例である。表１は、一実施形態によるリンクトレーニングステートマシンの状態の高レベル説明であり、各状態において実行される詳細およびアクションについては、以下で説明される。
［表１］
［表１］
【表1】
【0068】
図８を参照すると、方法８００は、リセット状態８１０で始まる。一実施形態において、ＰＨＹは、予め定められた最小持続時間（例えば、４ｍｓ）にわたってリセット状態に留まることで、位相ロックループ（ＰＬＬ）を含む様々な回路が安定化することを可能にする。この状態は、電源が安定的であり、サイドバンドクロックが利用可能かつ動作中であり、メインバンドおよびダイツーダイアダプタクロックが安定的かつ利用可能であり、メインバンドクロックが最も遅いＩＯデータレート（例えば、４ＧＴ／ｓで２ＧＨｚ）に設定され、かつ、リンクトレーニングトリガが行われた場合、終了し得る。次に、制御は、サイドバンド初期化（ＳＢＩＮＩＴ）状態８２０に進み、サイドバンド初期化が実行され得る。この状態において、サイドバンドインタフェースが初期化および修復（該当する場合）される。この状態中、メインバンドトランスミッタは、トライステートであってよく、メインバンドレシーバには、無効化が許可される。
【0069】
図８をさらに参照すると、サイドバンド初期化状態８２０から、制御は、メインバンド初期化が実行されるメインバンド初期化（ＭＢＩＮＩＴ）状態８３０に進む。この状態において、メインバンドインタフェースが初期化され、および修復され、または低下させられる（該当する場合）。メインバンドのデータレートは、最も低いサポートされるデータレート（例えば、４ＧＴ／ｓ）に設定され得る。アドバンストパッケージについて、インタフェース相互接続修復が実行され得る。ＭＢＩＮＩＴにおけるサブ状態では、データ、クロック、追跡および有効レーンの検出および修復が可能になる。レーン修復が必要とされない標準パッケージインタフェースについては、最も低いデータレートでの機能をチェックし、必要とされる場合に幅低下を実行するために、サブ状態が用いられる。
【0070】
次に、ブロック８４０において、メインバンドトレーニング（ＭＢＴＲＡＩＮ）状態８４０に入り、メインバンドリンクトレーニングが実行され得る。この状態において、動作速度が設定され、クロックからデータへのセンタリングが実行される。より高い速度では、レシーバクロック補正、送信および受信デスキューのような追加の較正がサブ状態において実行されることで、リンク性能が保証され得る。モジュールが各サブ状態に入り、各状態がサイドバンドハンドシェイクを通じて終了する。サブ状態における特定のアクションが必要とされない場合、ＵＣＩｅモジュールは、そのサブ状態の動作を実行することなく、サイドバンドハンドシェイクを通じて当該状態の終了を許可される。１つまたは複数の実施形態において、この状態は、アドバンストおよび標準パッケージインタフェースに共通していてよい。
【0071】
次に、制御は、ブロック８５０に進み、リンク初期化（ＬＩＮＫＩＮＩＴ）状態が生じ、この状態においてリンク初期化が実行され得る。この状態において、ダイツーダイアダプタは、ＲＤＩ上でアクティブ状態に入る前に、初期リンク管理を完了する。ひとたびＲＤＩがアクティブ状態になると、ＰＨＹは、リンク制御レジスタからの「ＵＣＩｅリンクトレーニングを開始する」というビットのコピーをクリアする。実施形態において、リニアフィードバックシフトレジスタ（ＬＦＳＲ）は、この状態に入るとリセットされる。１つまたは複数の実施形態において、この状態は、アドバンストおよび標準パッケージインタフェースに共通していてよい。
【0072】
最終的に、制御は、アクティブ状態８６０に進み、通信が通常動作において行われ得る。より具体的には、上位層からのパケットが、これら２つのダイの間で交換され得る。１つまたは複数の実施形態において、この状態における全てのデータが、スクランブラＬＦＳＲを用いてスクランブルされ得る。
【0073】
図８をさらに参照すると、アクティブ状態８６０中、再トレーニング（ＰＨＹＲＥＴＲＡＩＮ）状態８７０への遷移が生じてよく、または、低電力（Ｌ２／Ｌ１）リンク状態８８０が生じてよいことに留意されたい。見られるように、低電力リンク状態のレベルに応じて、終了からメインバンドトレーニング状態８４０またはリセット状態８１０のいずれかに進み得る。低電力リンク状態では、アクティブ状態にあるダイナミッククロックゲーティングよりも低い電力が消費される。この状態に入り得るのは、ＲＤＩが電力管理状態へ遷移した場合である。ローカルアダプタがＲＤＩのアクティブを要求し、またはリモートリンクパートナがＬ１終了を要求した場合、ＰＨＹは、ＭＢＴＲＡＩＮ．ＳＰＥＥＤＩＤＬＥ状態へ出る。１つまたは複数の実施形態において、Ｌ１終了は、ＲＤＩでの対応するＬ１状態終了遷移と調整される。ローカルアダプタがＲＤＩのアクティブ状態を要求し、またはリモートリンクパートナがＬ２終了を要求した場合、ＰＨＹは、リセット状態へ出る。Ｌ２終了は、ＲＤＩでの対応するＬ２状態終了遷移と調整され得ることに留意されたい。
【0074】
図８にさらに示されるように、複数のブリングアップ状態のいずれかの間にエラーが生じた場合、制御は、ブロック８９０に進み、トレーニングエラー状態が生じ得る。この状態は、ステートマシンをリセット状態へ戻すために、何らかの致命的または非致命的イベントに起因する過渡的状態として用いられる。サイドバンドがアクティブである場合、ＳＢＩＮＩＴ以外の任意の状態からＴＲＡＩＮＥＲＲＯＲ状態に入るために、リンクパートナについてサイドバンドハンドシェイクが実行される。
【0075】
一実施形態において、ダイは、複数の理由でＰＨＹＲＥＴＲＡＩＮ状態に入り得る。トリガは、アダプタを対象としたＰＨＹ再トレーニングまたはＰＨＹにより開始されるＰＨＹ再トレーニングによるものであってよい。ローカルＰＨＹは、Ｖａｌｉｄフレーミングエラーを検出すると、再トレーニングを開始する。リモートダイがＰＨＹ再トレーニングを要求してよく、この結果、ローカルＰＨＹが、この要求を受信すると、ＰＨＹ再トレーニングに入る。ＭＢＴＲＡＩＮ．ＬＩＮＫＳＰＥＥＤ状態中のランタイムリンク試験制御レジスタにおける変化が検出された場合にも、この再トレーニング状態に入り得る。図８の実施形態ではこの高レベルで示されているが、多くの変形および代替例が可能であることを理解されたい。
【0076】
図９をここで参照すると、一実施形態によるメインバンド初期化のさらなる詳細のフロー図が示される。方法９００は、メインバンド初期化を実行するためにリンクステートマシンにより実装され得る。示されるように、この初期化は、パラメータ交換状態９１０、較正状態９２０、修復クロック状態９３０、修復検証状態９４０、反転メインバンド状態９５０および最終的にメインバンド修復状態９６０を含む、複数の状態を経る。このメインバンド初期化の完了後、制御は、メインバンドトレーニングに進む。
【0077】
パラメータ交換状態９１０において、最大ネゴシエート速度および他のＰＨＹ設定をセットアップするために、パラメータの交換が行われ得る。一実施形態において、以下のパラメータ、すなわち、電圧振幅；最大データレート；クロックモード（例えば、ストローブまたは継続的クロック）；クロック位相；およびモジュールＩＤが、（例えば、モジュール毎に）リンクパートナと交換され得る。状態９２０において、必要とされる任意の較正（例えば、送信デューティサイクル補正、レシーバオフセットおよびＶｒｅｆ較正）が実行され得る。
【0078】
次に、ブロック９３０において、アドバンストパッケージインタフェースのクロックおよび追跡レーン、および標準パッケージインタフェースのクロックおよび追跡レーンの機能チェックに対する検出および修復（必要とされる場合）が行われ得る。ブロック９４０において、モジュールは、クロック位相をそのメインバンドトランスミッタのデータＵＩの中心に設定し得る。モジュールパートナは、受信した転送クロックを用いて、受信したＶａｌｉｄをサンプリングする。全てのデータレーンは、この状態の間、低で保持され得る。この状態は、修復（必要とされる場合）を検出してＶａｌｉｄレーンに適用するために用いられ得る。
【0079】
図９をさらに参照すると、クロックおよび有効レーンが機能している場合のみ、ブロック９５０に入る。この状態において、データレーン反転が検出される。モジュールの全てのトランスミッタおよびレシーバが有効化される。モジュールは、転送クロック位相をそのメインバンドのデータＵＩの中心に設定する。モジュールパートナは、入ってくる転送クロックを用いて、入ってくるデータをサンプリングする。１６ビット「レーン毎ＩＤ」パターン（スクランブル処理されていない）は、対応するレーンのレーンＩＤを用いたレーン固有パターンである。
【0080】
図９をさらに参照すると、レーン反転検出および適用が成功した後にのみ入るブロック９６０において、モジュールの全てのトランスミッタおよびレシーバが有効化される。モジュールは、クロック位相をそのメインバンドのデータＵＩの中心に設定する。モジュールパートナは、メインバンドレシーバの入ってくる転送クロックを用いて、入ってくるデータをサンプリングする。この状態において、アドバンストパッケージインタフェースに、および標準パッケージインタフェースの機能チェックおよび幅低下に必要とされる場合、メインバンドレーンが検出および修復される。別の言い方をすると、レーン内でエラーが検出された場合、冗長回路が冗長レーンを介して有効化され得る。
【0081】
例示的な実施形態において、ブリングアップおよび演算中、リンクを有効化しての演算設定を見つけるために、いくつかの低下技術が用いられ得る。まず、（初期ブリングアップまたは関数演算中に）エラーが検出されたが、修復が必要とされない場合、速度低下が行われ得る。そのような速度低下メカニズムは、次に低い許容周波数へリンクを移行させ得る；これは、安定的なリンクが確立されるまで繰り返される。第２に、修復が可能ではない場合（修復リソースがない標準パッケージリンクの場合）、幅低下が行われてよく、一例として、半値幅構成への幅の低下が許容され得る。例えば、１６レーンインタフェースは、８レーンインタフェースとして動作するように構成され得る。
【0082】
図１０をここで参照すると、一実施形態によるメインバンドトレーニングのフロー図が示される。図１０に示されるように、方法１０００は、メインバンドトレーニングを実行するためにリンクステートマシンにより実装され得る。メインバンドトレーニングにおいて、メインバンドデータレートは、２つの接続デバイスの最も高い共通データレートに設定される。データツークロックトレーニング、デスキューおよびＶｒｅｆトレーニングが、複数のサブ状態を用いて実行され得る。図１０に示されるように、メインバンドトレーニングは、複数の状態またはサブ状態を経る。示されるように、メインバンドトレーニングは、有効基準電圧トレーニング状態１００５を実行することにより始まる。状態１００５において、入ってくるＶａｌｉｄをサンプリングするためのレシーバ基準電圧（Ｖｒｅｆ）が最適化される。メインバンドのデータレートは、最も低いサポートされるデータレートであり続ける。モジュールパートナは、転送クロック位相をそのメインバンドトランスミッタのデータＵＩの中心に設定する。レシーバモジュールは、転送クロックを用いて、Ｖａｌｉｄ信号のパターンをサンプリングする。全てのデータレーンは、Ｖａｌｉｄレーン基準電圧トレーニング中、低で保持される。次に、制御は、データ基準電圧状態１０１０に進み、入ってくるデータをサンプリングするためのレシーバ基準電圧（Ｖｒｅｆ）が最適化され、一方、データレートは、最も低いサポートされるデータレート（例えば、４ＧＴ／ｓ）であり続ける。トランスミッタは、転送クロック位相をデータＵＩの中心に設定する。その後、アイドル速度状態１０１５が生じ、周波数変更がこの電気アイドル状態において許容され得る；より具体的には、データレートは、前の状態において決定された最大共通データレートに設定され得る。その後、回路パラメータは、トランスミッタおよびレシーバ較正状態（１０２０および１０２５）において更新され得る。
【0083】
図１０をさらに参照すると、様々なトレーニング状態１０３０、１０３５、１０４０および１０４５が進んで、Ｖａｌｉｄツークロック（ｖａｌｉｄ－ｔｏ－ｃｌｏｃｋ）トレーニング基準電圧レベル、完全データツークロックトレーニングおよびデータレシーバ基準電圧をそれぞれトレーニングし得る。状態１０３０において、有効信号が機能的であることを保証するために、データレーントレーニングの前に、Ｖａｌｉｄツークロックトレーニングが実行される。レシーバは、転送クロックを用いて、Ｖａｌｉｄのパターンをサンプリングする。状態１０３５において、モジュールは、基準電圧（Ｖｒｅｆ）を最適化して、入ってくるＶａｌｉｄをこの動作データレートでサンプリングし得る。状態１０４０において、モジュールは、ＬＦＳＲパターンを用いて、完全なデータツークロックトレーニング（Ｖａｌｉｄを含む）を実行する。状態１０４５において、モジュールは、そのデータレシーバの基準電圧（Ｖｒｅｆ）を最適化して、この動作データレートでの入ってくるデータのサンプリングを最適化し得る。
【0084】
図１０をさらに参照すると、その後、レシーバデスキュー状態１０５０が生じてよく、この状態は、レシーバがレーンツーレーンデスキューを実行してタイミングマージンを改善するための、レシーバにより開始されるトレーニング段階である。次に、別のデータトレーニング状態１０５５が生じ、この状態では、モジュールパートナのレシーバがレーン毎デスキューを実行した場合、モジュールがクロックを再びセンタリングして、データを集約し得る。次に、制御は、リンク速度状態１０６０に進み、状態１０５５において最終的なサンプリングポイントが設定された後に、この動作データレートでのリンク安定性がチェックされ得る。リンク性能がこのデータレートを満たしていない場合、次に低いサポートされるデータレートへ速度が低下させられ、トレーニングが再び実行される。そのような状態の結果に応じて、メインバンドトレーニングが完了してよく、次に、制御は、リンク初期化に進む。そうでなければ、状態１０１５または修復状態１０６５のいずれかにおけるリンク速度変更が行われ得る。また、状態１０１５および１０６５へ入ることが、低電力状態（例えば、Ｌ１リンク電力状態）または再トレーニング状態から生じ得ることに留意されたい。図１０の実施形態ではこの高レベルで示されているが、多くの変形および代替例が可能であることを理解されたい。
【0085】
異なる実装において、異なる数の冗長レーンが設けられ得る。１つの例ではいくつかの機能的レーンが、例えばパッケージチップレット組み立て処理中に損傷した場合、ダイを回復するために、ＰＨＹ層において、およそ３から５％の冗長レーンが追加され得る。もちろん、所与の実装において、追加のまたはより少ない冗長レーンが存在し得る。
【0086】
図１１Ａをここで参照すると、一実施形態によるデータレーン再マッピング可能性の図が示される。より具体的には、図１１Ａにおいて、ダイ１１００の一部分が、複数のデータレーン１１１００－１１１０３１と共に示される。データレーン１１１０は、対応する論理送信データレーンが上へマッピングされる物理送信データレーンであってよい。実際の用途では、データレーン１１１０は、ダイの外部表面上の一連のバンプまたは他の導体において終端して、パッケージ基板またはインターポーザへの直接の（または別のダイへの直接の）適合を可能にし得る。
【0087】
図１１Ａにさらに示されるように、矢印線は、本明細書において説明される修復および反転演算を可能にするための異なるデータレーンの間の交差接線を表す。
【0088】
図１１Ａは、対応する冗長データレーン１１２００、１による論理再マッピング可能性の文脈におけるものである。この再マッピングにより、欠陥データレーンが隣接レーンへ再マッピングされることが可能になり得る。最終的には所与のデータレーンのデータが対応する冗長データレーンに提供されるように、そのような再マッピングは、順次行われ得る。したがって、図１１Ａに示されるように、データレーン１１１００のデータトラフィックが冗長データレーン１１２００へ再マッピングされてよく、同様に、データレーン１１１０３１のデータトラフィックが冗長データレーン１１２０１へ再マッピングされてよい。
【0089】
１つの特定の実施形態において、モジュールは、３２個のデータレーンの各グループにつき最大で２個のデータレーン（例えば、物理データレーンの第１のセットの２個の冗長データレーン（例えば、送信および受信物理データレーンである、ＴＤ＿Ｐ［３１：０］（ＲＤ＿Ｐ［３１：０］））および物理データレーンの第２のセットの２個の冗長データレーン（ＴＤ＿Ｐ［６３：３２］（ＲＤ＿Ｐ［６３：３２］）））の再マッピング（修復）をサポートし得る。このように、３２個のレーンの２つの別個のグループがそれぞれ、冗長データレーン（ＴＲＤ＿Ｐ［１：０］（ＲＲＤ＿Ｐ［１：０］）およびＴＲＤ＿Ｐ［３：２］（ＲＲＤ＿Ｐ［３：２］）を用いて独立して修復され得る。図１１Ａでは機能的データ回復のために３２個のデータレーン毎に２個の冗長リソースが存在するが、他の実施形態では、追加の冗長リソースが存在し得る。異なる実施形態において、３２個のデータレーンのセットにつき、およそ１個および６個の間の冗長データレーンが存在し得る。また、データレーンのセットのサイズは、例えば、場合によっては４個および１２８個の間など、異なる実装において変わり得ることを理解されたい。
【0090】
１つまたは複数の実施形態において、レーン再マッピングは、「左シフト」または「右シフト」演算により実現され得る。左シフト演算は、物理データレーンＴＤ＿Ｐ［ｎ］に関連付けられた論理レーンＴＤ＿Ｌ［ｎ］のデータトラフィックが異なる物理データレーンＴＤ＿Ｐ［ｎ－１］上へ多重化される場合に行われる。右シフト演算は、論理データレーンＴＤ＿Ｌ［ｎ］のデータトラフィックが物理データレーンＴＤ＿Ｐ［ｎ＋１］上へ多重化される場合に行われる。データレーンが再マッピングされた後、物理層は、よう、破損した物理レーンに関連付けられたトランスミッタを制御して無効化（例えば、トライステート化）し、対応するレシーバを制御して無効化し得る。結果として、修復に用いられる冗長レーンのトランスミッタおよびレシーバが有効化される。グループ内の最大で任意の２レーンを最適に修復するために、「左シフト」および「右シフト」両方の再マッピングが実行され得る。もちろん、追加の冗長リソースが存在しても、追加のレーンが修復され得る。
【0091】
冗長データレーンリソースに加え、差動クロック回路の専用冗長クロックレーンが存在し得る。１つの実施形態において、クロックレーン再マッピングにより、クロック回路の差動および疑似差動実装の両方について単一レーン障害の修復が可能になる。同様の冗長回路も追跡レーンに設けられ得る。
【0092】
図１１Ｂをここで参照すると、単一レーン障害の代表的な再マッピング構成が示される。図１１Ｂにおけるナンバリング方式は、図１１Ａのものに従っているが、異なるダイ１１０１が示されている。見られるように、データレーン１１１０２９におけるエラー（例えば、この物理レーンが組み立て中に破損した）により、修復リソースとして機能する、冗長データレーン１１２００の方向における再マッピングが引き起こされる。この方式に従い、図１１Ｂの実施形態において、冗長データレーン１１２００（ＴＲＤ＿Ｐ［０］（ＲＲＤ＿Ｐ［０］））が、ＴＤ＿Ｐ［３１：０］（ＲＤ＿Ｐ［３１：０］）の任意の単一物理レーン障害を再マッピングするための冗長レーンとして用いられ、ＴＲＤ［２］（ＲＲＤ［２］）が、ＴＤ＿Ｐ［６３：３２］（ＲＤ＿Ｐ［６３：３２］）の任意の単一レーン障害を再マッピングするための冗長レーンとして用いられる。もちろん、これは、修復リソースになる冗長データレーン１１２０１について等しく可能であり、再マッピングは反対方向に進む。したがって、双方向シフトメカニズムにより、任意のレーンデータの隣接レーンへの前方および後方シフトが可能になり、その結果、デバイスは、十分な接続または帯域幅をサポートできる。
【0093】
表Ａおよび表Ｂをここで参照すると、一実施形態による下位および上位レーンにおける修復の擬似コード表現が示される。
［表Ａ］
ＴＤ＿Ｐ［３１：０］（ＲＤ＿Ｐ［３１：０］）（０＜＝ｘ＜＝３１）におけるレーン修復のための擬似コード：
［表Ｂ］
ＴＤ＿Ｐ［６３：３２］（ＲＤ＿Ｐ［６３：３２］）（３２＜＝ｘ＜＝６３）におけるレーン修復のための擬似コード：
［表Ａ］
ＴＤ＿Ｐ［３１：０］（ＲＤ＿Ｐ［３１：０］）（０＜＝ｘ＜＝３１）におけるレーン修復のための擬似コード：
【表2】
ＴＤ＿Ｐ［６３：３２］（ＲＤ＿Ｐ［６３：３２］）（３２＜＝ｘ＜＝６３）におけるレーン修復のための擬似コード：
【表3】
【0094】
図１１Ｃをここで参照すると、モジュール内の２個のレーン障害の代表的な再マッピング構成が示される。この構成では、３２個のレーンのグループ内の任意の２個のレーンが冗長リソースを用いて修復され、完全な機能的トラフィックが回復し得る。例えば、図１１Ｃに示されるように、物理データレーン１１１０２５および１１１０２６が破損したとする。このレーン修復のために、データが１１１０２５から１１１０２４へシフトされ、それよりも下の全てのレーンが冗長レーン１１２００（ＴＲＤ＿Ｐ０）に向かってシフトされる。ＴＤ２６の修復のために、データがＴＤ２７へと誘導され、ＴＤ２７よりも上の全てのレーンが冗長レーン１１２０ １（ＴＲＤ＿Ｐ１）に向かってシフトする。上記の双方向シフトスキームを用いることにより、シングルまたはデュアルレーン損傷の任意の組み合わせを完全に回復できる。
【0095】
したがって、１つの実施形態において、ＴＤ＿Ｐ［３１：０］（ＲＤ＿Ｐ［３１：０］）における任意の２つの物理レーン障害の場合、下位レーンは、ＴＲＤ＿Ｐ［０］（ＲＲＤ＿Ｐ［０］）へ再マッピングされ、上位レーンは、ＴＲＤ＿Ｐ［１］（ＲＲＤ＿Ｐ［１］）へ再マッピングされる。ＴＤ＿Ｐ［６３：３２］（ＲＤ＿Ｐ［６３：３１］）における任意の２つの物理レーン障害の場合、下位レーンは、ＴＲＤ＿Ｐ［２］（ＲＲＤ＿Ｐ［２］）へ再マッピングされ、上位レーンは、ＴＲＤ＿Ｐ［３］（ＲＲＤ＿Ｐ［３］）へ再マッピングされる。
【0096】
表ＣおよびＤをここで参照すると、一実施形態による下位および上位レーンにおける２つのレーン修復の擬似コード表現が示される。上記の例の全てについて、トランスミッタおよび対応するレシーバの両方が、示された再マッピングを適用することに留意されたい。
［表Ｃ］
ＴＤ＿Ｐ［３１：０］（ＲＤ＿Ｐ［３１：０］）（０＜＝ｘ，ｙ＜＝３１）における２つのレーン修復のための擬似コード：
［表Ｄ］
ＴＤ＿Ｐ［６３：３２］（ＲＤ＿Ｐ［６３：３２］）（３２＜＝ｘ，ｙ＜＝６３）における２つのレーン修復のための擬似コード：
［表Ｃ］
ＴＤ＿Ｐ［３１：０］（ＲＤ＿Ｐ［３１：０］）（０＜＝ｘ，ｙ＜＝３１）における２つのレーン修復のための擬似コード：
【表4】
ＴＤ＿Ｐ［６３：３２］（ＲＤ＿Ｐ［６３：３２］）（３２＜＝ｘ，ｙ＜＝６３）における２つのレーン修復のための擬似コード：
【表5】
【0097】
図１２Ａをここで参照すると、一実施形態によるダイツーダイ接続の一部分の概略図が示される。図１２Ａに示されるように、半導体パッケージ１２００は、第１のダイおよび第２のダイを含む。第１のダイは、複数の送信論理データレーンＴＤ＿Ｌ［ｎ－１、ｎ＋２］を含む。もちろん、各モジュールまたはクラスタは、これらの示されているデータレーンよりも多くを含み得る。
【0098】
見られるように、各データレーンは、対応するレーン修復マルチプレクサ１２１０ｎ－１、ｎ＋２にデータを提供する。さらに示されるように、左および右方向における隣接する論理データレーンからのデータが、やはりマルチプレクサ１２１０に結合したシフト線を介して提供される。修復が必要とされない場合、マルチプレクサ１２１０は、対応する論理データレーンのデータを、対応する物理データレーンに関連付けられた複数のトランスミッタ１２２０ｎ－１、ｎ＋２のうちの対応する１つに提供するよう、制御される。代わりに、修復が必要とされる場合、対応する左または右シフト演算が行われることで、隣接する論理データレーンのデータが提供され、マルチプレクサ１２１０は、それに応じて制御される。したがって、マルチプレクサ１２１０は、対応する（真の）ビットレーンデータ｛ｎ｝または前のビットレーンデータ｛ｎ－１｝または次のビットレーンデータ｛ｎ－２｝を選択するように構成され得る。
【0099】
図１２Ａをさらに参照すると、トランスミッタ１２２０により出力されるデータが、対応するバンプ１２３０ｎ－１、ｎ＋２を通じて、かつ、相互接続１２４０ｎ－１、ｎ＋２を通じて、第２のダイへ結合する。対応するバンプ１２５０ｎ－１、ｎ＋２を経て、データがレシーバ１２６０ｎ－１、ｎ＋２において受信され、そこから、対応するレーン修復マルチプレクサ１２７０ｎ－１、ｎ＋２に提供される。示されるように、対応する左および右シフト演算が提供されることで、再マッピング演算が受信側でも行われることが可能になる。より具体的には、第１のダイトランスミッタ側で行われる反対の再マッピングが、第２のダイレシーバ側で行われ得る（例えば、左シフト演算が第１のダイにおいて行われる場合、対応する右シフト演算が第２のダイにおいて行われる）。図１２Ａではこの高レベルで示されているが、多くの変形および代替例が可能である。
【0100】
図１２Ｂをここで参照すると、左シフト演算が、欠陥データレーンを修復するために送信側で行われ、対応する右シフト演算が受信側で行われるパッケージ１２０１における単一レーン再マッピング演算と共に、図１２Ａの構成が示される。この場合、論理シフト演算のみが示されていることに留意されたい；物理回路（図１２Ａに示される）は、依然として存在しているが、シフト演算を示すために、ここでは示されていないことを理解されたい。
【0101】
図１２Ｃをここで参照すると、２レーン再マッピング状況が示される。見られるように、パッケージ１２０２の送信側で、２個の不良データレーンを修復するために左および右シフト演算の両方が行われ、同様に、受信側で、対応する反対の右および左シフト演算が行われる。上記のように、図１２Ｃは、論理シフト演算を示す。
【0102】
レーン修復がサポートされない標準パッケージ（例えば、×１６）モジュールの場合、リンクをより小さい（例えば、×８）幅（例えば、欠陥レーンを排除する論理レーン０から７または論理レーン８から１５）へと構成することにより、欠陥レーンに対するレジリエンスが提供され得る。例えば、１つまたは複数の欠陥レーンが論理レーン０から７にある場合、リンクは、論理レーン８から１５を用いて×８幅へと構成される。この構成は、リンク初期化または再トレーニング中に行われ、無効化されたレーンのトランスミッタは高インピータンス状態（ｈｉ－Ｚ）へと配置されてよく、レシーバは無効化される。
【0103】
また、デバイスは、モジュール内のレーン反転をサポートするように構成され得る。レーン反転の一例は、ローカルダイ上の物理データレーン０がリモートダイ上の物理データレーン（Ｎ－１）に接続される（物理データレーン１が物理データレーンｎ－２に接続される等）場合であり、例えば、標準パッケージではＮ＝１６であり、アドバンストパッケージではＮ＝６４である。アドバンストパッケージの場合における冗長レーンも、反転させられ得る。１つまたは複数の実施形態において、レーン反転は、トランスミッタに対してのみ実装される。トランスミッタは、データおよび冗長データレーン上の論理レーン順序を反転させる。一実施形態において、レーン反転は、初期化およびトレーニング中に発見および適用される。レーン反転の発見を可能にするために、モジュール内の各論理データおよび冗長レーンには、一意レーンＩＤが割り当てられる。いくつかの実施形態では、追跡、有効、クロックおよびサイドバンド信号が反転させられない。
【0104】
マルチプレクサがＬＳＢおよびＭＳＢビットの間で選択することを除き、一実施形態によるレーン反転は、図１２Ａから図１２Ｃに関して上述したものと同様のマルチプレクサ構造を用い得る。また、レーン反転のためのレーンシフトは、両側ではなく、送信または受信側でのみ行われる。例えば、レーンが反転させられる場合、トランスミッタ（ＴＤ＿Ｐ［０］）の物理レーン０がレシーバ（ＲＤ＿Ｐ［Ｎ－１］）の物理レーンＮ－１に接続される（Ｎは、アドバンストパッケージモジュールの場合には６４であり、標準パッケージモジュールの場合には１６である）。レーン反転が実装される場合、レーン修復マッピングが変更され得ることに留意されたい。
【0105】
単一のレーンをレーン反転で修復する場合、レシーバ側の再マッピングのシフト順序を維持するために、トランスミッタ側の再マッピングが反転させられる。表Ｅをここで参照すると、ＴＤ＿Ｐ［３１：０］（ＲＤ＿Ｐ［３２：６３］）（０＜＝ｘ＜＝３１）における反転を伴う１つのレーン障害を修復するための擬似コードが示される。
［表Ｅ］
［表Ｅ］
【表6】
【0106】
表Ｆをここで参照すると、ＴＤ＿Ｐ［６３：３２］（ＲＤ＿Ｐ［０：３１］）（３２＜＝ｘ＜＝６３）における反転を伴う１つのレーン障害のための擬似コードが示される。
［表Ｆ］
［表Ｆ］
【表7】
【0107】
レーン反転での２レーン修復の場合、レシーバ側の再マッピングのシフト順序を維持するために、トランスミッタ側の再マッピングが反転させられる。表Ｇをここで参照すると、ＴＤ＿Ｐ［３１：０］（ＲＤ＿Ｐ［３２：６３］）（０＜＝ｘ＜＝３１）における反転を伴う２レーン障害のための擬似コードが示される。
［表Ｇ］
［表Ｇ］
【表8】
【0108】
表Ｈをここで参照すると、ＴＤ＿Ｐ［６３：３２］（ＲＤ＿Ｐ［０：３１］）（３２＜＝ｘ＜＝６３）における反転を伴う１レーン障害のための擬似コードが示される。
［表Ｈ］
［表Ｈ］
【表9】
【0109】
メインバンド修復処理は、場合によっては、メインバンド初期化中に実行され得る。この処理は、レーン反転検出および適用が成功した後にのみ入る修復状態において実行され得る。この状態において、モジュールの全てのトランスミッタおよびレシーバが有効化される。モジュールは、クロック位相をメインバンドのデータＵＩの中心に設定する。リンクパートナは、メインバンドレシーバの入ってくる転送クロックを用いて、入ってくるデータをサンプリングする。この状態において、アドバンストパッケージインタフェースに、および標準パッケージインタフェースの機能チェックおよび幅低下に必要とされる場合、メインバンドレーンが検出および修復される。
【0110】
一実施形態において、アドバンストパッケージインタフェースのメインバンド修復に、以下のシーケンスが用いられ得る。
【0111】
１． モジュールがサイドバンドメッセージ｛ＭＢＩＮＩＴ．ＲＥＰＡＩＲＭＢ ｓｔａｒｔ ｒｅｑ｝を送信し、応答を待機する。リンクパートナは、｛ＭＢＩＮＩＴ．ＲＥＰＡＩＲＭＢ ｓｔａｒｔ ｒｅｓｐ｝で応答する。
【0112】
２． モジュールがそのトランスミッタレーンに対し、トランスミッタにより開始されるデータツークロックポイントトレーニングを（スクランブル処理されない「レーン毎ＩＤ」パターンという継続的モードの１２８回の反復を有する送信パターンで）実行する。レシーバがレーン毎比較を実行し、レシーバレーンでの検出は、少なくとも予め定められた数（例えば、１６回の連続した反復）の「レーン毎ＩＤ」パターンが検出された場合、成功とみなされる。
【0113】
３． トランスミッタにより開始されるデータツークロックポイント試験の終了時に、モジュールがサイドバンドメッセージを介してレーン毎合格／不合格情報を受信する。
【0114】
４． レーン修復が必要され、修復リソースが利用可能である場合、モジュールは、そのメインバンドトランスミッタに対して修復を適用し、｛ＭＢＩＮＩＴ．ＲＥＰＡＩＲＭＢ Ａｐｐｌｙ ｒｅｐａｉｒ ｒｅｑ｝サイドバンドメッセージを送信する。このサイドバンドメッセージを受信すると、リンクパートナは、そのメインバンドレシーバに対して修復を適用し、｛ＭＢＩＮＩＴ．ＲＥＰＡＩＲＭＢ Ａｐｐｌｙ ｒｅｐａｉｒ ｒｅｓｐ｝サイドバンドメッセージを送信する。レーン障害の数が修復機能よりも多い場合、メインバンドは修復不可能であり、モジュールは、ＴＲＡＩＮＥＲＲＯＲハンドシェイクを実行した後、ＴＲＡＩＮＥＲＲＯＲ状態へ出る。
【0115】
５． 修復が必要とされない場合、段階７を実行する。
【0116】
６． レーン修復が適用された場合（段階４）、適用された修復は、モジュールが段階２および３を繰り返することによりチェックする。修復後のレーンエラーが段階５においてロギングされた場合、モジュールは、ＴＲＡＩＮＥＲＲＯＲハンドシェイクを実行した後、ＴＲＡＩＮＥＲＲＯＲへ出る。修復が成功である場合、段階７が実行される。
【0117】
７． モジュールが｛ＭＢＩＮＩＴ．ＲＥＰＡＩＲＭＢ ｅｎｄ ｒｅｑ｝サイドバンドメッセージを送信し、リンクパートナが｛ＭＢＩＮＩＴ．ＲＥＰＡＩＲＭＢ ｅｎｄ ｒｅｓｐ｝で応答する。モジュールは、｛ＭＢＩＮＩＴ．ＲＥＰＡＩＲＭＢ ｅｎｄ ｒｅｓｐ｝を送信および受信した場合、ＭＢＴＲＡＩＮへ出る。
【0118】
この実施形態ではこの特定の実装を用いて説明されているが、他の実施形態では変形が行われ得る。例えば、再トレーニングまたはリンク速度サブ状態の後に修復を実行するために、同様の処理が用いられ得る。
【0119】
標準パッケージインタフェースの場合、最も低いデータレートでの関数演算について、メインバンドがチェックされる。上述のものとおおむね同じ段階が行われ得る。しかしながら、データレーンにおいてエラーが特定された場合、幅低下が可能であるかどうかが判断される。そうである場合、欠陥トランスミッタレーンを有するモジュールは、（そのトランスミッタおよびレシーバの両方に）低下を適用し、リモートリンクパートナへの論理レーンマップを含むメッセージ｛ＭＢＩＮＩＴ．ＲＥＰＡＩＲＭＢ ａｐｐｌｙ ｄｅｇｒａｄｅ ｒｅｑ｝を送信する。リンクパートナは、（そのトランスミッタおよびレシーバの両方に）低下を適用し、メッセージ｛ＭＢＩＮＩＴ．ＲＥＰＡＩＲＭＢ ａｐｐｌｙ ｄｅｇｒａｄｅ ｒｅｓｐ｝を送信する。
【0120】
１つの実施形態において、標準パッケージインタフェースについては、エラーに直面しているレーンの数がレーン０－７またはレーン８－１５内に全て含まれる場合、幅が×８リンク（レーン０…レーン７またはレーン８…レーン１５）へ低下させられる。
【0121】
図１３をここで参照すると、一実施形態によるレーン修復方法のフロー図が示される。図１３に示されるように、方法１３００は、リンクの初期化中に実行され得る。さらに、方法１３００は、メインバンドデータレーン修復の文脈におけるものであるが、ここで説明される概念は、クロックレーン、サイドバンドレーンおよび追跡レーンを含む他のレーン修復状況に等しく適用される。方法１３００は、少なくとも部分的に、物理層回路を介して実行され得る。
【0122】
図１３に示されるように、方法１３００は、データツークロックポイントトレーニングの予め定められたパターンの送信で始まる（ブロック１３１０）。レーン毎ＩＤパターンのようなレーン毎パターンであってよいこの予め定められたパターンは、各物理データレーンに関連付けられたトランスミッタを介して、継続的に送信され得る。例えば、このパターンの１２８回の反復が送信され得る。次に、ブロック１３２０において、結果情報が、サイドバンドを介して第２のダイから受信され得る。この結果情報は、レーン毎合格／不合格情報を含み得る。
【0123】
図１３をさらに参照すると、次に、ダイアモンド１３３０において、少なくとも１つのデータレーン障害が特定されているかどうかが判断される。そうでない場合、制御はブロック１３４０に進み、修復状態の終了を示すサイドバンドメッセージを送信および受信することにより、リンクトレーニングステートマシンの初期化状態のサブ状態である修復検出状態が終了され得る。その後、制御はブロック１３５０に進み、この状態が終了してトレーニング状態になる。
【0124】
図１３をさらに参照すると、代わりに、障害が特定された場合、制御はダイアモンド１３５０に進み、この障害が修復後の状況において特定されているかどうかが判断される。そうである場合、サイドバンドメッセージによりエラーが上がり、制御はブロック１３９０に進み、この修復サブ状態が終了してトレーニングエラー状態になる。
【0125】
障害が初期障害である場合、制御はダイアモンド１３７０に進み、修復リソース（例えば、不合格データレーンの数に対応するための十分な冗長レーンを含む）が利用可能であるかどうかが判断される。そうである場合、制御は、レーン修復の適用のためにブロック１３８０に進む。より具体的には、ブロック１３８０では、送信方向において、物理層回路は、データレーンに関連付けられた１つまたは複数のトランスミッタに対して修復を適用して、少なくとも１つの論理データレーンのデータトラフィックを少なくとも１つの他の物理レーン上へ再マッピングし得る。意図された論理データレーンに正確なデータトラフィックが提供されるように、欠陥レーンに関する情報の通信により、同様のレーン修復がレシーバの適切な再マッピングによって第２のダイに対して行われ得ることを理解されたい。図１３の実施形態ではこの高レベルで示されているが、多くの変形および代替例が可能である。
【0126】
様々な実施形態において、本明細書において説明された特徴のうちの１つまたは複数は、例えば動的ユーザ制御下で、（例えば、Ｄ２Ｄアダプタまたは物理層のうちの１つまたは複数に存在し得る）１つまたは複数の構成レジスタに格納された情報に基づいて有効化または無効化されるように構成可能であってよいことに留意されたい。様々な特徴の動的（またはブート時間）有効化または無効化に加え、ＵＣＩｅ通信の特定の態様の演算パラメータに関する設定可能性を提供することも可能である。
【0127】
実施形態は、２つの広い使用モデルをサポートし得いる。第１は、省電力かつ高費用対効果の性能を発揮するためのパッケージレベル統合である。例えば、メモリ、アクセラレータ、ネットワーキングデバイス、モデム等、ボードレベルで取り付けられるコンポーネントは、ハンドヘルドサーバからハイエンドサーバまでの適用可能性があるまま、パッケージレベルで統合され得る。そのようなユースケースにおいて、潜在的に複数のソースからのダイは、同じパッケージ上でさえ、異なるパッケージングオプションを通じて接続され得る。
【0128】
第２の使用は、ノードレベルを超えてラック／ポッドレベルへとロードストアセマンティクスを用いてエッジおよびデータセンタにおけるより良い省電力および高費用対効果の性能をもたらすべく基礎となるプロトコル（例えば、ＰＣＩｅ、ＣＸＬ）をラックまたはポッドレベルでトランスポートするためのリソースプール、リソース共有および／またはメッセージ渡しを可能にするためにＵＣＩｅリタイマを用いた異なるタイプの媒体（例えば、光、電気ケーブル、ミリ波）を用いたオフパッケージ接続を提供することである。
【0129】
上述のように、実施形態は、例えば、ラックまたはポッドに関連して、データセンタユースケースにおいて実装され得る。一例として、異なる計算シャーシからの複数の計算ノードが、ＣＸＬスイッチに接続し得る。結果として、ＣＸＬスイッチは、１つまたは複数の別個のドロワ内に配置され得る複数のＣＸＬアクセラレータ／Ｔｙｐｅ－３メモリデバイスに接続し得る。
【0130】
図１４をここで参照すると、一実施形態による別の例示的なシステムのブロック図が示される。図１４において、システム１４００は、プールされたメモリに１つまたは複数のスイッチを介して結合し得るコンピュートドロワの形態の複数のホストを有するラックベースサーバの全部または一部であってよい。
【0131】
示されるように、複数のホスト１４３０－１－ｎ（本明細書において、「ホスト１４３０」とも称される）が存在する。各ホストは、１つまたは複数のＳｏＣ、メモリ、ストレージおよびインタフェース回路等を有するコンピュートドロワとして実装され得る。１つまたは複数の実施形態において、各ホスト１４３０は、異なるキャッシュコヒーレンスドメインに対応する１つまたは複数の仮想階層を含み得る。ホスト１４３０は、ＵＣＩｅまたはＣＸＬスイッチ（例えば、ＣＸＬ２．０（またはそよりも後の）スイッチ）として実装され得るスイッチ１４２０に結合し得る。一実施形態において、各ホスト１４３０は、オフパッケージ相互接続、例えば、少なくとも１つのＵＣＩｅリタイマ（ホスト１４３０およびスイッチ１４２０の一方または両方に存在し得る）を通じてＣＸＬプロトコルを実行するＵＣＩｅ相互接続を用いて、スイッチ１４２０に結合し得る。
【0132】
スイッチ１４２０は、複数のデバイス１４１０－１－ｘ（本明細書において、「デバイス１４１０」とも称される）に結合してよく、これらの各々は、メモリデバイス（例えば、タイプ３ＣＸＬメモリ拡張デバイス）および／またはアクセラレータであってよい。図１４の例示において、各デバイス１４１０は、任意の数のメモリ領域（例えば、定義されたパーティション、メモリ範囲等）を有するタイプ３メモリデバイスとして示されている。構成およびユースケースに応じて、特定のデバイス１４１０が、特定のホストに割り当てられたメモリ領域を含み得るが、それ以外は、共有メモリとして指定された少なくともいくつかのメモリ領域を含み得る。実施形態はこの点において限定されないが、デバイス１４１０に含まれるメモリは、任意のタイプのコンピュータメモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、不揮発性メモリ（ＮＶＭ）、ＤＲＡＭとＮＶＭとの組み合わせ等）を用いて実装され得る。
【0133】
図１５をここで参照すると、エッジプラットフォームなど、別の実施形態によるシステムのブロック図が示される。図１５に示されるように、マルチプロセッサシステム１５００は、コヒーレンシプロトコルを実行する一実施形態によるＵＣＩｅ相互接続であり得る相互接続１５５０を介して結合された第１のプロセッサ１５７０および第２のプロセッサ１５８０を含む。図１５に示されるように、プロセッサ１５７０および１５８０の各々は、代表的な第１のおよび第２のプロセッサコア（すなわち、プロセッサコア１５７４ａおよび１５７４ｂおよびプロセッサコア１５８４ａおよび１５８４ｂ）を含む多くのコアプロセッサであってよい。
【0134】
図１５の実施形態において、プロセッサ１５７０および１５８０は、相互接続１５４２および１５４４（一実施形態によるＵＣＩｅリンクであってよい）を介してスイッチ１５５９および１５６０に結合するポイントツーポイント相互接続１５７７および１５８７をさらに含む。結果として、スイッチ１５５９、１５６０は、（例えば、ＵＣＩｅリンクを介して、）プールされたメモリ１５５５および１５６５に結合する。
【0135】
図１５をさらに参照すると、第１のプロセッサ１５７０は、メモリコントローラハブ（ＭＣＨ）１５７２、ポイントツーポイント（Ｐ－Ｐ）インタフェース１５７６および１５７８をさらに含む。同様に、第２のプロセッサ１５８０は、ＭＣＨ１５８２、Ｐ－Ｐインタフェース１５８６および１５８８を含む。図１５に示されるように、ＭＣＨ１５７２および１５８２は、それぞれのメモリ、すなわち、それぞれのプロセッサにローカルに取り付けられたシステムメモリ（例えば、ＤＲＡＭ）の部分であってよいメモリ１５３２およびメモリ１５３４に、プロセッサを結合する。第１のプロセッサ１５７０および第２のプロセッサ１５８０はそれぞれ、Ｐ－Ｐ相互接続１５７６および１５８６を介してチップセット１５９０に結合され得る。図１５に示されるように、チップセット１５９０は、Ｐ－Ｐインタフェース１５９４および１５９８を含む。
【0136】
さらに、チップセット１５９０は、Ｐ－Ｐ相互接続１５３９によりチップセット１５９０を高性能グラフィックスエンジン１５３８に結合するためのインタフェース１５９２を含む。図１５に示されるように、様々な入力／出力（Ｉ／Ｏ）デバイス１５１４が、第１のバス１５１６を第２のバス１５２０に結合するバスブリッジ１５１８と共に、第１のバス１５１６に結合され得る。一実施形態において、例えば、キーボード／マウス１５２２と、通信デバイス１５２６と、コード１５３０を含み得るディスクドライブまたは他の大容量ストレージデバイスのようなデータストレージユニット１５２８とを含む様々なデバイスが、第２のバス１５２０に結合され得る。さらに、オーディオＩ／Ｏ１５２４が、第２のバス１５２０に結合され得る。
【0137】
図１６をここで参照すると、別の実施形態によるシステム１６００のブロック図が示される。図１６に示されるように、システム１６００は、任意のタイプのコンピューティングデバイスであってよく、一実施形態において、サーバシステムであってよい。図１６の実施形態において、システム１６００は、結果としてそれぞれのシステムメモリ１６２０ａ、ｂ（実施形態において、ダブルデータレート（ＤＤＲ）メモリ、永続的なまたは他のタイプのメモリなど、ＤＩＭＭとして実装され得る）に結合する複数のＣＰＵ１６１０ａ、ｂを含む。ＣＰＵ１６１０は、ＵＣＩｅ、またはコヒーレンシプロトコルを実装した他の相互接続のような相互接続システム１６１５を介して共に結合し得ることに留意されたい。
【0138】
コヒーレントアクセラレータデバイスおよび／またはスマートアダプタデバイスが、潜在的に複数の通信プロトコルによりＣＰＵ１６１０に結合することを可能にするために、複数の相互接続１６３０ａ１－ｂ２が存在し得る。各相互接続１６３０は、一実施形態によるＵＣＩｅリンクの所与のインスタンスであってよい。
【0139】
示されている実施形態において、それぞれのＣＰＵ１６１０は、対応するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）／アクセラレータデバイス１６５０ａ、ｂ（一実施形態において、ＧＰＵを含み得る）に結合する。加えて、ＣＰＵ１６１０は、スマートＮＩＣデバイス１６６０ａ、ｂにも結合する。結果として、スマートＮＩＣデバイス１６６０ａ、ｂは、スイッチ１６８０ａ、ｂ（例えば、一実施形態によるＣＸＬスイッチ）に結合する。当該スイッチは、結果として、永続メモリなど、プールされたメモリ１６９０ａ、ｂに結合する。実施形態において、図１６に示される様々なコンポーネントは、本明細書において説明される技術を実行するためお回路を実装し得る。
【0140】
以下の例は、さらなる実施形態に関する。
【0141】
１つの例において、装置は、第１のダイを備え、
前記第１のダイは、
プロトコル層回路および物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を受信する；および
前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、相互接続を介して、前記第１の情報を受信して第２のダイへ出力する
を有し、
前記物理層回路は、
第１の複数のデータレーンを介してデータを送信するための第１の複数のトランスミッタ；および
少なくとも１つの冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの１番目のデータレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
を含む。
前記第１のダイは、
プロトコル層回路および物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を受信する；および
前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、相互接続を介して、前記第１の情報を受信して第２のダイへ出力する
を有し、
前記物理層回路は、
第１の複数のデータレーンを介してデータを送信するための第１の複数のトランスミッタ；および
少なくとも１つの冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの１番目のデータレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
を含む。
【0142】
一例において、前記装置は、
前記第１のダイ上に適合された第１の複数のバンプ、ここで、前記第１の複数のバンプは、前記第１の複数のデータレーンに関連付けられている；および
前記第１のダイ上に適合された少なくとも１つの冗長バンプ、ここで、前記物理層回路は、前記１番目のデータレーンを前記複数のバンプの第１のバンプから前記少なくとも１つの冗長バンプへ再マッピングする
をさらに備える。
前記第１のダイ上に適合された第１の複数のバンプ、ここで、前記第１の複数のバンプは、前記第１の複数のデータレーンに関連付けられている；および
前記第１のダイ上に適合された少なくとも１つの冗長バンプ、ここで、前記物理層回路は、前記１番目のデータレーンを前記複数のバンプの第１のバンプから前記少なくとも１つの冗長バンプへ再マッピングする
をさらに備える。
【0143】
一例において、
前記少なくとも１つの冗長トランスミッタは、
第１の冗長トランスミッタ、ここで、前記物理層回路は、前記１番目のデータレーンを前記第１の冗長トランスミッタへ再マッピングして、前記１番目のデータレーンにおけるレーン障害を修復する；および
第２の冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの２番目のデータレーンを前記第２の冗長トランスミッタへ再マッピングして、前記２番目のデータレーンにおけるレーン障害を修復する
を含む。
前記少なくとも１つの冗長トランスミッタは、
第１の冗長トランスミッタ、ここで、前記物理層回路は、前記１番目のデータレーンを前記第１の冗長トランスミッタへ再マッピングして、前記１番目のデータレーンにおけるレーン障害を修復する；および
第２の冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの２番目のデータレーンを前記第２の冗長トランスミッタへ再マッピングして、前記２番目のデータレーンにおけるレーン障害を修復する
を含む。
【0144】
一例において、前記物理層回路は、前記第１の冗長トランスミッタおよび前記第２の冗長トランスミッタを介して、３２個のデータレーンのグループのうちの２つのデータレーンを修復する。
【0145】
一例において、前記装置は、前記第１の複数のトランスミッタに結合された第１の複数のマルチプレクサをさらに備え、ここで、前記物理層回路は、対応するデータレーン、１番目の隣接データレーンまたは２番目の隣接データレーンのうちの１つからのデータを渡すよう前記第１の複数のマルチプレクサを制御する。
【0146】
一例において、
前記物理層回路は、
前記第１の複数のマルチプレクサの第１の部分を用いて左シフト演算が実行されることで１番目のデータレーンにおけるレーン障害が修復されるようにする；および
前記第１の複数のマルチプレクサの第２の部分を用いて右シフト演算が実行されることで２番目のデータレーンにおけるレーン障害が修復されるようにする。
前記物理層回路は、
前記第１の複数のマルチプレクサの第１の部分を用いて左シフト演算が実行されることで１番目のデータレーンにおけるレーン障害が修復されるようにする；および
前記第１の複数のマルチプレクサの第２の部分を用いて右シフト演算が実行されることで２番目のデータレーンにおけるレーン障害が修復されるようにする。
【0147】
一例において、前記装置は、
第２の複数のデータレーンを介して第２のメッセージ情報を受信するための第１の複数のレシーバ；および
少なくとも１つの冗長レシーバ、ここで、前記第２の複数のデータレーンの１番目のデータレーンにおける障害に応答して、前記物理層回路は、前記第２の複数のデータレーンの前記２番目のデータレーンを前記少なくとも１つの冗長レシーバへ再マッピングする
をさらに備える。
第２の複数のデータレーンを介して第２のメッセージ情報を受信するための第１の複数のレシーバ；および
少なくとも１つの冗長レシーバ、ここで、前記第２の複数のデータレーンの１番目のデータレーンにおける障害に応答して、前記物理層回路は、前記第２の複数のデータレーンの前記２番目のデータレーンを前記少なくとも１つの冗長レシーバへ再マッピングする
をさらに備える。
【0148】
一例において、前記物理層回路は、
第１のクロックレーンを介してクロック信号を送信するための第１のクロックトランスミッタ；および
少なくとも１つの冗長クロックトランスミッタ、ここで、前記物理層回路は、前記第１のクロックレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
をさらに有する。
第１のクロックレーンを介してクロック信号を送信するための第１のクロックトランスミッタ；および
少なくとも１つの冗長クロックトランスミッタ、ここで、前記物理層回路は、前記第１のクロックレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
をさらに有する。
【0149】
一例において、前記物理層回路は、前記第１の複数のデータレーンのうちの少なくともいくつかの論理レーン順序を反転させる。
【0150】
一例において、前記第１の複数のトランスミッタの第１のトランスミッタに関連付けられた１番目のデータレーンが前記第２のダイのＮ番目のデータレーンに結合される場合、前記物理層回路は、前記論理レーン順序を反転させ、ここで、Ｎは、モジュール内のデータレーンの数に等しい。
【0151】
一例において、前記物理層回路は、前記第１の複数のデータレーンの少なくとも１つのデータレーンを前記１番目のデータレーンにおける障害に応答して再マッピングし、前記第１の複数のデータレーンのうちの少なくともいくつかの論理レーン順序を反転させる。
【0152】
別の例において、方法は、第１のダイおよび第２のダイおよび前記第１のダイおよび前記第２のダイを結合する相互接続を含むパッケージの前記第１のダイの物理層回路を介して、前記相互接続のメインバンドの第１の複数の物理データレーンの１番目の物理データレーンにおける障害を特定する段階であって、前記相互接続は、前記メインバンドおよびサイドバンドを含む、特定する段階；
前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、１番目の論理データレーンの第１のデータトラフィックを前記メインバンドの２番目の物理データレーン上へ再マッピングする段階；および
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイへ通信する段階
を備える。
前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、１番目の論理データレーンの第１のデータトラフィックを前記メインバンドの２番目の物理データレーン上へ再マッピングする段階；および
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイへ通信する段階
を備える。
【0153】
一例において、前記方法は、前記第２のダイの物理層回路を介して、前記１番目の論理データレーンの前記第１のデータトラフィックを前記第２のダイ内の前記２番目の物理データレーンから前記１番目の論理データレーンへ再マッピングする段階をさらに備える。
【0154】
一例において、前記方法は、
前記第１のダイの前記物理層回路を介して、前記相互接続のクロック物理データレーンにおける障害を特定する段階；
前記クロック物理データレーンにおける前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、クロック信号を前記クロック物理データレーンから冗長クロック物理データレーンへ再マッピングする段階；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイへ通信する段階
をさらに備える。
前記第１のダイの前記物理層回路を介して、前記相互接続のクロック物理データレーンにおける障害を特定する段階；
前記クロック物理データレーンにおける前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、クロック信号を前記クロック物理データレーンから冗長クロック物理データレーンへ再マッピングする段階；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイへ通信する段階
をさらに備える。
【0155】
一例において、前記方法は、
前記１番目の論理データレーンの前記第１のデータトラフィックを前記第１のダイの第１のマルチプレクサに提供する段階；および
前記第１のデータトラフィックを前記２番目の物理データレーンに関連付けられた前記第１のダイの第２のトランスミッタに提供するために、前記第１のダイの前記物理層回路を介して前記第１のマルチプレクサを制御する段階
をさらに備える。
前記１番目の論理データレーンの前記第１のデータトラフィックを前記第１のダイの第１のマルチプレクサに提供する段階；および
前記第１のデータトラフィックを前記２番目の物理データレーンに関連付けられた前記第１のダイの第２のトランスミッタに提供するために、前記第１のダイの前記物理層回路を介して前記第１のマルチプレクサを制御する段階
をさらに備える。
【0156】
一例において、前記方法は、前記物理層回路を介して、前記１番目の物理データレーンに関連付けられた前記第１のダイの第１のトランスミッタを無効化する段階をさらに備える。
【0157】
別の例では、命令を備えるコンピュータ可読媒体は、上記の例のいずれかの方法を実行する。
【0158】
さらなる例では、データを備えるコンピュータ可読媒体は、上記の例のいずれか１つの方法を実行する少なくとも１つの集積回路を製造するために少なくとも１つの機械により用いられる。
【0159】
別のさらなる例では、装置は、上記の例のいずれか１つの方法を実行する手段を備える。
【0160】
別の例では、パッケージは、ＣＰＵおよびプロトコルスタックを有する第１のダイ、および、相互接続を介して第１のダイに結合された第２のダイを備える。前記第１のダイは、ＦＤＩを介してプロトコル層回路と、ＲＤＩを介して物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を通信する；前記ＲＤＩを介して前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、前記相互接続を介して、第１の情報を受信して前記第２のダイへ出力し、ここで、前記物理層回路は、第１の複数の物理データレーンを介してデータを受信するための第１の複数のレシーバを含む；少なくとも１つの冗長レシーバ、ここで、前記物理層回路は、第１の複数の物理データレーンのデータトラフィックを、前記第１の複数の物理データレーンの１番目の物理レーンにおけるレーン障害に応答して、前記第１の複数の物理データレーンのうちの隣接するもの、および前記少なくとも１つの冗長レシーバに関連付けられた少なくとも１つの冗長レーンへシフトする、を有し得る。
【0161】
一例において、前記物理層回路は、別のレーン障害に応答して、少なくとも１つの冗長トランスミッタを有効化し、別の物理レーンに関連付けられた第１の複数のトランスミッタの第１のトランスミッタをトライステート化する。
【0162】
一例において、前記相互接続は、前記第１の複数の物理データレーンを含むメインバンド、およびサイドバンドを含み、前記物理層回路は、前記サイドバンドを介して、前記第２のダイから前記データトラフィックのシフトに関する情報を受信する。
【0163】
一例において、前記第２のダイは、アクセラレータを有し、ここで、前記第１のダイは、ＰＣＩｅプロトコルのフリットモードまたはＣＸＬプロトコルのフリットモードのうちの少なくとも一方に従って前記第２のダイと通信する。
【0164】
別の例において、装置は、
メインバンドおよびサイドバンドを含む相互接続手段であって、第１のダイ手段および第２のダイ手段を結合する、相互接続手段の前記メインバンドの第１の複数の物理データレーン手段の１番目の物理データレーン手段における障害を特定するための手段；
１番目の論理データレーン手段の第１のデータトラフィックを前記メインバンドの２番目の物理データレーン手段上へ再マッピングするための手段；
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
を備える。
メインバンドおよびサイドバンドを含む相互接続手段であって、第１のダイ手段および第２のダイ手段を結合する、相互接続手段の前記メインバンドの第１の複数の物理データレーン手段の１番目の物理データレーン手段における障害を特定するための手段；
１番目の論理データレーン手段の第１のデータトラフィックを前記メインバンドの２番目の物理データレーン手段上へ再マッピングするための手段；
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
を備える。
【0165】
一例において、前記装置は、前記１番目の論理データレーン手段の前記第１のデータトラフィックを前記第２のダイ手段内の前記２番目の物理データレーン手段から前記１番目の論理データレーン手段へ再マッピングするための手段をさらに備える。
【0166】
一例において、前記装置は、
前記相互接続手段のクロック物理データレーン手段における障害を特定するための手段；
クロック信号を前記クロック物理データレーン手段から冗長クロック物理データレーン手段へ再マッピングするための手段；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
をさらに備える。
前記相互接続手段のクロック物理データレーン手段における障害を特定するための手段；
クロック信号を前記クロック物理データレーン手段から冗長クロック物理データレーン手段へ再マッピングするための手段；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
をさらに備える。
【0167】
一例において、前記装置は、
前記１番目の論理データレーン手段の前記第１のデータトラフィックを前記第１のダイ手段の第１のマルチプレクサ手段に提供するための手段；および
前記第１のデータトラフィックを前記２番目の物理データレーン手段に関連付けられた前記第１のダイ手段の第２のトランスミッタ手段に提供するために前記第１のマルチプレクサ手段を制御するための手段
をさらに備える。
前記１番目の論理データレーン手段の前記第１のデータトラフィックを前記第１のダイ手段の第１のマルチプレクサ手段に提供するための手段；および
前記第１のデータトラフィックを前記２番目の物理データレーン手段に関連付けられた前記第１のダイ手段の第２のトランスミッタ手段に提供するために前記第１のマルチプレクサ手段を制御するための手段
をさらに備える。
【0168】
一例において、前記装置は、前記１番目の物理データレーン手段に関連付けられた前記第１のダイ手段の第１のトランスミッタ手段を無効化するための手段をさらに備える。
【0169】
上記の例の様々な組み合わせが可能であることを理解されたい。
【0170】
「ｃｉｒｃｕｉｔ（回路）」および「ｃｉｒｃｕｉｔｒｙ（回路）」という用語は、本明細書では同じ意味で用いられることに留意されたい。本明細書では、これらの用語および「ｌｏｇｉｃ（ロジック）」という用語は、アナログ回路、デジタル回路、ハードワイヤード回路、プログラマブル回路、プロセッサ回路、マイクロコントローラ回路、ハードウェアロジック回路、ステートマシン回路、および／または任意の他のタイプの物理ハードウェアコンポーネントを単独で、または任意の組み合わせで指すのに用いられる。各実施形態は、多くの異なるタイプのシステムにおいて用いられてよい。例えば、一実施形態において、本明細書で説明された様々な方法および技術を実行するように通信デバイスが配置されてよい。もちろん、本発明の範囲は通信デバイスに限定されない。その代わり、他の実施形態が、命令を処理するための他のタイプの装置、またはコンピューティングデバイスで実行されることに応答して、本明細書で説明された方法および技術のうちの１つまたは複数をデバイスに実行させる命令を含む１つまたは複数の機械可読媒体を対象とすることができる。
【0171】
実施形態はコードで実装されてよく、命令を実行すべくシステムをプログラミングするために用いられ得る命令を格納した非一時的記憶媒体に格納され得る。各実施形態はデータで実装されてもよく、非一時的記憶媒体に格納されてよい。非一時的記憶媒体は、少なくとも１つの機械によって用いられた場合、１つまたは複数の動作を実行する少なくとも１つの集積回路を少なくとも１つの機械に製造させる。別のさらなる実施形態が、ＳｏＣまたは他のプロセッサとして製造された場合、１つまたは複数の動作を実行するようにＳｏＣまたは他のプロセッサを構成する情報を含むコンピュータ可読記憶媒体で実装されてよい。記憶媒体は、限定されないが、フロッピーディスク、光ディスク、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスクリードオンリメモリ（ＣＤ－ＲＯＭ）、コンパクトディスクリライタブル（ＣＤ－ＲＷ）、光磁気ディスクを含む任意のタイプのディスク、リードオンリメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、フラッシュメモリ、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）などの半導体デバイス、磁気カードまたは光カード、または電子命令を格納するのに適切な任意の他のタイプの媒体を含んでよい。
【0172】
限定された数の実装に関して本開示が説明されてきたが、本開示の利益を有する当業者であれば、多数の修正および変形をそれらから理解するであろう。添付の特許請求の範囲が全てのそのような修正および変形を包含することが意図されている。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15】
【図16】
【手続補正書】
【提出日】2023-12-25
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１のダイを備える装置であって、前記第１のダイは、
プロトコル層回路および物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を受信する；および
前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、相互接続を介して、前記第１の情報を受信して第２のダイへ出力する
を有し、
前記物理層回路は、
第１の複数のデータレーンを介してデータを送信するための第１の複数のトランスミッタ；および
少なくとも１つの冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの１番目のデータレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
を含む、
装置。
【請求項2】
前記第１のダイ上に適合された第１の複数のバンプ、ここで、前記第１の複数のバンプは、前記第１の複数のデータレーンに関連付けられている；および前記第１のダイ上に適合された少なくとも１つの冗長バンプ、ここで、前記物理層回路は、前記１番目のデータレーンを前記第１の複数のバンプの第１のバンプから前記少なくとも１つの冗長バンプへ再マッピングする
をさらに備える、請求項１に記載の装置。
【請求項3】
前記少なくとも１つの冗長トランスミッタは、第１の冗長トランスミッタ、ここで、前記物理層回路は、前記１番目のデータレーンを前記第１の冗長トランスミッタへ再マッピングして、前記１番目のデータレーンにおけるレーン障害を修復する；および
第２の冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの２番目のデータレーンを前記第２の冗長トランスミッタへ再マッピングして、前記２番目のデータレーンにおけるレーン障害を修復する
を含む、
請求項１に記載の装置。
【請求項4】
前記物理層回路は、前記第１の冗長トランスミッタおよび前記第２の冗長トランスミッタを介して、３２個のデータレーンのグループのうちの２つのデータレーンを修復する、請求項３に記載の装置。
【請求項5】
前記第１の複数のトランスミッタに結合された第１の複数のマルチプレクサをさらに備え、ここで、前記物理層回路は、対応するデータレーン、１番目の隣接データレーンまたは２番目の隣接データレーンのうちの１つからのデータを渡すよう前記第１の複数のマルチプレクサを制御する、請求項１に記載の装置。
【請求項6】
前記物理層回路は、前記第１の複数のマルチプレクサの第１の部分を用いて左シフト演算が実行されることで１番目のデータレーンにおけるレーン障害が修復されるようにする；および
前記第１の複数のマルチプレクサの第２の部分を用いて右シフト演算が実行されることで２番目のデータレーンにおけるレーン障害が修復されるようにする
請求項５に記載の装置。
【請求項7】
第２の複数のデータレーンを介して第２のメッセージ情報を受信するための第１の複数のレシーバ；および少なくとも１つの冗長レシーバ、ここで、前記第２の複数のデータレーンの１番目のデータレーンにおける障害に応答して、前記物理層回路は、前記第２の複数のデータレーンの２番目のデータレーンを前記少なくとも１つの冗長レシーバへ再マッピングする
をさらに備える、請求項１に記載の装置。
【請求項8】
前記物理層回路は、第１のクロックレーンを介してクロック信号を送信するための第１のクロックトランスミッタ；および
少なくとも１つの冗長クロックトランスミッタ、ここで、前記物理層回路は、前記第１のクロックレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
をさらに有する、
請求項１から７のいずれか一項に記載の装置。
【請求項9】
前記物理層回路は、前記第１の複数のデータレーンのうちの少なくともいくつかの論理レーン順序を反転させる、請求項１に記載の装置。
【請求項10】
前記第１の複数のトランスミッタの第１のトランスミッタに関連付けられた１番目のデータレーンが前記第２のダイのＮ番目のデータレーンに結合される場合、前記物理層回路は、前記論理レーン順序を反転させ、ここで、Ｎは、モジュール内のデータレーンの数に等しい、請求項９に記載の装置。
【請求項11】
前記物理層回路は、前記第１の複数のデータレーンの少なくとも１つのデータレーンを前記１番目のデータレーンにおける障害に応答して再マッピングし、前記第１の複数のデータレーンのうちの少なくともいくつかの論理レーン順序を反転させる、請求項１から７のいずれか一項に記載の装置。
【請求項12】
第１のダイおよび第２のダイおよび前記第１のダイおよび前記第２のダイを結合する相互接続を含むパッケージの前記第１のダイの物理層回路を介して、前記相互接続のメインバンドの第１の複数の物理データレーンの１番目の物理データレーンにおける障害を特定する段階であって、前記相互接続は、前記メインバンドおよびサイドバンドを含む、特定する段階；前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、１番目の論理データレーンの第１のデータトラフィックを前記メインバンドの２番目の物理データレーン上へ再マッピングする段階；および
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイへ通信する段階
を備える方法。
【請求項13】
前記第２のダイの物理層回路を介して、前記１番目の論理データレーンの前記第１のデータトラフィックを前記第２のダイ内の前記２番目の物理データレーンから前記１番目の論理データレーンへ再マッピングする段階をさらに備える、請求項１２に記載の方法。
【請求項14】
前記第１のダイの前記物理層回路を介して、前記相互接続のクロック物理データレーンにおける障害を特定する段階；前記クロック物理データレーンにおける前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、クロック信号を前記クロック物理データレーンから冗長クロック物理データレーンへ再マッピングする段階；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイへ通信する段階
をさらに備える、請求項１２に記載の方法。
【請求項15】
前記１番目の論理データレーンの前記第１のデータトラフィックを前記第１のダイの第１のマルチプレクサに提供する段階；および前記第１のデータトラフィックを前記２番目の物理データレーンに関連付けられた前記第１のダイの第２のトランスミッタに提供するために、前記第１のダイの前記物理層回路を介して前記第１のマルチプレクサを制御する段階
をさらに備える、請求項１２に記載の方法。
【請求項16】
前記物理層回路を介して、前記１番目の物理データレーンに関連付けられた前記第１のダイの第１のトランスミッタを無効化する段階をさらに備える、請求項１５に記載の方法。
【請求項17】
プロセッサに、請求項１２から１６のいずれか一項に記載の方法を実装させるためのコンピュータプログラム。
【請求項18】
請求項１７に記載のコンピュータプログラムを格納しているコンピュータ可読記憶媒体。
【請求項19】
請求項１２から１６のいずれか一項に記載の方法を実行するための手段を備える装置。
【請求項20】
中央処理装置（ＣＰＵ）およびプロトコルスタックを有する第１のダイおよび相互接続を介して前記第１のダイに結合された第２のダイを備えるパッケージであって、前記第１のダイは、
フリットアウェアダイツーダイインタフェース（ＦＤＩ）を介してプロトコル層回路と、ローダイツーダイインタフェース（ＲＤＩ）を介して物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を通信する；および
前記ＲＤＩを介して前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、前記相互接続を介して前記第１の情報を受信して前記第２のダイへ出力する
を有し、
前記物理層回路は、
第１の複数の物理データレーンを介してデータを受信するための第１の複数のレシーバ；および
少なくとも１つの冗長レシーバ、ここで、前記物理層回路は、第１の複数の物理データレーンのデータトラフィックを、前記第１の複数の物理データレーンの１番目の物理レーンにおけるレーン障害に応答して、前記第１の複数の物理データレーンのうちの隣接するもの、および前記少なくとも１つの冗長レシーバに関連付けられた少なくとも１つの冗長レーンへシフトする
を含む、
パッケージ。
【請求項21】
前記物理層回路は、別のレーン障害に応答して、少なくとも１つの冗長トランスミッタを有効化し、別の物理レーンに関連付けられた第１の複数のトランスミッタの第１のトランスミッタをトライステート化する、請求項２０に記載のパッケージ。
【請求項22】
前記相互接続は、前記第１の複数の物理データレーンを含むメインバンド、およびサイドバンドを含み、前記物理層回路は、前記サイドバンドを介して、前記第２のダイから前記データトラフィックのシフトに関する情報を受信する、請求項２０に記載のパッケージ。
【請求項23】
前記第２のダイは、アクセラレータを有し、ここで、前記第１のダイは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）プロトコルのフリットモードまたはコンピュートエクスプレスリンク（ＣＸＬ）プロトコルのフリットモードのうちの少なくとも一方に従って、前記第２のダイと通信する、請求項２０に記載のパッケージ。
【請求項24】
メインバンドおよびサイドバンドを含む相互接続手段であって、第１のダイ手段および第２のダイ手段を結合する、相互接続手段の前記メインバンドの第１の複数の物理データレーン手段の１番目の物理データレーン手段における障害を特定するための手段；１番目の論理データレーン手段の第１のデータトラフィックを前記メインバンドの２番目の物理データレーン手段上へ再マッピングするための手段；
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
を備える装置。
【請求項25】
前記１番目の論理データレーン手段の前記第１のデータトラフィックを前記第２のダイ手段内の前記２番目の物理データレーン手段から前記１番目の論理データレーン手段へ再マッピングするための手段をさらに備える、請求項２４に記載の装置。
【請求項26】
前記相互接続手段のクロック物理データレーン手段における障害を特定するための手段；クロック信号を前記クロック物理データレーン手段から冗長クロック物理データレーン手段へ再マッピングするための手段；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
をさらに備える、請求項２４に記載の装置。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０１７２
【補正方法】変更
【補正の内容】
【0172】
限定された数の実装に関して本開示が説明されてきたが、本開示の利益を有する当業者であれば、多数の修正および変形をそれらから理解するであろう。添付の特許請求の範囲が全てのそのような修正および変形を包含することが意図されている。
［項目１］
第１のダイを備える装置であって、
前記第１のダイは、
プロトコル層回路および物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を受信する；および
前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、相互接続を介して、前記第１の情報を受信して第２のダイへ出力する
を有し、
前記物理層回路は、
第１の複数のデータレーンを介してデータを送信するための第１の複数のトランスミッタ；および
少なくとも１つの冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの１番目のデータレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
を含む、
装置。
［項目２］
前記第１のダイ上に適合された第１の複数のバンプ、ここで、前記第１の複数のバンプは、前記第１の複数のデータレーンに関連付けられている；および
前記第１のダイ上に適合された少なくとも１つの冗長バンプ、ここで、前記物理層回路は、前記１番目のデータレーンを前記複数のバンプの第１のバンプから前記少なくとも１つの冗長バンプへ再マッピングする
をさらに備える、項目１に記載の装置。
［項目３］
前記少なくとも１つの冗長トランスミッタは、
第１の冗長トランスミッタ、ここで、前記物理層回路は、前記１番目のデータレーンを前記第１の冗長トランスミッタへ再マッピングして、前記１番目のデータレーンにおけるレーン障害を修復する；および
第２の冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの２番目のデータレーンを前記第２の冗長トランスミッタへ再マッピングして、前記２番目のデータレーンにおけるレーン障害を修復する
を含む、
項目１に記載の装置。
［項目４］
前記物理層回路は、前記第１の冗長トランスミッタおよび前記第２の冗長トランスミッタを介して、３２個のデータレーンのグループのうちの２つのデータレーンを修復する、項目３に記載の装置。
［項目５］
前記第１の複数のトランスミッタに結合された第１の複数のマルチプレクサをさらに備え、ここで、前記物理層回路は、対応するデータレーン、１番目の隣接データレーンまたは２番目の隣接データレーンのうちの１つからのデータを渡すよう前記第１の複数のマルチプレクサを制御する、項目１に記載の装置。
［項目６］
前記物理層回路は、
前記第１の複数のマルチプレクサの第１の部分を用いて左シフト演算が実行されることで１番目のデータレーンにおけるレーン障害が修復されるようにする；および
前記第１の複数のマルチプレクサの第２の部分を用いて右シフト演算が実行されることで２番目のデータレーンにおけるレーン障害が修復されるようにする
項目５に記載の装置。
［項目７］
第２の複数のデータレーンを介して第２のメッセージ情報を受信するための第１の複数のレシーバ；および
少なくとも１つの冗長レシーバ、ここで、前記第２の複数のデータレーンの１番目のデータレーンにおける障害に応答して、前記物理層回路は、前記第２の複数のデータレーンの前記２番目のデータレーンを前記少なくとも１つの冗長レシーバへ再マッピングする
をさらに備える、項目１に記載の装置。
［項目８］
前記物理層回路は、
第１のクロックレーンを介してクロック信号を送信するための第１のクロックトランスミッタ；および
少なくとも１つの冗長クロックトランスミッタ、ここで、前記物理層回路は、前記第１のクロックレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
をさらに有する、
項目１から７のいずれか一項に記載の装置。
［項目９］
前記物理層回路は、前記第１の複数のデータレーンのうちの少なくともいくつかの論理レーン順序を反転させる、項目１に記載の装置。
［項目１０］
前記第１の複数のトランスミッタの第１のトランスミッタに関連付けられた１番目のデータレーンが前記第２のダイのＮ番目のデータレーンに結合される場合、前記物理層回路は、前記論理レーン順序を反転させ、ここで、Ｎは、モジュール内のデータレーンの数に等しい、項目９に記載の装置。
［項目１１］
前記物理層回路は、前記第１の複数のデータレーンの少なくとも１つのデータレーンを前記１番目のデータレーンにおける障害に応答して再マッピングし、前記第１の複数のデータレーンのうちの少なくともいくつかの論理レーン順序を反転させる、項目１から１０のいずれか一項に記載の装置。
［項目１２］
第１のダイおよび第２のダイおよび前記第１のダイおよび前記第２のダイを結合する相互接続を含むパッケージの前記第１のダイの物理層回路を介して、前記相互接続のメインバンドの第１の複数の物理データレーンの１番目の物理データレーンにおける障害を特定する段階であって、前記相互接続は、前記メインバンドおよびサイドバンドを含む、特定する段階；
前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、１番目の論理データレーンの第１のデータトラフィックを前記メインバンドの２番目の物理データレーン上へ再マッピングする段階；および
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイへ通信する段階
を備える方法。
［項目１３］
前記第２のダイの物理層回路を介して、前記１番目の論理データレーンの前記第１のデータトラフィックを前記第２のダイ内の前記２番目の物理データレーンから前記１番目の論理データレーンへ再マッピングする段階をさらに備える、項目１２に記載の方法。
［項目１４］
前記第１のダイの前記物理層回路を介して、前記相互接続のクロック物理データレーンにおける障害を特定する段階；
前記クロック物理データレーンにおける前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、クロック信号を前記クロック物理データレーンから冗長クロック物理データレーンへ再マッピングする段階；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイへ通信する段階
をさらに備える、項目１２に記載の方法。
［項目１５］
前記１番目の論理データレーンの前記第１のデータトラフィックを前記第１のダイの第１のマルチプレクサに提供する段階；および
前記第１のデータトラフィックを前記２番目の物理データレーンに関連付けられた前記第１のダイの第２のトランスミッタに提供するために、前記第１のダイの前記物理層回路を介して前記第１のマルチプレクサを制御する段階
をさらに備える、項目１２に記載の方法。
［項目１６］
前記物理層回路を介して、前記１番目の物理データレーンに関連付けられた前記第１のダイの第１のトランスミッタを無効化する段階をさらに備える、項目１５に記載の方法。
［項目１７］
実行された場合に項目１２から１６のいずれか一項に記載の方法を実装するためのコンピュータ可読命令を備えるコンピュータ可読記憶媒体。
［項目１８］
項目１２から１６のいずれか一項に記載の方法を実行するための手段を備える装置。
［項目１９］
中央処理装置（ＣＰＵ）およびプロトコルスタックを有する第１のダイおよび相互接続を介して前記第１のダイに結合された第２のダイを備えるパッケージであって、
前記第１のダイは、
フリットアウェアダイツーダイインタフェース（ＦＤＩ）を介してプロトコル層回路と、ローダイツーダイインタフェース（ＲＤＩ）を介して物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を通信する；および
前記ＲＤＩを介して前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、前記相互接続を介して前記第１の情報を受信して前記第２のダイへ出力する
を有し、
前記物理層回路は、
第１の複数の物理データレーンを介してデータを受信するための第１の複数のレシーバ；および
少なくとも１つの冗長レシーバ、ここで、前記物理層回路は、第１の複数の物理データレーンのデータトラフィックを、前記第１の複数の物理データレーンの１番目の物理レーンにおけるレーン障害に応答して、前記第１の複数の物理データレーンのうちの隣接するもの、および前記少なくとも１つの冗長レシーバに関連付けられた少なくとも１つの冗長レーンへシフトする
を含む、
パッケージ。
［項目２０］
前記物理層回路は、別のレーン障害に応答して、少なくとも１つの冗長トランスミッタを有効化し、別の物理レーンに関連付けられた第１の複数のトランスミッタの第１のトランスミッタをトライステート化する、項目１９に記載のパッケージ。
［項目２１］
前記相互接続は、前記第１の複数の物理データレーンを含むメインバンド、およびサイドバンドを含み、前記物理層回路は、前記サイドバンドを介して、前記第２のダイから前記データトラフィックのシフトに関する情報を受信する、項目１９に記載のパッケージ。
［項目２２］
前記第２のダイは、アクセラレータを有し、ここで、前記第１のダイは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）プロトコルのフリットモードまたはコンピュートエクスプレスリンク（ＣＸＬ）プロトコルのフリットモードのうちの少なくとも一方に従って、前記第２のダイと通信する、項目１９に記載のパッケージ。
［項目２３］
メインバンドおよびサイドバンドを含む相互接続手段であって、第１のダイ手段および第２のダイ手段を結合する、相互接続手段の前記メインバンドの第１の複数の物理データレーン手段の１番目の物理データレーン手段における障害を特定するための手段；
１番目の論理データレーン手段の第１のデータトラフィックを前記メインバンドの２番目の物理データレーン手段上へ再マッピングするための手段；
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
を備える装置。
［項目２４］
前記１番目の論理データレーン手段の前記第１のデータトラフィックを前記第２のダイ手段内の前記２番目の物理データレーン手段から前記１番目の論理データレーン手段へ再マッピングするための手段をさらに備える、項目２３に記載の装置。
［項目２５］
前記相互接続手段のクロック物理データレーン手段における障害を特定するための手段；
クロック信号を前記クロック物理データレーン手段から冗長クロック物理データレーン手段へ再マッピングするための手段；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
をさらに備える、項目２３に記載の装置。
［項目２６］
前記１番目の論理データレーン手段の前記第１のデータトラフィックを前記第１のダイ手段の第１のマルチプレクサ手段に提供するための手段；および
前記第１のデータトラフィックを前記２番目の物理データレーン手段に関連付けられた前記第１のダイ手段の第２のトランスミッタ手段に提供するために前記第１のマルチプレクサ手段を制御するための手段
をさらに備える、項目２３に記載の装置。
［項目１］
第１のダイを備える装置であって、
前記第１のダイは、
プロトコル層回路および物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を受信する；および
前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、相互接続を介して、前記第１の情報を受信して第２のダイへ出力する
を有し、
前記物理層回路は、
第１の複数のデータレーンを介してデータを送信するための第１の複数のトランスミッタ；および
少なくとも１つの冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの１番目のデータレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
を含む、
装置。
［項目２］
前記第１のダイ上に適合された第１の複数のバンプ、ここで、前記第１の複数のバンプは、前記第１の複数のデータレーンに関連付けられている；および
前記第１のダイ上に適合された少なくとも１つの冗長バンプ、ここで、前記物理層回路は、前記１番目のデータレーンを前記複数のバンプの第１のバンプから前記少なくとも１つの冗長バンプへ再マッピングする
をさらに備える、項目１に記載の装置。
［項目３］
前記少なくとも１つの冗長トランスミッタは、
第１の冗長トランスミッタ、ここで、前記物理層回路は、前記１番目のデータレーンを前記第１の冗長トランスミッタへ再マッピングして、前記１番目のデータレーンにおけるレーン障害を修復する；および
第２の冗長トランスミッタ、ここで、前記物理層回路は、前記第１の複数のデータレーンの２番目のデータレーンを前記第２の冗長トランスミッタへ再マッピングして、前記２番目のデータレーンにおけるレーン障害を修復する
を含む、
項目１に記載の装置。
［項目４］
前記物理層回路は、前記第１の冗長トランスミッタおよび前記第２の冗長トランスミッタを介して、３２個のデータレーンのグループのうちの２つのデータレーンを修復する、項目３に記載の装置。
［項目５］
前記第１の複数のトランスミッタに結合された第１の複数のマルチプレクサをさらに備え、ここで、前記物理層回路は、対応するデータレーン、１番目の隣接データレーンまたは２番目の隣接データレーンのうちの１つからのデータを渡すよう前記第１の複数のマルチプレクサを制御する、項目１に記載の装置。
［項目６］
前記物理層回路は、
前記第１の複数のマルチプレクサの第１の部分を用いて左シフト演算が実行されることで１番目のデータレーンにおけるレーン障害が修復されるようにする；および
前記第１の複数のマルチプレクサの第２の部分を用いて右シフト演算が実行されることで２番目のデータレーンにおけるレーン障害が修復されるようにする
項目５に記載の装置。
［項目７］
第２の複数のデータレーンを介して第２のメッセージ情報を受信するための第１の複数のレシーバ；および
少なくとも１つの冗長レシーバ、ここで、前記第２の複数のデータレーンの１番目のデータレーンにおける障害に応答して、前記物理層回路は、前記第２の複数のデータレーンの前記２番目のデータレーンを前記少なくとも１つの冗長レシーバへ再マッピングする
をさらに備える、項目１に記載の装置。
［項目８］
前記物理層回路は、
第１のクロックレーンを介してクロック信号を送信するための第１のクロックトランスミッタ；および
少なくとも１つの冗長クロックトランスミッタ、ここで、前記物理層回路は、前記第１のクロックレーンを前記少なくとも１つの冗長トランスミッタへ再マッピングする
をさらに有する、
項目１から７のいずれか一項に記載の装置。
［項目９］
前記物理層回路は、前記第１の複数のデータレーンのうちの少なくともいくつかの論理レーン順序を反転させる、項目１に記載の装置。
［項目１０］
前記第１の複数のトランスミッタの第１のトランスミッタに関連付けられた１番目のデータレーンが前記第２のダイのＮ番目のデータレーンに結合される場合、前記物理層回路は、前記論理レーン順序を反転させ、ここで、Ｎは、モジュール内のデータレーンの数に等しい、項目９に記載の装置。
［項目１１］
前記物理層回路は、前記第１の複数のデータレーンの少なくとも１つのデータレーンを前記１番目のデータレーンにおける障害に応答して再マッピングし、前記第１の複数のデータレーンのうちの少なくともいくつかの論理レーン順序を反転させる、項目１から１０のいずれか一項に記載の装置。
［項目１２］
第１のダイおよび第２のダイおよび前記第１のダイおよび前記第２のダイを結合する相互接続を含むパッケージの前記第１のダイの物理層回路を介して、前記相互接続のメインバンドの第１の複数の物理データレーンの１番目の物理データレーンにおける障害を特定する段階であって、前記相互接続は、前記メインバンドおよびサイドバンドを含む、特定する段階；
前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、１番目の論理データレーンの第１のデータトラフィックを前記メインバンドの２番目の物理データレーン上へ再マッピングする段階；および
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイへ通信する段階
を備える方法。
［項目１３］
前記第２のダイの物理層回路を介して、前記１番目の論理データレーンの前記第１のデータトラフィックを前記第２のダイ内の前記２番目の物理データレーンから前記１番目の論理データレーンへ再マッピングする段階をさらに備える、項目１２に記載の方法。
［項目１４］
前記第１のダイの前記物理層回路を介して、前記相互接続のクロック物理データレーンにおける障害を特定する段階；
前記クロック物理データレーンにおける前記障害の特定に応答して、前記第１のダイの前記物理層回路を介して、クロック信号を前記クロック物理データレーンから冗長クロック物理データレーンへ再マッピングする段階；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイへ通信する段階
をさらに備える、項目１２に記載の方法。
［項目１５］
前記１番目の論理データレーンの前記第１のデータトラフィックを前記第１のダイの第１のマルチプレクサに提供する段階；および
前記第１のデータトラフィックを前記２番目の物理データレーンに関連付けられた前記第１のダイの第２のトランスミッタに提供するために、前記第１のダイの前記物理層回路を介して前記第１のマルチプレクサを制御する段階
をさらに備える、項目１２に記載の方法。
［項目１６］
前記物理層回路を介して、前記１番目の物理データレーンに関連付けられた前記第１のダイの第１のトランスミッタを無効化する段階をさらに備える、項目１５に記載の方法。
［項目１７］
実行された場合に項目１２から１６のいずれか一項に記載の方法を実装するためのコンピュータ可読命令を備えるコンピュータ可読記憶媒体。
［項目１８］
項目１２から１６のいずれか一項に記載の方法を実行するための手段を備える装置。
［項目１９］
中央処理装置（ＣＰＵ）およびプロトコルスタックを有する第１のダイおよび相互接続を介して前記第１のダイに結合された第２のダイを備えるパッケージであって、
前記第１のダイは、
フリットアウェアダイツーダイインタフェース（ＦＤＩ）を介してプロトコル層回路と、ローダイツーダイインタフェース（ＲＤＩ）を介して物理層回路と通信するためのダイツーダイアダプタ、ここで、前記ダイツーダイアダプタは、第１の相互接続プロトコルの第１の情報を含むメッセージ情報を通信する；および
前記ＲＤＩを介して前記ダイツーダイアダプタに結合された前記物理層回路、ここで、前記物理層回路は、前記相互接続を介して前記第１の情報を受信して前記第２のダイへ出力する
を有し、
前記物理層回路は、
第１の複数の物理データレーンを介してデータを受信するための第１の複数のレシーバ；および
少なくとも１つの冗長レシーバ、ここで、前記物理層回路は、第１の複数の物理データレーンのデータトラフィックを、前記第１の複数の物理データレーンの１番目の物理レーンにおけるレーン障害に応答して、前記第１の複数の物理データレーンのうちの隣接するもの、および前記少なくとも１つの冗長レシーバに関連付けられた少なくとも１つの冗長レーンへシフトする
を含む、
パッケージ。
［項目２０］
前記物理層回路は、別のレーン障害に応答して、少なくとも１つの冗長トランスミッタを有効化し、別の物理レーンに関連付けられた第１の複数のトランスミッタの第１のトランスミッタをトライステート化する、項目１９に記載のパッケージ。
［項目２１］
前記相互接続は、前記第１の複数の物理データレーンを含むメインバンド、およびサイドバンドを含み、前記物理層回路は、前記サイドバンドを介して、前記第２のダイから前記データトラフィックのシフトに関する情報を受信する、項目１９に記載のパッケージ。
［項目２２］
前記第２のダイは、アクセラレータを有し、ここで、前記第１のダイは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）プロトコルのフリットモードまたはコンピュートエクスプレスリンク（ＣＸＬ）プロトコルのフリットモードのうちの少なくとも一方に従って、前記第２のダイと通信する、項目１９に記載のパッケージ。
［項目２３］
メインバンドおよびサイドバンドを含む相互接続手段であって、第１のダイ手段および第２のダイ手段を結合する、相互接続手段の前記メインバンドの第１の複数の物理データレーン手段の１番目の物理データレーン手段における障害を特定するための手段；
１番目の論理データレーン手段の第１のデータトラフィックを前記メインバンドの２番目の物理データレーン手段上へ再マッピングするための手段；
前記サイドバンドを介して、前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
を備える装置。
［項目２４］
前記１番目の論理データレーン手段の前記第１のデータトラフィックを前記第２のダイ手段内の前記２番目の物理データレーン手段から前記１番目の論理データレーン手段へ再マッピングするための手段をさらに備える、項目２３に記載の装置。
［項目２５］
前記相互接続手段のクロック物理データレーン手段における障害を特定するための手段；
クロック信号を前記クロック物理データレーン手段から冗長クロック物理データレーン手段へ再マッピングするための手段；および
前記サイドバンドを介して、前記クロック信号の前記再マッピングに関する情報を前記第２のダイ手段へ通信するための手段
をさらに備える、項目２３に記載の装置。
［項目２６］
前記１番目の論理データレーン手段の前記第１のデータトラフィックを前記第１のダイ手段の第１のマルチプレクサ手段に提供するための手段；および
前記第１のデータトラフィックを前記２番目の物理データレーン手段に関連付けられた前記第１のダイ手段の第２のトランスミッタ手段に提供するために前記第１のマルチプレクサ手段を制御するための手段
をさらに備える、項目２３に記載の装置。
【国際調査報告】