特表 2024-530167 ３Ｄドラムのための選択的ケイ素化合物堆積

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-16

(54)【発明の名称】３Ｄドラムのための選択的ケイ素化合物堆積

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240808BHJP

   H01L 29/786 20060101ALI20240808BHJP

   H01L 21/318 20060101ALI20240808BHJP

   H01L 21/316 20060101ALN20240808BHJP

【ＦＩ】

H10B12/00 671B

H10B12/00 621B

H10B12/00 671C

H01L29/78 613B

H01L29/78 626A

H01L21/318 B

H01L21/318 C

H01L21/316 X

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024506679

(86)(22)【出願日】2022-08-03

(85)【翻訳文提出日】2024-03-26

(86)【国際出願番号】 US2022039258

(87)【国際公開番号】W WO2023014775

(87)【国際公開日】2023-02-09

(31)【優先権主張番号】63/228,762

(32)【優先日】2021-08-03

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/879,091

(32)【優先日】2022-08-02

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】ブレイル， ニコラス

(72)【発明者】

【氏名】カン， チャンソク

【テーマコード（参考）】

5F058

5F083

5F110

【Ｆターム（参考）】

5F058BC02

5F058BC08

5F058BC11

5F058BF07

5F058BF11

5F058BJ04

5F058BJ06

5F083AD03

5F083GA10

5F083HA02

5F083JA03

5F083JA05

5F083JA19

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083MA18

5F083PR21

5F083PR22

5F083ZA28

5F110AA04

5F110BB06

5F110CC09

5F110DD05

5F110EE02

5F110EE03

5F110EE04

5F110EE05

5F110EE44

5F110EE45

5F110FF02

5F110FF03

5F110FF28

5F110FF29

5F110GG02

5F110HK02

5F110HK03

5F110HK04

5F110HK05

5F110HK33

5F110HK34

5F110NN03

5F110NN23

5F110NN24

5F110NN72

(57)【要約】

金属ケイ素化合物を有し、結果として低抵抗接点が得られるメモリデバイスが記載される。メモリデバイスを形成する方法が記載される。本方法は、メモリスタック上の半導体材料層上に金属ケイ素化合物層を形成することを含み、半導体材料層は、キャパシタ側とビット線側とを有している。その後、金属ケイ素化合物層のキャパシタ側にキャパシタが形成され、金属ケイ素化合物層のビット線側にビット線が形成される。
【選択図】図２Ｑ

【特許請求の範囲】

【請求項1】

メモリデバイスを形成する方法であって、前記方法は、
メモリスタック上の半導体材料層上に金属ケイ素化合物層を形成することであって、前記半導体材料層がキャパシタ側とビット線側とを有する、金属ケイ素化合物層を形成することと、
前記金属ケイ素化合物層の前記キャパシタ側にキャパシタを形成することと、
前記金属ケイ素化合物層の前記ビット線側にビット線を形成することと
を含む、方法。

【請求項2】

前記メモリスタックが、犠牲層と、第１の材料層、第２の材料層、及び前記半導体材料層が交互に配置された層と、を備える、請求項１に記載の方法。

【請求項3】

前記第１の材料層及び前記第２の材料層が、独立して絶縁材料を含む、請求項２に記載の方法。

【請求項4】

前記第１の材料層が窒化物層を含み、前記第２の材料層が酸化物層を含む、請求項３に記載の方法。

【請求項5】

前記第１の材料層が窒化ケイ素を含み、前記第２の材料層が酸化ケイ素を含む、請求項４に記載の方法。

【請求項6】

前記半導体材料層がポリシリコンを含む、請求項１に記載の方法。

【請求項7】

前記金属ケイ素化合物層が、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、及びモリブデン（Ｍｏ）のうちの１つ以上から選択された金属を含む、請求項１に記載の方法。

【請求項8】

前記キャパシタを形成することが、下部電極、高誘電率の誘電体層、上部電極、及びシリコンゲルマニウム（ＳｉＧｅ）層のうちの１つ以上を堆積させることを含む、請求項１に記載の方法。

【請求項9】

メモリデバイスを形成する方法であって、前記方法は、
メモリスタックを形成することであって、前記メモリスタックが、犠牲層と、第１の材料層、第２の材料層、及び半導体材料層が交互に配置された層と、を含む、メモリスタックを形成することと、
前記メモリスタックを貫通する活性開口部を形成し、前記活性開口部を通して前記第１の材料層を陥凹させて陥凹領域を形成することと、
前記第２の材料層上にゲート酸化物層を堆積させることと、
前記陥凹領域内にワード線を形成することであって、前記ワード線がバリア層とワード線金属のうちの１つ以上を含む、ワード線を形成することと、
前記活性開口部内に充填材を堆積させることと、
前記メモリスタックを貫通するスリットパターン開口部を形成することと、
前記スリットパターン開口部を通して前記第２の材料層及び前記半導体材料層を陥凹させることによって、キャパシタ開口部を形成することと、
前記半導体材料層上に金属ケイ素化合物層を形成することと、
前記キャパシタ開口部内にキャパシタを形成することと、
前記充填材内にビット線開口部を形成することと、
前記ビット線開口部内にビット線を形成することと
を含む、方法。

【請求項10】

前記第１の材料層及び前記第２の材料層が、独立して絶縁材料を含む、請求項９に記載の方法。

【請求項11】

前記第１の材料層が窒化物層を含み、前記第２の材料層が酸化物層を含む、請求項１０に記載の方法。

【請求項12】

前記第１の材料層が窒化ケイ素を含み、前記第２の材料層が酸化ケイ素を含む、請求項１１に記載の方法。

【請求項13】

前記半導体材料層がポリシリコンを含む、請求項９に記載の方法。

【請求項14】

前記金属ケイ素化合物層が、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、及びモリブデン（Ｍｏ）のうちの１つ以上から選択された金属を含む、請求項９に記載の方法。

【請求項15】

前記キャパシタを形成することが、下部電極、高誘電率の誘電体層、上部電極、及びシリコンゲルマニウム（ＳｉＧｅ）層のうちの１つ以上を堆積させることを含む、請求項９に記載の方法。

【請求項16】

処理チャンバのコントローラによって実行されると、前記処理チャンバに、
メモリスタックを形成する動作であって、前記メモリスタックが、犠牲層と、第１の材料層、第２の材料層、及び半導体材料層が交互に配置された層と、を含む、メモリスタックを形成する動作と、
前記メモリスタックを貫通する活性開口部を形成し、前記活性開口部を通して前記第１の材料層を陥凹させて陥凹領域を形成する動作と、
前記第２の材料層上にゲート酸化物層を堆積させる動作と、
前記陥凹領域内にワード線を形成する動作であって、前記ワード線がバリア層とワード線金属のうちの１つ以上を含む、ワード線を形成する動作と、
前記活性開口部内に充填材を堆積させる動作と、
前記メモリスタックを貫通するスリットパターン開口部を形成する動作と、
前記スリットパターン開口部を通して前記第２の材料層及び前記半導体材料層を陥凹させることによって、キャパシタ開口部を形成する動作と、
前記半導体材料層上に金属ケイ素化合物層を形成する動作と、
前記キャパシタ開口部内にキャパシタを形成する動作と、
前記充填材内にビット線開口部を形成する動作と、
前記ビット線開口部内にビット線を形成する動作と
を実行させる命令を含む、非一時的なコンピュータ可読媒体。

【請求項17】

前記第１の材料層が窒化ケイ素を含み、前記第２の材料層が酸化ケイ素を含み、前記半導体材料層がポリシリコンを含む、請求項１６に記載の非一時的なコンピュータ可読媒体。

【請求項18】

前記金属ケイ素化合物層が、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、及びモリブデン（Ｍｏ）のうちの１つ以上から選択された金属を含む、請求項１６に記載の非一時的なコンピュータ可読媒体。

【請求項19】

半導体デバイスを形成する方法であって、前記方法は、
基板上に膜スタックを形成することであって、前記膜スタックが、半導体材料層と誘電体層とが交互に配置された複数の層を含む、膜スタックを形成することと、
開口部を形成するために、前記膜スタックをパターニングすることであって、前記開口部が、前記膜スタックの上面から前記基板まで延び、かつ１０：１以上のアスペクト比を有する、前記膜スタックをパターニングすることと、
陥凹した半導体材料層を形成するために、前記開口部を通して前記半導体材料層を陥凹させることと、
前記陥凹した半導体材料層上に金属層を選択的に堆積させることと
を含む、方法。

【請求項20】

前記金属層が、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、及びモリブデン（Ｍｏ）のうちの１つ以上から選択された金属を含む、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

［０００１］本開示の実施形態は、電子デバイス及び電子デバイス製造の分野に関する。より詳細には、本開示の実施形態は、３次元（３Ｄ）ダイナミックランダムアクセスメモリセルを提供する。

【背景技術】

【0002】

［０００２］電子デバイス、例えば、パーソナルコンピュータ、ワークステーション、コンピュータサーバ、メインフレーム、並びにプリンタ、スキャナ及びハードディスクドライブといった他のコンピュータ関連機器などは、電力消費を低く抑えつつ、十分なデータ記憶能力を提供するメモリデバイスを使用する。ランダムアクセスメモリセルには、ダイナミック型とスタティック型の２つの主要な種類があり、電子デバイスでの使用に適している。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、２つの２進値のいずれかを表す電圧を記憶するようにプログラムできるが、非常に短い期間を上回る間、この電圧を維持するには、定期的な再プログラム又は「リフレッシュ」が必要となりうる。スタティックランダムアクセスメモリ（ＳＲＡＭ）は、定期的なリフレッシュを必要としないため、このような名前が付けられている。

【0003】

［０００３］ＤＲＡＭメモリ回路は、ＤＲＡＭセルとして知られる数百万個の同一の回路素子を単一の半導体ウエハ上に複製することによって製造される。各ＤＲＡＭセルは、１ビット（２進数）のデータを格納できるアドレス指定可能な場所である。最も一般的な形態では、ＤＲＡＭセルは電界効果トランジスタ（ＦＥＴ）とキャパシタという２つの回路部品からなる。

【0004】

［０００４］ＤＲＡＭセルを製造することには、トランジスタと、キャパシタと、３つの接点（ビット線、ワード線、及び基準電圧にそれぞれ１つずつ）の製造が含まれる。ＤＲＡＭ製造は、競争の激しいビジネスである。特に２５６メガビットを超える密度では、単一のメモリチップ上に更に多くのメモリを搭載できるように、個々のセルのサイズを小さくし、メモリセルの密度を高めるよう継続的な圧力がかかっている。セルサイズ縮小の制限には、セルを通過する活性ワード線と非活性ワード線の両方の通路、セルキャパシタのサイズ、アレイデバイスの非アレイデバイスとの互換性などが含まれる。活性領域と３Ｄ ＤＲＡＭの底部電極との間に抵抗の低い接点を形成することは、デバイスの性能にとって不可欠である。

【0005】

［０００５］したがって、当技術分野には、抵抗の低い接点を有するメモリデバイス及びメモリデバイスを形成する方法が必要である。

【発明の概要】

【0006】

［０００６］本開示の１つ以上の実施形態は、メモリデバイスを形成する方法を対象とする。１つ以上の実施形態において、メモリデバイスを形成する方法は、メモリスタック上の半導体材料層上に金属ケイ素化合物層を形成することであって、半導体材料層がキャパシタ側とビット線側とを有する、金属ケイ素化合物層を形成することと、金属ケイ素化合物層のキャパシタ側にキャパシタを形成することと、金属ケイ素化合物層のビット線側にビット線を形成することと含む。

【0007】

［０００７］本開示の追加的な実施形態は、メモリデバイスを形成する方法を対象とする。１つ以上の実施形態において、メモリデバイスを形成する方法は、メモリスタックを形成することであって、メモリスタックが、犠牲層と、第１の材料層、第２の材料層、及び半導体材料層が交互に配置された層と、を含む、メモリスタックを形成することと、メモリスタックを貫通する活性開口部を形成し、活性開口部を通して第１の材料層を陥凹させて陥凹領域を形成することと、第２の材料層上にゲート酸化物層を堆積させることと、陥凹領域内にワード線を形成することであって、前記ワード線がバリア層とワード線金属のうちの１つ以上を含む、ワード線を形成することと、活性開口部内に充填材を堆積させることと、メモリスタックを貫通するスリットパターン開口部を形成することと、スリットパターン開口部を通して第２の材料層及び半導体材料層を陥凹させることによって、キャパシタ開口部を形成することと、半導体材料層上に金属ケイ素化合物層を形成することと、キャパシタ開口部内にキャパシタを形成することと、充填材内にビット線開口部を形成することと、ビット線開口部内にビット線を形成することとを含む。

【0008】

［０００８］本開示の更なる実施形態は、処理チャンバのコントローラによって実行されると、処理チャンバに、メモリスタックを形成する動作であって、メモリスタックが、犠牲層と、第１の材料層、第２の材料層、及び半導体材料層が交互に配置された層と、を含む、メモリスタックを形成する動作と、メモリスタックを貫通する活性開口部を形成し、活性開口部を通して第１の材料層を陥凹させて陥凹領域を形成する動作と、第２の材料層上にゲート酸化物層を堆積させる動作と、陥凹領域内にワード線を形成する動作であって、ワード線がバリア層とワード線金属のうちの１つ以上を含む、ワード線を形成する動作と、活性開口部内に充填材を堆積させる動作と、メモリスタックを貫通するスリットパターン開口部を形成する動作と、スリットパターン開口部を通して第２の材料層及び半導体材料層を陥凹させることによって、キャパシタ開口部を形成する動作と、半導体材料層上に金属ケイ素化合物層を形成する動作と、キャパシタ開口部内にキャパシタを形成する動作と、充填材内にビット線開口部を形成する動作と、ビット線開口部内にビット線を形成する動作とを実行させる命令を含む、非一時的なコンピュータ可読媒体を対象とする。

【0009】

［０００９］本開示の追加的な実施形態は、半導体デバイスを形成する方法を対象とする。１つ以上の実施形態では、本方法は、基板上に膜スタックを形成することであって、膜スタックが、半導体材料層と誘電体層とが交互に配置された複数の層を含む、膜スタックを形成することと、開口部を形するために、膜スタックをパターニングすることであって、開口部が、膜スタックの上面から基板まで延び、かつ１０：１以上のアスペクト比を有する、膜スタックをパターニングすることと、陥凹した半導体材料層を形成するために、開口部を通して半導体材料層を陥凹させることと、陥凹した半導体材料層上に金属層を選択的に堆積させることとを含む。

【0010】

［００１０］上記に記載した本開示の特徴を詳しく理解しうるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態が添付図面に示されている。しかし、本開示は他の等しく有効な実施形態も許容しうることから、添付図面が本開示の典型的な実施形態を例示しているにすぎず、よって本開示の範囲を限定すると見なされるべきではないことに留意されたい。本明細書に記載された実施形態は、添付図面では限定ではなく例示として図示されており、図面において類似の参照符号は、同様の要素を示す。

【図面の簡単な説明】

【0011】

【図1】［００１１］１つ以上の実施形態による方法のプロセスフロー図を示す。

【図2A】［００１２］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2B】［００１３］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2C】［００１４］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2D】［００１５］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2E】［００１６］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2F】［００１７］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2G】［００１８］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2H】［００１９］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2I】［００２０］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2J】［００２１］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2K】［００２２］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2L】［００２３］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2M】［００２４］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2N】［００２５］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2O】［００２６］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2P】［００２７］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図2Q】［００２８］本開示の１つ以上の実施形態によるメモリデバイスの断面図を示す。

【図3】［００２９］１つ以上の実施形態によるクラスタツールを示す。

【発明を実施するための形態】

【0012】

［００３０］本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行可能である。

【0013】

［００３１］以下の説明では、本開示の１つ以上の実施形態の十分な理解をもたらすため、数々の特定詳細（要素の特定の材料、化学的性質、寸法等）が提示されている。しかし、当業者には、これらの具体的な詳細がなくても、本開示の１つ以上の実施形態が実践されうることが、明らかだろう。他の例では、この記載を不必要に不明瞭にしないため、半導体製造のプロセス、技法、材料、機器などは詳細には説明されていない。当業者は、本明細書に含まれた記載内容を用いることで、必要以上の実験を行うことなく、適切な機能性を実施することが可能になるだろう。

【0014】

［００３２］本開示の特定の例示的な実施形態が、記載され、添付の図面に示されているが、このような実施形態は単なる例示に過ぎず、本開示を限定するものではなく、当業者は変形例を想起しうるため、本開示は、図示かつ記載された特定の構造及び配置に限定されないことを理解すべきである。

【0015】

［００３３］本明細書及び添付の特許請求の範囲で使用される「前駆体」、「反応物質」、「反応性ガス」などの用語は、交換可能に使用され、基板表面と反応しうる任意のガス種を指す。

【0016】

［００３４］１つ以上の実施形態によれば、膜又は膜の層に関して、「上に（ｏｎ）」という用語は、膜又は層が表面（例えば基板表面）上に直接存在すること、並びに膜又は層と表面（例えば基板表面）との間に１つ以上の下層が存在することを含む。したがって、１つ以上の実施形態において、「基板表面上」という表現は、１つ以上の下層を含むことを意図している。他の実施形態では、「直接（ｄｉｒｅｃｔｌｙ）」という語句は、表面（例えば基板表面）に接触している層又は膜を指し、介在する層はない。従って、「基板表面上に直接ある層（ａ ｌａｙｅｒ ｄｉｒｅｃｔｌｙ ｏｎ ｔｈｅ ｓｕｂｓｔｒａｔｅ ｓｕｒｆａｃｅ）」とは、基板表面に直接接触し、その間に層が存在しない層を指す。

【0017】

［００３５］本明細書で使用される場合、「ダイナミックランダムアクセスメモリ」又は「ＤＲＡＭ」という用語は、電荷のパケット（すなわち、２進数の１）、又は電荷なし（すなわち、２進数の０）をキャパシタ上に記憶することによってデータビットを記憶するメモリセルを指す。電荷はアクセストランジスタを介してキャパシタ上にゲートされ、同じトランジスタをオンにして、トランジスタ出力の相互接続ライン上に電荷パケットをダンプすることによって生じる電圧摂動を見ることによって感知される。したがって、単一のＤＲＡＭセルは、１つのトランジスタと１つのキャパシタで作られている。ＤＲＡＭデバイスは、ＤＲＡＭセルのアレイで形成されている。

【0018】

［００３６］従来、ＤＲＡＭセルは、埋め込みワード線構造に高仕事関数の金属構造を陥凹させていた。ＤＲＡＭデバイスでは、ビット線が基板の上方に位置する金属レベルに形成される一方で、ワード線は、基板表面のポリシリコンゲートレベルに形成される。埋設ワード線（ｂＷＬ）では、金属をゲート電極として使用して、ワード線を半導体基板の表面下に埋設している。

【0019】

［００３７］１つ以上の実施形態では、金属ケイ素化合物層を有するメモリデバイスが提供され、有利には３Ｄ ＤＲＡＭ用の低抵抗接点（ｌｏｗ ｒｅｓｉｓｔａｎｃｅ ｃｏｎｔａｃｔ）を形成する。３Ｄ ＤＲＡＭの活性エリア上に高品質のケイ素化合物を形成することは、直接開口部がないため困難である。更に、ケイ素化合物の堆積は難しい。構造の非視線特性（ｎｏｎ－ｌｉｎｅ－ｏｆ－ｓｉｇｈｔ ｐｒｏｐｅｒｔｙ）のため、ＰＶＤはオプションとならない。一方で、ＣＶＤは大量のスペースを占有し、キャビティの容積が減少し、したがってデバイスの静電容量が減少する。従って、１つ以上の実施形態は、金属ケイ素化合物を形成するための選択的堆積方法を提供する。

【0020】

［００３８］１つ以上の実施形態において、金属堆積及び他のプロセスは、分離された環境（例えば、クラスタプロセスツール）で実施することができる。したがって、本開示のいくつかの実施形態は、本方法を実施するための関連プロセスモジュールを備えた統合ツールシステムを提供する。

【0021】

［００３９］図１は、図示されたプロセスのいずれか又はすべてを含みうる方法１０のプロセスフロー図を示す。更に、個々のプロセスの順序を部分的に変えることもできる。方法１０は、本開示から逸脱することなく、列挙したプロセスのいずれかから開始することができる。図１を参照すると、工程１５で、メモリスタックが形成される。工程２０では、活性開口部がメモリスタック内にパターニングされる。工程２５において、第１の材料層、例えば窒化物層は、活性開口部を通して陥凹されうる。工程３０では、ゲート酸化物が堆積される。工程３５では、ワード線の置換が形成される。工程４０では、酸化物が堆積される。工程４５では、メモリスタックがスリットパターニングされる。工程５０では、キャパシタ開口部がパターニングされる。工程５５で、半導体材料層がキャパシタ開口部を通して陥凹される。工程６０では、金属ケイ素化合物層が堆積される。工程６５では、キャパシタが形成される。工程７０では、ビット線開口部がパターニングされる。工程７５では、ビット線が形成される。

【0022】

［００４０］図２Ａ～図２Ｑは、１つ以上の実施形態によるメモリデバイスの断面図を示す。

【0023】

［００４１］図２Ａを参照すると、本開示の１つ以上の実施形態に従って、電子デバイス１００の初期又は開始型（ｉｎｉｔｉａｌ ｏｒ ｓｔａｒｔｉｎｇ ｍｏｌｄ）が形成される。いくつかの実施形態では、図２Ａに示す電子デバイス１００は、ベア基板（図示せず）上に層状に形成される。１つ以上の実施形態において、図２Ａの電子デバイスは、基板１７０、第１の犠牲層１０２、第２の犠牲層１０４、及びメモリスタック１０６で構成される。

【0024】

［００４２］基板１７０は、当業者に知られている任意の適切な材料とすることができる。本明細書及び添付の特許請求の範囲で使用される場合、「基板」という用語は、プロセスが作用する表面又は表面の一部を指す。基板に対する言及は、文脈で別様に明示されない限り、基板の一部のみに対する言及でありうることも、当業者には理解されよう。更に、基板への堆積に対する言及は、ベア基板と、１つ以上の膜又はフィーチャが表面上に堆積又は形成された基板との、両方を意味しうる。

【0025】

［００４３］本明細書で使用される「基板」は、製造プロセス中に膜処理が実行される基板上に形成された任意の基板又は材料表面を指す。例えば、処理が実施されうる基板表面は、用途に応じて、シリコン、酸化ケイ素、歪みシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアといった材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった、他の任意の材料を含む。基板は半導体ウエハを含むが、これに限定されるわけではない。基板表面を研磨し、エッチングし、還元し、酸化させ、ヒドロキシル化し、アニーリングし、かつ／又はベイクするために、基板は前処理プロセスに曝露されることがある。本開示では、基板自体の表面に直接的に膜処理を行うことに加えて、開示されている膜処理ステップのうちの任意のものが、より詳細に後述するように、基板上に形成された下部層に実施されることもある。「基板表面（ｓｕｂｓｔｒａｔｅ ｓｕｒｆａｃｅ）」という語は、文脈から分かるように、かかる下部層を含むことを意図している。ゆえに、例えば、膜／層又は部分的な膜／層が基板表面上に堆積されている場合、新たに堆積された膜／層の露出面が基板表面となる。

【0026】

［００４４］１つ以上の実施形態では、基板１７０上に第１の犠牲層１０２があり、第１の犠牲層１０２上に第２の犠牲層１０４がある。第１の犠牲層１０２は、当業者に知られた任意の適切な材料を含みうる。１つ以上の実施形態では、第１の犠牲層１０２は絶縁層を含む。１つ以上の実施形態において、第１の犠牲層１０２は窒化ケイ素（ＳｉＮ）を含む。

【0027】

［００４５］第２の犠牲層１０４は、半導体材料層又は活性層とも称されうる。本明細書では、「活性層」又は「メモリ層」という用語は、チャネル、ビット線、ワード線、又はキャパシタを形成することができる材料の層を指す。１つ以上の実施形態において、活性層は、シリコン又はドープされたシリコンのうちの１つ以上を含む。

【0028】

［００４６］第２の犠牲層１０４は、当業者に知られた任意の適切な技術によって形成することができ、任意の適切な材料からつくることができる。いくつかの実施形態では、半導体材料は、ｎ型ドープされたシリコン（ｎ－Ｓｉ）、又はｐ型ドープされたシリコン（ｐ－Ｓｉ）などのドープされた材料でありうる。いくつかの実施形態では、半導体材料は、イオン注入プロセスなどの任意の適切なプロセスを使用してドープされうる。本明細書では、「ｎ型」という用語は、製造中に電子供与体元素（ｅｌｅｃｔｒｏｎ ｄｏｎｏｒ ｅｌｅｍｅｎｔ）でドーピングすることによって形成される半導体材料層を指す。ｎ型という用語は、電子の負電荷に由来する。ｎ型半導体材料層では、電子が多数キャリアであり、孔が少数キャリアである。本明細書では、「ｐ型」という用語は、ウェル（又は孔）の正電荷を指す。ｎ型半導体材料とは対照的に、ｐ型半導体材料は電子濃度よりも大きい孔濃度を有している。ｐ型半導体材料では、孔が多数キャリアであり、電子が少数キャリアである。１つ以上の実施形態において、ドーパントは、ホウ素（Ｂ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、その他の半導体ドーパント、又はこれらの組み合わせのうちの１つ以上から選択される。いくつかの実施形態では、第２の犠牲層１０４は、いくつかの異なる導電性材料又は半導体材料を含む。

【0029】

［００４７］第１の犠牲層１０２及び第２の犠牲層１０４は、基板１７０上に形成することができ、任意の適切な材料で作ることができる。いくつかの実施形態では、第１の犠牲層１０２及び第２の犠牲層１０４の１つ以上が、後のプロセスで除去され置換されうる。いくつかの実施形態では、第１の犠牲層１０２及び第２の犠牲層１０４の１つ以上は除去されず、メモリデバイス１００内に残る。この場合、「犠牲（ｓａｃｒｉｆｉｃｉａｌ）」という用語は、永久層を含む拡張された意味を有し、導電層と称されてもよい。１つ以上の実施形態において、第１の犠牲層１０２及び第２の犠牲層１０４の１つ以上は、隣接するメモリスタック１０６の層に対して選択的に除去できる材料を含む。

【0030】

［００４８］図示された実施形態におけるメモリスタック１０６は、交互に配置された複数の第１の材料層１０８、第２の材料層１１０、第１の犠牲層１０２、及び第２の犠牲層１０４を含む。図２Ａに示されるメモリスタック１０６は、交互に配置された第１の材料層１０８、第２の材料層１１０、第１の材料層１０８、第２の材料層１１０、第１の犠牲層１０２、及び第２の犠牲層１０４の単一セットを有するが、当業者であれば、これは単に例示目的にすぎないことを認識しよう。メモリスタック１０６は、交互に配置された任意の数の第１の材料層１０８、第２の材料層１１０、第１の犠牲層１０２、及び第２の犠牲層１０４を有しうる。例えば、いくつかの実施形態では、メモリスタック１０６は、１９２対の交互に配置された第１の材料層１０８、第２の材料層１１０、第１の犠牲層１０２、及び第２の犠牲層１０４を含む。他の実施形態では、メモリスタック１０６は、５０対を超える交互に配置された第１の材料層１０８、第２の材料層１１０、第１の犠牲層１０２、及び第２の犠牲層１０４、又は１００対を超える交互に配置された第１の材料層１０８、第２の材料層１１０、第１の犠牲層１０２、及び第２の犠牲層１０４、又は３００対を超える交互に配置された第１の材料層１０８、第２の材料層１１０、第１の犠牲層１０２、及び第２の犠牲層１０４を含む。

【0031】

［００４９］１つ以上の実施形態では、多数の活性エリア領域を形成するために、連続的堆積が使用される。１つ以上の実施形態では、酸化物－ポリシリコン、ポリシリコン－窒化物、酸化物・窒化物、シリコン・シリコンゲルマニウムなどの交互層の膜が堆積される。

【0032】

［００５０］１つ以上の実施形態において、第１の材料層１０８及び第２の材料層１１０は、独立して、絶縁材料を含む。１つ以上の実施形態において、第１の材料層１０８は窒化物層を含み、第２の材料層１０６は酸化物層を含む。いくつかの実施形態では、メモリスタック１０６は、交互に配置された酸化物とポリシリコン（ＯＰ）、又は酸化物と金属、又は酸化物と犠牲層などの非置換ゲートを含む。第１の層１０８に実質的に影響を与えることなく第２の層１１０が除去できるように、第２の層１１０は、第１の層１０８に対してエッチング選択性を有する材料を含む。１つ以上の実施形態において、第１の層１０８は、窒化ケイ素（ＳｉＮ）を含む。１つ以上の実施形態において、第２の層１１０は、酸化ケイ素（ＳｉＯｘ）を含む。１つ以上の実施形態において、第１の層１０８及び第２の層１１０は、化学気相堆積（ＣＶＤ）又は物理的気相堆積（ＰＶＤ）によって堆積される。

【0033】

［００５１］個々の交互層は、任意の適切な厚さに形成されうる。いくつかの実施形態では、各第２の層１１０の厚さはほぼ等しい。１つ以上の実施形態において、各第２の層１１０は第２の層の厚さを有する。いくつかの実施形態では、各第１の層１０８の厚さはほぼ等しい。この意味で使用される場合、ほぼ等しい厚さとは、互いの±５％以内である。いくつかの実施形態では、第２の層１１０と第１の層１０８との間にシリコン層（図示せず）が形成される。シリコン層の厚さは、第２の層１１０又は第１の層１０８の層の厚さに比べて比較的薄くてもよい。１つ以上の実施形態では、第１の層１０８は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍ～約３０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第１の層１０８は、約０．５～約４０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第２の層１１０は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍ～約３０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第２の層１１０は、約０．５～約４０ｎｍの範囲の厚さを有する。

【0034】

［００５２］図２Ｂを参照すると、デバイスは、活性開口部２１０を形成するようにパターニングされる。いくつかの実施形態では、活性開口部１５０をパターニングすることは、メモリスタック１０６、第１の犠牲層１０２、第２の犠牲層１０４を通って、基板１７０内にエッチングすることを含む。図２Ｂを参照すると、活性開口部２１０は、メモリスタック１０６を貫通して延び、第２の材料層１１０の表面及び第１の材料層１０８の表面を露出させる側壁を有している。

【0035】

［００５３］第１の犠牲層１０２及び第２の犠牲層１０４は、活性開口部２１０の側壁として露出した表面を有する。活性開口部２１０の側壁面と底部が基板１７０内に形成されるように、活性開口部２１０は、基板１７０内にある距離だけ延びている。活性開口部２１０の底部は、基板１７０の厚さ内の任意の地点に形成することができる。いくつかの実施形態では、活性開口部２１０は、基板１０２の厚さの約１０％から約９０％の範囲、又は約２０％から約８０％の範囲、又は約３０％から約７０％の範囲、又は約４０％から約６０％の範囲の厚さで、基板１７０内に延びる。いくつかの実施形態では、活性開口部２１０は、基板１７０の厚さの１０％、２０％、３０％、４０％、５０％、６０％、７０％、又は８０％以上の距離だけ基板１７０内に延びる。

【0036】

［００５４］図２Ｃを参照すると、第１の犠牲層１０２及び第１の材料層１０８、例えば窒化物層は、活性開口部２１０を通って選択的に陥凹され、陥凹領域１１６を形成する。１つ以上の実施形態において、第２の材料層１１０、例えば窒化物層は、酸素（Ｏ_２）と三フッ化窒素（ＮＦ_３）とを含むプロセスガスから遠隔プラズマを介して形成される反応種を使用して、活性開口部２１０を通して陥凹される。他の実施形態では、第２の材料層１１０、例えば窒化物層は、高温のリン（ｈｏｔ ｐｈｏｓｐｈｏｒｕｓ：ＨＰ）を用いて活性開口部２１０を通して陥凹される。

【0037】

［００５５］図２Ｄを参照すると、ゲート酸化物層１１４が、活性開口部２１０を通して第２の犠牲層１０４上に堆積される。ゲート酸化物層１１４は、当業者に知られている任意の適切な材料を含みうる。ゲート酸化物層１１４は、当業者に知られた１つ以上の堆積技術を用いて堆積させることができる。１つ以上の実施形態において、ゲート酸化物層１１４は、ＡＬＤ、ＣＶＤ、ＰＶＤ、ＭＢＥ、ＭＯＣＶＤ、スピンオン、又は当業者に知られた他の堆積技術など（ただし、これらに限定されない）の堆積技術の１つを使用して堆積される。図示された実施形態では、ゲート酸化物層１１４は均一な形状を有するコンフォーマル層として示されている。しかしながら、当業者であれば、これは単なる例示目的にすぎず、ゲート酸化物層１１４が丸みを帯びた外観を有するように、ゲート酸化物層１１４が等方的に形成されうることを認識するだろう。いくつかの実施形態では、ゲート酸化物層１１４は、第２の犠牲層１０４の表面上にコンフォーマル層として選択的に堆積される。いくつかの実施形態では、ゲート酸化物層１１４は、半導体表面の酸化によって形成される。

【0038】

［００５６］１つ以上の実施形態において、ゲート酸化物層１１４は、酸化ケイ素（ＳｉＯｘ）を含む。ゲート酸化物層１１４を説明するために「酸化ケイ素」という用語が使用されうるが、当業者は、本開示が特定の化学量論に限定されないことを認識するだろう。例えば、「酸化ケイ素」及び「二酸化ケイ素」という用語は、いずれもケイ素原子と酸素原子を任意の適切な化学量論比で有する材料を説明するために使用されうる。本開示に列挙される他の材料、例えば窒化ケイ素、酸窒化ケイ素、酸化タングステン、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウムなどについても、同じことが当てはまる。

【0039】

［００５７］本明細書で使用される「原子層堆積」又は「周期的堆積」は、基板表面上に材料の層を堆積させるために２つ以上の反応性化合物を順次曝露することを指す。基板又は基板の一部は、処理チャンバの反応ゾーンに導入される２つ以上の反応性化合物に別々に曝露される。時間領域ＡＬＤプロセスでは、各反応性化合物への曝露は、各化合物が基板表面上に付着及び／又は反応し、次いで処理チャンバからパージされることが許容されるように、時間遅延によって分離される。これらの反応性化合物は、基板に順次曝露されると言われている。空間的ＡＬＤプロセスでは、基板表面の異なる部分、又は基板表面上の材料は、実質的に、基板上の任意の所与の点が複数の反応性化合物に同時に曝露されないように、２つ以上の反応性化合物に同時に曝露される。本明細書及び添付の特許請求の範囲で使用される際に、この意味で使用される「実質的に」という用語は、当業者によって理解されるように、基板の小さな部分が拡散のため同時に複数の反応性ガスに曝露される可能性があり、同時の曝露は意図的でないことを意味する。

【0040】

［００５８］時間領域ＡＬＤプロセスの１つの態様では、第１の反応性ガス（すなわち、第１の前駆体又は化合物Ａ、例えばアルミニウム前駆体）が、反応ゾーン内にパルス供給され、その後、第１の時間遅延を伴う。次に、第２の前駆体又は化合物Ｂ（例えば、、酸化剤）が反応ゾーン内にパルス供給され、その後、第２の遅延を伴う。各時間遅延の間、アルゴンのようなパージガスが処理チャンバに導入され、反応ゾーンがパージされるか、又は別法で、反応ゾーンから任意の残留反応性化合物又は反応副生成物が除去される。代替的には、反応性化合物のパルス間の時間遅延の間、パージガスのみが流動するように、堆積プロセス全体にわたってパージガスが連続的に流動しうる。反応性化合物は、基板表面上に所望の膜又は膜の厚さが形成されるまで、交互にパルス供給される。いずれの場合でも、化合物Ａ、パージガス、化合物Ｂ、及びパージガスをパルス供給するＡＬＤプロセスは、１サイクルである。サイクルは、化合物Ａ又は化合物Ｂのいずれかで開始し、所定の厚さを有する膜が実現されるまで、そのサイクルのそれぞれの順序を継続しうる。

【0041】

［００５９］空間ＡＬＤプロセスの実施形態では、第１の反応性ガス及び第２の反応性ガス（例えば、窒素ガス）は、反応ゾーンに同時に供給されるが、不活性ガスカーテン及び／又は真空カーテンによって分離される。基板上の任意の所与の点が、第１の反応性ガス及び第２の反応性ガスに曝露されるように、基板を、ガス供給装置に対して移動させる。

【0042】

［００６０］本明細書で使用される際に、「化学気相堆積」は、基板表面が前駆体及び／又は共試薬に同時に又は実質的に同時に曝露されるプロセスを指す。本明細書中で使用される際に、「実質的に同時に」は、共流（ｃｏ－ｆｌｏｗ）か、又は前駆体の曝露の大部分について重複している場合のいずれかを指す。

【0043】

［００６１］プラズマ化学気相堆積（ＰＥＣＶＤ）は、費用効率と膜特性の多用途性とにより、薄膜を堆積させるために広く使用されている。ＰＥＣＶＤプロセスでは、例えば、キャリアガスに同伴された気相炭化水素又は液相炭化水素の蒸気などの炭化水素供給源は、ＰＥＣＶＤチャンバへ導入される。プラズマ開始ガス、典型的にはヘリウムもチャンバへ導入される。次に、プラズマがチャンバ内で開始され、励起されたＣＨラジカルが生成される。励起されたＣＨラジカルは、チャンバ中に配置された基板の表面と化学的に結合され、その上に所望の膜が形成される。ＰＥＣＶＤプロセスに関連して本明細書に記載される実施態様は、任意の好適な薄膜堆積システムを使用して実施されうる。本明細書に記載された任意の装置の説明は例示的なものであり、本明細書に記載された実施形態の範囲を制限するものと理解又は解釈すべきではない。

【0044】

［００６２］図２Ｅを参照すると、ワード線が形成されている。ワード線は、バリア層１１６とワード線金属１１８の１つ以上を含む。酸化物層１１４は、当業者に知られている任意の適切な材料を含みうる。バリア層１１６は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、バリア層１１６は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のうちの１つ以上を含む。１つ以上の実施形態では、ワード線金属１１８は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１つ以上を含むバルク金属を含む。１つ以上の実施形態では、ワード線金属１１８はタングステン（Ｗ）を含む。他の実施形態では、ワード線金属１８４はルテニウム（Ｒｕ）を含む。

【0045】

［００６３］図２Ｆは、活性開口部２１０が充填材１２０で充填される方法１０の工程４０を示す。充填材１２０は、当業者に知られている任意の適切な材料でありうる。１つ以上の実施形態において、充填材１２０は、誘電材料の１つ以上を含む。本明細書では、「誘電体材料」という用語は、電界中で分極可能な電気絶縁体である材料の層を指す。１つ以上の実施形態において、誘電体材料は、酸化物、炭素がドープされた酸化物、酸化ケイ素（ＳｉＯ）、多孔性二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（ＳｉＮ）、酸化ケイ素／窒化ケイ素、炭化物、オキシカーバイド、窒化物、酸素窒化物、酸素炭窒化物、ポリマー、リンケイ酸ガラス、フッ化ケイ酸塩ガラス（ＳｉＯＦ）ガラス、又は有機ケイ酸塩ガラス（ＳｉＯＣＨ）のうちの１つ以上を含む。

【0046】

［００６４］図２Ｇは、方法１０の工程４５を示し、デバイスは、メモリスタック１０６の上面から基板１７０まで延びるスリットパターン開口部１２２を形成するようにスリットパターニングされている。

【0047】

［００６５］図２Ｈは、方法１０の工程５０及び５５を示す。ここで、キャパシタ開口部１２４が形成され、第２の犠牲層１０４及びポリシリコン層１０５がスリットパターン開口部１２２を通って陥凹される。このプロセスはまた、「プルバック（ｐｕｌｌ ｂａｃｋ）」プロセスとも称される。１つ以上の実施形態において、図２Ｈに示すプロセスは、ポリシリコンプルバックである。

【0048】

［００６６］図２Ｉは、方法１０の工程６０を示し、ここで、第２の犠牲層１０４上の開口部１２４に、金属ケイ素化合物層１２６が形成される。金属ケイ素化合物層１２６は、当業者に知られている任意の適切な技術によって形成されうる。１つ以上の実施形態において、金属ケイ素化合物層１２６は、キャパシタ開口部１２４を通ってポリシリコン層１０５上に選択的に堆積される。例えば、フッ化タングステン（ＷＦ_６）と水素（Ｈ_２）を用いて、ケイ素（Ｓｉ）表面に選択的なタングステン（Ｗ）又はタングステンケイ素化合物（ＷＳｉｘ）が堆積されうる。

【0049】

［００６７］１つ以上の実施形態では、金属ケイ素化合物層１２６は金属を含む。金属は、当業者に知られている適切な金属でありうる。１つ以上の実施形態において、金属は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、及びモリブデン（Ｍｏ）のうちの１つ以上から選択される。したがって、１つ以上の実施形態では、金属ケイ素化合物層１２６は、チタンケイ素化合物（ＴｉＳｉ）、タンタルケイ素化合物（ＴａＳｉ）、タングステンケイ素化合物（ＷＳｉ）、ルテニウムケイ素化合物（ＲｕＳｉ）、イリジウムケイ素化合物（ＩｒＳｉ）、及びモリブデンケイ素化合物（ＭｏＳｉ）のうちの１つ以上を含む。

【0050】

［００６８］理論に束縛されることを意図していないが、金属ケイ素化合物層１２６が存在することで、抵抗が低い接点（ｃｏｎｔａｃｔ）が形成されると考えられる。いくつかの実施形態では、金属ケイ素化合物層１２６は、金属ケイ素化合物層を有していない３Ｄ ＤＲＡＭデバイスと比較して、０．５から０．０１の範囲の量で抵抗を低下させうる。

【0051】

［００６９］図２Ｊ～２Ｎは、方法１０の工程６５を示し、ここで、キャパシタ１８０が形成される。図２Ｊでは、キャパシタを形成する前に開口部１２４を拡大し、広がったキャパシタ開口部１２８が形成される。開口部１２４は、当業者に知られている任意の適切な技術によって広げることができる。開口部１２４がキャパシタ開口部１２８まで広げられた後、図２Ｋ～２Ｍに示すように、内部にキャパシタ１８０が形成される。いくつかの実施形態のキャパシタ開口部１２４は、活性領域１０５の厚さの割合だけ広げられている。いくつかの実施形態では、キャパシタ開口部１２４は、活性領域１０５の厚さの１０％～８０％の範囲の量だけ広げられている。いくつかの実施形態では、キャパシタ開口部１２４は、２０％～７５％の範囲、又は３０％～６０％の範囲の量だけ広げられる。いくつかの実施形態では、キャパシタ開口部１２４は、希ＨＦ（～１％ＨＦ水溶液）湿式エッチングを用いて広げられる。いくつかの実施形態では、キャパシタ開口部を広げると、キャパシタ表面積が１％～８５％の範囲、又は５％～８０％の範囲、又は１０％～７５％の範囲、又は２０％～６０％の範囲で増加する。

【0052】

［００７０］図２Ｋ～２Ｎは、陥凹ポリシリコン層１０５に隣接する広がったキャパシタ開口部１２８に形成されたキャパシタ１８０を示す。いくつかの実施形態では、キャパシタは、最初にキャパシタ開口部１２８に下部電極１３０を堆積させることによって形成される。下部電極１３０は、底部電極又は底部接点（ｂｏｔｔｏｍ ｃｏｎｔａｃｔ）とも称され、当業者に知られている任意の適切な技術によって形成することができる。いくつかの実施形態では、下部電極１３０は、原子層堆積によって堆積されたコンフォーマル膜（ｃｏｎｆｏｒｍａｌ ｆｉｌｍ）である。１つ以上の実施形態において、下部電極１３０は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、又は白金（Ｐｔ）、及び前述の金属のいずれかの金属窒化物のうちの１つ以上から選択される材料を含む。例えば、１つ以上の実施形態では、下部電極１３０は、窒化銅、窒化コバルト、窒化タングステン、窒化チタン、窒化モリブデン、窒化ニッケル、窒化ルテニウム、窒化銀、窒化金、窒化イリジウム、窒化タンタル、又は窒化白金の１つ以上から選択される材料を含む。いくつかの実施形態では、キャパシタは、底部電極、キャパシタ誘電体、及び上部電極を含む。いくつかの実施形態では、キャパシタは二重層を含む。例えば、上部電極と窒化チタンにシリコンゲルマニウムを加えた二重層である。

【0053】

［００７１］いくつかの実施形態では、キャパシタを形成することは、下部電極、高誘電率の誘電体層、上部電極、及びシリコンゲルマニウム（ＳｉＧｅ）層のうちの１つ以上を堆積させることを含む。

【0054】

［００７２］図２Ｌを参照すると、キャパシタ開口部１２８内の下部電極１３０上に高誘電率の誘電体１３２が堆積されている。いくつかの実施形態の高誘電率の誘電体１３２は、酸化ハフニウムを含む。いくつかの実施形態では、高誘電率の誘電体１３２は、原子層堆積によってコンフォーマル膜として堆積される。図２Ｍを参照すると、上部電極１３４が高誘電率の誘電体１３２内のキャパシタ開口部１２８に形成されている。上部接点又は上部電極とも称される上部電極１３４は、当業者に知られている任意の適切な技術によって形成することができる。１つ以上の実施形態では、上部電極１３４は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、又は白金（Ｐｔ）、及び前述の金属のいずれかの金属窒化物のうちの１つ以上を含む導電性材料を含む。例えば、１つ以上の実施形態では、下部電極１３０は、窒化銅、窒化コバルト、窒化タングステン、窒化チタン、窒化モリブデン、窒化ニッケル、窒化ルテニウム、窒化銀、窒化金、窒化イリジウム、窒化タンタル、又は窒化白金の１つ以上から選択される材料を含む。いくつかの実施形態では、図示されていないが、上部電極１３０の形成後にキャパシタ開口部１２８に残る任意の空きスペースを埋めるために誘電体が堆積される。いくつかの実施形態の誘電体は、個々のユニットセルを隣接するユニットセルから分離し、短絡を防止する。

【0055】

［００７３］１つ以上の実施形態では、図２Ｎを参照すると、スリットパターン開口部１２２は、シリコンゲルマニウム（ＳｉＧｅ）層１３６で充填され、上部電極１３０上にキャパシタ１８０を形成する。

【0056】

［００７４］図２Ｏは、方法１０の工程７０を示し、ビット線孔１３８（ビット線開口部とも称される）が形成される。いくつかの実施形態では、電子デバイスは、複数のビット線孔１３８を形成するようにパターニングされる。ビット線孔１３８は、当業者に知られている任意の適切な技術によって形成することができる。いくつかの実施形態では、ビット線孔１３８は、パターニングされたハードマスクを位置決めし、ハードマスクを通して誘電体１２０をエッチングすることによって形成される。

【0057】

［００７５］１つ以上の実施形態では、図２Ｐを参照すると、第２の犠牲層１０４及びポリシリコン層１０５は、例えば気相ドーピングプロセスによって、ドープされる。気相ドーピングプロセスは、ポリシリコン層１０５及び第２の犠牲層１０４の外側エッジにドープされた層１４０を形成する。いくつかの実施形態では、ドーピングは、ドーパント源を用いてポリシリコン層１０５材料の堆積中に行われる。例えば、材料内に、リンがドープされたシリカガラス（ＰＳＧ）又はホウ素リンがドープされたガラス（ＢＰＳＧ）が拡散される。いくつかの実施形態では、ドープされた層１４０は、約１ｎｍ～約２０ｎｍの範囲の厚さ（ポリシリコン層１０５の外側エッジからビット線開口部１３８に向かって測定される）を有している。

【0058】

［００７６］図２Ｑは、方法１０の工程７５を示し、ここで、ビット線１４２がビット線孔１３８内に形成される。１つ以上の実施形態では、ビット線１４２は、オプションのビット線ライナ（ビット線バリア層とも称される）及びビット線金属を含みうる。

【0059】

［００７７］オプションのビット線ライナは、当業者に知られている任意の適切な技術によって堆積された任意の適切な材料で作ることができる。いくつかの実施形態では、ビット線ライナは、複数のビット線孔１３８内にコンフォーマルに堆積され、誘電体１２０の露出面及び活性材料１０５のドープされた表面１４０（又は露出面）上に堆積される。１つ以上の実施形態では、ビット線ライナは、活性材料１０５の内側端部のソース（ｓｏｕｒｃｅ）／ドレイン領域上に堆積される。ビット線ライナは、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を含むがこれらに限定されない任意の適切な材料とすることができる。いくつかの実施形態では、オプションのビット線ライナは、窒化チタン（ＴｉＮ）を含むか、又は基本的に窒化チタン（ＴｉＮ）からなる。このように使用される場合、「基本的に～からなる」という用語は、膜の組成が、記載された種の約９５％、９８％、９９％又は９９．５％以上であることを意味する。いくつかの実施形態では、オプションのビット線ライナは、窒化タンタル（ＴａＮ）を含むか、又は基本的に窒化タンタル（ＴａＮ）からなる。いくつかの実施形態では、ビット線ライナはコンフォーマル層である。いくつかの実施形態では、ビット線ライナは原子層堆積によって堆積される。

【0060】

［００７８］いくつかの実施形態では、ビット線１４２はビット線金属を含む。ビット線金属は、当業者に知られている任意の適切な金属を含みうる。１つ以上の実施形態では、ビット線金属は、タングステンケイ素化合物（ＷＳｉ）、窒化タングステン（ＷＮ）、又はタングステン（Ｗ）のうちの１つ以上を含むか、又は基本的にこれらからなる。ビット線金属は、当業者に知られている任意の適切な技術によって堆積させることができ、任意の適切な材料とすることができる。１つ以上の実施形態において、ビット線１４２を形成することは、ビット線金属を堆積させる前にビット線金属シード層（図示せず）を形成することを更に含む。

【0061】

［００７９］本開示の追加的な実施形態は、図３に示すように、説明したメモリデバイス及び方法を形成するための処理ツール９００を対象とする。クラスタツール９００は、複数の側面を有する少なくとも１つの中央移送ステーション９２１、９３１を含む。ロボット９２５、９３５は、中央移送ステーション９２１、９３１内に配置され、ロボットブレード及びウエハを複数の側面の各々に移動させるように構成される。

【0062】

［００８０］クラスタツール９００は、中央移送ステーションに接続された、プロセスステーションとも称される複数の処理チャンバ９０２、９０４、９０６、９０８、９１０、９１２、９１４、９１６、及び９１８を備える。様々な処理チャンバは、隣接する処理ステーションから分離した別個の処理領域を提供する。処理チャンバは、予洗浄チャンバ、バッファチャンバ、１つ以上の移送空間、ウエハ配向／ガス抜きチャンバ、極低温冷却チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバ、選択的エッチングチャンバなどを含むが、これらに限定されない任意の適切なチャンバとすることができる。処理チャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものとして解釈すべきではない。

【0063】

［００８１］図３に示す実施形態では、ファクトリインターフェース９５０がクラスタツール９００の前面に接続されている。ファクトリインターフェース９５０は、ファクトリインターフェース９５０の前面９５１上にローディングチャンバ９５４及びアンローディングチャンバ９５６を含む。ローディングチャンバ９５４が左側に示され、アンローディングチャンバ９５６が右側に示されているが、当業者は、これが１つの可能な構成を表しているにすぎないことを理解するだろう。

【0064】

［００８２］ローディングチャンバ９５４及びアンローディングチャンバ９５６のサイズ及び形状は、例えば、クラスタツール９００内で処理される基板に応じて変化しうる。図示された実施形態では、ローディングチャンバ９５４及びアンローディングチャンバ９５６は、複数のウエハがカセット内に配置されたウエハカセットを保持するようにサイズ決定される。

【0065】

［００８３］ロボット９５２は、ファクトリインターフェース９５０内にあり、ローディングチャンバ９５４とアンローディングチャンバ９５６との間を移動することができる。ロボット９５２は、ローディングチャンバ９５４内のカセットからファクトリインターフェース９５０を通ってロードロックチャンバ９６０までウエハを移送可能である。また、ロボット９５２は、ロードロックチャンバ９６２からファクトリインターフェース９５０を通ってアンローディングチャンバ９５６内のカセットまでウエハを移送可能である。当業者には理解されるように、ファクトリインターフェース９５０は、複数のロボット９５２を有しうる。例えば、ファクトリインターフェース９５０は、ローディングチャンバ９５４とロードロックチャンバ９６０との間でウエハを移送する第１のロボットと、ロードロックチャンバ９６２とアンローディングチャンバ９５６との間でウエハを移送する第２のロボットとを有しうる。

【0066】

［００８４］図示されたクラスタツール９００は、第１のセクション９２０及び第２のセクション９３０を有する。第１のセクション９２０は、ロードロックチャンバ９６０、９６２を通してファクトリインターフェース９５０に接続される。第１のセクション９２０は、少なくとも１つのロボット９２５が内部に配置された第１の移送チャンバ９２１を含む。ロボット９２５はまた、ロボット式ウエハ搬送機構とも呼ばれる称される。第１の移送チャンバ９２１は、ロードロックチャンバ９６０、９６２、処理チャンバ９０２、９０４、９１６、９１８、及びバッファチャンバ９２２、９２４に対して中央に位置する。いくつかの実施形態のロボット９２５は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。いくつかの実施形態では、第１の移送チャンバ９２１は、複数のロボット式ウエハ移送機構を備える。第１の移送チャンバ９２１内のロボット９２５は、第１の移送チャンバ９２１周囲のチャンバ間でウエハを移動させるように構成される。個々のウエハは、第１のロボット式機構の遠位端に位置するウエハ搬送ブレード上に担持される。

【0067】

［００８５］第１のセクション９２０内のウエハを処理した後、ウエハは、第２のセクション９３０まで通過チャンバを通って通過しうる。例えば、チャンバ９２２、９２４は、単方向又は双方向の通過チャンバでありうる。通過チャンバ９２２、９２４は、例えば、第２のセクション９３０における処理前に、ウエハを極低温冷却するために使用することができ、又は第１のセクション９２０に戻る前にウエハ冷却又は後処理を許容する。

【0068】

［００８６］システムコントローラ９９０は、第１のロボット９２５、第２のロボット９３５、第１の複数の処理チャンバ９０２、９０４、９１６、９１８、及び第２の複数の処理チャンバ９０６、９０８、９１０、９１２、９１４と通信している。システムコントローラ９９０は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素でありうる。例えば、システムコントローラ９９０は、中央処理装置（ＣＰＵ）、メモリ、適切な回路、及びストレージを含むコンピュータでありうる。

【0069】

［００８７］プロセスは、概して、プロセッサによって実行されると、処理チャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ９９０のメモリに記憶されうる。当該ソフトウェアルーチンは、プロセッサによって制御されるハードウェアから遠隔に位置する第２のプロセッサ（図示せず）によって記憶及び／又は実行されうる。本開示の方法のいくつか又はすべてはまた、ハードウェアで実行されうる。したがって、本プロセスは、ソフトウェアに実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路又は他のタイプのハードウェア実装としてのハードウェアで、又はソフトウェアとハードウェアの組合せとして実行されうる。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する特定用途コンピュータ（コントローラ）に変換する。

【0070】

［００８８］「下に（ｂｅｎｅａｔｈ、ｂｅｌｏｗ、ｌｏｗｅｒ）」、「上に（ａｂｏｖｅ、ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、説明を容易にする目的で、図に示されるように、１つの要素又は特徴の別の要素又は特徴に対する関係を説明するために使用されうる。空間的に相対的な用語は、図示された配向に加えて、使用時又は動作時のデバイスの異なる配向を包含することを意図することが理解されよう。例えば、図のデバイスが裏返された場合、他の要素又はフィーチャの「下に（ｂｅｌｏｗ又はｂｅｎｅａｔｈ）」と説明された要素は、この際、他の要素又はフィーチャの「上に（ａｂｏｖｅ）」配向されることになろう。したがって、例示的な用語「下に（ｂｅｌｏｗ）」は、上と下の両方の配向が包含されうる。本デバイスは、他の配向（９０度回転させた配向又は他の配向）であってもよく、本明細書で使用される空間的に相対的な記述は、それに応じて解釈されうる。

【0071】

［００８９］本明細書で論じられる材料及び方法を説明する文脈における（特に、以下の特許請求の範囲の文脈における）、「１つの（「ａ」及び「ａｎ」）」、「その（ｔｈｅ）」並びに類似の指示対象の使用は、本明細書で別段の指示がない限り、又は文脈によって明らかに矛盾しない限り、単数と複数の両方を包含すると解釈されるべきである。本明細書中の数値範囲の列挙は、本明細書中で特に指摘しない限り、単にその範囲内に該当する各別個の値を個々に言及する略記法としての役割を果たすことを単に意図しているにすぎず、各別個の値は、本明細書中で個々に列挙されるかのように、明細書に組み込まれる。本明細書に記載のすべての方法は、本明細書に別段の指示がない限り、又は明らかに文脈に矛盾しない限り、任意の適切な順序で実行されうる。本明細書で提供された任意の及びすべての例、又は例示的な文言（例えば、「～など（ｓｕｃｈ ａｓ）」）の使用は、単に材料及び方法、をより良好に説明することを意図したものであり、特に主張しない限り、範囲を限定するものではない。本明細書中のいかなる文言も、開示された材料及び方法の実施に不可欠なものとして特許請求されていない要素を示すものと解釈すべきではない。

【0072】

［００９０］本明細書全体を通して、「１つの実施形態」、「特定の実施形態」、「１つ以上の実施形態」又は「実施形態」への言及は、実施形態に関連して説明された特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通じて様々な箇所で「１つ以上の実施形態では」、「特定の実施形態では」、「１つの実施形態では」、又は「実施形態では」といった表現が現れるが、必ずしも本開示の同じ実施形態を指すものではない。更に、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態において、任意の適切な方法で組み合わせることができる。

【0073】

［００９１］本明細書における開示は、特定の実施形態を参照して説明されてきたが、当業者であれば、説明された実施形態が、本開示の原理及び適用を単に例示しているに過ぎないことを理解しよう。本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な修正及び変更を行うことができることが、当業者には明らかになろう。したがって、本開示は、添付の特許請求の範囲及びその均等物の範囲内にある修正例及び変形例を含むことができる。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図2K】

【図2L】

【図2M】

【図2N】

【図2O】

【図2P】

【図2Q】

【図3】

【国際調査報告】