特表 2024-530636 底部誘電体を有するナノシートのソースドレイン形成のためのテンプレート

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-08-23

(54)【発明の名称】底部誘電体を有するナノシートのソースドレイン形成のためのテンプレート

(51)【国際特許分類】

   H01L 29/786 20060101AFI20240816BHJP

   H01L 21/336 20060101ALI20240816BHJP

【ＦＩ】

H01L29/78 618E

H01L29/78 616V

H01L29/78 618C

H01L29/78 616K

H01L29/78 617M

H01L29/78 626C

H01L29/78 627F

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024506539

(86)(22)【出願日】2022-08-03

(85)【翻訳文提出日】2024-03-27

(86)【国際出願番号】 US2022039257

(87)【国際公開番号】W WO2023014774

(87)【国際公開日】2023-02-09

(31)【優先権主張番号】63/228,809

(32)【優先日】2021-08-03

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/879,088

(32)【優先日】2022-08-02

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】コロンボー， ベンジャミン

(72)【発明者】

【氏名】チョプラ， ソーラブ

(72)【発明者】

【氏名】キム， ミョンソン

(72)【発明者】

【氏名】プラナタルティハラン， バラスブラマニアン

【テーマコード（参考）】

5F110

【Ｆターム（参考）】

5F110AA02

5F110AA06

5F110CC10

5F110DD01

5F110DD05

5F110DD12

5F110DD13

5F110DD14

5F110EE01

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5F110EE04

5F110EE42

5F110FF01

5F110GG01

5F110GG02

5F110GG03

5F110GG13

5F110GG20

5F110GG25

5F110HJ01

5F110HK04

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5F110HK09

5F110HK14

5F110HK16

5F110HK32

5F110HK35

5F110HK37

5F110NN02

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5F110NN23

5F110NN24

5F110NN25

5F110NN35

5F110NN40

5F110PP02

5F110PP03

5F110PP10

5F110QQ04

5F110QQ09

5F110QQ19

(57)【要約】

半導体デバイスとその製造方法が説明される。本方法は、基板上に底部誘電体絶縁（ＢＤＩ）層を形成することと、ソース／ドレイントレンチ内にテンプレート材料を堆積させることとを含む。テンプレート材料は結晶化される。その後、ソース領域とドレイン領域のエピタキシャル成長が進行し、この成長は、有利には、ソース領域とドレイン領域の底部と側壁で行われる。
【選択図】図４Ａ

【特許請求の範囲】

【請求項1】

半導体デバイスを形成する方法であって、
基板上の底部誘電体絶縁層の上面に超格子構造を形成することであって、前記超格子構造が、複数の積層ペアで交互に配置された複数の水平チャネル層及び対応する複数の半導体材料層を含む、超格子構造を形成することと、
前記基板上の前記底部誘電体絶縁層上に、前記超格子構造に隣接するソーストレンチ及びドレイントレンチを形成することと、
前記ソーストレンチ内及び前記ドレイントレンチ内にテンプレート材料を堆積させることと、
前記テンプレート材料を結晶化させることと、
ソース領域及びドレイン領域を形成することと
を含む、方法。

【請求項2】

前記テンプレート材料がアモルファスである、請求項１に記載の方法。

【請求項3】

前記テンプレート材料が、ケイ素（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、及びハフニウム（Ｈｆ）を含む、請求項２に記載の方法。

【請求項4】

前記テンプレート材料が２ｎｍから５０ｎｍの範囲の厚さを有している、請求項２に記載の方法。

【請求項5】

前記複数の半導体材料層及び前記複数の水平チャネル層が、独立して、シリコンゲルマニウム（ＳｉＧｅ）及びケイ素（Ｓｉ）のうちの１つ以上を含む、請求項１に記載の方法。

【請求項6】

前記テンプレート材料を結晶化させることが、急速熱処理（ＲＴＰ）アニール又はレーザアニールの１つ以上を含む、請求項１に記載の方法。

【請求項7】

前記ソース領域及び前記ドレイン領域を形成することが、その上にエピタキシャル層を成長させることを含む、請求項１に記載の方法。

【請求項8】

前記ソース領域及び前記ドレイン領域には、リン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、及びガリウム（Ｇａ）のうちの１つ以上が独立してドープされる、請求項１に記載の方法。

【請求項9】

前記底部誘電体絶縁層が、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、及び高誘電率材料のうちの１つ以上を含む、請求項１に記載の方法。

【請求項10】

前記超格子構造の上面にゲート構造を形成することを更に含む、請求項１に記載の方法。

【請求項11】

前記ゲート構造上及び前記超格子構造上に誘電体層を形成することを更に含む、請求項１０に記載の方法。

【請求項12】

前記ゲート構造が、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、及び窒化アルミニウム（ＴｉＡｌ）のうちの１つ以上を含む、請求項１１に記載の方法。

【請求項13】

半導体デバイスを形成する方法であって、
基板上の底部誘電体絶縁層の上面に超格子構造を形成することであって、前記超格子構造が、複数の積層ペアで交互に配置された複数の水平チャネル層及び対応する複数の半導体材料層を含む、超格子構造を形成することと、
前記超格子構造の上面にゲート構造を形成することと、
前記ゲート構造上及び前記超格子構造上に誘電体層を形成することと、
前記基板上の前記底部誘電体絶縁層上に、前記超格子構造に隣接するソーストレンチ及びドレイントレンチを形成することと、
前記ソーストレンチ内及び前記ドレイントレンチ内にテンプレート材料を堆積させることと、
前記テンプレート材料を結晶化させるために前記基板をアニーリングすることと、
ソース領域及びドレイン領域を形成することと
を含む、方法。

【請求項14】

前記テンプレート材料が、アモルファスであり、かつ２ｎｍから５０ｎｍの範囲の厚さを有している、請求項１３に記載の方法。

【請求項15】

前記テンプレート材料が、ケイ素（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、及びハフニウム（Ｈｆ）を含む、請求項１４に記載の方法。

【請求項16】

前記複数の半導体材料層及び前記複数の水平チャネル層が、独立して、シリコンゲルマニウム（ＳｉＧｅ）及びケイ素（Ｓｉ）のうちの１つ以上を含む、請求項１３に記載の方法。

【請求項17】

アニーリングすることが、急速熱処理（ＲＴＰ）アニール又はレーザアニールのうちの１つ以上を含む、請求項１３に記載の方法。

【請求項18】

前記ソース領域及び前記ドレイン領域を形成することが、その上にエピタキシャル層を成長させることを含む、請求項１３に記載の方法。

【請求項19】

前記ソース領域及び前記ドレイン領域には、リン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、及びガリウム（Ｇａ）のうちの１つ以上が独立してドープされる、請求項１３に記載の方法。

【請求項20】

前記底部誘電体絶縁層が、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、及び高誘電率材料のうちの１つ以上を含む、請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

［０００１］本開示の実施形態は、概して半導体デバイスに関する。より詳細には、本開示の実施形態は、テンプレートを有するソースドレイン領域を有するゲートオールアラウンド（ＧＡＡ）デバイスを対象とする。

【背景技術】

【0002】

［０００２］トランジスタは、ほとんどの集積回路の重要な構成要素である。トランジスタの駆動電流、ひいては速度はトランジスタのゲート幅に比例するため、より高速なトランジスタには、概して、より大きなゲート幅が必要となる。そのため、トランジスタのサイズと速度との間にはトレードオフがあり、「フィン（ｆｉｎ）」電界効果トランジスタ（ｆｉｎＦＥＴ）は、最大駆動電流と最小サイズという相反する目標に対処するために開発されてきた。ＦｉｎＦＥＴは、トランジスタの設置面積を大幅に増加させることなく、トランジスタのサイズを大幅に増加させるフィン形状のチャネル領域を特徴とし、現在多くの集積回路に適用されている。しかし、ＦｉｎＦＥＴには欠点もある。

【0003】

［０００３］回路密度の向上と高性能化を達成するためにトランジスタデバイスの特徴サイズが縮小し続けているため、静電結合を改善し、寄生容量及びオフ状態リークなどの悪影響を低減するためにトランジスタデバイスの構造を改善する必要がある。トランジスタデバイス構造の例には、平面の構造、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）構造、水平ゲートオールアラウンド（ｈＧＡＡ）構造などが含まれる。ｈＧＡＡデバイス構造には、積み重ねられた構成で吊り下げられ、ソース／ドレイン領域により接続された複数の格子整合チャネルが含まれる。ｈＧＡＡ構造は良好な静電制御を提供し、相補型金属酸化膜半導体（ＣＭＯＳ）ウエハ製造に広く採用されうる。

【0004】

［０００４］底部誘電体絶縁層の存在は、ナノシートデバイスの性能を向上させる主要な層となりつつある。しかし、ソース／ドレインの下に底部誘電体絶縁（ＢＤＩ）層がある場合、エピタキシャルソース／ドレインは側壁からしか成長できず、底部からは成長できないため、ソース及びドレイン領域の成長／形成の間、多数の欠陥が生じる。従って、ゲートオールアラウンドデバイスを形成するための改良された方法が必要とされている。

【発明の概要】

【0005】

［０００５］本開示の１つ以上の実施形態は、半導体デバイスを形成する方法を対象とする。１つ以上の実施形態では、半導体デバイスを形成する方法は、基板上の底部誘電体絶縁層の上面に超格子構造を形成することであって、超格子構造が、複数の積層ペアで交互に配置された複数の水平チャネル層及び対応する複数の半導体材料層を含む、超格子構造を形成することと、基板上の底部誘電体絶縁層上に、超格子構造に隣接するソーストレンチ及びドレイントレンチを形成することと、ソーストレンチ内及びドレイントレンチ内にテンプレート材料を堆積させることと、テンプレート材料を結晶化させることと、ソース領域及びドレイン領域を形成することとを含む。

【0006】

［０００６］本開示の追加的な実施形態は、半導体デバイスを形成する方法を対象とする。１つ以上の実施形態では、半導体デバイスを形成する方法は、基板上の底部誘電体絶縁層の上面に超格子構造を形成することであって、超格子構造が、複数の積層ペアで交互に配置された複数の水平チャネル層及び対応する複数の半導体材料層を含む、超格子構造を形成することと、超格子構造の上面にゲート構造を形成することと、ゲート構造上及び超格子構造上に誘電体層を形成することと、基板上の底部誘電体絶縁層上に、超格子構造に隣接するソーストレンチ及びドレイントレンチを形成することと、ソーストレンチ内及びドレイントレンチ内にテンプレート材料を堆積させることと、テンプレート材料を結晶化させるために基板をアニーリングすることと、ソース領域及びドレイン領域を形成することとを含む。

【0007】

［０００７］上述した本開示の特徴を詳細に理解しうるように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、一部の実施形態は添付の図面に示されている。しかし、本開示は他の等しく有効な実施形態も許容しうることから、添付図面が本開示の典型的な実施形態を例示しているにすぎず、よって本開示の範囲を限定すると見なされるべきではないことに留意されたい。

【図面の簡単な説明】

【0008】

【図1】［０００８］１つ以上の実施形態によるデバイスの断面図を示す。

【図2A】［０００９］１つ以上の実施形態によるデバイスの断面図を示す。

【図2B】［００１０］１つ以上の実施形態による、図２Ａのデバイスの一部の拡大断面図を示す。

【図2C】［００１１］１つ以上の実施形態によるデバイスの断面図を示す。

【図2D】［００１２］１つ以上の実施形態による、図２Ｃのデバイスの一部の拡大断面図を示す。

【図3A】［００１３］１つ以上の実施形態によるデバイスの断面図を示す。

【図3B】［００１４］１つ以上の代替的な実施形態によるデバイスの断面図を示す。

【図4A】［００１５］１つ以上の実施形態によるデバイスの断面図を示す。

【図4B】［００１６］１つ以上の代替的な実施形態によるデバイスの断面図を示す。

【図5】［００１７］本開示のいくつかの実施形態による半導体デバイスを形成するための方法の処理フロー図を示す。

【図6】［００１８］１つ以上の実施形態によるクラスタツールを示す。

【発明を実施するための形態】

【0009】

［００１９］理解を容易にするため、可能な場合、図に共通する同一の要素を指し示すために同一の参照番号が使用された。図は縮尺どおりには描かれておらず、分かりやすくするために簡略化されることがある。１つの実施形態の要素及び特徴は、更なる記述がなくても、他の実施形態に有益に組み込まれることがある。

【0010】

［００２０］本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行可能である。

【0011】

［００２１］本明細書及び添付の特許請求の範囲において使用される「基板」という用語は、処理が作用する表面又は表面の一部分を表している。また、基板への言及は、文脈が特に明確に示さない限り、基板の一部のみを指すこともありうると当業者には理解されよう。更に、基板への堆積に対する言及は、ベア基板と、１つ以上の膜又はフィーチャが表面上に堆積又は形成された基板との、両方を意味しうる。

【0012】

［００２２］本明細書で使用される「基板」は、製造プロセス中に膜処理が実行される基板上に形成された任意の基板又は材料表面を指す。例えば、処理が実施されうる基板表面には、用途に応じて、ケイ素、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった、他の任意の材料が含まれる。基板は半導体ウエハを含むが、これに限定されるわけではない。基板は、基板表面を研磨し、エッチングし、還元し、酸化させ、ヒドロキシル化し（又は、化学官能性を付与するためにターゲットの化学部分（ｃｈｅｍｉｃａｌ ｍｏｉｅｔｉｅｓ）を別様に生成若しくはグラフトし）、アニーリングし、かつ／又はベークするための、前処理プロセスに曝露されうる。基板自体の表面で直接膜処理することに加えて、本開示では、開示された任意の膜処理ステップは、以下でより詳細に開示されるように、基板に形成された下層においても実施することができる。そして、「基板表面」という用語は、文脈が示すように、このような下層を含むことが意図されている。ゆえに、例えば、膜／層又は部分的な膜／層が基板表面上に堆積されている場合、新たに堆積された膜／層の露出面が基板表面となる。所与の基板表面が何を含むかは、どのような膜が堆積されるか、及び使用される特定の化学的性質に左右される。

【0013】

［００２３］本明細書及び添付の特許請求の範囲で使用する場合、「前駆体」、「反応物質」「反応性ガス」などの用語は、基板表面と反応しうる任意のガス種を指すために、交換可能に使用される。

【0014】

［００２４］トランジスタは、半導体デバイス上に形成されることが多い回路部品又は素子である。回路設計によっては、キャパシタ、インダクタ、抵抗器、ダイオード、導電線又はその他の要素に加えて、半導体デバイス上にトランジスタが形成される。概して、トランジスタはソース領域とドレイン領域との間に形成されたゲートを含む。１つ以上の実施形態では、ソース領域及びドレイン領域は、基板のドープされた領域を含み、特定の用途に適したドーピングプロファイルを示す。ゲートはチャネル領域上に位置し、基板内のゲート電極とチャネル領域との間に介在するゲート誘電体を含む。

【0015】

［００２５］本明細書で使用する場合、「電界効果トランジスタ」又は「ＦＥＴ」という用語は、デバイスの電気的挙動を制御するために電界を使用するトランジスタを指す。エンハンスメントモード電界効果トランジスタは、概して、低温で非常に高い入力インピーダンスを示す。ドレイン端子とソース端子との間の導電性は、デバイス内の電界によって制御され、この電界は、デバイスの本体とゲートとの間の電圧差によって発生する。ＦＥＴの３つの端子は、キャリアがチャネルに入るソース（Ｓ）、キャリアがチャネルから出るドレイン（Ｄ）、チャネルの導電性を調節するゲート（Ｇ）である。従来、ソース（Ｓ）からチャネルに入る電流はＩＳ、ドレイン（Ｄ）からチャネルに入る電流はＩＤと表示される。ドレインソース間の電圧は、ＶＤＳと表示される。ゲート（Ｇ）に電圧を印加することで、ドレイン（すなわちＩＤ）でチャネルに入る電流が制御できる。

【0016】

［００２６］金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、電界効果トランジスタ（ＦＥＴ）の一種である。これは絶縁ゲートを有するものであり、絶縁ゲートの電圧が、デバイスの導電率を決定する。印加される電圧量に応じて導電率を変化させるこの能力は、電子信号を増幅させるか又は切り替えるために使用される。ＭＯＳＦＥＴは、本体電極と、本体の上方に位置し、ゲート誘電体層によって他のすべてのデバイス領域から絶縁されたゲート電極と、の間の金属酸化膜半導体（ＭＯＳ）容量による電荷集中の変調に基づいている。ＭＯＳキャパシタと比較して、ＭＯＳＦＥＴは、２つの追加端子（ソースとドレイン）を含み、各々が本体領域によって分離された個々の高くドープされた領域に接続されている。これらの領域は、ｐ型でもｎ型でもよいが、どちらも同じ型であり、本体領域とは反対の型である。ソースとドレインは（本体とは異なり）、高くドープされており、ドーピングの型の後に「＋」記号が付けられている。

【0017】

［００２７］ＭＯＳＦＥＴがｎチャネル又はｎＭＯＳ ＦＥＴである場合、ソースとドレインはｎ＋領域であり、本体はｐ領域である。ＭＯＳＦＥＴがｐチャネル又はｐＭＯＳ ＦＥＴの場合、ソースとドレインはｐ＋領域で、本体はｎ領域である。ソースは、チャネルを流れる電荷キャリア（ｎチャネルの場合は電子、ｐチャネルの場合は孔）の供給源であり、同様に、ドレインは、電荷キャリアがチャネルから出る場所であるため、そのように名付けられている。

【0018】

［００２８］本明細書で使用する場合、「フィン電界効果トランジスタ（ＦｉｎＦＥＴ）」という用語は、ゲートがチャネルの２面又は３面に配置され、ダブルゲート構造又はトリプルゲート構造を形成する基板上に構築されたＭＯＳＦＥＴトランジスタを指す。ＦｉｎＦＥＴデバイスは、チャネル領域が基板上で「フィン」を形成することから、ＦｉｎＦＥＴという総称が与えられている。ＦｉｎＦＥＴデバイスは、スイッチング時間が速く、電流密度が高い。

【0019】

［００２９］本明細書で使用する「ゲートオールアラウンド（ＧＡＡ）」という用語は、ゲート材料が全面でチャネル領域を取り囲む、例えばトランジスタなどの電子デバイスを指すために使用される。ＧＡＡトランジスタのチャネル領域は、ナノワイヤ若しくはナノスラブ若しくはナノシート、棒状チャネル、又は当業者に知られている他の適切なチャネル構成を含みうる。１つ以上の実施形態では、ＧＡＡデバイスのチャネル領域は、垂直に間隔を置いた複数の水平ナノワイヤ又は水平バーを有し、ＧＡＡトランジスタを積層型水平ゲートオールアラウンド（ｈＧＡＡ）トランジスタにする。

【0020】

［００３０］本明細書で使用する場合、「ナノワイヤ」という用語は、１ナノメートル（１０^－９メートル）ほどの直径を有するナノ構造を指す。ナノワイヤはまた、長さ対幅の比が１０００を超えるものとして定義することができる。代替的には、ナノワイヤは、厚さ又は直径が数十ナノメートル以下に制約され、長さが制約されない構造として定義することができる。ナノワイヤは、トランジスタ及びいくつかのレーザ用途に使用され、１つ以上の実施形態では、半導体材料、金属材料、絶縁材料、超伝導材料、又は分子材料で作られている。１つ以上の実施形態では、ナノワイヤは、ロジックＣＰＵ、ＧＰＵ、ＭＰＵ、及び揮発性（例えば、ＤＲＡＭ）及び不揮発性（例えば、ＮＡＮＤ）デバイス用のトランジスタに使用される。本明細書では、「ナノシート」という用語は、約０．１ｎｍから約１０００ｎｍの範囲の厚さを有する２次元ナノ構造を指す。

【0021】

［００３１］本開示の実施形態は、本開示の１つ以上の実施形態によるデバイス（例えば、トランジスタ）及びトランジスタを形成するためのプロセスを示す図によって説明される。図示されたプロセスは、開示されたプロセスの可能な用途を単に例示したものであり、当業者は、開示されたプロセスが図示された用途に限定されないことを認識しよう。

【0022】

［００３２］図を参照して、本開示の１つ以上の実施形態を説明する。１つ以上の実施形態の方法では、底部誘電体絶縁（ＢＤＩ）層を有するゲートオールアラウンドトランジスタが、標準的なプロセスフローを用いて製造される。ソース／ドレイン領域が形成された後に、テンプレート材料がソース／ドレイン領域に堆積され、テンプレート材料が結晶化され、ソース／ドレインが形成される。結晶化したテンプレート材料は、側壁上だけでなく、ソース／ドレイントレンチの底面にもエピタキシャル成長を許容する。

【0023】

［００３３］いくつかの実施形態では、テンプレート材料は、ソース／ドレイントレンチの底面及びソース／ドレイントレンチの側壁の１つ以上に堆積される。いくつかの実施形態では、テンプレート材料はコンフォーマルに堆積される。本明細書において、「コンフォーマル（ｃｏｎｆｏｒｍａｌ）」という用語は、層がフィーチャ又は層の輪郭に適合することを意味する。層の共形性は、通常、フィーチャの側壁に堆積された層の平均厚さと、基板のフィールド（又は上面）の同じ堆積層の平均厚さとの比によって定量化される。１つ以上の実施形態では、テンプレート材料は、急速熱処理（ＲＴＰ）、又はレーザアニールによって結晶化される。ソース領域及びドレイン領域を形成することは、エピタキシャル層を成長させることを含む。

【0024】

［００３４］図１～４Ｂは、本開示のいくつかの実施形態による半導体構造の製造段階を示す。図５は、本開示のいくつかの実施形態による半導体デバイスを形成するための方法２００のプロセスフロー図を示す。方法２００は、図１～４Ｂに関して以下に説明される。図１～４Ｂは、１つ以上の実施形態による電子デバイス（例えば、ＧＡＡ）の断面図である。方法２００は、半導体デバイスのマルチステップ製造プロセスの一部でありうる。したがって、方法２００は、クラスタツールに接続された任意の適切なプロセスチャンバで実行されうる。クラスタツールは、エッチング、堆積、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、酸化のために構成されたチャンバ、又は半導体デバイスの製造に使用される他の任意の適切なチャンバといった、半導体デバイスを製造するためのプロセスチャンバを含みうる。

【0025】

［００３５］図１～４Ｂは、図５の工程２１０～２１６の製造ステップである。図５を参照すると、デバイス１００を形成する方法２００は、工程２０２において、基板１０２を提供することによって開始する。いくつかの実施形態では、基板１０２はバルク半導体基板でありうる。本明細書では、「バルク半導体基板」という用語は、基板全体が半導体材料からなる基板を指す。バルク半導体基板は、半導体構造を形成するための任意の適切な半導体材料及び／又は半導体材料の組み合わせを含みうる。例えば、半導体層は、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた若しくはドープされていないポリシリコン、ドープされた若しくはドープされていないシリコンウエハ、パターニングされた若しくはパターニングされていないウエハ、ドープされたケイ素、ゲルマニウム、ガリウムヒ素、又は他の適切な半導体材料といった、１つ以上の材料を含みうる。いくつかの実施形態では、半導体材料はケイ素（Ｓｉ）である。１つ以上の実施形態では、半導体基板１０２は、半導体材料、例えば、ケイ素（Ｓｉ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウムスズ（ＧｅＳｎ）、他の半導体材料、又はこれらの任意の組み合わせを含む。１つ以上の実施形態では、基板１０２は、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、又はリン（Ｐ）のうちの１つ以上を含む。基板を形成しうる材料のいくつかの例が記載されているが、パッシブ及びアクティブ電子デバイス（例えば、トランジスタ、メモリ、キャパシタ、インダクタ、抵抗器、スイッチ、集積回路、増幅器、光電子デバイス、又は任意の他の電子デバイス）を構築しうる基礎として機能しうる任意の材料が、本開示の精神及び範囲内に含まれる。

【0026】

［００３６］いくつかの実施形態では、半導体材料は、ｎ型ドープされたケイ素（ｎ－Ｓｉ）、又はｐ型ドープされたケイ素（ｐ－Ｓｉ）などのドープされた材料でありうる。いくつかの実施形態では、基板は、イオン注入プロセスなどの任意の適切なプロセスを使用してドープされうる。本明細書では、「ｎ型」という用語は、製造中に固有半導体に電子供与体元素（ｅｌｅｃｔｒｏｎ ｄｏｎｏｒ ｅｌｅｍｅｎｔ）をドーピングすることによって作られる半導体を指す。ｎ型という用語は、電子の負電荷に由来する。ｎ型半導体では、電子が多数キャリアで、孔が少数キャリアである。本明細書では、「ｐ型」という用語は、ウェル（又は孔）の正電荷を指す。ｎ型半導体とは対照的に、ｐ型半導体は電子濃度よりも大きい孔濃度を有している。ｐ型半導体では、孔が多数キャリアであり、電子が少数キャリアである。１つ以上の実施形態では、ドーパントは、ホウ素（Ｂ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、その他の半導体ドーパント、又はこれらの組み合わせのうちの１つ以上から選択される。

【0027】

［００３７］いくつかの実施形態では、工程２０４において、超格子構造１０６の上に置換ゲート構造（例えば、ダミーゲート構造１０５）が形成される。ダミーゲート構造１０５は、トランジスタデバイスのチャネル領域を画定する。ダミーゲート構造１０５は、当技術分野で知られている任意の適切な従来の堆積及びパターニングプロセスを使用して、形成されうる。１つ以上の実施形態では、ダミーゲート構造１０５は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、及びチタンアルミニウム（ＴｉＡｌ）のうちの１つ以上を含む。

【0028】

［００３８］いくつかの実施形態では、側壁スペーサは、ダミーゲート構造１０５の外側側壁に沿って形成される。側壁スペーサは、例えば、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素など、当技術分野で知られている適切な絶縁材料を含みうる。いくつかの実施形態では、側壁スペーサは、原子層堆積、プラズマ強化原子層堆積、プラズマ強化化学気相堆積、又は低圧化学気相堆積など、当技術分野で知られている任意の適切な従来の堆積及びパターニングプロセスを使用して形成される。

【0029】

［００３９］チャネル領域１１７は、超格子構造１０６を隣接する超格子構造１０６から分離する。１つ以上の実施形態では、ソーストレンチ１１３及びドレイントレンチ１１４は、超格子構造１０６に隣接して（すなわち、いずれかの側に）形成される。

【0030】

［００４０］図５を参照すると、工程２０６において、１つ以上の実施形態では、底部誘電体絶縁（ＢＤＩ）層１０４が基板１０２上に形成されうる。底部誘電体絶縁（ＢＤＩ）層１０４は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、底部誘電体絶縁（ＢＤＩ）層１０４は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、又は高誘電率材料のうちの１つ以上を含む。いくつかの実施形態では、高誘電率材料は、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）などの１つ以上から選択される。１つ以上の特定の実施形態では、底部誘電体絶縁（ＢＤＩ）層１０４は酸化ケイ素を含む。

【0031】

［００４１］いくつかの実施形態では、底部誘電体絶縁（ＢＤＩ）層１０４は、従来の化学気相堆積法を使用して基板１０２上に堆積される。いくつかの実施形態では、底部誘電体絶縁（ＢＤＩ）層１０４は、超格子構造１０６の底部が基板１０２から形成されるように、基板１０２の上面より下に凹んでいる。

【0032】

［００４２］少なくとも１つの超格子構造１０６が、底部誘電体絶縁（ＢＤＩ）層１０４の上面の上に形成される。超格子構造１０６は、複数の半導体材料層１１０と、対応する複数のナノシートチャネル層１０８とが、交互に配置されて複数の積層されたペアをなしている。いくつかの実施形態では、複数の積層群は、ケイ素（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）群を含む。いくつかの実施形態では、複数の半導体材料層１１０はシリコンゲルマニウム（ＳｉＧｅ）を含み、複数のナノシートチャネル層１０８はケイ素（Ｓｉ）を含む。他の実施形態では、複数のナノシートチャネル層１０８はシリコンゲルマニウム（ＳｉＧｅ）を含み、複数の半導体材料層はケイ素（Ｓｉ）を含む。

【0033】

［００４３］いくつかの実施形態では、複数の半導体材料層１１０及び対応する複数のナノシートチャネル層１０８は、超格子構造１０６を形成するのに適した任意の数の格子整合材料のペアを含みうる。いくつかの実施形態では、複数の半導体材料層１１０及び対応する複数のナノシートチャネル層１０８は、約２～約５０対の格子整合材料を含む。

【0034】

［００４４］１つ以上の実施形態では、複数の半導体材料層１１０及び複数のナノシートチャネル層１０８の厚さｔ１は、約２ｎｍ～約５０ｎｍの範囲内、約３ｎｍ～約２０ｎｍの範囲内、又は約２ｎｍ～約１５ｎｍの範囲内である。

【0035】

［００４５］図２Ｂは、図２Ａの領域１１５の拡大断面図である。図２Ａ～２Ｂ及び図５を参照すると、工程２１２において、チャネル領域１１７内及びソース／ドレイントレンチ１１３、１１４の底面上にテンプレート材料１１６が堆積される。テンプレート材料１１６は、当業者に知られている任意の適切な材料を含む。いくつかの実施形態では、テンプレート材料１１６はアモルファス（ａｍｏｒｐｈｏｕｓ）である。１つ以上の実施形態では、テンプレート材料１１６は、ケイ素（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、及びハフニウム（Ｈｆ）のうちの１つ以上を含む。いくつかの実施形態では、テンプレート材料１１６は、ケイ素（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）のうちの１つ以上を含む。

【0036】

［００４６］テンプレート材料１１６は、原子層堆積、プラズマ強化原子層堆積、プラズマ強化化学気相堆積、又は低圧化学気相堆積など、当技術分野で知られている任意の適切な従来の堆積プロセスを使用して堆積させることができる。

【0037】

［００４７］１つ以上の実施形態では、テンプレート材料１１６の厚さは、約２ｎｍ～約５０ｎｍの範囲内、約３ｎｍ～約２０ｎｍの範囲内、又は約２ｎｍ～約１５ｎｍの範囲内である。

【0038】

［００４８］図２Ｄは、図２Ｃの領域１１５の拡大断面図である。図２Ｃ～２Ｄを参照すると、いくつかの実施形態では、テンプレート材料１１６は、チャネル領域１１７内、ソース／ドレイントレンチ１１３、１１４の底面上、及び超格子構造１０６の側壁上に堆積されうる。

【0039】

［００４９］図３Ａ～３Ｂ及び図５を参照すると、工程２１４において、結晶性のテンプレート材料１１８を形成するために、テンプレート材料１１６が結晶化される。

【0040】

［００５０］テンプレート材料１１６は、当業者に知られている任意の適切な手段によって結晶化されうる。１つ以上の実施形態では、テンプレート材料１１６は、急速熱処理（ＲＴＰ）又はレーザアニールによって結晶化される。

【0041】

［００５１］いくつかの実施形態では、急速熱処理（ＲＴＰ）又はレーザアニールは、５００℃～９００℃の範囲内、６００℃～９００℃の範囲内、又は６００℃～８００℃の範囲内の温度で行われる。いくつかの実施形態では、急速熱処理（ＲＴＰ）又はレーザアニールは、５Ｔｏｒｒ～２０Ｔｏｒｒの範囲の圧力で行われる。１つ以上の実施形態では、急速熱処理又はレーザアニーリングは、常圧の水素（Ｈ_２）ガス及び酸素（Ｏ_２）ガスの雰囲気中で行われる。

【0042】

［００５２］図４Ａ～４Ｂ及び図５を参照すると、工程２１６において、いくつかの実施形態では、埋め込まれたソース領域２２０及びドレイン領域２２２が、ソーストレンチ１１３及びドレイントレンチ１１４内にそれぞれ形成される。いくつかの実施形態では、ソース領域２２０は超格子構造１０６の第１の端部に隣接して形成され、ドレイン領域２２２は超格子構造の第２の反対側の端部に隣接して形成される。いくつかの実施形態では、ソース領域及び／又はドレイン領域は、ケイ素、ゲルマニウム、シリコンゲルマニウム、シリコンリン、シリコンヒ素などの任意の適切な半導体材料から形成されるが、これらに限定されない。いくつかの実施形態では、ソース領域２２０及びドレイン領域２２２は、エピタキシャル堆積プロセスなどの任意の適切な堆積プロセスを用いて形成されうる。いくつかの実施形態では、ソース領域２２０及びドレイン領域２２２は、リン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、及びガリウム（Ｇａ）のうちの１つ以上が独立してドープされる。

【0043】

［００５３］いくつかの実施形態では、層間誘電体（ＩＬＤ）層（図示せず）が、ソース領域２２０／ドレイン領域２２２、ダミーゲート構造１０５、及び側壁スペーサを含む基板１０２上にブランケット堆積される。ＩＬＤ層は、従来の化学気相堆積法（例えば、プラズマ強化化学気相堆積、低圧化学気相堆積）を用いて堆積されうる。１つ以上の実施形態では、ＩＬＤ層は、ドープされていない酸化ケイ素、ドープされた酸化ケイ素（例えば、ＢＰＳＧ、ＰＳＧ）、窒化ケイ素、及び酸窒化ケイ素などの任意の適切な誘電体材料から形成されるが、これらに限定されない。１つ以上の実施形態では、その後、従来の化学機械的平坦化法を用いてＩＬＤ層を再び研磨し、ダミーゲート構造１０５の上面を露出させる。いくつかの実施形態では、ＩＬＤ層を研磨して、ダミーゲート構造１０５の上面と側壁スペーサ１１２の上面を露出させる。

【0044】

［００５４］超格子構造１０６のチャネル領域１１７を露出させるために、ダミーゲート構造１０５が除去されうる。ＩＬＤ層は、ダミーゲート構造１０５を除去する間、ソース領域２２０／ドレイン領域２２２を保護する。ダミーゲート構造１０５は、プラズマドライエッチング又は湿式エッチングなどの従来のエッチング方法を用いて除去されうる。いくつかの実施形態では、ダミーゲート構造１０５はポリシリコンを含み、ダミーゲート構造１０５は選択的エッチングプロセスによって除去される。いくつかの実施形態では、ダミーゲート構造１０５はポリシリコンを含み、超格子構造１０６はケイ素（Ｓｉ）とシリコンゲルマニウム（ＳｉＧｅ）の交互層を含む。

【0045】

［００５５］図５を参照すると、工程２１８において、複数の半導体材料層１１０は、超格子構造１０６内の複数のナノシートチャネル層１０８の間で選択的にエッチングされる。例えば、超格子構造１０６がケイ素（Ｓｉ）層とシリコンゲルマニウム（ＳｉＧｅ）層からなる場合、シリコンゲルマニウム（ＳｉＧｅ）が選択的にエッチングされ、チャネルナノワイヤを形成する。複数の半導体材料層１１０、例えばシリコンゲルマニウム（ＳｉＧｅ）は、エッチャントが複数のナノシートチャネル層１０８よりも著しく高い速度で複数の半導体材料層１１０をエッチングする、複数のナノシートチャネル層１０８に対して選択的である任意のよく知られたエッチャントを用いて除去されうる。いくつかの実施形態では、選択的ドライエッチング又は湿式エッチングプロセスが使用されうる。いくつかの実施形態では、複数のナノシートチャネル層１０８がケイ素（Ｓｉ）であり、複数の半導体材料層１１０がシリコンゲルマニウム（ＳｉＧｅ）である場合、シリコンゲルマニウムの層は、カルボン酸／硝酸／ＨＦ水溶液、及びクエン酸／硝酸／ＨＦ水溶液など（これらに限定されない）の湿式エッチャントを用いて選択的に除去されうる。複数の半導体材料層１１０を除去することにより、複数のナノシートチャネル層１０８の間にボイドが残る。複数のナノシートチャネル層１０８の間のボイドは、約３ｎｍ～約２０ｎｍの厚さを有する。残りのナノシートチャネル層１０８は、ソース領域２２０／ドレイン領域２２２に接続されるチャネルナノワイヤの垂直アレイを形成する。チャネルナノワイヤは、基板１０２の上面と平行に走り、互いに位置合わせされて、チャネルナノワイヤの単一列を形成する。

【0046】

［００５６］工程２１８の等方エッチングプロセスは、複数のナノシートチャネル層１０８の半導体材料に対して選択的である任意の適切なエッチングプロセスを含みうる。いくつかの実施形態では、工程１０６の等方性エッチングプロセスは、湿式エッチングプロセス又はドライエッチングプロセスのうちの１つ以上を含む。いくつかの実施形態では、工程１０６の等方性エッチングプロセスは、ドライエッチングプロセスを含む。

【0047】

［００５７］そのような実施形態では、ドライエッチングプロセスは、従来のプラズマエッチング、又はカリフォルニア州サンタクララにあるアプライドマテリアルズ社から入手可能な、ＳｉＣｏＮｉ（登録商標）エッチングプロセスのような遠隔プラズマ支援ドライエッチングプロセスを含みうる。ＳｉＣｏＮｉ（登録商標）エッチングプロセスでは、デバイスは、Ｈ_２、ＮＦ_３、及び／又はＮＨ_３プラズマ種、例えばプラズマ励起水素及びフッ素種に曝露される。例えば、いくつかの実施形態では、デバイスは、Ｈ_２、ＮＦ_３、ＮＨ_３プラズマへの同時曝露を受けうる。ＳｉＣｏＮｉ（登録商標）エッチングプロセスは、ＳｉＣｏＮｉ（登録商標）Ｐｒｅｃｌｅａｎチャンバないで実行され、アプライドマテリアルズ（登録商標）から入手可能なＣｅｎｔｕｒａ（登録商標）、Ｄｕａｌ ＡＣＰ、Ｐｒｏｄｕｃｅｒ（登録商標）ＧＴ、及びＥｎｄｕｒａ（登録商標）プラットフォームを含む、様々なマルチ処理プラットフォームの１つに組み込まれうる。湿式エッチングプロセスは、フッ化水素（ＨＦ）酸ラストプロセス（ｌａｓｔ ｐｒｏｃｅｓｓ）、すなわち、いわゆる「ＨＦラスト」プロセスを含み得る。このプロセスでは、表面のＨＦエッチングが実行され、表面が水素終端されたままになる。代替的には、任意の他の液体ベースのプレエピタキシャル予洗浄プロセスが用いられうる。いくつかの実施形態では、プロセスは、自然酸化を除去するための昇華型エッチングを含む。エッチングプロセスは、プラズマベース又は熱ベースでありうる。プラズマプロセスは、任意の適切なプラズマ（例えば、導電結合プラズマ、誘導結合プラズマ、マイクロ波プラズマ）でありうる。

【0048】

［００５８］１つ以上の実施形態では、方法２００の工程２２０は、１つ以上の後処理工程を表す。１つ以上の後プロセスは、デバイスの完成について当業者に知られているプロセスのいずれか（例えば、置換金属ゲートの形成など）によるものでありうる。例えば、１つ以上の図示しない実施形態では、高誘電率の誘電体が形成される。高誘電率の誘電体は、当業者に知られている任意の適切な堆積技法によって堆積された任意の適切な高誘電率の誘電体材料でありうる。いくつかの実施形態の高誘電率の誘電体は、酸化ハフニウムを含む。いくつかの実施形態では、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）などの導電性材料が高誘電率の誘電体上に堆積される。複数のチャネル層の各々の周囲に均一な厚さを有する層を確実に形成するために、導電性材料は、原子層堆積（ＡＬＤ）など（限定されるものではない）の任意の適切な堆積プロセスを用いて形成されうる。

【0049】

［００５９］いくつかの実施形態では、方法２００は、真空破壊がないように統合される。１つ以上の実施形態では、テンプレート材料の堆積（工程２１２）、テンプレート材料の結晶化（工程２１４）、及びソース／ドレインエピタキシャル成長（工程２１６）は、動作の間に真空破壊がないように統合することができる。

【0050】

［００６０］いくつかの実施形態では、装置又はプロセスツールは、テンプレート材料１１６の堆積後の酸化物層の形成を防止するために、基板を真空条件下に維持するように構成される。この種の実施形態では、プロセスツールは、基板を大気条件に露出することなく、基板を表面処理チャンバ（例えば、アニーリングチャンバ）から工程２１４（すなわち、結晶化）のための急速熱処理（ＲＴＰ）チャンバに移動させるように構成される。

【0051】

［００６１］本開示の１つ以上の実施形態は、半導体デバイスを形成する方法を対象とする。１つ以上の実施形態では、半導体デバイスを形成する方法は、基板上の底部誘電体絶縁層の上面に超格子構造を形成することであって、超格子構造が、複数の積層ペアで交互に配置された複数の水平チャネル層及び対応する複数の半導体材料層を含む、超格子構造を形成することと、基板上の底部誘電体絶縁層上に、超格子構造に隣接するソーストレンチ及びドレイントレンチを形成することと、ソーストレンチ内及びドレイントレンチ内にテンプレート材料を堆積させることと、テンプレート材料を結晶化させることと、ソース領域及びドレイン領域を形成することとを含む。

【0052】

［００６２］本開示の追加的な実施形態は、図６に示される、ＧＡＡデバイス形成のための処理ツール３００及び説明される方法を対象とする。アプライドマテリアルズ（登録商標）のＣｅｎｔｕｒａ（登録商標）、Ｄｕａｌ ＡＣＰ、Ｐｒｏｄｕｃｅｒ（登録商標）ＧＴ、及びＥｎｄｕｒａ（登録商標）プラットフォーム、並びに他の処理システムを含む、様々なマルチ処理プラットフォームが利用されうる。クラスタツール３００は、複数の側面を有する少なくとも１つの中央移送ステーション３１４を含む。ロボット３１６は、中央移送ステーション３１４内に位置付けられ、ロボットブレード及びウエハを複数の側面の各々まで移動させるように構成される。

【0053】

［００６３］クラスタツール３００は、中央移送ステーションに接続された、プロセスステーションとも称される複数の処理チャンバ３０８、３１０、３１２を備える。様々な処理チャンバは、隣接する処理ステーションから分離した別個の処理領域を提供する。処理チャンバは、前洗浄チャンバ、堆積チャンバ、アニーリングチャンバ（すなわち、テンプレート結晶化チャンバ）、エッチングチャンバなどを含むが、これらに限定されない任意の適切なチャンバでありうる。処理チャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものとして解釈すべきではない。

【0054】

［００６４］図６に示す実施形態では、ファクトリインターフェース３１８がクラスタツール３００の前面に接続されている。ファクトリインターフェース３１８は、ファクトリインターフェース３１８の前面３１９にローディング及び案ローディング用のチャンバ３０２を含む。

【0055】

［００６５］ローディングチャンバ及びアンローディングチャンバ３０２のサイズ及び形状は、例えば、クラスタツール３００で処理される基板に応じて変化しうる。図示された実施形態では、ローディングチャンバ及びアンローディングチャンバ３０２は、複数のウエハがカセット内に位置付けられたウエハカセットを保持するようにサイズ決定される。

【0056】

［００６６］ロボット３０４は、ファクトリインターフェース３１８内にあり、ローディングチャンバ３０２とアンローディングチャンバ３０２との間を移動することができる。ロボット３０４は、ローディングチャンバ３０２内のカセットからファクトリインターフェース３１８を通ってロードロックチャンバ３２０までウエハを移送することができる。また、ロボット３０４は、ロードロックチャンバ３２０からファクトリインターフェース３１８を通ってアンローディングチャンバ３０２内のカセットまでウエハを移送することができる。

【0057】

［００６７］いくつかの実施形態のロボット３１６は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。ロボット３１６は、移送チャンバ３１４の周囲のチャンバ間でウエハを移動させるように構成される。個々のウエハは、第１のロボット式機構の遠位端に位置するウエハ搬送ブレード上に担持される。

【0058】

［００６８］システムコントローラ３５７は、ロボット３１６、及び複数の処理チャンバ３０８、３１０、３１２と通信している。システムコントローラ３５７は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素でありうる。例えば、システムコントローラ３５７は、中央処理装置（ＣＰＵ）３９２、メモリ３９４、入力／出力３９６、適切な回路３９８、及びストレージを含むコンピュータでありうる。

【0059】

［００６９］プロセスは、概して、プロセッサによって実行されると、処理チャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ３５７のメモリに記憶されうる。当該ソフトウェアルーチンは、プロセッサによって制御されるハードウェアから遠隔に位置する第２のプロセッサ（図示せず）によって記憶及び／又は実行されうる。本開示の方法のいくつか又はすべてはまた、ハードウェアで実行されうる。したがって、本プロセスは、ソフトウェアに実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路又は他のタイプのハードウェア実装としてのハードウェアで、又はソフトウェアとハードウェアの組合せとして実行されうる。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する特定用途コンピュータ（コントローラ）に変換する。

【0060】

［００７０］いくつかの実施形態では、システムコントローラ３５７は、テンプレート材料を結晶化させるために急速熱処理チャンバを制御する構成を有する。

【0061】

［００７１］１つ以上の実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを備える中央移送ステーションと、複数のプロセスステーションであって、各プロセスステーションが中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供し、テンプレート堆積チャンバ及びテンプレート結晶化チャンバを含む、複数のプロセスステーションと、中央移送ステーション及び複数のプロセスステーションに接続されたコントローラであって、ロボットを起動して、プロセスステーションの間でウエハを移動させ、かつプロセスステーションの各々で行うプロセスを制御するように構成された、コントローラとを備える。

【0062】

［００７２］本明細書で論じられる材料及び方法を説明する文脈における（特に、以下の特許請求の範囲の文脈における）、「１つの（「ａ」及び「ａｎ」）」、「その（ｔｈｅ）」並びに類似の指示対象の使用は、本明細書で別段の指示がない限り、又は文脈によって明らかに矛盾しない限り、単数と複数の両方を包含すると解釈されるべきである。本明細書中の数値範囲の列挙は、本明細書中で特に指摘しない限り、単にその範囲内に該当する各別個の値を個々に言及する略記法としての役割を果たすことを単に意図しているにすぎず、各別個の値は、本明細書中で個々に列挙されるかのように、明細書に組み込まれる。本明細書に記載のすべての方法は、本明細書に別段の指示がない限り、又は明らかに文脈に矛盾しない限り、任意の適切な順序で実行されうる。本明細書で提供された任意の及びすべての例、又は例示的な文言（例えば、「～など（ｓｕｃｈ ａｓ）」）の使用は、単に材料及び方法をより良好に説明することを意図したものであり、特に主張しない限り、範囲を限定するものではない。本明細書中のいかなる文言も、開示された材料及び方法の実施に不可欠なものとして特許請求されていない要素を示すものと解釈すべきではない。

【0063】

［００７３］本明細書全体を通して、「１つの実施形態」、「特定の実施形態」、「１つ以上の実施形態」又は「実施形態」への言及は、実施形態に関連して説明された特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通じて様々な箇所で「１つ以上の実施形態では」、「特定の実施形態では」、「１つの実施形態では」、又は「実施形態では」といった表現が現れるが、必ずしも本開示の同じ実施形態を指すものではない。更に、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態において、任意の適切な方法で組み合わせることができる。

【0064】

［００７４］本明細書における開示は、特定の実施形態を参照して説明されてきたが、当業者であれば、説明された実施形態が、本開示の原理及び適用を単に例示しているに過ぎないことを理解しよう。本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な修正及び変更を行うことができることが、当業者には明らかになろう。したがって、本開示は、添付の特許請求の範囲及びその均等物の範囲内にある修正例及び変形例を含むことができる。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】

【図6】

【国際調査報告】