(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-29
(54)【発明の名称】多層試験試料の材料パラメータを決定する方法
(51)【国際特許分類】
G01R 31/26 20200101AFI20240822BHJP
H01L 21/66 20060101ALI20240822BHJP
【ＦＩ】
G01R31/26 J
H01L21/66 B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023577200
(86)(22)【出願日】2022-09-09
(85)【翻訳文提出日】2023-12-13
(86)【国際出願番号】 US2022042977
(87)【国際公開番号】W WO2023039115
(87)【国際公開日】2023-03-16
(31)【優先権主張番号】63/242,054
(32)【優先日】2021-09-09
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/940,999
(32)【優先日】2022-09-08
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500049141
【氏名又は名称】ケーエルエー コーポレイション
(74)【代理人】
【識別番号】110001210
【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所
(72)【発明者】
【氏名】カリアーニ アルベルト
【テーマコード（参考）】
2G003
4M106
【Ｆターム（参考）】
2G003AA00
2G003AA10
2G003AG03
4M106AA08
4M106AB08
4M106AC01
4M106BA01
4M106CA01
4M106CA10
4M106DD01
4M106DD13
(57)【要約】
多層試験試料は、底層、最上層、および底層と最上層との間に挟まれたトンネル層を有するスタックを含む。多層試験試料は、スタック上で測定するためにスタックの下方に端子を有する。端子は、端子相互間に未知の位置または距離を有する。モデルおよび測定の方策は、スタックの材料パラメータが決定され得るように定義される。
【特許請求の範囲】
【請求項1】
多層試験試料の材料パラメータを決定する方法であって、前記方法は、多層試験試料を提供することであって、前記多層試験試料が、
底層、最上層、および前記底層と前記最上層との間に挟まれたトンネル層を含むスタックと、
測定回路に接続するための複数の試験試料端子であって、前記測定回路が、複数の電極を有する、複数の試験試料端子と、
複数のスタック端子であって、前記スタック端子のそれぞれが前記底層または前記最上層に電気的に接続されるように、前記スタックの下方または上方にある、複数のスタック端子と
を備える、提供することと、
前記多層試験試料を表す抵抗モデルを提供することであって、前記抵抗モデルが、スタック端子パラメータセットおよびスタック材料パラメータセットの関数として抵抗値を出力する、提供することと、
複数の導電性経路を提供することであって、前記導電性経路のそれぞれが、前記試験試料端子のうちの１つと前記スタック端子のうちの１つとを電気的に相互接続する、提供することと、
前記試験試料端子を前記電極に接触させることと、
６回の測定を使用して、少なくとも６つの異なる測定抵抗値を決定することであって、前記測定抵抗値のそれぞれが、前記測定のうちの１つにおいて、
前記複数の試験試料端子のうちの４つの異なる試験試料端子を選択すること、および前記４つの異なる試験試料端子を第１の対の試験試料端子と第２の対の試験試料端子とに分割すること、および
前記第１の対の試験試料端子を使用して、電流を前記多層試験試料に注入すること、前記第２の対の試験試料端子の間に誘導された電圧を測定すること、および前記測定抵抗値のそれぞれを前記電圧および前記電流の関数として決定すること
によって決定される、決定することと、
前記測定抵抗値のそれぞれについて部分誤差関数を定義することであって、前記部分誤差関数が、前記抵抗モデルと前記測定抵抗値のうちの１つとの間の誤差を定義する、定義することと、
各部分誤差を含む誤差関数を定義すること、および全誤差を定義することと、
前記誤差関数において前記抵抗モデルのそれぞれにおける前記スタック端子パラメータセットのそれぞれおよび前記スタック材料パラメータセットを変化させて、前記全誤差が最小化されるようにすることと
を含むことを特徴とする方法。
【請求項2】
請求項１に記載の方法であって、前記スタック端子パラメータセットのための前記１組の方程式を解くことをさらに含むことを特徴とする方法。
【請求項3】
請求項１に記載の方法であって、前記スタック端子のそれぞれが、固定位置を有することを特徴とする方法。
【請求項4】
請求項１に記載の方法であって、前記電極のうちの１つが、一測定から次の測定へ、前記試験試料端子のうちの１つの上で変動位置を有することを特徴とする方法。
【請求項5】
請求項１に記載の方法であって、前記抵抗モデルは、前記測定抵抗値が前記試験試料端子上の前記複数の電極の位置から独立していることを前提とすることを特徴とする方法。
【請求項6】
請求項１に記載の方法であって、前記複数の電極を前記試験試料端子上に取り付けることを含むことを特徴とする方法。
【請求項7】
請求項１に記載の方法であって、前記試験試料端子のそれぞれが、前記スタック端子のうちの１つより広い面積を有することを特徴とする方法。
【請求項8】
請求項１に記載の方法であって、前記誤差関数が、前記部分誤差関数のそれぞれの項を含むことを特徴とする方法。
【請求項9】
請求項１に記載の方法であって、前記誤差が、前記部分誤差関数のそれぞれにより、前記抵抗モデルと前記測定抵抗値のうちの１つとの間の差として定義されることを特徴とする方法。
【請求項10】
請求項１に記載の方法であって、前記試験試料が、少なくとも５つの試験スタック端子を備えることを特徴とする方法。
【請求項11】
請求項１に記載の方法であって、前記スタック端子パラメータセットが、スタック端子相互間の距離を含むことを特徴とする方法。
【請求項12】
請求項１に記載の方法であって、前記スタック端子パラメータセットが、スタック端子の位置または前記スタック端子のそれぞれの位置を含むことを特徴とする方法。
【請求項13】
請求項１に記載の方法であって、前記スタック材料パラメータセットが、前記底層の抵抗値と、任意選択で前記最上層および／または前記トンネル層の抵抗値とを含むことを特徴とする方法。
【請求項14】
請求項１に記載の方法であって、前記多層試験試料が、電気絶縁層を含むことを特徴とする方法。
【請求項15】
請求項１に記載の方法であって、前記複数の導電性経路が、前記電気絶縁層に埋め込まれることを特徴とする方法。
【請求項16】
多層試験試料の材料パラメータを決定する方法であって、前記方法は、前記多層試験試料を提供することであって、前記多層試験試料が、
底層、最上層、および前記底層と前記最上層との間に挟まれたトンネル層を含むスタックと、
測定回路に接続するための複数の試験試料端子であって、前記測定回路が、複数の電極を有する、複数の試験試料端子と、
複数のスタック端子であって、前記スタック端子のそれぞれが、前記底層または前記最上層に電気的に接続されるように、前記スタックの下方または上方にある、複数のスタック端子と
を備えることと、
前記多層試験試料を表す抵抗モデルを提供することであって、前記抵抗モデルが、スタック端子パラメータセットおよびスタック材料パラメータセットの関数として抵抗値を出力することと、
複数の導電性経路を提供することであって、前記導電性経路のそれぞれが、前記試験試料端子のうちの１つと前記スタック端子のうちの１つとを電気的に相互接続する、提供することと、
前記試験試料端子を前記電極に接触させることと、
６回の測定を使用して、少なくとも６つの異なる測定抵抗値を決定することであって、前記測定抵抗値のそれぞれが、当該測定において、
前記複数の試験試料端子のうちの４つの異なる試験試料端子を選択すること、および前記４つの異なる試験試料端子を第１の対の試験試料端子と第２の対の試験試料端子とに分割する、選択すること、および
前記第１の対の試験試料端子を使用して、電流を前記試験試料に注入すること、前記第２の対の試験試料端子の間に誘導された電圧を測定すること、および前記測定抵抗値のそれぞれを前記電圧および前記電流の関数として決定すること
によって決定される、決定することと、
各測定抵抗値について部分誤差関数を定義することであって、前記部分誤差関数が、前記抵抗モデルと前記測定抵抗値のうちの１つとの間の誤差を定義する、定義することと、
１組の方程式を定義することであって、前記１組の方程式のそれぞれが、前記測定抵抗値のうちの１つおよび前記抵抗モデルとの間の等式を定義する、定義することと、
前記スタック材料パラメータセットのための前記１組の方程式を解くことと
を含むことを特徴とする方法。
【請求項17】
多層試験試料の材料パラメータを決定するためのコンピュータベースのシステムであって、前記多層試料が、底層、最上層、および前記底層と前記最上層との間に挟まれたトンネル層を含むスタックと、測定回路に接続するための複数の試験試料端子と、複数のスタック端子であって、前記スタック端子のそれぞれが、前記底層または前記最上層に電気的に接続されるように、前記スタックの下方または上方にある、複数のスタック端子と、複数の導電性経路であって、前記導電性経路のそれぞれが、前記試験試料端子のうちの１つと前記スタック端子のうちの１つとを電気的に相互接続する、複数の導電性経路と、を含み、前記コンピュータベースのシステムが、６回の測定を使用して、少なくとも６つの異なる測定抵抗値を決定するために配置された測定システムであって、前記測定抵抗値のそれぞれが、当該測定において、
前記複数の試験試料端子のうちの４つの異なる試験試料端子を選択すること、および前記４つの異なる試験試料端子を第１の対の試験試料端子と第２の対の試験試料端子とに分割すること、および
前記第１の対の試験試料端子を使用して、電流を前記多層試験試料に注入すること、前記第２の対の試験試料端子の間に誘導された電圧を測定すること、および前記測定抵抗値のそれぞれを前記電圧および前記電流の関数として決定すること
によって決定される、測定システムと、
処理装置およびメモリであって、前記メモリが、
前記多層試験試料を表す抵抗モデルであって、前記抵抗モデルが、スタック端子パラメータセットおよびスタック材料パラメータセットの関数として抵抗値を出力する、抵抗モデル
を含み、
前記測定抵抗値のそれぞれについて、前記処理装置が、
部分誤差関数を定義し、前記部分誤差関数が、前記抵抗モデルと前記測定抵抗値のうちの１つとの間の誤差を定義し、
前記部分誤差のそれぞれを含み、全誤差を定義する誤差関数を定義し、
前記全誤差が最小化されるように、前記抵抗モデル内の前記スタック端子パラメータセットのそれぞれおよび前記材料パラメータを変化させる
ように構成される、処理装置およびメモリと
を備えることを特徴とするコンピュータベースのシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、トンネル接合（導電底層と導電最上層との間に挟まれたトンネル層、トンネル層は、最上層と底層との間に電子のトンネル効果があるような厚さを有する）を画定するスタックを備える多層試験試料などの多層試験試料の材料パラメータを決定するための方法およびコンピュータシステムに関する。
【背景技術】
【0002】
関連出願の相互参照
本出願は、２０２１年９月９日に出願され、米国特許出願第６３／２４２０５４号を割り当てられた仮特許出願の優先権を主張するものであり、その開示を本願に引用して援用する。
多層試験試料は、本願に引用して援用する国際公開第２０２０／２０５２３６号に記載されているように配置され得る。この種の多層試験試料について、図１および図２に関連してより詳細に説明する。
本出願は、２０２１年９月９日に出願され、米国特許出願第６３／２４２０５４号を割り当てられた仮特許出願の優先権を主張するものであり、その開示を本願に引用して援用する。
多層試験試料は、本願に引用して援用する国際公開第２０２０／２０５２３６号に記載されているように配置され得る。この種の多層試験試料について、図１および図２に関連してより詳細に説明する。
【0003】
【0004】
スタックの下の端子に加えて、多層試験試料は、測定回路の電極と接触するための端子を有する。これらの電極の位置は、測定するたびに変わり得る。試験試料の上に着地する可動電極の位置を決定する一例が、本願に引用して援用する欧州特許第３５６６０６２号に記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】国際公開第２０２０／２０５２３６号
【特許文献2】欧州特許第３５６６０６２号
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、欧州特許第３５６６０６２号は、スタックが固定された非可動端子によって下からまたは上から接触させられる場合に材料パラメータを決定する方法を開示していない。
【課題を解決するための手段】
【0007】
本開示の第１の態様は、多層試験試料の材料パラメータを決定する方法である。前記多層試験試料は、底層、最上層、および前記底層と前記最上層との間に挟まれたトンネル層を含むスタックと、マルチポイントプローブなどの測定回路に接続するための複数の試験試料端子であって、前記測定回路が複数の電極を有する、複数の試験試料端子と、複数のスタック端子であって、各スタック端子が、前記底層または前記最上層に電気的に接続されるように前記スタックの下方または上方にある、複数のスタック端子と、を備える。
前記方法は、
－前記多層試験試料を提供することと、
－前記多層試験試料を表す抵抗モデルを提供することであって、前記抵抗モデルが、スタック端子パラメータセットおよびスタック材料パラメータセットの関数として抵抗値を出力する、提供することと、
－複数の導電性経路を提供することであって、各導電性経路が、当該試験試料端子と当該スタック端子とを電気的に相互接続する、提供することと、
－前記試験試料端子を前記電極に接触させることと、
－６回の測定を使用して、少なくとも６つの異なる測定抵抗値を決定することであって、各測定値が、
－前記複数の試験試料端子のうちの４つの異なる試験試料端子を選択すること、および前記４つの異なる試験試料端子を第１の対の試験試料端子と第２の対の試験試料端子とに分割すること、
－前記第１の対の試験試料端子を使用して、電流を前記試験試料に注入すること、および前記第２の対の試験試料端子の間に誘導された電圧を測定すること、および各抵抗値を前記電圧および前記電流の関数として決定すること
によって決定される、決定することと、
各測定抵抗値について部分誤差関数を定義することであって、前記部分誤差関数が、前記抵抗モデルと当該測定抵抗値との間の誤差を定義する、定義することと、
各部分誤差を含む誤差関数を定義すること、および全誤差を定義することと、
前記誤差関数において各抵抗モデル内の各スタック端子パラメータセットおよび前記スタック材料パラメータセットを変化させて、前記全誤差が最小化されるようにすることと
を含む。
前記方法は、
－前記多層試験試料を提供することと、
－前記多層試験試料を表す抵抗モデルを提供することであって、前記抵抗モデルが、スタック端子パラメータセットおよびスタック材料パラメータセットの関数として抵抗値を出力する、提供することと、
－複数の導電性経路を提供することであって、各導電性経路が、当該試験試料端子と当該スタック端子とを電気的に相互接続する、提供することと、
－前記試験試料端子を前記電極に接触させることと、
－６回の測定を使用して、少なくとも６つの異なる測定抵抗値を決定することであって、各測定値が、
－前記複数の試験試料端子のうちの４つの異なる試験試料端子を選択すること、および前記４つの異なる試験試料端子を第１の対の試験試料端子と第２の対の試験試料端子とに分割すること、
－前記第１の対の試験試料端子を使用して、電流を前記試験試料に注入すること、および前記第２の対の試験試料端子の間に誘導された電圧を測定すること、および各抵抗値を前記電圧および前記電流の関数として決定すること
によって決定される、決定することと、
各測定抵抗値について部分誤差関数を定義することであって、前記部分誤差関数が、前記抵抗モデルと当該測定抵抗値との間の誤差を定義する、定義することと、
各部分誤差を含む誤差関数を定義すること、および全誤差を定義することと、
前記誤差関数において各抵抗モデル内の各スタック端子パラメータセットおよび前記スタック材料パラメータセットを変化させて、前記全誤差が最小化されるようにすることと
を含む。
【0008】
本開示の第２の態様は、多層試験試料の材料パラメータを決定する方法である。前記多層試験試料は、底層、最上層、および前記底層と前記最上層との間に挟まれたトンネル層を含むスタックと、マルチポイントプローブなどの測定回路に接続するための複数の試験試料端子であって、前記測定回路が複数の電極を有する、複数の試験試料端子と、複数のスタック端子であって、各スタック端子が前記底層または前記最上層に電気的に接続されるように前記スタックの下方または上方にある複数のスタック端子と、を備える。
前記方法は、
－前記多層試験試料を提供することと、
－前記多層試験試料を表す抵抗モデルを提供することであって、前記抵抗モデルが、スタック端子パラメータセットおよびスタック材料パラメータセットの関数として抵抗値を出力する、提供することと、
－複数の導電性経路を提供することであって、各導電性経路が、当該試験試料端子と当該スタック端子とを電気的に相互接続する、提供することと、
－前記試験試料端子を前記電極に接続することと、
－６回の測定を使用して、少なくとも６つの異なる測定抵抗値を決定することであって、各測定抵抗値が、当該測定において、
－前記複数の試験試料端子のうちの４つの異なる試験試料端子を選択すること、および前記４つの異なる試験試料端子を第１の対の試験試料端子と第２の対の試験試料端子とに分割すること、
－前記第１の対の試験試料端子を使用して、電流を前記試験試料に注入すること、および前記第２の対の試験試料端子の間に誘導された電圧を測定すること、および各測定抵抗値を前記電圧および前記電流の関数として決定すること
によって決定される、決定することと、
各測定抵抗値について方程式の部分誤差関数を定義することであって、前記部分誤差関数が、前記抵抗モデルと当該測定抵抗値との間の誤差を定義する、定義することと、
１組の方程式を定義することであって、各方程式が当該測定抵抗および前記抵抗モデルとの間の等式を定義することと、
前記スタック材料パラメータセットのための前記１組の方程式を解くことと
を含む。
前記方法は、
－前記多層試験試料を提供することと、
－前記多層試験試料を表す抵抗モデルを提供することであって、前記抵抗モデルが、スタック端子パラメータセットおよびスタック材料パラメータセットの関数として抵抗値を出力する、提供することと、
－複数の導電性経路を提供することであって、各導電性経路が、当該試験試料端子と当該スタック端子とを電気的に相互接続する、提供することと、
－前記試験試料端子を前記電極に接続することと、
－６回の測定を使用して、少なくとも６つの異なる測定抵抗値を決定することであって、各測定抵抗値が、当該測定において、
－前記複数の試験試料端子のうちの４つの異なる試験試料端子を選択すること、および前記４つの異なる試験試料端子を第１の対の試験試料端子と第２の対の試験試料端子とに分割すること、
－前記第１の対の試験試料端子を使用して、電流を前記試験試料に注入すること、および前記第２の対の試験試料端子の間に誘導された電圧を測定すること、および各測定抵抗値を前記電圧および前記電流の関数として決定すること
によって決定される、決定することと、
各測定抵抗値について方程式の部分誤差関数を定義することであって、前記部分誤差関数が、前記抵抗モデルと当該測定抵抗値との間の誤差を定義する、定義することと、
１組の方程式を定義することであって、各方程式が当該測定抵抗および前記抵抗モデルとの間の等式を定義することと、
前記スタック材料パラメータセットのための前記１組の方程式を解くことと
を含む。
【0009】
本開示の第３の態様は、多層試験試料の材料パラメータを決定するためのコンピュータベースのシステムである。前記多層試料は、底層、最上層、および前記底層と前記最上層との間に挟まれたトンネル層を含むスタックと、マルチポイントプローブなどの測定回路に接続するための複数の試験試料端子と、複数のスタック端子であって、各スタック端子が前記底層または前記最上層に電気的に接続されるように前記スタックの下方または上方にある、複数のスタック端子と、複数の導電性経路であって、各導電性経路が、当該試験試料端子と当該スタック端子とを電気的に相互接続する、複数の導電性経路と、を備える。
前記コンピュータベースのシステムは、
－６回の測定を使用して、少なくとも６つの異なる測定抵抗値を決定するために配置された測定システムであって、各測定抵抗値が当該測定において、
前記複数の試験試料端子のうちの４つの異なる試験試料端子を選択すること、および前記４つの異なる試験試料端子を第１の対の試験試料端子と第２の対の試験試料端子とに分割すること、
前記第１の対の試験試料端子を使用して、電流を前記多層試験試料に注入すること、および前記第２の対の試験試料端子の間に誘導された電圧を測定すること、および各測定抵抗値を前記電圧および前記電流の関数として決定すること
によって決定される、測定システムと、
－処理装置およびメモリであって、前記メモリが、
前記多層試験試料を表す抵抗モデルを含み、前記抵抗モデルが抵抗値をスタック端子パラメータセットおよびスタック材料パラメータセットの関数として出力し、
測定抵抗値のそれぞれについて前記処理装置が、
部分誤差関数を定義し、前記部分誤差関数が、前記抵抗モデルと当該測定抵抗値との間の誤差を定義し、
各部分誤差を含み、全誤差を定義する誤差関数を定義し、
前記全誤差が最小化されるように、各抵抗モデル内の各スタック端子パラメータセットおよび前記材料パラメータを変化させる
ために配置される、処理装置およびメモリと
を備える。
前記コンピュータベースのシステムは、
－６回の測定を使用して、少なくとも６つの異なる測定抵抗値を決定するために配置された測定システムであって、各測定抵抗値が当該測定において、
前記複数の試験試料端子のうちの４つの異なる試験試料端子を選択すること、および前記４つの異なる試験試料端子を第１の対の試験試料端子と第２の対の試験試料端子とに分割すること、
前記第１の対の試験試料端子を使用して、電流を前記多層試験試料に注入すること、および前記第２の対の試験試料端子の間に誘導された電圧を測定すること、および各測定抵抗値を前記電圧および前記電流の関数として決定すること
によって決定される、測定システムと、
－処理装置およびメモリであって、前記メモリが、
前記多層試験試料を表す抵抗モデルを含み、前記抵抗モデルが抵抗値をスタック端子パラメータセットおよびスタック材料パラメータセットの関数として出力し、
測定抵抗値のそれぞれについて前記処理装置が、
部分誤差関数を定義し、前記部分誤差関数が、前記抵抗モデルと当該測定抵抗値との間の誤差を定義し、
各部分誤差を含み、全誤差を定義する誤差関数を定義し、
前記全誤差が最小化されるように、各抵抗モデル内の各スタック端子パラメータセットおよび前記材料パラメータを変化させる
ために配置される、処理装置およびメモリと
を備える。
【0010】
当該電極は、一測定から次の測定へ、当該試験試料端子上で変動位置を有することができるが、抵抗モデルは、測定抵抗値が試験試料端子上の複数の電極の位置から独立していることを前提とすることができる。
【0011】
試験試料端子は、当該スタック端子より広い面積を有することができる。
【0012】
誤差関数は、各部分誤差関数の項を含むことができる。
【0013】
各部分誤差関数によって定義される誤差は、抵抗モデルと当該測定抵抗値との間の差とすることができる。
【0014】
試験試料は、少なくとも５つの試験スタック端子を備える。一例では、試験試料は少なくとも５つの試験試料端子を備える。
【0015】
スタック端子パラメータセットはスタック端子相互間の距離を含むことができる。あるいは、スタック端子パラメータセットはスタック端子の位置を含むことができる。一例では、スタック端子パラメータセットは各スタック端子の位置を含む。
【0016】
スタック材料パラメータセットは底層のシート抵抗値を含むことができる。一例では、これは、最上層のシート抵抗値、および抵抗と面積の積などのトンネル／障壁層を表す抵抗値である。
【0017】
以下では、本開示の諸態様による特定の例について、添付図面を参照して、より詳細に説明する。しかしながら、本開示は、下記とは異なる形で具現化することができ、本明細書に記載の例に限定されるものと解釈されるべきでない。むしろ、本開示が徹底的かつ完全なものとなり、本発明の範囲を当業者に十分に伝えるように任意の例が提供される。全体を通して同様の参照符号は同様の要素を参照する。したがって、同様の要素が各図の説明に関して詳細に記述されることはない。
【図面の簡単な説明】
【0018】
【発明を実施するための形態】
【0019】
特許請求される主題は、特定の実施形態に関して説明されるが、本明細書に記載の利益および特徴をすべて提供するとは限らない実施形態を含む、他の実施形態も、本開示の範囲内にある。種々の構造的変化、論理的変化、プロセスステップの変化、および電子的変化は、本開示の範囲から逸脱することなく行われ得る。したがって、本開示の範囲は、添付の特許請求の範囲を参照することによってのみ定義される。
【0020】
図１は試験試料の分解図を示す。
【0021】
試験試料１０は５つの層を有し、上の３つの層は磁気トンネル接合（ＭＴＪ）、すなわちＭＴＪスタックを構成する。
【0022】
試験試料は、少なくとも２つの導電性層と中間に挟まれたトンネル電気絶縁層、例えばＭＴＪとを備える半導体ウエハを構成することができる。
【0023】
ＭＴＪスタックの最上層１２は、強磁性材料を含有していても含有していなくてもよいが、導電性である。
【0024】
最上層の磁化の方向は変えることができる。
【0025】
中間層１４は、ＭＴＪスタックの最上層と底層１６との間に挟まれる。
【0026】
中間層は薄い電気絶縁体であり、中間層の厚さは、電子が中間層をトンネルすることができないほど大きくはない、すなわち中間層はトンネル障壁層である。
【0027】
底層１６もまた、強磁性材料を含有していても含有していなくてもよいが、導電性である。
【0028】
あるいは、最上層は永久磁化を有することができ、底層は磁気モーメントの可変方向を有することができる。両方の層が、磁気モーメントの可変方向を有することもできる。
【0029】
スタックの両端に電圧電位が印加されるときのスタックの抵抗は、最上層の磁化および底層の磁化が平行であるか逆平行であるかに依存することができる、すなわち、最上層の磁化および底層の磁化が平行である場合、トンネル障壁は、磁化が逆平行である場合よりも低い。
【0030】
最上層は平らな最上面で示されており、両層は一般に互いに平行であるものとして示されている。
【0031】
スタックは、３つ以上の導電層と測定されるべき複数の電気特性をもつ１つの障壁とを有することもできる。
【0032】
あるいは、試験試料の層は、ＭＲＡＭセルに関して別の機能を有することができる。例えば、２つの層しか有していないスタックの目的はセンサである。
【0033】
スタックの３つの層は、図１に８つの島として、すなわち、列をなす互いに隣り合う７つの小さい島および単独の１つの大きい島（ＭＲＡＭまたはセンサ目的のＭＴＪスタック２８を構成する試験島など）として示されている。これは、これらの島が互いに電気的に分離された状態になるように、すなわちこれらの島が互いに電気的に接続されないように、スタック層にエッチングした結果である。
【0034】
層の除去された部分は、電気絶縁体を構成する酸化物材料または他の材料によって、すなわち、島自体の間の空間および島とＭＴＪスタックとの間の空間が電気絶縁体材料で満たされるように構成することもできる。
【0035】
７つの小さい島は７つの試験端子を構成し、７つの試験端子は、ランディングパッドの上に第１のランディング領域（すなわち露出面３０）を有する第１のランディングパッド２６などのランディングパッドの目的を有することができ、第１のランディング領域は、場合により薄い酸化物層を除けば、第１のランディング領域の上に別の層で覆われない。
【0036】
試験試料端子は、任意の面内形状を有することができる。図１は、長方形の形状／領域を示しているが、この形状は、円形、卵形、楕円形、多角形、またはランダム形状でもよい。
【0037】
各ランディングパッドの各ランディング領域は、プローブチップ／電極を着地させるためのものである、すなわち、電気信号が測定ルーチン中にランディングパッド内に注入され得るか、または代替的に電気計測信号が拾い上げられ得るように、プローブチップをランディング領域と接触させるためのものである。このようにして、端子が、プローブのために、およびプローブ測定を測定回路で行うために、試験試料上に設けられる。
【0038】
プローブを使用する代わりに、試験試料は測定装置内に挿入されてもよく、測定端子は、試験試料が測定装置内に正しく配置されると試験試料端子の位置に合わされた固定位置を有する。
【0039】
ＭＴＪスタックの下には、第１の電気絶縁層１８を構成する第４の層がある、すなわち、電流は、電流経路の制御なしに第４の層内を自由に流れないようになっている。
【0040】
第４の電気絶縁層の下には、第２の電気絶縁層２０を構成する第５の層がある。
【0041】
第１の電気絶縁層、および第２の電気絶縁層は、１つの電気絶縁層として作られてもよい。
【0042】
第１の電気絶縁層は、層の厚さ全体にわたって垂直に延びる第１にビア２２などのビアを有する。
【0043】
大きい島の下に７つのビアが配置され図示されており、７つのビアはすべて、ＭＴＪスタックの底層の底表面と接触した状態になり、ＭＴＪスタックに接触するための端子を構成する。
【0044】
代替方法として、スタック端子は上から最上層に接触してもよい。いくつかの層がスタックの最上層の上にあってもよく、スタック端子はこれらの層を通り抜けることが考えられる。
【0045】
試料端子は、スタック端子がスタックの底層に接続しようとスタックの最上層に接続しようと、スタック端子が中にある層よりも高い層内にあり得る。
【0046】
第２の電気絶縁層内には７つの銅レーンがある、すなわち製作ステップのうちの１つのステップ中に堆積された銅がある（銅以外の導電性材料が使用されてもよい）。
【0047】
銅レーンは、第１の導電性経路２４などの導電性経路を構成する。
【0048】
導電性経路は層と平行に延び、各導電性経路は、１つのランディングパッド用のビアとＭＴＪスタックに接触するビアのうちの１つとを相互接続する。
【0049】
電気絶縁層のうちの１つは、例えばスイッチなどの制御電子回路につながる電気接続部にも使用され得る。スイッチ自体は、第６の層内に配置されてもよく、第６の層は、電気絶縁層より低くて良い。
【0050】
ランディングパッドは、必ずしも３つのＭＴＪ層によって構成されていなくてもよい。あるいは、ランディングパッドは、第１の電気絶縁層上に、電気信号をプローブチップからビアに伝えることができる島として堆積されるか、そうでなければ生成された半導体材料とすることができ、ビアは下から当該ランディングパッドに接触する。
【0051】
試験試料端子のうちの５つが文字Ａ～Ｅと称されている。
【0052】
図２では、プローブが試験試料の上に配置されている。
【0053】
試験試料は非分解図に示されている。ビアおよび導電性経路は、一番上の３つの層の下に点線として示されている。
【0054】
プローブは、互いに平行に延びる７つのカンチレバーアームを有する。各カンチレバーアームは、第１のプローブチップ３２などのプローブチップ／電極で終わる。
【0055】
各当該プローブチップは、各当該ランディングパッドのランディング領域と接触した状態にされている、すなわち、第１のプローブチップ３２は、第１のビア２２が下から第１のランディングパッドに接触した状態で、第１のランディングパッド２６に接触する。
【0056】
プローブチップは、電気接点がランディングパッドとプローブチップとの間に確立され得るように、ランディングパッドの上の予想される酸化物層を貫通することができる。
【0057】
プローブチップは、プローブチップがランディング領域を構成する表面上に載っているだけではないように、ランディングパッドをわずかな距離だけ貫通することができる。
【0058】
ビアおよび導電性経路により、回路経路を１つのプローブチップから別のプローブチップまで完成することが可能になり、したがって、電流が回線経路内に注入され、ＭＴＪスタック内に入り、さらに第２のプローブチップまで行くことができる。
【0059】
図３は、多層試験試料を測定するためのコンピュータベースのシステムの概略斜視図を示す。
【0060】
コンピュータベースのシステムは、測定を制御するための定置型コンピュータ４４および／またはラップトップに接続されたマルチプローブ測定セットアップを含む測定回路４２を備える。定置型コンピュータ４４および／またはラップトップならびにその中のサブシステムは、並列プロセッサなど、当技術分野で知られる任意適切なプロセッサ（または処理装置）を含むことができる。加えて、サブシステム（複数可）またはシステム（複数可）は、スタンドアローンツールかネットワーク化されたツールのいずれかとして、高速処理およびソフトウェアを有するプラットフォームを含むことができる。本明細書に記載のような方法を実施するプログラム命令は、キャリア媒体を通じて伝送されるかまたはキャリア媒体に保存され得る。キャリア媒体は、読出し専用メモリ、ランダムアクセスメモリ、磁気ディスクもしくは光ディスク、不揮発性メモリ、ソリッドステートメモリ、磁気テープなどの記憶媒体を含むことができる。キャリア媒体は、ワイヤ、ケーブル、無線伝送リンクなどの伝送媒体を含むことができる。さらに、定置型コンピュータ４４および／またはラップトップの様々なサブシステムが、１つ以上の計算システムまたは論理システムを含むことができる。したがって、上記説明は、本開示に対する制限と解釈されるべきでなく、単なる説明に過ぎない。
【0061】
【0062】
次いで、多層試験試料測定は始まることができる。第１のステップとして、スタックの抵抗のモデルは、
と定義され得る、
ただし、添え字ｉは、様々な抵抗測定（１～６）を指し、ｘｉ、ｙｉ、ｚｉおよびｗｉは、スタックの下の５つのスタック端子の間の距離であり、５つのスタック端子は、特定のＲｉ測定のためのｉ構成で、試験試料端子Ａ～Ｅに接続される。
【数1】
ただし、添え字ｉは、様々な抵抗測定（１～６）を指し、ｘｉ、ｙｉ、ｚｉおよびｗｉは、スタックの下の５つのスタック端子の間の距離であり、５つのスタック端子は、特定のＲｉ測定のためのｉ構成で、試験試料端子Ａ～Ｅに接続される。
【0063】
既知であると見なされる電極距離だけは、２つの最外スタック端子（試験試料端子ＡおよびＥにそれぞれ接続されている）の間の距離とすることができる。代わりに、スタック端子間の他のすべての距離が決定されるべきである、すなわち、
ｘｉは未知であり、試験試料端子ＡおよびＢにそれぞれ接続されている２つのスタック端子の間の距離または他の電極間距離を定義することができる。
ｙｉは未知であり、試験試料端子ＢおよびＣにそれぞれ接続されている２つのスタック端子の間の距離または他の電極間距離を定義することができる。
ｚｉは未知であり、試験試料端子ＣおよびＤにそれぞれ接続されている２つのスタック端子の間の距離または他の電極間距離を定義することができる。
ｗｉは未知であり、試験試料端子ＤおよびＥにそれぞれ接続されている２つのスタック端子の間の距離または他の電極間距離を定義することができる。
ｘｉは未知であり、試験試料端子ＡおよびＢにそれぞれ接続されている２つのスタック端子の間の距離または他の電極間距離を定義することができる。
ｙｉは未知であり、試験試料端子ＢおよびＣにそれぞれ接続されている２つのスタック端子の間の距離または他の電極間距離を定義することができる。
ｚｉは未知であり、試験試料端子ＣおよびＤにそれぞれ接続されている２つのスタック端子の間の距離または他の電極間距離を定義することができる。
ｗｉは未知であり、試験試料端子ＤおよびＥにそれぞれ接続されている２つのスタック端子の間の距離または他の電極間距離を定義することができる。
【0064】
未知の材料パラメータは、最上層シート抵抗ＲＴ、底層シート抵抗ＲＢ、およびトンネル抵抗と面積の積ＲＡである。
【0065】
Ｋ０は、０次の第２種変形ベッセル関数である。
【0066】
本方法は、先行技術とは異なり、測定された抵抗が測定回路の可動電極の着地位置と無関係であることを前提とする。したがって、電極と試験試料端子との間の幾何的関係に関する変数／パラメータは、抵抗モデルに入らない。代わりに、固定されたスタック端子の間の距離を定義するパラメータが、試験試料Ｒｉの抵抗と試験試料パラメータ（ＲＴ、ＲＢ、ＲＡ）との間の関係を定義するために使用され、抵抗モデルに（ｘｉ、ｙｉ、ｗｉ）として入る。
【0067】
しかしながら、試験試料端子のサイズに応じて、本開示のモデルの背後にあるこの前提は、試験試料端子が小さくなれば誤差につながり、例えば試験試料端子間の距離（χ，γ，σ，ω）が方程式（抵抗モデル）に入ることを必要とすることにもつながり得、ただし、χは、許容誤差内であると知られており、試験試料端子ＡおよびＢとそれぞれ接触する２つの電極の間の距離を定義することができる。γは、許容誤差内であると知られており、試験試料端子ＢおよびＣとそれぞれ接触する２つの電極の間の距離を定義することができる。σは、許容誤差内であると知られており、試験試料端子ＣおよびＤとそれぞれ接触する２つの電極の間の距離を定義することができる。ωは、２つの最外試験試料端子（それぞれＡおよびＥ）に接続された電極の間の距離を定義し、推定される（定数として設定される）。
【0068】
６回の測定のそれぞれに使用される試験試料端子は、次のように定義され得る。
【表1】
【0069】
対のうちの少なくとも１つは、１つの測定から他の測定に変えられるものとする。
【0070】
したがって、第１の測定の場合、第１のステップで、電極が図１の試験試料端子ＢおよびＥにそれぞれ接触することにより電流が試験試料に注入される。
【0071】
第２のステップで、電極が図１の試験試料端子ＡおよびＣにそれぞれ接触することにより電圧が測定される。
【0072】
次いで、抵抗は、第３のステップで、注入された電流および測定された電圧からオームの法則を使用して決定され得る。
【0073】
次いで、上記の３つのステップは、６つの測定抵抗値が決定されるまで、上記表に定義された電圧と電流の対で繰り返される。
【0074】
抵抗モデルは、測定された抵抗を近似またはモデル化するために選択されている。測定された抵抗とモデルとの間の差または誤差は、
とすることができる、
ただし、ベクトルｐは材料パラメータＲＴ、ＲＢ、ＲＡであり、ベクトルｄは測定時に使用されたスタック端子相互間の距離である。これらは固定されるが、未知である（既知であると見なされる１つのスタック端子間距離を除く）ので、関数ｆに合計６つの未知のパラメータ（すなわち、試料から３つ、固定されたスタック端子の距離から３つ）がある。しかしながら、６回の測定では、６つの未知のパラメータに対して６つの方程式が確立され解かれ得る。
【数2】
ただし、ベクトルｐは材料パラメータＲＴ、ＲＢ、ＲＡであり、ベクトルｄは測定時に使用されたスタック端子相互間の距離である。これらは固定されるが、未知である（既知であると見なされる１つのスタック端子間距離を除く）ので、関数ｆに合計６つの未知のパラメータ（すなわち、試料から３つ、固定されたスタック端子の距離から３つ）がある。しかしながら、６回の測定では、６つの未知のパラメータに対して６つの方程式が確立され解かれ得る。
【0075】
あるいは、各測定抵抗値の場合、抵抗モデル（の出力）と当該測定抵抗値との間の誤差または差を定義する（部分）誤差関数が定義され得る。
【0076】
６つの部分誤差関数のすべてが（全）誤差関数に入ることができ、全誤差関数における各抵抗モデル内の各スタック端子パラメータセットおよびスタック材料パラメータセットは、全誤差が最小化されるように変化させられ得る。
【0077】
全誤差を定義する誤差関数は、
と定義され得る。
パラメータの変動は、例えばパラメータを最大で５％または１０％まで変化させると、閾値未満になるまで進行することができ、誤差は、例えば１％を超えて減少しない。この場合、材料パラメータは決定されるといわれており、誤差がもはや実質的に変化しない値を有している。
【数3】
パラメータの変動は、例えばパラメータを最大で５％または１０％まで変化させると、閾値未満になるまで進行することができ、誤差は、例えば１％を超えて減少しない。この場合、材料パラメータは決定されるといわれており、誤差がもはや実質的に変化しない値を有している。
【0078】
本開示について、１つ以上の特定の実施形態に関して説明してきたが、本開示の他の実施形態は、本開示の範囲から逸脱することなく成され得ることが理解されよう。したがって、本開示は、添付の特許請求の範囲およびその妥当な解釈によってのみ限定されると見なされる。
【図1】
【図2】
【図3】
【国際調査報告】