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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-08-29
(54)【発明の名称】半導体デバイスパッケージ用の補剛フレーム
(51)【国際特許分類】
H01L 23/14 20060101AFI20240822BHJP
H01L 23/12 20060101ALI20240822BHJP
H05K 1/03 20060101ALI20240822BHJP
【ＦＩ】
H01L23/14 S
H01L23/12 N
H01L23/12 F
H05K1/03 610B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024515681
(86)(22)【出願日】2022-08-11
(85)【翻訳文提出日】2024-05-10
(86)【国際出願番号】 US2022040071
(87)【国際公開番号】W WO2023038757
(87)【国際公開日】2023-03-16
(31)【優先権主張番号】63/242,400
(32)【優先日】2021-09-09
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100120525
【弁理士】
【氏名又は名称】近藤 直樹
(74)【代理人】
【識別番号】100139712
【弁理士】
【氏名又は名称】那須 威夫
(74)【代理人】
【識別番号】100141553
【弁理士】
【氏名又は名称】鈴木 信彦
(72)【発明者】
【氏名】チェン ハン－ウェン
(72)【発明者】
【氏名】ヴェルハヴェルベケ スティーヴン
(72)【発明者】
【氏名】パク ギバック
(57)【要約】
本開示は、半導体デバイスおよび該半導体デバイスを形成する方法に関する。より詳細には、本開示は、その上に形成された補剛フレームを有する半導体パッケージデバイスに関する。この補剛フレームの組込みは、半導体パッケージデバイスの構造完全性を向上させて反りおよび／または崩壊を軽減し、同時に、パッケージに組み込まれたデバイス間の信号完全性および電力供給を向上させるためにより薄いコア基板を利用することを可能にする。
【特許請求の範囲】
【請求項1】
半導体デバイスアセンブリであって、シリコンコアであり、
第２の側の反対側の第１の側を含み、
前記第１の側から前記第２の側まで前記シリコンコアを貫通するビアを有し、
前記第１の側および前記第２の側に酸化物層を含み、
前記ビアを貫通する１つまたは複数の導電性相互接続であり、前記第１の側および前記第２の側において露出した表面を有する、１つまたは複数の導電性相互接続を含む、
シリコンコアと、
前記第１の側、前記第２の側の前記酸化物層の上および前記ビア内の絶縁層と、
前記第１の側の第１の再分布層と、
前記第１の側の前記絶縁層および前記第１の再分布層の上のシリコン補剛フレームであり、前記補剛フレームの外側表面が実質的に、前記半導体デバイスアセンブリの周囲に沿って配された、シリコン補剛フレームと
を含む半導体デバイスアセンブリ。
【請求項2】
前記シリコン補剛フレームが、前記シリコンコアと実質的に同じ材料で形成された、請求項１に記載の半導体デバイスアセンブリ。
【請求項3】
前記シリコン補剛フレームが、前記シリコンコアの熱膨張率（ＣＴＥ）と実質的に一致したＣＴＥを有する、請求項１に記載の半導体デバイスアセンブリ。
【請求項4】
前記シリコン補剛フレームが、前記シリコン補剛フレームに形成された開口を有する、請求項１に記載の半導体デバイスアセンブリ。
【請求項5】
前記半導体デバイスアセンブリが、前記シリコン補剛フレームの前記開口内に配された第１の半導体ダイをさらに含む、請求項４に記載の半導体デバイスアセンブリ。
【請求項6】
前記第１の半導体ダイが、前記再分布層の１つまたは複数のコンタクトにフリップチップ取付けによって電気的に結合された、請求項５に記載の半導体デバイスアセンブリ。
【請求項7】
前記シリコン補剛フレームが、前記シリコンコアの熱膨張率（ＣＴＥ）および前記第１の半導体ダイのＣＴＥと実質的に一致したＣＴＥを有する、請求項５に記載の半導体デバイスアセンブリ。
【請求項8】
前記半導体デバイスアセンブリの前記第２の側の１つまたは複数の電気コンタクトにボールグリッドアレイ（ＢＧＡ）によって電気的に結合された第２の半導体ダイをさらに含む、請求項５に記載の半導体デバイスアセンブリ。
【請求項9】
前記シリコンコアが約２００μｍ未満の厚さを有し、前記補剛フレームが約５００μｍ超の厚さを有する、請求項１に記載の半導体デバイスアセンブリ。
【請求項10】
前記シリコン補剛フレームが、前記シリコン補剛フレームの１つまたは複数の表面の上に形成された金属層を有する、請求項１に記載の半導体デバイスアセンブリ。
【請求項11】
前記金属層がニッケルを含む、請求項１０に記載の半導体デバイスアセンブリ。
【請求項12】
前記シリコンコアのキャビティ内に配され、前記絶縁層内に埋め込まれた半導体ダイをさらに含み、前記半導体ダイの６つ以上の表面が前記絶縁層と接触している、請求項１に記載の半導体デバイスアセンブリ。
【請求項13】
半導体デバイスアセンブリであって、シリコンコアであり、
第２の側の反対側の第１の側を含み、
前記第１の側から前記第２の側まで前記シリコンコアを貫通して延びるビアを有し、
前記第１の側および前記第２の側にあって、グラウンドに電気的に結合された金属層を含み、
前記ビアを貫通する１つまたは複数の導電性相互接続であり、前記第１の側および前記第２の側において露出した表面を有する、１つまたは複数の導電性相互接続を含む、
シリコンコアと、
前記第１の側、前記第２の側の前記金属層の上および前記ビア内の絶縁層と、
前記第１の側の第１の再分布層と、
前記第１の側の前記絶縁層および前記第１の再分布層の上のシリコン補剛フレームであり、前記補剛フレームの外側表面が実質的に、前記半導体デバイスアセンブリの周囲に沿って配された、シリコン補剛フレームと
を含む半導体デバイスアセンブリ。
【請求項14】
前記シリコン補剛フレームが、前記シリコンコアと実質的に同じ材料で形成された、請求項１３に記載の半導体デバイスアセンブリ。
【請求項15】
前記シリコン補剛フレームが、前記シリコンコアの熱膨張率（ＣＴＥ）と実質的に一致したＣＴＥを有する、請求項１４に記載の半導体デバイスアセンブリ。
【請求項16】
前記シリコン補剛フレームが、前記シリコン補剛フレームに形成された開口を有する、請求項１３に記載の半導体デバイスアセンブリ。
【請求項17】
前記半導体デバイスアセンブリが、前記シリコン補剛フレームの前記開口内に配された第１の半導体ダイをさらに含む、請求項１６に記載の半導体デバイスアセンブリ。
【請求項18】
前記第１の半導体ダイが、前記再分布層の１つまたは複数のコンタクトにフリップチップ取付けによって電気的に結合された、請求項１７に記載の半導体デバイスアセンブリ。
【請求項19】
前記シリコン補剛フレームが、前記シリコンコアの熱膨張率（ＣＴＥ）および前記第１の半導体ダイのＣＴＥと実質的に一致したＣＴＥを有する、請求項１７に記載の半導体デバイスアセンブリ。
【請求項20】
半導体デバイスアセンブリであって、シリコンコアであり、
第２の側の反対側の第１の側を含み、
前記第１の側から前記第２の側まで前記シリコンコアを貫通して延びるビアを有し、
前記第１の側および前記第２の側に酸化物層を含み、
前記ビアを貫通する１つまたは複数の導電性相互接続であり、前記第１の側および前記第２の側において露出した表面を有する、１つまたは複数の導電性相互接続を含む、
シリコンコアと、
前記第１の側、前記第２の側の前記酸化物層の上および前記ビア内の絶縁層と、
前記第１の側の第１の再分布層と、
前記シリコンコアの前記第１の側の前記酸化物層と接触したシリコン補剛フレームであり、前記補剛フレームの外側表面が実質的に、前記シリコンコアの周囲に沿って配された、シリコン補剛フレームと
を含む半導体デバイスアセンブリ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は一般に半導体デバイスに関する。より詳細には、本明細書に記載された実施形態は、補剛フレーム（ｓｔｉｆｆｎｅｒ ｆｒａｍｅ）を利用する半導体デバイスパッケージおよび該半導体デバイスパッケージを形成する方法に関する。
【背景技術】
【0002】
小型電子デバイスおよび電子部品の開発における継続中の他の傾向とともに、より高速な処理能力を求める要求は、集積回路チップ、システムおよびパッケージ構造体の製造において利用される材料、構造体およびプロセスに対する対応する要求を必然的にもたらす。
【0003】
基板内に電気接続を形成することの容易さおよび有機複合材に関連した比較的に安い製造コストのため、集積回路はこれまで有機基板上に製造されてきた。しかしながら、回路密度が増大し続け、電子デバイスがさらに小型化するにつれて、デバイススケーリングおよび関連する性能要件を維持するための材料構造化解決策の限界のために、有機基板の利用は非現実的になっている。さらに、半導体デバイスパッケージで利用されたときに、有機基板は、半導体ダイおよび他のシリコンベースの部品との熱膨張の不一致のために、より高いパッケージストレスを示し、これが基板の曲りにつながることがある。また、有機材料は、相対的な小さな弾性領域を有するため、有機材料の曲りはしばしば恒久的な反り（ｗａｒｐａｇｅ）につながる。
【0004】
より最近には、有機基板に関連した限界のいくつかを補償するために、シリコン基板を利用した２．５Ｄおよび３Ｄ集積回路が製造されている。先進の電子実装およびパッケージング用途において求められている高帯域密度、より低電力のチップツーチップ通信および異種統合に対する潜在性が、シリコン基板の利用を後押ししている。さらに、回路経路および電気接続の長さおよび距離を短くして電気性能を向上させるために、より薄いシリコン基板が求められているため、より薄いシリコン基板の低い剛性は、特に組立ておよび試験製造プロセス中に、同様の反りの問題を提示する。
【0005】
したがって、当技術分野では、増大した帯域幅および剛性を有する薄型フォームファクタ（ｔｈｉｎ－ｆｏｒｍ－ｆａｃｔｏｒ）半導体デバイスパッケージ構造体、および該構造体を形成する方法が求められている。
【発明の概要】
【0006】
本開示は一般に、電子実装構造体および該構造体を形成する方法に関する。
【0007】
ある種の実施形態では、半導体デバイスアセンブリが提供される。この半導体デバイスアセンブリはシリコンコアを含み、このシリコンコアは、第２の側の反対側の第１の側を有し、第１の側から第２の側までシリコンコアを貫通するビアを有し、第１の側および第２の側に酸化物層を有し、ビアを貫通する１つまたは複数の導電性相互接続であり、第１の側および第２の側において露出した表面を有する１つまたは複数の導電性相互接続を有する。この半導体デバイスアセンブリはさらに、第１の側、第２の側の酸化物層の上および開口内の絶縁層と、第１の側の第１の再分布層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ）と、第１の側の絶縁層および第１の再分布層の上のシリコン補剛フレームであり、補剛フレームの外側表面が実質的に、半導体デバイスアセンブリの周囲に沿って配されたシリコン補剛フレームとを含む。
【0008】
ある種の実施形態では、半導体デバイスアセンブリが提供される。この半導体デバイスアセンブリはシリコンコアを含み、このシリコンコアは、第２の側の反対側の第１の側を有し、第１の側から第２の側までシリコンコアを貫通して延びるビアを有し、第１の側および第２の側にあって、グラウンドに電気的に結合された金属層を有し、ビアを貫通する１つまたは複数の導電性相互接続であり、第１の側および第２の側において露出した表面を有する１つまたは複数の導電性相互接続を有する。この半導体デバイスアセンブリはさらに、第１の側、第２の側の金属層の上およびビア内の絶縁層と、第１の側の第１の再分布層と、第１の側の絶縁層および第１の再分布層の上のシリコン補剛フレームであり、補剛フレームの外側表面が実質的に、半導体デバイスアセンブリの周囲に沿って配されたシリコン補剛フレームとを含む。
【0009】
ある種の実施形態では、半導体デバイスアセンブリが提供される。この半導体デバイスアセンブリはシリコンコアを含み、このシリコンコアは、第２の側の反対側の第１の側を有し、第１の側から第２の側までシリコンコアを貫通して延びるビアを有し、第１の側および第２の側に酸化物層を有し、ビアを貫通する１つまたは複数の導電性相互接続であり、第１の側および第２の側において露出した表面を有する１つまたは複数の導電性相互接続を有する。この半導体デバイスアセンブリはさらに、第１の側、第２の側の酸化物層の上およびビア内の絶縁層と、第１の側の第１の再分布層と、シリコンコアの第１の側の酸化物層と接触したシリコン補剛フレームであり、補剛フレームの外側表面が実質的に、シリコンコアの周囲に沿って配されたシリコン補剛フレームとを含む。
【0010】
上に挙げた本開示の特徴を詳細に理解することができるようにするため、そのうちのいくつかが添付図面に示されている実施形態を参照することにより、上に概要を簡単に示した本開示のより詳細な説明を得ることができる。しかしながら、添付図面は例示的な実施形態だけを示しており、したがって、添付図面を本開示の範囲を限定するものとみなすべきではないことに留意すべきである。これは、本開示が、等しく有効な他の実施形態を受け入れる可能性があるためである。
【図面の簡単な説明】
【0011】
【図1A】本明細書に記載された実施形態による、例示的な半導体デバイスの側断面図を概略的に示す図である。
【図1B】本明細書に記載された実施形態による、例示的な半導体デバイスの側断面図を概略的に示す図である。
【図1C】本明細書に記載された実施形態による、例示的な半導体デバイスの側断面図を概略的に示す図である。
【図1E】本明細書に記載された実施形態による、例示的な半導体デバイスの上面図を概略的に示す図である。
【図1F】本明細書に記載された実施形態による、例示的な半導体デバイスの上面図を概略的に示す図である。
【図1G】本明細書に記載された実施形態による、例示的な半導体デバイスの上面図を概略的に示す図である。
【図3】本明細書に記載された実施形態による、半導体デバイス用の基板を構造化するためのプロセスを示す流れ図である。
【図5】本明細書に記載された実施形態による、半導体コアアセンブリ用の基板上に絶縁層を形成するためのプロセスを示す流れ図である。
【図7】本明細書に記載された実施形態による、半導体コアアセンブリ用の基板上に絶縁層を形成するためのプロセスを示す流れ図である。
【図9】本明細書に記載された実施形態による、半導体コアアセンブリ内に相互接続を形成するためのプロセスを示す流れ図である。
【図11】本明細書に記載された実施形態による、半導体コアアセンブリ上に再分布層を形成するためのプロセスを示す流れ図である。
【図13】本明細書に記載された実施形態による、半導体コアアセンブリ上に補剛フレームを形成するためのプロセスを示す流れ図である。
【図15】本明細書に記載された実施形態による、例示的な半導体デバイスの側断面図を概略的に示す図である。
【図16】本明細書に記載された実施形態による、例示的な半導体デバイスの側断面図を概略的に示す図である。
【図17】記載された実施形態による、例示的な半導体デバイスの側断面図を概略的に示す図である。
【発明を実施するための形態】
【0012】
理解を容易にするため、可能な場合には、図に共通する同一の要素を示すのに同一の参照符号を使用した。追加の記載なしに、１つの実施形態の要素および特徴を他の実施形態に有益に組み込むことができることが企図される。
【0013】
本開示は、半導体デバイスおよび該半導体デバイスを形成する方法に関する。より詳細には、本開示は、その上に形成された補剛フレームを有する半導体パッケージデバイスに関する。
【0014】
本明細書に記載された半導体パッケージデバイスおよび方法を利用して、半導体パッケージ、フリップチップボールグリッドアレイ（ｆｃＢＧＡまたはフリップチップＢＧＡ）半導体パッケージ、プリント基板（ＰＣＢ）アセンブリ、ＰＣＢスペーサアセンブリ、（例えばグラフィクスカード用の）チップキャリアおよび中間キャリアアセンブリ、メモリスタックなどを含む同種および異種高密度集積デバイスを形成してもよい。ある種の態様において、開示されたデバイスおよび方法は、これらのさまざまな構造体を形成するために典型的に利用される材料の固有の特性によって制限される従来のｆｃＢＧＡパッケージ構造体に取って代わることが意図されている。特に、従来のｆｃＢＧＡパッケージ構造体は、パッケージ構造体の部品間の熱膨張の不一致に起因するより大きな機械的ストレスを示すことがあり、これにより基板の曲り、反りおよび／または崩壊（ｃｏｌｌａｐｓｅ）が高率で生じる。信号完全性および電力供給を向上させるためにこれらのデバイスのための基板をスケーリングすると、このようなストレスはさらに増幅され、その結果、デバイスの構造安定性が低下する。これに応じて、本明細書に開示されたデバイスおよび方法は、従来のｆｃＢＧＡパッケージ構造体に関連した上述の不都合の多くを解決する半導体パッケージデバイスを提供する。
【0015】
図１Ａ～１Ｄは、本開示のある種の実施形態による、薄型フォームファクタ半導体コアアセンブリ１００の異なる構成の側断面図を示している。半導体コアアセンブリ１００は、半導体パッケージまたは他のデバイスの構造支持および電気相互接続のために利用されてもよく、この半導体パッケージまたは他のデバイスは、適当な任意の技術、例えばフリップチップまたはウエハバンピングを利用して半導体コアアセンブリ１００に実装されたものであってもよい。ある種の例では、半導体コアアセンブリ１００が、チップまたはグラフィクスカードなどの表面実装型デバイスのキャリア構造体として利用されてもよい。半導体コアアセンブリ１００は一般に、コア基板１０２、任意選択のパッシベーティング層１０４（図１Ａおよび１Ｃに示されている）または金属クラッド層１１４（図１Ｂに示されている）、絶縁層１１８、および補剛フレーム１１０を含む。
【0016】
ある種の実施形態では、コア基板１０２が、適当な任意の基板材料で形成された、パターニングされた（例えば構造化された）基板を含む。例えば、コア基板１０２は、ＩＩＩ－Ｖ族化合物半導体材料、シリコン（例えば、約１～約１０オーム－ｃｏｍの間の抵抗率、もしくは約１００Ｗ／ｍＫの導電率を有するシリコン）、結晶シリコン（例えばＳｉ＜１００＞もしくはＳｉ＜１１１＞）、酸化シリコン、シリコンゲルマニウム、ドープされたもしくはドープされていないシリコン、ドープされていない高抵抗率シリコン（例えば、より低い溶存酸素含量および約５０００～約１００００オーム－ｃｍの間の抵抗率を有するフロートゾーンシリコン）、ドープされたもしくはドープされていない多結晶シリコン、窒化シリコン、炭化シリコン（例えば、約５００Ｗ／ｍＫの導電率を有する炭化シリコン）、石英、ガラス（例えばホウケイ酸ガラス）、サファイヤ、アルミナおよび／またはセラミック材料から形成された基板を含む。ある種の実施形態では、コア基板１０２が、単結晶ｐ型またはｎ型シリコン基板を含む。ある種の実施形態では、コア基板１０２が、多結晶ｐ型またはｎ型シリコン基板を含む。別の実施形態では、コア基板１０２が、ｐ型またはｎ型シリコンソーラー基板を含む。一般に、コア基板１０２を形成するのに利用される基板は、多角形または円形の形状を有していてもよい。例えば、コア基板１０２は、約１２０ｍｍ～約１８０ｍｍの間、例えば約１５０ｍｍまたは約１５６ｍｍ～約１６６ｍｍの間の横方向寸法を有する実質的に正方形のシリコン基板であって、面取り縁を持ちまたは持たない実質的に正方形のシリコン基板を含んでもよい。別の例では、コア基板１０２が、約２０ｍｍ～約７００ｍｍの間、例えば約１００ｍｍ～約５００ｍｍの間、例えば約２００ｍｍまたは約３００ｍｍの直径を有する円形のシリコン含有ウエハを含んでもよい。
【0017】
コア基板１０２は、約５０μｍ～約１５００μｍの間の厚さＴ1、例えば約９０μｍ～約７８０μｍの間の厚さＴ1を有する。例えば、コア基板１０２は、約１００μｍ～約３００μｍの間の厚さＴ1、例えば約１１０μｍ～約２００μｍの間の厚さＴ1、例えば約１７０μｍの厚さＴ1を有する。別の例では、コア基板１０２が、約７０μｍ～約１５０μｍの間の厚さＴ1、例えば約１００μｍ～約１３０μｍの間の厚さＴ1を有する。別の例では、コア基板１０２が、約７００μｍ～約８００μｍの間の厚さＴ1、例えば約７２５μｍ～約７７５μｍの間の厚さＴ1を有する。
【0018】
コア基板１０２はさらに、導電性電気相互接続をコア基板１０２を貫通してルーティングすることを可能にするためにコア基板１０２に形成された１つまたは複数の基板貫通ビア１０３（例えば貫通穴）を含む。一般に、この１つまたは複数の基板貫通ビア１０３の形状は実質的に円筒形である。しかしながら、基板貫通ビア１０３に適した他の形態も企図される。基板貫通ビア１０３は、コア基板１０２を貫通する分離された単数の基板貫通ビア１０３として形成されていてもよく、または１つもしくは複数のグループもしくはアレイとして形成されていてもよい。ある種の実施形態では、それぞれのビア１０３間の最小ピッチＰ1（例えばビア中心からビア中心まで）が、約１０００μｍ未満、例えば約２５μｍ～約２００μｍの間である。例えば、ピッチＰ1は、約４０μｍ～約１５０μｍの間、例えば約１００μｍ～約１４０μｍの間、例えば約１２０μｍである。ある種の実施形態では、１つまたは複数の基板貫通ビア１０３が、約５００μｍ未満の直径Ｖ1、例えば約２５０μｍ未満の直径Ｖ1を有する。例えば、基板貫通ビア１０３は、約２５μｍ～約１００μｍの間の直径Ｖ1、例えば約３０μｍ～約６０μｍの間の直径Ｖ1を有する。ある種の実施形態では、基板貫通ビア１０３が約４０μｍの直径Ｖ1を有する。
【0019】
図１Ａおよび１Ｃの任意選択のパッシベーティング層１０４は、第１の表面１０８、第２の表面１０６および基板貫通ビア１０３の１つまたは複数の側壁１０１を含むコア基板１０２の１つまたは複数の表面に形成されていてもよい。ある種の実施形態では、パッシベーティング層１０４が、コア基板１０２の実質的に全ての外面に、パッシベーティング層１０４がコア基板１０２を実質的に取り囲むような態様で形成されている。したがって、パッシベーティング層１０４は、腐食および他の形態の損傷を防ぐ外側保護バリア層をコア基板１０２に提供する。ある種の実施形態では、パッシベーティング層１０４が、熱酸化物層などの酸化物膜または酸化物層を含む。いくつかの例では、パッシベーティング層１０４が、約１００ｎｍ～約３μｍの間の厚さ、例えば約２００ｎｍ～約２．５μｍの間の厚さを有する。一例では、パッシベーティング層１０４が、約３００ｎｍ～約２μｍの間の厚さ、例えば約１．５μｍの厚さを有する。
【0020】
図１Ｂに示された実施形態では、コア基板１０２が、パッシベーティング層１０４の代わりに金属クラッド層１１４を含み、金属クラッド層１１４は、第１の表面１０８、第２の表面１０６および基板貫通ビア１０３の１つまたは複数の側壁１０１を含むコア基板１０２の１つまたは複数の表面に形成されていてもよい。ある種の実施形態では、金属クラッド層１１４が、コア基板１０２の実質的に全ての外面に、金属クラッド層１１４がコア基板１０２を実質的に取り囲むような態様で形成されている。金属クラッド層１１４は、基準層（例えば接地層または電圧供給層）の働きをし、金属クラッド層１１４は、続いて形成される相互接続を電磁干渉から保護し、さらに、コア基板１０２を形成するのに使用される半導体材料（Ｓｉ）から電気信号を遮蔽するためにコア基板１０２上に配されている。ある種の実施形態では、金属クラッド層１１４が、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む導電性金属層を含む。ある種の実施形態では、金属クラッド層１１４が、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む合金または純金属を含む金属層を含む。金属クラッド層１１４は一般に、約５０ｎｍ～約１０μｍの間、例えば約１００ｎｍ～約５μｍの間の厚さを有する。
【0021】
絶縁層１１８は、コア基板１０２、パッシベーティング層１０４または金属クラッド層１１４の１つまたは複数の表面に形成されており、パッシベーティング層１０４、金属クラッド層１１４および／またはコア基板１０２を実質的に包み込んでいてもよい。したがって、絶縁層１１８は、基板貫通ビア１０３の中に延びていてもよく、側壁１０１に形成されたパッシベーティング層１０４もしくは金属クラッド層１１４を覆っていてもよく、またはコア基板１０２をじかに覆っていてもよく、したがって図１Ａに示されているように直径Ｖ2を画定してもよい。ある種の実施形態では、コア基板１０２、パッシベーティング層１０４または金属クラッド層１１４の外側表面から絶縁層１１８の隣接する外側表面（例えば主要面１０５、１０７）までの絶縁層１１８の厚さＴ2が約５０μｍ未満、例えば厚さＴ2が約２０μｍ未満である。例えば、絶縁層１１８は、約５μｍ～約１０μｍの間の厚さＴ2を有する。
【0022】
ある種の実施形態では、絶縁層１１８が、ポリマーベースの誘電体材料で形成されている。例えば、絶縁層１１８は、流動可能なビルドアップ材料（ｆｌｏｗａｂｌｅ ｂｕｉｌｄ－ｕｐ ｍａｔｅｒｉａｌ）から形成されている。したがって、以下では「絶縁層」と呼ぶが、絶縁層１１８を誘電体層と記述することもある。追加の実施形態では、絶縁層１１８が、シリカ（ＳｉＯ2）粒子などのセラミック充填材を有するエポキシ樹脂材料で形成されている。絶縁層１１８を形成するのに利用してもよいセラミック充填材の他の例は、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、炭化シリコン（ＳｉＣ）、窒化シリコン（Ｓｉ3Ｎ4、Ｓｒ2Ｃｅ2Ｔｉ5Ｏ16、ケイ酸ジルコニウム（ＺｒＳｉＯ4）、ウォラストナイト（ＣａＳｉＯ3）、酸化ベリリウム（ＢｅＯ）、二酸化セリウム（ＣｅＯ2）、窒化ホウ素（ＢＮ）、酸化カルシウム銅チタン（ＣａＣｕ3Ｔｉ4Ｏ12）、酸化マグネシウム（ＭｇＯ）、二酸化チタン（ＴｉＯ2）、酸化亜鉛（ＺｎＯ）などを含む。いくつかの例では、絶縁層１１８を形成するのに利用されるセラミック充填材が、約４０ｎｍ～約１．５μｍの間、例えば約８０ｎｍ～約１μｍの間の範囲の粒径を有する粒子を有する。例えば、このセラミック充填材は、約２００ｎｍ～約８００ｎｍの間、例えば約３００ｎｍ～約６００ｎｍの間の範囲の粒径を有する粒子を有する。いくつかの実施形態では、セラミック充填材が、コア基板１０２の隣接する基板貫通ビア１０３の幅または直径の約１０％未満の粒径、例えば基板貫通ビア１０３の幅または直径の約５％未満の粒径を有する粒子を含む。
【0023】
絶縁層１１８の、絶縁層１１８が基板貫通ビア１０３の中に延びているところを貫通して、１つまたは複数のアセンブリ貫通ビア１１３が形成されている。例えば、アセンブリ貫通ビア１１３は、基板貫通ビア１０３内の基板貫通ビア１０３の中心に形成されていてもよく、アセンブリ貫通ビア１１３の中に配された絶縁層１１８によって取り囲まれていてもよく、したがって「ビアインビア」構造を形成していてもよい。したがって、絶縁層１１８は、アセンブリ貫通ビア１１３の１つまたは複数の側壁１０９を形成し、アセンブリ貫通ビア１１３は、基板貫通ビア１０３の直径Ｖ1よりも小さい直径Ｖ2を有する。ある種の実施形態では、アセンブリ貫通ビア１１３が、約１００μｍ未満、例えば約７５μｍ未満の直径Ｖ2を有する。例えば、アセンブリ貫通ビア１１３は、約５０μｍ未満、例えば約３５μｍ未満の直径Ｖ2を有する。ある種の実施形態では、アセンブリ貫通ビア１１３が、約２５μｍ～約５０μｍの間の直径、例えば約３５μｍ～約４０μｍの間の直径を有する。
【0024】
アセンブリ貫通ビア１１３は、それを貫通して半導体コアアセンブリ１００内に１つまたは複数の電気相互接続１４４が形成されたチャネルを提供する。ある種の実施形態では、電気相互接続１４４が、図１Ａ～１Ｃに示されているように、半導体コアアセンブリ１００の厚さの一部分を貫通して形成されている。他のある種の実施形態では、電気相互接続１４４が、半導体コアアセンブリ１００の全厚（すなわち半導体コアアセンブリ１００の第１の主要面１０５から第２の主要面１０７までの厚さ）を貫通して形成されており、半導体コアアセンブリ１００の全厚に対応する縦方向長さを有する。追加の実施形態では、電気相互接続１４４が、半導体コアアセンブリ１００の主要面、例えば図１Ａに示されている主要面１０５、１０７から突き出ていてもよい。一般に、これらの電気相互接続は、約５０μｍ～約１０００μｍの間の縦方向長さ、例えば約２００μｍ～約８００μｍの間の縦方向長さを有していてもよい。一例では、電気相互接続１４４が、約４００μｍ～約６００μｍの間の縦方向長さ、例えば約５００μｍの縦方向長さを有する。電気相互接続１４４は、集積回路、回路板、チップキャリアなどの分野で使用されている任意の導電性材料で形成されていてもよい。例えば、電気相互接続１４４は、銅、アルミニウム、金、ニッケル、銀、パラジウム、スズなどの金属材料で形成されている。
【0025】
ある種の実施形態では、電気相互接続１４４が、電気相互接続１４４が形成されたアセンブリ貫通ビア１１３の直径Ｖ2に等しい横方向太さを有する。ある種の実施形態では、半導体コアアセンブリ１００がさらに、電気相互接続１４４の電気的分離のために電気相互接続１４４上に形成された、図１Ｄに示されている接着層１４０および／またはシード層１４２を含む。ある種の実施形態では、接着層１４０が、アセンブリ貫通ビア１１３の側壁を含む、電気相互接続１４４に隣接する絶縁層１１８の表面に形成されている。したがって、図１Ｃに示されているように、電気相互接続１４４は、電気相互接続１４４が形成されたアセンブリ貫通ビア１１３の直径Ｖ2よりも小さい横方向太さを有する。別の実施形態では、電気相互接続１４４が、アセンブリ貫通ビア１１３の側壁の表面を覆っているだけであり、したがって、電気相互接続１４４が、アセンブリ貫通ビア１１３を貫通する中空コアを有していてもよい。
【0026】
接着層１４０は、限定はされないが、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルトなどを含む適当な任意の材料で形成されたものであってもよい。ある種の実施形態では、接着層１４０が、約１０ｎｍ～約３００ｎｍの間の厚さ、例えば約５０ｎｍ～約１５０ｎｍの間の厚さを有する。例えば、接着層１４０は、約７５ｎｍ～約１２５ｎｍの間、例えば約１００ｎｍの厚さを有する。
【0027】
任意選択のシード層１４２は、限定はされないが、銅、タングステン、アルミニウム、銀、金もしくは他の適当な任意の材料、またはこれらの組合せを含む導電性材料を含む。シード層１４２は、接着層１４０上に形成されていてもよく、またはアセンブリ貫通ビア１１３の側壁にじかに（例えば間に接着層を挟まず絶縁層１１８上に）形成されていてもよい。ある種の実施形態では、シード層１４２が、約５０ｎｍ～約５００ｎｍの間、例えば約１００ｎｍ～約３００ｎｍの間の厚さを有する。例えば、シード層１４２は、約１５０ｎｍ～約２５０ｎｍの間、例えば約２００ｎｍの厚さを有する。
【0028】
ある種の実施形態では、半導体コアアセンブリ１００がさらに、半導体コアアセンブリ１００の第１の側１７５および／または第２の側１７７に形成された１つまたは複数の再分布層１５０を含む。ある種の実施形態では、再分布層１５０が、絶縁層１１８と実質的に同じ材料（例えばポリマーベースの誘電体材料）で形成されており、したがって絶縁層１１８の延長部分を形成している。他の実施形態では、再分布層１５０が、絶縁層１１８とは異なる材料で形成されている。例えば、再分布層１５０は、フォトデファイナブルポリイミド（ｐｈｏｔｏｄｅｆｉｎａｂｌｅ ｐｏｌｙｉｍｉｄｅ）材料、非感光性ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、ベンゾシクロブテン（ＢＣＢ）、二酸化シリコンおよび／または窒化シリコンで形成されていてもよい。別の例では、再分布層１５０が、絶縁層１１８とは異なる無機誘電体材料から形成されている。別の例では、最も外側の再分布層１５０のうちの１つまたは複数の再分布層１５０が、はんだ層を含み、その上に、補剛フレーム１１０（後に論じる）が取り付けられていてもよい）。ある種の実施形態では、再分布層１５０の各々が約５μｍ～約５０μｍの間の厚さ、例えば各々が約１０μｍ～約４０μｍの間の厚さを有する。例えば、再分布層１５０は、各々が約２０μｍ～約３０μｍの間の厚さ、例えば各々が約２５μｍの厚さを有する。
【0029】
電気相互接続１４４の接点を、主要面１０５、１０７などの半導体コアアセンブリ１００の表面の所望の位置に再配置するため、再分布層１５０は、再分布ビア１５３を貫通して形成された１つまたは複数の垂直再分布接続１５４、および横方向再分布接続１５６を含んでいてもよい。いくつかの実施形態では、再分布層１５０がさらに、主要面１０５、１０７に形成された、ボールグリッドアレイまたははんだボールなどの１つまたは複数の外部電気接続（図示せず）を含んでいてもよい。一般に、再分布ビア１５３および垂直再分布接続１５４はそれぞれ、アセンブリ貫通ビア１１３および電気相互接続１４４と比較して実質的に同様の横方向寸法またはより小さい横方向寸法を有する。例えば、再分布ビア１５３は、約２μｍ～約５０μｍの間の直径Ｖ3、例えば約１０μｍ～約４０μｍの間の直径Ｖ3、例えば約２０μｍ～約３０μｍの間の直径Ｖ3を有する。さらに、再分布層１５０は、再分布ビア１５３の側壁を含む、垂直再分布接続１５４および横方向再分布接続１５６に隣接する表面に形成された接着層１４０およびシード層１４２を含んでいてもよい。
【0030】
図１Ｂに示されたものなどの金属クラッド層１１４をコア基板１０２が含む実施形態では、金属クラッド層１１４がさらに、半導体コアアセンブリ１００の少なくとも１つの側に接続点を形成する少なくとも１つのクラッド接続１１６に結合されている。ある種の実施形態では、金属クラッド層１１４が、半導体コアアセンブリ１００の両側に形成された２つのクラッド接続１１６に結合されている（図示せず）。クラッド接続１１６は、半導体コアアセンブリ１００と一緒に（例えば半導体コアアセンブリ１００の上方または下方に）スタックされた半導体デバイスのうちの１つまたは複数の半導体デバイスが使用する、例示的なグラウンド１１９などの共通グラウンドに接続されていてもよい。あるいは、クラッド接続１１６は、電源電圧などの基準電圧に接続されている。図示されているとおり、クラッド接続１１６は絶縁層１１８内に形成されており、クラッド接続１１６は、金属クラッド層１１４を、主要面１０７および１０５などの半導体コアアセンブリ１００の表面に配されたまたは半導体コアアセンブリ１００の表面のところに配されたクラッド接続１１６の接続端に接続して、金属クラッド層１１４を外部共通グラウンドまたは基準電圧に接続すること（図１Ｂではグラウンド１１９に対する例示的な接続として示されている）ができるようにする。
【0031】
金属クラッド層１１４は、クラッド接続１１６および他の適当な任意の結合手段を介して外部グラウンド１１９に電気的に結合されていてもよい。例えば、クラッド接続１１６は、半導体コアアセンブリ１００の両側のはんだバンプによって外部グラウンド１１９に間接的に結合されていてもよい。ある種の実施形態では、クラッド接続１１６が、外部グラウンド１１９に結合する前に、最初に、別個の電子システムまたはデバイスを通してルーティングされていてもよい。金属クラッド層１１４と外部グラウンド１１９との間の接地経路の利用は、相互接続１４４および／または再分布接続１５４、１５６間の干渉を低減させまたは排除し、それらに結合された集積回路の短絡を防ぐ。このような短絡は、半導体コアアセンブリ１００および半導体コアアセンブリ１００と一緒に統合またはスタックされた任意のシステムまたはデバイスに損傷を与える可能性がある。
【0032】
電気相互接続１４４および再分布接続１５４、１５６と同様に、クラッド接続１１６も、限定はされないが、ニッケル、銅、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む適当な任意の導電性材料で形成されている。クラッド接続１１６は、クラッドビア１２３を貫通して堆積またはメッキされている。クラッドビア１２３は、アセンブリ貫通ビア１１３または再分布ビア１５３と実質的に同様だが、半導体コアアセンブリ１００の一部分（例えば半導体コアアセンブリ１００の表面からコア基板１０２までを横断しているだけである。したがって、クラッドビア１２３は、コア基板１０２上に形成された金属クラッド層１１４を有するコア基板１０２の上方または下方にじかにある絶縁層１１８を貫通して形成されていてもよい。さらに、電気相互接続１４４および再分布接続１５４、１５６と同様に、クラッド接続１１６も、クラッドビア１２３を完全に埋めていてもよく、またはクラッドビア１２３の内側周囲壁を内張りしていてもよく、したがって中空コアを有していてもよい。
【0033】
ある種の実施形態では、クラッドビア１２３およびクラッド接続１１６が、直径Ｖ2と実質的に同様の横方向寸法（例えばそれぞれ直径および横方向太さ）を有する。ある種の実施形態では、クラッドビア１２３上に接着層１４０およびシード層１４２が形成されており、そのため、クラッドビア１２３は、直径Ｖ2と実質的に同様の直径を有していてもよく、一方、クラッド接続１１６は、（例えば直径Ｖ3と実質的に同様の横方向太さなど）直径Ｖ2よりも小さい横方向太さを有していてもよい。ある種の実施形態では、クラッドビア１２３が約５μｍの直径を有する。
【0034】
図１Ａ～１Ｃにさらに示されているとおり、半導体コアアセンブリ１００は、半導体コアアセンブリ１００の第１の側１７５および／または第２の側１７７に形成された補剛フレーム１１０を含む。補剛フレーム１１０は、半導体コアアセンブリ１００の全体構造に追加の剛性を提供し、したがって、高密度集積デバイス（例えば半導体パッケージ、ＰＣＢアセンブリ、ＰＣＢスペーサアセンブリ、チップキャリアアセンブリ、中間キャリアアセンブリ、メモリスタックなど）に半導体コアアセンブリ１００を統合する間のコア基板１０２の反りまたは崩壊のリスクを低減させまたは排除する。したがって、補剛フレーム１１０を半導体コアアセンブリ１００と統合することは、より薄いコア基板１０２の利用を可能にし、このことは、コア基板１０２の両側の部品間の信号完全性および電力供給の向上を容易にする。ある種の実施形態では、補剛フレーム１１０がさらに、図１Ａ～１Ｃに示された半導体ダイ１２０などの半導体コアアセンブリ１００と統合された１つまたは複数の半導体ダイに対する遮蔽効果を提供してもよい。
【0035】
一般に、補剛フレーム１１０は、多角形または円形のリング状形状を有しており、適当な任意の基板材料を含むパターニングされた基板から形成されている。ある種の実施形態では、補剛フレーム１１０が、コア基板１０２の材料と実質的に同様の材料を含み、したがってコア基板１０２の熱膨張率（ＣＴＥ）と一致し、組立て中の反りのリスクを低減させまたは排除する基板から形成されていてもよい。例えば、補剛フレーム１１０は、ＩＩＩ－Ｖ族化合物半導体材料、シリコン（例えば、約１～約１０オーム－ｃｏｍの間の抵抗率、もしくは約１００Ｗ／ｍＫの導電率を有するシリコン）、結晶シリコン（例えばＳｉ＜１００＞もしくはＳｉ＜１１１＞）、酸化シリコン、シリコンゲルマニウム、ドープされたもしくはドープされていないシリコン、ドープされていない高抵抗率シリコン（例えば、より低い溶存酸素含量および約５０００～約１００００オーム－ｃｍの間の抵抗率を有するフロートゾーンシリコン）、ドープされたもしくはドープされていない多結晶シリコン、窒化シリコン、炭化シリコン（例えば、約５００Ｗ／ｍＫの導電率を有する炭化シリコン）、石英、ガラス（例えばホウケイ酸ガラス）、サファイヤ、アルミナおよび／またはセラミック材料から形成されていてもよい。ある種の実施形態では、補剛フレーム１１０が、単結晶ｐ型またはｎ型シリコンを含む。ある種の実施形態では、補剛フレーム１１０が、多結晶ｐ型またはｎ型シリコンを含む。
【0036】
補剛フレーム１１０は、約５０μｍ～約１５００μｍの間の厚さＴ3、例えば約１００μｍ～約１２００μｍの間の厚さＴ3を有する。例えば、補剛フレーム１１０は、約２００μｍ～約１０００μｍの間の厚さＴ3、例えば約４００μｍ～約８００μｍの間の厚さＴ3、例えば約７７５μｍの厚さＴ3を有する。別の例では、補剛フレーム１１０が、約１００μｍ～約７００μｍの間の厚さＴ3、例えば約２００μｍ～約５００μｍの間の厚さＴ3を有する。別の例では、補剛フレーム１１０が、約８００μｍ～約１４００μｍの間の厚さＴ3、例えば約１０００μｍ～約１２００μｍの間の厚さＴ3を有する。別の例では、補剛フレーム１１０が、約１２００μｍ超の厚さを有する。
【0037】
補剛フレーム１１０は、適当な任意の方法によって半導体コアアセンブリ１００に取り付けられていてもよい。例えば、図１Ａ～１Ｃに示されているように、補剛フレーム１１０は、接着剤１１１によって半導体コアアセンブリ１００に取り付けられていてもよく、接着剤１１１は、積層接着材料、ダイ接着膜、接着膜、グルー（ｇｌｕｅ）、ワックスなどを含んでもよい。ある種の実施形態では、接着剤１１１が、絶縁層１１８の誘電体材料と同様の、セラミック充填材を有するエポキシ樹脂材料などの未硬化の誘電体材料の層である。ある種の実施形態では、補剛フレーム１１０が、主要面１０５または１０７の絶縁層１１８に取り付けられている（図１Ａ～１Ｂ）。他のある種の実施形態では、補剛フレーム１１０が、コア基板１０２、例えばコア基板１０２の表面１０８もしくは１０６に取り付けられており、またはパッシベーティング層１０４もしくは金属クラッド層１１４に取り付けられている（図１Ｃ）。このような実施形態では、コア基板１０２への補剛フレーム１１０の取付けを可能にするために、絶縁層１１８の所望の部分が例えばレーザアブレーションによって除去されていてもよい。
【0038】
上述のとおり、補剛フレーム１１０を貫通する１つまたは複数の開口１１７を形成するために補剛フレーム１１０はパターニングされており、ある種の実施形態では、１つまたは複数の開口１１７が、その中に、１つもしくは複数の半導体ダイ１２０（または他のデバイス）を受け取っていてもよい。したがって、開口１１７は、補剛フレーム１１０を貫通する相互接続のさらなる延長を必要とすることなく、半導体コアアセンブリ１００の絶縁層１１８上またはコア基板１０２上に半導体ダイ１２０をじかに統合（例えばスタッキング）することを可能にする。追加の実施形態では、補剛フレーム１１０がさらに、ダイ１２０に対する機械的および／または電気的遮蔽効果を提供してもよい。例えば、図１Ｂに示されているように、補剛フレーム１１０は、補剛フレーム１１０上に形成され、グラウンド１１５に接続された金属クラッド層１１２を含んでいてもよく、金属クラッド層１１２は、開口１１７内に配されたダイ１２０に対する電磁干渉（ＥＭＩ）遮蔽効果を提供してもよい。このような実施形態では、金属クラッド層１１２が、金属クラッド層１１４と実質的に同じ材料を含んでいてもよく、金属クラッド層１１４と実質的に同様のプロセスによって形成されたものであってもよい。例えば、金属クラッド層１１２は、ニッケル置換メッキ、または他の無電解もしくは電解メッキプロセスで形成されたものであってもよい。ある種の実施形態では、補剛フレーム１１０が、高抵抗率シリコンで形成されており、半導体コアアセンブリ１００に対する絶縁体の働きをする。
【0039】
１つまたは複数の開口１１７は、１つまたは複数の開口１１７に例えば半導体ダイ１２０または他の所望のデバイスを収容するのに適した任意の形態および寸法を有していてもよい。例えば、ある種の実施形態では、開口１１７が、実質的に四辺形または多角形の形状を有していてもよい。ある種の実施形態では、開口１１７が、実質的に円形の形状または不規則な形状を有していてもよい。ある種の実施形態では、開口１１７のうちの１つまたは複数の開口１１７が、図１Ａ～１Ｃに示されているように実質的にテーパが付けられた（すなわち角度が付けられた）側壁１２１、または実質的に垂直な（例えば直角の、例えば表面１０７に対して直角の）側壁１２１を有する。
【0040】
ある種の実施形態では、１つまたは複数の開口１１７が、約０．５ｍｍ～約５０ｍｍの間の範囲の横方向寸法Ｄ1、例えば約３ｍｍ～約１２ｍｍの間の範囲の横方向寸法Ｄ1、例えば約８ｍｍ～約１１ｍｍの間の範囲の横方向寸法Ｄ1を有し、横方向寸法Ｄ1は、パッケージまたはシステムの製造中に１つまたは複数の開口１１７の中に置く半導体ダイ１２０または他のデバイスのサイズおよび数によって決めてもよい。半導体ダイ１２０は一般に、例えば１つの半導体材料片などの基板材料上および／または基板材料内に形成された複数の集積電子回路を含む。ある種の実施形態では、開口１１７の中に置く半導体ダイ１２０の横方向寸法と実質的に同様の横方向寸法を有するように、開口１１７のサイズが決められる。例えば、それぞれの開口１１７は、半導体ダイ１２０の横方向寸法よりも約１５０μｍ未満、例えば約１２０μｍ未満、例えば１００μｍ未満だけ大きい横方向寸法を有するように形成されていてもよい。
【0041】
半導体ダイ１２０は、メモリダイ、マイクロプロセッサ、コンプレックスシステムオンチップ（ＳｏＣ）または標準ダイを含む、適当な任意のタイプのダイまたはチップであってもよい。適当なタイプのメモリダイはＤＲＡＭダイまたはＮＡＮＤフラッシュダイを含む。追加の例では、半導体ダイ１２０が、デジタルダイ、アナログダイまたは混合ダイを含む。一般に、半導体ダイ１２０は、シリコン材料など、コア基板１０２および／または補剛フレーム１１０の材料と実質的に同様の材料で形成されていてもよい。コア基板１０２および／または補剛フレーム１１０の材料と同じまたは同様の材料で形成された半導体ダイ１２０を利用することは、それらの間でＣＴＥを一致させることを容易にし、基本的には、組立て中に反りが発生することを排除する。
【0042】
図１Ａ～１Ｃに示されているように、それぞれの半導体ダイ１２０は、半導体コアアセンブリ１００の主要面１０５、１０７の一方に隣接して配されており、はんだバンプ１２４を介して１つまたは複数の再分布接続１５４、１５６に電気的に結合されたコンタクト１２２を有する。ある種の実施形態では、コンタクト１２２および／またははんだバンプ１２４が、相互接続１４４および再分布接続１５４、１５６の材料と実質的に同様の材料で形成されている。例えば、コンタクト１２２およびはんだバンプ１２４は、銅、タングステン、アルミニウム、銀、金もしくは他の適当な任意の材料、またはこれらの組合せなどの導電性材料で形成されていてもよい。
【0043】
ある種の実施形態では、はんだバンプ１２４がＣ４はんだバンプを含む。ある種の実施形態では、はんだバンプ１２４がＣ２（はんだキャップを有するＣｕピラー）はんだバンプを含む。Ｃ２はんだバンプの利用は、より小さいピッチ長、ならびに半導体コアアセンブリ１００に対する改良された熱および／または電気特性を可能にすることがある。はんだバンプ１２４は、限定はされないが、電気化学堆積（ＥＣＤ）および電気メッキを含む、適当な任意のウエハバンピングプロセスによって形成されたものであってもよい。
【0044】
図１Ｅ～１Ｇは、本開示のある種の実施形態による、薄型フォームファクタ半導体コアアセンブリ１００の異なる構成の上面図を示している。特に、図１Ｅ～１Ｇは、補剛フレーム１１０の異なる形態／配置を示している。
【0045】
図１Ｅでは、半導体コアアセンブリ１００が、開口１１７内に配された半導体ダイ１２０を取り囲み、半導体コアアセンブリ１００の横方向周囲を実質的になぞるスクワークル形の（ｓｑｕｉｒｃｕｌａｒ）（例えば丸コーナを有する長方形）リング形補剛フレーム１１０を含む。図１Ｅの補剛フレーム１１０は丸コーナを有するように示されているが、面取りコーナまたは直角コーナも企図されることに留意されたい。
【0046】
図１Ｆでは、異なるサイズの複数の半導体ダイ１２０を収容するために、半導体コアアセンブリ１００上に形成された補剛フレーム１１０が不規則な多角形の形状を有する。補剛フレーム１１０内に単一の開口１１７が形成されているが、単一の開口１１７は、それぞれの半導体ダイ１２０の周囲の異なる横向寸法内に形成されている。
【0047】
図１Ｇでは、補剛フレーム１１０が、半導体コアアセンブリ１００の表面を横切って延びる１つまたは複数の横断リブ１３０によって仕切られた長方形のリング状形状を有しており、したがって複数の半導体ダイ１２０を収容するための複数の開口１１７を形成している。補剛フレーム１１０内にリブ１３０を形成することは、半導体コアアセンブリ１００に追加の機械的支持／剛性を提供することがある。ある種の実施形態では、リブ１３０が、半導体コアアセンブリ１００の上に十字形または交差パターンで配されていてもよい。図１Ｇの補剛フレーム１１０は、直角コーナを有する長方形として示されているが、他の全体形状および／またはコーナタイプも企図されることに留意されたい。
【0048】
図１Ｅ～１Ｇに示されているように、ある種の実施形態では、補剛フレーム１１０が、半導体コアアセンブリ１００と実質的に一致する、または半導体コアアセンブリ１００と実質的に同様の横方向寸法を有していてもよい。したがって、このような実施形態では、外側横方向寸法Ｌ1およびＬ2が、半導体コアアセンブリ１００の外側横方向寸法の約５００μｍ以内、例えば約３００μｍ以内にある。ある種の実施形態では、横方向のＬ1とＬ2が互いに実質的に等しい。
【0049】
図２は、本開示のある種の実施形態による、半導体コアアセンブリ１００などの半導体コアアセンブリを形成する例示的な方法２００の流れ図を示している。方法２００は、複数の操作２１０、２２０、２３０、２４０および２５０を有する。それぞれの操作は、図３～１４Ｊに関してより詳細に説明される。この方法は、（文脈がその可能性を排除する場合を除き、）定められた操作のうちのいずれかの操作の前に、定められた操作のうちの２つの操作間に、または定められた全ての操作の後に実行される１つまたは複数の追加の操作を含んでもよい。
【0050】
一般に、方法２００は、操作２１０で、コア基板、例えばコア基板１０２として利用する第１の基板、および補剛フレーム、例えば補剛フレーム１１０として利用する第２の基板を構造化することを含む。この操作はさらに、図３および４Ａ～４Ｄに関してより詳細に説明される。操作２２０で、コア基板上に絶縁層を形成する。この操作はさらに、図５、６Ａ～６Ｉ、７および８Ａ～８Ｅに関してより詳細に説明される。操作２３０で、コア基板および絶縁層を貫通する１つまたは複数の相互接続を形成する。この操作はさらに、図９および１０Ａ～１０Ｈに関してより詳細に説明される。操作２４０で、絶縁層上に、組み立てられたコアアセンブリの表面の所望の位置に相互接続の接点を再配置するための１つまたは複数の再分布層を形成する。この操作はさらに、図１１および１２Ａ～１２Ｌに関してより詳細に説明される。操作２５０で、組み立てられたコアアセンブリに補剛フレームを取り付ける。この操作はさらに、図１３および１４Ａ～１４Ｊに関してより詳細に説明される。
【0051】
図３は、本開示のある種の実施形態による、基板４００を構造化するための代表的方法３００の流れ図を示している。方法３００を利用して、コア基板と補剛フレームの両方を、方法２００の操作２１０に関して上で説明したとおりにパターニングしてもよい。図４Ａ～４Ｄは、本開示のある種の実施形態による、図３に示された基板構造化プロセス３００のさまざまな段階における基板４００の断面図を概略的に示している。明快にするために、本明細書では、図３および図４Ａ～４Ｄを明快にするために一緒に説明する。
【0052】
方法３００は、操作３１０および対応する図４Ａから始まる。コア基板１０２および／または補剛フレーム１１０に関して上で説明したとおり、基板４００は、限定はされないが、ＩＩＩ－Ｖ族化合物半導体材料、シリコン、結晶シリコン（例えばＳｉ＜１００＞もしくはＳｉ＜１１１＞）、酸化シリコン、シリコンゲルマニウム、ドープされたもしくはドープされていないシリコン、ドープされていない高抵抗率シリコン、ドープされたもしくはドープされていない多結晶シリコン、窒化シリコン、炭化シリコン、石英、ガラス材料（例えばホウケイ酸ガラス）、サファイヤ、アルミナおよび／またはセラミック材料を含む、適当な任意の基板材料で形成されている。ある種の実施形態では、基板４００が、単結晶ｐ型またはｎ型シリコン基板である。ある種の実施形態では、基板４００が、多結晶ｐ型またはｎ型シリコン基板である。別の実施形態では、基板４００が、ｐ型またはｎ型シリコンソーラー基板である。
【0053】
基板４００はさらに、多角形または円形の形状を有していてもよい。例えば、基板４００は、約１２０ｍｍ～約１８０ｍｍの間の横方向寸法を有する実質的に正方形のシリコン基板であって、面取り縁を持ちまたは持たない実質的に正方形のシリコン基板を含んでもよい。別の例では、基板４００が、約２０ｍｍ～約７００ｍｍの間、例えば約１００ｍｍ～約５００ｍｍの間、例えば約２００ｍｍまたは約３００ｍｍの直径を有する円形のシリコン含有ウエハを含んでもよい。特に断らない限り、本明細書に記載された実施形態および例は、約５０μｍ～約１５００μｍの間の厚さ、例えば約９０μｍ～約７８０μｍの間の厚さを有する基板上で実施される。例えば、基板４００は、約１００μｍ～約３００μｍの間の厚さ、例えば約１１０μｍ～約２００μｍの間の厚さ、例えば約１４０μｍの厚さを有する。
【0054】
操作３１０の前に、ワイヤソーイング、スクライビングおよびブレーキング、機械的アブレイシブソーイングまたはレーザ切削によって基板４００をスライスし、バルク材料から切り離してもよい。スライシングは通常、スライシングによって形成された基板表面の機械的欠陥または変形、例えばかき傷、微小亀裂、チッピングおよび他の機械的欠陥を生じさせる。したがって、後の構造化操作に備えて、操作３１０で、基板４００を、第１の損傷除去プロセスにかけて、基板４００の表面を平滑化および平坦化し、機械的欠陥を除去する。いくつかの実施形態では、第１の損傷プロセスのプロセスパラメータを調整することによって基板４００をさらに薄くしてもよい。例えば、第１の損傷除去プロセスにさらにかけることによって基板４００の厚さを減らしてもよい。
【0055】
操作３１０での第１の損傷除去プロセスは、基板４００を基板研磨プロセスおよび／またはエッチングプロセスにかけ、続いてリンスプロセスおよび乾燥プロセスにかけることを含む。いくつかの実施形態では、操作３１０が、化学機械研磨（ＣＭＰ）プロセスを含む。ある種の実施形態では、このエッチングプロセスが、所望の材料（例えば汚染物および他の望ましくない化合物）の除去に対して選択的なバッファードエッチング（ｂｕｆｆｅｒｅｄ ｅｔｃｈ）プロセスを含む湿式エッチングプロセスである。他の実施形態では、このエッチングプロセスが、等方性水性エッチングプロセスを利用する湿式エッチングプロセスである。この湿式エッチングプロセスに対して、適当な任意の湿式エッチング剤または湿式エッチング剤の組合せを使用してもよい。ある種の実施形態では、エッチングのために基板４００を水性ＨＦエッチング溶液に浸す。別の実施形態では、エッチングのために基板４００を水性ＫＯＨエッチング溶液に浸す。
【0056】
いくつかの実施形態では、エッチングプロセスの間、エッチング溶液を、約３０℃～約１００℃の間、例えば約４０℃～９０℃の間の温度に加熱する。例えば、エッチング溶液を約７０℃の温度に加熱する。他の実施形態では、操作３１０でのエッチングプロセスが乾式エッチングプロセスである。乾式エッチングプロセスの例はプラズマベースの乾式エッチングプロセスを含む。エッチングプロセス中に利用するエッチング剤（例えばエッチング溶液）に基板４００をさらす時間を制御することによって、基板４００の厚さを調節する。例えば、エッチング剤への曝露を増やすことによって基板４００の最終的な厚さを小さくする。あるいは、エッチング剤への曝露を減らすことによって基板４００の最終的な厚さをより大きくしてもよい。
【0057】
操作３２０で、平坦化された実質的に欠陥のない基板４００をパターニングして、基板４００に、１つまたは複数の特徴４０３、例えば、コア基板を貫通して相互接続をルーティングするためのビア、および／またはコア基板内に半導体ダイもしくは他のデバイスを埋め込むためのキャビティ（これについては図１６に関してさらに詳細に説明する）、または補剛フレーム内に１つもしくは複数の半導体ダイもしくは他のデバイスを置くための開口、を形成する。図４Ｂの基板４００の断面には４つのビア４０３が示されているが、これは例示のためであり、限定のためではない。
【0058】
一般に、特徴４０３は、レーザアブレーション（例えばダイレクトレーザパターニング）によって形成してもよい。適当な任意のレーザアブレーションシステムを利用して特徴４０３を形成してもよい。いくつかの例では、レーザアブレーションシステムが赤外線（ＩＲ）レーザ源を利用する。いくつかの例では、レーザ源がピコ秒紫外線（ＵＶ）レーザである。他の例では、レーザがフェムト秒ＵＶレーザである。他の例では、レーザ源がフェムト秒グリーンレーザである。レーザアブレーションシステムのレーザ源は、基板４００をパターニングするための連続レーザビームまたはパルスレーザビームを生成する。例えば、レーザ源は、５ｋＨｚ～５００ｋＨｚの間、例えば１０ｋＨｚ～約２００ｋＨｚの間の周波数を有するパルスレーザビームを生成するものであってもよい。一例では、レーザ源が、約２００ｎｍ～約１２００ｎｍの間の波長、約１０ｎｓ～約５０００ｎｓの間のパルス持続時間および約１０ワット～約１００ワットの間の出力パワーのパルスレーザビームを供給するように構成されている。レーザ源は、上述のビア、キャビティおよび開口を含む、所望の任意のパターンの特徴を基板４００に形成するように構成されている。
【0059】
いくつかの実施形態では、任意選択で、パターニングする前に基板４００をキャリアプレート（図示せず）に結合する。この任意選択のキャリアプレートは、基板４００のパターニングの間、機械的支持を基板４００に提供することがあり、基板４００が破損することを防ぐことがある。このキャリアプレートは、限定はされないが、ガラス、セラミック、金属などを含む、化学的および熱的に安定な適当な任意の高剛性材料で形成されていてもよい。いくつかの例では、キャリアプレートが、約１ｍｍ～約１０ｍｍの間、例えば約２ｍｍ～約５ｍｍの間の厚さを有する。ある種の実施形態では、キャリアプレートが、テクスチャ付き表面を有する。他の実施形態では、キャリアプレートが、研磨または平滑化された表面を有する。基板４００は、限定はされないが、ワックス、グルーまたは同様の結合材を含む適当な任意の一時的結合材を利用してキャリアプレートに結合してもよい。
【0060】
いくつかの実施形態では、基板４００をパターニングすることによって、基板４００の表面に、チッピング、亀裂および／または反りを含む不必要な機械的欠陥が生じることがある。したがって、操作３２０を実行して基板４００に特徴４０３を形成した後に、操作３３０で、基板４００を、操作３１０での第１の損傷除去プロセスと実質的に同様の第２の損傷除去および洗浄プロセスにかけて、基板４００の表面を平滑化し、不必要な破片を除去する。上述のとおり、第２の損傷除去プロセスは、基板４００を湿式または乾式エッチングプロセスにかけ、続いて基板４００をリンスし乾燥させることを含む。このエッチングプロセスを所定の時間、続けて、基板４００の表面、特にレーザパターニング操作にかけられた表面を平滑化する。別の態様では、このエッチングプロセスを利用して、パターニングプロセスによって基板４００上に残った望ましくない破片を除去する。
【0061】
操作３３０で基板４００の機械的欠陥を除去した後、操作３４０および図４Ｄで、基板４００を、任意選択のパッシベーションプロセスまたはメタライゼーションプロセスにかけて、基板４００の所望の表面（例えば基板４００の全ての表面）に、酸化物層４０４などのパッシベーティング層、または金属クラッド層４１４もしくは金属遮蔽層４１２などの金属層を成長または堆積させる。ある種の実施形態では、このパッシベーションプロセスが熱酸化プロセスである。この熱酸化プロセスは、約８００℃～約１２００℃の間、例えば約８５０℃～約１１５０℃の間の温度で実行する。例えば、この熱酸化プロセスを、約９００℃～約１１００℃の間の温度、例えば約９５０℃～約１０５０℃の間の温度で実行する。ある種の実施形態では、この熱酸化プロセスが、水蒸気を酸化剤として利用する湿式酸化プロセスである。ある種の実施形態では、この熱酸化プロセスが、分子状酸素を酸化剤として利用する乾式酸化プロセスである。操作３４０で、基板４００を、適当な任意のパッシベーションプロセスにかけて、基板４００上に、酸化物層４０４または他の適当な任意のパッシベーティング層を形成することが企図される。結果として生じる酸化物層４０４は一般に、約１００ｎｍ～約３μｍの間、例えば約２００ｎｍ～約２．５μｍの間の厚さを有する。例えば、酸化物層４０４は、約３００ｎｍ～約２μｍの間、例えば約１．５μｍの厚さを有する。
【0062】
あるいは、このメタライゼーションプロセスは、無電解堆積プロセス、電気メッキプロセス、化学気相堆積プロセス、蒸着プロセスおよび／または原子層堆積プロセスを含む適当な任意の金属堆積プロセスであってもよい。金属クラッド層４１４を形成する例では、金属クラッド層４１４の少なくとも一部分が、ダイレクト置換メッキまたは置換メッキによって基板４００（例えばｎ－Ｓｉ基板またはｐ－Ｓｉ基板）の表面に形成された堆積ニッケル（Ｎｉ）層を含む。例えば、０．５Ｍ ＮｉＳＯ4およびＮＨ4ＯＨを含む組成物を有する、温度が約６０℃～約９５℃の間、ｐＨが約１１のニッケル置換メッキ浴に、基板４００を、約２分間～約４分間の間、さらす。還元剤を含まないニッケルイオンがロードされた水成電解液にシリコン基板４００をさらすと、基板４００の表面で限局された酸化／還元反応が起こり、したがって基板４００の表面に金属ニッケルのメッキができる。したがって、ニッケル置換メッキは、安定な溶液を利用して基板４００のシリコン材料上に薄くて純粋なニッケル層を選択的に形成することを可能にする。さらに、このプロセスは自己制御式であり、したがって、基板４００の全ての表面がメッキされた後（例えばニッケルが形成しうるシリコンが基板４００上に残っていない場合）、反応は停止する。ある種の実施形態では、ニッケル金属クラッド層４１４を、追加の金属層をメッキするためのシード層、例えば無電解メッキおよび／または電解メッキ法によってニッケルまたは銅をメッキするためのシード層として利用してもよい。追加の実施形態では、基板４００へのニッケル金属クラッド層４１４の接着を促進するため、ニッケル置換メッキ浴の前に、基板４００を、ＳＣ－１前洗浄溶液およびＨＦ酸化物エッチング溶液にさらす。
【0063】
パッシベーションまたはメタライゼーションの後、基板４００は、半導体コアアセンブリ１００などのコアアセンブリを形成するためのコア基板または補剛フレームとして利用される準備ができている。
【0064】
図５および７はそれぞれ、本開示のある種の実施形態による、コア基板６０２上に絶縁層６１８を形成するための代表的方法５００および７００の流れ図を示している。コア基板６０２は、上述の方法３００によって以前に構造化したものであってもよい。図６Ａ～６Ｉは、本開示のある種の実施形態による、図５に示された方法５００の異なる段階におけるコア基板６０２の断面図を概略的に示しており、図８Ａ～８Ｅは、本開示のある種の実施形態による、図７に示された方法７００の異なる段階におけるコア基板６０２の断面図を概略的に示している。明快にするために、本明細書では図５および図６Ａ～６Ｉを一緒に説明し、同様に、本明細書では図７および図８Ａ～８Ｅを一緒に説明する。
【0065】
一般に、方法５００は、操作５０２および図６Ａから始まり、操作５０２および図６Ａで、コア基板６０２に形成されたビア６０３およびコア基板６０２上に形成された酸化物層６０４を有するコア基板６０２の第１の側６７５の第１の表面６０６を、第１の絶縁膜６１６ａ上に置き、第１の絶縁膜６１６ａに張り付ける。ある種の実施形態では、第１の絶縁膜６１６ａが、ポリマーベースの誘電体材料で形成された１つまたは複数の層を含む。例えば、第１の絶縁膜６１６ａは、流動可能なビルドアップ材料で形成された１つまたは複数の層を含む。ある種の実施形態では、第１の絶縁膜６１６ａが流動可能なエポキシ樹脂層６１８ａを含む。一般に、エポキシ樹脂層６１８ａは、約６０μｍ未満、例えば約５μｍ～約５０μｍの間の厚さを有する。例えば、エポキシ樹脂層６１８ａは、約１０μｍ～約２５μｍの間の厚さを有する。
【0066】
エポキシ樹脂層６１８ａは、シリカ（ＳｉＯ2）粒子が充填された（例えばシリカ（ＳｉＯ2）粒子を含む）エポキシ樹脂などのセラミック充填材含有エポキシ樹脂で形成されていてもよい。絶縁膜６１６ａのエポキシ樹脂層６１８ａおよびその他の層を形成するのに使用してもよいセラミック充填材の他の例は、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、炭化シリコン（ＳｉＣ）、窒化シリコン（Ｓｉ3Ｎ4）、Ｓｒ2Ｃｅ2Ｔｉ5Ｏ16、ケイ酸ジルコニウム（ＺｒＳｉＯ4）、ウォラストナイト（ＣａＳｉＯ3）、酸化ベリリウム（ＢｅＯ）、二酸化セリウム（ＣｅＯ2）、窒化ホウ素（ＢＮ）、酸化カルシウム銅チタン（ＣａＣｕ3Ｔｉ4Ｏ12）、酸化マグネシウム（ＭｇＯ）、二酸化チタン（ＴｉＯ2）、酸化亜鉛（ＺｎＯ）などを含む。いくつかの例では、エポキシ樹脂層６１８ａを形成するのに利用されるセラミック充填材が、約４０ｎｍ～約１．５μｍの間、例えば約８０ｎｍ～約１μｍの間の範囲の粒径を有する粒子を有する。例えば、エポキシ樹脂層６１８ａを形成するのに利用されるセラミック充填材は、約２００ｎｍ～約８００ｎｍの間、例えば約３００ｎｍ～約６００ｎｍの間の範囲の粒径を有する粒子を有する。
【0067】
いくつかの実施形態では、第１の絶縁膜６１６ａがさらに、１つまたは複数の保護層を含む。例えば、第１の絶縁膜６１６ａは、２軸ポリエチレンテレフタレート（ＰＥＴ）保護層６２２ａなどのＰＥＴ保護層６２２ａを含む。しかしながら、第１の絶縁膜６１６ａに対しては適当な任意の数および組合せの層および材料が企図される。いくつかの実施形態では、絶縁膜６１６ａの全体が、約１２０μｍ未満の厚さ、例えば約９０μｍ未満の厚さを有する。
【0068】
いくつかの実施形態では、コア基板６０２を第１の絶縁膜６１６ａに張り付けた後、後の処理操作中の追加の機械的安定化のために、コア基板６０２を、コア基板６０２の第１の側６７５に隣接するキャリア６２４上に置いてもよい。一般に、キャリア６２４は、１００℃を超える温度に耐えることができる機械的および熱的に安定な適当な任意の材料で形成されている。例えば、ある種の実施形態では、キャリア６２４が、ポリテトラフルオロエチレン（ＰＴＦＥ）を含む。別の例では、キャリア６２４が、ポリエチレンテレフタレート（ＰＥＴ）で形成されている。
【0069】
操作５０４および図６Ｂで、コア基板６０２の第２の側６７７の第２の表面６０８に第１の保護膜６６０を張り付ける。第１の絶縁膜６１６ａの反対側のコア基板６０２の第２の側６７７に、保護膜６６０を、保護膜６６０がビア６０３を覆うような態様で結合する。ある種の実施形態では、保護膜６６０が、保護層６２２ａの材料と同様の材料で形成されている。例えば、保護膜６６０は、２軸ＰＥＴなどのＰＥＴで形成されている。しかしながら、保護膜６６０は、適当な任意の保護材料で形成されていてもよい。いくつかの実施形態では、保護膜６６０が、約５０μｍ～約１５０μｍの間の厚さを有する。
【0070】
第１の側６７５が絶縁膜６１６ａに張り付けられ、第２の側６７７が保護膜６６０に張り付けられたコア基板６０２を、操作５０６で、第１の積層プロセスにかける。この積層プロセス中に、コア基板６０２を高温にさらし、それによって絶縁膜６１６ａのエポキシ樹脂層６１８ａを軟化させ、絶縁膜６１６ａと保護膜６６０との間の開いたボイドまたは容積、例えばビア６０３にエポキシ樹脂層６１８ａを流入させる。したがって、ビア６０３は、図６Ｃに示されているように、エポキシ樹脂層６１８ａの絶縁材料で少なくとも部分的に埋められる（例えば占有される）。さらに、コア基板６０２は、エポキシ樹脂層６１８ａの絶縁材料によって部分的に取り囲まれる。
【0071】
コア基板６０２の中に形成されたキャビティをコア基板６０２が有する実施形態（図１６に示されている）では、操作５０６の前にキャビティ内に半導体ダイを置いてもよい。その場合、操作５０６でエポキシ樹脂層６１８ａを積層すると、キャビティもエポキシ樹脂層６１８ａで部分的に埋められ、したがってキャビティ内に半導体ダイが部分的に埋め込まれる。
【0072】
ある種の実施形態では、この積層プロセスが、オートクレーブまたは他の適当な装置内で実行してもよい真空積層プロセスである。ある種の実施形態では、この積層プロセスを、ホットプレスプロセスを使用することによって実行する。ある種の実施形態では、この積層プロセスを、約８０℃～約１４０℃の間の温度で、約１分間～約３０分間の間、実行する。いくつかの実施形態では、この積層プロセスが、約１ｐｓｉｇ～約１５０ｐｓｉｇの間の圧力をかけ、その一方で、コア基板６０２および絶縁膜６１６ａに約８０℃～約１４０℃の間の温度を約１分間～約３０分間の間、加えることを含む。例えば、この積層プロセスを、約１０ｐｓｉｇ～約１００ｐｓｉｇの間の圧力および約１００℃～約１２０℃の間の温度を約２分間～１０分間の間、加えることによって実行する。例えば、この積層プロセスを、約１１０℃の温度で約５分間、実行する。
【0073】
操作５０８で、保護膜６６０を除去し、次いで、エポキシ樹脂層６１８ａの積層絶縁材料がコア基板６０２を少なくとも部分的に取り囲んでおり、ビア６０３を部分的に埋めているコア基板６０２を第２の保護膜６６２上に置く。図６Ｄに示されているように、第２の保護膜６６２は、第２の保護膜６６２が絶縁膜６１６ａの保護層６２２ａに接して（例えば隣接して）配されるような態様で、第１の側６７５に隣接するコア基板６０２に結合されている。いくつかの実施形態では、任意選択で、第１の側６７５の追加の機械的支持のために、保護膜６６２に結合されたコア基板６０２をキャリア６２４上に置いてもよい。いくつかの実施形態では、保護膜６６２をコア基板６０２と結合する前に、保護膜６６２をキャリア６２４上に置く。一般に、保護膜６６２の組成は保護膜６６０の組成と実質的に同様である。例えば、保護膜６６２は、２軸ＰＥＴなどのＰＥＴで形成されていてもよい。しかしながら、保護膜６６２は、適当な任意の保護材料で形成されていてもよい。いくつかの実施形態では、保護膜６６２が、約５０μｍ～約１５０μｍの間の厚さを有する。
【0074】
コア基板６０２を第２の保護膜６６２に結合した後、操作５１０および図６Ｅで、第１の絶縁膜６１６ａと実質的に同様の第２の絶縁膜６１６ｂを第２の側６７７の上に置く。したがって保護膜６６０の代わりに第２の絶縁膜６１６ｂを置く。ある種の実施形態では、第２の絶縁膜６１６ｂのエポキシ樹脂層６１８ｂがビア６０３を覆うような態様で、第２の絶縁膜６１６ｂをコア基板６０２の第２の側６７７に配置する。ある種の実施形態では、コア基板６０２上に第２の絶縁膜６１６ｂを置くことによって、絶縁膜６１６ｂと、コア基板６０２を部分的に取り囲んでおり、ビア６０３を部分的に埋めているエポキシ樹脂層６１８ａの既に積層された絶縁材料との間に、１つまたは複数のボイドを形成してもよい。第２の絶縁膜６１６ｂは、絶縁膜６１６ａと同様のポリマーベースの誘電体材料で形成された１つまたは複数の層を含んでいてもよい。図６Ｅに示されているように、第２の絶縁膜６１６ｂは、上述のエポキシ樹脂層６１８ａと実質的に同様のエポキシ樹脂層６１８ｂを含む。第２の絶縁膜６１６ｂはさらに、ＰＥＴなど、保護層６２２ａと同様の材料で形成された保護層６２２ｂを含んでいてもよい。
【0075】
操作５１２で、図６Ｆに示されているように、第２の絶縁膜６１６ｂの上に第３の保護膜６６４を置く。一般に、保護膜６６４の組成は、保護膜６６０、６６２の組成と実質的に同様である。例えば、保護膜６６４は、２軸ＰＥＴなどのＰＥＴで形成されている。しかしながら、保護膜６６４は、適当な任意の保護材料で形成されていてもよい。いくつかの実施形態では、保護膜６６４が、約５０μｍ～約１５０μｍの間の厚さを有する。
【0076】
第２の側６７７が絶縁膜６１６ｂおよび保護膜６６４に張り付けられ、第１の側６７５が保護膜６６２および任意選択のキャリア６２４に張り付けられたコア基板６０２を、操作５１４および図６Ｇで、第２の積層プロセスにかける。操作５０４での積層プロセスと同様に、コア基板６０２を高温にさらし、それによって絶縁膜６１６ｂのエポキシ樹脂層６１８ｂを軟化させ、絶縁膜６１６ｂとエポキシ樹脂層６１８ａの既に積層された絶縁材料との間の開いたボイドまたは容積にエポキシ樹脂層６１８ｂを流入させ、したがってコア基板６０２自体をエポキシ樹脂層６１８ａの絶縁材料と統合させる。したがって、ビア６０３は、両方のエポキシ樹脂層６１８ａ、６１８ｂの絶縁材料で完全に埋められる（例えば満たされる、封止される）。
【0077】
コア基板６０２の中に形成されたキャビティをコア基板６０２が有する実施形態（図１６に示されている）では、操作５０６の前にキャビティ内に半導体ダイを置いてもよい。その場合、操作５０６および５１４でエポキシ樹脂層６１８ａを積層すると、キャビティは、エポキシ樹脂層６１８ａで埋められ、したがってキャビティ内に半導体ダイが埋め込まれる。
【0078】
ある種の実施形態では、第２の積層プロセスが、オートクレーブまたは他の適当な装置内で実行してもよい真空積層プロセスである。ある種の実施形態では、この積層プロセスを、ホットプレスプロセスを使用することによって実行する。ある種の実施形態では、この積層プロセスを、約８０℃～約１４０℃の間の温度で、約１分間～約３０分間の間、実行する。いくつかの実施形態では、この積層プロセスが、約１ｐｓｉｇ～約１５０ｐｓｉｇの間の圧力をかけ、その一方で、コア基板６０２および絶縁膜６１６ａに約８０℃～約１４０℃の間の温度を約１分間～約３０分間の間、加えることを含む。例えば、この積層プロセスを、約１０ｐｓｉｇ～約１００ｐｓｉｇの間の圧力および約１００℃～約１２０℃の間の温度を約２分間～１０分間の間、加えることによって実行する。例えば、この積層プロセスを、約１１０℃の温度で約５分間、実行する。
【0079】
積層後、操作５１６で、コア基板６０２をキャリア６２４から分離し、保護膜６６２、６６４を除去し、その結果として積層中間コアアセンブリ６１２を得る。図６Ｈに示されているように、中間コアアセンブリ６１２は、１つまたは複数のビア６０３を有するコア基板６０２を含み、１つまたは複数のビア６０３は、コア基板６０２を貫通して形成されており、絶縁膜６１６ａ、６１６ｂの絶縁誘電体材料で埋められている。エポキシ樹脂層６１８ａ、６１８ｂの絶縁誘電体材料はさらに、絶縁材料がコア基板６０２の少なくとも２つの表面または側（例えば表面６０６、６０８）を覆うような態様で、コア基板６０２（コア基板６０２上に形成された酸化物層または金属層を有していることがある）を包み込んでいてもよい。いくつかの例では、操作５１６で、中間コアアセンブリ６１２から保護層６２２ａ、６２２ｂも除去する。一般に、保護層６２２ａおよび６２２ｂ、キャリア６２４、ならびに保護膜６６２および６６４は、中間コアアセンブリ６１２から剥離するプロセスなど、適当な任意の機械的プロセスによって中間コアアセンブリ６１２から除去する。
【0080】
保護層６２２ａ、６２２ｂおよび保護膜６６２、６６４を除去した後、中間コアアセンブリ６１２を硬化プロセスにかけて、エポキシ樹脂層６１８ａ、６１８ｂの絶縁誘電体材料を十分に硬化させ（すなわち化学反応および架橋によって硬くし）、したがって絶縁層６１８を形成する。示されているように、絶縁層６１８は、コア基板６０２を実質的に取り囲んでおり、ビア６０３を埋めている。例えば、絶縁層６１８は、少なくとも、コア基板６０２の横方向主要面（例えば表面６０６、６０８）と接触しており、またはコア基板６０２の横方向主要面を封入している。
【0081】
ある種の実施形態では、硬化プロセスを高温で実行して、中間コアアセンブリ６１２を十分に硬化させる。例えば、硬化プロセスを、約１４０℃～約２２０℃の間の温度で約１５分間～約４５分間の間、例えば約１６０℃～約２００℃の間の温度で約２５分間～約３５分間の間、実行する。例えば、硬化プロセスを、約１８０℃の温度で約３０分間、実行する。追加の実施形態では、操作５１６での硬化プロセスを、周囲（例えば大気）圧力条件でまたは周囲（例えば大気）圧力条件に近い条件で実行する。
【0082】
硬化後、操作５１８で、後続の相互接続形成のために、中間コアアセンブリ６１２を貫通する１つまたは複数のアセンブリ貫通ビア６１３をあけて、中間コアアセンブリ６１２の全厚を貫通するチャネルを形成する。いくつかの実施形態では、アセンブリ貫通ビア６１３を形成する間、中間コアアセンブリ６１２を、キャリア６２４などの、機械的支持のためのキャリア上に置いてもよい。アセンブリ貫通ビア６１３は、コア基板６０２に形成され、続いて絶縁層６１８で埋められたビア６０３にあけられる。したがって、アセンブリ貫通ビア６１３の周囲は、ビア６０３に充填された絶縁層６１８によって取り囲まれていてもよい。
【0083】
絶縁層６１８のセラミック充填材含有エポキシ樹脂材料でビア６０３の壁を内張りすることによって、シリコンベースの導電性コア基板６０２と、単一化された半導体コアアセンブリ１２７０（図１０Ｇおよび１１ならびに図１２Ｋおよび１２Ｌに関して説明される）内の続いて形成される相互接続１０４４（図９および図１０Ａ～１０Ｈに関して説明される）との間の容量性結合が、従来のビア絶縁ライナまたはビア絶縁膜を利用する他の従来の相互接続構造に比べて大幅に低減する。さらに、絶縁層６１８のエポキシ樹脂材料の流動性が、より一貫したより信頼性の高い封入および絶縁を可能にし、したがって、完成した半導体コアアセンブリ１２７０の漏れ電流を最小化することにより電気性能を強化する。
【0084】
ある種の実施形態では、アセンブリ貫通ビア６１３が、約１００μｍ未満、例えば約７５μｍ未満の直径を有する。例えば、アセンブリ貫通ビア６１３は、約５０μｍ未満、例えば約３５μｍ未満の直径を有する。いくつかの実施形態では、アセンブリ貫通ビア６１３が、約２５μｍ～約５０μｍの間の直径、例えば約３５μｍ～約４０μｍの間の直径を有する。ある種の実施形態では、アセンブリ貫通ビア６１３が、適当な任意の機械的プロセスを使用して形成される。例えば、アセンブリ貫通ビア６１３は、機械的穴あけプロセスを使用して形成される。ある種の実施形態では、アセンブリ貫通ビア６１３が、レーザアブレーションによって中間コアアセンブリ６１２を貫通して形成される。例えば、アセンブリ貫通ビア６１３は、紫外線レーザを使用して形成される。ある種の実施形態では、レーザアブレーションのために利用されるレーザ源が、約５ｋＨｚ～約５００ｋＨｚの間の周波数を有する。ある種の実施形態では、レーザ源が、パルス持続時間が約１０ｎｓ～約１００ｎｓの間、パルスエネルギーが約５０マイクロジュール（μＪ）～約５００μＪの間のパルスレーザビームを供給するように構成されている。エポキシ樹脂材料中の小さなセラミック充填材粒子は、レーザアブレーションプロセス中にビアを形成するエリアから離れた位置へのレーザ光反射、レーザ光の散乱、回折および透過の低減を示すため、小さなセラミック充填材粒子を含むエポキシ樹脂材料を利用することは、アセンブリ貫通ビア６１３などの小径ビアのより精密で正確なレーザパターニングをさらに促進する。
【0085】
いくつかの実施形態では、ビア６０３の側壁に残るセラミック充填材含有エポキシ樹脂材料（例えば誘電体絶縁材料）が約１μｍ～約５０μｍの間の平均厚さを有するようなやり方で、アセンブリ貫通ビア６１３がビア６０３内に（例えばビア６０３を貫通して）形成される。例えば、ビア６０３の側壁に残るセラミック充填材含有エポキシ樹脂材料は、約５μｍ～約４０μｍの間、例えば約１０μｍ～約３０μｍの間の平均厚さを有する。したがって、アセンブリ貫通ビア６１３を形成した後にその結果として残る構造体を、「ビアインビア」（例えば、コア構造体のビア内の誘電体材料の中心に形成されたビア）と記述することがある。ある種の実施形態では、ビアインビア構造体が、セラミック粒子が充填されたエポキシ樹脂材料からなる誘電体側壁パッシベーションであって、ビア６０３の側壁に形成された熱酸化物の薄層上に配された誘電体側壁パッシベーションを含む。
【0086】
コア基板６０２の上に金属クラッド層１１４、４１４を形成する実施形態では、クラッド接続１１６（図１Ｂに示されている）のためのチャネルを提供するために、操作５１８で、１つまたは複数のクラッドビア１２３を形成してもよい。上述のとおり、クラッドビア１２３は、金属クラッド層１１４、４１４をクラッド接続１１６に結合して、金属クラッド層１１４、４１４を外部共通グラウンドまたは基準電圧に接続することができるようにすることを可能にするために、コア基板１０２の上方および／または下方の絶縁層１１８に形成される。ある種の実施形態では、クラッドビア１２３が、約１００μｍ未満、例えば約７５μｍ未満の直径を有する。例えば、クラッドビア１２３は、約５０μｍ未満、例えば約３５μｍ未満の直径を有する。いくつかの実施形態では、クラッドビア１２３が、約５μｍ～約２５μｍの間の直径、例えば約１０μｍ～約２０μｍの間の直径を有する。
【0087】
中間コアアセンブリ６１２に埋め込まれた半導体ダイを中間コアアセンブリ６１２が有する実施形態（図１６に示されている）では、後続の相互接続に備えて半導体ダイの１つまたは複数のコンタクトを露出させる１つまたは複数の追加のアセンブリ貫通ビア６１３を絶縁層６１８に形成してもよい。後にさらに詳細に説明するように、続いて、追加のアセンブリ貫通ビア６１３をメタライゼーション処理してもよい。
【0088】
アセンブリ貫通ビア６１３および／またはクラッドビア１２３（図１Ｂに示されている）を形成した後、中間コアアセンブリ６１２をデスミア（ｄｅ－ｓｍｅａｒ）プロセスにかける。デスミアプロセスの間に、アセンブリ貫通ビア６１３および／またはクラッドビア１２３の形成中にレーザアブレーションによって生じた不必要な残留物および／または破片を中間コアアセンブリ６１２から除去する。したがって、デスミアプロセスは、後続のメタライゼーションに備えてビアを洗浄する。ある種の実施形態では、このデスミアプロセスが湿式デスミアプロセスである。この湿式デスミアプロセスに対して、適当な任意の溶媒、エッチング剤および／またはこれらの組合せを利用してもよい。一例では、メタノールを溶媒として利用してもよく、塩化銅（ＩＩ）二水和物（ＣｕＣｌ2・Ｈ2Ｏ）をエッチング剤として利用してもよい。残留物の厚さに応じて、中間コアアセンブリ６１２を湿式デスミアプロセスにかける時間を変化させてもよい。別の実施形態では、このデスミアプロセスが乾式デスミアプロセスである。例えば、このデスミアプロセスは、Ｏ2／ＣＦ4混合ガスを用いるプラズマデスミアプロセスであってもよい。このプラズマデスミアプロセスは、約６０秒間～約１２０秒間の間、約７００Ｗの電力を適用し、Ｏ2：ＣＦ4を約１０：１（例えば１００：１０ｓｃｃｍ）の比率で流すことにより、プラズマを発生させることを含んでいてもよい。追加の実施形態では、このデスミアプロセスが、湿式プロセスと乾式プロセスの組合せである。
【0089】
操作５１８でのデスミアプロセスの後、中間コアアセンブリ６１２は、図９および図１０Ａ～１０Ｈに関して後に説明する相互接続路（例えばメタライゼーション）を中間コアアセンブリ６１２の中に形成するための準備ができている。
【0090】
上で論じたとおり、図５および図６Ａ～６Ｉは、中間コアアセンブリ６１２を形成する代表的方法５００を示している。図７および図８Ａ～８Ｅは、本開示のある種の実施形態による、方法５００と実質的に同様だが方法５００よりも操作数が少ない代替法７００を示している。方法７００は一般に５つの操作７１０～７５０を含む。しかしながら、方法７００の操作７１０、７４０および７５０はそれぞれ、方法５００の操作５０２、５１６および５１８と実質的に同様である。したがって、明快／簡潔にするために、本明細書では、それぞれ図８Ｂ、８Ｃおよび８Ｄに示されている操作７２０、７３０および７４０だけを説明する。
【0091】
コア基板６０２の第１の側６７５の第１の表面６０６に第１の絶縁膜６１６ａを固定した後、操作７２０および図８Ｂで、反対側６７７の第２の表面６０８に第２の絶縁膜６１６ｂを結合する。いくつかの実施形態では、第２の絶縁膜６１６ｂのエポキシ樹脂層６１８ｂが全てのビア６０３を覆うような態様で、第２の絶縁膜６１６ｂをコア基板６０２の表面６０８に配置する。図８Ｂに示されているように、ビア６０３は、絶縁膜６１６ａと６１６ｂとの間に１つまたは複数のボイドまたは間隙を形成する。いくつかの実施形態では、後の処理操作中の追加の機械的支持のために、第２の絶縁膜６１６ｂの保護層６２２ｂに第２のキャリア６２５を張り付ける。
【0092】
操作７３０および図８Ｃで、コア基板６０２の両側において絶縁膜６１６ａおよび６１６ｂに張り付けられたコア基板６０２を、単一の積層プロセスにかける。この単一の積層プロセス中に、コア基板６０２を高温にさらし、それによって両方の絶縁膜６１６ａ、６１６ｂのエポキシ樹脂層６１８ａおよび６１８ｂを軟化させ、ビア６０３によって絶縁膜６１６ａ、６１６ｂ間に形成された開いたボイドまたは容積にエポキシ樹脂層６１８ａおよび６１８ｂを流入させる。したがって、ビア６０３は、エポキシ樹脂層６１８ａおよび６１８ｂの絶縁材料で埋められる。
【0093】
コア基板６０２の中の形成されたキャビティをコア基板６０２が有する実施形態（図１６に示されている）では、操作７３０の前にキャビティ内に半導体ダイを置いてもよい。その場合、操作７３０でエポキシ樹脂層６１８ａ、６１８ｂを積層すると、キャビティは、エポキシ樹脂層６１８ａ、６１８ｂで埋められ、したがってキャビティ内に半導体ダイが埋め込まれる。
【0094】
図５および図６Ａ～６Ｉに関して説明した積層プロセスと同様に、操作７３０での積層プロセスは、オートクレーブまたは他の適当な装置内で実行してもよい真空積層プロセスであってもよい。別の実施形態では、この積層プロセスを、ホットプレスプロセスを使用することによって実行する。ある種の実施形態では、この積層プロセスが、約８０℃～約１４０℃の間の温度で、約１分間～約３０分間の間、実行する。いくつかの実施形態では、この積層プロセスが、約１ｐｓｉｇ～約１５０ｐｓｉｇの間の圧力をかけ、その一方で、コア基板６０２および絶縁膜６１６ａ、６１６ｂに約８０℃～約１４０℃の間の温度を約１分間～約３０分間の間、加えることを含む。例えば、この積層プロセスを、約１０ｐｓｉｇ～約１００ｐｓｉｇの間の圧力および約１００℃～約１２０℃の間の温度で、約２分間～１０分間の間、実行する。例えば、操作７３０で積層プロセスを、約１１０℃の温度で約５分間、実行する。
【0095】
操作７４０で、コア基板６０２から絶縁膜６１６ａ、６１６ｂの１つまたは複数の保護層を除去し、その結果として積層中間コアアセンブリ６１２を得る。一例では、コア基板６０２から保護層６２２ａ、６２２ｂを除去し、したがって、さらに、中間コアアセンブリ６１２を第１および第２のキャリア６２４、６２５から分離する。一般に、保護層６２２ａ、６２２ｂおよびキャリア６２４、６２５は、それから剥離するプロセスなど、適当な任意の機械的プロセスによって除去する。図８Ｄに示されているように、中間コアアセンブリ６１２は、１つまたは複数のビア６０３を有するコア基板６０２を含み、１つまたは複数のビア６０３は、コア基板６０２に形成されており、エポキシ樹脂層６１８ａ、６１８ｂの絶縁誘電体材料で埋められている。この絶縁材料はさらに、絶縁材料がコア基板６０２の少なくとも２つの表面または側、例えば表面６０６、６０８を覆うような態様で、コア基板６０２を包み込んでいる。
【0096】
保護層６２２ａ、６２２ｂを除去した後、中間コアアセンブリ６１２を硬化プロセスにかけて、エポキシ樹脂層６１８ａ、６１８ｂの絶縁誘電体材料を十分に硬化させる。絶縁材料の硬化の結果、絶縁層６１８が形成される。図８Ｄに示されているように、絶縁層６１８は、図６Ｈに対応する操作５１６と同様に、コア基板６０２を実質的に取り囲んでおり、ビア６０３を埋めている。
【0097】
ある種の実施形態では、硬化プロセスを高温で実行して、中間コアアセンブリ６１２を十分に硬化させる。例えば、硬化プロセスを、約１４０℃～約２２０℃の間の温度で約１５分間～約４５分間の間、例えば約１６０℃～約２００℃の間の温度で約２５分間～約３５分間の間、実行する。例えば、硬化プロセスを、約１８０℃の温度で約３０分間、実行する。追加の実施形態では、操作７４０での硬化プロセスを、周囲（例えば大気）圧力条件でまたは周囲（例えば大気）圧力条件に近い条件で実行する。
【0098】
操作７４０での硬化後、方法７００は、方法５００の操作５１８と実質的に同様である。したがって、１つまたは複数のアセンブリ貫通ビア６１３および／またはクラッドビア１２３（図１Ｂ示されている）に、中間コアアセンブリ６１２を貫通する穴をあけ、続いて、中間コアアセンブリ６１２をデスミアプロセスにかける。デスミアプロセスが完了した後、中間コアアセンブリ６１２は、後に説明する相互接続路を中間コアアセンブリ６１２の中に形成するための準備ができている。
【0099】
図９は、本開示のある種の実施形態による、中間コアアセンブリ６１２を貫通する電気相互接続を形成するための代表的方法９００の流れ図を示している。図１０Ａ～１０Ｈは、本開示のある種の実施形態による、図９に示された方法９００のプロセスの異なる段階における中間コアアセンブリ６１２の断面図を概略的に示している。明快にするために、本明細書では図９および図１０Ａ～１０Ｈを一緒に説明する。
【0100】
ある種の実施形態では、中間コアアセンブリ６１２を貫通して形成される電気相互接続を銅で形成される。したがって、方法９００は一般に、操作９１０および図１０Ａから始まり、操作９１０および図１０Ａで、中間コアアセンブリ６１２に形成されたアセンブリ貫通ビア６１３を有する中間コアアセンブリ６１２は、中間コアアセンブリ６１２上に形成されたバリアもしくは接着層１０４０および／またはシード層１０４２を有する。参照のため、中間コアアセンブリ６１２上に形成された接着層１０４０およびシード層１０４２の拡大部分図が図１０Ｈに示されている。接着層１０４０は、続いて形成するシード層１０４２、電気相互接続１０４４および／またはクラッド接続１１６（図１Ｂに示されている）の接着を促進し、拡散を阻むのを助けるために、中間コアアセンブリ６１２の主要面１００５、１００７と一致する表面ならびにアセンブリ貫通ビア６１３および／またはクラッドビア１２３の側壁など、絶縁層６１８の所望の表面に形成してもよい。したがって、ある種の実施形態では接着層１０４０が接着層の働きをし、別の実施形態では接着層１０４０がバリア層の働きをする。とはいえ、以後、両方の実施形態において接着層１０４０を「接着層」と記述する。
【0101】
ある種の実施形態では、接着層１０４０が、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルトもしくは他の適当な任意の材料、またはこれらの組合せで形成される。ある種の実施形態では、接着層１０４０が、約１０ｎｍ～約３００ｎｍの間、例えば約５０ｎｍ～約１５０ｎｍの間の厚さを有する。例えば、接着層１０４０は、約７５ｎｍ～約１２５ｎｍの間、例えば約１００ｎｍの厚さを有する。接着層１０４０は、限定はされないが、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）などを含む適当な任意の堆積プロセスによって形成する。
【0102】
シード層１０４２は、接着層１０４０上に形成してもよく、または絶縁層６１８上にじかに（例えば接着層１０４０の形成なしで）形成してもよい。いくつかの実施形態では、シード層１０４２を絶縁層６１８の全ての表面に形成し、その一方で、接着層１０４０は、絶縁層６１８の所望の表面だけまたは絶縁層６１８の表面の所望の部分だけに形成する。例えば、接着層１０４０を、主要面１００５、１００７に形成し、アセンブリ貫通ビア６１３および／またはクラッドビア１２３（図１Ｂに示されている）の側壁には形成しなくてもよく、その一方で、シード層１０４２は、主要面１００５、１００７およびビアの側壁に形成する。シード層１０４２は、銅、タングステン、アルミニウム、銀、金もしくは他の適当な任意の材料、またはこれらの組合せなどの導電性材料で形成される。ある種の実施形態では、シード層１０４２が、約０．０５μｍ～約０．５μｍの間の厚さ、例えば約０．１μｍ～約０．３μｍの間の厚さを有する。例えば、シード層１０４２は、約０．１５μｍ～約０．２５μｍの間、例えば約０．２μｍの厚さを有する。ある種の実施形態では、シード層１０４２が、約０．１μｍ～約１．５μｍの間の厚さを有する。接着層１０４０と同様に、シード層１０４２も、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、乾式ＡＬＤプロセス、湿式無電解メッキプロセスなどの適当な任意の堆積プロセスによって形成する。ある種の実施形態では、中間コアアセンブリ６１２上のモリブデンの接着層１０４０上に銅のシード層１０４２を形成してもよい。モリブデン接着層と銅シード層との組合せは、絶縁層６１８の表面との改良された接着を可能にし、操作９７０での後続のシード層エッチングプロセス中の導電性相互接続線のアンダーカットを低減させる。
【0103】
それぞれ図１０Ｂおよび１０Ｃに対応する操作９２０および９３０で、中間コアアセンブリ６１２の両方の主要面１００５、１００７にフォトレジストなどのスピンオン／スプレーオンレジスト膜または乾式レジスト膜１０５０を塗布し、続いてパターニングする。ある種の実施形態では、ＵＶ放射で選択的に露光することによってレジスト膜１０５０をパターニングする。ある種の実施形態では、レジスト膜１０５０を形成する前に、中間コアアセンブリ６１２に接着促進剤（図示せず）を塗布する。この接着促進剤は、レジスト膜１０５０のための界面結合層を生成することにより、および中間コアアセンブリ６１２の表面から水分を除去することにより、中間コアアセンブリ６１２へのレジスト膜１０５０の接着を改良する。いくつかの実施形態では、この接着促進剤が、ビス（トリメチルシリル）アミンまたはヘキサメチルジシリザン（ＨＭＤＳ）およびプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）で形成されている。
【0104】
操作９４０で、中間コアアセンブリ６１２をレジスト膜現像プロセスにかける。図１０Ｄに示されているように、レジスト膜１０５０を現像し、その結果として、アセンブリ貫通ビア６１３および／またはクラッドビア１２３（図１Ｂに示されている）を露出させる。アセンブリ貫通ビア６１３および／またはクラッドビア１２３は、それらの上に形成された接着層１０４０および／またはシード層１０４２を有していてもよい。ある種の実施形態では、この膜現像プロセスが湿式プロセス、例えば、レジスト膜１０５０を溶媒にさらすことを含む湿式プロセスである。ある種の実施形態では、この膜現像プロセスが、水性エッチングプロセスを利用する湿式エッチングプロセスである。例えば、この膜現像プロセスは、所望の材料に対して選択的なバッファードエッチングプロセスを利用する湿式エッチングプロセスである。このレジスト膜現像プロセスに対して、適当な任意の湿式溶媒または湿式エッチング剤の適当な任意の組合せを使用してもよい。
【0105】
それぞれ図１０Ｅおよび１０Ｆに対応する操作９５０および９６０で、露出したアセンブリ貫通ビア６１３を貫通する電気相互接続１０４４を形成し、その後にレジスト膜１０５０を除去する。コア基板１０２上に形成された金属クラッド層１１４、４１４をコア基板１０２が有する実施形態では、操作９５０で、露出したクラッドビア１２３を貫通するクラッド接続１１６（図１Ｂに示されている）も形成する。相互接続１０４４および／またはクラッド接続１１６は、電気メッキおよび無電解メッキを含む適当な任意の方法によって形成する。ある種の実施形態では、湿式プロセスによってレジスト膜１０５０を除去する。図１０Ｅおよび１０Ｆに示されているように、電気相互接続１０４４は、アセンブリ貫通ビア６１３を完全に埋めてもよく（クラッド接続１１６もクラッドビア１２３を完全に埋めてもよく）、レジスト膜１０５０の除去後に、電気相互接続１０４４が、中間コアアセンブリ６１２の表面１００５、１００７から突き出ていてもよい。いくつかの実施形態では、電気相互接続１０４４および／またはクラッド接続１１６が、ビアを完全に埋めるのではなく、ビアの側壁を内張りするだけであってもよい。ある種の実施形態では、電気相互接続１０４４および／またはクラッド接続１１６が銅で形成される。他の実施形態では、電気相互接続１０４４および／またはクラッド接続１１６が、限定はされないが、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含む適当な任意の導電性材料で形成されてもよい。
【0106】
操作９７０および図１０Ｇで、中間コアアセンブリ６１２の中に形成された電気相互接続１０４４および／またはクラッド接続１１６を有する中間コアアセンブリ６１２を、シード層エッチングプロセスにかけて、中間コアアセンブリ６１２の外面（例えば表面１００５、１００７）の露出した接着層１０４０およびシード層１０４２を除去する。いくつかの実施形態では、このシード層エッチングプロセス後に、相互接続とビアの側壁との間に形成された接着層１０４０および／またはシード層１０４２が残っていてもよい。ある種の実施形態では、このシード層エッチングが、中間コアアセンブリ６１２のリンスおよび乾燥を含む湿式エッチングプロセスである。ある種の実施形態では、このシード層エッチングプロセスが、銅、タングステン、アルミニウム、銀または金などの所望の材料に対して選択的なバッファードエッチングプロセスである。他の実施形態では、このエッチングプロセスが水性エッチングプロセスである。このシード層エッチングプロセスに対して、適当な任意の湿式エッチング剤または湿式エッチング剤の適当な任意の組合せを使用してもよい。
【0107】
中間コアアセンブリ６１２に埋め込まれた半導体ダイを中間コアアセンブリ６１２が有する実施形態（図１６に示されている）では、操作９１０～９７０を実行して、１つまたは複数のアセンブリ貫通ビア内に、それらの半導体ダイ上のコンタクトに通じる導電性相互接続を形成してもよいことに留意されたい。
【0108】
操作９７０でのシード層エッチングプロセスに続いて、中間コアアセンブリ６１２から１つまたは複数の半導体コアアセンブリを単一化し、十分に機能する半導体コアアセンブリ１２７０（例えば電子実装またはパッケージ構造体）として利用してもよい。例えば、１つまたは複数の半導体コアアセンブリを単一化し、回路板構造体、チップキャリア構造体、集積回路パッケージなどとして利用してもよい。あるいは、電気相互接続１０４４の外部接点を最終的な半導体コアアセンブリの表面の所望の位置までリルートするために、中間コアアセンブリ６１２が、中間コアアセンブリ６１２上に形成された１つまたは複数の再分布層１２６０（図１２Ｊおよび１２Ｋに示されている）を有してもよい。
【0109】
図１１は、本開示のある種の実施形態による、まだ半導体コアアセンブリ１２７０に単一化されていない中間コアアセンブリ６１２上に再分布層１２６０を形成する代表的方法１１００の流れ図を示している。図１２Ａ～１２Ｋは、本開示のある種の実施形態による、図１１に示された方法１１００の異なる段階における中間コアアセンブリ６１２の断面図を概略的に示している。明快にするために、本明細書では、図１１および図１２Ａ～１２Ｋを明快にするために一緒に説明する。
【0110】
方法１１００は、上述の方法５００、７００および９００と実質的に同様である。一般に、方法１１００は操作１１０２および図１２Ａから始まり、操作１１０２および図１２Ａで、中間コアアセンブリ６１２に絶縁膜１２１６を張り付け、その後に積層する。絶縁膜１２１６は、絶縁膜６１６ａ、６１６ｂと実質的に同様である。ある種の実施形態では、図１２Ａに示されているように、絶縁膜１２１６が、エポキシ樹脂層１２１８および１つまたは複数の保護層を含む。例えば、絶縁膜１２１６は保護層１２２２を含んでいてもよい。絶縁膜１２１６に関しては層と絶縁材料の適当な任意の組合せが企図される。いくつかの実施形態では、支持を追加するために、絶縁膜１２１６に任意選択のキャリア１２２４を結合する。いくつかの実施形態では、絶縁膜１２１６に保護膜（図示せず）を結合してもよい。
【0111】
一般に、エポキシ樹脂層１２１８は約６０μｍ未満、例えば約５μｍ～約５０μｍの間の厚さを有する。例えば、エポキシ樹脂層１２１８は、約１０μｍ～約２５μｍの間の厚さを有する。ある種の実施形態では、エポキシ樹脂層１２１８およびＰＥＴ保護層１２２２が、合わせて約１２０μｍ未満の厚さ、例えば約９０μｍ未満の厚さを有する。露出した電気相互接続１０４４を有する中間コアアセンブリ６１２の表面、例えば主要面１００５に、絶縁膜１２１６、具体的にはエポキシ樹脂層１２１８を張り付ける。
【0112】
絶縁膜１２１６を置いた後、中間コアアセンブリ６１２を、操作５０６、５１４および７３０に関して説明した積層プロセスと実質的に同様の積層プロセスにかける。中間コアアセンブリ６１２を高温にさらして、絶縁膜１２１６のエポキシ樹脂層１２１８を軟化させる。続いてエポキシ樹脂層１２１８が絶縁層６１８に結合する。したがって、エポキシ樹脂層１２１８は絶縁層６１８と統合され、絶縁層６１８の延長部分を形成し、したがって、以後、これを単数の絶縁層６１８と記述する。エポキシ樹脂層１２１８と絶縁層６１８との統合はさらに、以前に露出させた電気相互接続１０４４を包み込む拡大された絶縁層６１８に帰着する。
【0113】
操作１１０４および図１２Ｂで、中間コアアセンブリ６１２から保護層１２２２およびキャリア１２２４を機械的手段によって除去し、中間コアアセンブリ６１２を硬化プロセスにかけて、新たに拡張された絶縁層６１８を十分に硬くする。ある種の実施形態では、この硬化プロセスが、操作５１６および７４０に関して説明した硬化プロセスと実質的に同様である。例えば、この硬化プロセスは、約１４０℃～約２２０℃の間の温度で約１５分間～約４５分間の間、実行する。
【0114】
次いで、操作１１０６および図１２Ｃで、レーザアブレーションによって中間コアアセンブリ６１２を選択的にパターニングする。操作１１０６でのレーザアブレーションプロセスは、新たに拡張された絶縁層６１８に１つまたは複数の再分布ビア１２５３を形成し、所望の電気相互接続１０４４を、それらの電気相互接続の接点の再分布のために露出させる。ある種の実施形態では、再分布ビア１２５３が、アセンブリ貫通ビア６１３の直径と実質的に同様の直径、またはアセンブリ貫通ビア６１３の直径よりも小さい直径を有する。例えば、再分布ビア１２５３は、約５μｍ～約６００μｍの間の直径、例えば約１０μｍ～約５０μｍの間の直径、例えば約２０μｍ～約３０μｍの間の直径を有する。ある種の実施形態では、操作１１０６でのレーザアブレーションプロセスをＣＯ2レーザを利用して実行する。ある種の実施形態では、操作１１０６でのレーザアブレーションプロセスをＵＶレーザを利用して実行する。別の実施形態では、操作１１０６でのレーザアブレーションプロセスをグリーンレーザを利用して実行する。一例では、レーザ源が、約１００ｋＨｚ～約１０００ｋＨｚの間の周波数を有するパルスレーザビームを生成するものであってもよい。一例では、レーザ源が、約１００ｎｍ～約２０００ｎｍの間の波長、約１０Ｅ－４ｎｓ～約１０Ｅ－２ｎｓの間のパルス持続時間および約１０μＪ～約３００μＪの間のパルスエネルギーを有するパルスレーザビームを供給するように構成されている。
【0115】
コア基板１０２上に金属クラッド層１１４、４１４を形成する実施形態（図１Ｂに示されている）では、操作１１０６で、さらに、中間コアアセンブリ６１２をパターニングして、延長された絶縁層６１８を貫通する１つまたは複数のクラッドビア１２３を形成してもよい。したがって、１つまたは複数の再分布層を有する半導体コアアセンブリについては、操作５１８または７５０でアセンブリ貫通ビア６１３と一緒にクラッドビア１２３を形成する代わりに、再分布ビア１２５３と同時にクラッドビア１２３を形成してもよい。しかしながら、他のある種の実施形態では、操作５１８または７５０で、最初にクラッドビア１２３をパターニングし、その後にクラッド接続１１６によってメタライゼーション処理し、次いで、操作１１０６で、延長された絶縁層６１８を通して延長しまたは長くしてもよい。
【0116】
操作１１０８および図１２Ｄで、任意選択で、絶縁層６１８の１つまたは複数の表面に接着層１２４０および／またはシード層１２４２を形成する。ある種の実施形態では、接着層１２４０およびシード層１２４２がそれぞれ、接着層１０４０およびシード層１０４２と実質的に同様である。例えば、接着層１２４０は、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルトもしくは他の適当な任意の材料、またはこれらの組合せから形成される。ある種の実施形態では、接着層１２４０が、約１０ｎｍ～約３００ｎｍの間の厚さ、例えば約５０ｎｍ～約１５０ｎｍの間の厚さを有する。例えば、接着層１２４０は、約７５ｎｍ～約１２５ｎｍの間、例えば約１００ｎｍの厚さを有する。接着層１２４０は、限定はされないが、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤなどを含む適当な任意の堆積プロセスによって形成してもよい。
【0117】
シード層１２４２は、銅、タングステン、アルミニウム、銀、金もしくは他の適当な任意の材料、またはこれらの組合せなどの導電性材料から形成される。ある種の実施形態では、シード層１２４２が、約０．０５μｍ～約０．５μｍの間、例えば約０．１μｍ～約０．３μｍの間の厚さを有する。例えば、シード層１２４２は、約０．１５μｍ～約０．２５μｍの間、例えば約０．２μｍの厚さを有する。接着層１２４０と同様に、シード層１２４２も、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、乾式ＡＬＤプロセス、湿式無電解メッキプロセスなどの適当な任意の堆積プロセスによって形成してもよい。ある種の実施形態では、操作１１２２での後続のシード層エッチングプロセス中のアンダーカットの形成を低減させるために、中間コアアセンブリ６１２上にモリブデンの接着層１２４０および銅のシード層１２４２を形成する。
【0118】
それぞれ図１２Ｅ、１２Ｆおよび１２Ｇに対応する操作１１１０、１１１２および１１１４で、中間コアアセンブリ６１２のシード層が形成された表面の上に、フォトレジストなどのスピンオン／スプレーオンまたは乾式レジスト膜１２５０を塗布し、続いてパターニングおよび現像する。ある種の実施形態では、レジスト膜１２５０を置く前に、中間コアアセンブリ６１２に接着促進剤（図示せず）を塗布する。レジスト膜１２５０を露光および現像すると、その結果、再分布ビア１２５３が開口し、ある種の実施形態ではさらにクラッドビア１２３が開口する。したがって、レジスト膜１２５０のパターニングは、レジスト膜１２５０の部分をＵＶ放射で選択的に露光することによって実行してもよく、続くレジスト膜１２５０の現像は、湿式エッチングプロセスなどの湿式プロセスによって実行してもよい。ある種の実施形態では、このレジスト膜現像プロセスが、所望の材料に対して選択的なバッファードエッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、このレジスト膜現像プロセスが、水性エッチングプロセスを利用する湿式エッチングプロセスである。このレジスト膜現像プロセスに対して、適当な任意の湿式エッチング剤または湿式エッチング剤の適当な任意の組合せを使用してもよい。
【0119】
それぞれ図１２Ｈおよび１２Ｉに対応する操作１１１６および１１１８で、露出した再分布ビア１２５３を貫通する再分布接続１２４４を形成し、その後にレジスト膜１２５０を除去する。ある種の実施形態では、操作１１１６で、露出したクラッドビア１２３を貫通するクラッド接続１１６も形成する。ある種の実施形態では、湿式プロセスによってレジスト膜１２５０を除去する。図１２Ｈおよび１２Ｉに示されているように、再分布接続１２４４は再分布ビア１２５３を埋め、レジスト膜１２５０の除去後に、再分布接続１２４４が、中間コアアセンブリ６１２の表面から突き出ていてもよい。ある種の実施形態では、再分布接続１２４４が銅で形成される。他の実施形態では、再分布接続１２４４が、限定はされないが、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含む適当な任意の導電性材料で形成される。再分布接続１２４４を形成するのには、電気メッキおよび無電解堆積を含む適当な任意の方法を利用してもよい。
【0120】
操作１１２０および図１２Ｊで、中間コアアセンブリ６１２の上に形成された再分布接続１２４４を有する中間コアアセンブリ６１２を、操作９７０のプロセスと実質的に同様のシード層エッチングプロセスにかける。ある種の実施形態では、このシード層エッチングが、中間コアアセンブリ６１２のリンスおよび乾燥を含む湿式エッチングプロセスである。ある種の実施形態では、このシード層エッチングプロセスが、シード層１２４２の所望の材料に対して選択的なバッファードエッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、このエッチングプロセスが、水性エッチングプロセスを利用する湿式エッチングプロセスである。このシード層エッチングプロセスに対して、適当な任意の湿式エッチング剤または湿式エッチング剤の適当な任意の組合せを使用してもよい。
【0121】
操作１１２０でのシード層エッチングプロセスが完了した後、上述のシーケンスおよびプロセスを利用して、図１２Ｌに示されているように、中間コアアセンブリ６１２上に１つまたは複数の追加の再分布層１２６０を形成してもよい。例えば、第１の再分布層１２６０上に、および／または中間コアアセンブリ６１２の反対側の表面、例えば主要面１００７に、１つまたは複数の追加の再分布層１２６０を形成してもよい。ある種の実施形態では、この１つまたは複数の追加の再分布層１２６０が、第１の再分布層１２６０および／または絶縁層６１８の材料とは異なる、流動可能なビルドアップ材料などのポリマーベースの誘電体材料で形成されていてもよい。例えば、いくつかの実施形態では、絶縁層６１８が、セラミック繊維が充填されたエポキシで形成されてもよく、その一方で、第１の再分布層１２６０および／または追加の再分布層１２６０は、ポリイミド、ＢＣＢおよび／またはＰＢＯで形成される。その代わりに、または所望の量の再分布層１２６０を形成した後に、操作１１２２および図１２Ｋで、所望の数の再分布層１２６０を形成した後に、中間コアアセンブリ６１２から１つまたは複数の半導体コアアセンブリ１２７０を単一化してもよい。
【0122】
図１～１２Ｌに関して上で説明した方法および構造体は、高いＩ／Ｏ密度および相対的に小さい垂直寸法を有し、したがって信号完全性および電力供給の向上を容易にする薄型フォームファクタパッケージアーキテクチャに関する。前述のとおり、パッケージ構造体の部品間のＣＴＥが一致していないため、および／またはこのような薄型フォームファクタパッケージ構造体に対しては比較的に長いが細い（例えば薄い）基板が利用されるために、パッケージ構造体の組立て／製造中に不必要な基板の反りおよび／または基板の崩壊が生じることがある。したがって、上述のパッケージ構造体上に補剛フレームを形成することにより、パッケージ全体の機能に負の影響を及ぼすことなく反りの発生を減らすことまたは排除することができる。
【0123】
図１３は、本開示のある種の実施形態による、例えば上述の中間コアアセンブリ６１２を利用した、補剛フレーム１４１０を有するｆｃＢＧＡ型パッケージ構造体を形成する代表的方法１３００の流れ図を示している。図１４Ａ～１４Ｊは、方法１３００の異なる段階における中間コアアセンブリ６１２の断面図を概略的に示している。明快にするために、本明細書では、図１３および図１４Ａ～１４Ｊを明快にするために一緒に説明する。
【0124】
図１３および図１４Ａ～１４Ｊの操作は、中間コアアセンブリ６１２を利用するものとして説明されるが、図１３および図１４Ａ～１４Ｊの方法は、以前に単一化された半導体コアアセンブリ１２７０上で実行してもよいことに留意されたい。さらに、図１３および図１４Ａ～１４Ｊは、ｆｃＢＧＡ型パッケージ構造体上に補剛フレームを形成することに関して説明されるが、以下で説明する操作は、ＰＣＢアセンブリ、ＰＣＢスペーサアセンブリ、（例えばグラフィクスカード用の）チップキャリアおよび中間キャリアアセンブリ、メモリスタックなどの他のタイプのデバイス上で実行してもよい。
【0125】
方法１３００は一般に操作１３０２および図１４Ａから始まり、操作１３０２および図１４Ａで、中間コアアセンブリ６１２の「表側」または「デバイス側」表面にはんだマスク１４６６ａを塗布する。例えば、中間コアアセンブリ６１２の主要面１００５にはんだマスク１４６６ａを塗布する。一般に、はんだマスク１４６６ａは、約１０μｍ～約１００μｍの間、例えば約１５μｍ～約９０μｍの間の厚さを有する。例えば、はんだマスク１４６６ａは、約２０μｍ～約８０μｍの間の厚さを有する。
【0126】
ある種の実施形態では、はんだマスク１４６６ａが、パターニングされた織りメッシュを通して中間コアアセンブリ６１２のデバイス側の絶縁層６１８上にシルクスクリーン塗布された熱硬化性エポキシ液である。ある種の実施形態では、はんだマスク１４６６ａが、中間コアアセンブリ６１２のデバイス側にシルクスクリーン塗布またはスプレー塗布された液体フォトイミジアブルはんだマスク（ｌｉｑｕｉｄ ｐｈｏｔｏ－ｉｍａｇｅａｂｌｅ ｓｏｌｄｅｒ ｍａｓｋ）（ＬＰＳＭ）または液体フォトイミジアブルインク（ＬＰＩ）である。液体フォトイミジアブルはんだマスク１４６６ａは次いで、所望のパターンを形成するために後続の操作で露光および現像される。他の実施形態では、はんだマスク１４６６ａが、ドライフィルムフォトイミジアブルはんだマスク（ＤＦＳＭ）であり、このＤＦＳＭは、中間コアアセンブリ６１２のデバイス側に真空積層され、次いで後続の操作で露光および現像される。このような実施形態では、はんだマスク１４６６ａにパターンが画定された後に、熱硬化または紫外線硬化が実行される。
【0127】
操作１３０４および図１４Ｂで、中間コアアセンブリ６１２をひっくり返し、中間コアアセンブリ６１２の「裏側」または「非デバイス側」表面に第２のはんだマスク１４６６ｂを塗布する。例えば、中間コアアセンブリ６１２の主要面１００７にはんだマスク１４６６ｂを塗布する。一般に、はんだマスク１４６６ｂははんだマスク１４６６ａと実質的に同様であるが、ある種の実施形態では、はんだマスク１４６６ｂが、上述のはんだマスクのタイプ／材料の中から選択された、はんだマスク１４６６ａとは異なるタイプまたは材料のはんだマスクである。
【0128】
操作１３０６および図１４Ｃで、中間コアアセンブリ６１２を再びひっくり返し、はんだマスク１４６６ａをパターニングして、はんだマスク１４６６ａにビア１４０３ａを形成する。ビア１４０３ａは、製造中のパッケージの外側表面への指定された信号ルーティングのために、中間コアアセンブリ６１２のデバイス側の所望の相互接続１０４４および／または再分布接続１２４４を露出させる。
【0129】
ある種の実施形態では、上述の方法によってはんだマスク１４６６ａをパターニングしてもよい。他の実施形態では、はんだマスク１４６６ａを、例えばレーザアブレーションによってパターニングする。このような実施形態では、レーザアブレーションパターニングプロセスを、ＣＯ2レーザ、ＵＶレーザまたはグリーンレーザを利用して実行してもよい。例えば、レーザ源は、約１００ｋＨｚ～約１０００ｋＨｚの間の周波数を有するパルスレーザビームを生成するものであってもよい。一例では、レーザ源が、約１００ｎｍ～約２０００ｎｍの間の波長、約１０Ｅ－４ｎｓ～約１０Ｅ－２ｎｓの間のパルス持続時間および約１０μＪ～約３００μＪの間のパルスエネルギーを有するパルスレーザビームを供給するように構成されている。
【0130】
操作１３０８および図１４Ｄで、中間コアアセンブリ６１２をもう一度ひっくり返し、はんだマスク１４６６ｂをパターニングして、はんだマスク１４６６ｂにビア１４０３ｂを形成する。ビア１４０３ａと同様に、ビア１４０３ｂも、製造中のパッケージの外側表面への指定された信号ルーティングのために、中間コアアセンブリ６１２上の所望の相互接続１０４４および／または再分布接続１２４４を露出させる。一般に、はんだマスク１４６６ｂは、レーザアブレーションを含む、上述の方法のうちのいずれかの方法によって形成してもよい。
【0131】
中間コアアセンブリ６１２の両側をパターニングした後、中間コアアセンブリ６１２を硬化ラックに移し、操作１３１０および図１４Ｅで、中間コアアセンブリ６１２に取り付けられたはんだマスク１４６６ａ、１４６６ｂを有する中間コアアセンブリ６１２を十分に硬化させる。ある種の実施形態では、この硬化プロセスを、約８０℃～約２００℃の間の温度で約１０分間～約８０分間の間、例えば約９０℃～約２００℃の間の温度で約２０分間～約７０分間の間、実行する。例えば、この硬化プロセスを、約１８０℃の温度で約３０分間、または約１００℃の温度で約６０分間、実行する。追加の実施形態では、操作１３１０での硬化プロセスを、周囲（例えば大気）圧力条件でまたは周囲（例えば大気）圧力条件に近い条件で実行する。
【0132】
操作１３１２および図１４Ｆで、中間コアアセンブリ６１２のデバイス側と非デバイス側の両方でメッキプロセスを実行して、中間コアアセンブリ６１２のデバイス側（例えば表面１００５を含む上向きに示された側）および非デバイス側（例えば表面１００７を含む下向きに示された側）にそれぞれ導電層１４７０ａおよび１４７０ｂを形成する。図１４Ｆに示されているように、メッキされた導電層１４７０ａ、１４７０ｂは、デバイス側のビア１４０３ａおよび非デバイス側のビア１４０３ｂを通して相互接続１０４４および／または再分布接続１２４４を延長して、相互接続１０４４および／または再分布接続１２４４と他のデバイスおよび／またはパッケージ構造体との電気接続を容易にする。
【0133】
それぞれの導電層１４７０ａおよび１４７０ｂは、無電解メッキによって形成された１つまたは複数の金属層で形成される。例えば、ある種の実施形態では、それぞれの導電層１４７０ａおよび１４７０ｂが、無電解ニッケル／置換金メッキ（ｅｌｅｃｔｒｏｌｅｓｓ ｎｉｃｋｅｌ ｉｍｍｅｒｓｉｏｎ ｇｏｌｄ）（ＥＮＩＧ）または無電解ニッケル／無電解パラジウム／置換金メッキ（ｅｌｅｃｔｒｏｌｅｓｓ ｎｉｃｋｅｌ ｅｌｅｃｔｒｏｌｅｓｓ ｐａｌｌａｄｉｕｍ ｉｍｍｅｒｓｉｏｎ ｇｏｌｄ）（ＥＮＥＰＩＧ）によって形成された、金および／またはパラジウムの薄層で覆われた無電解ニッケルメッキ層を含む。しかしながら、軟強磁性金属合金および高導電性純金属を含む他の金属材料およびメッキ技術も企図される。ある種の実施形態では、導電層１４７０ａおよび／または１４７０ｂが、銅、クロム、スズ、アルミニウム、ニッケルクロム、ステンレス鋼、タングステン、銀などの１つまたは複数の層で形成される。
【0134】
ある種の実施形態では、中間コアアセンブリ６１２のデバイス側または非デバイス側において、それぞれの導電層１４７０ａおよび／または１４７０ｂが、約０．２μｍ～約２０μｍの間、例えば約１μｍ～約１０μｍの間の厚さを有する。導電層１４７０ａおよび１４７０ｂのメッキの間に、露出した相互接続１０４４および／または再分布接続１２４４は、後続の製造操作における追加のデバイスとの追加の結合を容易にするために、はんだマスク１４６６ａ、１４６６ｂを通して中間コアアセンブリ６１２から外側にさらに延長される。
【0135】
操作１３１４および図１４Ｇで、中間コアアセンブリ６１２のデバイス側と非デバイス側の両方の上でソルダオンパッド（ＳＯＰ）プロセスを実行して、中間コアアセンブリ６１２のデバイス側および非デバイス側にそれぞれはんだパッド１４８０ａおよび１４８０ｂを形成する。例えば、ある種の実施形態では、ビア１４０３ａ、１４０３ｂにはんだを塗布し、次いでリフローさせ、続いてコイニングなどの平坦化プロセスを実行して、はんだパッド１４８０ａ、１３４８０ｂのための実質的に平坦な表面を形成する。
【0136】
操作１３１６および図１４Ｈで、その上に補剛フレーム１４１０を取り付けるはんだマスク１４６６ａ（例えばデバイス側）の所望のエリア／表面に接着剤１４９０を塗布する。ある種の実施形態では、接着剤１４９０が、積層接着材料、ダイ接着膜、接着膜、グルー、ワックスなどを含む。ある種の実施形態では、接着剤１４９０が、絶縁層６１８の誘電体材料と同様の、セラミック充填材を有するエポキシ樹脂材料などの誘電体材料の層である。接着剤１４９０は、機械的ローリング、プレッシング、積層、スピンコーティング、ドクタ－ブレーディングなどによってはんだマスク１４６６ａに塗布してもよい。
【0137】
しかしながら、ある種の実施形態では、接着剤１４９０をはんだマスク１４６６ａに塗布するのではなしに、接着剤１４９０を補剛フレーム１４１０にじかに塗布してもよく、その後に、補剛フレーム１４１０を、中間コアアセンブリ６１２のはんだマスク１４６６ａに取り付けてもよい。このような実施形態でダイ接着膜または接着膜を接着剤１４９０として使用するときには、補剛フレーム１４１０を構造化／パターニングするときに、補剛フレーム１４１０の横方向寸法まで膜を切りそろえてもよい。
【0138】
中間コアアセンブリ６１２に接着剤１４９０を塗布した後、操作１３１８および図１４Ｉで、接着剤１４９０に補剛フレーム１４１０を取り付ける。示されているように、補剛フレーム１４１０は、後続の操作でその中に半導体ダイを取り付けてもよい１つまたは複数の開口１４１７を含む。開口１４１７を形成するために、操作１３１６の前に、図３および図４Ａ～４Ｄに関して上で説明した方法によって補剛フレーム１４１０をパターニングしてもよい。
【0139】
操作１３２０および図１４Ｊで、中間コアアセンブリ６１２のデバイス側の開口１４１７を通して露出したはんだパッド１４８０ａに、はんだバンプ１４２４を介して１つまたは複数の半導体ダイ１４２０を電気的に結合し、非デバイス側のはんだパッド１４８０ｂにボールグリッドアレイ（ＢＧＡ）１４４０を実装し、中間コアアセンブリ６１２を単一化して、電気的に機能する１つまたは複数のｆｃＢＧＡ型パッケージデバイス１４００にする（図１３および図１４Ａ～１４Ｊの操作を単一化された半導体コアアセンブリ１２７０上で実行する実施形態ではさらに単一化する必要はない）。ある種の実施形態では、Ｃ４またはＣ２型バンプを形成するために電気化学堆積によってＢＧＡ１４４０を形成する。ある種の実施形態では、半導体ダイ１４２０をひっくり返し、半導体ダイ１４２０のコンタクトまたは接合パッド１４２２をはんだパッド１４８０ａに接続するフリップチップダイ取付けプロセスによって、半導体ダイ１４２０をはんだパッド１４８０ａに結合する。ある種の例では、コンタクト１４２２とはんだパッド１４８０ａとの接続を、マスリフローまたは熱圧縮ボンディング（ｔｈｅｒｍｏ－ｃｏｍｐｒｅｓｓｉｏｎ ｂｏｎｄｉｎｇ）（ＴＣＢ）によって実施する。このような例では、半導体ダイ１４２０と中間コアアセンブリ６１２との間に、キャピラリーアンダーフィル、非導電性ペーストまたは非導電性膜を積層してもよい。ある種の実施形態では、半導体ダイ１４２０および／またはＢＧＡ１４４０を中間コアアセンブリ６１２に結合してから補剛フレーム１４１０を取り付け、その後に中間コアアセンブリ６１２を単一化する。
【0140】
単一化した後、その後に、単一化されたそれぞれのパッケージデバイス１４００を、他の半導体デバイスおよびパッケージと、同種または異種３Ｄスタックシステムなどのさまざまな２．５Ｄおよび３Ｄ配置およびアーキテクチャで統合してもよい。一般に、その後により大きなスタックシステムに統合されるパッケージデバイス１４００に補剛フレーム、例えば補剛フレーム１４１０が組み込まれているとき、パッケージデバイス１４００の反りの有益な低減はシステム全体に及ぶ。すなわち、パッケージデバイス１４００の構造完全性を高めると、統合されたシステム全体の反りまたは崩壊の可能性が低下する。
【0141】
図１５は、本明細書に記載された実施形態による、例示的なスタックシステム１５００の側断面図を概略的に示しており、スタックシステム１５００は、パッケージデバイス１４００の上に形成された補剛フレーム１４１０を有するパッケージデバイス１４００を統合しており、それによってシステム１５００の構造完全性を向上させている。示されているように、パッケージデバイス１４００に加えて、例示的なシステム１５００はさらに、垂直にスタックされていてもよくまたは横並びに配されていてもよい１つまたは複数のＰＣＢ１５２０と、メモリダイと中央処理ユニット（ＣＰＵ）コアまたは論理ダイとの間の大きな並列相互接続密度を有す高帯域幅メモリ（ＨＢＭ）モジュール１５３０と、１つまたは複数の熱交換器１５１０とを含む。図１５の例では、パッケージデバイス１４００の半導体ダイ１４２０が、コア基板６０２を貫通して配された相互接続１０４４ならびにはんだバンプ１４２４およびＢＧＡ１４４０を介してＨＢＭ１５３０に電気的に結合されたグラフィクス処理ユニット（ＧＰＵ）を表していてもよい。パッケージデバイス１４００はＰＣＢ１５２０に、例えばパッケージデバイス１４００の非デバイス側に形成された再分布接続１２４４およびＰＣＢ１５２０上に形成されたピンコネクタ１５２２を介して電気的に接続されていてもよい。
【0142】
ヒートシンクなどの熱交換器１５１０の統合は、熱を伝えることにより、例えば半導体ダイ１４２０、ＨＢＭ１５３０および／またはシリコンコア基板６０２によって伝導された熱を伝えることにより、パッケージデバイス１４００、したがってシステム１５００の熱放散および熱特性を向上させる。熱放散が向上することにより反りの可能性はさらに低下する。適当なタイプの熱交換器１５１０は、ピンヒートシンク、ストレートヒートシンク、フレア型ヒートシンクなどを含み、これらのヒートシンクは、アルミニウムまたは銅などの適当な任意の材料で形成されていてもよい。ある種の実施形態では、熱交換器１５１０が、押出しアルミニウムで形成されている。ある種の実施形態では、熱交換器１５１０が、図１５に示されているように、半導体ダイ１４２０およびＨＢＭモジュール１５３０の１つまたは複数のダイなど、システム１５００内に統合された１つまたは複数の半導体ダイにじかに取り付けられている。他の実施形態では、熱交換器１５１０が、コア基板６０２にじかに取り付けられており、または絶縁層６１８を介してコア基板６０２に間接的に取り付けられている。このような配置は、低い熱伝導率を有するガラス繊維強化エポキシ積層板で形成された従来のＰＣＢよりも特に有益である。従来のＰＣＢへの熱交換器の追加に価値はほとんどないであろう。
【0143】
図１６は、本明細書に記載された実施形態による、パッケージデバイス１４００の上にスタックされた少なくとも１つの半導体ダイ１４２０に加えてパッケージデバイス１４００に埋め込まれた少なくとも１つの半導体ダイ１６２０を有するパッケージデバイス１４００のデバイス構成１６００の側断面図を概略的に示している。半導体ダイ１６２０は、メモリダイ、マイクロプロセッサ、コンプレックスシステムオンチップ（ＳｏＣ）または標準ダイを含む、適当な任意のタイプのダイまたはチップであってもよい。適当なタイプのメモリダイはＤＲＡＭダイまたはＮＡＮＤフラッシュダイを含む。追加の例では、半導体ダイ１６２０が、デジタルダイ、アナログダイまたは混合ダイを含む。一般に、半導体ダイ１６２０は、シリコン材料など、コア基板６０２、半導体ダイ１４０２および／または補剛フレーム１１０の材料と実質的に同様の材料で形成されていてもよい。コア基板１０２、半導体ダイ１４２０および／または補剛フレーム１１０の材料と同じまたは同様の材料で形成された半導体ダイ１６２０を利用することは、それらの間でＣＴＥを一致させることを容易にし、基本的には、組立て中に反りが発生することを排除する。
【0144】
図１６に示されているように、それぞれの半導体ダイ１６２０は、パッケージデバイス１４００のコア基板６０２の中に形成されたキャビティ１６０３内に配されており、さらに、半導体ダイ１６２０の全ての側面が絶縁層６１８と接触するような態様で、絶縁層６１８によってキャビティ１６０３に埋め込まれている。キャビティ１６０３は、図３および図４Ａ～４Ｄに関して上で説明した方法（例えばレーザアブレーション）によってコア基板６０２の中に形成してもよく、半導体ダイ１６２０は、（図５、図６Ａ～６Ｉ、図７および図８Ａ～８Ｅに関して上で説明した）コア基板６０２の上に絶縁層６１８を積層する前にキャビティ１６０３の中に置いてもよい。
【0145】
ある種の実施形態では、それぞれのキャビティ１６０３が、デバイス製造中にそのキャビティに埋め込む半導体ダイ１６２０のサイズおよび数に応じて、約０．５ｍｍ～約５０ｍｍの間、例えば約３ｍｍ～約１２ｍｍの間、例えば約８ｍｍ～約１１ｍｍの間の範囲の横方向寸法を有する。ある種の実施形態では、キャビティ１６０３に埋め込む（例えば統合する）半導体ダイ１６２０の横方向寸法と実質的に同様の横方向寸法を有するように、キャビティ１６０３のサイズが決められる。例えば、それぞれのキャビティ１６０３は、半導体ダイ１６２０の横方向寸法よりも約１５０μｍ未満、例えば約１２０μｍ未満、例えば１００μｍ未満だけ大きい横方向寸法を有するように形成される。キャビティ１６０３のサイズとキャビティ１６０３に埋め込む半導体ダイ１６２０のサイズとの差異が小さいと、その後に必要となる穴埋め誘電体材料（例えば絶縁層６１８）の量が小さくなる。
【0146】
絶縁層６１８を積層した後、絶縁層６１８にアセンブリ貫通ビア６１３を形成して、半導体ダイ１６２０の１つまたは複数のコンタクト１６２２を露出させてもよく、（図９および図１０Ａ～１０Ｈに関して上で説明した）アセンブリ貫通ビア６１３を貫通する相互接続１０４４および／または再分布接続１２４４を例えばメッキによって形成して、半導体ダイ１６２０をパッケージデバイス１４００の表面に電気的に接続してもよい（ここでは、半導体ダイ１６２０が、パッケージデバイス１４００のデバイス側の表面１００５に電気的にルーティングされている）。相互接続１０４４および／または再分布接続１２４４はさらに、１つまたは複数のデバイスおよび／またはシステムに、例えばはんだバンプなどを介して電気的に結合されていてもよい。例えば、図１６に示されているように、非デバイス側の相互接続１０４４および再分布接続１２４４は、ＢＧＡ１４４０を介してＰＣＢ１５２０に電気的に結合される。
【0147】
図１７は、本明細書に記載された実施形態による、パッケージデバイス１４００の別のデバイス構成１７００の側断面図を概略的に示している。図１７に示されているように、補剛フレーム１４１０にリッド１７１０が取り付けられており、リッド１７１０は、パッケージデバイス１４００上にスタックされパッケージデバイス１４００に電気的に結合された半導体ダイ１４２０を覆っている。マイクロプロセッサまたはＧＰＵなどの従来の一部の集積回路は、デバイスの損傷またはデバイスの停止を回避するために運び去らなければならないかなりの量の熱を動作中に発生させる。このようなデバイスに対して、リッド１７１０は、保護カバーおよび熱伝達経路の役目を果たす。さらに、リッド１７１０は、パッケージデバイス１４００の上に形成された補剛フレーム１４１０を既に含むパッケージデバイス１４００に追加の構造強化を提供する。したがって、デバイス構成１７００は、従来のパッケージ構造体と比べたときの熱放散および熱特性の向上ならびに構造完全性の向上を容易にする。
【0148】
一般に、リッド１７１０は、多角形または円形のリング状形状を有しており、適当な任意の基板材料を含むパターニングされた基板から形成されている。ある種の実施形態では、リッド１７１０が、補剛フレーム１４１０およびコア基板６０２の材料と実質的に同様の材料を含み、したがって補剛フレーム１４１０およびコア基板６０２の熱膨張率（ＣＴＥ）と一致し、組立て中のデバイス構成１７００の反りのリスクを低減させまたは排除する基板から形成されていてもよい。例えば、リッド１７１０は、ＩＩＩ－Ｖ族化合物半導体材料、シリコン（例えば、約１～約１０オーム－ｃｏｍの間の抵抗率、もしくは約１００Ｗ／ｍＫの導電率を有するシリコン）、結晶シリコン（例えばＳｉ＜１００＞もしくはＳｉ＜１１１＞）、酸化シリコン、シリコンゲルマニウム、ドープされたもしくはドープされていないシリコン、ドープされていない高抵抗率シリコン（例えば、より低い溶存酸素含量および約５０００～約１００００オーム－ｃｍの間の抵抗率を有するフロートゾーンシリコン）、ドープされたもしくはドープされていない多結晶シリコン、窒化シリコン、炭化シリコン（例えば、約５００Ｗ／ｍＫの導電率を有する炭化シリコン）、石英、ガラス（例えばホウケイ酸ガラス）、サファイヤ、アルミナおよび／またはセラミック材料から形成されていてもよい。ある種の実施形態では、リッド１７１０が、単結晶ｐ型またはｎ型シリコンを含む。ある種の実施形態では、リッド１７１０が、多結晶ｐ型またはｎ型シリコンを含む。
【0149】
リッド１７１０は、約５０μｍ～約１５００μｍの間の厚さＴ4、例えば約１００μｍ～約１２００μｍの間の厚さＴ4を有する。例えば、リッド１７１０は、約２００μｍ～約１０００μｍの間の厚さＴ4、例えば約３００μｍ～約７７５μｍの間の厚さＴ4、例えば約７５０μｍまたは７７５μｍの厚さＴ4を有する。別の例では、リッド１７１０が、約１００μｍ～約７００μｍの間の厚さＴ4、例えば約２００μｍ～約５００μｍの間の厚さＴ4を有する。別の例では、リッド１７１０が、約８００μｍ～約１４００μｍの間の厚さＴ4、例えば約１０００μｍ～約１２００μｍの間の厚さＴ4を有する。別の例では、リッド１７１０が、約１２００μｍ超の厚さＴ4を有する。
【0150】
リッド１７１０は、適当な任意の方法によって補剛フレーム１４１０に取り付けられている。例えば、図１７に示されているように、リッド１７１０は、接着剤１７９０によって補剛フレーム１４１０に取り付けられていてもよく、接着剤１７９０は、積層接着材料、ダイ接着膜、接着膜、グルー、ワックスなどを含んでもよい。ある種の実施形態では、接着剤１７９０が、絶縁層６１８の誘電体材料と同様の、セラミック充填材を有するエポキシ樹脂材料などの未硬化の誘電体材料の層である。
【0151】
補剛フレーム１４１０に取り付けられていることに加えて、リッド１７１０は、熱伝達経路を半導体ダイ１４２０に提供するために、サーマルインターフェースマテリアル（ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ）（ＴＩＭ）層１７９２を介して半導体ダイ１４２０にも間接的に取り付けられている。一般に、ＴＩＭ層１７９２は、熱伝達および熱放散を最大化するために、半導体ダイ１４２０とリッド１７２０との間の空隙または空間を排除して、断熱体の働きをする空隙または空間を半導体ダイ１４２０とリッド１７２０との間の界面から排除する。ある種の実施形態では、ＴＩＭ層１７９２が、熱ペースト、熱接着剤（例えばグルー）、熱テープ、アンダーフィル材料またはポッティング化合物を含む。ある種の実施形態では、ＴＩＭ層１７９２が、絶縁層６１８の流動可能な誘電体材料と実質的に同様の流動可能な誘電体材料の薄層、例えば、酸化または窒化アルミニウム充填材を含む流動可能なエポキシ樹脂の薄層である。
【産業上の利用可能性】
【0152】
要約すると、本明細書に記載された方法およびデバイスアーキテクチャは、不必要なアンテナ効果を生み出すことがある金属補剛層（例えばダミー銅補剛層）の組込み、グラウンドビアのステッチングなどの従来の補剛技術を実施する半導体パッケージング方法およびアーキテクチャに勝る多数の利点を提供する。このような利点は、統合された（例えば埋め込まれたまたはスタックされた）シリコン半導体ダイ、シリコン基板コアおよびシリコン補剛フレーム間でＣＴＥが一致しており、したがって組立て中および処理中の反りを大幅に低減させまたは排除する、例えばフリップチップ型ＢＧＡパッケージ構造体の構築を含む。本明細書に記載された補剛フレームの利用はさらに、高性能コンピューティング（ＨＰＣ）用途の薄いが幅の広いパッケージ基板を用いたより大きなチップ－基板間バンプピッチスケーリングを可能にする。補剛フレームはシリコン基板構造化法によってパターニングすることができるため、補剛フレームを現行のパッケージング組立て法と容易に統合することができ、したがって費用効率および時間効率に優れた反り軽減解決策を生み出すことができる。
【0153】
以上の説明は本開示の実施形態を対象としているが、本開示の実施形態の基本的な範囲を逸脱することなく本開示の他の実施形態および追加の実施形態が考案される可能性があり、本開示の実施形態の範囲は添付の特許請求の範囲によって決定される。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図10H】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図12G】
【図12H】
【図12I】
【図12J】
【図12K】
【図12L】
【図13】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図14F】
【図14G】
【図14H】
【図14I】
【図14J】
【図15】
【図16】
【図17】
【国際調査報告】