特表 2024-531916 ３次元メモリのための選択ゲート構造及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-03

(54)【発明の名称】３次元メモリのための選択ゲート構造及び製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240827BHJP

   H01L 21/336 20060101ALI20240827BHJP

   H01L 21/768 20060101ALI20240827BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

H01L21/90 D

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024506693

(86)(22)【出願日】2022-08-03

(85)【翻訳文提出日】2024-03-26

(86)【国際出願番号】 US2022039259

(87)【国際公開番号】W WO2023014776

(87)【国際公開日】2023-02-09

(31)【優先権主張番号】63/228,765

(32)【優先日】2021-08-03

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/879,097

(32)【優先日】2022-08-02

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】カン， チャンソク

(72)【発明者】

【氏名】北島 知彦

(72)【発明者】

【氏名】リー， キルヨン

(72)【発明者】

【氏名】カン， スンクォン

【テーマコード（参考）】

5F033

5F083

5F101

【Ｆターム（参考）】

5F033HH07

5F033HH08

5F033HH11

5F033HH18

5F033HH19

5F033HH20

5F033HH21

5F033HH32

5F033JJ01

5F033KK04

5F033RR04

5F033RR06

5F033RR08

5F033TT02

5F033VV16

5F033XX08

5F083EP18

5F083EP33

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083GA10

5F083HA02

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083JA32

5F083JA35

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083MA19

5F083PR03

5F083PR05

5F083PR21

5F083PR22

5F083PR40

5F101BA45

5F101BB02

5F101BC02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

5F101BH01

5F101BH02

5F101BH14

5F101BH15

(57)【要約】

半導体メモリデバイス及びその製造方法が記載されている。半導体メモリデバイスは、少なくとも１つのドレイン側選択ゲート（ＳＧＤ）トランジスタと少なくとも１つのメモリトランジスタを含むメモリアレイであって、モリアレイが少なくとも１つのストラッピング領域と少なくとも１つのストラッピングコンタクトを有し、ストラッピングコンタクトがドレイン側選択ゲート（ＳＧＤ）トランジスタをストラッピング線に接続する、メモリアレイを備える。
【選択図】図２０Ａ

【特許請求の範囲】

【請求項1】

半導体メモリデバイスであって、
少なくとも１つのドレイン側選択ゲート（ＳＧＤ）トランジスタと少なくとも１つのメモリトランジスタを含むメモリアレイであって、前記メモリアレイが少なくとも１つのストラッピング領域と少なくとも１つのストラッピングコンタクトを有し、前記少なくとも１つのストラッピングコンタクトがドレイン側選択ゲート（ＳＧＤ）トランジスタをストラッピング線に接続する、メモリアレイ
を備える、半導体メモリデバイス。

【請求項2】

前記少なくとも１つのストラッピング領域が、非ストラッピング領域における第２の複数のメモリホールよりも密度が低い第１の複数のメモリホールを備える、請求項１に記載の半導体メモリデバイス。

【請求項3】

前記ドレイン側選択ゲート（ＳＧＤ）トランジスタが、ポリシリコンワード線を含む、請求項１に記載の半導体メモリデバイス。

【請求項4】

前記メモリトランジスタが、第１の材料と第２の材料とを含み、前記第１の材料が、前記第２の材料よりも高い抵抗を有している、請求項１に記載の半導体メモリデバイス。

【請求項5】

前記第２の材料が、前記メモリアレイのスリット領域に隣接する、請求項４に記載の半導体メモリデバイス。

【請求項6】

前記ストラッピング線が、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）のうちの１つ以上を含む、請求項１に記載の半導体メモリデバイス。

【請求項7】

半導体メモリデバイスであって、
基板上のメモリスタックであって、ワード線と誘電体材料との交互層を含むメモリスタックと、
前記メモリスタックを貫通して延びる複数のメモリトランジスタと、
前記メモリスタックを貫通して延び、かつ前記複数のメモリトランジスタに隣接する充填スリットと、
前記メモリスタックの上部における複数のドレイン側選択ゲート（ＳＧＤ）トランジスタであって、前記複数のドレイン側選択ゲート（ＳＧＤ）トランジスタのうちの少なくとも１つがストラッピング線に電気的に接続されている、複数のドレイン側選択ゲート（ＳＧＤ）トランジスタと
を備える、半導体メモリデバイス。

【請求項8】

前記複数のドレイン側選択ゲート（ＳＧＤ）トランジスタの各々が、ポリシリコンワード線を含む、請求項７に記載の半導体メモリデバイス。

【請求項9】

前記ポリシリコンワード線が、第１の材料と第２の材料とを含み、前記第１の材料が前記第２の材料よりも高い抵抗を有し、前記第２の材料が前記充填スリットに隣接する、請求項７に記載の半導体メモリデバイス。

【請求項10】

前記第２の材料が、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、又はこれらのケイ素化合物のうちの１つ以上を含む、請求項９に記載の半導体メモリデバイス。

【請求項11】

前記複数のメモリトランジスタの各々が、酸化アルミニウム（ＡｌＯ）、ブロッキング酸化物、トラップ材料、トンネル酸化物、及びチャネル材料から選択される１つ以上のトランジスタ層を含む、請求項７に記載の半導体メモリデバイス。

【請求項12】

前記充填スリットが、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素のうちの１つ以上から選択される絶縁体材料を含む、請求項７に記載の半導体メモリデバイス。

【請求項13】

前記基板が共通のソース線であり、前記共通のソース線が、犠牲層、酸化物層、及びポリシリコン層を含む、請求項７に記載の半導体メモリデバイス。

【請求項14】

前記ストラッピング線が、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）のうちの１つ以上を含む、請求項７に記載の半導体メモリデバイス。

【請求項15】

半導体デバイスを形成する方法であって、
メモリスタックを貫通して延びる複数のメモリホールを形成することであって、前記メモリスタックが基板上に第１の層と第２の層の交互層を含む、複数のメモリホールを形成することと、
複数のメモリストリングを形成するために、前記複数のメモリホール内にトランジスタ層を堆積させることと、
前記複数のメモリストリングの各々の上面にビット線パッドを形成することと、
前記メモリスタックの上部にドレイン側選択ゲート（ＳＧＤ）トランジスタを形成することと、
前記メモリスタックを貫通して前記基板まで延びるスリットを形成することと、
前記メモリスタック内に開口部を形成するために、前記第１の層を除去することと、
前記開口部内に誘電体材料を堆積させることと、
陥凹した領域を形成するために、前記第２の層を陥凹させることと、
前記陥凹した領域内に低抵抗材料を堆積させることと、
充填スリットを形成するために、前記スリットを充填することと、
ドレイン側選択ゲートコンタクトを形成することと、
前記メモリスタックの上面に、前記ドレイン側選択ゲートコンタクトに接触するストラッピング線を形成することと
を含む、方法。

【請求項16】

前記トランジスタ層が、酸化アルミニウム（ＡｌＯ）層、ブロッキング酸化物層、トラップ層、トンネル酸化物層、及びチャネル層のうちの１つ以上を含む、請求項１５に記載の方法。

【請求項17】

前記低抵抗材料が、タングステン（Ｗ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、又はこれらのケイ素化合物のうちの１つ以上を含む、請求項１５に記載の方法。

【請求項18】

前記充填スリットが、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素のうちの１つ以上から選択される絶縁体材料を含む、請求項１５に記載の方法。

【請求項19】

基板が共通のソース線であり、前記共通のソース線が、犠牲層、酸化物層、及びポリシリコン層を含む、請求項１５に記載の方法。

【請求項20】

前記ストラッピング線が、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、及びルテニウム（Ｒｕ）のうちの１つ以上を含む、請求項１５に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

［０００１］本開示の実施形態は、電子デバイス、並びに電子デバイスを製造するための方法及び装置の分野に関する。より詳細には、本開示の実施形態は、ドレイン側選択ゲート（ｓｅｌｅｃｔ－ｇａｔｅ－ｆｏｒ－ｄｒａｉｎ：ＳＧＤ）トランジスタ及び形成方法を提示する。

【背景技術】

【0002】

［０００２］半導体技術は急速なペースで進歩しており、技術の進歩に伴ってデバイスの寸法が縮小し、単位面積当たりの処理速度や記憶速度が向上している。ＮＡＮＤデバイスでは、ＯＮセルとＯＦＦセルを区別するのに十分な電流を得るために、ストリング電流を十分に大きくする必要がある。ストリング電流は、シリコンチャネルの粒径を大きくすることで向上するキャリア移動度に依存する。

【0003】

［０００３］現在の３Ｄ－ＮＡＮＤデバイスは、酸化物材料と窒化物材料の交互層を含むメモリスタックを有し、２つのスリット間に複数のメモリホールを有している。ワード線とビット線で各セルにアクセスするためには、スリット間のメモリホールをドレイン側選択ゲート（ＳＧＤ）カットで分割する必要がある。例えば、東芝の９６Ｌ積層３Ｄ ＮＡＮＤは、８つのメモリホールと１つのダミーホールを持ち、１つのＳＧＤカットがホールを２つのグループに分離させる。３Ｄ－ＮＡＮＤのアレイサイズを小さくするためには、スリット間のホールの数（ｎＨｏｌｅ）を増やす必要がある。ｎＨｏｌｅが８つを上回り増える場合、同じ技術で複数のＳＧＤカットが必要になる。同じビット線レベルにおけるホールは、ビット線（ＢＬ）とワード線（ＷＬ）の組み合わせにより別々にアクセス可能とすべきである。つまり、同一ビット線におけるホールは、ドレイン側選択ゲート（ｓｅｌｅｃｔ ｇａｔｅ ｆｏｒ ｄｒａｉｎ：ＳＧＤ）とビット線によって独立して選択される。この目的のために、スリット間のＳＧＤは、ＳＧＤカットによって分離されるべきである。スリット間のホールの数（ｎＨｏｌｅ）が小さい場合（例えば≦８）、１つのＳＧＤカットがドレイン側選択ゲート（ＳＧＤ）を分離する。しかし、スリット間のホールの数（ｎＨｏｌｅ）が大きい場合（例えば≧１２）、ＳＧＤカットは４つのホールごとに追加する必要がある。

【0004】

［０００４］したがって、ドレイン側選択ゲート（ＳＧＤ）カットを有する３Ｄ－ＮＡＮＤデバイス、及び３Ｄ－ＮＡＮＤデバイスを製造する方法が当技術分野で必要とされている。

【発明の概要】

【0005】

［０００５］本開示の１つ以上の実施形態は、半導体メモリデバイスを対象とする。１つ以上の実施形態では、半導体メモリデバイスは、少なくとも１つのドレイン側選択ゲート（ＳＧＤ）トランジスタと少なくとも１つのメモリトランジスタを含むメモリアレイであって、メモリアレイが少なくとも１つのストラッピング領域と少なくとも１つのストラッピングコンタクトを有し、少なくとも１つのストラッピングコンタクトがドレイン側選択ゲート（ＳＧＤ）トランジスタをストラッピング線に接続する、メモリアレイを備える。

【0006】

［０００６］本開示の他の実施形態は、半導体メモリデバイスを対象とする。１つ以上の実施形態では、半導体メモリデバイスは、基板上のメモリスタックであって、ワード線と誘電体材料との交互層を含むメモリスタックと、メモリスタックを貫通して延びる複数のメモリトランジスタと、メモリスタックを貫通して延び、かつ複数のメモリトランジスタに隣接する充填スリットと、メモリスタックの上部における複数のドレイン側選択ゲート（ＳＧＤ）トランジスタであって、複数のドレイン側選択ゲート（ＳＧＤ）トランジスタのうちの少なくとも１つがストラッピング線に電気的に接続されている、複数のドレイン側選択ゲート（ＳＧＤ）トランジスタとを備える。

【0007】

［０００７］本開示の追加的な実施形態は、半導体デバイスを形成する方法を対象とする。１つ以上の実施形態では、半導体デバイスを形成する方法は、メモリスタックを貫通して延びる複数のメモリホールを形成することであって、メモリスタックが基板上に第１の層と第２の層の交互層を含む、複数のメモリホールを形成することと、複数のメモリストリングを形成するために、複数のメモリホール内にトランジスタ層を堆積させることと、複数のメモリストリングの各々の上面にビット線パッドを形成することと、メモリスタックの上部にドレイン側選択ゲート（ＳＧＤ）トランジスタを形成することと、メモリスタックを貫通して基板まで延びるスリットを形成することと、メモリスタック内に開口部を形成するために、第１の層を除去することと、開口部に誘電体材料を堆積させることと、陥凹した領域を形成するために、第２の層を陥凹させることと、陥凹した領域に低抵抗材料を堆積させることと、充填スリットを形成するために、スリットを充填することと、ドレイン側選択ゲートコンタクトを形成することと、メモリスタックの上面に、ドレイン側選択ゲートコンタクトに接触するストラッピング線を形成することとを含む。

【0008】

［０００８］上記に記載した本開示の特徴を詳しく理解しうるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られ、いくつかの実施形態が添付図面に示されている。しかし、本開示は他の等しく有効な実施形態も許容しうることから、添付図面が本開示の典型的な実施形態を例示しているにすぎず、よって本開示の範囲を限定すると見なされるべきではないことに留意されたい。本明細書に記載された実施形態は、添付図面では限定ではなく例示として図示されており、図面において類似の参照符号は、同様の要素を示す。

【図面の簡単な説明】

【0009】

【図1】［０００９］本明細書に記載の実施形態による、メモリデバイスを形成する方法のプロセスフロー図を示す。

【図2】［００１０］１つ以上の実施形態による、メモリスタックを備える電子デバイスの断面図を示す。

【図3】［００１１］１つ以上の実施形態による、メモリスタックの階段状パターンを形成した後の電子デバイスの断面図を示す。

【図4】［００１２］１つ以上の実施形態による電子デバイスの断面図を示す。

【図5A】［００１３］１つ以上の実施形態による電子デバイスの断面図を示す。

【図5B】［００１４］１つ以上の実施形態による領域１３２の拡大図を示す。

【図6A】［００１５］１つ以上の実施形態による電子デバイスの断面図を示す。

【図6B】［００１６］１つ以上の実施形態による領域１３２の拡大図を示す。

【図7A】［００１７］１つ以上の実施形態による電子デバイスの断面図を示す。

【図7B】［００１８］１つ以上の実施形態による領域１３２の拡大図を示す。

【図8】［００１９］１つ以上の実施形態による電子デバイスの断面図を示す。

【図9】［００２０］１つ以上の実施形態による電子デバイスの断面図を示す。

【図10】［００２１］１つ以上の実施形態による電子デバイスの断面図を示す。

【図11】［００２２］１つ以上の実施形態による電子デバイスの断面図を示す。

【図12A】［００２３］１つ以上の実施形態による電子デバイスの断面図を示す。

【図12B】［００２４］１つ以上の実施形態による領域１３２の拡大図を示す。

【図13A】［００２５］１つ以上の実施形態による電子デバイスの断面図を示す。

【図13B】［００２６］１つ以上の実施形態による領域１３２の拡大図を示す。

【図14A】［００２７］１つ以上の実施形態による電子デバイスの断面図を示す。

【図14B】［００２８］１つ以上の実施形態による領域１３２の拡大図を示す。

【図15A】［００２９］１つ以上の実施形態による電子デバイスの断面図を示す。

【図15B】［００３０］１つ以上の実施形態による領域１３２の拡大図を示す。

【図16】［００３１］１つ以上の実施形態による電子デバイスの断面図を示す。

【図17】［００３２］１つ以上の実施形態による電子デバイスの断面図を示す。

【図18A】［００３３］１つ以上の実施形態による電子デバイスの断面図を示す。

【図18B】［００３４］１つ以上の実施形態による電子デバイスの断面図を示す。

【図19A】［００３５］１つ以上の実施形態による電子デバイスの断面図を示す。

【図19B】［００３６］１つ以上の実施形態による電子デバイスの断面図を示す。

【図20A】［００３７］１つ以上の実施形態による電子デバイスの断面図を示す。

【図20B】［００３８］１つ以上の実施形態による電子デバイスの断面図を示す。

【図21A】［００３９］１つ以上の実施形態による電子デバイスの断面図を示す。

【図21B】［００４０］１つ以上の実施形態による電子デバイスの断面図を示す。

【図21C】［００４１］１つ以上の実施形態による電子デバイスの断面図を示す。

【図22】［００４２］１つ以上の実施形態によるクラスタツールを示す。

【発明を実施するための形態】

【0010】

［００４３］本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行可能である。

【0011】

［００４４］以下の説明では、本開示の１つ以上の実施形態の十分な理解をもたらすため、数々の特定詳細（要素の特定の材料、化学的性質、寸法等）が提示されている。しかし、当業者には、これらの具体的な詳細がなくても、本開示の１つ以上の実施形態が実践されうることが、明らかだろう。他の例では、この記載を不必要に不明瞭にしないため、半導体製造のプロセス、技法、材料、機器などは詳細には説明されていない。当業者は、本明細書に含まれた記載内容を用いることで、必要以上の実験を行うことなく、適切な機能性を実施することが可能になるだろう。

【0012】

［００４５］本開示の特定の例示的な実施形態が、記載され、添付の図面に示されているが、このような実施形態は単なる例示に過ぎず、本開示を限定するものではなく、当業者は変形例を想起しうるため、本開示は、図示かつ記載された特定の構造及び配置に限定されないことを理解すべきである。

【0013】

［００４６］本明細書及び添付の特許請求の範囲で使用される「前駆体」、「反応物質」、「反応性ガス」などの用語は、交換可能に使用され、基板表面と反応しうる任意のガス種を指す。

【0014】

［００４７］１つ以上の実施形態によれば、膜又は膜の層に関して、「上に（ｏｎ）」という用語は、膜又は層が表面（例えば基板表面）上に直接存在すること、並びに膜又は層と表面（例えば基板表面）との間に１つ以上の下層が存在することを含む。したがって、１つ以上の実施形態では、「基板表面上」という表現は、１つ以上の下層を含むことを意図している。他の実施形態では、「直接（ｄｉｒｅｃｔｌｙ）」という語句は、表面（例えば基板表面）に接触している層又は膜を指し、介在する層はない。従って、「基板表面上に直接ある層（ａ ｌａｙｅｒ ｄｉｒｅｃｔｌｙ ｏｎ ｔｈｅ ｓｕｂｓｔｒａｔｅ ｓｕｒｆａｃｅ）」とは、基板表面に直接接触し、その間に層が存在しない層を指す。

【0015】

［００４８］酸化物材料と窒化物材料の交互層のメモリスタックに基づく既存の３Ｄ ＮＡＮＤデバイスでは、ワード線としてケイ素（Ｓｉ）ベースの材料を使用する非置換ワード線プロセスが、ワード線置換プロセスのプロセスの困難を回避するための代替方法である。しかし、ポリシリコンベースのワード線における欠点の１つは、酸化物／窒化物（ＯＮ）モールド内のタングステン（Ｗ）に比べてワード線抵抗が高いことである。ポリシリコンのワード線抵抗を低減するために、ワード線エッジケイ素化合物化が使用されてきた。しかし、スリットに露出されないドレイン側選択ゲート（ＳＧＤ）は、低抵抗材料でキャップされたワード線を使用することができない。セル全体の性能は、ＳＧＤゲートの抵抗（Ｒ）、ＳＧＤゲートに接続された容量（Ｃ）、及びＳＧＤの遅延時間（ＲＣ遅延）により影響を受ける。従って、ＳＧＤのＲＣ遅延の低減は、Ｓｉベースのワード線方式において重要な課題である。したがって、１つ以上の実施形態は、有利には、ストラッピング線を採用することによってＳＧＤのＲＣ遅延を改善するための構造及び統合方法を提供する。１つ以上の実施形態では、少なくとも１つのＳＧＤは、２つ以上の位置で低抵抗金属線を用いて固定される。

【0016】

［００４９］１つ以上の実施形態は、少なくとも１つのドレイン側選択ゲート（ＳＧＤ）トランジスタと少なくとも１つのメモリトランジスタとを含むメモリアレイを製造するための構造及び方法を提供する。メモリアレイは、少なくとも１つのストラッピング領域と少なくとも１つのストラッピングコンタクトを有している。ストラッピングコンタクトは、ドレイン側選択ゲート（ＳＧＤ）トランジスタをストラッピング線に接続する。１つ以上の実施形態のデバイス及び製造方法は、有利には、ＲＣ遅延が低減されたＳＧＤを有している。１つ以上の実施形態では、少なくとも１つのストラッピング領域は、非ストラッピング領域における第２の複数のメモリホールよりも密度が低い第１の複数のメモリホールを含む。

【0017】

［００５０］１つ以上の実施形態では、金属堆積及び他のプロセスは、分離された環境（例えば、クラスタプロセスツール）で実施することができる。したがって、本開示のいくつかの実施形態は、本方法を実施するための関連プロセスモジュールを備えた統合ツールシステムを提供する。

【0018】

［００５１］図１は、メモリデバイスを形成するための例示的な方法１０のフローチャートを示す。当業者は、方法１０が、図示されたプロセスのいずれか又はすべてを含みうることを認識するだろう。更に、個々のプロセスの順序を部分的に変えることもできる。方法１０は、本開示から逸脱することなく、列挙したプロセスのいずれかから開始しうる。

【0019】

［００５２］図１を参照すると、工程１５において、メモリスタックが形成される。工程２０で、ワード線階段がメモリスタック内に形成される。工程２５では、メモリスタックを貫通するメモリホールがパターニングされる。工程３０では、トランジスタ層がメモリホールに堆積される。工程３５で、ビット線パッドが形成される。工程４０では、ドレイン側選択ゲート（ＳＧＤ）カットがパターニングされる。工程４５では、ドレイン側選択ゲートカットによって形成された開口部内に誘電体が堆積される。工程５０では、デバイスがスリットパターニングされる。工程５５では、共通のソース線の犠牲層が除去及び置換される。工程６０では、共通のソース線コンタクト領域（ｃｏｎｔａｃｔ ｒｅｇｉｏｎ）を形成するために、共通のソース線がエッチングされる。工程６５で、ワード線が形成される。工程７０では、ワード線上に低抵抗材料が形成される。工程７５では、スリットに誘電体材料が充填される。工程８０で、ドレイン側選択ゲートコンタクトが形成される。工程８５で、ストラッピング線が形成される。工程９０では、ビット線パッドスタッドが形成される。工程９５では、ワード線コンタクトが形成される。

【0020】

［００５３］図２～２１Ｃは、図１の方法１０について図示したプロセスフローによるメモリデバイス１００の一部を示す。

【0021】

［００５４］図２は、本開示の１つ以上の実施形態による電子デバイス１００の初期又は開始メモリスタックを示す。いくつかの実施形態では、図２に示される電子デバイス１００は、図示されるように、ベア基板１０２上に層状に形成される。図２の電子デバイスは、基板１０２、共通のソース線１０３、及びメモリスタック１３０で構成される。

【0022】

［００５５］基板１０２は、当業者に知られている任意の適切な材料とすることができる。本明細書及び添付の特許請求の範囲で使用される場合、「基板」という用語は、プロセスが作用する表面又は表面の一部を指す。基板に対する言及は、文脈で別様に明示されない限り、基板の一部のみに対する言及でありうることも、当業者には理解されよう。更に、基板への堆積に対する言及は、ベア基板と、１つ以上の膜又はフィーチャが表面上に堆積又は形成された基板との、両方を意味しうる。

【0023】

［００５６］本明細書で使用される「基板」は、製造プロセス中に膜処理が実行される基板上に形成された任意の基板又は材料表面を指す。例えば、処理が実施されうる基板表面は、用途に応じて、シリコン、酸化ケイ素、歪みシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアといった材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった、他の任意の材料を含む。基板は半導体ウエハを含むが、これに限定されるわけではない。基板表面を研磨し、エッチングし、還元し、酸化させ、ヒドロキシル化し、アニーリングし、かつ／又はベイクするために、基板は前処理プロセスに曝露されることがある。本開示では、基板自体の表面に直接的に膜処理を行うことに加えて、開示されている膜処理ステップのうちの任意のものが、より詳細に後述するように、基板上に形成された下部層に実施されることもある。「基板表面（ｓｕｂｓｔｒａｔｅ ｓｕｒｆａｃｅ）」という語は、文脈から分かるように、かかる下部層を含むことを意図している。ゆえに、例えば、膜／層又は部分的な膜／層が基板表面上に堆積されている場合、新たに堆積された膜／層の露出面が基板表面となる。

【0024】

［００５７］１つ以上の実施形態では、基板１０２上に共通のソース線１０３がある。共通のソース線１０３は、半導体層とも称されうる。共通のソース線１０３は、当業者に知られている任意の適切な技術によって形成することができ、ポリシリコン（ｐｏｌｙ－Ｓｉ）を含むがこれに限定されない任意の適切な材料から作製することができる。いくつかの実施形態では、共通のソース線１０３は、複数の異なる導電性材料又は半導体材料を含む。例えば、１つ以上の実施形態では、図２に示されるように、共通のソース線１０３は、基板１０２上のポリシリコン層１０４と、ポリシリコン層上の犠牲層１０６と、犠牲層１０６上の第２のポリシリコン層１０４とを含む。

【0025】

［００５８］１つ以上の実施形態では、犠牲層１０６は、ポリシリコン層１０４上に形成され、任意の適切な材料から作製されうる。いくつかの実施形態では、犠牲層１０６は除去され、その後のプロセスで置換される。いくつかの実施形態では、犠牲層１０６は除去されず、メモリデバイス１００内に残る。この場合、「犠牲（ｓａｃｒｉｆｉｃｉａｌ）」という用語は、永久層を含む拡張された意味を有し、導電層と称されてもよい。図示される実施形態では、以下に更に説明するように、犠牲層１０６は工程７０で除去される。１つ以上の実施形態では、犠牲層１０６は、隣接するポリシリコン層１０４に対して選択的に除去可能な材料を含む。１つ以上の実施形態では、犠牲層は、窒化物材料、例えば窒化ケイ素（ＳｉＮ）、又は酸化物材料、例えば酸化ケイ素（ＳｉＯｘ）を含む。

【0026】

［００５９］１つ以上の実施形態では、共通のソース線１０３の上面に酸化物層１０８が形成される。酸化物層１０８は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、酸化物層１０８は酸化ケイ素（ＳｉＯｘ）を含む。

【0027】

［００６０］１つ以上の実施形態では、共通のソース線１０３上の酸化物層１０８上にメモリスタック１３０が形成される。図示される実施形態におけるメモリスタック１３０は、交互に配置された複数の第１の層１１０及び第２の層１１２を含む。図２に示されるメモリスタック１３０は、３対の交互に配置された第１の層１１０及び第２の層１１２を有しているが、当業者であれば、これは単に例示目的に過ぎないことを認識しよう。メモリスタック１３０は、任意の数の交互に配置された第１の層１１０及び第２の層１１２を有しうる。例えば、いくつかの実施形態では、メモリスタック１３０は、１９２対の交互に配置された第１の層１１０及び第２の層１１２を含む。他の実施形態では、メモリスタック１３０は、５０対を超える交互に配置された第１の層１１０及び第２の層１１２、又は１００対を超える交互に配置された第１の層１１０及び第２の層１１２、又は３００対を超える交互に配置された第１の層１１０及び第２の層１１２を含む。

【0028】

［００６１］１つ以上の実施形態では、第２の層１１２は置換層（ｒｅｐｌａｃｅｍｅｎｔ ｌａｙｅｒ）である。１つ以上の実施形態では、第１の層１１０及び第２の層１１２は、独立して、誘電体材料を含む。１つ以上の実施形態では、誘電体材料は、当業者に知られている任意の適切な誘電体材料を含む。本明細書では、「誘電体材料」という用語は、電界中で分極可能な電気絶縁体を指す。いくつかの実施形態では、誘電体材料は、酸化物、炭素がドープされた酸化物、多孔性二酸化ケイ素（ＳｉＯ_２）、二酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、二酸化ケイ素／窒化ケイ素、炭化物、オキシカーバイド、窒化物、酸素窒化物、オキシ炭窒化物、ポリマー、リンケイ酸ガラス、フッ化ケイ酸塩（ＳｉＯＦ）ガラス、又は有機ケイ酸塩ガラス（ＳｉＯＣＨ）のうちの１つ以上を含む。

【0029】

［００６２］１つ以上の実施形態では、第１の層１１０に実質的に影響を与えることなく第２の層１１２を除去できるように、第２の層１１２は、第１の層１１０に対してエッチング選択性を有する材料を含む。１つ以上の実施形態では、第１の層１１０はケイ素（Ｓｉ）層を含み、第２の層１１２はシリコンゲルマニウム（ＳｉＧｅ）層を含む。

【0030】

［００６３］個々の交互層は、任意の適切な厚さに形成されうる。いくつかの実施形態では、各第２の層１１２の厚さはほぼ等しい。１つ以上の実施形態では、各第２の層１１２は第２の層の厚さを有する。いくつかの実施形態では、各第１の層１１０の厚さはほぼ等しい。この意味で使用される場合、ほぼ等しい厚さとは、互いの±５％以内である。いくつかの実施形態では、第２の層１１２と第１の層１１０との間にシリコン層（図示せず）が形成される。シリコン層の厚さは、第２の層１１２又は第１の層１１０の層の厚さに比べて比較的薄くてもよい。１つ以上の実施形態では、第１の層１１０は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍ～約３０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第１の層１１０は、約０．５～約４０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第２の層１１２は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍ～約３０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第２の層１１２は、約０．５～約４０ｎｍの範囲の厚さを有する。

【0031】

［００６４］１つ以上の実施形態では、第１の層１１０及び第２の層１１２は、化学気相堆積（ＣＶＤ）又は物理的気相堆積（ＰＶＤ）によって堆積される。いくつかの実施形態では、第１の層１１０及び第２の層１１２は、プラズマ強化化学気相堆積（ＰＥ－ＣＶＤ）によって堆積される。個々の交互層は、任意の適切な厚さに形成されうる。いくつかの実施形態では、各第２の層１１２の厚さはほぼ等しい。１つ以上の実施形態では、各第２の層１１２は、第２の層の第１の厚さ（ａ ｆｉｒｓｔ ｓｅｃｏｎｄ ｌａｙｅｒ ｔｈｉｃｋｎｅｓｓ）を有する。いくつかの実施形態では、各第１の層１１０の厚さはほぼ等しい。この意味で使用される場合、ほぼ等しい厚さとは、互いの±５％以内である。１つ以上の実施形態では、第１の層１１０は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍ～約３０ｎｍの範囲の厚さを有する。１つ以上の実施形態では、第２の層１１２は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍ～約３０ｎｍの範囲の厚さを有する。

【0032】

［００６５］１つ以上の実施形態では、ドレイン側選択ゲート材料１１６は、メモリスタック１３０の上面に形成される。１つ以上の実施形態では、ドレイン側選択ゲート材料１１６は、酸化物層１１４の上面に形成される。１つ以上の実施形態では、ドレイン側選択ゲートのゲート材料１１６は、ポリシリコン又は金属のうちの１つ以上を含む。金属は、当業者に知られている任意の適切な金属を含みうる。いくつかの実施形態では、金属は高融点金属である。１つ以上の実施形態では、金属は、タングステン（Ｗ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、及びオスミウム（Ｏｓ）のうちの１つ以上から選択されうる。

【0033】

［００６６］１つ以上の実施形態では、ドレイン側選択ゲート材料１１６の上面に、酸化物材料１１８が形成される。酸化物材料１１８は、当業者に知られている任意の適切な材料を含みうる。いくつかの実施形態では、酸化物材料は酸化ケイ素（ＳｉＯｘ）を含む。

【0034】

［００６７］図３を参照すると、方法１０の工程２０において、階段状の構造（ｓｔａｉｒｃａｓｅ ｆｏｒｍａｔｉｏｎ）が作成される。１つ以上の実施形態では、階段状の構造は、第２の層１１２の上面１３４を露出させる。上面１３４は、後述するように、ワード線コンタクトを形成する空間を提供するために使用可能である。階段状の構造の外側の空間を占有するために、適切な充填材１３５が堆積されうる。当業者に理解されるように、適切な充填材１３５は、隣接するワード線間の電気的短絡を防止する任意の材料でありうる。階段状の構造は、各ワード線が下のワード線よりも小さい幅（図では左から右へ）を有している。「上に（ａｂｏｖｅ）」及び「下に（ｂｅｌｏｗ）」のような相対的な用語を使用する際に、本開示の範囲が空間における物理的な配向に限定されるものと捉えられるべきではない。

【0035】

［００６８］図を容易にするために、図４～２１には階段状の構造が示されていないが、当業者が認識するように、階段状の構造が存在することに留意されたい。

【0036】

［００６９］図４～５Ｂは、メモリスタック１３０を貫通するメモリストリングの形成を示す。図４を参照すると、工程２５で、メモリスタック１３０を貫通してメモリホールチャネル１２０が開かれ／パターニングされる。いくつかの実施形態では、メモリホールチャネル１２０を開くことは、酸化物層１１８、ドレイン側選択ゲート材料１１６、酸化物層１１４、メモリスタック１３０、共通のソース線１０３を貫通し、基板１０２内までエッチングすることを含む。メモリホールチャネル１２０は、メモリスタック１３０を貫通して延びる側壁を有し、第２の層１１２の表面１２６及び第１の層１１０の表面１２４を露出させる。

【0037】

［００７０］ドレイン側選択ゲートのゲート材料１１６は、メモリホールチャネル１２０の側壁として露出した表面１３６を有している。メモリホールチャネル１２０の側壁面１３６、１２４、１２６及び底部１１５が基板１０２内に形成されるように、メモリホールチャネル１２０が、基板１０２内にある距離延びている。メモリホールチャネル１２０の底部１１５は、基板１０２の厚さ内の任意の地点に形成することができる。いくつかの実施形態では、メモリホールチャネル１２０は、基板１０２の厚さの約１０％から約９０％の範囲内、又は約２０％から約８０％の範囲内、又は約３０％から約７０％の範囲内、又は約４０％から約６０％の範囲内の厚さで基板１０２内に延びる。いくつかの実施形態では、メモリホールチャネル１２０は、基板１０２の内部まで１０ｎｍ以上の距離延びる。いくつかの実施形態では、メモリホールチャネル１２０は、ドレイン側選択ゲート（ＳＧＤ）ゲート１１６及び酸化物層１１８の上面からメモリスタックを貫通して基板の底面まで延びる。

【0038】

［００７１］図５Ａは、トランジスタ層１２８がメモリホールチャネル１２０内に形成される工程３０を示す。トランジスタ層１２８は、当業者に知られている任意の適切な技術によって形成することができる。いくつかの実施形態では、トランジスタ層はコンフォーマルな堆積プロセスによって形成される。いくつかの実施形態では、トランジスタ層は、原子層堆積又は化学気相堆積の１つ以上によって形成される。

【0039】

［００７２］１つ以上の実施形態では、トランジスタ層１２８の堆積は、実質的にコンフォーマルである。本明細書で使用する際に、「実質的にコンフォーマル」な層とは、厚さが全体（例えば、側壁の上部、中央部、底部、及びメモリホールチャンネル１２０の底部）でほぼ同じである層を指す。実質的にコンフォーマルである層の厚さは、約５％以下、２％以下、１％以下、０．５％以下で変化する。メモリホール内のトランジスタ層１２８は、酸化アルミニウム（ＡｌＯ）層、ブロッキング酸化物層、トラップ層、トンネル酸化物層、及びチャネル層のうちの１つ以上を含む。

【0040】

［００７３］図５Ａの領域１３２の拡大図である図５Ｂを参照すると、１つ以上の実施形態では、トランジスタ層１２８は、酸化アルミニウム層１２８ａ、ブロッキング酸化物層１２８ｂ、窒化物トラップ層１２８ｃ、トンネル酸化物層１２８ｄ、及びメモリホールチャネル１２０内のチャネル材料１２８ｅを含む。１つ以上の実施形態では、チャネル材料１２８ｅはポリシリコンを含む。１つ以上の実施形態では、酸化アルミニウム層１２８ａは、メモリホールチャネル１２０の側壁上のメモリホールチャネル１２０内に堆積される。

【0041】

［００７４］トランジスタ層１２８は、例えばメモリホールチャネル１２０の寸法に応じて、任意の適切な厚さを有しうる。いくつかの実施形態では、トランジスタ層１２８は、約０．５ｎｍから約５０ｎｍの範囲、又は約０．７５ｎｍから約３５ｎｍの範囲、又は約１ｎｍから約２０ｎｍの範囲の厚さを有する。

【0042】

［００７５］１つ以上の実施形態では、トランジスタ層１２８は、メモリトランジスタを含み、トランジスタ層１２８は、独立して、酸化アルミニウム（ＡｌＯ）、ブロッキング酸化物、トラップ材料、トンネル酸化物、及びチャネル層／チャネル材料から選択された１つ以上のトランジスタ層を含む。

【0043】

［００７６］図６Ａ～７Ｂは、ビット線パッド１３６がトランジスタ層１２８の上面及び酸化物層１１８内に形成される方法１０の工程３５を示す。１つ以上の実施形態では、ビット線パッド１３６は、ドレイン側選択ゲート（ＳＧＤ）トランジスタのドレイン側に形成される。ビット線パッド１３６は、ポリシリコンを含むがこれに限定されない、当業者に知られている任意の適切な材料でありうる。図６Ａ及び図６Ｂを参照すると、凹部１３１を形成するために、トランジスタ層１２８が再びエッチングされる（ｅｔｃｈｅｄ ｂａｃｋ）。図７Ａ及び図７Ｂに示されるように、凹部１３１は次に、ビット線パッド１３６で充填される。

【0044】

［００７７］図８を参照すると、工程４０で、選択ゲートがメモリスタック内にエッチング／切断され、開口部１３８が形成される。いくつかの実施形態では、これはドレイン側選択ゲートカット（ＳＧＤ）のパターニングと称されうる。開口部１３８は、酸化物層１１８の上面から酸化物層１１４の上面まで延びる。エッチング／パターニングは、当業者に知られている任意の適切な手段によって行われうる。１つ以上の実施形態では、開口部１３８を形成することは、ドレイン側選択ゲート（ＳＧＤ）分離エッチングを含む。

【0045】

［００７８］図９を参照すると、工程４５において、開口部１３８にドレイン側選択ゲート（ＳＧＤ）絶縁が形成される。１つ以上の実施形態では、ドレイン側選択ゲート（ＳＧＤ）絶縁を形成することは、開口部１３８内に誘電体材料１４０を堆積させることを含む。誘電体材料１４０は、当業者に知られている任意の適切な方法によって堆積されうる。１つ以上の実施形態では、誘電体材料１４０は、原子層堆積（ＡＬＤ）によって堆積される。誘電体材料１４０は、当業者に知られている任意の適切な誘電体材料を含みうる。１つ以上の実施形態では、誘電体材料１４０は、酸化ケイ素（ＳｉＯｘ）又は酸窒化ケイ素（ＳｉＯＮ）のうちの１つ以上を含む。

【0046】

［００７９］いくつかの図示しない実施形態では、誘電体材料１４０は、開口部１３８内に堆積され、酸化物層１１８の上面にオーバーバーデン（ｏｖｅｒｂｕｒｄｅｎ）を形成しうる。その後、当業者に知られている任意の適切な技術によって、オーバーバーデンが除去されうる。例えば、１つ以上の実施形態では、化学機械的平坦化（ＣＭＰ）によってオーバーバーデンが除去されうる。

【0047】

［００８０］図１０を参照すると、方法１０の工程５０において、メモリスタック１３０は、酸化物層１１８の上面から共通のソース線１０３の犠牲層１０６まで延びるスリットパターン開口部１４２を形成するようにスリットパターニングされる。

【0048】

［００８１］図１１は、開口部１４４を形成するために、共通のソース線１０３内の犠牲層１０６が除去される方法１０の工程５５を示す。犠牲層１０６は、選択的エッチング、熱リン酸などを含むがこれらに限定されない、当業者に知られている任意の適切な技術によって、除去することができる。

【0049】

［００８２］図１２Ａ、及び図１２Ａの領域１３２の拡大図である図１２Ｂは、共通のソース線コンタクト領域１４５を形成するためにチャネル材料１２８ｅが露出される、方法１０の工程６０を示す。共通のソース線コンタクト領域１４５内の酸化アルミニウム（ＡｌＯ）層１２８ａ、ブロッキング酸化物層１２８ｂ、トラップ層１２８ｃ、トンネル酸化物層１２８ｄを除去することにより、チャネル材料１２８ｅが露出される。

【0050】

［００８３］図１３Ａ及び図１３Ｂは、ポリシリコン層１４６が開口部１４４内に堆積されることにより共通のソース線犠牲層１０６を置換する、方法１０の工程５５を示す。ポリシリコン層１４６は、ドープされていてもドープされていなくてもよい。

【0051】

［００８４］ワード線がある工程６５
［００８５］図１４Ａから図１５Ｂは、ワード線が形成される工程６５を示している。図１４Ａ及び図１４Ｂを参照すると、開口部１４８が形成するために、第２の層１１２が除去される。第２の層１１２は、当業者に知られている任意の適切な手段によって除去されうる。１つ以上の実施形態では、第２の層１１２は、選択的エッチング、例えば、選択的湿式エッチング又は選択的ドライエッチングによって除去される。第２の層１１２を除去すると、開口部１４８が形成される。

【0052】

［００８６］図１５Ａ及び図１５Ｂは、開口部１４８におけるコンフォーマルな誘電体層１５０の堆積を示す。図１５Ｂは、図１５Ａの領域１３２の拡大図である。誘電体層１５０は、当業者に知られている任意の適切な誘電体材料を含みうる。１つ以上の実施形態では、誘電体層１５０は、例えば、二酸化ケイ素、酸化ケイ素、炭素がドープされた酸化物（「ＣＤＯ」）、例えば、炭素がドープされた二酸化ケイ素、多孔性二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（ＳｉＮ）、又はこれらの任意の組み合わせなどの材料を含むが、これらに限定されない低誘電率の誘電体である。「酸化ケイ素」という用語は、誘電体層１３６を説明するために使用されうるが、当業者は、本開示が特定の化学量論に限定されないことを認識するだろう。例えば、「酸化ケイ素」及び「二酸化ケイ素」という用語は、いずれもケイ素原子と酸素原子を任意の適切な化学量論比で有している材料を説明するために使用されうる。本開示に列挙される他の材料、例えば窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、酸化ジルコニウムなどについても同じことが当てはまる。具体的な実施形態では、誘電体層１５０は酸化ケイ素を含む。

【0053】

［００８７］工程７０では、有利には、低抵抗のワード線が形成される。１つ以上の実施形態では、ワード線が低抵抗材料を含むことが有利になりうる。いくつかの実施形態では、低抵抗材料は、５μΩｃｍから１００μΩｃｍの範囲の抵抗を有する。いくつかの実施形態では、図１６及び図１７に示されるように、ワード線を陥凹させ、ワード線の陥凹した部分に低抵抗材料を選択的に成長させることによって、低抵抗材料が形成されうる。他の実施形態では、金属層を堆積させ、ワード線領域及び共通のソース線領域で金属をケイ素化することによって、低抵抗材料が形成されうる。

【0054】

［００８８］図１６を参照すると、ワード線の第１の材料層１１０は、陥凹して陥凹した領域１４７を形成する。図１７を参照すると、低抵抗材料１５２が陥凹した領域１４７内のスリット１４２内にコンフォーマルに堆積される。低抵抗材料１５２は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、低抵抗材料１５２は、タングステン（Ｗ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、又はこれらのケイ素化合物のうちの１つ以上を含む。したがって、１つ以上の実施形態では、低抵抗材料１５２は、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、タングステンケイ素化合物（ＷＳｉ）、ルテニウムケイ素化合物（ＲｕＳｉ）、アルミニウムケイ素化合物（ＡｌＳｉ）、イリジウムケイ素化合物（ＩｒＳｉ）、タンタルケイ素化合物（ＴａＳｉ）、チタンケイ素化合物（ＴｉＳｉ）、白金ケイ素化合物（ＰｔＳｉ）、モリブデンケイ素化合物（ＭｏＳｉ）、ニッケルケイ素化合物（ＮｉＳｉ）のうちの１つ以上を含む。したがって、１つ以上の実施形態では、メモリトランジスタは、第１の材料１１０と第２の材料１５２とを含み、第１の材料１１０は、第２の材料１５２よりも高い抵抗を有している。このように、ポリシリコンワード線は、第１の材料と第２の材料とを含む。第１の材料１１０は、第２の材料１５２よりも高い抵抗を有しており、第２の材料１５２は、スリット領域（すなわち、充填スリット１４２）に隣接している。

【0055】

［００８９］１つ以上の実施形態では、スリット１４２は絶縁体材料で充填される。絶縁体材料は、当業者に知られている任意の適切な材料でありうる。１つ以上の実施形態では、絶縁体材料は、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素のうちの１つ以上から選択される。

【0056】

［００９０］図１８Ａから図２１Ｃは、ＳＧＤストラッピング線を明確に示すために、通常のアレイ領域とＳＧＤストラッピング領域の両方についての断面図１０３、１００、１０５、及び１０７を示している。

【0057】

［００９１］図１８Ａ及び図１８Ｂを参照すると、ＳＧＤとストラッピング線とを接続するコンタクトが形成されている。ＳＧＤコンタクトホール１５８がパターニングされ、メモリホールが欠けている領域に形成される。非アレイ領域の他のコンタクトとともにストラッピングコンタクト線を形成することができる。

【0058】

［００９２］図１９Ａ及び図１９Ｂを参照すると、ストラッピング線領域１６０が形成されている。ストラッピング線領域１６０は、非アレイ領域の他のメタライゼーションとともに形成されうる。

【0059】

［００９３］図２０Ａ及び図２０Ｂを参照すると、ストラッピング線領域１６０は、バリア金属及び金属のうちの１つ以上で充填され、ストラッピング線１６２を形成する。バリア金属は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、バリア金属は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、及び窒化タンタル（ＴａＮ）のうちの１つ以上を含む。金属は、当業者に知られている任意の適切な金属を含みうる。１つ以上の実施形態では、金属は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、及びモリブデン（Ｍｏ）のうちの１つ以上を含む。具体的な実施形態では、ストラッピング線１６２はタングステン（Ｗ）を含む。

【0060】

［００９４］図２１Ａから図２１Ｃを参照すると、ビット線１６８、ビット線コンタクト１６６、及びビット線スタッド１６４を含むストラッピングコンタクトが形成されている。

【0061】

［００９５］他の実施形態では、半導体デバイスを形成する方法が提供される。半導体デバイスは、ドレイン側選択ゲート（ＳＧＤ）トランジスタを含む３次元垂直メモリストリングを有しうる。１つ以上の実施形態では、半導体デバイスを形成する方法は、メモリスタックを貫通して延びる複数のメモリホールを形成することを含む。メモリスタックは、基板上に第１の層と第２の層との交互層を含む。トランジスタ層は複数のメモリホール内に堆積され、複数のメモリストリングを形成する。複数のメモリストリングの各々の上面には、ビット線パッドが形成される。その後、メモリスタックの上部にドレイン側選択ゲート（ＳＧＤ）トランジスタが形成される。メモリスタックは、メモリスタックを貫通して基板まで延びるスリットを形成するようにパターニングされる。メモリスタックに開口部を形成するために、第１の層が除去され、開口部内に誘電体材料が堆積される。第２の層は、陥凹した領域を形成するために陥凹し、その陥凹した領域に低抵抗材料が堆積される。スリットが充填され、充填スリットが形成される。その後、ドレイン側選択ゲートコンタクトが形成され、メモリスタックの上面にストラッピング線が形成される。ストラップ線は、ドレイン側選択ゲートコンタクトに接触する。

【0062】

［００９６］本開示の追加的な実施形態は、図２２に示す、メモリデバイス形成のための処理ツール９００及び説明される方法を対象とする。

【0063】

［００９７］クラスタツール９００は、複数の側面を有する少なくとも１つの中央移送ステーション９２１、９３１を含む。ロボット９２５、９３５は、中央移送ステーション９２１、９３１内に配置され、ロボットブレード及びウエハを複数の側面の各々に移動させるように構成される。

【0064】

［００９８］クラスタツール９００は、中央移送ステーションに接続された、プロセスステーションとも称される複数の処理チャンバ９０２、９０４、９０６、９０８、９１０、９１２、９１４、９１６、及び９１８を備える。様々な処理チャンバは、隣接する処理ステーションから分離した別個の処理領域を提供する。処理チャンバは、予洗浄チャンバ、バッファチャンバ、１つ以上の移送スペース、ウエハ配向／ガス抜きチャンバ、極低温冷却チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバ、ワード線堆積チャンバを含むが、これらに限定されない任意の適切なチャンバでありうる。処理チャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものとして解釈すべきではない。

【0065】

［００９９］いくつかの実施形態では、クラスタツール９００は、ドレイン側選択ゲート（ＳＧＤ）パターニングチャンバを含む。いくつかの実施形態のドレイン側選択ゲート（ＳＧＤ）パターニングチャンバは、１つ以上の選択的エッチングチャンバを含む。

【0066】

［００１００］図２２に示す実施形態では、ファクトリインターフェース９５０がクラスタツール９００の前面に接続されている。ファクトリインターフェース９５０は、ファクトリインターフェース９５０の前面９５１上にローディングチャンバ９５４及びアンローディングチャンバ９５６を含む。ローディングチャンバ９５４が左側に示され、アンローディングチャンバ９５６が右側に示されているが、当業者は、これが１つの可能な構成を表しているにすぎないことを理解するだろう。

【0067】

［００１０１］ローディングチャンバ９５４及びアンローディングチャンバ９５６のサイズ及び形状は、例えば、クラスタツール９００内で処理される基板に応じて変化しうる。図示された実施形態では、ローディングチャンバ９５４及びアンローディングチャンバ９５６は、複数のウエハがカセット内に配置されたウエハカセットを保持するようにサイズ決定される。

【0068】

［００１０２］ロボット９５２は、ファクトリインターフェース９５０内にあり、ローディングチャンバ９５４とアンローディングチャンバ９５６との間を移動することができる。ロボット９５２は、ローディングチャンバ９５４内のカセットからファクトリインターフェース９５０を通ってロードロックチャンバ９６０までウエハを移送可能である。また、ロボット９５２は、ロードロックチャンバ９６２からファクトリインターフェース９５０を通ってアンローディングチャンバ９５６内のカセットまでウエハを移送可能である。当業者には理解されるように、ファクトリインターフェース９５０は、複数のロボット９５２を有しうる。例えば、ファクトリインターフェース９５０は、ローディングチャンバ９５４とロードロックチャンバ９６０との間でウエハを移送する第１のロボットと、ロードロックチャンバ９６２とアンローディングチャンバ９５６との間でウエハを移送する第２のロボットとを有しうる。

【0069】

［００１０３］図示されたクラスタツール９００は、第１のセクション９２０及び第２のセクション９３０を有する。第１のセクション９２０は、ロードロックチャンバ９６０、９６２を通してファクトリインターフェース９５０に接続される。第１のセクション９２０は、少なくとも１つのロボット９２５が内部に配置された第１の移送チャンバ９２１を含む。ロボット９２５はまた、ロボット式ウエハ搬送機構とも呼ばれる称される。第１の移送チャンバ９２１は、ロードロックチャンバ９６０、９６２、処理チャンバ９０２、９０４、９１６、９１８、及びバッファチャンバ９２２、９２４に対して中央に位置する。いくつかの実施形態のロボット９２５は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。いくつかの実施形態では、第１の移送チャンバ９２１は、複数のロボット式ウエハ移送機構を備える。第１の移送チャンバ９２１内のロボット９２５は、第１の移送チャンバ９２１周囲のチャンバ間でウエハを移動させるように構成される。個々のウエハは、第１のロボット式機構の遠位端に位置するウエハ搬送ブレード上に担持される。

【0070】

［００１０４］第１のセクション９２０内のウエハを処理した後、ウエハは、第２のセクション９３０まで通過チャンバを通って通過しうる。例えば、チャンバ９２２、９２４は、単方向又は双方向の通過チャンバでありうる。通過チャンバ９２２、９２４は、例えば、第２のセクション９３０における処理前に、ウエハを極低温冷却するために使用することができ、又は第１のセクション９２０に戻る前にウエハ冷却又は後処理を許容する。

【0071】

［００１０５］システムコントローラ９９０は、第１のロボット９２５、第２のロボット９３５、第１の複数の処理チャンバ９０２、９０４、９１６、９１８、及び第２の複数の処理チャンバ９０６、９０８、９１０、９１２、９１４と通信している。システムコントローラ９９０は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素でありうる。例えば、システムコントローラ９９０は、中央処理装置、メモリ、適切な回路、及びストレージを含むコンピュータでありうる。

【0072】

［００１０６］プロセスは、概して、プロセッサによって実行されると、処理チャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ９９０のメモリに記憶されうる。当該ソフトウェアルーチンは、プロセッサによって制御されるハードウェアから遠隔に位置する第２のプロセッサ（図示せず）によって記憶及び／又は実行されうる。本開示の方法のいくつか又はすべてはまた、ハードウェアで実行されうる。したがって、本プロセスは、ソフトウェアに実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路又は他のタイプのハードウェア実装としてのハードウェアで、又はソフトウェアとハードウェアの組合せとして実行されうる。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する特定用途コンピュータ（コントローラ）に変換する。

【0073】

［００１０７］１つ以上の実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを備える中央移送ステーションと、複数のプロセスステーションであって、各プロセスステーションが中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供し、ドレイン側選択ゲート（ＳＧＤ）パターニングチャンバを含む、複数のプロセスステーションと、中央移送ステーション及び複数のプロセスステーションに接続されたコントローラであって、ロボットを起動して、プロセスステーションの間でウエハを移動させ、かつプロセスステーションの各々で行うプロセスを制御するように構成された、コントローラとを備える。

【0074】

［００１０８］１つ以上の実施形態は、処理チャンバのコントローラによって実行されると、処理チャンバに、以下の動作、即ち、メモリスタックを貫通して延びる複数のメモリホールを形成することであって、メモリスタックが基板上に第１の層と第２の層の交互層を含む、複数のメモリホールを形成することと、複数のメモリストリングを形成するために、複数のメモリホール内にトランジスタ層を堆積させることと、複数のメモリストリングの各々の上面にビット線パッドを形成することと、メモリスタックの上部にドレイン側選択ゲート（ＳＧＤ）トランジスタを形成することと、メモリスタックを貫通して基板まで延びるスリットを形成することと、メモリスタック内に開口部を形成するために、第１の層を除去することと、開口部内に誘電体材料を堆積させることと、陥凹した領域を形成するために、第２の層を陥凹させることと、陥凹した領域に低抵抗材料を堆積させることと、充填スリットを形成するためにスリットを充填することと、ドレイン側選択ゲートコンタクトを形成することと、メモリスタックの上面に、ドレイン側選択ゲートコンタクトに接触するストラッピング線を形成することとを実行させる命令を含む、非一時的なコンピュータ可読媒体を提供する。

【0075】

［００１０９］本明細書で論じられる材料及び方法を説明する文脈における（特に、以下の特許請求の範囲の文脈における）、「１つの（「ａ」及び「ａｎ」）」、「その（ｔｈｅ）」並びに類似の指示対象の使用は、本明細書で別段の指示がない限り、又は文脈によって明らかに矛盾しない限り、単数と複数の両方を包含すると解釈されるべきである。本明細書中の数値範囲の列挙は、本明細書中で特に指摘しない限り、単にその範囲内に該当する各別個の値を個々に言及する略記法としての役割を果たすことを単に意図しているにすぎず、各別個の値は、本明細書中で個々に列挙されるかのように、明細書に組み込まれる。本明細書に記載のすべての方法は、本明細書に別段の指示がない限り、又は明らかに文脈に矛盾しない限り、任意の適切な順序で実行されうる。本明細書で提供された任意の及びすべての例、又は例示的な文言（例えば、「～など（ｓｕｃｈ ａｓ）」）の使用は、単に材料及び方法、をより良好に説明することを意図したものであり、特に主張しない限り、範囲を限定するものではない。本明細書中のいかなる文言も、開示された材料及び方法の実施に不可欠なものとして特許請求されていない要素を示すものと解釈すべきではない。

【0076】

［００１１０］本明細書全体を通して、「１つの実施形態」、「特定の実施形態」、「１つ以上の実施形態」又は「実施形態」への言及は、実施形態に関連して説明された特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通じて様々な箇所で「１つ以上の実施形態では」、「特定の実施形態では」、「１つの実施形態では」、又は「実施形態では」といった表現が現れるが、必ずしも本開示の同じ実施形態を指すものではない。更に、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態では、任意の適切な方法で組み合わせることができる。

【0077】

［００１１１］本明細書の開示は、特定の実施形態を参照して説明されてきたが、これらの実施形態は、本開示の原理及び用途の単なる例示であることを理解されたい。本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な修正及び変更を行うことができることが、当業者には明らかになろう。したがって、本開示は、添付の特許請求の範囲及びその均等物の範囲内にある修正及び変更を含むことが意図される。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】

【図12A】

【図12B】

【図13A】

【図13B】

【図14A】

【図14B】

【図15A】

【図15B】

【図16】

【図17】

【図18A】

【図18B】

【図19A】

【図19B】

【図20A】

【図20B】

【図21A】

【図21B】

【図21C】

【図22】

【国際調査報告】