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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-03
(54)【発明の名称】底部誘電体絶縁層を形成する方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240827BHJP
H01L 21/308 20060101ALI20240827BHJP
H01L 21/316 20060101ALI20240827BHJP
【ＦＩ】
H01L29/78 301Z
H01L29/78 301H
H01L21/308 B
H01L21/316 B
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024506967
(86)(22)【出願日】2022-08-05
(85)【翻訳文提出日】2024-03-29
(86)【国際出願番号】 US2022039524
(87)【国際公開番号】W WO2023018610
(87)【国際公開日】2023-02-16
(31)【優先権主張番号】63/230,806
(32)【優先日】2021-08-08
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/531,726
(32)【優先日】2021-11-20
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】リン， サンクエイ
(72)【発明者】
【氏名】スブラマニアン， プラディープ ケー．
【テーマコード（参考）】
5F043
5F058
5F140
【Ｆターム（参考）】
5F043AA09
5F043BB01
5F043BB12
5F043DD30
5F058BC02
5F058BC03
5F140AC36
5F140BA01
5F140BA02
5F140BA03
5F140BA05
5F140BA07
5F140BB05
5F140BB06
5F140BC15
5F140BF05
5F140BF06
5F140BF07
5F140BF10
5F140BG08
5F140BG12
5F140BG14
5F140CC02
5F140CC03
5F140CC08
(57)【要約】
本開示の実施形態は、超格子構造の下からダミー材料を除去するための方法に関する。いくつかの実施形態では、ダミー材料を除去した後に、超格子構造の下の底部誘電体絶縁層と取り換えられる。
【選択図】図１１
【選択図】図１１
【特許請求の範囲】
【請求項1】
ダミー材料を除去するための処理方法であって、ダミー材料上に交互に配置された複数のチャネル層と複数の半導体材料層とを含む超格子構造を貫通するトレンチを形成することであって、前記トレンチが前記複数のチャネル層、前記複数の半導体材料層、及び前記ダミー材料を露出させる、トレンチを形成することと、
前記複数のチャネル層、前記複数の半導体材料層、及び前記ダミー材料の上にライナを形成することと、
前記ダミー材料から前記ライナを除去することと、
前記ライナによって覆われた前記チャネル層及び前記半導体材料層に実質的な影響を与えることなく、前記ダミー材料を除去することと
を含む、処理方法。
【請求項2】
前記ダミー材料が基本的にケイ素（Ｓｉ）からなる、請求項１に記載の方法。
【請求項3】
前記ダミー材料が基本的にシリコンゲルマニウム（ＳｉＧｅ）からなる、請求項１に記載の方法。
【請求項4】
前記半導体材料層及び前記チャネル層が、異なる材料であり、それぞれ、基本的にケイ素（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）からなる、請求項１に記載の方法。
【請求項5】
前記ライナが、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ）、炭化ケイ素（ＳｉＣ）、又はこれらの組み合わせを含む、請求項１に記載の方法。
【請求項6】
前記ライナを除去することが、方向性エッチングプロセスを含む、請求項１に記載の方法。
【請求項7】
前記ダミー材料を除去することが、前記ライナ上の前記ダミー材料に選択的である選択的エッチングプロセスを含む、請求項１に記載の方法。
【請求項8】
前記ダミー材料を除去することが、前記ダミー材料に隣接する前記チャネル層又は前記半導体材料層の上の前記ダミー材料に対して選択的である選択的エッチングプロセスを含む、請求項１に記載の方法。
【請求項9】
前記ダミー材料を除去した後、前記超格子構造の下に底部誘電体絶縁層を堆積させることを更に含む、請求項１に記載の方法。
【請求項10】
前記底部誘電体絶縁層が流動性堆積プロセスによって堆積させられる、請求項９に記載の方法。
【請求項11】
前記底部誘電体絶縁層が酸化ケイ素を含む、請求項９に記載の方法。
【請求項12】
ダミー材料上に交互に配置された複数のチャネル層と複数の半導体材料層とを含む超格子構造を貫通するソーストレンチ及びドレイントレンチを形成することであって、前記ソーストレンチ及び前記ドレイントレンチが、前記複数のチャネル層、前記複数の半導体材料層及び前記ダミー材料を露出させる、ソーストレンチ及びドレイントレンチを形成することと、チャネル材料のある深さを取り除き、複数の陥凹したチャネル層を形成するために、前記複数のチャネル層を陥凹させることと、
前記複数の陥凹したチャネル層、前記複数の半導体材料層及び前記ダミー材料の上にライナを形成することであって、前記ライナはコンフォーマルであり、かつある厚さを有する、ライナを形成することと、
前記複数の陥凹したチャネル層又は前記複数の半導体材料層を露出させることなく、前記ダミー材料から前記ライナを除去することと、
前記ダミー材料を除去することと、
前記複数の半導体材料層を露出させるために、前記ライナをエッチングすることと、
前記超格子構造の下に底部誘電体絶縁層を堆積させることと、
前記超格子構造を充填するために、前記底部誘電体絶縁層上にケイ素材料を堆積させることと
を含む、処理方法。
【請求項13】
前記超格子構造の全体の厚さが約３０ｎｍ～約８０ｎｍの範囲内にある、請求項１２に記載の方法。
【請求項14】
前記超格子構造が、３～５対のチャネル層と半導体材料層を含む、請求項１２に記載の方法。
【請求項15】
前記チャネル層及び前記半導体材料層の各々が、約４ｎｍ～約１０ｎｍの範囲内の厚さを有する、請求項１２に記載の方法。
【請求項16】
前記ソーストレンチと前記ドレイントレンチとの間の側方距離が、約２０ｎｍ～約６０ｎｍの範囲内にある、請求項１２に記載の方法。
【請求項17】
前記複数のチャネル層から取り除かれる前記チャネル材料の深さが、約５ｎｍ～約１０ｎｍの範囲内にある、請求項１２に記載の方法。
【請求項18】
前記ライナの前記厚さが、約３ｎｍ～約５ｎｍの範囲内にある、請求項１２に記載の方法。
【請求項19】
前記ダミー材料が基本的にケイ素（Ｓｉ）からなる、請求項１２に記載の方法。
【請求項20】
前記ダミー材料が基本的にシリコンゲルマニウム（ＳｉＧｅ）からなる、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
［０００１］本開示の実施形態は、概して、底部誘電体絶縁層を形成する方法に関する。特に、本開示の実施形態は、超格子構造の下からダミー材料を除去し、超格子構造の下に底部誘電体絶縁層を形成する方法に関する。
【背景技術】
【0002】
［０００２］トランジスタは、ほとんどの集積回路の重要な構成要素である。トランジスタの駆動電流、ひいては速度はトランジスタのゲート幅に比例するため、より高速なトランジスタには、概して、より大きなゲート幅が必要となる。そのため、トランジスタのサイズと速度との間にはトレードオフがあり、「フィン（ｆｉｎ）」電界効果トランジスタ（ｆｉｎＦＥＴ）は、最大駆動電流と最小サイズという相反する目標に対処するために開発されてきた。ＦｉｎＦＥＴは、トランジスタの設置面積を大幅に増加させることなく、トランジスタのサイズを大幅に増加させるフィン形状のチャネル領域を特徴とし、現在多くの集積回路に適用されている。しかし、ＦｉｎＦＥＴには欠点もある。
【0003】
［０００３］回路密度の向上と高性能化を達成するためにトランジスタデバイスの特徴サイズが縮小し続けているため、静電結合を改善し、寄生容量及びオフ状態リークなどの悪影響を低減するためにトランジスタデバイスの構造を改善する必要がある。トランジスタデバイス構造の例には、平面の構造、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）構造、水平ゲートオールアラウンド（ｈＧＡＡ）構造などが含まれる。ｈＧＡＡデバイス構造には、積み重ねられた構成で吊り下げられ、ソース／ドレイン領域により接続された複数の格子整合チャネルが含まれる。ｈＧＡＡ構造は良好な静電制御を提供し、相補型金属酸化膜半導体（ＣＭＯＳ）ウエハ製造に広く採用されうる。
【0004】
［０００４］底部誘電体絶縁（ＢＤＩ）層の存在は、ナノシートデバイスの性能を向上させる主要な層になりつつある。ＢＤＩ層により、サブチャネルのリークを抑制すること、及びプロセスのばらつき（例えば、パンチスルーストッパー（ＰＴＳ））を防ぐことを含む、多くの利点がもたらされる。従って、ゲートオールアラウンドデバイス用の底部誘電体絶縁層を形成するための改良された方法が必要とされている。
【発明の概要】
【0005】
［０００５］本開示の１つ以上の実施形態は、ダミー材料を除去するための処理方法を対象としている。本方法は、ダミー材料上に複数のチャネル層と対応する複数の半導体材料層とが交互に配置されて複数の積層された対をなす超格子構造を貫通するトレンチを形成することを含む。トレンチは、複数のチャネル層、複数の半導体材料層、及びダミー材料の表面を露出させる。露出した表面には、ライナが形成される。ライナはダミー材料から除去される。ダミー材料は、ライナによって覆われたチャネル層及び半導体材料層に実質的な影響を与えることなく除去される。
【0006】
［０００６］本開示の追加的な実施形態は、ダミー材料上に複数のチャネル層と対応する複数の半導体材料層とが交互に配置されて複数の積層された対をなす超格子構造超格子構造を貫通するソーストレンチ及びドレイントレンチを形成することを含む処理方法を対象とする。ソーストレンチ及びドレイントレンチは、複数のチャネル層、複数の半導体材料層、及びダミー材料の表面を露出する。複数のチャネル層の露出面は、チャネル材料のある深さ（ａ ｄｅｐｔｈ ｏｆ ｃｈａｎｎｅｌ ｍａｔｅｒｉａｌ）を取り除き、複数の陥凹したチャネル層を形成するために陥凹される。複数の陥凹したチャネル層、複数の半導体材料層、及びダミー材料の表面の露出面上に、ライナが形成される。ライナはコンフォーマルであり、ある厚さを有している。ライナは、複数のチャネル層又は複数の半導体材料層を露出させることなく、ダミー材料を露出させるようにトリミングされる。ダミー材料は除去される。半導体材料層を露出するために、ライナがトリミングされる。超格子構造の下に、底部誘電体絶縁層が堆積される。超格子構造を充填するために、底部誘電体絶縁層上にケイ素材料が堆積される。
【0007】
［０００７］上記に記載した本開示の特徴を詳しく理解しうるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態が添付図面に示されている。しかし、本開示は他の等しく有効な実施形態も許容しうることから、添付図面が本開示の典型的な実施形態を例示しているにすぎず、よって本開示の範囲を限定すると見なされるべきではないことに留意されたい。
【図面の簡単な説明】
【0008】
【図1】［０００８］本開示の１つ以上の実施形態による、処理前の例示的な基板を示す。
【図11】［００１０］本開示の１つ以上の実施形態による、底部誘電体絶縁層を形成するための例示的な方法のフロー図を示す。
【発明を実施するための形態】
【0009】
［００１１］理解を容易にするため、可能な場合、図に共通する同一の要素を指し示すために同一の参照番号が使用された。図は縮尺どおりには描かれておらず、分かりやすくするために簡略化されることがある。１つの実施形態の要素及び特徴は、更なる記述がなくても、他の実施形態に有益に組み込まれることがある。
【0010】
［００１２］本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行可能である。
【0011】
［００１３］本明細書及び添付の特許請求の範囲において使用される「基板」という用語は、処理が作用する表面又は表面の一部分を表している。また、基板への言及は、文脈が特に明確に示さない限り、基板の一部のみを指すこともありうると当業者には理解されよう。加えて、基板上に堆積することへの言及は、露出した基板と、堆積又は形成された１つ又は複数の膜又は特徴を有する基板との両方を意味する可能性がある。
【0012】
［００１４］本明細書で使用される「基板」は、製造プロセス中に膜処理が実行される基板上に形成された任意の基板又は材料表面を指す。例えば、処理が実施されうる基板表面には、用途に応じて、ケイ素、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった、他の任意の材料が含まれる。基板は半導体ウエハを含むが、これに限定されるわけではない。基板は、基板表面を研磨し、エッチングし、還元し、酸化させ、ヒドロキシル化し（又は、化学官能性を付与するためにターゲットの化学部分（ｃｈｅｍｉｃａｌ ｍｏｉｅｔｉｅｓ）を別様に生成若しくはグラフトし）、アニーリングし、かつ／又はベークするための、前処理プロセスに曝露されうる。基板自体の表面で直接膜処理することに加えて、本開示では、開示された任意の膜処理ステップは、以下でより詳細に開示されるように、基板に形成された下層においても実施することができる。そして、「基板表面」という用語は、文脈が示すように、このような下層を含むことが意図されている。ゆえに、例えば、膜／層又は部分的な膜／層が基板表面上に堆積されている場合、新たに堆積された膜／層の露出面が基板表面となる。所与の基板表面が何を含むかは、どのような膜が堆積されるか、及び使用される特定の化学的性質に左右される。
【0013】
［００１５］本明細書及び添付の特許請求の範囲で使用される「前駆体」、「反応物質」、「反応性ガス」などの用語は、交換可能に使用され、基板表面と反応しうる任意のガス種を指す。
【0014】
［００１６］トランジスタは、半導体デバイス上に形成されることが多い回路部品又は素子である。回路設計によっては、キャパシタ、インダクタ、抵抗器、ダイオード、導電線又はその他の要素に加えて、半導体デバイス上にトランジスタが形成される。概して、トランジスタはソース領域とドレイン領域との間に形成されたゲートを含む。１つ以上の実施形態において、ソース領域及びドレイン領域は、基板のドープされた領域を含み、特定の用途に適したドーピングプロファイルを示す。ゲートはチャネル領域上に位置し、基板内のゲート電極とチャネル領域との間に介在するゲート誘電体を含む。
【0015】
［００１７］本明細書で使用する場合、「電界効果トランジスタ」又は「ＦＥＴ」という用語は、デバイスの電気的挙動を制御するために電界を使用するトランジスタを指す。エンハンスメントモード電界効果トランジスタは、概して、低温で非常に高い入力インピーダンスを示す。ドレイン端子とソース端子との間の導電性は、デバイス内の電界によって制御され、この電界は、デバイスの本体とゲートとの間の電圧差によって発生する。ＦＥＴの３つの端子は、キャリアがチャネルに入るソース（Ｓ）、キャリアがチャネルから出るドレイン（Ｄ）、チャネルの導電性を調節するゲート（Ｇ）である。従来、ソース（Ｓ）からチャネルに入る電流はＩＳ、ドレイン（Ｄ）からチャネルに入る電流はＩＤと表示される。ドレインソース間の電圧は、ＶＤＳと表示される。ゲート（Ｇ）に電圧を印加することで、ドレイン（すなわちＩＤ）でチャネルに入る電流が制御できる。
【0016】
［００１８］金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、電界効果トランジスタ（ＦＥＴ）の一種である。これは絶縁ゲートを有するものであり、絶縁ゲートの電圧が、デバイスの導電率を決定する。印加される電圧量に応じて導電率を変化させるこの能力は、電子信号を増幅させるか又は切り替えるために使用される。ＭＯＳＦＥＴは、本体電極と、本体の上方に位置し、ゲート誘電体層によって他のすべてのデバイス領域から絶縁されたゲート電極と、の間の金属・酸化膜・半導体（ＭＯＳ）容量による電荷集中の変調に基づいている。ＭＯＳキャパシタと比較して、ＭＯＳＦＥＴは、２つの追加端子（ソースとドレイン）を含み、各々が本体領域によって分離された個々の高くドープされた領域に接続されている。これらの領域は、ｐ型でもｎ型でもよいが、どちらも同じ型であり、本体領域とは反対の型である。ソースとドレインは（本体とは異なり）、高い濃度でドープされており、ドーピングの型の後に「＋」記号が付けられている。
【0017】
［００１９］ＭＯＳＦＥＴがｎチャネル又はｎＭＯＳ ＦＥＴである場合、ソースとドレインはｎ＋領域であり、本体はｐ領域である。ＭＯＳＦＥＴがｐチャネル又はｐＭＯＳ ＦＥＴの場合、ソースとドレインはｐ＋領域で、本体はｎ領域である。ソースは、チャネルを流れる電荷キャリア（ｎチャネルの場合は電子、ｐチャネルの場合は孔）の供給源であり、同様に、ドレインは、電荷キャリアがチャネルから出る場所であるため、そのように名付けられている。
【0018】
［００２０］本明細書で使用する場合、「フィン電界効果トランジスタ（ＦｉｎＦＥＴ）」という用語は、ゲートがチャネルの２面又は３面に配置され、ダブルゲート構造又はトリプルゲート構造を形成する基板上に構築されたＭＯＳＦＥＴトランジスタを指す。ＦｉｎＦＥＴデバイスは、チャネル領域が基板上で「フィン」を形成することから、ＦｉｎＦＥＴという総称が与えられている。ＦｉｎＦＥＴデバイスは、スイッチング時間が速く、電流密度が高い。
【0019】
［００２１］本明細書で使用する「ゲートオールアラウンド（ＧＡＡ）」という用語は、ゲート材料が全面でチャネル領域を取り囲む、、例えばトランジスタなどの電子デバイスを指すために使用される。ＧＡＡトランジスタのチャネル領域は、ナノワイヤ若しくはナノスラブ若しくはナノシート、棒状チャネル、又は当業者に知られている他の適切なチャネル構成を含みうる。１つ以上の実施形態では、ＧＡＡデバイスのチャネル領域は、垂直に間隔を置いた複数の水平ナノワイヤ又は水平バーを有し、ＧＡＡトランジスタを積層型水平ゲートオールアラウンド（ｈＧＡＡ）トランジスタにする。
【0020】
［００２２］本明細書で使用する場合、「ナノワイヤ」という用語は、１ナノメートル（１０－９メートル）ほどの直径を有するナノ構造を指す。ナノワイヤはまた、長さ対幅の比が１０００を超えるものとして定義することができる。代替的には、ナノワイヤは、厚さ又は直径が数十ナノメートル以下に制約され、長さが制約されない構造として定義することができる。ナノワイヤは、トランジスタ及びいくつかのレーザ用途に使用され、１つ以上の実施形態では、半導体材料、金属材料、絶縁材料、超伝導材料、又は分子材料で作られている。１つ以上の実施形態では、ナノワイヤは、ロジックＣＰＵ、ＧＰＵ、ＭＰＵ、及び揮発性（例えば、ＤＲＡＭ）及び不揮発性（例えば、ＮＡＮＤ）デバイス用のトランジスタに使用される。本明細書では、「ナノシート」という用語は、約０．１ｎｍから約１０００ｎｍの範囲の厚さを有する二次元ナノ構造を指す。
【0021】
［００２３］本開示の１つ以上の実施形態は、底部誘電体絶縁層を形成する方法を対象とする。いくつかの実施形態では、ｈＧＡＡトランジスタからダミー材料を除去することにより、底部誘電体絶縁層が形成される。いくつかの実施形態では、ｈＧＡＡトランジスタは、ダミー材料上に「構築」され、ダミー材料が除去され、底部誘電体絶縁層に置き換えられる。
【0022】
［００２４］開示されたダミー材料は特定の材料組成に限定されるものではないが、本発明者らは、有利なことには、開示された実施形態により、ダミー材料としてケイ素とシリコンゲルマニウムの両方が使用可能であることを見出した。したがって、開示された実施形態の既存の処理方式への統合は、有利なことに簡単である。
【0023】
［００２５］本開示のいくつかの実施形態が、本開示の１つ以上の実施形態に従って、デバイス（例えば、トランジスタ）、及びトランジスタを形成するためのプロセスを示す図によって説明される。図示されたプロセスは、開示されたプロセスの可能な用途を単に例示したものであり、当業者は、開示されたプロセスが図示された用途に限定されないことを認識しよう。
【0024】
［００２６］図１～図１０は、本開示のいくつかの実施形態による底部誘電体絶縁層の製造段階を示す。図１１は、本開示のいくつかの実施形態による、基板を処理するための方法１１００のフロー図を示す。図１－１０を参照して、方法１１００について後述される。
【0025】
［００２７］図１～１０は、１つ以上の実施形態による電子デバイス（例えば、ＧＡＡ）の断面図である。方法１１００は、半導体デバイスのマルチステップ製造プロセスの一部でありうる。したがって、方法１１００は、クラスタツールに接続された任意の適切なプロセスチャンバで実行されうる。クラスタツールは、エッチング、堆積、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、酸化のために構成されたチャンバ、又は半導体デバイスの製造に使用される他の任意の適切なチャンバといった、半導体デバイスを製造するためのプロセスチャンバを含みうる。
【0026】
［００２８］図２～図１０は、図１１の工程１１１０～工程１１９０の生じた変化を示している。図１１を参照すると、方法１１００は、オプションの工程１１０５で、基板１０２を提供することによって開始する。いくつかの実施形態では、基板１０２はバルク半導体基板でありうる。本明細書では、「バルク半導体基板」という用語は、基板全体が半導体材料からなる基板を指す。バルク半導体基板は、半導体構造を形成するための任意の適切な半導体材料及び／又は半導体材料の組み合わせを含みうる。例えば、半導体層は、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた若しくはドープされていないポリシリコン、ドープされた若しくはドープされていないシリコンウエハ、パターニングされた若しくはパターニングされていないウエハ、ドープされたケイ素、ゲルマニウム、ガリウムヒ素、又は他の適切な半導体材料といった、１つ以上の材料を含みうる。いくつかの実施形態では、半導体材料はケイ素（Ｓｉ）である。１つ以上の実施形態において、半導体基板１０２は、半導体材料、例えば、ケイ素（Ｓｉ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウムスズ（ＧｅＳｎ）、他の半導体材料、又はこれらの任意の組み合わせを含む。１つ以上の実施形態において、基板１０２は、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、又はリン（Ｐ）のうちの１つ以上を含む。基板を形成しうる材料のいくつかの例が記載されているが、パッシブ及びアクティブ電子デバイス（例えば、トランジスタ、メモリ、キャパシタ、インダクタ、抵抗器、スイッチ、集積回路、増幅器、光電子デバイス、又は任意の他の電子デバイス）を構築しうる基礎として機能しうる任意の材料が、本開示の精神及び範囲内に含まれる。
【0027】
［００２９］いくつかの実施形態では、半導体材料は、ｎ型ドープされたケイ素（ｎ－Ｓｉ）、又はｐ型ドープされたケイ素（ｐ－Ｓｉ）などのドープされた材料でありうる。いくつかの実施形態では、基板は、イオン注入プロセスなどの任意の適切なプロセスを使用してドープされうる。本明細書では、「ｎ型」という用語は、製造中に固有半導体に電子供与体元素（ｅｌｅｃｔｒｏｎ ｄｏｎｏｒ ｅｌｅｍｅｎｔ）をドーピングすることによって作られる半導体を指す。ｎ型という用語は、電子の負電荷に由来する。ｎ型半導体では、電子が多数キャリアで、孔が少数キャリアである。本明細書では、「ｐ型」という用語は、ウェル（又は孔）の正電荷を指す。ｎ型半導体とは対照的に、ｐ型半導体は電子濃度よりも大きい孔濃度を有している。ｐ型半導体では、孔が多数キャリアであり、電子が少数キャリアである。１つ以上の実施形態において、ドーパントは、ホウ素（Ｂ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、その他の半導体ドーパント、又はこれらの組み合わせのうちの１つ以上から選択される。
【0028】
［００３０］基板１０２の表面には、ダミー材料１０３が形成される。いくつかの実施形態では、ダミー材料１０３は、ケイ素（Ｓｉ）を含むか、又は基本的にケイ素（Ｓｉ）からなる。いくつかの実施形態では、ダミー材料１０３は、シリコンゲルマニウム（ＳｉＧｅ）を含むか、又は基本的にシリコンゲルマニウム（ＳｉＧｅ）からなる。いくつかの実施形態では、ダミー材料１０３は、以下に説明する超格子構造１０６の半導体材料層１１０又はチャネル層１０８である。
【0029】
［００３１］いくつかの実施形態では、ダミー材料１０３は、ホウ素、リン、ヒ素、又はゲルマニウムのうちの１つ以上がドープされる。ダミー材料１０３がドープされるこれらの実施形態では、ダミー材料１０３は、約２原子％～約１０原子％の範囲のドーパント濃度を含む。いくつかの実施形態では、ダミー材料は、原子層堆積、プラズマ励起原子層堆積、プラズマ励起化学気相堆積又は低圧化学気相堆積など、当技術分野で知られている任意の適切な従来の堆積及びパターニングプロセスを使用して形成される。
【0030】
［００３２］いくつかの実施形態では、ダミー材料１０３の上面に、超格子構造１０６が形成される。いくつかの実施形態では、超格子構造１０６は、基板１０２の表面に直接形成され、超格子構造１０６の底部層はダミー材料１０３として作用する。いくつかの実施形態では、超格子構造１０６は基板１０２の表面に直接形成され、超格子構造１０６の第２の層はダミー材料１０３として作用する。誤解を避けるため、「第２の層」とは、「底部層」に垂直に隣接して位置する層であり、「底部層」とは、基板１０２と接触する層である。
【0031】
［００３３］超格子構造１０６では、複数の半導体材料層１１０と対応する複数のチャネル層１０８とが交互に配置されて複数の積層された対をなしている。いくつかの実施形態では、複数の積層群は、ケイ素（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）群を含む。いくつかの実施形態では、複数の半導体材料層１１０はシリコンゲルマニウム（ＳｉＧｅ）を含み、複数のチャネル層１０８はケイ素（Ｓｉ）を含む。他の実施形態では、複数のチャネル層１０８はシリコンゲルマニウム（ＳｉＧｅ）を含み、複数の半導体材料層はケイ素（Ｓｉ）を含む。
【0032】
［００３４］いくつかの実施形態では、複数の半導体材料層１１０及び対応する複数のチャネル層１０８は、超格子構造１０６を形成するのに適した任意の数の格子整合材料の対を含みうる。いくつかの実施形態では、複数の半導体材料層１１０及び対応する複数のチャネル層１０８は、約２対～約５０対、又は約３対～約５対の格子整合材料を含む。いくつかの実施形態では、超格子構造は、３対又は４対の格子整合材料を含む。
【0033】
［００３５］１つ以上の実施形態では、複数の半導体材料層１１０及び複数のチャネル層１０８の各々の厚さｔ１は、同じであり、約２ｎｍ～約５０ｎｍの範囲内、約３ｎｍ～約２０ｎｍの範囲内、又は約４ｎｍ～約１０ｎｍの範囲内にある。いくつかの実施形態では、複数の半導体材料層１１０の各々は、約６ｎｍ～約１０ｎｍの範囲内にある。いくつかの実施形態では、複数のチャネル層１０８の各々は、約４ｎｍ～約１０ｎｍの範囲内にある。したがって、いくつかの実施形態では、チャネル層と半導体材料層との単一の対は、約１０ｎｍ～約２０ｎｍの範囲内の厚さを有する。更に、超格子構造が３対又は４対の格子整合材料を含む実施形態では、超格子構造の全体の厚さは、約３０ｎｍから約８０ｎｍの範囲内にある。
【0034】
［００３６］いくつかの実施形態では、超格子構造１０６の上に、置換ゲート構造（例えば、ダミーゲート構造１０５）が形成される。ダミーゲート構造１０５は、トランジスタデバイスのチャネル領域を画定する。ダミーゲート構造１０５は、当技術分野で知られている任意の適切な従来の堆積及びパターニングプロセスを使用して、形成されうる。１つ以上の実施形態において、ダミーゲート構造１０５は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、及びチタンアルミニウム（ＴｉＡｌ）のうちの１つ以上を含む。
【0035】
［００３７］いくつかの実施形態では、側壁スペーサは、ダミーゲート構造１０５の外側側壁に沿って形成される。側壁スペーサは、例えば、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素など、当技術分野で知られている適切な絶縁材料を含みうる。いくつかの実施形態では、側壁スペーサは、原子層堆積、プラズマ励起原子層堆積、プラズマ励起化学気相堆積、又は低圧化学気相堆積など、当技術分野で知られている任意の適切な従来の堆積及びパターニングプロセスを使用して形成される。
【0036】
［００３８］工程１１１０において、チャネル領域又はトレンチが、超格子構造１０６を、隣接する超格子構造１０６から分離するように形成される。１つ以上の実施形態では、ソーストレンチ１１３及びドレイントレンチ１１４は、超格子構造１０６に隣接して（すなわち、いずれかの側に）形成される。いくつかの実施形態では、ソーストレンチ１１３とドレイントレンチは、約２０ｎｍ～約６０ｎｍの間隔をあけて配置される。トレンチは、複数のチャネル層１０８、複数の半導体材料層１１０、及びダミー材料１０３の表面を露出させる。
【0037】
［００３９］ソーストレンチ１１３及びドレイントレンチ１１４は、任意の適切なプロセスによって形成されうる。いくつかの実施形態では、トレンチはソース／ドレイン垂直エッチングによって形成される。いくつかの実施形態では、エッチングプロセスは、高指向性を有しており、狭い（高アスペクト比）トレンチの垂直エッチングが可能になる。
【0038】
［００４０］工程１１１０でトレンチを形成した後、いくつかの実施形態では、方法１１００は、オプションの工程１１２０に続く。工程１１２０において、複数のチャネル層１０８の材料の深さＤを除去し、複数の陥凹したチャネル層１０９を形成するために、複数のチャネル層１０８が陥凹される。いくつかの実施形態では、超格子構造１０６の各々の側から陥凹した深さＤは、約５ｎｍ～約１０ｎｍの範囲内にある。
【0039】
［００４１］チャネル層１０８を陥凹させることは、任意の適切なプロセスによって実行されうる。いくつかの実施形態では、工程１１２０は、複数の半導体材料層１１０の材料上の複数のチャネル層１０８の材料を選択的に除去する選択的エッチングプロセスによって実行される。いくつかの実施形態では、複数のチャネル層１０８を陥凹させることは、シリコンゲルマニウムよりもシリコンを優先的に除去する選択的エッチングプロセスによって実行される。
【0040】
［００４２］オプションで複数のチャネル層１０８を陥凹させた後に、方法１１００は、工程１１２０で複数の（陥凹した）チャネル層１０８、複数の半導体材料層１１０、及びダミー材料１０３の露出した表面上にライナ１２０を形成することによって、工程１１３０に続く。ライナ１２０は、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、炭酸ケイ素（ＳｉＣＯＮ）、又はこれらの組み合わせを含む。ライナ１２０は、複数の陥凹したチャネル層１０８の任意の陥凹部分を充填するのに十分な厚さＬを有する。いくつかの実施形態では、ライナの厚さは約３ｎｍ～５ｎｍの範囲内にある。いくつかの実施形態では、ライナ１２０はコンフォーマルであり、トレンチの表面にわたって±１０％を超えずに変化する厚さを有している。いくつかの実施形態では、ライナ１２０は、原子層堆積によって堆積される。
【0041】
［００４３］方法１１００は、ライナ１２０をトリミングすることによって、工程１１４０に続く。工程１１４０でライナ１２０をトリミングすると、ダミー材料１０３の表面からライナ１２０が除去される。ダミー材料１０３の表面からライナ１２０を除去しても、複数のチャネル層１０８又は複数の半導体材料層１１０は露出しない。いくつかの実施形態では、ライナは、複数のチャネル層１０８及び複数の半導体材料層１１０の表面にわたって連続した状態を維持する。いくつかの実施形態では、複数のチャネル層１０８及び複数の半導体材料層１１０には、少なくとも１ｎｍ又は少なくとも２ｎｍの厚さが残る。
【0042】
［００４４］いくつかの実施形態では、ライナ１２０の除去は、方向性エッチングプロセスによって実行される。いくつかの実施形態では、複数のチャネル層１０８及び複数の半導体材料層１１０の表面上のライナ１２０は、工程１１４０によって影響を受けない。いくつかの実施形態では、複数のチャネル層１０８及び複数の半導体材料層１１０の表面上のライナは、複数のチャネル層１０８又は複数の半導体材料層１１０の表面を露出させることなく、薄くされる。
【0043】
［００４５］方法１１００は、ダミー材料１０３を除去することにより、工程１１５０に続く。工程１１５０は、ライナ１２０上のダミー材料１０３に選択的である選択的エッチングプロセスによって実行することができる。いくつかの実施形態では、選択的エッチングプロセスは、超格子構造１０６の底部材料上のダミー材料１０３にも選択的である。
【0044】
［００４６］いくつかの実施形態では、選択的エッチングプロセスは、水酸化トリメチルアンモニウム（ＴＭＡＨ）又は水酸化アンモニウムのうちの１つ以上を用いる湿式エッチングプロセスを含む。いくつかの実施形態では、湿式エッチングプロセスは、それぞれオゾンと水を含む酸化及び除去サイクルを含む。
【0045】
［００４７］いくつかの実施形態では、方法１１００はオプションの工程１１６０に続く。工程１１６０において、ライナ１２０は、複数の半導体材料層１１０の表面から除去される。図７に示すように、複数のチャネル層１０８が陥凹するこれらの実施形態では、ライナ１２０の離散部分が陥凹した空間に残ることがある。工程１１６０は、リン酸又は酢酸のうちの１つ以上を含む湿式エッチングプロセスを含みうる。
【0046】
［００４８］次に、工程１１７０で、底部誘電体絶縁層１０４が、トレンチを通して、超格子構造１０６の下に堆積される。いくつかの実施形態では、工程１１７０は流動性堆積プロセスによって実行され、底部誘電体絶縁層１０４が、ダミー材料１０３によって空になった空間を充填できるようにする。
【0047】
［００４９］底部誘電体絶縁（ＢＤＩ）層１０４は、当業者に知られた任意の適切な材料を含みうる。１つ以上の実施形態において、底部誘電体絶縁（ＢＤＩ）層１０４は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、これらの組み合わせ、又は高誘電率材料のうちの１つ以上を含む。いくつかの実施形態では、高誘電率材料は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）などの１つ以上から選択される。１つ以上の特定の実施形態では、底部誘電体絶縁（ＢＤＩ）層１０４は酸化ケイ素を含む。
【0048】
［００５０］図８に示すように、いくつかの実施形態では、底部誘電体絶縁層１０４は、以前はダミー材料１０３によって占められていた空間の外側に延びている。図示されるように、いくつかの実施形態では、底部誘電体絶縁層１０４の材料は、トレンチの側壁にも堆積される。
【0049】
［００５１］これらの実施形態では、方法１１００は、工程１１８０で余分な底部誘電体絶縁層材料を除去する。余分な材料は、任意の適切な方法で除去されうる。
【0050】
［００５２］最後に、方法１１００は、オプションの工程１１９０で終了する。工程１１９０で、超格子構造１０６を充填するために、底部誘電体絶縁層１０４にケイ素材料１３０が堆積される。いくつかの実施形態では、ケイ素材料１３０は、エピタキシャルに堆積される。いくつかの実施形態では、ケイ素材料１３０は、リン又はホウ素でドープされうる。
【0051】
［００５３］本明細書全体を通して、「１つの実施形態」、「特定の実施形態」、「１つ以上の実施形態」又は「実施形態」への言及は、実施形態に関連して説明された特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通じて様々な箇所で「１つ以上の実施形態では」、「特定の実施形態では」、「１つの実施形態では」、又は「実施形態では」といった表現が現れるが、必ずしも本開示の同じ実施形態を指すものではない。更に、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態において、任意の適切な方法で組み合わせることができる。
【0052】
［００５４］本明細書における開示は、特定の実施形態を参照して説明されてきたが、当業者であれば、説明された実施形態が、本開示の原理及び適用を単に例示しているに過ぎないことを理解しよう。本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な修正及び変更を行うことができることが、当業者には明らかになろう。したがって、本開示は、添付の特許請求の範囲及びその均等物の範囲内にある修正例及び変形例を含むことができる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【国際調査報告】