特表 2024-531969 ３Ｄ ＮＡＮＤ用の分子層堆積ライナー

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-03

(54)【発明の名称】３Ｄ ＮＡＮＤ用の分子層堆積ライナー

(51)【国際特許分類】

   H01L 21/31 20060101AFI20240827BHJP

   H01L 21/3065 20060101ALI20240827BHJP

   H10B 41/27 20230101ALI20240827BHJP

   H10B 43/27 20230101ALI20240827BHJP

   H01L 21/336 20060101ALI20240827BHJP

   C23C 16/30 20060101ALI20240827BHJP

【ＦＩ】

H01L21/31 C

H01L21/302 101B

H01L21/302 105A

H10B41/27

H10B43/27

H01L29/78 371

C23C16/30

【審査請求】未請求

【予備審査請求】有

(21)【出願番号】P 2024510382

(86)(22)【出願日】2022-08-18

(85)【翻訳文提出日】2024-04-15

(86)【国際出願番号】 US2022040759

(87)【国際公開番号】W WO2023023252

(87)【国際公開日】2023-02-23

(31)【優先権主張番号】17/407,533

(32)【優先日】2021-08-20

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】ブイヤン， バスカー ジョティ

(72)【発明者】

【氏名】シェン， ツェシン

(72)【発明者】

【氏名】ロイ， サスミット シンハー

(72)【発明者】

【氏名】マリック， アブヒジット バス

【テーマコード（参考）】

4K030

5F004

5F045

5F083

5F101

【Ｆターム（参考）】

4K030AA11

4K030AA14

4K030BA02

4K030BA10

4K030BA17

4K030BA18

4K030BA21

4K030BA22

4K030BA27

4K030BA29

4K030BA38

4K030BA40

4K030BA42

4K030BB12

4K030CA04

4K030CA12

4K030FA01

4K030HA01

4K030JA10

4K030KA05

4K030LA15

5F004BA04

5F004BB13

5F004BD04

5F004DB02

5F004DB03

5F004DB07

5F004EA28

5F004EB01

5F045AA08

5F045AA15

5F045AC08

5F045AC09

5F045AC12

5F045AC15

5F045AD04

5F045AD05

5F045AD06

5F045DP03

5F045DQ10

5F045EE17

5F045EF05

5F045EH05

5F045EH13

5F045EM10

5F083EP02

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083GA10

5F083GA27

5F083JA02

5F083JA36

5F083JA39

5F083PR03

5F083PR07

5F101BA01

5F101BA45

5F101BB05

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BH14

(57)【要約】

半導体処理の例示的な方法が、基板上に形成された層のスタックを通して１以上のフィーチャを部分的にエッチングすることを含み得る。該方法は、基板上に形成された層のスタックを完全に貫通する前に、エッチングを停止することを含み得る。該方法は、基板上の層のスタックに沿って炭素含有材料の層を形成することを含み得る。炭素含有材料の層は、金属を含み得る。該方法は、基板上の層のスタックを通して１以上のフィーチャを完全にエッチングすることを含み得る。
【選択図】図２

【特許請求の範囲】

【請求項1】

基板上に形成された層のスタックを通して１以上のフィーチャを部分的にエッチングすること、
前記基板上に形成された前記層のスタックを完全に貫通する前に、前記エッチングを停止すること、
前記基板上の前記層のスタックに沿って炭素含有材料の層を形成することであって、前記炭素含有材料の層は金属を含む、炭素含有材料の層を形成すること、及び
前記基板上の前記層のスタックを通して前記１以上のフィーチャを完全にエッチングすることを含む、半導体処理方法。

【請求項2】

前記炭素含有材料の層を形成することは、
前記基板上に形成された前記層のスタックと結合する第１の分子種を提供すること、及び
前記第１の分子種と結合する第２の分子種を提供すること、の１以上のサイクルを含む、請求項１に記載の半導体処理方法。

【請求項3】

前記第１の分子種は、アミン、ジアミン、ジオール、又はジチオールを含む、頭部基によって特徴付けられる、請求項２に記載の半導体処理方法。

【請求項4】

前記第２の分子種は、酸素を含む、請求項３に記載の半導体処理方法。

【請求項5】

前記炭素含有材料の層を形成することは、
前記第１の分子種又は前記第２の分子種のうちのいずれかと結合する金属含有前駆体を提供することを更に含む、請求項２に記載の半導体処理方法。

【請求項6】

前記炭素含有材料の層を形成することは、
酸素含有材料と前記金属含有前駆体を交互に供給することを更に含む、請求項５に記載の半導体処理方法。

【請求項7】

前記炭素含有材料の層を形成することは、
前記第１の分子種を提供すること、及び
前記第２の分子種を提供すること、の１以上の更なるサイクルを含む、請求項５に記載の半導体処理方法。

【請求項8】

前記炭素含有材料の層は、約５nm以上の厚さまで形成される、請求項１に記載の半導体処理方法。

【請求項9】

前記炭素含有材料の層を形成することは、約２００℃以下の基板温度で実行される、請求項１に記載の半導体処理方法。

【請求項10】

前記層のスタックは、酸化物と窒化物又はポリシリコンのいずれかとの交互層を含み、前記酸化物と窒化物又はポリシリコンのいずれかとを通るエッチング速度は、前記炭素含有材料を通るエッチング速度よりも高い、請求項１に記載の半導体処理方法。

【請求項11】

前記金属は、アルミニウム、チタン、亜鉛、ハフニウム、タンタル、又はジルコニウムのうちの１以上を含む、請求項１に記載の半導体処理方法。

【請求項12】

基板上に形成された層のスタックを通して１以上のフィーチャを部分的にエッチングすることであって、前記層のスタックは酸化ケイ素を含む交互層を含み、前記層のスタックは１００を超える層を含む、１以上のフィーチャをエッチングすること、
前記基板上に形成された前記層のスタックを完全に貫通する前に、前記エッチングを停止すること、
前記基板上の前記層のスタックに沿って炭素含有材料の層を形成することであって、前記炭素含有材料の層は金属を含む、炭素含有材料の層を形成すること、及び
前記基板上の前記層のスタックを通して前記１以上のフィーチャを完全にエッチングすることを含む、半導体処理方法。

【請求項13】

前記炭素含有材料の層を形成することは、
前記基板上に形成された前記層のスタックと結合する第１の分子種を提供すること、及び
前記第１の分子種と結合する第２の分子種を提供すること、の１以上のサイクルを含む、請求項１２に記載の半導体処理方法。

【請求項14】

前記炭素含有材料の層を形成することは、
前記第１の分子種又は前記第２の分子種のうちのいずれかと結合する金属含有前駆体を提供することを更に含む、請求項１３に記載の半導体処理方法。

【請求項15】

前記炭素含有材料の層を形成することは、
酸素含有材料と前記金属含有前駆体を交互に供給することを更に含む、請求項１４に記載の半導体処理方法。

【請求項16】

前記金属は、アルミニウム、チタン、亜鉛、ハフニウム、又はジルコニウムのうちの１以上を含む、請求項１４に記載の半導体処理方法。

【請求項17】

前記炭素含有材料の層を形成することは、
前記第１の分子種を提供すること、及び
前記第２の分子種を提供すること、の１以上の更なるサイクルを含む、請求項１４に記載の半導体処理方法。

【請求項18】

前記基板上に形成された前記層のスタックから前記炭素含有材料の層を除去することを更に含む、請求項１２に記載の半導体処理方法。

【請求項19】

基板上に形成された層のスタックを通して１以上のフィーチャを部分的にエッチングすることであって、前記層のスタックは酸化ケイ素を含む交互層を含み、前記層のスタックは１００を超える層を含む、１以上のフィーチャをエッチングすること、
前記基板上に形成された前記層のスタックを完全に貫通する前に、前記エッチングを停止すること、
前記基板上の前記層のスタックに沿って炭素含有材料の層を形成することであって、前記炭素含有材料の層は金属を含み、前記炭素含有材料の層は前記層のスタックに沿ってコンフォーマルに形成される、炭素含有材料の層を形成すること、及び
前記基板上の前記層のスタックを通して前記１以上のフィーチャを完全にエッチングすることを含む、半導体処理方法。

【請求項20】

前記炭素含有材料の層を形成することは、
前記基板上に形成された前記層のスタックと結合する第１の分子種を提供すること、及び
前記第１の分子種と結合する第２の分子種を提供すること、の１以上のサイクルを含む、請求項１９に記載の半導体処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
[0001] 本出願は、2021年8月20日に出願された「MOLECULAR LAYER DEPOSITION LINER FOR 3D NAND」という題目の米国非仮特許出願第17/407,533号の利益及び優先権を主張し、当該非仮特許出願の内容は、その全体があらゆる目的のために参照によって本明細書に援用される。

【0002】

[0002] 本技術は、半導体プロセス及び材料に関する。特に、本技術は、材料層のスタックを通してエッチングするための処理中に保護層を形成することに関する。

【背景技術】

【0003】

[0003] 集積回路は、基板表面上に複雑にパターニングされた材料層を生成するプロセスによって可能となる。基板上にパターニングされた材料を生成するためには、露出した材料の形成及び除去の制御された方法が必要である。垂直NAND又は3D NANDなどの積層メモリは、一連の誘電材料の交互層の形成を含み得る。それらを通して、多数のメモリホール又は開孔がエッチングされ得る。材料の層の材料特性、ならびにエッチングのためのプロセス条件や材料は、形成された構造の均一性に影響を与える可能性がある。エッチャントに対する耐性は、一貫性のないパターニングにつながり、形成された構造の均一性に更に影響を及ぼす可能性がある。

【0004】

[0004] したがって、高品質デバイス及び構造の製造に使用することができる、改善されたシステム及び方法が必要とされている。これらの必要性及びその他の必要性は、本技術によって対処される。

【発明の概要】

【0005】

[0005] 半導体処理の例示的な方法は、基板上に形成された層のスタックを通して１以上のフィーチャを部分的にエッチングすることを含み得る。該方法は、基板上に形成された層のスタックを完全に貫通する前に、エッチングを停止することを含み得る。該方法は、基板上の層のスタックに沿って炭素含有材料の層を形成することを含み得る。炭素含有材料の層は、金属を含み得る。該方法は、基板上の層のスタックを通して１以上のフィーチャを完全にエッチングすることを含み得る。

【0006】

[0006] 幾つかの実施形態では、炭素含有材料の層を形成することが、基板上に形成された層のスタックと結合する第１の分子種を提供すること、及び第１の分子種と結合する第２の分子種を提供すること、の１以上のサイクルを含み得る。第１の分子種は、アミン、ジアミン、ジオール、又はジチオールを含む、頭部基によって特徴付けられ得る。第２の分子種は酸素を含み得る。炭素含有材料の層を形成することは、第１の分子種又は第２の分子種のうちのいずれかと結合する金属含有前駆体を提供することを含み得る。炭素含有材料の層を形成することは、酸素含有材料と金属含有前駆体を交互に供給することを含み得る。炭素含有材料の層を形成することは、第１の分子種を提供すること、及び第２の分子種を提供すること、の１以上の更なるサイクルを含み得る。炭素含有材料の層は、約５nm以上の厚さまで形成され得る。炭素含有材料の層を形成することは、約２００℃以下の基板温度で実行され得る。層のスタックは、酸化物と窒化物又はポリシリコンのいずれかとの交互層を含み得る。酸化物と窒化物又はポリシリコンのいずれかを通るエッチング速度は、炭素含有材料を通るエッチング速度よりも高い可能性がある。金属は、アルミニウム、チタン、亜鉛、ハフニウム、タンタル、又はジルコニウムのうちの１以上を含んでよい。

【0007】

[0007] 本技術の幾つかの実施形態は、半導体処理方法を包含し得る。該方法は、基板上に形成された層のスタックを通して１以上のフィーチャを部分的にエッチングすることを含み得る。層のスタックは、酸化ケイ素を含む交互層を含んでよく、層のスタックは、１００を超える層を含んでよい。該方法は、基板上に形成された層のスタックを完全に貫通する前に、エッチングを停止することを含み得る。該方法は、基板上の層のスタックに沿って炭素含有材料の層を形成することを含み得る。炭素含有材料の層は、金属を含み得る。該方法は、基板上の層のスタックを貫いて１以上のフィーチャを完全にエッチングすることを含み得る。

【0008】

[0008] 幾つかの実施形態では、炭素含有材料の層を形成することが、基板上に形成された層のスタックと結合する第１の分子種を提供すること、及び第１の分子種と結合する第２の分子種を提供すること、の１以上のサイクルを含み得る。炭素含有材料の層を形成することは、第１の分子種又は第２の分子種のうちのいずれかと結合する金属含有前駆体を提供することを含み得る。炭素含有材料の層を形成することは、酸素含有材料と金属含有前駆体を交互に供給することを含み得る。金属は、アルミニウム、チタン、亜鉛、ハフニウム、又はジルコニウムのうちの１以上を含んでよい。炭素含有材料の層を形成することは、第１の分子種を提供すること、及び第２の分子種を提供すること、の１以上の更なるサイクルを含み得る。該方法は、基板上の層のスタックから炭素含有材料の層を除去することを含み得る。

【0009】

[0009] 本技術の幾つかの実施形態は、半導体処理方法を包含し得る。該方法は、基板上に形成された層のスタックを通して１以上のフィーチャを部分的にエッチングすることを含み得る。層のスタックは、酸化ケイ素を含む交互層を含んでよく、層のスタックは、１００を超える層を含んでよい。該方法は、基板上に形成された層のスタックを完全に貫通する前に、エッチングを停止することを含み得る。該方法は、基板上の層のスタックに沿って炭素含有材料の層を形成することを含み得る。炭素含有材料の層は、金属を含んでよく、炭素含有材料の層は、層のスタックに沿ってコンフォーマルに形成されてよい。該方法は、基板上の層のスタックを通して１以上のフィーチャを完全にエッチングすることを含み得る。幾つかの実施形態では、炭素含有材料の層を形成することが、基板上に形成された層のスタックと結合する第１の分子種を提供すること、及び第１の分子種と結合する第２の分子種を提供すること、の１以上のサイクルを含む。

【0010】

[0010] このような技術は、従来のシステム及び技法を超えた多数の利点を提供してよい。例えば、このプロセスや構造は、エッチング工程中の欠陥形成を防止することができる。更に、本技術の複数の実施形態の複数の工程は、スタックを通るメモリホールの形成を改善し、より多くの層対（layer pair）が処理中にエッチングされることを可能にし得る。これらの実施形態及びその他の実施形態は、その多くの利点や特徴と共に、後述の記載及び添付の図面により詳細に説明されている。

【0011】

[0011] 本明細書の後述及び下記の図面を参照することにより、本開示の技術の性質や利点は更に理解され得る。

【図面の簡単な説明】

【0012】

【図1】[0012] 本技術の幾つかの実施形態による、例示的な処理チャンバの概略断面図を示す。

【図2】[0013] 本技術の幾つか実施形態による、形成方法における選択された工程を示す。

【図3A】[0014] 図３Ａ～図３Ｅは、本技術の幾つかの実施形態に従って選択された工程が実行されている基板材料の概略断面図を示す。

【図3B】図３Ａ～図３Ｅは、本技術の幾つかの実施形態に従って選択された工程が実行されている基板材料の概略断面図を示す。

【図3C】図３Ａ～図３Ｅは、本技術の幾つかの実施形態に従って選択された工程が実行されている基板材料の概略断面図を示す。

【図3D】図３Ａ～図３Ｅは、本技術の幾つかの実施形態に従って選択された工程が実行されている基板材料の概略断面図を示す。

【図3E】図３Ａ～図３Ｅは、本技術の幾つかの実施形態に従って選択された工程が実行されている基板材料の概略断面図を示す。

【発明を実施するための形態】

【0013】

[0015] 図面のうちの幾つかは、概略図として含まれている。図面は例示を目的としており、縮尺通りであると明記されていない限り、縮尺通りであるとみなしてはならないと理解するべきである。加えて、図は、概略図として、理解を助けるために提供されており、実際の描写と比較すると、全ての態様又は情報を含むわけではないことがあり、且つ、説明目的のために余分な又は強調されたものを含み得る。

【0014】

[0016] 添付図面では、類似の構成要素及び／又は特徴は、同一の参照符号を有し得る。更に、同じ種類の様々な構成要素は、類似の構成要素間を区別する文字により、参照符号に従って区別することができる。本明細書において第１の参照符号のみが使用される場合、その記載は、文字に関わりなく、同じ第１の参照符号を有する類似の構成要素のうちの何れにも適用可能である。

【0015】

[0017] 3D NAND構造の形成されるセル数が増大するにつれて、メモリホール及び他の構造のアスペクト比も（時には劇的に）増大する。3D NAND処理中に、最初にプレースホルダ層と誘電材料のスタックが形成され、その中にメモリセルが形成され得る。これらのプレースホルダ層には、材料が完全に除去されて金属に置き換えられる前に構造を配置するために、多種多様な工程が実施され得る。これらの層は、例えばポリシリコンなどの導体層の上に重ねて形成されることが多い。メモリホールが形成されると、開孔が、ポリシリコンや他の材料基板にアクセスする前に、交互に配置された層の全てを通って延在し得る。後続の処理により、コンタクト用の階段構造が形成され、また、プレースホルダ材料が側方に掘り出され得る。

【0016】

[0018] 反応性イオンエッチング（「RIE」）工程が実行されて、高アスペクト比のメモリホール及びコンタクト開孔を生成することができる。RIEプロセスは、しばしば、交互層の化学的及び物理的な除去の組み合わせ含む。これにより、エッチング中に側壁の上に炭素ポリマー層が形成され得る。これは、更なるエッチングから層を保護することが意図している場合がある。非限定的な一実施例として、交互層が酸化ケイ素と窒化ケイ素とを含む場合、酸化ケイ素は、RIE中に層の物理的衝突によって大きく除去され、窒化ケイ素は、RIE前駆体と窒化物材料との化学反応によって大きく除去され得る。

【0017】

[0019] 従来の技術は、２つの層のタイプの間の材料の違い、ならびにRIEプロセスや材料に起因して、メモリホール形成中に均一性と制御に苦労することがある。更に、形成されたポリマー材料は、側方の除去を防止できない場合があり、これにより、エッチング中にメモリホールが外向きに広がり、メモリホールを生成するためにRIEが実行され得る積層構造内の限界寸法が大きくなる可能性がある。反りが構造全体のどこでも生じる可能性があり、様々な問題によって引き起こされ得る。例えば、反りは、側壁の限定されたパッシベーションや重合によって引き起こされる可能性があり、側方のエッチングがある程度生じることが許容される可能性がある。反りはまた、ハードマスク材料や他の構造フィーチャの変化に起因しても生じ得る。例えば、RIEプロセス中にハードマスクの縁部が侵食され得る場合、イオンが基板に対する法線とは異なる方向又は角度でフィーチャ又はメモリに投射される可能性があり、ハードマスクのテーパが除去され又はエッチング除去されるまで、構造の幾つかの領域内で更なる側方エッチングが生じ得る。

【0018】

[0020] このような課題を補償するために、従来の技術では、どんな時でもエッチングされ得るスタックの層対の数が制限されていた。層の数が増加するにつれて、多くの従来技術は、２つの個別のサイクルで構造を生成することになる。例えば、従来技術では、第１の組の層を生成し、これらの層を通してエッチングし得る。メモリホールは塞がれる（plugged）ことがあり、第１の組の上に重ねて第２の組の層が形成され得る。次いで、第２の組の層は、構造を完全に形成することを意図して、第１の組のプラグと同様にエッチングされ得る。しかし、組の間の孔が完璧に位置合わせされることは稀であり、製造やセル形成に影響を与え得るオフセットを引き起こす。更に、組の間の形成を止めると、露光及び処理レベルの違いに起因する材料の違いが生じる可能性がある。

【0019】

[0021] 本技術は、ライナー層を生成するために、基板上に露出された材料に対して分子層堆積を実行することによって、これらの課題を克服する。従来技術とは異なり、本技術では、百を超える層を含み得る完全な組の層対が形成されることを可能にし得る。次いで、このプロセスは、エッチング工程を２つの部分に分離し得る。その場合、層のスタックを完全に貫くために第２のエッチング工程が実行されるときに過剰なエッチングを制限するために、最初にエッチングされた材料の上にライナーが堆積され得る。これにより、エッチング工程が、層のスタックを通して完全に位置合わせされることを確実にする一方で、処理され得る層対の数の更なる拡大を可能にする。更に、幾つかの実施形態では、分子層堆積に使用される炭素含有材料の中に金属材料を組み込むことにより、酸化物又は窒化物層に対するエッチング選択性が増加し得る。これは、酸化物や窒化物が、炭素含有材料よりも容易にエッチングされることを確実にし得る。金属を組み込まない場合の幾つかの実施形態では、エッチングが、酸化物や窒化物よりも速く炭素含有材料を除去することができる。

【0020】

[0022] 残りの開示は、開示される技術を利用する特定の材料及び半導体構造を通常通りに特定するが、それらのシステム、方法、及び材料は、本技術の複数の態様から利益を受け得る幾つかの他の構造に等しく適用可能であることが容易に理解される。したがって、この技術は、3D NANDプロセス又は材料で使用されるものだけに限定されると見なされるべきではない。更に、本技術の基礎を提供するために例示的なチャンバが説明されているが、本技術は、説明される工程を可能にし得る、実質的にどんな半導体処理チャンバにも適用できることを理解するべきである。

【0021】

[0023] 図１は、本技術の幾つかの実施形態による、例示的な処理チャンバシステム１００の断面図を示す。本図は、本技術の１以上の態様を組み込み、及び／又は、本技術の複数の実施形態による１以上の工程を実行するように特に構成され得る、システムの態様を示し得る。チャンバ１００又は実行される方法の更なる詳細が、以下で更に説明され得る。チャンバ１００を利用して、本技術の幾つかの実施形態に従って膜層を形成することができるが、該方法は、膜形成が行われ得る任意のチャンバ内で同様に実行されてよいことを理解されたい。処理チャンバ１００は、チャンバ本体１０２、チャンバ本体１０２の内部に配置された基板支持体１０４、及び、チャンバ本体１０２に結合され、基板支持体１０４を処理空間１２０内に囲い込むリッドアセンブリ１０６を含み得る。基板１０３は、開口部１２６を通して処理空間１２０に提供されてよく、この開口部は、スリットバルブ又はドアを用いて処理のために従来通りに封止されてよい。基板１０３は、処理中に基板支持体の表面１０５上に載置されてよい。基板支持体１０４は、矢印１４５で示されているように、基板支持体１０４のシャフト１４４が位置付けられ得る軸１４７に沿って回転可能であり得る。代替的に、基板支持体１０４は、堆積プロセス中に必要に応じて持ち上げて回転させることができる。

【0022】

[0024] プラズマプロファイル変調器１１１が、基板支持体１０４上に配置された基板１０３にわたるプラズマの分布を制御するために、処理チャンバ１００内に配置され得る。プラズマプロファイル変調器１１１は、第１の電極１０８を含み得る。第１の電極１０８は、チャンバ本体１０２に隣接して配置されてよく、チャンバ本体１０２をリッドアセンブリ１０６の他の構成要素から分離し得る。第１の電極１０８は、リッドアセンブリ１０６の一部であってよく、又は別個の側壁電極であってもよい。第１の電極１０８は、環状又はリング状の部材であってよく、リング電極であってよい。第１の電極１０８は、処理空間１２０を囲む処理チャンバ１００の外周の連続的なループであってよく、所望の場合、選択された位置において不連続であってもよい。第１の電極１０８はまた、例えば穿孔リング又はメッシュ電極などの穿孔電極であってもよく、又は例えば二次ガス分配器などの平板電極であってもよい。

【0023】

[0025] 例えば酸化アルミニウム及び／又は窒化アルミニウムといったセラミック又は金属酸化物などの誘電材料であってよい１以上の絶縁体１１０ａ、１１０ｂが、第１の電極１０８に接触してよく、第１の電極１０８をガス分配器１１２から及びチャンバ本体１０２から電気的且つ熱的に分離してよい。ガス分配器１１２は、プロセス前駆体を処理空間１２０の中に分配するための開孔１１８を画定してよい。ガス分配器１１２は、処理チャンバに結合されてよいRF生成器、RF電源、DC電源、パルス状DC電源、パルス状RF電源、又は任意の他の電源などの、第１の電力源１４２に結合され得る。幾つかの実施形態では、第１の電力源１４２がRF電源であってよい。

【0024】

[0026] ガス分配器１１２は、導電性ガス分配器又は非導電性ガス分配器であってよい。ガス分配器１１２はまた、導電性及び非導電性の構成要素で形成されてもよい。例えば、ガス分配器１１２の本体が導電性であってよい一方で、ガス分配器１１２の面板は非導電性であってよい。ガス分配器１１２は、図１で示されているような第１の電力源１４２などによって電力供給されてよく、又は、幾つかの実施形態では、ガス分配器１１２は、接地に結合されてもよい。

【0025】

[0027] 第１の電極１０８は、処理チャンバ１００の接地経路を制御することができる第１の同調回路１２８に結合され得る。第１の同調回路１２８は、第１の電子センサ１３０、及び第１の電子コントローラ１３４を含んでよい。第１の電子コントローラ１３４は、可変キャパシタ又は他の回路素子であってよく、又はそれを含んでよい。第１の同調回路１２８は、１以上のインダクタ１３２であってよく、又はそれを含んでよい。第１の同調回路１２８は、処理中に処理空間１２０内に存在するプラズマ条件下で可変又は制御可能なインピーダンスを可能にする任意の回路であってよい。図示されているような幾つかの実施形態では、第１の同調回路１２８が、接地と第１の電子センサ１３０との間で平行に結合された第１の回路脚及び第２の回路脚を含んでよい。第１の回路脚は、第１のインダクタ１３２Ａを含んでよい。第２の回路脚は、第１の電子コントローラ１３４と直列に結合された第２のインダクタ１３２Ｂを含んでよい。第２のインダクタ１３２Ｂは、第１の電子コントローラ１３４と、第１及び第２の回路脚の両方を第１の電子センサ１３０に結合するノードとの間に配置されてよい。第１の電子センサ１３０は、電圧又は電流センサであってよく、第１の電子コントローラ１３４に結合されてよい。第１の電子コントローラ１３４は、処理空間１２０の内側のプラズマ状態のある程度の閉ループ制御を許容し得る。

【0026】

[0028] 第２の電極１２２が、基板支持体１０４に結合されてよい。第２の電極１２２は、基板支持体１０４内に埋め込まれてよく、又は基板支持体１０４の表面に結合されてよい。第２の電極１２２は、板、穿孔板、メッシュ、ワイヤスクリーン、又は導電性要素の任意の他の分散配置（distributed arrangement）であってよい。第２の電極１２２は、同調電極であってよく、例えば、基板支持体１０４のシャフト１４４内に配置された、５０オームなどの選択された抵抗を有するケーブルなどの導管１４６によって、第２の同調回路１３６に結合され得る。第２の同調回路１３６は、第２の電子センサ１３８及び第２の電子コントローラ１４０を有してよい。第２の電子コントローラ１４０は、第２の可変キャパシタであってよい。第２の電子センサ１３８は、電圧又は電流センサであってよく、処理空間１２０内のプラズマ状態を更に制御するために、第２の電子コントローラ１４０に結合されてよい。

【0027】

[0029] バイアス電極及び／又は静電チャック電極であってよい第３の電極１２４が、基板支持体１０４に結合され得る。第３の電極は、フィルタ１４８を通して第２の電力源１５０に結合されてよい。フィルタ１４８は、インピーダンス整合回路であってよい。第２の電力源１５０は、DC電源、パルス状DC電源、RFバイアス電源、パルス状RF源若しくはバイアス電源、又はこれらの組み合わせ若しくは他の電源であってよい。幾つかの実施形態では、第２の電力源１５０が、RFバイアス電源であってよい。

【0028】

［0030］ 図１のリッドアセンブリ１０６及び基板支持体１０４は、プラズマ又は熱処理用の任意の処理チャンバと共に使用されてよい。工程中、処理チャンバ１００が、処理空間１２０内のプラズマ条件のリアルタイム制御を許容し得る。基板１０３は、基板支持体１０４上に配置されてよく、プロセスガスが、任意の所望のフロープラン（flow plan）に従って入口１１４を使用してリッドアセンブリ１０６を通して流されてよい。ガスは、出口１５２を通って処理チャンバ１００を出ることができる。電源が、処理空間１２０内にプラズマを確立するために、ガス分配器１１２に結合されてよい。幾つかの実施形態では、基板が、第３の電極１２４を使用して電気バイアスをかけられてよい。

【0029】

[0031] 処理空間１２０内のプラズマを励起すると、プラズマと第１の電極１０８との間に電位差が確立され得る。また、プラズマと第２の電極１２２との間に電位差が確立され得る。次いで、電子コントローラ１３４、１４０が、２つの同調回路１２８、１３６によって表される接地経路の流れ特性を調整するために使用されてよい。堆積速度の独立した制御と、中心から縁部までのプラズマ密度の均一性の独立した制御とを行うために、第１の同調回路１２８と第２の同調回路１３６とに設定点がもたらされ得る。電子コントローラが両方とも可変キャパシタであり得る複数の実施形態では、電子センサが、独立して、堆積速度を最大化し、厚さの不均一性を最小化するように可変キャパシタを調整し得る。

【0030】

[0032] 同調回路１２８、１３６の各々は、それぞれの電子コントローラ１３４、１４０を使用して調整されてよい可変インピーダンスを有し得る。電子コントローラ１３４、１４０が可変キャパシタである場合、可変キャパシタの各々の容量範囲、並びに第１のインダクタ１３２Ａ及び第２のインダクタ１３２Ｂのインダクタンスは、インピーダンスの範囲を提供するように選択され得る。この範囲は、プラズマの周波数特性や電圧特性に依存し、各可変キャパシタの容量範囲に最小値が存在し得る。それゆえ、第１の電子コントローラ１３４の容量が最小又は最大であるときに、第１の同調回路１２８のインピーダンスは高くなり、基板支持体の上の空中又は横方向の被覆率（coverage）が最小であるプラズマ形状がもたらされ得る。第１の電子コントローラ１３４の容量が第１の同調回路１２８のインピーダンスを最小化する値に近づくと、プラズマの空中被覆率は最大まで成長し、基板支持体１０４の全作業領域を効果的に覆うことになり得る。第１の電子コントローラ１３４の容量が最小インピーダンス設定から外れると、プラズマ形状がチャンバ壁から収縮し、基板支持体の空中被覆率が低下することがある。第２の電子コントローラ１４０は、同様の効果を有し、第２の電子コントローラ１４０の容量が変更可能なので、基板支持体上のプラズマの空中被覆率を増減させることができる。

【0031】

[0033] 電子センサ１３０、１３８は、閉ループでそれぞれの回路１２８、１３６を調整するために使用され得る。使用されるセンサの種類に応じて、電流又は電圧の設定点が各センサに設けられ、各それぞれの電子コントローラ１３４、１４０への調整を決定する制御ソフトウェアであって、設定点からの偏差を最小化する制御ソフトウェアがセンサに提供され得る。その結果、処理中に、プラズマ形状が選択され、動的に制御され得る。前述の説明は、可変キャパシタであり得る電子コントローラ１３４、１４０に基づいているが、調整可能なインピーダンスを有する同調回路１２８、１３６を提供するために、調整可能な特性を有する任意の電子部品が使用され得ることが理解されよう。

【0032】

[0034] 上述されたように、本技術は、層対のスタックに沿ってライナーを形成し得る。ライナーは、エッチングが下側層を通って基板レベルに進行する間、上層を保護し得る。図２を参照すると、本技術の複数の実施形態による、半導体構造を形成するための方法２００における例示的な複数の工程が示されている。方法２００は、方法の開始前に、フロントエンド処理、堆積、エッチング、研磨、洗浄、又は説明された工程の前に実行され得る任意の他の工程を含む１以上の工程を含み得る。例えば、該方法は、3D NANDメモリを生成するために幾つかの層の対が堆積された後で、開始してよい。しかし、上述されたように、図は、本技術の複数の実施形態による分子層堆積法が採用され得る１つのみの例示的なプロセスを示しており、説明は、本技術をこのプロセスのみに限定することを意図するものではないことが理解されよう。これらの工程の一部又は全部は、上述されたように、チャンバ又はシステムツールにおいて実行されてよく、又は同じシステムツール上の種々のチャンバ（方法２００の工程が実行され得るチャンバを含み得る）において実行されてよい。

【0033】

[0035] 方法２００は、本技術による方法の幾つかの実施形態に特に関連付けられてよく又は関連付けられなくてもよい、図示されている幾つかの任意選択的な工程を含んでよい。例えば、工程の多くは、より広い範囲の構造形成を提供するために説明されるが、本技術にとって絶対的なものではなく、又は以下で更に説明されるように代替的な方法によって実行されてよい。方法２００は、図３Ａ～図３Ｅで概略的に示されている工程を説明する。図３Ａ～図３Ｅは、方法２００の工程と併せて説明されることになる。図３は、部分的な概略図のみを示し、基板は、図で示されるような態様を有する任意の数の構造セクション、並びに、本技術の工程から依然として利益を得ることができる代替的な構造態様を含むことができることを理解されたい。

【0034】

[0036] 方法２００は、半導体構造を特定の製造工程に発展させるための任意選択的な工程を含んでも又は含まなくてもよい。図３Ａで示されているように、方法２００は、任意の数の半導体構造又は基板３０５に対して実行されてよい。それらは、選択的な堆積材料が形成され得る例示的な構造を含む。図３Ａで示されているように、基板３０５は、基板の上に重なって堆積された材料の幾つかの層を有してよい。基板３０５は、シリコン、シリコン含有材料、ゲルマニウム、他の基板材料、ならびに半導体処理中に基板の上に重なって形成され得る１以上の材料、で作製されたベースウエハ又は基板などの、任意の数の材料であってよい。

【0035】

[0037] 構造３００は、材料の交互層のスタックの部分図を示し得る。該スタックは、幾つかの実施形態において、3D NANDメモリの形成に使用されてよい。材料の交互層は、プラズマ化学気相堆積、物理気相堆積、原子層堆積、熱的に強化された化学気相堆積、又は任意の他の形成技法を含む、任意の数の方法によって生成されてよい。幾つかの実施形態では、プラズマ化学気相堆積が、上述された処理チャンバ１００などの処理チャンバ内で実行されてよい。残りの開示では、酸化ケイ素と窒化ケイ素との交互層のスタックを説明することとなるが、本技術の複数の実施形態は、酸化ケイ素とシリコン、窒化ケイ素とシリコン、シリコンとドープシリコン、又は任意の数の他の材料などの、材料の種々の組み合わせを使用してよい。方法２００は、酸化ケイ素の形成の後に窒化ケイ素が形成されると説明するが、形成の順序は、同様に本技術によって包含される複数の実施形態では逆であってもよい。更に、本技術の複数の実施形態に従って、材料の任意の数の層がスタック又は任意のスタックの任意の部分内に生成されてよく、又は、スタックの異なる部分が、スタックの任意の他の部分よりも多い、少ない、又は同様の数の層を含んでよい。

【0036】

[0038] 図３Ａで示されているように、構造３００は、酸化ケイ素と窒化ケイ素との交互層のスタック３１０を有する、基板３０５を含む。図示されているスタック３１０は、幾つかの部分３１５を含んでよい。幾つかの部分３１５は、それぞれ、酸化ケイ素材料の少なくとも１つの層３１７と窒化ケイ素材料の少なくとも１つの層３１９を含んでよい。各部分はまた、約２つ以上の対、約１０以上の対、約５０以上の対、約１００以上の対、又はそれより多い対を含む、層の複数の対を含んでもよい。これらの述べられた範囲のうちのいずれかによって包含される任意の特定の数の対は、ここで具体的に記載されているものとして理解されよう。３つの部分３１５ａ、３１５ｂ、及び３１５ｃが、図示されているが、本技術の幾つかの実施形態に従って、それより多い又は少ない部分が含まれてよい。

【0037】

[0039] 幾つかの実施形態では、全ての部分を含む複数の部分が、単一の堆積シーケンスの間に形成されてよい。これにより、上述されたように、組の間のメモリホールを塞いだり（plugging）、位置合わせを試みたりすることを回避できる。更に、幾つかの実施形態では、部分が複数の工程で製造されてよい。構造を通してメモリホールの一部分又は他のフィーチャを形成する前に、マスク材料３２０が、スタックの部分のうちのいずれかの上に形成されてよい。本技術による構造は、構造の任意のアスペクト比又は高さ対幅比によって特徴付けられてよいが、幾つかの実施形態では、材料が、より大きなアスペクト比によって特徴付けられてよい。これは、上述されたように、生成される構造のアスペクト比における効果を高め得る。例えば、幾つかの実施形態では、断面直径に対する開孔又はメモリホールの深さなどの、例示的な構造のアスペクト比が、約１０：１以上、約２０：１以上、約３０：１以上、約４０：１以上、約５０：１以上、又はそれより上であってよい。これらの高アスペクト比は、多くの従来のエッチング工程を駄目にしたり、又は、上述された課題のうちの幾つかを生じさせたり、悪化させたりする。

【0038】

[0040] 層が形成され、マスクが構造上に堆積されてしまうと、メモリホールは、構造を通してエッチングされてよい。方法２００は、工程２０５において、基板上に形成された層のスタックを通して部分的にエッチングすることを含んでよい。このエッチングプロセスは、任意の種類のエッチングであってよく、幾つかの実施形態では、上述されたように、反応性イオンエッチングプロセスであってよく又はそれを含んでよい。図３Ａで示されているように、最初のエッチング工程は、スタックの第３の部分３１５ｃを通って延伸してよく、ならびに第２の部分３１５ｂを通して少なくとも部分的に延伸してよい。図示されているように、スタックを通るある深さにおいて、エッチングプロセスは、工程２１０において停止されてよい。これは、層のスタックを通して完全に貫く前に行われてよい。図面で示されているように、第１の部分３１５ａは、最初のエッチングプロセス中にエッチングされなくてよい。最初のエッチングプロセスの深さは、層対の数、エッチングされている材料の特性、又はエッチングを通して限界寸法が維持され得るかどうかに影響を与え得る任意の他の態様に応じてよい。構造を通る限界寸法の損失の前に、エッチングは停止されてよい。これは、構造を通る深さの約７５％以下、約５０％以下、約２５％以下、又はそれより下の深さで生じてよい。次いで、基板は、例えば減圧を維持することが可能であり得るクラスタツール内の異なるチャンバに移動されてよいが、幾つかの実施形態では、基板がライナー層を形成する前にツール間で移送されてもよい。

【0039】

[0041] 方法２００は、基板上の層のスタックに沿って炭素含有材料の層を形成することを含んでよい。幾つかの実施形態では、層のエッチングされた部分に沿って、及びマスク上で、形成が実質的にコンフォーマルあってよい。この堆積は、分子層堆積であってよい。これは、炭素鎖に限定され得る自己組織化単分子膜とは異なり、数ナノメートル以上の保護カバレッジを提供してよい。これは、高められた保護、ならびに後続のエッチング中のプラズマ曝露に耐えることを容易にし得る。図３Ｂで示されているように、エッチングされたフィーチャ内で、及び材料の層に沿って、炭素含有材料のライナー層３２５がコンフォーマルに形成されてよい。ライナー層を形成することは、分子層堆積の連続的なプロセスを含んでよい。例えば、工程２１５において、第１の分子種が基板に提供されてよい。第１の分子種は、スタック内の材料の露出された層と結合してよく、コンフォーマルカバレッジを開始するために構造に沿って完全に形成されてよい。第１の分子種に十分に曝露された後で、パージ工程が実行されてよい。工程２２０において、第２の分子種が提供されてよく、第１の分子種と結合してよい。

【0040】

[0042] 図３Ｃで示されているように、分子層が形成されて、共に結合し、材料の膜を形成し得る。第１の分子種は、スタックに沿って誘電体又は半導体材料の露出された表面と吸着するか又は他の方法で結合する頭部基によって特徴付けられてよく、構造の上に重なる第１の分子層３２５ａを生成し得る。第２の分子種は、第１の分子種と特に結合してよく、第２の分子層３２５ｂが第１の分子層３２５ａの上に重なって形成されることを可能にする。次いで、プロセスは、任意の数のサイクルを繰り返して、十分な厚さのライナー層を生成してよい。例えば、第２の分子種がパージされた後で、第１の分子種が再び提供されてよく、第１の分子種は、第２の分子種と結合してよく、別の第１の分子層を形成してよい。次いで、処理領域がパージされてよく、第２の分子種が提供されて、別の第２の分子層が形成されてよい。このような４つの層が説明されているが、任意の数のサイクルが実行されてよく、それは、幾つかの実施形態では、数十の層又は任意の数の層を含んでよい。

【0041】

[0043] 以前にエッチングされた材料を十分に保護し得る炭素含有材料のライナーを生成することは、後続のエッチング工程中にプラズマエッチングに耐えるための材料の能力によって挑戦され得る。金属含有ライナー層は、分子層堆積によって形成されるポリマー材料に対して完全性が向上する可能性があるが、金属含有ライナー材料は、後続のエッチングの後で構造から剥離するのが困難であり得、後に露出される構造の部分に更なる損傷をもたらす可能性がある。しかし、分子層堆積によって生成されるライナー層の中に１以上の金属材料を組み込むことによって、プラズマに対する耐性が向上してよく、一方で、エッチングが完了した後のライナー層の除去が依然として容易である。したがって、本技術の幾つかの実施形態では、金属が炭素含有材料の中に組み込まれてよい。

【0042】

[0044] 例えば、幾つかの実施形態では、工程２２５において、金属種が基板に提供されてよい。金属種は、以前に堆積した炭素含有材料と結合又は接合してよく、反応性イオンエッチングに対するエッチング耐性を向上させてよい。上述されたように、ライナー層は、最初に第１及び第２の分子種を含んでよい。それらは、露出された構造の表面に金属が結合した場合よりも、より容易に除去することを可能にし得る。金属種は、任意選択的な工程２３０において、金属含有前駆体と酸素種との交互パルスによって、好適に任意の厚さに形成されてよい。幾つかの実施形態では、酸素種が、必ずしも必要でないかもしれない。その場合、下層の分子層は、酸素を含み、金属種の組み込みを可能にし得る。しかし、より厚い金属含有領域では、一組の金属前駆体と酸素含有前駆体との交互パルスを提供して、ライナー層の金属部分を任意の厚さに発達させることができる。

【0043】

[0045] 図３Ｃで示されているように、金属含有層３２５Ｃは、第１の分子層及び／又は第２の分子層の１以上の層の上に形成されてよい。これがまた繰り返されて、より厚い全体のライナー層材料が生成され得る。その場合、同じ又は異なる数の層が、任意の更なる回数だけ形成される。例えば、本技術の複数の実施形態に従って、金属層と２つの分子層とのいずれか又は両方の任意の数のサイクルが生成され得る。金属材料は、それぞれの又は全ての幾つか毎の分子層の間でパルス化されて、生成される層の中に金属を組み込むことができ、又は、より厚い金属層が、第１及び／又は第２の分子層の１以上の層の上に任意の回数だけ生成されてよい。これにより、下層の材料を少なくとも部分的に積層して、反応性エッチング中に保護を提供することができる。ライナー層の形成における任意の数の組み合わせ又はバリエーションが、本技術によって包含される。それらは、任意の順序で、任意のサイクル数で、又は任意の態様で実行され得ることを理解されたい。複数の工程は、特定の順序で図示されているが、工程２１５から２３０のいずれも、任意の順序、任意の回数で実行されてよいことを理解されたい。

【0044】

[0046] 所望の厚さに応じて、サイクルは約２回以上繰り返されてよく、約５回以上、約１０回以上、約２５回以上、約５０回以上、約１００回以上、又はそれより多く繰り返されてよい。これにより、以前にエッチングされた材料の層の上に、炭素含有層がコンフォーマルに生成されてよい。数十オングストローム以下までしか生成できない可能性のある自己組織化単分子膜とは異なり、本技術の幾つかの実施形態の炭素含有材料は、約１nm以上の厚さに形成されてよく、５nm以上、１０nm以上、１５nm以上、２０nm以上、５０nm以上、７５nm以上、１００nm以上、又はそれより上の厚さに形成されてよい。

【0045】

[0047] 炭素含有材料の層が、以前にエッチングされた上層の材料上に形成されると、方法２００は、後続のエッチングプロセスを含んでよい。例えば、基板が以前の工程で移動された場合、基板は、エッチングチャンバに戻されてよく、エッチングプロセスが再開されて、工程２３５において、スタックの残りの部分をエッチングすることができる。これにより、基板上の層のスタックを完全に通してエッチングすることができる。図３Ｄで示されているように、エッチングプロセスは、層のスタックの残りの部分を通って完全に延伸してよく、生成されたライナー層を通して少なくとも部分的にエッチングしてよい。幾つかの実施形態では、エッチングが、ライナー層３２５を完全に除去してよいが、図示されているように、一部は層の部分に沿って残留してよい。エッチングされる層の数に応じて、幾つかの実施形態では、第２のエッチングの後でライナーが再形成されてよく、第３のエッチングが進行する。任意の数のエッチング及びライナー形成シーケンスが、基板を露出させる前に実行されてよい。

【0046】

[0048] 炭素含有材料が、エッチングプロセスが完了した後で残っている場合、残っている材料は、任意選択的な工程２４０において除去されてよい。層のスタックに接触し得る分子層材料の特性を利用することによって、層のスタックへの損傷を抑えながら除去又は剥離を実行することができる。例えば、酸化剤を処理領域に供給して炭素含有材料と反応させ、炭素含有材料を除去するのに十分な量をエッチングすることができる。酸化は、酸素含有前駆体を提供し、プラズマを生成して酸素ラジカル種を生成し、炭素含有材料をエッチングし得ることなどにより、プラズマで促進することができる。更に、炭素含有材料を除去するためにオゾン又は何らかの他の反応性材料を使用することができ、それは、プラズマによる促進でなくてもよく、ブロック構造に対する更なる損傷を抑えることができる。除去プロセスはまた、アニールで炭素含有材料を剥離させるために行われてもよい。炭素含有材料は、自己組織化単分子膜材料よりも熱的に安定しているかもしれないが、それでも十分な温度で分解する可能性がある。したがって、幾つかの実施形態では、材料が、約２００℃以上のアニールに曝露されてよく、約２５０℃以上、約３００℃以上、約３５０℃以上、約４００℃以上、約４５０℃以上、約５００℃以上、約５５０℃以上、約６００℃以上、又はそれより上のアニールに曝露されてよい。図３Ｅで示されているように、炭素含有材料が除去されてしまうと、構造は完全にパターニングされた数の層を有してよく、これらの層はメモリホール形成前に全て堆積され得る。

【0047】

[0049] 材料の堆積温度は、露出された誘電材料上の堆積に影響を与え、ならびにコンフォーマルカバレッジの程度に影響を与える可能性がある。例えば、温度が低いと分子堆積種の滞留時間が長くなり、誘電材料上の堆積を増加させる可能性がある。更に、幾つかの材料は、堆積中に流れ易く、カバレッジの共形性を低くする可能性がある。したがって、幾つかの実施形態では、炭素含有材料を形成することが、約２００℃以下の基板温度で供給される特定の材料を含んでよく、プロセスは、約１９０℃以下、約１８０℃以下、約１７０℃以下、約１６０℃以下、約１５０℃以下、約１４０℃以下、約１３０℃以下、約１２０℃以下、約１１０℃以下、約１００℃以下、約９０℃以下、約８０℃以下、約７０℃以下、又はそれより下の温度で実行されてよい。

【0048】

[0050] 炭素含有層の形成は、長鎖の生成を促進する材料によって特徴付けられる分子堆積種を利用してよく、これは、形成温度において金属含有材料と選択的に結合し得る。例えば、第１の分子種は、誘電材料との相互作用を制限し得る高温を利用することにより、短縮された滞留時間中に、露出した金属含有材料とより容易に結合又は接合し得る頭部基によって特徴付けられてよい。金属含有材料との結合を促進するために、第１の分子種は、第一級のアミン部分を含むアミン、スルフヒドリル基などのチオール、カルボキシル基、若しくはヒドロキシル基などの、頭部基又は官能基を含んでよい。更に、頭部基は、ジオール、ジアミン、ジチオール、又は他の多官能性材料などの、二官能性若しくは多官能性材料を含んでよい。第１の分子種の非限定的な例としては、エチレンジアミン、フェニレンジアミン、窒素のプラズマ又は窒素含有材料、例えばアンモニア、トリス（2-アミノエチル）アミン、又はアミンヘッド若しくはテール部分を含む任意の数の他の材料が挙げられる。

【0049】

[0051] 第２の分子種は、第１の分子種の頭部基との相互作用を促進する１以上の基を含んでよい。例えば、第２の分子種は、塩化アシル、アルデヒド、イソシアネート、又は任意の数の他の酸素含有官能基などの、酸素を含む官能基によって特徴付けられてよい。更に、第２の分子種の頭部基は、ジアルデヒド、ジ塩化アシル、ジアンヒドリド、ジイソシアント、又は他の多官能性物質などの、二官能性若しくは多官能性基を含んでよい。第２の分子種の非限定的な例としては、フェニレンジイソシアネート、塩化テレフタロイル、テレフタルアルデヒド、又は任意の数の他の酸素含有材料が挙げられる。

【0050】

[0052] 金属組み込みに利用される分子種は、アルミニウム、チタン、亜鉛、ハフニウム、ジルコニウムなどの任意の数の金属、又は任意の数の更なる金属を含んでよい。金属種の非限定的な例としては、任意の数の更なる金属含有材料の中でもとりわけ、トリメチルアルミニウム、四塩化チタン、ジエチル亜鉛、テトラキス（ジメチルアミノ）ハフニウム、ジルコニウムtert-ブトキシドが挙げられる。酸化剤が含まれる場合、酸化剤には、水蒸気、酸素、オゾン、エチレングリコール、又は任意の数の酸素含有材料が含まれてよい。本技術の幾つかの実施形態に従って分子層堆積法でライナーを生成することによって、メモリホールの形成が改善され、これにより、メモリホールの限界寸法の損失などの影響が抑えられてよく、ならびにメモリホールを通るプロファイルの均一性が改善される可能性がある。

【0051】

[0053] 前述の記載では、説明を目的として、本技術の様々な実施形態の理解を促すために、数々の詳細が提示されている。しかし、当業者には、これらの詳細のうちの一部がなくても、或いは、追加の詳細があれば、特定の実施形態を実施することができることは明らかであろう。

【0052】

[0054] 幾つかの実施形態を開示したが、当業者は、実施形態の精神から逸脱することなく、様々な修正例、代替構造物、及び均等物を使用できることを認識されよう。更に、幾つかの周知の処理及び要素は、本技術を不必要に不明瞭にすることを避けるために説明されていない。したがって、上記の説明は、本技術の範囲を限定するものと解釈すべきでない。更に、方法又は処理は、連続的又は段階的に説明され得るが、工程は、同時に行われてもよく、又は、記載よりも異なる順序で行われてもよいことを理解するべきである。

【0053】

[0055] 値の範囲が提供されている場合、文脈上そうでないと明示されていない限り、当然ながら、その範囲の上限値と下限値との間の各介在値は、下限値の最も小さい単位まで具体的に開示されている。記載された範囲の任意の記載値又は記載されていない介在値の間の任意の小さい範囲、そしてその記載範囲のその他の任意の記載された値又は介在する値も含まれる。これら小さい範囲の上限及び下限は、その範囲に個々に含まれ、又はその範囲から除外される場合があり、小さい範囲に限界値の何れかが含まれる、どちらも含まれない、又は両方が含まれる各範囲もまた、記載された範囲における明確に除外される任意の限界値を条件として、この技術範囲に包含される。記載された範囲が、限界値の片方又は両方を含む場合、これらの含められた限界値のいずれか又は両方を除外する範囲も含まれる。

【0054】

[0056] 本明細書及び特許請求の範囲で使用される単数形「a」、「an」、及び「the」は、文脈が他のことを明らかに示していない限り、複数の参照対象を含む。したがって、例えば、「ある前駆体（a precursor）」への言及は、複数のこのような前駆体を含み、「その層（the layer）」への言及は、当業者に知られている１つ又は複数の層及びその均等物への言及を含み、その他の形にも同様のことが当てはまる。

【0055】

[0057] また、「備える（comprise（s））」、「備えている（comprising）」、「含有する（contain（s））」、「含有している（containing）」、「含む（include（s））」、及び「含んでいる（including）」という用語は、本明細書及び特許請求の範囲で使用された場合、記載された特徴、整数、構成要素、又はステップの存在を特定することを意図しているが、１以上のその他の特徴、整数、構成要素、工程、動作、又は群の存在若しくは追加を除外するものではない。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【手続補正書】

【提出日】2023-06-20

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

基板上に形成された層のスタックを通して１以上のフィーチャを部分的にエッチングすること、
前記基板上に形成された前記層のスタックを完全に貫通する前に、前記エッチングを停止すること、
前記基板上の前記層のスタックに沿って炭素含有材料の層を形成することであって、前記炭素含有材料の層を形成することは、
第１の分子層を形成するために、第１の分子種を提供すること、
前記第１の分子層上に第２の分子層を形成するために、第２の分子種を提供すること、及び
前記第２の分子層上に金属層を形成するために、金属含有前駆体を提供すること、の１以上のサイクルを含む、炭素含有材料の層を形成すること、並びに
前記基板上の前記層のスタックを通して前記１以上のフィーチャを完全にエッチングすることを含む、半導体処理方法。

【請求項2】

前記炭素含有材料の層を形成することは、
前記基板上に形成された前記層のスタックと結合する前記第１の分子種を提供すること、及び
前記第１の分子種と結合する前記第２の分子種を提供すること、の１以上のサイクルを含む、請求項１に記載の半導体処理方法。

【請求項3】

前記第１の分子種は、アミン、ジアミン、ジオール、又はジチオールを含む、頭部基によって特徴付けられる、請求項２に記載の半導体処理方法。

【請求項4】

前記第２の分子種は、酸素を含む、請求項３に記載の半導体処理方法。

【請求項5】

前記金属含有前駆体は、前記第２の分子種と結合する、請求項２に記載の半導体処理方法。

【請求項6】

前記炭素含有材料の層を形成することは、
酸素含有材料と前記金属含有前駆体を交互に供給することを更に含む、請求項５に記載の半導体処理方法。

【請求項7】

前記炭素含有材料の層を形成することは、
前記第１の分子種を提供すること、及び
前記第２の分子種を提供すること、の１以上の更なるサイクルを含む、請求項５に記載の半導体処理方法。

【請求項8】

前記炭素含有材料の層は、約５nm以上の厚さまで形成される、請求項１に記載の半導体処理方法。

【請求項9】

前記炭素含有材料の層を形成することは、約２００℃以下の基板温度で実行される、請求項１に記載の半導体処理方法。

【請求項10】

前記層のスタックは、酸化物と窒化物又はポリシリコンのいずれかとの交互層を含み、前記酸化物と窒化物又はポリシリコンのいずれかとを通るエッチング速度は、前記炭素含有材料を通るエッチング速度よりも高い、請求項１に記載の半導体処理方法。

【請求項11】

前記金属は、アルミニウム、チタン、亜鉛、ハフニウム、タンタル、又はジルコニウムのうちの１以上を含む、請求項１に記載の半導体処理方法。

【請求項12】

基板上に形成された層のスタックを通して１以上のフィーチャを部分的にエッチングすることであって、前記層のスタックは酸化ケイ素を含む交互層を含み、前記層のスタックは１００を超える層を含む、１以上のフィーチャをエッチングすること、
前記基板上に形成された前記層のスタックを完全に貫通する前に、前記エッチングを停止すること、
前記基板上の前記層のスタックに沿って炭素含有材料の層を形成することであって、前記炭素含有材料の層を形成することは、
第１の分子層を形成するために、第１の分子種を提供すること、
前記第１の分子層上に第２の分子層を形成するために、第２の分子種を提供すること、及び
前記第２の分子層上に金属層を形成するために、金属含有前駆体を提供すること、の１以上のサイクルを含む、炭素含有材料の層を形成すること、並びに
前記基板上の前記層のスタックを通して前記１以上のフィーチャを完全にエッチングすることを含む、半導体処理方法。

【請求項13】

前記炭素含有材料の層を形成することは、
前記基板上に形成された前記層のスタックと結合する前記第１の分子種を提供すること、及び
前記第１の分子種と結合する前記第２の分子種を提供すること、の１以上のサイクルを含む、請求項１２に記載の半導体処理方法。

【請求項14】

前記炭素含有材料の層を形成することは、
前記第１の分子種又は前記第２の分子種のうちのいずれかと結合する金属含有前駆体を提供することを更に含む、請求項１３に記載の半導体処理方法。

【請求項15】

前記炭素含有材料の層を形成することは、
酸素含有材料と前記金属含有前駆体を交互に供給することを更に含む、請求項１４に記載の半導体処理方法。

【請求項16】

前記金属は、アルミニウム、チタン、亜鉛、ハフニウム、又はジルコニウムのうちの１以上を含む、請求項１４に記載の半導体処理方法。

【請求項17】

前記炭素含有材料の層を形成することは、
前記第１の分子種を提供すること、及び
前記第２の分子種を提供すること、の１以上の更なるサイクルを含む、請求項１４に記載の半導体処理方法。

【請求項18】

前記基板上に形成された前記層のスタックから前記炭素含有材料の層を除去することを更に含む、請求項１２に記載の半導体処理方法。

【請求項19】

基板上に形成された層のスタックを通して１以上のフィーチャを部分的にエッチングすることであって、前記層のスタックは酸化ケイ素を含む交互層を含み、前記層のスタックは１００を超える層を含む、１以上のフィーチャをエッチングすること、
前記基板上に形成された前記層のスタックを完全に貫通する前に、前記エッチングを停止すること、
前記基板上の前記層のスタックに沿って炭素含有材料の層をコンフォーマルに形成することであって、前記炭素含有材料の層を形成することは、
第１の分子層を形成するために、第１の分子種を提供すること、
前記第１の分子層上に第２の分子層を形成するために、第２の分子種を提供すること、及び
前記第２の分子層上に金属層を形成するために、金属含有前駆体を提供すること、の１以上のサイクルを含む、炭素含有材料の層をコンフォーマルに形成すること、並びに
前記基板上の前記層のスタックを通して前記１以上のフィーチャを完全にエッチングすることを含む、半導体処理方法。

【請求項20】

前記炭素含有材料の層を形成することは、
前記基板上に形成された前記層のスタックと結合する前記第１の分子種を提供すること、及び
前記第１の分子種と結合する前記第２の分子種を提供すること、の１以上のサイクルを含む、請求項１９に記載の半導体処理方法。

【国際調査報告】