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▶ 東京エレクトロン株式会社の特許一覧 ▶ トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-10
(54)【発明の名称】接合層及びその製造プロセス
(51)【国際特許分類】
H01L 21/02 20060101AFI20240903BHJP
【ＦＩ】
H01L21/02 B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024506146
(86)(22)【出願日】2022-08-31
(85)【翻訳文提出日】2024-01-31
(86)【国際出願番号】 US2022042111
(87)【国際公開番号】W WO2023034353
(87)【国際公開日】2023-03-09
(31)【優先権主張番号】63/240,312
(32)【優先日】2021-09-02
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】000219967
【氏名又は名称】東京エレクトロン株式会社
(71)【出願人】
【識別番号】514028776
【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】クラーク，ロバート
(57)【要約】
半導体パッケージを形成するプロセスを開示する。本プロセスは、第１の誘電体層を含む第１の基板を用意することを含んでいる。本プロセスは、第１の誘電体層の第１の表面にアルミニウムを含む第１の接合層を重ね合わせることを含んでいる。本プロセスは、第２の誘電体層を含む第２の基板を用意することを含んでいる。本プロセスは、第２の誘電体層の第２の表面にアルコキシシロキシドを含む第２の接合層を重ね合わせることを含んでいる。本プロセスは、第１の基板を第２の基板に接合すべく第１の接合層と第２の接合層を結合することにより第３の接合層を形成することを含んでいる。
【特許請求の範囲】
【請求項1】
第１の基板と、第２の基板と、
前記第１の基板を前記第２の基板に接合するＡｌＳｉＯを含む接合層と、
を有する、構造。
【請求項2】
前記第１の基板は、前記第１の基板に配置された第１の誘電体層と、
第１の誘電体層に埋設された第１の相互接続構造であって、第１の上面が前記第１の誘電体層で覆われていない、第１の相互接続構造と、
を有し、
前記第２の基板は、
前記第２の基板に配置された第２の誘電体層と、
第２の誘電体層に埋設された第２の相互接続構造であって、第２の上面が前記第２の誘電体層で覆われていない、第２の相互接続構造と、
を有する、請求項１に記載の構造。
【請求項3】
前記第１の相互接続構造は、前記第２の相互接続構造と接触し、前記第１の上面および前記第２の上面は、相互に接触する、請求項２に記載の構造。
【請求項4】
前記接合層は、前記接触した第１および第２の相互接続構造の集合側壁（collective sidewall）の一部を取り囲む、請求項３に記載の構造。
【請求項5】
前記接合層は、前記第１の誘電体層と前記第２の誘電体層のみの間に延在している、請求項２に記載の構造。
【請求項6】
前記第１の基板は、前記第１の誘電体層で覆われた第１の素子構造を含み、前記第１の素子構造は、前記第１の相互接続構造に電気的に結合され、前記第２の基板は、前記第２の誘電体層で覆われた第２の素子構造を含み、前記第２の素子構造は、前記第２の相互接続構造に電気的に結合される、請求項２に記載の構造。
【請求項7】
前記接合層は、約４ナノメートル未満の厚さを有する、請求項１に記載の構造。
【請求項8】
第１の誘電体層を含む第１の基板を提供するステップと、前記第１の誘電体層の第１の表面を、アルミニウムを含む第１の接合層で被覆するステップと、
第２の誘電体層を含む第２の基板を提供するステップと、
前記第２の誘電体層の第２の表面を、アルコキシシロキシドを含む第２の接合層で被覆するステップと、
前記第１の接合層と前記第２の接合層とを組み合わせることにより第３の接合層を形成し、前記第１の基板を前記第２の基板に接合するステップと、
を有する、プロセス。
【請求項9】
さらに、前記第２の表面にトリメチルアルミニウムの気相または液相を設置して、前記第２の接合層を形成するステップを有する、請求項８に記載のプロセス。
【請求項10】
さらに、前記第２の表面にジメチルアルミニウムイソプロポキシドの気相または液相を設置して、前記第２の接合層を形成するステップを有する、請求項８に記載のプロセス。
【請求項11】
さらに、前記第２の表面にトリス（ｔｅｒｔ－ペントキシ）シリコン（ジメチルアミド）の気相または液相を設置して、前記第２の接合層を形成するステップを有する、請求項８に記載のプロセス。
【請求項12】
さらに、前記第１の接合層を前記第２の接合層に物理的に接触させるステップと、
少なくとも前記接触された第１および第２の接合層を上昇した温度で熱処理して、前記第３の接合層を形成するステップと、
を有する、請求項８に記載のプロセス。
【請求項13】
前記上昇した温度は、約５００℃未満である、請求項１２に記載のプロセス。
【請求項14】
少なくとも前記接触された第１および第２の接合層を熱処理するステップにより、前記第１の接合層のアルミニウムは、ベータ脱離プロセスを介して、前記第２の接合層のアルコキシドリガンドの再配置に触媒作用を及ぼす、請求項１２に記載のプロセス。
【請求項15】
前記第１の接合層および前記第２の接合層の各々は、約２ナノメートル（ｎｍ）よりも薄い厚さを有する、請求項８に記載のプロセス。
【請求項16】
前記第１の誘電体層は、第１の相互接続構造を埋設するが、該第１の相互接続構造の第１の上面は、前記第１の誘電体層または前記第１の接合層で被覆されず、前記第２の誘電体層は、第２の相互接続構造を埋設するが、該第２の相互接続構造の第２の上面は、前記第２の誘電体層または前記第２の接合層で被覆されない、請求項８に記載のプロセス。
【請求項17】
さらに、前記第３の接合層を形成するステップと同時に、前記第１の相互接続構造の前記第１の上面を、前記第２の相互接続構造の前記第２の上面と物理的に接触させるステップを有する、請求項１６に記載のプロセス。
【請求項18】
第１の基板の上に第１の誘電体層を形成するステップであって、前記第１の誘電体層は、第１の相互接続構造を埋設する、ステップと、前記第１の誘電体層の第１の表面を、アルミニウムを含む第１の接合層で被覆するステップと、
第２の基板の上に第２の誘電体層を形成するステップであって、前記第２の誘電体層は、第２の相互接続構造を埋設する、ステップと、
前記第２の誘電体層の第２の表面を、アルコキシシロキシドを含む第２の接合層で被覆するステップと、
前記第１の接合層と前記第２の接合層を組み合わせるステップに基づいて、前記第１の相互接続構造を前記第２の相互接続構造に接続するステップと、
を有する、プロセス。
【請求項19】
前記第１の接合層と前記第２の接合層を組み合わせるステップは、さらに、前記第１の接合層を前記第２の接合層に物理的に接触させるステップと、
少なくとも前記接触された第１と第２の接合層を上昇した温度で熱処理して、
ＡｌＳｉＯを含む第３の接合層を形成するステップと、
を有する、請求項１８に記載のプロセス。
【請求項20】
前記上昇した温度は、約５００℃未満である、請求項１９に記載のプロセス。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は２０２１年９月２日出願の米国仮特許出願第６３／２４０，３１２号「Ｂｏｎｄｉｎｇ Ｌａｙｅｒ ａｎｄ Ｐｒｏｃｅｓｓ ｏｆ Ｍａｋｉｎｇ」の優先権を主張するものであり、あらゆる目的のためにその全文を引用により取り込んでいる。
本出願は２０２１年９月２日出願の米国仮特許出願第６３／２４０，３１２号「Ｂｏｎｄｉｎｇ Ｌａｙｅｒ ａｎｄ Ｐｒｏｃｅｓｓ ｏｆ Ｍａｋｉｎｇ」の優先権を主張するものであり、あらゆる目的のためにその全文を引用により取り込んでいる。
【0002】
本開示は、半導体素子、トランジスタ、及び集積回路を含むマイクロエレクトロニクス素子に関し、微細加工方法も含んでいる。
【背景技術】
【0003】
半導体産業は、各種の電子部品（トランジスタ、ダイオード、抵抗、コンデンサ等）の集積密度の継続的な向上に後押しされて急激に成長してきた。大抵の場合、この集積密度の向上は、最小特徴サイズを反復的に縮小して所与の面積により多くの部品を集積可能にすることによりなされてきた。小型化、高速化、及び広帯域化、並びに消費電力と待ち時間の減少に対する要求が近年高まるに従い、半導体ダイのより小型且つ創造的なパッケージング技術に対するニーズが高まっている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
ウェハツーウェハ及びチップツーチップの接合は、システムオンチップ（ＳＯＣ）に実装されるような複雑な回路の電力性能面積コスト（ＰＰＡＣ）スケーリングを継続すべく行われている。多くの接合技術は、酸化物間接合接着を利用して、２個のウェハ又はダイの間の接合界面に相互接続を形成するハイブリッド接合技術を介して集積された相互接続構造を形成する。しかし、現行技術では典型的に、接合されたウェハ／ダイの各々の相互接続構造間に永続的な電気的接続が形成される。換言すれば、接合されたウェハ／ダイの既存の相互接続構造では接続状態と非接続状態を切り替えることができない。
【課題を解決するための手段】
【0005】
本開示は、２個の選択的に成長さした接合層の結合を介して互いに電気的に接続可能な２個のウェハ（又はダイ）の各々の相互接続構造の様々な実施形態を提供する。例えば、第１のウェハは第１の誘電体層（例：酸化物表面を有する）が形成された第１の基板を含んでいてよく、第２のウェハは第２の誘電体層（例：同じく酸化物表面を有する）が形成された第２の基板を含んでいてよい。第１の誘電体層内にはある個数の第１の相互接続構造が形成され、第２の誘電体層内にはある個数の第２の相互接続構造が形成される。酸化物表面の両方ではなく一方が、アルミニウムを含む第１の接合層が選択的に形成されるように処理される。他方の酸化物表面は、シリコンアルコキシドを含む第２の接合層が選択的に形成されるように処理される。第１と第２の接合層の結合に基づいて、第１の相互接続構造の各々が第２の相互接続構造の対応する１個に物理的に接触する状態で、第１の基板を第２の基板に結合することができる。
【0006】
本開示の一態様は構造（例：半導体パッケージ）に向けられていてよい。当該構造は第１の基板、第２の基板、及び第１の基板を第２の基板に接合するＡｌＳｉＯを含む接合層を含んでいてよい。
【0007】
第１の基板は、第１の基板に配置された第１の誘電体層と、第１の誘電体層に埋め込まれ、且つ第１の誘電体層が重ね合わされていない第１の上面を有する第１の相互接続構造とを含んでいる。第２の基板は、第２の基板に配置された第２の誘電体層と、第２の誘電体層に埋め込まれ、第２の誘電体層が重ね合わされていない第２の上面を有する第２相互接続構造と、を有する。
【0008】
第１の相互接続構造は、第１の上面と第２の上面が互いに接触する状態で、第２の相互接続構造に接触する。接合層は、接触した第１及び第２の相互接続構造の集合側壁の一部を取り囲む。接合層は、第１の誘電体層と第２の誘電体層との間でのみ延在している。第１の基板は第１の誘電体層が重ね合わされた第１の素子構造を含み、第１の素子構造は第１の相互接続構造に電気的に結合され、第２の基板は第２の誘電体層が重ね合わされた第２の素子構造を含み、第２の素子構造は第２の相互接続構造に電気的に結合されている。接合層の厚さは約４ナノメートル未満である。
【0009】
本開示の別の態様は、半導体パッケージを形成するプロセスに向けられていてよい。本プロセスは、第１の誘電体層を含む第１の基板を用意することを含んでいてよい。本プロセスは、アルミニウムを含む第１の接合層で第１の誘電体層の第１の表面を重ね合わせることを含んでいる。本プロセスは、第２の誘電体層を含む第２の基板を用意することを含んでいる。本プロセスは、第２の誘電体層の第２の表面に、アルコキシシロキシドを含む第２の接合層を重ね合わせることを含んでいる。本プロセスは、第１の基板を第２の基板に接合すべく、第１の接合層と第２の接合層を結合することにより第３の接合層を形成することを含んでいる。
【0010】
本プロセスは更に、第２の接合層を形成すべくトリメチルアルミニウムの気相又は液相を第２の表面に重ねて塗布することを含んでいる。
【0011】
本プロセスは更に、第２の接合層を形成すべくジメチルアルミニウムイソプロポキシドの気相又は液相を第２の表面に重ねて塗布することを含んでいる。
【0012】
本プロセスは更に、第２の接合層を形成すべくトリス（ｔｅｒｔ－ペントキシ）シリコン（ジメチルアミド）の気相又は液相を第２の表面に重ねて塗布することを含んでいる。
【0013】
本プロセスは更に、第１の接合層を第２の接合層に物理的に接触させること、及び第３の接合層を形成すべく少なくとも接触させた第１と第２の接合層を上昇した温度でアニーリングすることを含んでいる。上昇した温度は摂氏約５００度未満である。少なくとも接触させた第１と第２の接合層をアニーリングすることにより、第１の接合層のアルミニウムはベータ脱離プロセスを介して第２の接合層のアルコキシド配位子の再配置を触媒する。
【0014】
第１の接合層及び第２の接合層の各々の厚さは約２ナノメートルよりも薄い。
【0015】
第１の誘電体層は、第１の上面に第１の誘電体層又は第１の接合層が重ね合わされていない第１の相互接続構造を埋め込み、第２の誘電体層は、第２の上面に第２の誘電体層又は第２の接合層が重ね合わされていない第２の相互接続構造を埋め込んでいる。第３の接合層を形成するのと同時に、本プロセスは更に、第１の相互接続構造の第１の上面を第２の相互接続構造の第２の上面に物理的に接触させることを含んでいる。
【0016】
本開示の更に別の態様は、半導体パッケージを形成するプロセスに向けられていてよい。本プロセスは、第１の基板に重ねて第１の誘電体層を形成して、第１の誘電体層が第１の相互接続構造を埋め込み、第１の誘電体層の第１の表面にアルミニウムを含む第１の接合層を重ね合わせることと、第２の基板に重ねて第２の誘電体層を形成して、第２の誘電体層が第２の相互接続構造を埋め込むことと、第２の誘電体層の第２の表面にアルコキシシロキシドを含む第２の接合層を重ね合わせることと、第１の接合層と第２の接合層の結合に基づいて第１の相互接続構造を第２の相互接続構造に接続することを含んでいてよい。
【0017】
第１の接合層と第２の接合層とを結合することは更に、第１の接合層を第２の接合層に物理的に接触させること、及びＡｌＳｉＯを含む第３の接合層を形成すべく少なくとも接触させた第１と第２の接合層を上昇した温度でアニーリングすることを含んでいる。
【0018】
上昇した温度は摂氏約５００度未満である。
【0019】
上述の、及び他の態様並びに実施例について以下に詳細に記述する。上述の情報及び以下の詳細な記述は、様々な態様及び実施例の図示する例を含み、請求項に記載の態様及び実施例の性質及び特徴を理解するための概要又は枠組みを提供する。図面は、様々な態様及び実施例を図解して更なる理解を可能にし、本明細書に組み込まれてその一部を構成している。複数の態様を結合することができ、本発明の一態様の文脈で記述した特徴を他のある個数の態様と結合得ることが容易に理解されよう。複数の態様を任意の便利な形式で実装することができる。本明細書及び請求項で使用するように、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、別途文脈からそうでないことが明示されない限り複数の参照対象を含んでいる。
【0020】
本開示の非限定的な複数の実施形態について添付の図面を参照しながら例を用いて記述するが、当該図面は模式的であって定縮尺での描画を意図していない。背景技術を表すものと指示されない限り、図面は本開示の態様を表す。明快さのため、全ての図面において必ずしも全ての要素がラベル付けされている訳ではない。
【図面の簡単な説明】
【0021】
【発明を実施するための形態】
【0022】
以下、図面に描かれた例示的な実施形態を参照し、具体的な用語を用いて当該実施形態を記述する。但し、これにより請求項又は本開示の範囲が一切限定されるものではないことが理解されよう。本明細書に例示する発明の特徴に対する変更及び更なる修正、並びに本開示を所有する当業者が想到し得る本明細書に例示する主題の原理の更なる適用は、本明細書に開示する主題の範囲に含まれるものとする。他の複数の実施形態の使用及び／又は他の変更も本開示の主旨又は範囲から逸脱することなく行われてよい。詳細な説明に記述する例示的な実施形態は提示する主題を限定するものではない。
【0023】
一実施例によれば、接合層は化学接合技術を用いて形成されるため、各基板は誘電体領域だけに選択的に塗布できる前駆体により処理される。接合に際して、これらの前駆体は互いに化学反応して基板間に接合／接着層を形成する。化学的に駆動されるプロセスを接合形成に用いることにより、いくつかの従来の接合技術よりも温度を下げることができる。化学的表面処理の使用は、基板の配線に使用される金属間接触を阻害しないように酸化物又は他の絶縁層上に選択的に形成することができる。
【0024】
一プロセスによれば、半導体上に酸化物表面を有する担体ウェハ（又はダイ）を、一連の素子又は表面に酸化物表面を有する基板ウェハ（又はダイ）に接合することができる。担体酸化物又は基板酸化物の両方ではなく一方の酸化物表面は、Ａｌを含む薄層が表面に形成されるように処理される。他方の酸化物表面は、Ｓｉアルコキシドを含む薄い表面層が表面に形成されるように処理される。複数の例として、Ａｌ含有層（好適には酸化Ａｌ）の厚さは１～２ナノメートル（ｎｍ）であってよく、アルコキシシロキシドは１～２個の単層での自己飽和するため約２ｎｍ以下であってよい。しかし、これら各層の厚さは１ｎｍ未満であってよい。基板と担体は次いで、圧力下で酸化物層間を物理的に接触させて基板と担体をアニーリングすることにより接合される。圧力下でアニーリングするステップの実行中、第１の酸化物表面のＡｌは、当業者にはよく理解されているゾル－ゲルシリカ形成に類似したプロセスによりＳｉ－Ｏ－Ｓｉ及びＳｉ－Ｏ－Ａｌ接合を形成すべく、ベータ脱離プロセスを介してアルコキシド配位子の再配置を触媒する。本プロセスは比較的低温、例えば約４００～５００℃以下で行うことができる。
【0025】
図１に、元々は２個の基板に重ねて形成された２個の異なる接合層に基づいて、少なくとも２個の結合された（例：接合された）ウェハ、ダイ、又は基板を有する半導体パッケージを形成する例示的な方法１００のフロー図を示す。方法１００は一例に過ぎず、本開示の限定を意図していないことに注意されたい。従って、図１の方法１００の前、途中、及び後に追加的動作が行われてもよく、他のいくつかの動作について本明細書で簡潔に記述するに過ぎない場合があることを理解されたい。
【0026】
様々な実施形態において、方法１００の動作には各々図３～６に示すように様々な加工段階における半導体パッケージ２００の例の断面図が関連付けられている場合があり、これらについて以下に更に詳細に述べる。図３～６に示す半導体素子２００は、本開示の範囲から逸脱することなく、インダクタ、ヒューズ、コンデンサ、コイル等、ある個数の他の素子を含んでいてよいことを理解されたい。
【0027】
図１の動作１０２に対応して、図２は様々な実施形態による、様々な加工段階の一つにおいて、ある個数の第１の相互接続構造２１０Ａ、２１０Ｂ、２１０Ｃ、及び２１０Ｄが第１の基板２０２に用意されている半導体パッケージ２００の断面図である。
【0028】
第１の基板２０２は、バルク半導体、絶縁体上半導体（ＳＯＩ）基板等の半導体基板であって、これらは（例えばｐ型又はｎ型ドーパントにより）ドープされていてもいなくてもよい。第１の基板２０２は、シリコンウェハ等のウェハであってよい。一般に、ＳＯＩ基板は、絶縁体層上に形成された半導体材料の層を含んでいる。絶縁体層は、例えば、埋め込み酸化物（ＢＯＸ）層、酸化シリコン層等であってよい。絶縁体層は、典型的にはシリコン基板又はガラス基板である基板に用意されている。他の基板、例えば多層基板又はグラジエント基板等を用いてもよい。いくつかの実施形態において、第１の基板２０２の半導体材料は、シリコン、ゲルマニウム、炭化ケイ素、ガリウムヒ素、リン化ガリウム、リン化インジウム、ヒ化インジウム、及び／又はアンチモン化インジウムを含む化合物半導体、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及び／又はＧａＩｎＡｓＰを含む合金半導体、又はこれらの組み合わせを含んでいてよい。
【0029】
いくつかの実施形態において、第１の基板２０２は、第１の基板２０２の（例：表側）表面に沿って形成されたある個数の素子特徴部／構造２０３（例：明確化のため図示しないトランジスタ、ダイオード、抵抗器等）と、素子構造上に形成されたある個数の相互接続構造（例えば明確化のため図示しない、金属線、金属ビア等）を含んでいる。相互接続構造は、論理素子、メモリ素子、入出力素子等として機能可能な集積回路を形成すべく、素子構造を互いに電気的に接続すべく構成されている。これらの相互接続構造（例：Ｃｕ、Ａｌ、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等の導電性材料で形成されたもの、又はある個数の層或いはこれらの組み合わせ）は、１個以上の誘電体層（例：ＳｉＯ２等の低誘電体材料で形成されたもの）に埋め込まれていてよく、これらは時として例えば金属化層２０４と称する場合がある。換言すれば、各金属化層２０４は、ある個数の金属線及びその内部に埋め込まれたある個数の金属ビアを含んでいてよい。第１の基板２０２の（例：表側の）表面に重ねて複数のこのような金属化層２０４を形成することができる。
【0030】
更に、複数の金属化層の最上層に表面誘電体層２０６が形成される。いくつかの実施形態において、ＳｉＯ２等の１個以上の低誘電体材料で形成された表面誘電体層２０６にはある個数の第１の相互接続構造２１０Ａ～２１０Ｄが配置されている。第１の相互接続構造２１０Ａ～２１０Ｄはダマシンプロセスを用いて形成され、表面誘電体層２０６のブランケット誘電体材料がワークピース（例：最上位金属化層）に重ねて堆積され、リソグラフィを用いて誘電体材料がパターニングされる。パターニングされた誘電体材料は導電性材料で充填され、余分な導電性材料の部分は、化学機械研磨（ＣＭＰ）プロセス、エッチングプロセス、又はこれらの組み合わせを用いて誘電体材料の最上面から除去される。他の複数の実施形態において、リソグラフィを用いて導電性材料を堆積及びパターニングしてよく、減法エッチングプロセスを用いて表面誘電体層２０６の誘電体材料を導電性材料に重ねて形成して第１の相互接続構造２１０Ａ～２１０Ｄを形成する。次いで余分な誘電体材料は、ＣＭＰプロセス、エッチングプロセス、又はこれらの組み合わせを用いて第１の相互接続構造２１０Ａ～２１０Ｄから除去される。
【0031】
【0032】
第１の相互接続構造２１０Ａ～２１０Ｄの形成に続いて、少なくとも１個の堆積プロセスを実行して表面誘電体層２０６に重ねて第１の接合層３０２を選択的に形成する。図示するように、第１の接合層３０２は、表面誘電体層２０６が存在する領域のみに形成されてよい。換言すれば、第１の接合層３０２は、第１の相互接続構造２１０Ａ～２１０Ｄのどの露出表面にも形成されなくてもよい。様々な実施形態において、アルコキシシロキシドを含む第１の接合層３０２が、気相又は液相表面処理を用いて表面誘電体層２０６に形成される。例えば、トリス（ｔｅｒｔ－ペントキシ）シリコン（ジメチルアミド）、又は同様の化合物／複合材料が、表面誘電体層２０６の１個以上の表面（例：第１の相互接続構造２１０Ａ～２１０Ｄの露出表面に横方向に隣接する表面誘電体層２０６の表面の部分）のＯＨ基と選択的に反応することができる。様々な実施形態において、第１の接合層３０２は、１～２個の単層での自己飽和に起因して厚さが約２ナノメートル以下であってよい。
【0033】
図１の動作１０６に対応して、図４は、様々な実施形態による、様々な加工段階の一つにおいて、第２の基板４０２にある個数の第２の相互接続構造４１０Ａ、４１０Ｂ、４１０Ｃ、及び４１０Ｄが用意された半導体パッケージ２００の断面図である。
【0034】
第２の基板４０２は、バルク半導体、絶縁体上半導体（ＳＯＩ）基板等の半導体基板であって、これらは（例えばｐ型又はｎ型ドーパントにより）ドープされていてもいなくてもよい。第２の基板４０２は、シリコンウェハ等のウェハであってよい。一般に、ＳＯＩ基板は、絶縁体層上に形成された半導体材料の層を含んでいる。絶縁体層は、例えば、埋め込み酸化物（ＢＯＸ）層、酸化シリコン層等であってよい。絶縁体層は、典型的にはシリコン基板又はガラス基板である基板に用意されている。他の基板、例えば多層基板又はグラジエント基板等を用いてもよい。いくつかの実施形態において、第２の基板４０２の半導体材料は、シリコン、ゲルマニウム、炭化ケイ素、ガリウムヒ素、リン化ガリウム、リン化インジウム、ヒ化インジウム、及び／又はアンチモン化インジウムを含む化合物半導体、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及び／又はＧａＩｎＡｓＰを含む合金半導体、又はこれらの組み合わせを含んでいてよい。
【0035】
いくつかの実施形態において、第２の基板４０２は、第２の基板４０２の（例：表側）表面に沿って形成されたある個数の素子特徴／構造４０３（例：明快さのため図示しないトランジスタ、ダイオード、抵抗器等）と、素子構造上に形成されたある個数の相互接続構造（例：明快さのため図示しない金属線、金属ビア等）とを含んでいる。相互接続構造は、論理素子、メモリ素子、入出力素子等として機能可能な集積回路を形成すべく、素子構造を互いに電気的に接続すべく構成されている。これらの相互接続構造（例：Ｃｕ、Ａｌ、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等の導電性材料で形成されたもの、又はある個数の層或いはこれらの組み合わせ）は、１個以上の誘電体層（例：ＳｉＯ２等の低誘電体材料で形成されたもの）に埋め込まれていてよく、これらは時として例えば金属化層４０４と称する場合がある。換言すれば、各金属化層４０４は、ある個数の金属線及びその内部に埋め込まれたある個数の金属ビアを含んでいてよい。第２の基板４０２の（例：表側の）表面に重ねて複数のこのような金属化層４０４を形成することができる。
【0036】
更に、複数の金属化層の最上層に表面誘電体層４０６が形成される。いくつかの実施形態において、ＳｉＯ２等の１個以上の低誘電体材料で形成された表面誘電体層４０６にはある個数の第２の相互接続構造４１０Ａ～４１０Ｄが配置されている。第２の相互接続構造４１０Ａ～４１０Ｄはダマシンプロセスを用いて形成され、表面誘電体層４０６のブランケット誘電体材料がワークピース（例：最上位金属化層）に重ねて堆積され、リソグラフィを用いて誘電体材料がパターニングされる。パターニングされた誘電体材料は導電性材料で充填され、余分な導電性材料の部分は、化学機械研磨（ＣＭＰ）プロセス、エッチングプロセス、又はこれらの組み合わせを用いて、誘電体材料の最上面から除去される。他の複数の実施形態において、リソグラフィを用いて導電性材料を堆積及びパターニングしてよく、減法エッチングプロセスを用いて表面誘電体層４０６の誘電体材料を導電性材料に重ねて形成して第２の相互接続構造４１０Ａ～４１０Ｄを形成する。次いで余分な誘電体材料は、ＣＭＰプロセス、エッチングプロセス、又はこれらの組み合わせを用いて第２の相互接続構造４１０Ａ～４１０Ｄから除去される。
【0037】
【0038】
第２の相互接続構造４１０Ａ～４１０Ｄの形成に続いて、少なくとも１個の堆積プロセスを実行して表面誘電体層４０６に重ねて第２の接合層５０２を選択的に形成する。図示するように、第２の接合層５０２は、表面誘電体層４０６が存在する領域にだけ形成されてよい。換言すれば、第２の接合層５０２は、第２の相互接続構造４１０Ａ～４１０Ｄのどの露出表面上にも形成されない場合がある。様々な実施形態において、アルミニウム（Ａｌ）を含む第２の接合層５０２が、液相又は気相のＡｌ前駆体を用いて表面誘電体層４０６の１個以上の表面（例：第２の相互接続構造４１０Ａ～４１０Ｄの露出表面に横方向に隣接する表面誘電体層４０６の表面の部分）を処理することにより形成される。例えば、前駆体としてトリメチルアルミニウム又はジメチルアルミニウムイソプロポキシドを用いてよい。様々な実施形態において、第２の接合層５０２の厚さは約１ナノメートル～約２ナノメートルであってよい。
【0039】
図１の動作１１０に対応して、図６は、様々な実施形態による、様々な加工段階の一つにおいて、第１の基板２０２（第１の半導体ダイ）が第２の基板４０２（又は第２の半導体ダイ）に結合された半導体パッケージ２００の断面図である。
【0040】
いくつかの実施形態において、第１の半導体ダイと第２の半導体ダイは、第１の半導体ダイの最上面（例：第１の接合層３０２の最上面）を第２の半導体ダイの最上面（例：第２の接合層５０２の最上面）に結合することにより、ハイブリッド接合プロセスを用いて互いに接合される。例えば、第２の半導体ダイは、図６に示す状態から反転、すなわち１８０度回転される。次に、第１の半導体ダイの第１の相互接続構造２１０Ａ～２１０Ｄを、第２の半導体ダイの第２の相互接続構造４１０Ａ～４１０Ｄに各々整列させる。第１と第２の半導体ダイの整列は、一例として光学的センシングを用いて実現されてよい。第１の接合層３０２の部分の最上面（第１の相互接続構造２１０Ａ～２１０Ｄの最上面よりも高い）もまた、第２の接合層５０２の部分の最上面（第２の相互接続構造４１０Ａ～４１０Ｄの最上面よりも高い）と整列される。
【0041】
第１と第２の半導体ダイの整列プロセスの後、第１及び第２の半導体ダイは、圧力及び熱を加えることにより互いにハイブリッド接合される。様々な実施形態において、第２の接合層５０２のＡｌは、ベータＨ脱離を介して、第１の接合層３０２のアルコキシシロキシドに触媒作用を及ぼし、これにより、基板間に挟まれて接合された（例えばＡｌＳｉＯを含む）第３の接合層６０２が形成される。第１の接合層３０２及び第２の接合層５０２が各々厚さ２ナノメートル未満に形成されているため、いくつかの実施形態において第３の接合層６０２の厚さを約４ｎｍ未満にできる。加えられる圧力は約３０ＭＰａ未満の圧力を含んでいてよく、加えられる熱は複数の例として、約１００～５００℃の温度でのアニーリングプロセスを含んでいてよいが、代替的に、他のレベルの圧力及び熱をハイブリッド接合プロセスに用いてもよい。ハイブリッド接合プロセスは、Ｎ２環境、Ａｒ環境、Ｈｅ環境、（約４～１０％Ｈ２）／（約９０～９６％不活性ガス又はＮ２）環境、不活性混合ガス環境、これらの組み合わせ、又は他の種類の環境で実行されてよい。
【0042】
ハイブリッド接合プロセスにより、第１の相互接続構造２１０Ａ～２１０Ｄが第２の相互接続構造４１０Ａ～４１０Ｄに各々接続された状態で、表面誘電体層２０６と４０６の間に第３の接合層６０２が形成される。すなわち、表面誘電体層２０６及び４０６の部分の間に（第３の接合層６０２を介して）ある個数の非金属間接合が各々形成され、第１の相互接続構造２１０Ａ～２１０Ｄと第２の相互接続構造４１０Ａ～４１０Ｄの間にある個数の金属間接合が各々形成される。ハイブリッド接合プロセスの一部は非金属間接合を形成する融合プロセスを含んでいてよく、ハイブリッド接合プロセスの一部は、例えば金属間接合を形成する銅間接合プロセスを含んでいてよい。用語「ハイブリッド」は、例えば他の種類のウェハ間接合プロセス又はダイ間接合プロセスで行われているように、１種類の接合だけを形成するのではなく、単一の接合プロセスを用いて二つの異なる種類の接合を形成することを指す。
【0043】
図７には、２つの基板の上に形成された２つの元来異なる接合層に基づいて、少なくとも２つの結合された（例：接合された）ウェハ、ダイ、又は基板を有する半導体パッケージを形成する別の例示的な方法７００のフロー図を示す。方法７００は、方法７００がハイブリッド接合プロセスを含んでいない場合があることを除いて、図１の方法１００とほぼ同様であることに注意されたい。従って、図７の方法７００の動作について以下では簡単にしか記述していない場合がある。
【0044】
例えば、方法７００は第１の基板を用意する動作７０２から始まる。第１の基板にＳｉＯ２等の１個以上の低誘電体材料で形成された第１の誘電体層が重ね合わされていてよい。方法７００は動作７０４に進み、第１の基板に重ねて（例：第１の誘電体層と接触して）第１の接合層が形成される。アルコキシシロキシドを含む第１の接合層が気相又は液相表面処理を用いて第１の誘電体層に形成される。例えば、トリス（ｔｅｒｔ－ペントキシ）シリコン（ジメチルアミド）、又は同様の化合物／複合材料が第１の誘電体層の最上面のＯＨ基と選択的に反応する場合がある。方法７００は動作７０６に進み、第２の基板が用意される。第２の基板にもＳｉＯ２等の１個以上の低誘電体材料で形成された第２の誘電体層が重ね合わされていてよい。方法７００は動作７０８に進み、第２の基板に重ねて（例：第２の誘電体層と接触して）第２の接合層が形成される。アルミニウム（Ａｌ）を含む第２の接合層は、液相又は気相のＡｌ前駆体により第２の誘電体層の最上面を処理することにより形成される。例えば、前駆体としてトリメチルアルミニウム又はジメチルアルミニウムイソプロポキシドを用いてよい。方法７００は次いで動作７１０に進み、第１の接合層と第２の接合層を結合することに基づいて第１の基板を第２の基板に結合させる。結合された接合層（例：単一の接合層）は、様々な実施形態に従よればＡｌＳｉＯを含んでいてよい。
【0045】
上の説明において、処理システムの特定幾何学的形状、そこで用いられる様々な要素及びプロセスの説明等、特定の詳細事項を開示してきた。しかし、本明細書の技術はこれら特定の詳細事項から逸脱する他の複数の実施形態で実施されてよく、そのような詳細事項は説明目的であって限定的でないことが理解されよう。本明細書に開示する複数の実施形態について添付の図面を参照しながら記述してきた。同様に、説明目的で、理解が深まるよう特定の番号、材料、及び構成が示されている。しかしながら、このような特定の詳細事項が無くても複数の実施形態を実装することができる。ほぼ同一の機能構造を有する要素は同一参照文字で示され、従って冗長な説明を全て省略できる。
【0046】
様々な実施形態の理解を補助すべく、様々な技術を複数の別個の動作として説明してきた。説明の順序を、これらの動作が必然的に順序に依存するものとして解釈すべきではない。実際、これらの動作は提示された順序で実行されなくてもよい。記述した動作は、記述した実施形態とは異なる順序で実行されてよい。様々な追加的動作が実行されてよく、及び／又は記述した動作が追加的な実施形態では省略されてよい。
【0047】
本明細書で用いる「基板」又は「対象基板」は一般、本発明に従い処理される対象を指す。基板は、素子、特に半導体又は他の電子素子の任意の材料部分又は構造を含んでいてよく、例えば、半導体ウェハ、レチクル等のベース基板構造で、又は薄膜等のベース基板構造に用意された又は重ね合わされた層を含んでいてよい。従って、基板は、パターニングされているか否かに依らず、いかなる特定のベース構造、下層又は上層にも限定されず、そのような層又はベース構造、並びに層及び／又はベース構造のあらゆる組み合わせを含むものとする。本明細書において特定の種類の基板に言及する場合があるが、説明目的に過ぎない。
【0048】
当業者には、本発明の同じ目的を達成しながら、上で説明した技術の動作に多くの変更が可能であることも理解されよう。このような変更は、本開示の範囲に含まれるものと意図されている。このように、本発明の複数の実施形態に関する上述の説明は限定を意図していない。むしろ、本発明の複数の実施形態の制限事項は以下の請求項に示されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【国際調査報告】