特表 2024-533521 符号化イネーブルクロックゲータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-12

(54)【発明の名称】符号化イネーブルクロックゲータ

(51)【国際特許分類】

   G11C 7/10 20060101AFI20240905BHJP

   G06F 12/0895 20160101ALI20240905BHJP

【ＦＩ】

G11C7/10 240

G06F12/0895 108

G11C7/10 510

G11C7/10 415

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024516568

(86)(22)【出願日】2022-07-27

(85)【翻訳文提出日】2024-04-05

(86)【国際出願番号】 US2022038560

(87)【国際公開番号】W WO2023048821

(87)【国際公開日】2023-03-30

(31)【優先権主張番号】17/485,178

(32)【優先日】2021-09-24

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】パトリック ジェイ． シバーズ

【テーマコード（参考）】

5B205

【Ｆターム（参考）】

5B205NN64

5B205UU31

(57)【要約】

プロセッサ及びデータストレージ構造を含む処理デバイスが提供される。データストレージ構造は、複数のラインを含むデータストレージアレイを含む。各ラインは、データビットを記憶するように構成された少なくとも１つのＡラッチと、クロックゲータと、を含む。データストレージ構造は、異なるクロックサイクルにわたって、複数のラインのうち何れかのラインの少なくとも１つのＡラッチに書き込まれる異なるデータビットを記憶するように構成された書き込みデータＢラッチを含む。データストレージ構造は、複数のラインのクロックゲータによって共有される複数の書き込みインデックスＢラッチも含む。複数の書き込みインデックスＢラッチは、異なるクロックサイクルにわたって、対応するデータビットが記憶されるラインにインデックスを付ける値を有するインデックスビットの組み合わせを記憶するように構成されている。
【選択図】図３

【特許請求の範囲】

【請求項1】

プロセッサと、
データストレージ構造と、を備える処理デバイスであって、
前記データストレージ構造は、
複数のラインを含むデータストレージアレイであって、各ラインは、データビットを記憶するように構成された少なくとも１つのＡラッチと、クロックゲータと、を含む、データストレージアレイと、
異なるクロックサイクルにわたって、前記複数のラインのうち何れかのラインの前記少なくとも１つのＡラッチに書き込まれる異なるデータビットを記憶するように構成された書き込みデータＢラッチと、
前記複数のラインの前記クロックゲータによって共有される複数の書き込みインデックスＢラッチであって、前記異なるクロックサイクルにわたって、対応するデータビットが記憶されるラインにインデックスを付ける値を有するインデックスビットの組み合わせを記憶するように構成された複数の書き込みインデックスＢラッチと、を備える、
処理デバイス。

【請求項2】

前記データストレージ構造内の前記書き込みインデックスＢラッチの数は、前記ストレージアレイ内の各ラインにインデックスを付けるために使用されるインデックスビットの数に対応する、
請求項１の処理デバイス。

【請求項3】

前記対応するデータビットは各ラインに供給され、
前記インデックスビットの組み合わせの値によってインデックス付けされた前記ラインの前記少なくとも１つのＡラッチは、前記対応するデータビットによって更新され、
前記インデックスビットの組み合わせによってインデックス付けされていない他のラインのＡラッチに以前に記憶されたデータは維持される、
請求項１の処理デバイス。

【請求項4】

前記インデックスビットの組み合わせによってインデックス付けされた前記ラインの前記クロックゲータはイネーブルされ、
前記他のラインの各々の前記クロックゲータはイネーブルされない、
請求項３の処理デバイス。

【請求項5】

前記ラインの前記少なくとも１つのＡラッチの更新されたデータは前記ラインから読み出され、
前記他のラインのＡラッチに維持されたデータは前記他のラインから読み出される、
請求項４の処理デバイス。

【請求項6】

前記インデックスビットの組み合わせを復号するように構成されたデコーダを備え、
前記インデックスビットの復号された組み合わせによってインデックス付けされた前記ラインの前記クロックゲータはイネーブルされる、
請求項４の処理デバイス。

【請求項7】

前記プロセッサは、
前記ラインを前記対応するデータビットで更新するための命令を提供することと、
前記ラインにインデックスを付ける前記インデックスビットの組み合わせを復号するように前記デコーダを制御することと、
を行うように構成されている、
請求項６の処理デバイス。

【請求項8】

前記データストレージアレイの各ラインは１ビット幅であり、各ラインは、前記データビットを記憶するように構成された単一のＡラッチを含む、
請求項１の処理デバイス。

【請求項9】

処理デバイスとともに使用するためのデータストレージ構造であって、
前記データストレージ構造は、
複数のラインを含むデータストレージアレイであって、各ラインは、データビットを記憶するように構成された少なくとも１つのＡラッチと、クロックゲータと、を含む、データストレージアレイと、
異なるクロックサイクルにわたって、前記複数のラインのうち何れかのラインの前記少なくとも１つのＡラッチに書き込まれる異なるデータビットを記憶するように構成された書き込みデータＢラッチと、
前記複数のラインの前記クロックゲータによって共有される複数の書き込みインデックスＢラッチであって、前記異なるクロックサイクルにわたって、対応するデータビットが記憶されるラインにインデックスを付ける値を有するインデックスビットの組み合わせを記憶するように構成された複数の書き込みインデックスＢラッチと、を備える、
データストレージ構造。

【請求項10】

前記データストレージ構造内の前記書き込みインデックスＢラッチの数は、前記ストレージアレイ内の各ラインにインデックスを付けるために使用されるインデックスビットの数に対応する、
請求項８のデータストレージ構造。

【請求項11】

前記対応するデータビットは各ラインに供給され、
前記インデックスビットの組み合わせの値によってインデックス付けされた前記ラインの前記少なくとも１つのＡラッチは、前記対応するデータビットによって更新され、
前記インデックスビットの組み合わせによってインデックス付けされていない他のラインのＡラッチに以前に記憶されたデータは維持される、
請求項９のデータストレージ構造。

【請求項12】

前記インデックスビットの組み合わせによってインデックス付けされた前記ラインの前記クロックゲータはイネーブルされ、
前記他のラインの各々の前記クロックゲータはイネーブルされない、
請求項１１のデータストレージ構造。

【請求項13】

前記ラインの前記少なくとも１つのＡラッチの更新されたデータは前記ラインから読み出され、
前記他のラインのＡラッチに維持されたデータは前記他のラインから読み出される、
請求項１２のデータストレージ構造。

【請求項14】

前記インデックスビットの組み合わせを復号するように構成されたデコーダを備え、
前記インデックスビットの復号された組み合わせによってインデックス付けされた前記ラインの前記クロックゲータはイネーブルされる、
請求項１２のデータストレージ構造。

【請求項15】

前記ストレージアレイは、１ビット幅のラインアレイであり、各ラインは、前記データビットを記憶するように構成された単一のＡラッチを含む、
請求項９のデータストレージ構造。

【請求項16】

データストレージアレイにアクセスする方法であって、
書き込みデータＢラッチからストレージアレイの複数のラインの各々にデータビットを供給するステップであって、各ラインは、少なくとも１つのＡラッチと、クロックゲータと、を含む、ステップと、
前記複数のラインの前記クロックゲータによって共有される書き込みインデックスＢラッチ内のインデックスビットの組み合わせによってインデックス付けされた前記複数のラインのうち何れかのラインの前記クロックゲータをイネーブルするステップと、
前記インデックスビットの組み合わせの値によってインデックス付けされた前記ラインの前記少なくとも１つのＡラッチを前記データビットで更新するステップと、
前記インデックスビットの組み合わせによってインデックス付けされていない他のラインの少なくとも１つのＡラッチに以前に記憶されたデータを維持するステップと、を含む、
方法。

【請求項17】

前記ラインの前記少なくとも１つのＡラッチにおいて更新された前記データビットを読み出すステップと、
前記他のラインのＡラッチに維持されたデータを読み出すステップと、を含む、
請求項１６の方法。

【請求項18】

前記インデックスビットの組み合わせを復号するステップと、
前記インデックスビットの復号された組み合わせによってインデックス付けされた前記ラインの前記クロックゲータをイネーブルにするステップと、を含む、
請求項１６の方法。

【請求項19】

前記ラインを前記データビットで更新するための命令を提供するステップと、
前記ラインにインデックスを付ける前記インデックスビットの組み合わせを復号するステップを制御するステップと、を含む、
請求項１６の方法。

【請求項20】

書き込みインデックスＢラッチの数は、前記ストレージアレイ内の各ラインにインデックスを付けるために使用されるインデックスビットの数に対応する、
請求項１６の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２１年９月２４日に出願された米国特許出願第１７／４８５，１７８号（発明の名称「符号化イネーブルクロックゲータ」）の利益を主張し、参照により、本明細書に十分に記載されているように組み込まれる。

【背景技術】

【0002】

データストレージ構造は、処理デバイスにおける様々な機能のために使用される。データストレージアレイは、各々がアレイインデックスによって識別される値の集合を含むインデックス付き構造である。例えば、メモリ（例えば、メインメモリ、キャッシュメモリ）との間でデータを記憶し同期させるために、より広い（例えば、エントリ当たりのビット数がより多い）データストレージアレイが通常使用される。他の機能（例えば、データのスケジューリング、追跡及び測定）を実行するために、より幅の狭い（ライン当たりのビット数が少ない）データストレージアレイを使用することができる。例えば、プログラムの実行中に、１ビット幅のデータストレージアレイを使用して、各ビットが特定のエントリが有効であるか無効であるかを示すキャッシュの複数のエントリを追跡することができる。

【0003】

添付の図面と共に例として与えられる以下の説明から、より詳細な理解を得ることができる。

【図面の簡単な説明】

【0004】

【図1】本開示の１つ以上の特徴を実装することができる例示的なデバイスのブロック図である。

【図2】本開示によるストレージ構造が提供され得る処理デバイスの異なる構成要素を示すブロック図である。

【図3】本開示の特徴によるデータストレージ構造の例示的な記憶アレイへのアクセスを示す図である。

【図4】本開示の特徴によるデータストレージアレイへの例示的なアクセス方法を示すフロー図である。

【発明を実施するための形態】

【0005】

従来のデータストレージアレイは、フリップフロップ等の論理回路のアレイを含み、各フリップフロップは、ライン（例えば、エントリ）のデータの単一ビットを記憶する。データの各ラインは、アレイの対応するラインに記憶される。データストレージアレイのサイズ（例えば、フリップフロップの数）は、アレイ内のラインの数及びアレイ内のラインの幅に応じて変化する。アレイ内の各ラインは、データの各ラインについて対応する数のビットのデータを記憶するために使用されるいくつかのフリップフロップを含む。例えば、１００本の８ビット幅のデータラインを記憶するように構成された従来のデータストレージアレイは、８００個のフリップフロップを含む。すなわち、各ラインは８個のフリップフロップを含み、ライン内の各フリップフロップはラインの８ビットのデータのうち何れかを記憶する。

【0006】

データのラインを記憶することに加えて、フリップフロップは、データの同期フローを制御するために使用される。クロックサイクルの遷移時に、フリップフロップは、記憶していたデータのビットを更新する（すなわち、データの新しいビットを記憶する）か又は保持する。例えば、従来のデータストレージアレイにおける各フリップフロップは、２つのラッチ（すなわち、Ａラッチ及びＢラッチ）を含む。Ａラッチは、ラインのデータのビットを記憶するために使用される。Ｂラッチへの値入力は、クロックサイクルの遷移において、フリップフロップに記憶していたデータのビットを更新させるか又は保持させる。各Ａラッチ及びＢラッチは、デバイス内の物理的領域を占有する。Ａラッチ及びＢラッチの数によって占有される面積は、アレイのサイズが増大するにつれて増大する。

【0007】

しかし、アレイ内のＢラッチの数は、各ラインに対して共通のＢラッチを使用することによって減らすことができる。単一ラインのビットは、同時に（例えば、クロックサイクルの遷移時に）アレイに書き込まれ、アレイから読み出される。したがって、単一のＢラッチを使用して、ラインのＡラッチの各々に、クロックサイクルの遷移時にそれらのデータを変更又は保持させることができる。すなわち、ライン内の各Ａラッチに対してＢラッチを使用する代わりに、ライン内のデータは、ラインのＡラッチの各々と通信する単一の共通Ｂラッチを使用して更新することができる。

【0008】

しかしながら、典型的には、データの少数のラインのみが同時に更新され、更新されていないストレージアレイのライン内のデータは、他のラインが更新されている間、維持されなければならない。ライン内のデータは、データを保持するためにマルチプレクサを使用することによって又はクロックゲータを使用することによって維持される。

【0009】

マルチプレクサは、ライン内のデータを維持するために使用することができるが、クロックゲータは、データを維持し、ストレージアレイを実装するためにマルチプレクサよりも占有面積が小さく、消費電力が少ないので、クロックゲータは、より効率的にデータを維持する。クロックゲータは、Ａラッチ内のデータがクロックサイクルの遷移時に更新されるか保持されるかを制御するために使用される。クロックゲータは、２つの入力信号、すなわち、クロック信号及びイネーブル信号（すなわち、制御信号）を受け取る。イネーブル信号の値（例えば、０又は１）に依存して、クロック信号は、Ａラッチに供給されるか又はＡラッチに供給されない。例えば、クロックゲータは、クロック信号（すなわち、各クロックサイクルの遷移を示す）を連続的に受信する。クロックゲータへのイネーブル信号の値が１である場合、クロック信号がＡラッチに供給され、Ａラッチはデータの新しいビットを記憶するように更新される。クロックゲータへのイネーブル信号の値が０である場合、クロック信号がＡラッチに供給されず、Ａラッチに記憶されたデータのビットは維持される。

【0010】

従来のストレージアレイは、アレイ内の各ラインに共通クロックゲータを含む。したがって、単一のイネーブル信号を使用して、Ａラッチ内のデータのラインがクロックサイクルの遷移時に更新されるか保持されるかを制御することができる。しかしながら、各クロックゲータは、Ｂラッチも使用する（すなわち、各クロックゲータは、上述したようにＢラッチの領域を占有する）。すなわち、多数のＢラッチが各ラインから除去される一方で、付加的なＢラッチが各ラインのクロックゲータのためにストレージアレイの各ラインに追加される。理解され得るように、各ラインに対して共通クロックゲータ（すなわち、単一のＢラッチ）を使用することは、ライン（すなわち、６４ビット幅のライン）当たりのビット数が増加するにつれて、構造的により効率的になる。なぜなら、単一のＢラッチが、ラインにおいて、各Ａラッチに対して、より多数のＢラッチを置換するために使用され得るからである。すなわち、より多くのＢラッチ（より多くのＡラッチに対応する）が単一の共通Ｂラッチによって置き換えられる場合、より多くのＢラッチ面積が低減される。

【0011】

しかしながら、（アレイの同じ全体容量を維持しながら）ライン当たりのビット数を増加させることは、電力消費及びレイテンシの増加を引き起こし得る。例えば、場合によっては、ラインのビットの一部（すなわち、ラインの全てのビットではない）が同時に（例えば、クロック信号の遷移時に）更新される。ラインのビットの一部が更新されると、読み出し－修正－書き込み動作（read-modify-write operation）が実行される。すなわち、データのラインが読み出され、ラインのビットの一部が変更され、ラインは、ビットの変更された部分でアレイに書き戻される。読み出し－修正－書き込み動作は、動作を実行するためにより多くの電力が消費されるので、非効率的である。加えて、データは、変更され再書き込みされる前に最初に読み出されなければならないので、有用なデータを得るために読み出しを実行する代わりに、再書き込みをサポートするために読み出しを実行することによって、時間が非効率的に費やされる。理解され得るように、読み出し－修正－書き込み動作は、ライン当たりのビット数が増加するにつれて、より非効率的になる。例えば、２ビット幅のラインの一部（例えば、１ビット）が更新される場合、ラインの２ビットが読み出され、１ビットが更新され、２ビットがアレイに書き戻される。比較すると、更新される１ビットがより広いライン（例えば、８ビット幅のライン）の一部である場合、増加した数のビットがアレイから読み出され、アレイに再書き込みされる。すなわち、８ビットが読み出され、１ビットが更新され、８ビットがアレイに書き戻される。

【0012】

したがって、ライン当たりのビット数を増加させることは、（上述したように）構造的により効率的であるが、電力消費及びレイテンシに関しては、あまり効率的ではない。同様に、ライン当たりのビット数を減少させることは、電力消費及びレイテンシに関してより効率的であるが、構造的に効率的ではない。

【0013】

本開示の特徴は、各ラインのクロックゲータ間で共有される少数の共通書き込みインデックスＢラッチを使用することによって、データストレージアレイに効率的にアクセスするための装置及び方法を含む。共通書き込みインデックスＢラッチは、対応するラインに記憶されるデータをインデックス付けし、他のラインのクロック信号が他のラインのデータを維持することをイネーブルすることなく、対応するラインのクロック信号が対応するラインのデータを更新することをイネーブルするために使用される。

【0014】

本開示の特徴は、ライン当たりのビット数によってもたらされる構造的な非効率性を低減する。本開示の特徴は、ラインごとに任意の数のビット（すなわち、ラインごとに任意の数のＡラッチ）を有するストレージアレイに効率的にアクセスすることができる。各ラインのクロックゲータ間で共有される少数の共通書き込みインデックスＢラッチを使用することは、ライン当たりのビット数が小さい（例えば、１又は２）場合にストレージアレイにアクセスする場合の従来のストレージ構造（すなわち、各ラインに対して共通クロックゲータ及びＢラッチを使用する）の構造的非効率性を低減する。また、構造的に非効率であることなくライン当たりのビット数を低減することができるので、本開示の特徴は、（ラッチによって占有される）全体的な面積を低減し、読み出し－修正－書き込み動作を実行する非効率性を低減する。

【0015】

プロセッサ及びデータストレージ構造を含む処理デバイスが開示される。データストレージ構造は、複数のラインを含むデータストレージアレイを含む。各ラインは、データビット及びクロックゲータを記憶するように構成された少なくとも１つのＡラッチを含む。また、データストレージ構造は、異なるクロックサイクルにわたって、それぞれが複数のラインのうち何れかの少なくとも１つのＡラッチに書き込まれる異なるデータビットを記憶するように構成された書き込みデータＢラッチを含む。また、データストレージ構造は、複数のラインのクロックゲータによって共有される複数の書き込みインデックスＢラッチを含む。複数の書き込みインデックスＢラッチは、異なるクロックサイクルにわたって、対応するデータビットが記憶されるラインのうち何れかにインデックスを付ける値を有するインデックスビットの組み合わせを記憶するように構成されている。

【0016】

処理デバイスとともに使用するためのデータストレージ構造が開示され、このデータストレージ構造は、複数のラインを含むデータストレージアレイを含み、各ラインは、データビットを記憶するように構成された少なくとも１つのＡラッチとクロックゲータとを含む。また、データストレージ構造は、異なるクロックサイクルにわたって、それぞれが複数のラインのうち何れかの少なくとも１つのＡラッチに書き込まれる異なるデータビットを記憶するように構成された書き込みデータＢラッチを含む。また、データストレージ構造は、複数のラインのクロックゲータによって共有され、異なるクロックサイクルにわたって、対応するデータビットが記憶されるラインのうち何れかにインデックスを付ける値を有するインデックスビットの組み合わせを記憶するように構成された複数の書き込みインデックスＢラッチを含む。

【0017】

書き込みデータＢラッチからストレージアレイの複数のラインの各々にデータビットを供給することを含む、データストレージアレイにアクセスする方法が開示される。各ラインは、少なくとも１つのＡラッチ及びクロックゲータを含む。また、本方法は、ラインのクロックゲータによって共有される書き込みインデックスＢラッチ内のインデックス付けされたビットの組み合わせによってインデックス付けされたラインのうち何れかのクロックゲータをイネーブルするステップと、インデックスビットの組み合わせの値によってインデックス付けされた１つのラインの少なくとも１つのＡラッチをデータビットで更新するステップと、インデックスビットの組み合わせによってインデックス付けされていない他のラインの少なくとも１つのＡラッチ内に以前に記憶されたデータを維持するステップと、を含む。

【0018】

図１は、本開示の１つ以上の特徴が実装され得る例示的なデバイス１００のブロック図である。デバイス１００は、例えば、コンピュータ、ゲームデバイス、ハンドヘルドデバイス、セットトップボックス、テレビ、携帯電話又はタブレットコンピュータを含み得る。デバイス１００は、プロセッサ１０２、メモリ１０４、ストレージ１０６、１つ以上の入力デバイス１０８、及び、１つ以上の出力デバイス１１０を含む。また、デバイス１００は、オプションで、入力ドライバ１１２及び出力ドライバ１１４を含み得る。デバイス１００は、図１に示されていない追加の構成要素を含み得ることを理解されたい。

【0019】

様々な代替例では、プロセッサ１０２は、中央処理ユニット（Central Processing Unit、ＣＰＵ）、グラフィックス処理ユニット（Graphics Processing Unit、ＧＰＵ）、同じダイ上に位置するＣＰＵ及びＧＰＵ、又は、１つ以上のプロセッサコアを含み、各プロセッサコアは、ＣＰＵ又はＧＰＵとすることができる。様々な代替例では、メモリ１０４は、プロセッサ１０２と同じダイ上に位置しているか、又は、プロセッサ１０２とは別に位置する。メモリ１０４は、揮発性又は不揮発性メモリ（例えば、ランダムアクセスメモリ（Random Access Memory、ＲＡＭ）、ダイナミックＲＡＭ（Dynamic RAM、ＤＲＡＭ）、キャッシュ）を含む。

【0020】

ストレージ１０６は、固定又はリムーバブルストレージ（例えば、ハードディスクドライブ、ソリッドステートドライブ、光ディスク、フラッシュドライブ）を含む。入力デバイス１０８は、キーボード、キーパッド、タッチスクリーン、タッチパッド、検出器、マイクロフォン、加速度計、ジャイロスコープ、生体認証スキャナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２シグナルの送信及び／又は受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。出力デバイス１１０は、ディスプレイ、スピーカ、プリンタ、触覚フィードバックデバイス、１つ以上の光、アンテナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２シグナルの送信及び／又は受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。

【0021】

入力ドライバ１１２は、プロセッサ１０２及び入力デバイス１０８と通信し、プロセッサ１０２が入力デバイス１０８から入力を受信することを可能にする。出力ドライバ１１４は、プロセッサ１０２及び出力デバイス１１０と通信し、プロセッサ１０２が出力デバイス１１０に出力を送信することを可能にする。入力ドライバ１１２及び出力ドライバ１１４は、オプションの構成要素であること、並びに、デバイス１００は、入力ドライバ１１２及び出力ドライバ１１４が存在しない場合に、同じ方式で動作することに留意されたい。出力ドライバ１１４は、表示デバイス１１８に連結された加速処理デバイス（Accelerated Processing Device、「ＡＰＤ」）１１６を含む。ＡＰＤは、プロセッサ１０２から計算コマンド及びグラフィックスレンダリングコマンドを受け入れて、それらの計算及びグラフィックスレンダリングコマンドを処理し、表示のために表示デバイス１１８にピクセル出力を提供するように構成されている。以下で更に詳細に説明するように、ＡＰＤ１１６は、単一命令複数データ（Single-Instruction-Multiple-Data、ＳＩＭＤ）パラダイムに従って計算を行うように構成された１つ以上の並列処理ユニットを含む。こうして、様々な機能は、本明細書では、ＡＰＤ１１６によって又はＡＰＤ１１６と併せて実行されるものとして説明されているが、様々な代替例では、ＡＰＤ１１６によって行われるものとして説明される機能は、ホストプロセッサ（例えば、プロセッサ１０２）によって駆動されず、表示デバイス１１８にグラフィック出力を提供するように構成された同様の能力を有する他のコンピューティングデバイスによって、追加的又は代替的に行われる。例えば、ＳＩＭＤパラダイムに従って処理タスクを行う任意の処理システムが、本明細書に説明される機能を行うように構成され得ることが企図される。代替的に、ＳＩＭＤパラダイムに従って処理タスクを行わないコンピューティングシステムが、本明細書に説明される機能を行うことが企図される。

【0022】

図２は、本開示による、ストレージ構造２３０が提供され得る処理デバイスの異なる構成要素を示すブロック図である。図２に示されるいくつかの構成要素は、例えば、アクセラレーテッドプロセッサ（例えば、ＧＰＵ）等のプロセッサの構成要素である。本開示の特徴は、ＣＰＵ等の第１のタイプの１つ以上のプロセッサ、及び／又は、ＧＰＵ等の第２のタイプの１つ以上のプロセッサによって実行することができる。

【0023】

本開示の特徴は、複数のレベルのうち何れかのキャッシュを使用して実装することができる。例えば、図２に示されるように、構成要素は、複数のプロセッサコア２０４を含む。各コア２０４は、対応するレベル１キャッシュ２１４と通信し、対応するレベル１キャッシュ２１４を使用してデータを処理するように構成された、対応するレベル１キャッシュコントローラ２１８を含む。

【0024】

図２に更に示されるように、構成要素は、レベル２キャッシュ２１６と通信し、レベル２キャッシュ２１６を使用してデータを処理するように構成されたレベル２キャッシュコントローラ／プロセッサ２２０を含む。また、キャッシュコントローラ／プロセッサ２２０は、次のキャッシュレベル（より高いキャッシュレベル）と通信する。任意の数のＮレベルキャッシュを使用することができる。Ｎレベルキャッシュ２１２（例えば、ラストレベルキャッシュ）等の次のレベルキャッシュ及びＮレベルキャッシュコントローラ２１０は、同じダイ又は複数のダイ上に位置し得る、例えば、ＣＰＵ又はＧＰＵ（図示せず）のキャッシュ等の複数のプロセッサのキャッシュと通信し、それらによって共有され得る。

【0025】

メモリコントローラ／プロセッサ２０８は、メモリ１０４（例えば、ＤＲＡＭ）、並びに、キャッシュコントローラ２２０及び２１８と通信する。図２に示されるように、複数のクライアント２０６が、メモリコントローラ２０８と通信している。クライアント２０６が、メモリの部分が割り当てられることを要求する場合に、メモリコントローラ２０８は、クライアント２０６（例えば、ディスプレイクライアント）から要求を受信及びサービスし、キャッシュコントローラ２２０を介してキャッシュ２１６に、キャッシュコントローラ２１８を介してキャッシュ２１４にアクセスするように構成されている。メモリコントローラ／プロセッサ２０８は、クライアント２０６から要求を受信し、メモリを割り当て、１つ以上のキャッシュ（例えば、ラストレベルキャッシュ２１２）へのアクセスを制御し、本明細書で説明される様々な他の機能を行うように構成されている。例えば、メモリコントローラ／プロセッサ２０８は、１つ以上のクライアント２０６によるキャッシュアクセスを制御するように構成される。説明を簡略化するために、図２は、単一のクライアント２０６を示している。しかしながら、メモリコントローラは、任意の数のクライアントから要求を受信するように構成されている。

【0026】

データストレージ構造は、処理デバイスの様々な異なる構成要素において実装され得る。例えば、図２に示すように、データストレージ構造２４０は、プロセッサコア２０４において、メモリ１０４の一部として、又は、Ｌ１キャッシュ、Ｌ２キャッシュ若しくは任意のレベルキャッシュ等のキャッシュとして実装され得る。データストレージ構造を使用して、様々な機能を実行することができる。例えば、データを記憶し、メモリとの間でデータフローを同期させ、データをスケジューリングし、追跡し、測定する。例えば、プログラムの実行中に、１ビット幅のデータストレージアレイを使用して、各ビットが特定のエントリが有効であるか無効であるかを示すキャッシュの複数のエントリを追跡することができる。また、データストレージ構造は、インデックス付けされたストレージ構造へのランダムアクセスが実施される任意の機能を実行するために、デバイスの様々な場所で使用され得る。

【0027】

図３は、本開示の特徴によるデータストレージ構造２３０の例示的なストレージアレイ３０２へのアクセスを示す図である。図３に示すように、データストレージアレイ３０２は、複数のライン（すなわち、ライン０～ラインＮ）を含む。本開示の特徴は、任意の数のラインを有するデータストレージアレイ３０２に対して実装され得る。各ラインは、複数のＡラッチ３０４を含む。各ラインにおけるＡラッチ３０４の数は、ラインの幅（すなわち、各ラインに格納され得るビット数）に依存する。本開示の特徴は、単一のＡラッチを含む任意の数のＡラッチを有するストレージアレイに対して実装され得る。各Ａラッチ３０４は、ライン内の１ビットのデータを保持するように構成されている。

【0028】

また、ストレージアレイ３０２の各ラインは、単一のクロックゲータ３０６を含む。各クロックゲータ３０６は、２つの入力（すなわち、クロック入力及びイネーブル入力）と、ラインのＡラッチ３０４の各々と通信する（例えば、電気的に接続される）出力と、を含む。各クロックゲータ３０６は、クロック信号（すなわち、各クロックサイクルの遷移を示す）を連続的に受信する。クロックゲータ３０６へのイネーブル信号の値が１である場合、クロック信号がラインのＡラッチに供給され、Ａラッチはデータの新しいビットを記憶するように更新される。クロックゲータ３０６へのイネーブル信号の値が０である場合、クロック信号がＡラッチ３０４に供給されず、Ａラッチに記憶されたデータのビットは維持される。

【0029】

また、ストレージ構造２３０は、書き込みデータ（ＷｒＤａｔａ）Ｂラッチ３０８を含む。書き込みデータＢラッチ３０８は、ストレージアレイ３０２内のＡラッチ３０４の各々と通信する（例えば、電気的に接続される）。書き込みデータＢラッチ３０８は、異なるクロックサイクルにわたって異なるデータビットを記憶するように構成されている。書き込みデータＢラッチ３０８内の各データビットは、何れかのライン内の何れかのＡラッチ３０４に書き込まれる。

【0030】

また、ストレージ構造２３０は、各々がインデックスビットを記憶するように構成された複数の書き込みインデックス（ＷｒＩｎｄｘ）Ｂラッチ３１０を含む。書き込みインデックスＢラッチ３１０は、ストレージアレイ３０２の各ライン内のクロックゲータ３０６の各々によって共有され、それと通信する。書き込みインデックスＢラッチ３１０は、共に、異なるクロックサイクルにわたって、インデックスビットの異なる組み合わせを記憶する。インデックスビットの各組み合わせの値は、書き込みデータＢラッチ３０８に同時に記憶された対応するデータビットが記憶されるデータストレージアレイ３０２のラインにインデックス付けするために（例えば、プロセッサによって）使用される。

【0031】

書き込みインデックスＢラッチ３１０の数は、ストレージアレイ３０２内のラインの数に依存する。すなわち、ストレージ構造２３０内の書き込みインデックスＢラッチの数は、ストレージアレイ３０２内のラインの各々にインデックスを付けるために使用されるインデックスビットの数に対応する。例えば、ストレージアレイ３０２が４つのラインを含む場合、２つの書き込みインデックスＢラッチ３１０は、書き込みデータＢラッチ３０８内の対応するデータビットが記憶される４つのラインのうち何れかにインデックスを付けるために２つのインデックスビットの組み合わせを記憶するために使用される（例えば、００は、ビットをライン０にインデックス付けし、０１は、ビットをライン１にインデックス付けし、１０は、ビットをライン２にインデックス付けし、１１は、ビットをライン３にインデックス付けする）。ストレージアレイ３０２が８つのラインを含む場合、３つの書き込みインデックスＢラッチ３１０が、８つのラインのうち何れかにインデックスを付けるために３つのインデックスビットの組み合わせを記憶するために使用される（例えば、０００は、データビットをライン０にインデックス付けし、００１は、データビットをライン１にインデックス付けする等）。

【0032】

書き込みインデックスＢラッチ３１０内のデータのビットは、デコーダ３１２によって復号される。復号されたビットは、書き込みデータＢラッチ３０８内のデータのビットが格納されるラインを示す。イネーブル信号（例えば、「１」の値）は、データのビットが記憶される対応するラインのクロックゲータ３０６に供給される。デコーダ３１２は、例えば、ハードウェアで実現される。また、デコーダ３１２は、ハードウェアとソフトウェア（例えば、デコーダ制御ビットの包含等のように、ハードウェアデコーダの挙動を修正するために使用されるソフトウェア）との組み合わせを使用して実装され得る。

【0033】

したがって、クロックサイクルの遷移時に、クロックゲータ３０６は、インデックスされたラインのＡラッチ３０４にクロック信号を供給し、Ａラッチ３０４は、次のクロックサイクルの遷移時に、ラインのＡラッチ３０４内の更新されたビットがライン３０４から読み出されるように、データの新しいビットを記憶するように更新される。復号されたビットが、書き込みデータＢラッチ３０８内のデータビットが記憶されるラインを示さない場合に、非イネーブル信号（例えば、「０」の値）が、対応するラインのクロックゲータ３０６に供給され、クロック信号は、そのラインに対してイネーブルされない。したがって、クロック信号がラインのＡラッチ３０４に供給されず、Ａラッチ３０４に記憶されたデータビットが維持される（すなわち、クロックサイクルの遷移時に、ラインのＡラッチ３０４内の変更されていないビットがＡラッチ３０４によって出力される）。

【0034】

図４は、本開示の特徴による、データストレージアレイへの例示的なアクセス方法４００を示すフロー図である。方法４００は、図３に示される例示的なストレージ構造２３０とともに説明される。説明を簡単にするために、以下で説明する例示的な方法４００では、各ラインは１ビット幅であり（すなわち、単一のＡラッチ３０４を含む）、ストレージ構造２３０は、データをストレージアレイ３０２内の８ラインのデータのうち何れかにインデックス付けするために使用される３つの書き込みインデックスＢラッチ３１０を含む。

【0035】

ブロック４０２及び４０４に示されるように、方法４００は、ストレージアレイ３０２の何れかのラインに記憶されるデータビット（図３においてＸ１として示される）を受信することと、ラインに記憶されるデータビットＸ１に対応するインデックスビット（図３において０ｘ０として示される）を受信することと、を含む。ブロック４０２及び４０４に示すプロセスは、図４に示す順序で順次実行することができる。代替的に、ブロック４０２及び４０４は、逆の順序で順次実行されてもよいし、同時に実行されてもよい。

【0036】

例えば、プロセッサは、データストレージアレイ３０２の１つ以上のライン内のデータを更新する命令を与える。ストレージアレイ３０２の第１のライン（すなわち、ライン０）内のデータを更新する命令が発行されると、データビットＸ１（例えば、「１」の値を有する）が書き込みデータＢラッチ３０８に供給され、３つのインデックスビット０ｘ０（各ビットが「０」の値を有する）が３つの書き込みインデックスＢラッチ３１０に供給され、各書き込みデータＢラッチ３０８は、インデックスビットの組み合わせがライン０にインデックス付けする「０００」の値を有するように何れかのインデックスビット０ｘ０を記憶する。

【0037】

ブロック４０６に示すように、方法４００は、データビットＸ１をストレージアレイ２３０の各ラインに供給することを含む。すなわち、データビット（「１」の値を有する）は、ストレージアレイ３０２内の各ラインのＡラッチ３０４に伝搬される。

【0038】

ブロック４０８に示すように、インデックス付けされたビットが復号される。次に、ブロック４１０において、インデックスされたビットによって示されるラインのクロックゲータ３０６がイネーブルされる。すなわち、ライン０のクロックゲータ３０６がイネーブルされる。したがって、クロック信号がライン０のＡラッチ３０４に供給され、ライン０のＡラッチ３０４は、ブロック４１２に示すように、値「１」を有するデータビットＸ１で更新され、更新された値「１」がライン０から読み出される。

【0039】

ライン２～８は、値「１」を有するデータビットＸ１に対応するインデックスビット０ｘ０によって示されていないので、ブロック４１４に示すように、データストレージアレイの他のライン（すなわち、ライン２～８）の各々におけるクロックゲータ３０６がイネーブルされない。したがって、クロック信号がライン２～８のＡラッチ３０４に供給されず、ライン２～８のＡラッチ３０４は維持される。ブロック４１６に示すように、ライン２～８のＡラッチ内の変更されていないデータビットが読み出される。

【0040】

ブロック４１８に示すように、ストレージアレイ３０４の何れかのラインのデータを更新するために新しいビットが供給される場合、本方法はブロック４０２に戻る。例えば、ストレージアレイ３０２の最後のライン（すなわち、ライン８）内のデータをデータビット（「０」の値を有する）で更新するために同じ命令又は異なる命令が発行される場合、データビットが書き込みデータＢラッチ３０８に供給され、「１１１」の値を有するインデックスビットの組み合わせが３つの書き込みインデックスＢラッチ３１０に供給され、各書き込みデータＢラッチ３０８は３つのインデックスビットのうち何れかを記憶する。ビットが再び復号され、ライン８のクロックゲータ３０６がイネーブルされる。クロック信号がライン８のＡラッチ３０４に供給され、ライン８のＡラッチ３０４は「０」の値を有するデータビットで更新される。他のライン（すなわち、ライン１～７）の各々におけるクロックゲータ３０６がイネーブルされず、クロック信号がライン１～７におけるＡラッチ３０４に供給されず、ライン１～７のＡラッチ３０４におけるデータビットが維持される。

【0041】

ストレージアレイ３０４の何れかのラインのデータを更新するために新しいビットが供給されない場合、本方法はブロック４２０で終了する。

【0042】

したがって、本開示の特徴は、ライン当たり任意の数のビット（すなわち、ライン当たり任意の数のＡラッチ）を用いて実装され得るが、本開示の特徴は、ライン当たりのビット数が小さい（例えば、１又は２）場合であっても、ストレージアレイ３０２に効率的にアクセスすることができる。すなわち、例示的なストレージアレイ３０２は、ラインごとに共通のクロックゲータ及びＢラッチを使用し、ラインごとにライン当たり少数のビットでデータストレージアレイにアクセスする従来のストレージ構造の構造的な非効率性を低減する。加えて、本開示の特徴は、電力消費及びレイテンシを低減する。

【0043】

本明細書の開示に基づいて、多くの変形が可能であることを理解されたい。特徴及び要素が特定の組み合わせで上述されているが、各特徴又は要素は、他の特徴及び要素を用いずに単独で、又は、他の特徴及び要素を用いて若しくは用いずに様々な組み合わせで使用することができる。

【0044】

図において示され及び／又は本明細書に説明される様々な機能ユニット（プロセッサ１０２、入力ドライバ１１２、入力デバイス１０８、出力ドライバ１１４、出力デバイス１１０、加速処理デバイス１１６、メモリコントローラ／プロセッサ２０８、並びにキャッシュコントローラ／プロセッサ２１０、２１８、２２０、並びに、ストレージ構造２３０を含むが、これらに限定されない）は、汎用コンピュータ、プロセッサ若しくはプロセッサコアとして、又は、汎用コンピュータ、プロセッサ若しくはプロセッサコアによって実行可能な非一時的なコンピュータ可読記憶媒体若しくは別の記憶媒体に記憶されているプログラム、ソフトウェア若しくはファームウェアとして実装され得る。提供される方法は、汎用コンピュータ、プロセッサ又はプロセッサコアにおいて実装することができる。好適なプロセッサとしては、例として、汎用プロセッサ、専用プロセッサ、従来型プロセッサ、デジタルシグナルプロセッサ（Digital Signal Processor、ＤＳＰ）、複数のマイクロプロセッサ、ＤＳＰコアと関連する１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）回路、任意の他のタイプの集積回路（Integrated Circuit、ＩＣ）、及び／又は、状態マシンが挙げられる。そのようなプロセッサは、処理されたハードウェア記述言語（Hardware Description Language、ＨＤＬ）命令及びネットリストを含む他の中間データ（コンピュータ可読媒体に記憶させることが可能な命令）の結果を使用して製造プロセスを構成することによって製造することができる。そのような処理の結果はマスクワークとすることができ、このマスクワークをその後の半導体製造プロセスにおいて使用して、本開示の特徴を実装するプロセッサを製造する。

【0045】

本明細書に提供される方法又はフローチャートは、汎用コンピュータ又はプロセッサによる実行のために非一時的なコンピュータ可読記憶媒体に組み込まれるコンピュータプログラム、ソフトウェア又はファームウェアにおいて実施することができる。非一時的なコンピュータ可読記憶媒体の例としては、読み取り専用メモリ（Read Only Memory、ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、内蔵ハードディスク及びリムーバブルディスク等の磁気媒体、磁気光学媒体、並びに、ＣＤ－ＲＯＭディスク及びデジタル多用途ディスク（Digital Versatile Disk、ＤＶＤ）等の光学媒体が挙げられる。

【図1】

【図2】

【図3】

【図4】

【国際調査報告】