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特表2024-533522アドレス線形化を使用して保存回復レイテンシを低減するためのデバイス及び方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-12
(54)【発明の名称】アドレス線形化を使用して保存回復レイテンシを低減するためのデバイス及び方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20240905BHJP
G06F 12/06 20060101ALI20240905BHJP
G06F 1/3287 20190101ALI20240905BHJP
G06F 1/3228 20190101ALI20240905BHJP
G06F 1/3234 20190101ALI20240905BHJP
【ＦＩ】
G06F12/00 550E
G06F12/06 515J
G06F1/3287
G06F1/3228
G06F1/3234
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024516573
(86)(22)【出願日】2022-07-18
(85)【翻訳文提出日】2024-04-10
(86)【国際出願番号】 US2022037502
(87)【国際公開番号】W WO2023048799
(87)【国際公開日】2023-03-30
(31)【優先権主張番号】17/483,694
(32)【優先日】2021-09-23
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】ベンジャミン チェン
(72)【発明者】
【氏名】アレクサンダー ジェイ． ブラノーバー
(72)【発明者】
【氏名】クリストファー ティー． ウィーバー
(72)【発明者】
【氏名】インドラニ ポール
(72)【発明者】
【氏名】ミヒル シャイルシュバイ ドクター
(72)【発明者】
【氏名】ジョン ピー． ペトリー
(72)【発明者】
【氏名】ステファン ヴィー． コソノキー
(72)【発明者】
【氏名】トーマス ジェイ． ギブニー
(72)【発明者】
【氏名】ホセ ジー． クルツ
(72)【発明者】
【氏名】プラベッシュ グプタ
(72)【発明者】
【氏名】チンタン エス． パテル
【テーマコード（参考）】
5B011
5B160
【Ｆターム（参考）】
5B011DC02
5B011EA02
5B011EA08
5B011EA09
5B011EA10
5B011KK03
5B011MB07
5B160AA20
5B160AC08
5B160MM03
5B160MM04
(57)【要約】
デバイスの電力状態間で遷移するためのデバイス及び方法が提供される。プログラムは、デバイスの構成要素に割り当てられた構成レジスタに記憶されたデータを使用して実行される。第１の低減電力状態において、構成レジスタの第１の部分のデータは、線形アドレス空間の第１のセットを使用してメモリに保存される。第２の低減電力状態において、構成レジスタの第２の部分のデータは、線形アドレス空間の第２のセットを使用してメモリに保存され、構成レジスタの第３の部分のデータは、線形アドレス空間の第３のセットを使用してメモリに保存される。
【選択図】図７
【選択図】図７
【特許請求の範囲】
【請求項1】
処理デバイスであって、メモリと、
割り当てられた構成レジスタを有し、前記構成レジスタに記憶されたデータを使用してプログラムを実行するように構成された構成要素と、
電力管理コントローラと、を備え、
前記電力管理コントローラは、
第１の低減電力状態において、線形アドレス空間の第１のセットを使用して、前記構成レジスタの第１の部分のデータを前記メモリに保存することと、
第２の低減電力状態において、
線形アドレス空間の第２のセットを使用して、前記構成レジスタの第２の部分のデータを前記メモリに保存することと、
線形アドレス空間の第３のセットを使用して、前記構成レジスタの第３の部分のデータを前記メモリに保存することと、
を行うように構成されている、
処理デバイス。
【請求項2】
前記メモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、スタティックランダムアクセスメモリ（ＳＲＡＭ）と、を備え、前記線形アドレス空間の第１のセットにマッピングされた前記構成レジスタの前記第１の部分の前記データは、ＤＲＡＭに保存され、ＤＲＡＭから前記構成レジスタの前記第１の部分に回復され、
前記線形アドレス空間の第２のセットにマッピングされた前記構成レジスタの前記第２の部分の前記データは、ＤＲＡＭに保存され、ＤＲＡＭから前記構成レジスタの前記第２の部分に回復され、
前記線形アドレス空間の第３のセットにマッピングされた前記構成レジスタの前記第３の部分のデータは、前記第１の低減電力状態及び前記第２の低減電力状態の間に電力が供給され続ける前記ＳＲＡＭの部分に保存される、
請求項１の処理デバイス。
【請求項3】
前記線形アドレス空間の第３のセットにマッピングされ、前記ＳＲＡＭの前記部分に保存された前記構成レジスタの前記第３の部分の前記データは、前記第１の部分及び前記第２の部分の前記データを前記ＤＲＡＭに保存し、前記第１の部分及び前記第２の部分の前記データを前記ＤＲＡＭから前記構成レジスタの前記第１の部分及び前記第２の部分に回復させるために使用される、請求項２の処理デバイス。
【請求項4】
前記割り当てられた構成レジスタの前記第３の部分の前記データは、ルーティングテーブル、フロー制御、信頼性アクセス可能性保守性（ＲＡＳ）構成及びアドレスマップのうち少なくとも１つに関連するデータを含む、請求項１の処理デバイス。
【請求項5】
前記構成レジスタの前記第１の部分の前記データは、コンパイル時に、前記線形アドレス空間の第１のセットにマッピングされ、前記構成レジスタの前記第２の部分は、コンパイル時に、前記線形アドレス空間の第２のセットにマッピングされ、前記構成レジスタの前記第３の部分は、コンパイル時に、前記線形アドレス空間の第３のセットにマッピングされる、請求項１の処理デバイス。
【請求項6】
前記処理デバイスは、ディスプレイを備え、前記第１の低減電力状態は、より浅い低減電力状態であり、
前記より浅い低減電力状態は、
電力が、前記ディスプレイを制御するディスプレイコントローラを除いて、前記割り当てられた構成レジスタに供給されることと、
前記割り当てられた構成レジスタに供給される電力の量が、前記より浅い低減電力状態において前記割り当てられた構成レジスタに供給される電力の量未満であることと、
のうち何れかであり、
前記第２の低減電力状態は、前記割り当てられた構成レジスタに電力が供給されない、より深い低減電力状態である、
請求項１の処理デバイス。
【請求項7】
前記電力管理コントローラは、前記処理デバイスの複数の構成要素とインターフェースし、前記処理デバイスの１つ以上の構成要素がアイドルであるかどうかの指標を受信するロジック回路を備える、
請求項１の処理デバイス。
【請求項8】
前記電力管理コントローラは、前記構成レジスタの前記第１の部分、前記第２の部分及び前記第３の部分の前記データを、前記電力管理コントローラにローカルなメモリの一部に保存するように構成されている、
請求項７の処理デバイス。
【請求項9】
前記電力管理コントローラは、前記第１の低減電力状態及び前記第２の低減電力状態に移行するプロセスのために、前記線形アドレス空間の第１のセットを使用して、前記構成レジスタの前記第１の部分の前記データを前記メモリに保存することによって、前記第１の低減電力状態に移行することと、
前記第１の低減電力状態に移行した後に、前記線形アドレス空間の第２のセットを使用して、前記構成レジスタの前記第２の部分の前記データを前記メモリに保存することと、
前記構成レジスタの前記第２の部分の前記データを前記メモリに保存した後に、前記線形アドレス空間の第３のセットを使用して、前記構成レジスタの前記第３の部分の前記データを保存することによって、前記第２の低減電力状態に移行することと、
を行うように構成されている、
請求項１の処理デバイス。
【請求項10】
デバイスの電力状態間で遷移する方法であって、構成レジスタに記憶されたデータを使用して、プログラムを実行することと、
第１の低減電力状態において、線形アドレス空間の第１のセットを使用して、構成レジスタの第１の部分のデータをメモリに保存することと、
第２の低減電力状態において、
線形アドレス空間の第２のセットを使用して、前記構成レジスタの第２の部分のデータを前記メモリに保存することと、
線形アドレス空間の第３のセットを使用して、前記構成レジスタの第３の部分のデータを前記メモリに保存することと、を含み、
前記構成レジスタは、前記デバイスの構成要素に割り当てられる、
方法。
【請求項11】
前記線形アドレス空間の第１のセットにマッピングされた前記構成レジスタの前記第１の部分の前記データは、前記メモリのダイナミックランダムアクセスメモリ（ＤＲＡＭ）に保存され、ＤＲＡＭから前記構成レジスタの前記第１の部分に回復され、前記線形アドレス空間の第２のセットにマッピングされた前記構成レジスタの第２の部分の前記データは、ＤＲＡＭに保存され、ＤＲＡＭから前記構成レジスタの第２の部分に回復され、
前記構成レジスタの前記第３の部分の前記データは、前記第１の低減電力状態及び前記第２の低減電力状態の間に電力が供給され続けるスタティックランダムアクセスメモリ（ＳＲＡＭ）の一部に保存される、
請求項１０の方法。
【請求項12】
前記線形アドレス空間の第３のセットにマッピングされ、前記ＳＲＡＭの前記部分に保存された前記構成レジスタの前記第３の部分の前記データは、前記第１の部分及び前記第２の部分の前記データを前記ＤＲＡＭに保存し、前記第１の部分及び前記第２の部分の前記データを前記ＤＲＡＭから前記構成レジスタの前記第１の部分及び前記第２の部分に回復させるために使用される、請求項１１の方法。
【請求項13】
前記構成レジスタの前記第３の部分の前記データは、ルーティングテーブル、フロー制御、信頼性アクセス可能性保守性（ＲＡＳ）構成及びアドレスマップのうち少なくとも１つに関連するデータを含む、請求項１０の方法。
【請求項14】
コンパイル時に、前記構成レジスタの前記第１の部分を、前記線形アドレス空間の第１のセットにマッピングすることと、
前記構成レジスタの前記第２の部分を、前記線形アドレス空間の第２のセットにマッピングすることと、
前記構成レジスタの前記第３の部分を、前記線形アドレス空間の第３のセットにマッピングすることと、を含む、
請求項１０の方法。
【請求項15】
前記第１の低減電力状態は、より浅い低減電力状態であり、前記より浅い低減電力状態は、
電力が、ディスプレイを制御するディスプレイコントローラを除いて、前記構成レジスタに供給されることと、
前記構成レジスタに供給される電力の量が、前記より浅い低減電力状態において前記構成レジスタに供給される電力の量未満であることと、
のうち何れかであり、
前記第２の低減電力状態は、前記構成レジスタに電力が供給されない、より深い低減電力状態である、
請求項１０の方法。
【請求項16】
前記構成要素がアイドルであるという指標を受信した場合に、前記第１の低減電力状態及び前記第２の低減電力状態のうち何れかに移行することと、電力管理コントローラが、前記構成レジスタの前記データを、前記線形アドレス空間の第１のセット、前記線形アドレス空間の第２のセット、及び、前記線形アドレス空間の第３のセットに保存することと、を含む、
請求項１０の方法。
【請求項17】
前記第１の低減電力状態及び前記第２の低減電力状態を終了させるプロセスのために、前記線形アドレス空間の第３のセットを使用して、前記構成レジスタの前記第３の部分の前記データを回復させることと、
前記データを前記構成レジスタの前記第３の部分に回復させた後に、前記線形アドレス空間の第２のセットを使用して、前記構成レジスタの前記第２の部分の前記データを回復させることと、
によって前記第２の低減電力状態を終了させることと、
前記データを前記構成レジスタの前記第２の部分に回復させた後に、前記線形アドレス空間の第１のセットを使用して、前記データを前記構成レジスタの前記第１の部分に回復させることによって、前記第１の低減電力状態を終了させることと、を含む、
請求項１０の方法。
【請求項18】
前記第１の低減電力状態及び前記第２の低減電力状態に移行するプロセスのために、前記線形アドレス空間の第１のセットを使用して、前記構成レジスタの前記第１の部分の前記データを前記メモリに保存することによって、前記第１の低減電力状態に移行することと、
前記第１の低減電力状態に移行した後に、前記線形アドレス空間の第２のセットを使用して、前記構成レジスタの前記第２の部分の前記データを前記メモリに保存することと、
前記構成レジスタの前記第２の部分の前記データを前記メモリに保存した後に、前記線形アドレス空間の第３のセットを使用して、前記構成レジスタの前記第３の部分の前記データを保存することによって、前記第２の低減電力状態に移行することと、を含む、
請求項１０の方法。
【請求項19】
デバイスの電力状態間の遷移の方法をコンピュータに実行させるための命令を含むコンピュータ可読記憶媒体であって、前記命令は、
構成レジスタに記憶されたデータを使用して、プログラムを実行することと、
第１の低減電力状態において、線形アドレス空間の第１のセットを使用して、構成レジスタの第１の部分のデータをメモリに保存することと、
第２の低減電力状態において、
線形アドレス空間の第２のセットを使用して、前記構成レジスタの第２の部分のデータを前記メモリに保存することと、
線形アドレス空間の第３のセットを使用して、前記構成レジスタの第３の部分のデータを前記メモリに保存することと、を含み、
前記構成レジスタは、前記デバイスの構成要素に割り当てられる、
コンピュータ可読記憶媒体。
【請求項20】
前記線形アドレス空間の第１のセットにマッピングされた前記構成レジスタの前記第１の部分の前記データは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に保存され、ＤＲＡＭから前記構成レジスタの前記第１の部分に回復され、前記線形アドレス空間の第２のセットにマッピングされた前記構成レジスタの前記第２の部分の前記データは、前記ＤＲＡＭに保存され、前記ＤＲＡＭから前記構成レジスタの前記第２の部分に回復され、
前記線形アドレス空間の第３のセットにマッピングされた前記構成レジスタの第３の部分の前記データは、前記第１の低減電力状態及び前記第２の低減電力状態の間に電力が供給され続けるスタティックランダムアクセスメモリ（ＳＲＡＭ）の一部に保存される、
請求項１９のコンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
本願は、２０２１年９月２３日に出願された米国特許出願第１７／４８３，６９４号の利益を主張するものであり、その内容は、参照により本明細書に組み込まれる。
本願は、２０２１年９月２３日に出願された米国特許出願第１７／４８３，６９４号の利益を主張するものであり、その内容は、参照により本明細書に組み込まれる。
【背景技術】
【0002】
コンピューティングシステムは、単一チップ又はマルチチップモジュール上に多数の異なるタイプの構成要素を集積するようになってきている。デバイスの複雑性及び電力消費は、異なるタイプの構成要素の数と共に増加する。電力管理は、集積回路、特に、モバイルデバイス等のように、典型的にはバッテリ電力に依存するデバイス内に集積される回路の設計及び動作の重要な要因である。これらのデバイスの集積回路における電力消費を低減することは、バッテリの寿命を増加させ、及び、集積回路によって生じた熱を減少させることができる。
【0003】
添付の図面と共に例として与えられる以下の説明から、より詳細な理解を得ることができる。
【図面の簡単な説明】
【0004】
【図1】本開示の１つ以上の特徴を実装することができる例示的なデバイスのブロック図である。
【図2】本開示の１つ以上の特徴を実装するための電力管理コントローラを含む例示的な構成要素を示すブロック図である。
【図4】本開示の１つ以上の特徴を実装するための中間システム管理ユニットの構成要素を示すブロック図である。
【図5】本開示の１つ以上の特徴を実装することができる例示的なデバイスの異なる電力ドメインを示すブロック図である。
【図6】本開示の特徴による、線形アドレス指定を使用して、より深い（deeper）及びより浅い（shallower）低減電力状態を終了させる例示的な方法を示すフロー図である。
【図7】割り当てられた構成レジスタを線形アドレス空間の第１、第２及び第３のセットにマッピングする例と、メモリと構成レジスタとの間のデータフローと、を示す図である。
【発明を実施するための形態】
【0005】
いくつかの従来のデバイスは、低減電力状態（すなわち、電力ゲーティング状態）に移行することによって、消費電力を低減し、この状態は、デバイス又はデバイスの１つ以上の構成要素が、別の動作モードよりも消費電力の少ないモードで動作している状態である。例えば、通常であれば現在の電力状態を保持するために使用される電力は、１つ以上の構成要素から除去され、電力ゲーティング状態になり、消費電力が少なくなる。低減電力状態は、例えば、構成要素に対する電力をオフにすること若しくは除去することによって、又は、代替的に、構成要素に供給される電源電圧を低減すること及び／若しくはクロック周波数を低減することによって移行される。
【0006】
構成レジスタ状態は、デバイスの構成要素に割り当てられた複数の構成レジスタに記憶された値を指し、構成要素を識別し、構成要素の様々な特徴を定義し、システムソフトウェアが構成要素とインターフェースし、及び／又は、構成要素の動作を制御することを許容する。低減電力状態に移行する前に、構成レジスタ状態（すなわち、構成レジスタ内のデータの値）が、メモリ（例えば、ダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ））に保存される。構成要素に割り当てられたレジスタには、ルーティングテーブル、アドレスマップ、構成データ、フロー制御クレジットを含むバッファ割り当て情報（例えば、第１の構成要素が初期化中にそのバッファカウントを第２の構成要素に通信し、第２の構成要素が、バッファが解放されるのを一時停止して待機することなく第１の構成要素に送信することができるパケットの数の指標を有する場合）、パフォーマンスレジスタ及びデバッグ関連レジスタ等の任意の数及びタイプのレジスタが含まれる。
【0007】
オペレーティングシステム、デバイスドライバ及び診断ソフトウェアは、通常、所定の構成要素の動作中に構成レジスタ状態にアクセスする。低減電力状態を終了すると、構成レジスタ状態が回復する。構成レジスタ状態を保存し、回復させることで、実行中に誤ったデータが記憶されることに起因する計算エラーの発生を防止する。
【0008】
システムが低減電力状態に移行するごとに構成レジスタ状態をメモリに保存することで、低減電力状態で費やされる合計時間を低減する遅延が引き起こされる。また、構成レジスタ状態をメモリに書き込むことで、電力使用ペナルティが生じる。
【0009】
更に、データが記憶される正しい順序でデータをメモリに保存することを含む構成レジスタ状態の保存は、非効率的に処理されることが多い。例えば、１６個の割り当てられたレジスタのうち５個（すなわち、構成要素に割り当てられている）が使用されている場合、１１個の未使用レジスタのためのデータを保存するために時間とリソースが浪費される。代替的に、インスタンスがアドレスブロックのために使用されており、異なる数のインスタンスが異なるタイプ（例えば、世代）のシステムオンチップ（system on chip、ＳＯＣ）のために使用されている場合、追加の時間及びリソースが浪費される可能性がある。例えば、コヒーレントエージェントの３つのコピーが１つのＳＯＣに使用され、コヒーレントエージェントの６つのコピーが別のＳＯＣに使用される場合、６つのコピーが保存される。
【0010】
いくつかの従来のシステムは、線形アドレス指定を使用することによってこの非効率性を回避しようとし、線形アドレス指定は、別のアドレス空間内のレジスタのために第２のアドレスを追加することによって代替復号を生成する。次いで、第２のアドレスが第１のアドレス（すなわち、通常アドレス）と一致する場合に、レジスタがアクセスされる。すなわち、ＳＯＣのレジスタは、コンパイル中にレジスタを一緒にステッチする（stitching）ことによって線形化される。
【0011】
例えば、参照によりその全体が本明細書に組み込まれる米国特許第１０，４０３，３５１号に記載されているように、低減電力状態を終了した後、構成要素に割り当てられた構成レジスタに行われた変更が追跡され、低減電力状態に移行すると、構成要素は、変更されたと判定された構成レジスタを書き込む。構成レジスタに対して行われた変更は、レジスタのアドレスを識別し、構成レジスタを線形アドレス空間内の連続アドレスにマッピングし（例えば、構成レジスタのレジスタアドレス又はレジスタ識別子をマッピングし）、次いで、線形アドレス空間内の連続アドレスにマッピングされた構成レジスタを追跡することによって追跡される。
【0012】
上述した例では、１６個の割り当てられたレジスタのうち５個が使用されている場合、線形アドレス空間内の連続するアドレスは、アドレス０で開始しアドレス４で終了する第１のアドレスブロック（５個の使用レジスタの場合）と、アドレス５で開始しアドレス１５で終了する第２のアドレスブロック（未使用レジスタの場合）と、を含むことができる。線形アドレス空間内のアドレスは、低減電力状態への移行時及び低電力状態の終了時に構成レジスタを記憶し、回復させるためにメモリにマッピングされる。
【0013】
一例では、構成要素のインスタンスごとに線形アドレスが生成される。例えば、４つのレジスタ及び２つのインスタンスが使用される場合、構成要素の線形アドレスは、４バイトのアドレス範囲（例えば、バイト０～バイト３）を含み、第１のインスタンスは、バイト０の開始アドレスを含み、第２のインスタンスは、バイト４の開始アドレスを含む。したがって、インスタンス化された構成要素は、バイト０で始まる線形アドレスに追加することができるその開始アドレスの値（例えば、ストラップ値）を各々が受信する場合、それ自体の他のインスタンスを認識しない。
【0014】
代替的に、複数のインスタンスが複数回使用される場合、アドレスの連続範囲が生成される（例えば、アドレス０からアドレス１６まで）。次いで、構成レジスタの状態が保存されると、アドレス０からアドレス１６までのデータが読み出され、回復のためにメモリからデータが読み出されて、０～１６までのレジスタに書き込まれる。
【0015】
線形アドレス指定は、データを読み書きするためにバーストアクセスを使用することによって、保存及び回復に関連付けられる非効率性を回避する。例えば、線形アドレス指定は、レジスタアドレス間のギャップを防止するためにファームウェア又はプロセッサの使用を回避し、未使用データを保存することによって電力消費を低減する。加えて、線形アドレス指定の使用は、バーストアクセスが、プログラムを実行するために低減電力状態を終了させてアクティブ状態へより速く移行することを容易にするので、全体的性能を増加させる。
【0016】
しかしながら、これらの従来の線形アドレス指定技術は、異なる低減電力状態間で遷移する場合に、構成レジスタ状態を保存し、回復させるための単一の線形アドレスマップを実装する。しかしながら、これらの低減電力状態は、デバイスの異なる構成要素に供給される電力が変化する異なるレベルを含む。例えば、いくつかの低減電力状態（例えば、Ｚ１～Ｚ９電力状態等のより浅い低減電力状態）では、電力は、保存及び回復される構成レジスタ状態を有する１つ以上の構成要素に供給されるが、他のより深い低減電力状態（例えば、Ｚ１０電力状態）では、電力は、これらの構成要素の何れにも供給されない。すなわち、より浅い低減電力状態では、レジスタの一部（すなわち、電源オンされた構成要素に対応するレジスタ）が保存及び回復される一方で、レジスタの残りの部分は、保存及び回復されない。より深い低減電力状態では、より浅い状態で電源オンされる１つ以上の構成要素のためのレジスタは、これらの構成要素がより深い低減電力状態ではアクティブでないので、保存及び回復されない。
【0017】
本開示の特徴は、構成レジスタ内にハードコードされ、構成レジスタの異なる部分に割り当てられたレジスタアドレス（すなわち、仕様又は規格（例えば、ＰＣＩ Ｅｘｐｒｅｓｓ）に従って構成レジスタに割り当てられたレジスタアドレス又はレジスタ識別子）にマッピングされる線形アドレス空間の複数のセット（すなわち、連続アドレスの複数のセット）を使用して、構成要素に割り当てられた構成レジスタの異なる部分のデータを保存及び復元することによって、低減電力状態の異なるレベル間の効率的な遷移を提供する。すなわち、線形アドレス空間のセット及び割り当てられたレジスタアドレスは、両方ともレジスタ内でハードコードされる。次いで、レジスタの部分に対する線形アドレス空間のセットは、メモリ内の論理アドレス（すなわち、仮想アドレス）にマッピングされる。
【0018】
連続アドレスのセットへの割り当てられたレジスタアドレスのマッピングは、構成レジスタのデータが、プロセッサ（例えば、電力管理コントローラ）によってメモリに効率的に保存され、デバイスの動作中にプロセッサによってメモリから構成レジスタに対して回復されるように、コンパイル時に（すなわち、コンパイラによって）実行される。加えて、割り当てられたレジスタアドレスの連続するアドレスのセットへのマッピング（すなわち、割り当てられた構成レジスタのマッピング）は、追加の復号ハードウェアなしに（すなわち、単一のデコーダを使用して）実行される。線形アドレス空間の第１のセット（すなわち、連続アドレスの第１のセット）は、より浅い低減電力状態（例えば、Ｚ１～Ｚ７電力状態）のために使用される。線形アドレス空間の第２のセット及び線形アドレス空間の第３のセット（すなわち、連続アドレスの第２及び第３のセット）は、より深い低減電力状態（例えば、Ｚ８～Ｚ１０又はより深い電力状態）のために使用される。
【0019】
構成要素に割り当てられた構成レジスタの第１及び第２の部分（すなわち、構成レジスタの第１及び第２の部分のアドレス又は識別子）は、ＤＲＡＭに対応するアドレスにアクセスするために、それぞれ、線形アドレス空間の第１及び第２のセットにマッピングされる。すなわち、構成レジスタの第１及び第２の部分からのデータは、連続アドレスの第１及び第２のマッピングされたセットを使用して、ＤＲＡＭの物理的場所に対応するメモリ内のアドレスに保存され、データは、連続アドレスの第１及び第２のマッピングされたセットを使用して、ＤＲＡＭから構成レジスタの第１及び第２の部分に対して回復される。
【0020】
しかしながら、低減電力状態の各々の間、電力は、メモリ内のＳＲＡＭの一部に供給され続ける。したがって、構成要素に割り当てられた構成レジスタの第１及び第２の部分から電力が除去される低減電力状態に移行する前に、構成要素に割り当てられた構成レジスタの第３の部分からのデータは、線形アドレス空間の第３のセットにマッピングされ、ＳＲＡＭの部分に対応するメモリアドレスに保存され、それによって、構成レジスタの各部分に対して電力が回復される場合に、線形アドレス空間の第３のセットにマッピングされた構成レジスタの第３の部分内のデータがプロセッサによって使用されて、ＤＲＡＭから構成レジスタの第１及び第２の部分に対してデータを正確且つ確実に回復させる。
【0021】
例えば、第３のアドレスにマッピングされ、ＳＲＡＭに保存された構成レジスタの部分からのデータは、電力管理コントローラに対して、どのようにＤＲＡＭにアクセスするか、構成レジスタの第１及び第２の部分のデータがＤＲＡＭに配置されている場合、どのようにＤＲＡＭとの間でデータをバッファリングするかを示し、ＤＲＡＭに保存されたデータがレジスタに対して回復されているデータであるという確認を提供する。このデータは、例えば、ルーティングテーブル、アドレスマップ、フロー制御クレジット及び信頼性アクセス可能性保守性（reliability accessibility serviceability、ＲＡＳ）構成のうち少なくとも１つに関連するデータを含む。すなわち、より深い低減電力状態の場合、構成レジスタの第３の部分内のデータは、構成レジスタの第１及び第２の部分からのデータを正確且つ確実に保存及び回復させるためにＳＲＡＭに保存されるが、構成レジスタの第１及び第２の部分内のデータはＳＲＡＭに保存されない。これにより、ＳＲＡＭアクセスに関連付けられるコスト（例えば、面積及び電力消費）が低減される。
【0022】
割り当てられた構成レジスタ内のデータは、電力が除去される前に一度メモリに保存され、その後、電力がそのレジスタに対して回復されると回復される。すなわち、割り当てられた構成レジスタ内のデータがメモリに保存され、レジスタへの電力が低減電力状態に移行するために除去された後（例えば、アクティブ状態から低減電力状態への遷移、又は、より浅い低減電力状態からより深い低減電力状態への遷移）、レジスタへの電力がオフのままであるので、その構成レジスタのデータは、より深い低減電力状態に移行しても再保存されない。電力が構成レジスタに再供給される電力状態に再移行すると、データは、メモリ内のアドレス（すなわち場所）から構成レジスタに対して回復される。
【0023】
構成要素に割り当てられた１つ以上のレジスタは、低減電力状態に移行する前に電源オフされ得るが、低減電力状態に移行する場合、構成要素に割り当てられた１つ以上の他のレジスタに電力が供給され続ける。例えば、アクティブ電力状態から第１の低減電力状態に遷移する場合、構成要素に割り当てられた第１のレジスタに対する電力が除去され得る一方で、電力が第２のレジスタに供給され続ける。したがって、第１のレジスタからのデータは、第１のレジスタの線形アドレス空間内のマッピングされたアドレスを使用してメモリ内のアドレスに保存される。
【0024】
しかしながら、電力が第２のレジスタに供給され続けている間、第２のレジスタのデータはメモリに保存されない。第１の低減電力状態（例えば、より浅い低減電力状態）から第２の低減電力状態（例えば、より深い低減電力状態）に遷移する場合、構成要素に割り当てられた第２のレジスタに供給される電力が除去され得る。したがって、第２のレジスタからのデータは、第２のレジスタのマッピングされたアドレスを使用して、メモリ内の別のアドレスに保存される。電力が第１のレジスタに再供給される任意の電力状態に再移行する場合、線形アドレス空間にマッピングされた対応するアドレスを使用して、第１のレジスタのデータがメモリから第１のレジスタに対して回復され、電力が第２のレジスタに再供給される任意の電力状態に再移行する場合、線形アドレス空間にマッピングされた対応するアドレスを使用して、第２のレジスタのデータがメモリから第２のレジスタに対して回復される。
【0025】
メモリと、割り当てられた構成レジスタを有し、割り当てられた構成レジスタに記憶されたデータを使用してプログラムを実行するように構成された構成要素と、を備える処理デバイスが提供される。また、処理デバイスは、第１の低減電力状態について、構成レジスタの第１の部分のデータをメモリに保存し、線形アドレス空間の第１のセットを使用してメモリから割り当てられた構成レジスタの第１の部分に対してデータを回復させ、構成レジスタの第２の部分のデータを線形アドレス空間の第２のセットを使用してメモリに保存し、構成レジスタの第３の部分のデータを線形アドレス空間の第３のセットを使用してメモリに保存するように構成された電力管理コントローラを備える。
【0026】
デバイスの電力状態間で遷移する方法が提供される。本方法は、構成レジスタに記憶されたデータを使用してプログラムを実行することと、第１の低減電力状態について、線形アドレス空間の第１のセットを使用して構成レジスタの第１の部分のデータをメモリに保存することと、を含む。また、本方法は、第２の低減電力状態について、線形アドレス空間の第２のセットを使用して、構成レジスタの第２の部分のデータをメモリに保存することと、線形アドレス空間の第３のセットを使用して、構成レジスタの第３の部分のデータをメモリに保存することと、を含む。構成レジスタは、デバイスの構成要素に割り当てられる。
【0027】
線形アドレス指定の方法をコンピュータに実行させるための命令を含む非一時的なコンピュータ可読記憶媒体が提供される。命令は、構成レジスタに記憶されたデータを使用してプログラムを実行することと、第１の低減電力状態について、線形アドレス空間の第１のセットを使用して構成レジスタの第１の部分のデータをメモリに保存することと、を含む。また、命令は、第２の低減電力状態について、線形アドレス空間の第２のセットを使用して、構成レジスタの第２の部分のデータをメモリに保存することと、線形アドレス空間の第３のセットを使用して、構成レジスタの第３の部分のデータをメモリに保存することと、を含む。構成レジスタは、デバイスの構成要素に割り当てられる。
【0028】
図１は、本開示の１つ以上の特徴が実装され得る例示的なデバイス１００のブロック図である。デバイス１００は、例えば、コンピュータ、ゲームデバイス、ハンドヘルドデバイス、セットトップボックス、テレビ、携帯電話又はタブレットコンピュータを含むことができる。デバイス１００は、プロセッサ１０２、メモリ１０４、ストレージ１０６、１つ以上の入力デバイス１０８、及び、１つ以上の出力デバイス１１０を含む。また、デバイス１００は、オプションで、入力ドライバ１１２及び出力ドライバ１１４を含むことができる。デバイス１００は、図１に示されていない追加の構成要素を含むことができることを理解されたい。
【0029】
様々な代替形態では、プロセッサ１０２は、中央処理ユニット（central processing unit、ＣＰＵ）、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、同じダイ上に位置するＣＰＵ及びＧＰＵ、各プロセッサコアがＣＰＵ若しくはＧＰＵである可能性がある１つ以上のプロセッサコア、又は、デバイス１００若しくはデバイス１００の構成要素が通常動作モードよりも少ない電力を消費するモードで動作している場合の低減電力状態等のデバイス１００の異なる電力状態を管理するために使用される電力管理コントローラ（power management controller、ＰＭＣ）を含む。様々な代替例では、メモリ１０４は、プロセッサ１０２と同じダイ上に位置しているか、又は、プロセッサ１０２とは別に位置する。メモリ１０４は、揮発性又は不揮発性メモリ（例えば、ランダムアクセスメモリ（random access memory、ＲＡＭ）、ダイナミックＲＡＭ（dynamic RAM、ＤＲＡＭ）、キャッシュ）を含む。
【0030】
ストレージ１０６は、固定又はリムーバブルストレージ（例えば、ハードディスクドライブ、ソリッドステートドライブ、光ディスク、フラッシュドライブ）を含む。入力デバイス１０８は、キーボード、キーパッド、タッチスクリーン、タッチパッド、検出器、マイクロフォン、加速度計、ジャイロスコープ、生体認証スキャナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２シグナルの送信及び／又は受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。出力デバイス１１０は、ディスプレイ、スピーカ、プリンタ、触覚フィードバックデバイス、１つ以上の光、アンテナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２シグナルの送信及び／又は受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。
【0031】
入力ドライバ１１２は、プロセッサ１０２及び入力デバイス１０８と通信し、プロセッサ１０２が入力デバイス１０８から入力を受信することを可能にする。出力ドライバ１１４は、プロセッサ１０２及び出力デバイス１１０と通信し、プロセッサ１０２が出力デバイス１１０に出力を送信することを可能にする。入力ドライバ１１２及び出力ドライバ１１４は、オプションの構成要素であること、並びに、デバイス１００は、入力ドライバ１１２及び出力ドライバ１１４が存在しない場合に、同じ方式で動作することに留意されたい。
【0032】
図２は、本開示の１つ以上の特徴を実装するためのＰＭＣ２６０を含むデバイス２００の例示的な構成要素を示すブロック図である。例示的なデバイス２００の構成要素は、デバイスの知的財産（intellectual property、ＩＰ）構成要素（本明細書では「ＩＰ構成要素」と称される）間でデータを通信するための任意のタイプの通信ファブリック、バス及び／又は他の制御及びインターフェースロジックを表す、データファブリック２０５を含む。ＩＰ構成要素は、例えば、プログラム又はアプリケーションの様々な部分を実行するために使用されるコア、ハードウェアブロック、メモリセル及びロジックを含む。データファブリック２０５は、ＣＰＵ２１０、ＧＰＵ２２０、マルチメディア処理ユニット２３０、（図３に示されるディスプレイコントローラ２４０を介した）ディスプレイ２４０、Ｉ／Ｏハブ２５０及びメモリコントローラ２７０等の様々なＩＰ間でデータを通信するために使用される、データ経路、スイッチ、ルータ及び他のロジックを含む。データファブリック２０５は、共有バス構成、クロスバー構成及びブリッジを有する階層型バスを含む、バスベースとすることができる。また、データファブリック２０５は、パケットベースとすることができ、ブリッジ、クロスバー、ポイントツーポイント又は他の相互接続を有する階層とすることができる。図２の矢印は、デバイスのＩＰ構成要素間のデータフローを示す。
【0033】
また、図２に示されるデバイス２００の構成要素は、例えば、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）ポート、周辺構成要素相互接続エクスプレス（peripheral component interconnect express、ＰＣＩｅ）バス、ＮＶＭｅコントローラ、汎用入力／出力（general-purpose input/output、ＧＰＩＯ）コントローラ及びセンサフュージョンＩ／Ｏ構成要素等の様々なＩ／Ｏ構成要素２８０を含む。
【0034】
図３に関して以下でより詳細に説明するように、ＰＭＣ２６０は、ハードウェア及びファームウェアの組合せを含み、ＩＰ構成要素制御インターフェース及びレジスタバスインターフェース（ＩＰ構成要素間でデータを通信するために使用されるデータファブリックインターフェースとは異なる）を介してＩＰ構成要素（例えば、ＣＰＵ２１０、ＧＰＵ２２０、マルチメディア処理ユニット２３０、ディスプレイ２４０、Ｉ／Ｏハブ２５０及びメモリコントローラ２７０）とインターフェースして、デバイスの異なる電力状態間の遷移（例えば、移行及び終了）を管理する。
【0035】
図３は、複数のＩＰ構成要素３０８と通信するＰＭＣ２６０の構成要素を示すブロック図である。図３に示されるように、ＰＭＣ２６０は、ＰＭＣハードウェア（hardware、ＨＷ）ロジック３０２、ＩＰ保存／回復中間システム管理ユニット（middle system management unit、ＭＳＭＵ）３０４、及び、メインＭＳＭＵ３０６を含む。ＰＭＣ ＨＷロジック３０２は、ＩＰ／ＰＭＣインターフェースプロトコルに従って、（図５に示されるＰ１及びＰ２電力ドメイン内の）ＩＰ構成要素３０８とインターフェースするハードウェアブロック（すなわち、ロジック回路）である。例えば、ＰＭＣ ＨＷロジック３０２は、ＩＰ構成要素３０８のうち１つ以上がアイドルであるかアイドルでない（例えば、ウェイクイベント）かのアイドル状態指標を受信し、ハンドシェイクを実行する（例えば、１つ以上のＩＰ構成要素３０８にフェンス要求を送信し、１つ以上のＩＰ構成要素３０８からフェンス肯定応答を受信する）。
【0036】
図４は、図３に示したＭＳＭＵ３０４及び３０６の構成要素を示すブロック図である。図４に示されるように、ＭＳＭＵ３０４及び３０６は、命令メモリ４０２、データメモリ４０４、レジスタ及びタイマ４０６、命令プロセッサ４０８、及び、ＭＳＭＵバス４１０を含む。ＩＰ保存／回復ＭＳＭＵ３０４は、並列に動作して、対応するＩＰ構成要素３０８のレジスタデータをそれらのデータメモリ４０４に保存し、レジスタデータをそれらのデータメモリ４０４から対応するＩＰ構成要素３０８に回復させる。
【0037】
各ＭＳＭＵプロセッサ４０８は、その命令メモリ４０２内のファームウェア命令を実行して、その対応するＩＰ構成要素３０８のためのレジスタデータを保存及び回復させる。命令メモリ４０２は、レジスタ保存回復トラフィックを効率的に実装する（例えば、１つ以上のＩＰ構成要素３０８がアクティブになる（すなわち、アイドルではない）時間と、デバイス２００の１つ以上のＩＰ構成要素３０８をアクティブ状態に回復させる時間と、の間のターゲットレイテンシ期間を満たす）ために使用されるファームウェア命令の限定されたセット（例えば、１６個の命令）を含む。データメモリ４０４は、プログラムの一部を実行するために対応するＩＰ構成要素３０８によって使用されるデータを記憶するために使用されるダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）及びスタティックランダムアクセスメモリ（static random access memory、ＳＲＡＭ）を含む。データは、デバイス２００の電力状態を終了する場合にＩＰ構成要素３０８に割り当てられた構成レジスタからデータメモリ４０４に保存され、デバイス２００の電力状態に移行する場合に構成レジスタに回復される（例えば、リロードされる）。
【0038】
メインＭＳＭＵ３０６は、ＰＭＣバス３１０を介してＩＰ保存／回復ＭＳＭＵ３０４及びＰＭＣ ＨＷロジック３０２と通信し、ＩＰ保存／回復ＭＳＭＵ３０４を管理し、ＩＰ保存／回復ＭＳＭＵ３０４とそれらの対応するＩＰ構成要素３０８との間のレジスタ保存回復トラフィックの実装を編成するために使用されるファームウェア命令を含む。
【0039】
図５は、例示的なデバイス２００の異なる電力ドメインを示すブロック図である。図５に示されるように、第１の電力ドメイン（Ｐ１）内のＩＰ構成要素は、ＣＰＵ２１０と、ＧＰＵ２２０と、例えばマルチメディア処理ユニット２３０、Ｉ／Ｏハブ２５０及びメモリコントローラ２７０等の他のＩＰ構成要素５０２と、を含む。第２の電力ドメイン（Ｐ２）は、ディスプレイコントローラ２４０を含む。第３の電力ドメイン（Ｐ３）は、ＰＭＣ２６０を含む。第４の電力ドメイン（Ｐ４）は、Ｉ／Ｏ構成要素２８０等のデバイス２００の他の構成要素を含む。
【0040】
デバイス２００の電力状態は、例えば、Ｚ０（状態Ｓ０とも称される）からＺ１０までの１１個の状態を含む。しかしながら、本開示の特徴は、任意の数の電力状態に対して実装することができる。Ｓ０／Ｚ０電力状態中、電力が、ドメインの各々に提供される（例えば、各電力レールがオンである）。Ｚ１～Ｚ７状態中、ＩＰ構成要素の各々ではなく、１つ以上がアイドルである。Ｚ８及びＺ９電力状態中、ＣＰＵ２１０、ＧＰＵ２２０及びＩＰ構成要素５０２は、アイドルである。Ｚ８電力状態中に、Ｐ１電力ドメインに供給される電力（例えば、電圧）は、制限された機能性（例えば、ディスプレイスタッタ）のために低減される。Ｚ９状態中、Ｐ１電力ドメインには電力が供給されない（すなわち、電力がオフである）。Ｚ１０状態中、電力は、Ｐ１及びＰ２電力ドメインに供給されない。
【0041】
本開示の特徴による線形アドレス指定を使用する例示的な方法を説明するために、図６及び図７を一緒に使用する。図６は、電力状態間の遷移中に構成要素７０８（例えば、図２に示すＣＰＵ２１０）に割り当てられた構成レジスタの部分に対してデータを回復させる線形アドレス指定を使用する例示的な方法６００を示すフロー図である。図７は、線形アドレス空間内にハードコードされた連続アドレスの第１、第２及び第３のセットへの割り当てられた構成レジスタ７０２のマッピング部分の例と、メモリと構成レジスタとの間のデータフローと、を示す図である。
【0042】
図７の例に示すように、構成要素７０８に割り当てられた１５個の構成レジスタ７０２がある。構成要素７０８は、例えば、ＣＰＵ２１０、ＧＰＵ２２０、マルチメディア処理ユニット２３０、ディスプレイ２４０、Ｉ／Ｏハブ２５０及びメモリコントローラ２７０等のように、図２に示される構成要素のうち何れかである。また、図７は、ＤＲＡＭ７１０及びＳＲＡＭ７１２を含む。ＤＲＡＭ７１０は、例えば、メインメモリの一部又はキャッシュメモリの一部である。ＳＲＡＭ７１２は、例えば、部分キャッシュメモリ又は別のタイプの高速メモリである。ＳＲＡＭ７１２は、上述したように、低減電力状態の各々を通して電力が供給され続けるメモリの一部を表す。
【0043】
各レジスタ７０２は、割り当てられたレジスタアドレス７０４を有し、これは、仕様又は規格に従って構成要素７０８に割り当てられ、対応するレジスタ７０２のために構成要素７０８においてハードコードされる。加えて、各レジスタ７０２には追加アドレス７０６が提供され、これも対応するレジスタ７０２の構成要素７０８においてハードコードされる。最初の５つの連続アドレス（１～５）は、構成要素７０８において、割り当てられたレジスタアドレス１０、１２、１４、２０、３０と共にハードコードされ、レジスタＲ１～Ｒ５の第１の部分に対応する。第２のアドレスセットの次の５つの連続するアドレス（１～５）は、構成要素７０８において、割り当てられたレジスタアドレス４０、５０、６０、３５、１１と共にハードコードされたアドレスであり、レジスタＲ６～Ｒ１０の第２の部分に対応する。第３のアドレスセットの最後の５つの連続アドレス（１～５）は、構成要素７０８において、割り当てられたレジスタアドレス１７、４５、２３、３６、４１と共にハードコードされた連続アドレスであり、レジスタＲ１１～Ｒ２０の第３の部分に対応する。
【0044】
各割り当てられたレジスタアドレス７０４は、コンパイル時に、対応する追加アドレス７０６にマッピングされる。マッピングは、図７の実線矢印によって示されている。レジスタの第１の部分（すなわち、図７に示される最初の５つのレジスタＲ１～Ｒ５に対応する部分）に割り当てられたレジスタアドレス７０４は、連続アドレス１～５の第１のセット（すなわち、線形アドレス空間の第１のアドレスセット）にマッピングされる。例えば、割り当てられたレジスタアドレス１０は、第１のアドレスセットの線形アドレス１にマッピングされ、割り当てられたレジスタアドレス１２は、第１のアドレスセットの線形アドレス２にマッピングされ、割り当てられたレジスタアドレス１４は、第１のアドレスセットの線形アドレス３にマッピングされ、割り当てられたレジスタアドレス２０は、第１のアドレスセットの線形アドレス４にマッピングされ、レジスタアドレス３０は、第１のアドレスセットの線形アドレス５にマッピングされる。
【0045】
レジスタ７０２の第１及び第２の部分（すなわち、レジスタＲ１～Ｒ１０）内のデータは、図７の左側の２つの破線矢印によって示されるように、ＤＲＡＭ７１０に記憶され、ＤＲＡＭ７１０からレジスタ７０２の第１及び第２の部分に対して回復される。レジスタの第３の部分（すなわち、レジスタＲ１１～Ｒ１５）内のデータは、図７の右側の破線矢印によって示されるように、ＳＲＡＭ７１２に記憶され、ＳＲＡＭ７１２からレジスタ７０２の第３の部分に対して回復される。第３のアドレスセットにマッピングされるレジスタの第３の部分からＳＲＡＭ７１２に記憶されるデータは、プロセッサ（例えば、電力管理コントローラ）によって、レジスタの第１の２つの部分（すなわち、この例ではＲ１～Ｒ１０）からＤＲＡＭ７１０にデータを正確且つ確実に保存し、ＤＲＡＭ７１０から構成レジスタの第１及び第２の部分に対してデータを回復させるために使用されるデータである。
【0046】
第１のアドレスセット、第２のアドレスセット及び第３のアドレスセットの各アドレス７０６は識別子を含み、識別子は、アドレスが、第１のアドレスセット、第２のアドレスセット又は第３のアドレスセットの何れかの５つのアドレスの連続セットの一部であることを示す。図７に示されるレジスタの総数及びレジスタの各部分におけるレジスタの数は、簡略化を目的として使用される単なる例である。本開示の特徴は、構成要素に割り当てられた任意の数のレジスタを使用して、且つ、構成要素に割り当てられたレジスタの一部分の一部として任意の数のレジスタを使用して実装することができる。
【0047】
図６に示される例示的な方法では、レジスタの第１の部分（すなわち、図７のＲ１～Ｒ５）のデータは、第１のアドレスセットのマッピングされた連続アドレス１～５を使用してＤＲＡＭ７１０に以前に保存され、レジスタの第２の部分（すなわち、図７のＲ６～Ｒ１０）のデータは、第２のアドレスセットのマッピングされた連続アドレス１～５を使用してＤＲＡＭ７１０に以前に保存され、レジスタの第３の部分（すなわち、図７のＲ１１～Ｒ１５）のデータは、第３のアドレスセットのマッピングされた連続アドレス１～５を使用してＳＲＡＭ７１２に以前に保存されたと仮定する。加えて、割り当てられたアドレス７０４は、コンパイル時に、線形アドレス空間の第１、第２及び第３のアドレスセットの連続するアドレスに以前にマッピングされたと仮定する。
【0048】
ブロック６０２に示されるように、方法６００は、より深い低減電力状態（例えば、Ｚ１０低減電力状態）を終了させるための指標（指示）を受信することを含む。例えば、ＰＭＣ２６０のハードウェアロジック３０２は、構成要素７０８を含む１つ以上の構成要素（例えば、図２のＣＰＵ２１０）がもはやアイドルではなく、デバイスが、ＩＰ構成要素３０８を含むＰ１電力ドメイン及びＰ２電力ドメインに電力が供給されないＺ１０低減電力状態を終了させるべきであるという指標を受信する。
【0049】
ブロック６０４に示されるように、方法６００は、線形アドレス空間の第３のアドレスセットへのマッピングを使用して、構成レジスタの第３の部分（図７のＲ１１～Ｒ１５）に対してデータを回復させることを含む。すなわち、データは、図７の構成レジスタＲ１１～Ｒ１５の第３の部分の割り当てられたアドレス７０４の、線形アドレス空間の第３のアドレスセットの連続アドレス（１～５）へのマッピングを使用して、ＳＲＡＭ７１２から構成レジスタの第３の部分（図７のＲ１１～Ｒ１５）に対して回復される。ＳＲＡＭ７１２の部分に保存される構成レジスタの第３の部分のデータは、構成レジスタ（図７のＲ１～Ｒ１０）の第１及び第２の部分からＤＲＡＭ７１０にデータを正確且つ確実に保存し、ＳＲＡＭ７１２から構成レジスタの第１及び第２の部分に対してデータを回復させるために、プロセッサによって使用される。上述したように、構成レジスタの第１及び第２の部分内のデータは、ＳＲＡＭ７１２に保存されない。したがって、ＳＲＡＭ７１２アクセスに関連付けられるコスト（例えば、面積及び電力消費）が低減される。構成レジスタの第１及び第２の部分内のデータは、ＳＲＡＭ７１２に保存されない。
【0050】
ブロック６０６に示すように、方法６００は、線形アドレス空間の第２のアドレスセットへのマッピングを使用して、構成レジスタの第２の部分（図７のＲ６～Ｒ１０）に対してデータを回復させることを含む。すなわち、データは、構成レジスタの第２の部分の割り当てられたアドレス７０４の、線形アドレス空間の第２のアドレスセットの連続アドレス（１～５）へのマッピングを使用して、ＤＲＡＭ７１０から構成レジスタの第２の部分に対して回復される。
【0051】
ブロック６０８に示されるように、方法６００は、より深い低減電力状態（例えば、Ｚ１０低減電力状態）を終了させることを含む。例えば、デバイスは、より深い低減電力状態を終了させて、より浅い低減電力状態（例えば、Ｚ１～Ｚ９電力状態）に進む。
【0052】
決定ブロック６１０に示されるように、方法６００は、より浅い電力低減状態を終了するための指標（指示）が受信されたかどうかを判定することを含む。より浅い低減電力状態が、Ｐ１電力ドメイン（図５に示される）内のＩＰ構成要素３０８に電力が供給されない（すなわち、電力がオフである）が、Ｐ２電力ドメイン内のディスプレイコントローラ２４０に電力が供給される状態（例えば、Ｚ９電力状態）である場合、より浅い低減電力状態を終了する指標が受信される（はいの決定）。例えば、デバイスがＺ９電力状態にある場合、ＰＭＣ２６０のハードウェアロジック３０２は、追加の１つ以上の構成要素（例えば、１つ以上のＩＰ構成要素３０８）がもはやアイドルではなく、デバイスがＺ９電力状態を終了すべきであるという指標を受信する。
【0053】
ブロック６１２に示すように、方法６００は、線形アドレス空間の第１のアドレスセットへのマッピングを使用して、構成レジスタの第１の部分（図７のＲ１～Ｒ５）に対してデータを回復させることを含む。すなわち、データは、構成レジスタの第１の部分の割り当てられたアドレス７０４の線形アドレス空間内の第１のアドレスセットへのマッピングを使用して、ＤＲＡＭ７１０から構成レジスタの第１の部分に対して回復される。次いで、デバイスは、ブロック６１４において、より浅い低減電力状態を終了させる。
【0054】
代替的に、より浅い低減電力状態が、電力（例えば、電圧）がＰ１電力ドメインに供給されるが、電力が低減される状態（例えば、ディスプレイスタッタモード等の限られた機能性を有するＺ８電力状態）である場合、より浅い低減電力状態を終了させるための指標は、ＰＭＣ２６０によって受信されない（「いいえ」の決定）。したがって、ブロック６１６に示されるように、第１の線形アドレスにマッピングされた構成レジスタの第１の部分（例えば、図７のＲ１～Ｒ５）の値は回復されず、代わりに、デバイスは、制限された機能性が完了するまで、より浅い低減電力状態のままである。次いで、デバイスは、より深い低減電力状態に戻り、ブロック６０２に再び進む。
【0055】
構成要素（例えば、構成要素７０８）の構成レジスタ状態を保存し、より浅い低減電力状態に移行し、より深い低減電力状態に移行するプロセスについては、図６に示される方法のフローが逆に実行される。例えば、第１のアドレスセットにマッピングされた構成レジスタのデータが保存され、デバイスは、（例えば、アクティブ状態から）より浅い低減電力状態に移行する。次いで、より浅い低減電力状態に移行した後、より深い状態に進むことなく、より浅い低減電力状態を終了させるか、又は、第２及び第３の線形アドレスセットにマッピングされた構成レジスタのデータを保存して、より深い状態に進むかどうかに関する判定が行われる。例えば、１つ以上の構成要素がアクティブであるという指標が受信された場合に、デバイスは、より浅い状態を終了させて、アクティブ状態に戻る。１つ以上の構成要素がアクティブであるという指標が受信されない場合に、第２のアドレスセットにマッピングされた構成レジスタの第２の部分のデータが回復される。次いで、第３のアドレスセットにマッピングされた第３の部分構成レジスタのデータが回復され、デバイスはより深い低減電力状態に移行する。
【0056】
本開示の特徴は、追加のより深い低減電力状態のための追加の線形アドレス（すなわち、使用される第２及び第３のアドレスに加えてのアドレス）を含むことによって実装される可能性がある。例えば、デバイスが別のより深い低減電力状態（例えば、Ｚ１１低減電力状態）に移行するか又は終了させる場合、構成レジスタの一部（すなわち、全てではない）が線形アドレス空間の第４のアドレスにマッピングされる。
【0057】
図において示され及び／又は本明細書に説明される様々な機能ユニット（プロセッサ１０２、入力ドライバ１１２、入力デバイス１０８、出力デバイス１１０、出力ドライバ１１４、データファブリック２０５、ＣＰＵ２１０、ＧＰＵ２２０、メモリコントローラ２７０、及び、ＰＭＣ２６０を含むが、これらに限定されない）は、汎用コンピュータ、プロセッサ若しくはプロセッサコアとして、又は、汎用コンピュータ、プロセッサ若しくはプロセッサコアによって実行可能な非一時的なコンピュータ可読記憶媒体若しくは別の記憶媒体に記憶されているプログラム、ソフトウェア若しくはファームウェアとして実装され得る。提供される方法は、汎用コンピュータ、プロセッサ又はプロセッサコアにおいて実施することができる。好適なプロセッサとしては、例として、汎用プロセッサ、専用プロセッサ、従来型プロセッサ、デジタルシグナルプロセッサ（digital signal processor、ＤＳＰ）、複数のマイクロプロセッサ、ＤＳＰコアと関連する１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）回路、任意の他のタイプの集積回路（integrated circuit、ＩＣ）、及び／又は、状態マシンが挙げられる。そのようなプロセッサは、処理されたハードウェア記述言語（hardware description language、ＨＤＬ）命令及びネットリストを含む他の中間データ（コンピュータ可読媒体に記憶させることが可能な命令）の結果を使用して製造プロセスを構成することによって製造することができる。そのような処理の結果は、マスクワークとすることができ、このマスクワークをその後の半導体製造プロセスにおいて使用して、本開示の特徴を実装するプロセッサを製造する。
【0058】
本明細書に提供される方法又はフローチャートは、汎用コンピュータ又はプロセッサによる実行のために非一時的なコンピュータ可読記憶媒体に組み込まれるコンピュータプログラム、ソフトウェア又はファームウェアにおいて実施することができる。非一時的なコンピュータ可読記憶媒体の例としては、読み取り専用メモリ（read only memory、ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、内蔵ハードディスク及びリムーバブルディスク等の磁気媒体、磁気光学媒体、並びに、ＣＤ－ＲＯＭディスク及びデジタル多用途ディスク（digital versatile disk、ＤＶＤ）等の光学媒体が挙げられる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【国際調査報告】