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特表2024-533592メモリ物理アドレスマッピングの動的再分割

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-12

(54)【発明の名称】メモリ物理アドレスマッピングの動的再分割

(51)【国際特許分類】

G06F 12/02 20060101AFI20240905BHJP

G06F 11/10 20060101ALI20240905BHJP

G06F 12/06 20060101ALI20240905BHJP

【ＦＩ】

G06F12/02 570A

G06F11/10 648

G06F12/06 540A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024517033

(86)(22)【出願日】2022-09-20

(85)【翻訳文提出日】2024-04-11

(86)【国際出願番号】 US2022044099

(87)【国際公開番号】W WO2023055610

(87)【国際公開日】2023-04-06

(31)【優先権主張番号】17/487,247

(32)【優先日】2021-09-28

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤＭＩＣＲＯＤＥＶＩＣＥＳＩＮＣＯＲＰＯＲＡＴＥＤ

(71)【出願人】

【識別番号】508301087

【氏名又は名称】エーティーアイ・テクノロジーズ・ユーエルシー

【氏名又は名称原語表記】ＡＴＩＴＥＣＨＮＯＬＯＧＩＥＳＵＬＣ

【住所又は居所原語表記】ＯｎｅＣｏｍｍｅｒｃｅＶａｌｌｅｙＤｒｉｖｅＥａｓｔ，Ｍａｒｋｈａｍ，Ｏｎｔａｒｉｏ，Ｌ３Ｔ７Ｘ６Ｃａｎａｄａ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨圭介

(72)【発明者】

【氏名】ジョセフグレイトハウス

(72)【発明者】

【氏名】アランスミス

(72)【発明者】

【氏名】フランシスコデュラン

(72)【発明者】

【氏名】フェリックスクーリング

(72)【発明者】

【氏名】アンソニーアサロ

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AB26

5B160HA01

5B160HA05

5B160MM01

(57)【要約】

物理メモリアドレスマッピングの動的再分割のためのシステム及び方法は、１つ以上のメモリデバイスの１つ以上の物理メモリロケーションに記憶されたデータを別のメモリデバイス又は大容量記憶デバイスに再配置することと、物理メモリアドレスと１つ以上のメモリデバイスの物理メモリロケーションとの間の新しいマッピングを含むように、１つ以上の対応する物理メモリマップを再分割することと、次いで、新しい物理アドレスマッピングによって判定された物理メモリロケーションにおいて１つ以上のメモリデバイス上に、再配置されたデータを再度読み込むことと、を含む。物理メモリアドレスマッピングのそのような動的再分割は、処理システムがリブートされることを必要とせず、処理システムのインターリービング再構成及び誤り訂正符号（ＥＣＣ）再構成と併せて様々な用途を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

方法であって、
処理システムの第１のメモリデバイスのメモリブロックの第１のセットを識別するインジケータを受信したことに応じて、前記第１のメモリデバイスのメモリブロックの第１のセットからのデータを、第２のメモリデバイス又は大容量記憶デバイスのうち選択された何れかに再配置することと、
前記第１のメモリデバイスのメモリブロックの第１のセットに関連付けられた少なくとも１つの物理メモリマップを再分割して、メモリブロックの第２のセットへの前記第１のデータの再配置を表す少なくとも１つの再分割された物理メモリマップを生成することと、
前記少なくとも１つの再分割された物理メモリマップに基づいて、前記第１のデータを前記メモリブロックの第２のセットに記憶することと、を含む、
方法。

【請求項2】

前記少なくとも１つの物理メモリマップを再分割することは、前記処理システムのシステム構成の変更に関連して実行される、
請求項１の方法。

【請求項3】

前記システム構成の変更は、前記処理システムの誤り訂正符号（ＥＣＣ）構成の変更に対応しており、前記ＥＣＣ構成は、ＥＣＣデータを記憶するために予約されているＥＣＣメモリブロックを識別する、
請求項２の方法。

【請求項4】

前記システム構成の変更は、前記処理システムのインターリービング構成の変更に対応しており、前記インターリービング構成は、少なくとも１つのインターリービングパターンを定義し、それに従って、データは、少なくとも前記メモリブロックの第１のセットに記憶される、
請求項２の方法。

【請求項5】

前記少なくとも１つの物理メモリマップを再分割することは、第１の物理アドレスに対して前記少なくとも１つの物理メモリマップによって定義されたマッピングを変更することを含み、
前記少なくとも１つの物理メモリマップは、前記第１の物理アドレスを前記メモリブロックの第１のセットの第１のメモリブロックにマッピングし、
前記少なくとも１つの再分割された物理メモリマップは、前記第１の物理アドレスを前記メモリブロックの第２のセットの第２のメモリブロックにマッピングする、
請求項１～４の何れかの方法。

【請求項6】

前記少なくとも１つの物理メモリマップを再分割することは、前記第１のメモリデバイスを含む前記処理システムのリブートを必要とせずに実行される、
請求項１～４の何れかの方法。

【請求項7】

処理システムであって、
少なくとも第１のメモリデバイスに結合可能な少なくとも１つのプロセッサを備え、
前記プロセッサは、命令を実行するように構成されており、
前記命令は、
前記第１のメモリデバイスのメモリブロックの第１のセットからの第１のデータを、前記メモリブロックの第１のセットを識別するインジケータに応じて再配置することと、
前記第１のメモリデバイスのメモリブロックの第１のセットに関連付けられた少なくとも１つの物理メモリマップを再分割して、前記第１のメモリデバイスのメモリブロックの第２のセットへの前記第１のデータの再配置を表す少なくとも１つの再分割された物理メモリマップを生成することと、
前記少なくとも１つの再分割された物理メモリマップに基づいて、前記第１のデータを複数のメモリデバイスの前記メモリブロックの第２のセットに記憶することと、
を前記少なくとも１つのプロセッサに行わせる、
処理システム。

【請求項8】

前記命令は、前記処理システムのシステム構成の変更に関連して前記少なくとも１つの物理メモリマップを再分割することを前記少なくとも１つのプロセッサに行わせる、
請求項７の処理システム。

【請求項9】

前記システム構成の変更は、前記処理システムの誤り訂正符号（ＥＣＣ）構成の変更に対応しており、前記ＥＣＣ構成は、ＥＣＣデータを記憶するために予約されている前記複数のメモリデバイスのＥＣＣメモリブロックを識別する、
請求項８の処理システム。

【請求項10】

前記システム構成の変更は、前記処理システムのインターリービング構成の変更に対応しており、前記インターリービング構成は、少なくとも１つのインターリービングパターンを定義し、それに従って、データは、前記複数のメモリデバイスのメモリブロックに記憶され、前記メモリブロックは、少なくとも前記メモリブロックの第１のセットを含む、
請求項８の処理システム。

【請求項11】

前記インターリービング構成の変更は、第１のインターリービングパターンを第２のインターリービングパターンと置換することに対応しており、前記少なくとも１つの再分割された物理メモリマップは、前記第２のインターリービングパターンを反映する、
請求項１０の処理システム。

【請求項12】

前記命令は、前記少なくとも１つの物理メモリマップを再分割するために、第１の物理アドレスに対して前記少なくとも１つの物理メモリマップによって定義されたマッピングを変更することを前記少なくとも１つのプロセッサに行わせ、
前記少なくとも１つの物理メモリマップは、前記第１の物理アドレスを前記メモリブロックの第１のセットの第１のメモリブロックにマッピングし、
前記少なくとも１つの再分割された物理メモリマップは、前記第１の物理アドレスを前記メモリブロックの第２のセットの第２のメモリブロックにマッピングする、
請求項７～１１の何れかの処理システム。

【請求項13】

前記第１のメモリデバイス及び第２のメモリデバイスと、
大容量記憶デバイスと、を備え、
前記命令は、前記第１のデータを、前記複数のメモリデバイスの第２のメモリデバイス又は前記大容量記憶デバイスのうち選択された何れかに再配置することを前記少なくとも１つのプロセッサに行わせる、
請求項７～１１の何れかの処理システム。

【請求項14】

前記命令は、前記処理システムのリブートを必要とせずに、前記少なくとも１つの物理メモリマップを再分割することを前記少なくとも１つのプロセッサに行わせる、
請求項７～１１の何れかの処理システム。

【請求項15】

システムであって、
少なくとも１つのプロセッサを備え、
前記少なくとも１つのプロセッサは、少なくとも第１のメモリデバイスに結合可能であって、命令を実行するように構成されており、
前記命令は、
前記第１のメモリデバイスの第１のメモリブロックからの第１のデータを、少なくとも前記第１のメモリブロックを識別するインジケータに応じて転送することと、
前記第１のメモリブロックに関連付けられた物理メモリマップを再分割して、前記システムのリブートを必要とせずに、前記第１のメモリデバイスの第２のメモリブロックへの前記第１のデータの再配置を表す再分割された物理メモリマップを生成することと、
前記再分割された物理メモリマップに基づいて、前記第１のデータを前記第２のメモリブロックに記憶することと、
を前記少なくとも１つのプロセッサに行わせる、
システム。

【請求項16】

前記命令は、前記システムのシステム構成の変更に関連して前記物理メモリマップを再分割することを前記少なくとも１つのプロセッサに行わせる、
請求項１５のシステム。

【請求項17】

前記システム構成の変更は、前記システムの誤り訂正符号（ＥＣＣ）構成の変更に対応しており、前記ＥＣＣ構成は、ＥＣＣデータを記憶するために予約されている複数のメモリデバイスのＥＣＣメモリブロックを識別する、
請求項１６のシステム。

【請求項18】

前記システム構成の変更は、前記システムのインターリービング構成の変更に対応しており、前記インターリービング構成は、少なくとも１つのインターリービングパターンを定義し、それに従って、データは、前記第１のメモリブロック及び前記第２のメモリブロックを含む複数のメモリブロックに記憶される、
請求項１６のシステム。

【請求項19】

前記命令は、前記物理メモリマップを再分割するために、第１の物理アドレスに対して前記物理メモリマップによって定義されたマッピングを変更することを前記少なくとも１つのプロセッサに行わせ、
前記物理メモリマップは、前記第１の物理アドレスを前記第１のメモリブロックに関連付け、
前記再分割された物理メモリマップは、前記第１の物理アドレスを前記第２のメモリブロックに関連付ける、
請求項１５のシステム。

【請求項20】

前記第１のメモリデバイス及び第２のメモリデバイスと、
大容量記憶デバイスと、を備え、
前記命令は、前記第１のデータを、前記第２のメモリデバイス又は前記大容量記憶デバイスのうち選択された何れかに再配置することを前記少なくとも１つのプロセッサに行わせる、
請求項１５のシステム。

【発明の詳細な説明】

【背景技術】

【0001】

全体的な処理効率を改善するために、処理システムは、通常、マルチチャネルダイナミックランダムアクセスメモリ（Dynamic Random Access Memory、ＤＲＡＭ）等のマルチチャネル高帯域幅メモリを採用する。例えば、そのようなマルチチャネルメモリは、多くの場合、複数のメモリダイがシステム内のホストプロセッサによって並列にアクセス可能となるように、処理システム内に実装される。このマルチチャネルの並列アクセスは、通常、システムが所定の期間内に読み出すか又は書き込むことができるデータの量を増加させ、低減された処理遅延を可能にし、それによって、システム性能を向上させる。

【0002】

典型的には、データがＤＲＡＭ等のメモリデバイスに書き込まれる方式は、物理アドレスをメモリデバイスのメモリの対応する物理ブロックにマッピングする、システムの物理アドレスマッピングによって定義される。従来のシステムでは、１つ以上のメモリデバイスと関連付けられた物理アドレスマッピングを変更するために、システムがリブートされなければならない。しかしながら、リブートは、典型的には、時間がかかり、ブートエラー又はシステム監視のための帯域内機構の中断のリスクがあり、これらは、高性能処理システムにおいて特に懸念される。

【発明の概要】

【課題を解決するための手段】

【0003】

以下の実施例は、個々に又は組み合わせて、本明細書で説明される実施形態及び実施態様の更なるコンテキストを提供し得る。

【0004】

実施例１．方法であって、
処理システムの第１のメモリデバイスのメモリブロックの第１のセットからの第１のデータを、第１のメモリデバイスのメモリブロックの第１のセットを識別するインジケータを受信することに応じて、第２のメモリデバイス又は大容量記憶デバイスのうち選択された何れかに再配置することと、
メモリブロックの第２のセットへの第１のデータの再配置を表す少なくとも１つの再分割された物理メモリマップを生成するために、第１のメモリデバイスのメモリブロックの第１のセットと関連付けられた少なくとも１つの物理メモリマップを再分割することと、
少なくとも１つの再分割された物理メモリマップに基づいて、メモリブロックの第２のセットに第１のデータを記憶することと、を含む、方法。

【0005】

実施例２．少なくとも１つの物理メモリマップを再分割することは、処理システムのシステム構成の変更と関連して実行される、実施例１の方法。

【0006】

実施例３．システム構成の変更は、処理システムの誤り訂正符号（error correcting code、ＥＣＣ）構成の変更に対応し、ＥＣＣ構成は、ＥＣＣデータを記憶するために予約されているＥＣＣメモリブロックを識別する、実施例２の方法。

【0007】

実施例４．システム構成の変更は、処理システムのインターリービング構成の変更に対応し、インターリービング構成は、少なくとも１つのインターリービングパターンを定義し、それに従って、データは、少なくともメモリブロックの第１のセット上に記憶されることになる、実施例２の方法。

【0008】

実施例５．少なくとも１つの物理メモリマップを再分割することは、
第１の物理アドレスに対して少なくとも１つの物理メモリマップによって定義されたマッピングを変更することを含み、少なくとも１つの物理メモリマップは、第１の物理アドレスをメモリブロックの第１のセットの第１のメモリブロックにマッピングし、少なくとも１つの再分割された物理メモリマップは、第１の物理アドレスをメモリブロックの第２のセットの第２のメモリブロックにマッピングする、実施例１～４の何れかの方法。

【0009】

実施例６．少なくとも１つの物理メモリマップを再分割することは、第１のメモリデバイスを含む処理システムのリブートを必要とせずに実行される、実施例１～５の何れかの方法。

【0010】

実施例７．処理システムであって、
少なくとも第１のメモリデバイスに結合可能な少なくとも１つのプロセッサを備え、
プロセッサは、命令を実行するように構成されており、
命令は、
第１のメモリデバイスのメモリブロックの第１のセットからの第１のデータを、メモリブロックの第１のセットを識別するインジケータに応じて再配置することと、
第１のメモリデバイスのメモリブロックの第２のセットへの第１のデータの再配置を表す少なくとも１つの再分割された物理メモリマップを生成するために、第１のメモリデバイスのメモリブロックの第１のセットと関連付けられた少なくとも１つの物理メモリマップを再分割することと、
少なくとも１つの再分割された物理メモリマップに基づいて、複数のメモリデバイスのメモリブロックの第２のセットに第１のデータを記憶するように、少なくとも１つのプロセッサを操作することと、を含む、処理システム。

【0011】

実施例８．命令は、処理システムのシステム構成の変更と関連して少なくとも１つの物理メモリマップを再分割するように少なくとも１つのプロセッサを操作することを含む、実施例７の処理システム。

【0012】

実施例９．システム構成の変更は、処理システムの誤り訂正符号（ＥＣＣ）構成の変更に対応し、ＥＣＣ構成は、ＥＣＣデータを記憶するために予約されている複数のメモリデバイスのＥＣＣメモリブロックを識別する、実施例８の処理システム。

【0013】

実施例１０．システム構成の変更は、処理システムのインターリービング構成の変更に対応し、インターリービング構成は、少なくとも１つのインターリービングパターンを定義し、それに従って、データは、複数のメモリデバイスのメモリブロック上に記憶されることになり、メモリブロックは、少なくともメモリブロックの第１のセットを含む、実施例８の処理システム。

【0014】

実施例１１．インターリービング構成の変更は、第１のインターリービングパターンを第２のインターリービングパターンと置換することに対応し、少なくとも１つの再分割された物理メモリマップは、第２のインターリービングパターンを反映する、実施例１０の処理システム。

【0015】

実施例１２．命令は、少なくとも１つの物理メモリマップを再分割するために、第１の物理アドレスに対して少なくとも１つの物理メモリマップによって定義されたマッピングを変更するように、少なくとも１つのプロセッサを操作することを含み、少なくとも１つの物理メモリマップは、第１の物理アドレスをメモリブロックの第１のセットの第１のメモリブロックにマッピングし、少なくとも１つの再分割された物理メモリマップは、第１の物理アドレスをメモリブロックの第２のセットの第２のメモリブロックにマッピングする、実施例７～１１の何れかの処理システム。

【0016】

実施例１３．
第１のメモリデバイス及び第２のメモリデバイスと、
大容量記憶デバイスと、を更に備え、
命令は、第１のデータを、複数のメモリデバイスの第２のメモリデバイス又は大容量記憶デバイスのうち選択された何れかに再配置するように少なくとも１つのプロセッサを操作することを含む、実施例７～１１の何れかの処理システム。

【0017】

実施例１４．命令は、処理システムのリブートを必要とせずに、少なくとも１つの物理メモリマップを再分割するように少なくとも１つのプロセッサを操作することを含む、実施例７～１３の何れかの処理システム。

【0018】

実施例１５．システムであって、
少なくとも１つのプロセッサを備え、
少なくとも１つのプロセッサは、少なくとも第１のメモリデバイスに結合可能であり、且つ、命令を実行するように構成されており、
命令は、
第１のメモリデバイスの第１のメモリブロックからの第１のデータを、少なくとも第１のメモリブロックを識別するインジケータに応じて転送することと、
システムのリブートを必要とせずに、第１のメモリデバイスの第２のメモリブロックへの第１のデータの再配置を表す再分割された物理メモリマップを生成するために、第１のメモリブロックと関連付けられた物理メモリマップを再分割することと、
再分割された物理メモリマップに基づいて、第１のデータを第２のメモリブロックに記憶するように、少なくとも１つのプロセッサを操作することと、を含む、システム。

【0019】

実施例１６．命令は、システムのシステム構成の変更と関連して物理メモリマップを再分割するように、少なくとも１つのプロセッサを更に操作することを含む、実施例１５のシステム。

【0020】

実施例１７．システム構成の変更は、システムの誤り訂正符号（ＥＣＣ）構成の変更に対応し、ＥＣＣ構成は、ＥＣＣデータを記憶するために予約されている複数のメモリデバイスのＥＣＣメモリブロックを識別する、実施例１６のシステム。

【0021】

実施例１８．システム構成の変更は、システムのインターリービング構成の変更に対応し、インターリービング構成は、少なくとも１つのインターリービングパターンを定義し、それに従って、データは、第１のメモリブロック及び第２のメモリブロックを含む複数のメモリブロック上に記憶されることになる、実施例１６のシステム。

【0022】

実施例１９．命令は、物理メモリマップを再分割するために、第１の物理アドレスに対して物理メモリマップによって定義されたマッピングを変更するように、少なくとも１つのプロセッサを操作することを含み、物理メモリマップは、第１の物理アドレスを第１のメモリブロックと関連付け、再分割された物理メモリマップは、第１の物理アドレスを第２のメモリブロックと関連付ける、実施例１５のシステム。

【0023】

実施例２０．
第１のメモリデバイス及び第２のメモリデバイスと、
大容量記憶デバイスと、を更に備え、
命令は、第１のデータを、第２のメモリデバイス又は大容量記憶デバイスのうち選択された何れかに再配置するように、少なくとも１つのプロセッサを操作することを含む、実施例１５のシステム。

【0024】

本開示は、添付の図面を参照することによってより良好に理解され、その多くの特徴及び利点が当業者に明らかになる。異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。

【図面の簡単な説明】

【0025】

【図1】いくつかの実施形態による、動的物理アドレスマップを採用する処理システムのブロック図である。

【図2】いくつかの実施形態による、メモリ物理アドレスマッピングを動的に再分割する方法を例示するフロー図である。

【図3】いくつかの実施形態による、メモリデバイスにわたってデータを記憶するために使用される細粒度インターリービングパターンを例示するブロック図である。

【図4】いくつかの実施形態による、メモリデバイスにわたってデータを記憶するために使用される粗粒度インターリービングパターンを例示するブロック図である。

【図5】いくつかの実施形態による、１つ以上のメモリデバイスに対するメモリ物理アドレスマッピングを動的に再分割し、１つ以上のメモリデバイスのインターリービング構成を修正する方法を例示するフロー図である。

【図6】いくつかの実施形態による、誤り訂正符号（ＥＣＣ）をＥＣＣ構成ごとに記憶するために予約されたメモリブロックを有するメモリデバイスを例示するブロック図である。

【図7】いくつかの実施形態による、１つ以上のメモリデバイスに対するメモリ物理アドレスマッピングを動的に再分割し、１つ以上のメモリデバイスと関連付けられたＥＣＣ構成を修正する方法を例示するフロー図である。

【図8】いくつかの実施形態による、処理システムの複数のメモリデバイスの細粒度ベースの動的再分割を例示するブロック図である。

【図9】いくつかの実施形態による、所定のメモリデバイス内のメモリブロックの一部のみに対するメモリ物理アドレスマッピングを動的に再分割するための方法を例示するフロー図である。

【発明を実施するための形態】

【0026】

マルチチャネルＤＲＡＭ等のメモリデバイスの物理アドレスマッピングの再分割は、従来、関連付けられた処理システムのリブート時（すなわち、「ブート時」）にのみ実行される。本コンテキストでは、ブート時における１つ以上のメモリデバイスの物理アドレスマッピングの再分割は、「静的」再分割と呼ばれる。本開示の実施形態は、システムの少なくとも一部のリブートが必要とされない、１つ以上のメモリデバイスの物理アドレスマッピングの「動的」再分割に関する。そのような動的再分割は、いくつかの実施形態では、１つ以上のメモリデバイスの所定のメモリブロック又はメモリブロックのセットに記憶されたデータの少なくとも一部を再配置し、新しい分割スキームに従って、それらのメモリブロックと関連付けられた物理アドレスマッピングを再分割し、次いで、新しい分割スキームに準拠する配置で、再配置されたデータをメモリデバイス上に再度移動させることによって実行される。動的再分割は、処理システムのリブートを必要とせずに実行され、これは、従来の静的再分割によって必要とされるリブートプロセスによって生じるシステムダウンタイムを低減又は除去する。

【0027】

例えば、オペレーティングシステム（operating system、ＯＳ）データ及びページテーブルデータ等の「クリティカル」データは、多くの場合、処理システムのメモリデバイスに記憶されているため、処理システムをリブートすることなく、そのようなメモリデバイスを再分割しようと試みることは、従来の処理システムでは誤り又は他の不安定性につながり得る。しかしながら、本開示の実施形態では、所定のメモリデバイス内の「クリティカル」メモリロケーション（例えば、クリティカルデータを記憶しているものとして識別されたメモリロケーション）が識別され、これらのメモリロケーションに対して動的再分割が無効化され、これは、動的再分割中にクリティカルデータが失われないことを保証することを助ける。そのようなクリティカルデータを失うリスクは、クリティカルメモリロケーションに対する動的再分割を無効化することによって軽減されるか又は完全に回避されるため、そのようなクリティカルデータを記憶しているメモリデバイスは、リブートを必要とせずに動的に再分割され得る。したがって、本明細書で説明される動的再分割スキームは、メモリデバイスの物理アドレスマッピングの再分割を容易にし、いくつかの実施形態では、作業負荷ごとにそのような再分割を容易にする。

【0028】

処理システムは、典型的には、複数のメモリセルを含むＤＲＡＭ等の１つ以上のメモリデバイスを含み、メモリセルの隣接するグループは、メモリブロックと呼ばれる。典型的には、そのような処理システムのメモリコントローラ（例えば、メモリ管理ユニット（memory management unit、ＭＭＵ））は、物理アドレスマップが所定の物理アドレスを処理システムのメモリデバイス内の特定の物理ロケーションと関連付けるように、処理システムの１つ以上のメモリデバイスの１つ以上のメモリブロック内の物理アドレスと物理ロケーション（例えば、メモリブロック）との間のマッピングを定義する物理アドレスマップを維持する。処理システム内の物理アドレスと物理メモリロケーションとの間の関連付けは、本明細書では、処理システムの「物理アドレスマッピング」又は「物理メモリアドレスマッピング」と呼ばれることがある。物理アドレスマップを修正することが望ましい場合があり、そのような修正は、いくつかの実施形態では、処理システムの再構成と併せて実行される。物理アドレスマップの修正は、本明細書では物理アドレスマップの再分割と呼ばれる。様々な例によると、所定の処理システムの１つ以上のメモリデバイスに対する物理アドレスマップは、メモリデバイスと関連付けられたインターリービング構成を修正する場合、メモリデバイスと関連付けられた誤り訂正符号（ＥＣＣ）構成を修正する場合、又は、処理システムに対する冗長モード（例えば、デュアルモジュール冗長モード又はトリプルモジュール冗長モード）を有効化若しくは無効化する場合に再分割される。本明細書で使用される場合、物理アドレスマッピングは、仮想アドレスと物理アドレスとの間のマッピングを指すのではなく、処理システムの物理アドレスと物理メモリロケーションとの間のマッピングを指すことを理解されたい。

【0029】

いくつかの事例では、所定のメモリデバイスに記憶された「クリティカル」データ（例えば、ＯＳデータ又はページテーブルデータ）等のデータは、処理システムの動作を中断せずに再配置されることができない。したがって、本明細書で説明するいくつかの実施形態では、物理アドレスマップの動的再分割は、メモリデバイスのメモリブロックの少なくとも一部に対して無効化され、これは、そのようなメモリブロックに記憶されたデータが、対応するメモリデバイスの物理アドレスマップの動的再分割中に再配置されないことを意味する。一例として、処理システムの物理アドレスマップを動的に再分割する場合、メモリブロックの第１のセットにおける１つ以上のメモリデバイス上に記憶された第１のデータは、別のメモリデバイス又は記憶デバイスに再配置されるのに適格であると識別され、次いで、いくつかの実施形態では、動的再分割がメモリブロックの第１のセットに対して有効化される場合、新しい物理アドレスマッピングに従って１つ以上のメモリデバイス上に再読み込みされる。対照的に、メモリブロックの第２のセットにおける１つ以上のメモリデバイス上に記憶された第２のデータは、動的再分割がメモリブロックの第２のセットに対して無効化されている場合、動的再分割のために別のメモリデバイス又は記憶デバイス上に再配置されることができない。

【0030】

図１は、１つ以上のメモリデバイスに対する物理アドレスマッピングの動的再分割のために構成された処理システム１００を示している。処理システム１００は、コア１０４を有する１つ以上のプロセッサ１０２と、１つ以上のメモリ管理ユニット（ＭＭＵ）１０６と、メモリデバイス１０８（例えば、ＤＲＡＭデバイス、ダイレクトマップ不揮発性メモリデバイス、相変化メモリデバイス、任意のコンピュートエクスプレスリンク（Compute Express Link、ＣＸＬ）アタッチドメモリデバイス等）と、１つ以上の大容量記憶デバイス１１０と、を備える。示されるように、プロセッサ１０２は、２つのＭＭＵ１０６－１、１０６－２を介してメモリデバイス１０８に通信可能に結合されている。

【0031】

ＭＭＵ１０６の各々は、プロセッサ１０２によって提供されるメモリアクセス要求にサービスし、メモリデバイス１０８への読み出し／書き込みアクセスを提供し、メモリアクセス要求において提供される物理メモリアドレスを、メモリデバイス１０８の１つ以上の対応するメモリデバイスの物理メモリロケーション（例えば、メモリブロック）に変換する。そのようなメモリアクセス要求において提供される物理メモリアドレスを変換するために、各ＭＭＵ１０６は、メモリデバイス１０８内の物理メモリアドレスと物理メモリロケーションとの間の関連付けを定義する１つ以上の物理メモリマップ１１２を維持する。いくつかの場合、物理メモリマップ１１２のうち１つ以上は、処理システム１００の構成の変更に対応するように修正されるか又は別様に再分割される。

【0032】

従来、処理システムの１つ以上のメモリに対して物理メモリマップを再分割するために、物理メモリマップは、ブート時に再分割されなければならず、したがって、対応する処理システムがリブートされることを必要とする。しかしながら、処理システムを、その物理メモリマップが修正又は別様に再分割される毎にリブートしなければならないことは、典型的には、過度の時間（例えば、サーバ又はスーパーコンピュータ等のより複雑な処理システムの場合、最大数分）を要し、そのような処理システムを監視するための帯域内機構における中断又は誤りを引き起こすリスクがあるため、望ましくない。

【0033】

本例では、処理システム１００は、プロセッサ１０２が、ＭＭＵ１０６と関連して、物理メモリマップ１１２のうち１つ以上を動的に、すなわち、システムリブートの必要性を回避する様式で再分割させるように構成されている。いくつかの実施形態では、プロセッサ１０２は、プロセッサ１０２が動的再分割インジケータ１１８を受信又は別様に検出することに応じて、物理メモリマップ１１２を動的に再分割させる。例示のために、動的再分割インジケータ１１８がアサートされてもよく、物理メモリマップ１１２の動的再分割に対する手動（すなわち、ユーザ開始）の又は自動化された要求に応じて、物理メモリマップ１１２のうち１つ以上の全て又は一部に対して動的再分割が実行されるべきであることを示す。例えば、そのような自動化された要求は、処理システム１００の再構成（本明細書では「システム再構成」とも呼ばれる）が実行されるべきであることをプロセッサ１０２が判定することに応じて生成され、再構成は、データに対応する物理アドレスを変更せずに、メモリデバイス１０８のうち１つ以上の物理ロケーションにわたってデータが記憶される方式の再編成を必要とする。すなわち、システム再構成は、物理メモリマップ１１２によって定義された既存の物理アドレスマッピングを変更する（本明細書では、物理メモリアドレスマップ１１２を「再分割する」と呼ばれることもある）ために、物理メモリマップ１１２のうち１つ以上の全て又は一部が修正されることを必要とする。本明細書では、「物理アドレス」及び「物理メモリアドレス」という用語は、メモリデバイスの特定の物理メモリロケーションを指すか又は別様にそれと関連付けられるアドレスを指すために互換的に使用される。例えば、そのようなシステム再構成は、以下でより詳細に説明されるように、処理システム１００のＥＣＣ構成に対する変更、及び、処理システム１００のインターリービング構成に対する変更を含む。

【0034】

一例では、処理システム１００は、メモリデバイス１０８の特定の物理メモリロケーションをＥＣＣの記憶のために予約されているものとして定義するＥＣＣ構成データ１１４（例えば、大容量記憶デバイス１１０のうち１つ以上に記憶される）を含む。典型的には、ＥＣＣは、他のデータ内のソフトの誤り（典型的には、例えば、放射線衝突、信号雑音等によって引き起こされるデータ破損に対応する）が検出され、いくつかの事例では、訂正されることを可能にするために、他のデータと関連して記憶される冗長情報である。例えば、リードソロモン符号又はハミング符号等のブロック符号は、メモリデバイス１０８に対する誤り検出及び訂正を提供するためのＥＣＣとして使用可能である。いくつかの実施形態では、ＥＣＣ構成データ１１４は、メモリデバイス１０８のうち１つ以上に対するＥＣＣの有無を定義し、これは、メモリブロックがそれらのメモリデバイス内のＥＣＣのために予約されているかどうかを判定する。例えば、処理システム１００が、ＥＣＣを有効化若しくは無効化するように、又は、メモリデバイス１０８のうち１つ以上の選択されたメモリデバイスのために使用されるＥＣＣスキームを変更するように再構成される場合に、ＥＣＣ構成データ１１４は、ＥＣＣが選択されたメモリデバイスに対して有効化若しくは無効化されること、又は、選択されたメモリデバイスで実装されるＥＣＣスキームが変更されることを示すように更新され、ＥＣＣ構成が変更されることになる選択されたメモリデバイスを識別する動的再分割インジケータが生成される。処理システム１００のＥＣＣ構成におけるそのような変更は、本明細書では「ＥＣＣ再構成」と呼ばれる。次いで、プロセッサ１０２は、選択されたメモリデバイスのメモリロケーションの一部又は全部に記憶されたデータを、１つ以上の他のメモリデバイス（すなわち、選択されたメモリデバイスではない）か、大容量記憶デバイス１１０（例えば、１つ以上のハードディスクドライブ、ソリッドステートドライブ、フラッシュメモリ等を含む）のうち１つ以上か、又は、その両方に一時的に再配置させる。いくつかの実施形態では、所定のメモリデバイス１０８のメモリロケーションのサブセットのみがＥＣＣ再構成によって影響され、十分な他のメモリロケーションが利用可能である（すなわち、現在データを記憶しておらず、事実上「空」である）場合、再配置されたデータは、同じメモリデバイス１０８上の他の利用可能なメモリロケーションのサブセットに移動される。ＥＣＣ再構成によって影響されるメモリロケーションからのデータのこの再配置は、物理メモリマップ１１２の動的再分割の一部と見なされる。

【0035】

データが再配置されるメモリデバイス１０８のメモリロケーションと関連付けられた物理アドレスマッピングは、典型的には、動的再分割及びＥＣＣ再構成の一部として再分割されることに留意されたい。例えば、所定のメモリデバイス１０８に対してＥＣＣを有効化する場合、プロセッサ１０２は、ＥＣＣデータを記憶するために予約されるべき１つ以上のメモリロケーションを判定し（例えば、更新されたＥＣＣ構成データ１１４、動的再分割インジケータ、又は、両方において定義されるような）、これらのロケーションに現在記憶されている任意のデータは、上述したように一時的に再配置される。別の例として、所定のメモリデバイス１０８についてＥＣＣを無効化する場合、プロセッサ１０２は、ＥＣＣデータを記憶するために現在予約されているが（例えば、更新されたＥＣＣ構成データ１１４、動的再分割インジケータ、又は、両方において定義されるような）、ＥＣＣ再構成後にＥＣＣデータを記憶するためにもはや使用されない所定のメモリデバイスの１つ以上のメモリロケーションを判定し、これらのロケーションに現在記憶されている任意のデータが削除される。

【0036】

いくつかの実施形態では、所定のメモリデバイス１０８に対するＥＣＣを無効化した後、メモリデバイス１０８は、ＥＣＣデータを削除することによって引き起こされる空のメモリの「ギャップ」が一緒にグループ化されるように、メモリデバイス１０８の物理メモリロケーションに記憶されたデータを再配置するためにフラグメント解消される。一例として、所定のメモリデバイス１０８の物理メモリアドレスＡ及びＢの２つの論理的に隣接するセットが考慮され、各セットＡ及びＢは、８つのデータページ（それぞれ、物理メモリアドレスＡ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７及びＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７によって示される）と、１つのＥＣＣページ（それぞれ、物理メモリアドレスＡｅｃｃ及びＢｅｃｃによって示される）と、を含む。本例では、セットＡ及びＢの物理メモリアドレスと関連付けられたデータは、Ａ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａｅｃｃ、Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂｅｃｃの順序でシーケンシャルメモリブロックのセットに記憶される（例えば、所定のインターリービングパターンに従って）。ここで、Ａｅｃｃ及びＢｅｃｃは、最初に、それぞれ、セットＡ及びセットＢに対するＥＣＣデータを記憶する。本例では、メモリデバイス１０８に対してＥＣＣを無効化するためにＥＣＣ再構成を実行すると、物理メモリロケーションＡｅｃｃ及びＢｅｃｃと関連付けられた物理メモリロケーション（メモリブロック）に記憶されたＥＣＣデータが削除され、メモリデバイス１０８は、フラグメント解消され、その物理アドレスマッピングは、物理メモリアドレスと関連付けられたデータがシーケンシャルメモリブロックのセットに記憶される順序が、Ａ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ａｅｃｃ、Ｂｅｃｃとなるように、本明細書で説明される動的再分割技術と関連して修正される。このようにして、データが削除された物理メモリアドレスＡｅｃｃ及びＢｅｃｃ（ＥＣＣが所定のメモリ１０８に対して無効化されることに起因して）は、シーケンシャルメモリブロックのセットの「端」で隣接する物理メモリロケーション（メモリブロック）内にグループ化されて、ＥＣＣを無効にする際にシーケンシャルメモリブロックのセットにおける「ギャップ」（すなわち、空のメモリブロック）の発生を低減する。このようにして異なる物理メモリロケーションにシフトされた物理メモリアドレスに記憶されたデータは、上述したように、ＥＣＣ再構成中に一時的に再配置される。

【0037】

別の例として、所定のメモリデバイス１０８で実装されるＥＣＣスキームを変更する場合、ＥＣＣデータを記憶するために割り当てられたメモリ空間の量は、典型的には変化することになり、その結果、所定のメモリデバイス１０８の物理アドレスマッピングに対する変化をもたらす場合がある。例えば、所定のメモリデバイス１０８のＥＣＣ再構成を実行して、メモリデバイス１０８によって使用されるＥＣＣスキームを、８ページごとのデータが９ページ目のＥＣＣデータを使用してＥＣＣ符号化される８／９ＥＣＣ符号化から、１２８ページごとのデータが１２９及び１３０ページ目のＥＣＣデータを使用してＥＣＣ符号化される１２８／１３０ＥＣＣ符号化スキームに変更する場合に、所定のメモリデバイス１０８に記憶されたデータの一部又は全部は、新しいＥＣＣ符号化スキームに適応するように再配置され、その結果、所定のメモリデバイス１０８の対応するメモリアドレス及び物理メモリロケーションに対する物理メモリアドレスマッピングに対する修正をもたらし、そのようなデータは、上述したようにＥＣＣ再構成中に再配置される。

【0038】

動的再分割のためにデータが再配置されるメモリロケーションを識別した後、プロセッサ１０２は、新しいＥＣＣ構成に従って物理メモリマップ１１２を再分割する。従来、任意のタイプのシステム再構成の一部として物理メモリマップ１１２を再分割することは、処理システム１００がリブートされることを必要とすることになる。しかしながら、本例では、物理メモリマップ１１２を動的に再分割することによって、ＥＣＣ再構成が、処理システム１００のリブートを必要とせずに実行される。

【0039】

別の例では、処理システム１００は、インターリービング構成データ１１６（例えば、基本入力／出力システム（ｂａｓｉｃｉｎｐｕｔ／ｏｕｔｐｕｔｓｙｓｔｅｍ、ＢＩＯＳ）様構造又はテーブルの一部として記憶され、次いで、処理システム１００のアクティブ動作中にオンチップ構成レジスタに読み込まれる）を含み、これは、何れの物理メモリアドレスがメモリデバイス１０８にわたって分散されるべきかに従って、インターリービングパターン（例えば、粗粒度インターリービングパターン、細粒度インターリービングパターン、又は、これらの組み合わせ）を定義する。そのようなインターリービングパターンの例は、図３、図４及び図８と併せて以下でより詳細に説明される。いくつかの実施形態では、処理システム１００のインターリービング構成は、既存のインターリービングパターンが新しいインターリービングパターンと置換されるように、再分割される。インターリービングパターンのそのような変更は、本明細書では「インターリービング再構成」と呼ばれることがある。

【0040】

例えば、プロセッサ１０２は、インターリービング構成データ１１６を修正させ、対応する動的再分割インジケータ１１８を生成させる１つ以上の手動又は自動要求に応じて、処理システム１００のインターリービング再構成を実行することになる。一例として、メモリデバイス１０８のサブセットが細粒度インターリービング構成から粗粒度インターリービング構成に切り替えられるようにインターリービング構成を変更するための手動又は自動要求は、プロセッサ１０２に、メモリデバイス１０８のサブセットを動的再分割のために選択されるものとして定義する、対応する動的再分割インジケータ１１８を生成させる。次いで、プロセッサ１０２は、メモリデバイス１０８のサブセット上に記憶されたデータを、１つ以上の他のメモリデバイス１０８（すなわち、動的再分割のために選択されたメモリデバイスのサブセット内にないメモリデバイス１０８のうち１つ以上）、大容量記憶デバイス１１０、又は、これらの組み合わせに一時的に再配置させる。次いで、プロセッサ１０２は、物理メモリマップ１１２内で識別され、且つ、動的再分割のために選択されたメモリデバイス１０８のサブセットと関連付けられた物理アドレスが、再分割された物理メモリマップ１１２内で細粒度インターリービング構成から粗粒度インターリービング構成に再マッピングされるように、物理メモリマップ１１２を再分割する。本例では、物理メモリマップ１１２を再分割することは、有利には、物理メモリマップ１１２が再分割される時点で、物理メモリマップ１１２を修正するか又は別様に再分割することによって典型的に影響されることになる任意のデータが、影響されるメモリブロックから外れて既に再配置されているため、処理システム１００がリブートされることを要求しない。次いで、プロセッサ１０２は、再配置されたデータを、粗粒度インターリービング構成（ここでは、再分割された物理メモリマップ１１２の新しい物理アドレスマッピングで表されている）に従ってメモリデバイス１０８上に再度読み込む。また、プロセッサ１０２は、メモリデバイス１０８のサブセットが細粒度インターリービング構成ではなく、粗粒度インターリービング構成にあることを示すように、インターリービング構成データ１１６を修正する。

【0041】

更に、いくつかの実施形態では、物理メモリマップ１１２の動的再分割を伴うインターリービング再構成は、特定のインターリービングパターンが適用されるいくつかのメモリデバイス１０８によって実行される。一例では、プロセッサ１０２は、メモリデバイス１０８を、メモリデバイス１０８の全てにわたって単一の細粒度インターリービングパターンが適用されるグローバル細粒度インターリービングパターンから、メモリデバイス１０８がドメイン１２０、１２２、１２４、１２６等の異なるドメインに論理的に編成され、且つ、それぞれの細粒度インターリービングパターンが各ドメイン内のメモリデバイス１０８に適用されるドメインレベル細粒度インターリービングパターンのセットに再構成させる。そのようなインターリービング再構成を実行する場合、プロセッサ１０２は、メモリデバイス１０８に記憶されたデータを、他のメモリデバイス、大容量記憶デバイス１１０のうち１つ以上、又は、これらの組み合わせに一時的に再配置させ、次いで、新しいドメインレベル細粒度インターリービングパターンに従って物理メモリマップ１１２を再分割し、次いで、新しいドメインレベル細粒度インターリービングパターンに従って、再配置されたデータをメモリデバイス１０８上に読み込み、インターリービング構成データ１１６を更新して、新しいドメインレベル細粒度インターリービングパターンがメモリデバイス１０８に適用されることを示す。

【0042】

いくつかの実施形態では、グローバル細粒度インターリービング構成からドメインレベル細粒度インターリービング構成のセットに遷移するためのインターリービング再構成は、プロセッサ１０２が、プロセッサ１０２のコア１０４のうち１つ以上によって処理される不均一メモリアクセス（non-uniform memory access、ＮＵＭＡ）認識作業負荷を識別することに応じて、プロセッサ１０２によって実行される。例えば、いくつかの作業負荷は、いくつかの実施形態では、処理システム１００によって採用されるＮＵＭＡ構成を活用するか又は別様に認識する。本例では、そのような作業負荷は、「ＮＵＭＡ認識」作業負荷と称される。そのようなＮＵＭＡ認識作業負荷は、典型的には、データが使用されることになる予想される頻度と、対応する作業負荷を実行するプロセッサコアに対する物理メモリロケーションの近接性と、に基づいて、特定の物理メモリロケーションにデータを配置するように最適化される。例えば、ＮＵＭＡ認識作業負荷を実行する場合により頻繁に使用されると予想されるデータは、ＮＵＭＡ認識作業負荷を実行するプロセッサコア１０４に物理的により近いメモリデバイス１０８（すなわち、それらのプロセッサコア１０４と同じドメイン内にあるメモリデバイス１０８）に記憶されるが、一方で、ＮＵＭＡ認識作業負荷を実行する場合にあまり頻繁に使用されないと予想されるデータは、ＮＵＭＡ認識作業負荷を実行するプロセッサコア１０４から物理的に更に遠いメモリデバイス１０８（すなわち、プロセッサコア１０４のドメインとは異なるドメイン内にあるメモリデバイス１０８）に記憶される。

【0043】

いくつかの実施形態では、所定のメモリデバイスの１つ以上のメモリロケーション（すなわち、メモリブロック）は、処理システム１００の動作に重要であるデータ（例えば、ＯＳデータ、ページテーブルデータ等）のために予約される。そのようなメモリロケーションは、本明細書では「クリティカルメモリロケーション」又は「クリティカルメモリブロック」と呼ばれることがある。いくつかの実施形態では、そこに記憶されたデータを一時的に再配置することは、処理システム１００の動作を不安定化するリスクがあるため、動的再分割は、そのようなクリティカルメモリロケーションに対して無効化される。例えば、動的再分割中に、ＯＳデータを記憶しているクリティカルメモリロケーションのデータが突然再配置された場合、これは、結果的に、処理システムが、対応するＯＳソフトウェアを適切に実行するために、ＯＳデータが典型的に必要とされるため、処理システムの予期せぬシャットダウン又は処理システムの機能を別様に阻害し得る誤りをもたらす可能性が高い。

【0044】

別の例として、クリティカルデータを記憶する１つ以上のクリティカルメモリロケーションを含むメモリデバイス１０８－１を考え、物理メモリアドレスマッピングの動的再分割は、そのようなクリティカルメモリロケーションに対して無効化される。メモリデバイス１０８と関連付けられた物理メモリマップ１１２の動的再分割を実行する場合に、クリティカルメモリロケーション（例えば、ユーザデータ又はジョブデータを記憶する）ではないメモリデバイス１０８－１のメモリロケーションの第１のサブセットのメモリロケーションのみが、動的再分割に適格であるとして識別され、そこに記憶されたデータの対応する一時的再配置に適格であるとして識別される（すなわち、第１のサブセットのメモリロケーションに対して動的再分割が有効化される）。対照的に、クリティカルメモリロケーションを含む、メモリデバイス１０８－１のメモリロケーションの第２のサブセットのメモリロケーションは、動的再分割に適格ではないものとして識別され、そこに記憶されたデータの対応する一時的再配置に適格ではないものとして識別される（すなわち、動的再分割は、第２のサブセットのメモリロケーションに対して無効化される）。

【0045】

先の例で提供されたように、クリティカルメモリロケーションに対する物理メモリアドレスマッピングの動的再分割を無効化することによって、処理システム１００の動作の失敗の関連するリスクが軽減されるか又は完全に回避される。

【0046】

図２は、処理システムのための物理メモリアドレスマッピングを動的に再分割する方法２００を例示する。例示の容易さのため、方法２００は、図１の処理システム１００及びその構成コンポーネント及びモジュールにおける例示的な実装に関して説明される。

【0047】

ブロック２０２では、プロセッサ１０２は、動的再分割指標（指示）１１８の一実施形態等の動的再分割指標（指示）を受信する。いくつかの実施形態では、動的再分割指標は、ＥＣＣ再構成又はインターリービング再構成等のように、プロセッサ１０２によって実行されるより広範なシステム再構成の一部として生成される。いくつかの実施形態では、動的再分割指標は、ここでは２０１－１として示されるメモリデバイスのサブセット、及び、物理メモリマップ１１２の動的再分割に関与することになる各識別されたメモリデバイス内の１つ以上のメモリブロックを識別する。メモリデバイスのサブセット２０１－１は、いくつかの実施形態では、図１のメモリデバイス１０８の第１のサブセットの例示的な実施形態に対応する。識別されたメモリブロックに記憶されたデータは、動的再分割中に一時的に再配置されることになる。

【0048】

ブロック２０４では、動的再分割指標で識別されるメモリデバイス２０１－１のメモリブロックに記憶されたデータは、別のメモリデバイス又は大容量記憶デバイスに一時的に再配置される。いくつかの実施形態では、このデータを再配置すると、メモリデバイス２０１－１の識別されたメモリブロックが消去される（例えば、識別されたメモリブロックの各々にバイナリゼロを書き込むことによって）。他の実施形態では、データを再配置することは、メモリデバイス２０１－１からデータを消去することなく、別のメモリデバイス又は大容量記憶デバイスにデータをコピーすることによって実行される。

【0049】

ブロック２０６では、メモリデバイス２０１－１の識別されたメモリブロックからの再配置されたデータは、大容量記憶デバイス１１０のうち１つ以上、又は、ここでは２０１－２として示されるメモリデバイスのサブセットに記憶される。メモリデバイス２０１－２のサブセットは、いくつかの実施形態では、メモリデバイスのサブセット２０１－１が対応するメモリデバイス１０８の第１のサブセットとは異なる図１のメモリデバイス１０８の第２のサブセットの例示的な実施形態に対応する。すなわち、いくつかの実施形態では、メモリデバイス２０１－２は、動的再分割指標で識別されなかったメモリデバイス１０８のうち１つ以上に対応する。

【0050】

ブロック２０８では、プロセッサ１０２は、処理システム１００を再構成させる。様々な例によると、システム再構成は、ＥＣＣ再構成、インターリービング再構成又は処理システム１００の物理メモリアドレスマッピング（すなわち、物理メモリマップ１１２で定義されたマッピング）が再分割されることを必要とするシステムの別の再構成のうち１つ以上を含む。

【0051】

ブロック２１０では、物理メモリマップ１１２において定義された１つ以上の物理アドレスマッピングが、システム再構成に従って再分割される。例えば、システム再構成がインターリービング再構成である場合、物理アドレスを物理メモリブロックにマッピングするために使用される既存のインターリービングパターン（以下の図３及び図４を参照して説明される例示的な細粒度及び粗粒度インターリービングパターン等）は、新しいインターリービングパターン（以下の図３及び図４を参照して説明される例示的な細粒度及び粗粒度のインターリービングパターン等）に変更され、物理メモリマップ１１２において定義される物理アドレスマッピングのうち１つ以上は、新しいインターリービングパターンに対応するように修正される。例えば、システム再構成がＥＣＣ再構成である場合、物理メモリマップ１１２において定義される物理アドレスマッピングのうち１つ以上は、メモリデバイス２０１－１のうち１つ以上に対して、ＥＣＣが有効化若しくは無効化されること、又は、ＥＣＣスキームが変更されることに対応するように修正される。ブロック２１０で再分割される物理アドレスマッピングは、動的再分割指標で識別されたメモリブロックに対応し、そこから、ブロック２０４でデータが再配置される。

【0052】

ブロック２１２では、物理メモリマップ１１２において定義された物理アドレスマッピングが再分割された後、大容量記憶デバイス１１０又はメモリデバイス２０１－２のうち１つ以上に記憶された再配置されたデータは、再分割された物理アドレスマッピングに従ってメモリデバイス２０１－１上に再度読み込まれる。いくつかの実施形態では、ブロック２１２で、再配置されたデータをメモリデバイス２０１－１に再度移動させる代わりに、再配置されたデータは、代わりに、メモリデバイス２０１－２に記憶されたままであり、メモリデバイス２０１－１は、新しいメモリ割り当てを除いて空のままである。いくつかの実施形態では、再配置されたデータは、再構成プロセス中ではなく、機会を捉えてメモリデバイス２０１－２からメモリデバイス２０１－１上に再度移動される。本例では、物理メモリマップ１１２を再分割することは、有利には、処理システム１００がリブートされることを必要としない。ブロック２１４では、メモリデバイス２０１－１は、新しい物理アドレスマッピングに従って以前に再配置されたデータを記憶する。

【0053】

図３は、図１の処理システム１００等の処理システム内の４つのメモリデバイスにアクセスするための細粒度インターリービングパターンを例示する図３００である。本例では、細粒度インターリービングパターンは、メモリデバイス１０８－１、１０８－２、１０８－３、１０８－４に適用される。経路３０２は、細粒度インターリービングパターンに従って、メモリデバイス１０８－１～１０８－４のメモリブロック３０４等のメモリブロックにデータが書き込まれる順序を表す。例示された細粒度インターリービングパターンは、例えば、インターリービング構成データ１１６の実施形態において定義されるインターリービング構成の一例である。いくつかの実施形態では、処理システム１００の物理メモリアドレスマッピングの動的再分割は、処理システム１００のインターリービング構成を、本例の細粒度インターリービングパターン又は別の同様の細粒度インターリービングパターンに又はそこから変更することと併せて実行される。

【0054】

例えば、メモリデバイス１０８－１～１０８－４における記憶のためにデータが送信される場合、データは、ブロックに分割され、隣接するブロックは、メモリデバイス１０８－１～１０８－４に連続的に記憶される。ここで、データの「隣接する」ブロックは、隣接する物理メモリアドレスに記憶されることになるデータセット（例えば、ファイル）のデータの順序付けられたアレイ内のデータの隣接する区分を指す。一例として、処理システム１００によって記憶され、且つ、データの順序付けられたアレイとして配置されるデータファイルは、データのブロックに論理的に分割され、データのブロックは、データの第１のブロックが第１の物理メモリアドレスに記憶され、データの第１のブロックと隣接するデータの第２のブロックが、第１の物理メモリアドレスと隣接する第２のメモリアドレスに記憶されるように、隣接する物理メモリアドレスの範囲にわたる記憶のために指定されている。処理システム１００が第１及び第２の物理メモリアドレスに対して細粒度インターリービングパターンを実施するように構成されている場合、データの第１のブロック及びデータの第２のブロックは、隣接するデータブロックであるにもかかわらず、且つ、隣接する物理メモリアドレスに記憶されているにもかかわらず、細粒度インターリービングパターンに従ってメモリデバイス１０８のそれぞれ異なるメモリデバイスに記憶される。

【0055】

例えば、メモリの５つのブロックを満たすことになるデータの５つの隣接するブロックがメモリデバイス１０８－１～１０８－４に記憶されることになる場合、データの５つのブロックは、それぞれ、メモリデバイス１０８－１の第１のメモリブロックに、メモリデバイス１０８－２の第１のメモリブロックに、メモリデバイス１０８－３の第１のメモリブロックに、メモリデバイス１０８－４の第１のメモリブロックに、メモリデバイス１０８－１の第２のメモリブロックに連続して記憶される。概して、細粒度インターリービングは、同様のアクセス速度でメモリデバイス１０８－１～１０８－４の全てにアクセスすることができるプロセッサによるメモリデバイスへの迅速なアクセスを提供する。

【0056】

図４は、ここでは図１の処理システム１００の実施形態に対応する、処理システム内の４つのメモリデバイスにアクセスするための粗粒度インターリービングパターンを例示する図４００である。本例では、粗粒度インターリービングパターンは、メモリデバイス１０８－１、１０８－２、１０８－３、１０８－４に適用される。経路４０２は、粗粒度インターリービングパターンに従って、メモリデバイス１０８－１～１０８－４のメモリブロック４０４等のメモリブロックにデータが書き込まれる順序を表す。例示された粗粒度インターリービングパターンは、例えば、インターリービング構成データ１１６の実施形態において定義されるインターリービング構成の一例である。いくつかの実施形態では、処理システム１００の物理メモリアドレスマッピングの動的再分割は、処理システム１００のインターリービング構成を、本例の粗粒度インターリービングパターン又は別の同様の粗粒度インターリービングパターンに、又は、そこから変更することと併せて実行される。

【0057】

例えば、メモリデバイス１０８－１～１０８－４における記憶のためにデータが送信される場合、データは、ブロックに分割され、隣接するブロックは、メモリデバイス１０８－１～１０８－４の各々を連続的に満たすように記憶される。すなわち、プロセッサ１０２は、例えば、次のメモリデバイス１０８－２にデータを記憶する前に、所定のメモリデバイス１０８－１をデータで完全に満たす。典型的には、粗粒度インターリービングは、同様のアクセス速度で複数のメモリデバイスに並列にアクセスすることができないプロセッサにとって有利である。

【0058】

図５は、処理システムのインターリービング構成を修正することと併せて、処理システムのための物理メモリアドレスマッピングを動的に再分割する方法５００を例示する。例示の容易さのため、方法５００は、図１の処理システム１００及びその構成コンポーネント及びモジュールにおける例示的な実装に関して説明される。

【0059】

ブロック５０２では、プロセッサ１０２は、動的再分割指標１１８の一実施形態等の動的再分割指標を受信する。本例では、動的再分割指標は、プロセッサ１０２によって実行されることになるインターリービング再構成の一部として生成される。ここで、動的再分割指標は、メモリデバイス１０８のメモリデバイスの第１のサブセット、及び、物理メモリマップ１１２の動的再分割に関与することになる各識別されたメモリデバイス内の１つ以上のメモリブロックを識別する。識別されたメモリブロックに記憶されたデータは、動的再分割中に一時的に再配置されることになる。

【0060】

ブロック５０４では、動的再分割指標において識別されるメモリデバイスの第１のサブセットのメモリブロックに記憶されたデータは、大容量記憶デバイス１１０の１つ以上の大容量記憶デバイス、動的再分割指標において識別されなかったメモリデバイス１０８のメモリデバイスの第２のサブセットの１つ以上のメモリデバイス、又は、これらの組み合わせに一時的に再配置される。いくつかの実施形態では、このデータを再配置すると、メモリデバイス１０８の第１のサブセットの識別されたメモリブロックが消去される（例えば、識別されたメモリブロックの各々にバイナリゼロを書き込むことによって）。

【0061】

ブロック５０６では、プロセッサ１０２は、処理システム１００のインターリービング構成を再構成させる。例えば、プロセッサ１０２は、何れの物理メモリアドレスがメモリデバイス１０８のうち１つ以上のメモリブロックにわたって（すなわち、本例では、動的再分割インジケータにおいて識別されたメモリデバイスの第１のサブセットの識別されたメモリブロックにわたって）分散されるべきかに従って、１つ以上のインターリービングパターンを定義するインターリービング構成データ１１６を更新する。

【0062】

ブロック５０８では、物理メモリマップ１１２において定義された１つ以上の物理アドレスマッピングが、更新されたインターリービング構成に従って再分割される。いくつかの実施形態では、物理アドレスを物理メモリブロックにマッピングするために使用される既存のインターリービングパターンは、新しいインターリービングパターンに変更され、物理メモリマップ１１２において定義された物理アドレスマッピングのうち１つ以上は、新しいインターリービングパターンに対応するように修正される。ブロック５０８で再分割される物理アドレスマッピングは、動的再分割指標で識別されたメモリブロックに対応し、そこから、ブロック５０４でデータが再配置される。本例では、物理メモリマップ１１２を再分割することは、有利には、処理システム１００がリブートされることを必要としない。

【0063】

ブロック５１０では、物理メモリマップ１１２において定義された物理アドレスマッピングが再分割された後、再配置されたデータは、再分割された物理アドレスマッピングに対応する（すなわち、新しいインターリービングパターンに対応する）パターンで、メモリデバイス１０８のメモリデバイスの第１のサブセット上に再度読み込まれる。いくつかの実施形態では、ブロック５１０では、再配置されたデータをメモリデバイスの第１のサブセット上に再度移動させる代わりに、再配置されたデータは、代わりに、メモリデバイスの第２のサブセットに記憶されたままであり、メモリデバイスの第１のサブセットは、新しいメモリ割り当てを除いて空のままである。いくつかの実施形態では、再配置されたデータは、再構成プロセス中ではなく、機会を捉えてメモリデバイスの第２のサブセットからメモリデバイスの第１のサブセットに再度移動される。

【0064】

図６は、ここでは図１の処理システム１００の実施形態に対応する、処理システム内の４つのメモリデバイスのためのＥＣＣ有効化構成を例示するブロック図である。本例では、処理システム１００のＥＣＣ構成（ＥＣＣ構成データ１１４において指定され得る）は、メモリデバイス１０８－１、１０８－２、１０８－３、１０８－４をＥＣＣ有効化させる。すなわち、メモリデバイス１０８－１～１０８－４のメモリブロック６０２は、ユーザデータ、ジョブデータ、オペレーティングシステムデータ等のデータを記憶するために利用可能であるが、一方で、メモリデバイス１０８－１～１０８－４のメモリブロック６０４は、メモリブロック６０２に記憶されたデータの誤りを検出し訂正するために使用されるＥＣＣデータを排他的に記憶するために予約される。いくつかの実施形態では、処理システム１００のＥＣＣ再構成が実行され（例えば、プロセッサ１０２によって）、これは、ＥＣＣデータを記憶するために予約されるメモリデバイス１０８－１～１０８－４のメモリブロックの数を変更する。いくつかの実施形態では、そのようなＥＣＣ再構成は、メモリデバイス１０８－１～１０８－４のためのＥＣＣを無効化し、その結果、メモリブロック６０４は、もはやＥＣＣデータを記憶するために予約されず、代わりに、他のタイプのデータを記憶するために利用可能にされる。上述したように、メモリデバイス１０８のうち１つ以上のＥＣＣ構成を変更することは、典型的には、物理メモリマップ１１２が再分割されることを必要とする。

【0065】

図７は、処理システムのＥＣＣ構成を修正することと併せて、処理システムのための物理メモリアドレスマッピングを動的に再分割する方法７００を示す。方法７００は、図１の処理システム１００及びその構成コンポーネント及びモジュールにおける例示的な実装に関して説明される。

【0066】

ブロック７０２では、プロセッサ１０２は、動的再分割指標１１８の一実施形態等の動的再分割指標を受信する。本例では、動的再分割指標は、プロセッサ１０２によって実行されることになるＥＣＣ再構成の一部として生成される。ここで、動的再分割指標は、メモリデバイス１０８のメモリデバイスの第１のサブセット、及び、物理メモリマップ１１２の動的再分割に関与することになる各識別されたメモリデバイス内の１つ以上のメモリブロックを識別する。識別されたメモリブロックに記憶されたデータは、動的再分割中に一時的に再配置されることになる。

【0067】

ブロック７０４では、動的再分割指標において識別されるメモリデバイスの第１のサブセットのメモリブロックに記憶されたデータは、大容量記憶デバイス１１０の１つ以上の大容量記憶デバイス、動的再分割指標において識別されなかったメモリデバイス１０８のメモリデバイスの第２のサブセットの１つ以上のメモリデバイス、又は、これらの組み合わせに一時的に再配置される。いくつかの実施形態では、このデータを再配置すると、メモリデバイス１０８の第１のサブセットの識別されたメモリブロックが消去される（例えば、識別されたメモリブロックの各々にバイナリゼロを書き込むことによって）。

【0068】

ブロック７０６では、プロセッサ１０２は、処理システム１００のＥＣＣ構成を再構成させる。例えば、プロセッサ１０２は、メモリデバイス１０８の何れのメモリブロックがＥＣＣデータを記憶するために予約されているかを定義するＥＣＣ構成データ１１４を更新する。いくつかの実施形態では、ＥＣＣ構成データ１１４に対する更新は、ＥＣＣデータを記憶するために、メモリデバイスの識別された第１のセットの新しいメモリブロックを予約することを伴う。いくつかの実施形態では、ＥＣＣ構成データに対する更新は、メモリデバイスの識別された第１のセットのメモリブロックの１つ以上の既存の予約をキャンセルし、そのようなメモリブロックをＥＣＣデータ以外のデータを記憶するために利用可能にすることを伴う。

【0069】

ブロック７０８では、物理メモリマップ１１２において定義された１つ以上の物理アドレスマッピングが、更新されたＥＣＣ構成に従って再分割される（例えば、上記の例に説明されるように）。ブロック７０８で再分割される物理アドレスマッピングは、動的再分割指標で識別されたメモリブロックに対応し、そこから、ブロック７０４でデータが再配置される。本例では、物理メモリマップ１１２を再分割することは、有利には、処理システム１００がリブートされることを必要としない。

【0070】

ブロック７１０では、物理メモリマップ１１２において定義された物理アドレスマッピングが再分割された後、再配置されたデータは、再分割された物理アドレスマッピングに対応する（すなわち、ＥＣＣ構成に対応する）パターンで、メモリデバイス１０８のメモリデバイスの第１のサブセット上に再度読み込まれる。いくつかの実施形態では、ブロック７１０では、再配置されたデータをメモリデバイスの第１のサブセット上に再度移動させる代わりに、再配置されたデータは、代わりに、メモリデバイスの第２のサブセットに記憶されたままであり、メモリデバイスの第１のサブセットは、新しいメモリ割り当てを除いて空のままである。いくつかの実施形態では、再配置されたデータは、再構成プロセス中ではなく、機会を捉えてメモリデバイスの第２のサブセットからメモリデバイスの第１のサブセット上に再度移動される。

【0071】

いくつかの実施形態では、所定のメモリデバイスの１つ以上のメモリブロックは、ＯＳデータ又はページテーブルデータ等のクリティカルデータのために予約され、動的に再分割されることができない。図８は、図１の処理システム１００の実施形態に対応する例を例示するブロック図であり、メモリデバイス１０８の全てに対する物理アドレスマッピングが動的に再分割され、メモリデバイス１０８の各々におけるメモリブロックのサブセットは、クリティカルデータストレージのために予約されているため、動的再分割から省略されている。

【0072】

本例に示されるように、動的再分割の前に、メモリデバイス１０８は、第１のインターリービング構成８０１にあり、そのようなデータは、経路８０４によって表される細粒度インターリービングパターンに従って、メモリデバイス１０８－１～１０８－８のメモリブロック８０２等のメモリブロックに記憶されることになる。ここで、メモリブロック８２３の第１のセットは、ジョブデータ又はユーザデータ等の非クリティカルデータを記憶するために指定されるが、一方で、メモリブロック８２４の第２のセットは、ＯＳデータ又はページテーブルデータ等のクリティカルデータを記憶するために指定される。したがって、物理メモリアドレスの動的再配置は、メモリブロックの第１のセット８２３及びそれらの対応する物理メモリアドレスに対して有効化され、メモリブロックの第２のセット８２４及びそれらの対応する物理メモリアドレスに対して無効化される。

【0073】

例えば、プロセッサ１０２がメモリデバイス１０８の動的再分割を実行して、メモリデバイス１０８のインターリービング構成を第１のインターリービング構成８０１から第２のインターリービング構成８０６に変更する場合、メモリブロックの第１のセット８２３に記憶されたデータ（例えば、非クリティカルデータ）のみが再配置されるが、一方で、メモリブロックの第２のセット８２４に記憶されたデータ（例えば、クリティカルデータ）は再配置されない。物理メモリアドレスの動的再分割がメモリブロックの第２のセット８２４に対して無効化されるため、メモリブロックの第２のセット８２４において適用されるインターリービングパターンは、そのような動的再分割中に変化しない。

【0074】

メモリブロックの第１のセット８２３上に記憶されたデータは、１つ以上の他のメモリデバイス、大容量記憶デバイス１１０のうち１つ以上、又は、これらの組み合わせに再配置される（例えば、プロセッサ１０２によって）。次いで、プロセッサ１０２は、物理メモリマップ１１２を再分割し、第２のインターリービング構成８０６内のメモリブロックの第１のセット８２３において適用されることになる新しいインターリービングパターンに従って、インターリービング構成データ１１６を修正する。本例では、物理メモリマップ１１２を再分割することは、有利には、処理システム１００がリブートされることを必要としない。次いで、一時的に再配置されたデータは、第２のインターリービング構成８０６に従って、メモリブロックの第１のセット８２３に記憶される。

【0075】

本例では、プロセッサは、メモリブロックの第１のセット８２３をドメイン８１６、８１８、８２０、８２２（各々が、例えば、ドメイン１２０、１２２、１２４、１２６にそれぞれ対応する）に論理的に分割する。第２のインターリービング構成８０６では、細粒度インターリービングパターンが、ドメイン８１６、８１８、８２０、８２２の各々において適用される。すなわち、第１の経路８０８に対応する第１の細粒度インターリービングパターンが、メモリブロックの第１のセット８２３に含まれるメモリデバイス１０８－１及び１０８－２のメモリブロックにおいて適用される。第２の経路８１０に対応する第２の細粒度インターリービングパターンが、メモリブロックの第１のセット８２３に含まれるメモリデバイス１０８－３及び１０８－４のメモリブロックにおいて適用される。第３の経路８１２に対応する第３の細粒度インターリービングパターンが、メモリブロックの第１のセット８２３に含まれるメモリデバイス１０８－５及び１０８－６のメモリブロックにおいて適用される。第４の経路８１４に対応する第４の細粒度インターリービングパターンが、メモリブロックの第１のセット８２３に含まれるメモリデバイス１０８－７及び１０８－８のメモリブロックにおいて適用される。メモリブロックの第２のセット８２３は、動的に再分割されなかったため、それらの対応するインターリービングパターンは、第２のインターリービング構成８０６において変更されないままである。このようにしてクリティカルメモリブロックに対する物理メモリアドレスマッピングの動的再分割を無効化することによって、処理システム１００の動作の失敗の関連するリスクが軽減されるか又は完全に回避される。

【0076】

図９は、所定のメモリデバイス内のメモリブロックの一部のみが再配置される物理メモリアドレスマッピングを動的に再分割する方法９００を例示する。方法９００は、図１の処理システム１００及びその構成コンポーネント及びモジュールにおける例示的な実装に関して説明される。

【0077】

ブロック９０２では、プロセッサ１０２は、動的再分割指標１１８の一実施形態等の動的再分割指標を受信する。本例では、動的再分割指標は、プロセッサ１０２によって実行されることになるインターリービング再構成の一部として生成される。ここで、動的再分割指標は、物理メモリマップ１１２の動的再分割に関与することになるメモリデバイス１０８のうちメモリデバイスのメモリブロックの第１のセットに対応する物理アドレスのセットを識別する。本例では、メモリデバイスは、動的再分割指標において識別されないメモリブロックの第２のセットを含む。いくつかの実施形態では、メモリブロックの第２のセットの１つ以上のメモリブロックは、クリティカルデータを記憶するために予約され、そのようなメモリブロックと関連付けられた物理メモリアドレスの動的再分割は、無効化される。物理アドレスの識別されたセットと関連付けられたメモリブロックの第１のセットに記憶されたデータは、動的再分割中に一時的に再配置されることになる。

【0078】

ブロック９０４では、メモリブロックの第１のセットに記憶されたデータは、大容量記憶デバイス１１０の１つ以上の大容量記憶デバイス、メモリデバイス１０８の１つ以上の他のメモリデバイス、又は、これらの組み合わせに一時的に再配置される。いくつかの実施形態では、このデータを再配置すると、メモリブロックの第１のセットのメモリブロックが消去される（例えば、メモリブロックの第１のセットのメモリブロックの各々にバイナリゼロを書き込むことによって）。メモリブロックの第２のセットに記憶されたデータは、物理メモリアドレスマッピングの動的再構成がメモリブロックの第２のセットに対して実行されないため、ブロック９０４で再配置されない。

【0079】

ブロック９０６では、プロセッサ１０２は、処理システム１００を再構成させる。様々な例によると、システム再構成は、ＥＣＣ再構成、インターリービング再構成、又は、処理システム１００の物理メモリアドレスマッピング（すなわち、物理メモリマップ１１２で定義されたマッピング）が再分割されることを必要とするシステムの別の再構成のうち１つ以上を含む。

【0080】

ブロック９０８では、物理メモリマップ１１２において定義された１つ以上の物理アドレスマッピングが、システム再構成に従って再分割される。例えば、システム再構成がインターリービング再構成である場合、物理アドレスをメモリブロックの第１のセットにマッピングするために使用される既存のインターリービングパターンは、新しいインターリービングパターンに変更され、物理メモリマップ１１２において定義された物理アドレスマッピングのうち１つ以上は、新しいインターリービングパターンに対応するように修正される。例えば、システム再構成がＥＣＣ再構成である場合、物理メモリマップ１１２において定義される物理アドレスマッピングのうち１つ以上は、メモリブロックの第１のセットのうち１つ以上に対して、ＥＣＣが有効化若しくは無効化されること、又は、ＥＣＣスキームが変更されることに対応するように修正される。ブロック９０８で再分割される物理アドレスマッピングは、動的再分割指標で識別された物理アドレスに対応する。本例では、物理メモリマップ１１２を再分割することは、有利には、処理システム１００がリブートされることを必要としない。ブロック９１０では、物理メモリマップ１１２において定義された物理アドレスマッピングが再分割された後、再配置されたデータは、再分割された物理アドレスマッピングに従って、メモリデバイスのメモリブロックの第１のセット上に再度読み込まれる。

【0081】

いくつかの実施形態では、上記の装置及び技術は、図１を参照して上述した処理システム１００等の１つ以上の集積回路（integrated circuit、ＩＣ）デバイス（集積回路パッケージ又はマイクロチップとも称される）を含むシステムに実装される。電子設計自動化（electronic design automation、ＥＤＡ）及びコンピュータ支援設計（computer aided design、ＣＡＤ）ソフトウェアツールは、これらのＩＣデバイスの設計及び製造に使用することができる。これらの設計ツールは、典型的には、１つ以上のソフトウェアプログラムとして表される。１つ以上のソフトウェアプログラムは、回路を製造するための製造システムを設計するか又は適応させるためのプロセスの少なくとも一部を実行するために、１つ以上のＩＣデバイスの回路を表すコードで動作するようにコンピュータシステムを操作するための、コンピュータシステムによって実行可能なコードを含む。このコードは、命令、データ、又は、命令及びデータの組み合わせを含み得る。設計ツール又は製造ツールを表すソフトウェア命令は、典型的には、コンピューティングシステムにアクセス可能なコンピュータ可読記憶媒体に記憶される。同様に、ＩＣデバイスの設計又は製造の１つ以上の段階を表すコードは、同じコンピュータ可読記憶媒体又は異なるコンピュータ可読記憶媒体に記憶され、そこからアクセスされる。

【0082】

コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体（例えば、システムＲＡＭ又はＲＯＭ）はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体（例えば、磁気ハードドライブ）はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、ネットワークアクセス可能ストレージ（ＮＡＳ））は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。

【0083】

いくつかの実施形態では、上述した技術の特定の態様は、ソフトウェアを実行する処理システムの１つ以上のプロセッサによって実装される。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶されるか、別の方法で明確に具体化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、命令及び特定のデータを含んでもよく、当該命令及び特定のデータは、１つ以上のプロセッサによって実行されると、上述した技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する。非一時的なコンピュータ可読記憶媒体は、例えば、磁気又は光ディスク記憶デバイス、フラッシュメモリ等のソリッドステート記憶デバイス、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）、又は、他の不揮発性メモリデバイス（単数又は複数）等を含み得る。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈され若しくは別の方法で実行可能な他の命令形式で実装可能である。

【0084】

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

【0085】

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

【図1】