特表 2024-533612 擬似ＬＲＵ補足時期情報を用いた再参照間隔予測（ＲＲＩＰ）

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-12

(54)【発明の名称】擬似ＬＲＵ補足時期情報を用いた再参照間隔予測（ＲＲＩＰ）

(51)【国際特許分類】

   G06F 12/122 20160101AFI20240905BHJP

   G06F 12/127 20160101ALI20240905BHJP

【ＦＩ】

G06F12/122

G06F12/127

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024517403

(86)(22)【出願日】2022-08-08

(85)【翻訳文提出日】2024-04-12

(86)【国際出願番号】 US2022039759

(87)【国際公開番号】W WO2023055486

(87)【国際公開日】2023-04-06

(31)【優先権主張番号】17/489,726

(32)【優先日】2021-09-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ポール ジェイ． モイヤー

【テーマコード（参考）】

5B205

【Ｆターム（参考）】

5B205JJ13

5B205MM03

5B205QQ11

(57)【要約】

キャッシュ置換のためのシステム及び方法が開示される。キャッシュ内のそれぞれのデータブロックの再参照間隔予測（ＲＲＩＰ）値を決定する技術が説明され、ＲＲＩＰ値は、それぞれのデータブロックが時間間隔内で再使用される尤度を表す。プロセッサによるメモリ内のデータセグメントへのアクセス時にデータセグメントがキャッシュに記憶されていない場合に、キャッシュ内のデータブロックの最新性を追跡するバイナリツリーを利用して、データセグメントによって置換されるキャッシュ内のデータブロックが選択される。
【選択図】図３

【特許請求の範囲】

【請求項1】

キャッシュ置換のための方法であって、
キャッシュコントローラが、キャッシュ内のデータブロックの各々に関連付けられた再参照間隔予測（ＲＲＩＰ）値を決定することと、
プロセッサが、メモリ内のデータセグメントにアクセスすることと、
前記データセグメントが前記キャッシュに記憶されていないことに応じて、前記データセグメントによって置換される前記キャッシュ内のデータブロックを選択することと、を含み、
前記データブロックを選択することは、
最大値を有するＲＲＩＰ値に関連付けられた前記キャッシュ内のデータブロックを検索することと、
複数のデータブロックが見つかった場合に、バイナリツリーを使用して、前記複数のデータブロックのうち何れかのデータブロックを選択することと、を含む、
方法。

【請求項2】

前記バイナリツリーを使用して、前記複数のデータブロックのうち何れかのデータブロックを選択することは、
前記バイナリツリーの１つのレベルから唯一指し示される最大ＲＲＩＰ値を有するデータブロックを選択することを含む、
請求項１の方法。

【請求項3】

前記ＲＲＩＰ値は、関連付けられたデータブロックが時間間隔内で再使用される尤度を表す、
請求項１の方法。

【請求項4】

より大きいＲＲＩＰ値は、より遠い将来における時間間隔に対応する、
請求項１の方法。

【請求項5】

前記最大ＲＲＩＰ値は、前記最大ＲＲＩＰ値を含むＲＲＩＰ値の範囲である、
請求項１の方法。

【請求項6】

前記検索することは、
最大値を有するＲＲＩＰ値に関連付けられたデータブロックが見つからない場合に、
前記キャッシュ内のデータブロックの各々に関連付けられたＲＲＩＰ値を増加させることと、
前記検索を繰り返すことと、を含む、
請求項１の方法。

【請求項7】

前記検索することは、
最大値を有するＲＲＩＰ値に関連付けられた１つのデータブロックが見つかった場合に、前記１つのデータブロックを選択することを含む、
請求項１の方法。

【請求項8】

プロセッサによるデータセグメントへのアクセス時に前記データセグメントが前記キャッシュ内のデータブロックに記憶されている場合に、前記データブロックに関連付けられたＲＲＩＰ値を更新することを含む、
請求項１の方法。

【請求項9】

前記バイナリツリーは、前記キャッシュ内のデータブロックの最新性を追跡する、
請求項１の方法。

【請求項10】

システムであって、
少なくとも１つのプロセッサと、
命令を記憶するメモリと、を備え、
前記命令は、前記少なくとも１つのプロセッサによって実行されると、
キャッシュコントローラが、キャッシュ内のデータブロックの各々に関連付けられた再参照間隔予測（ＲＲＩＰ）値を決定することと、
前記少なくとも１つのプロセッサが、前記メモリ内のデータセグメントにアクセスすることと、
前記データセグメントが前記キャッシュに記憶されていないことに応じて、前記データセグメントによって置換される前記キャッシュ内のデータブロックを選択することと、
を前記システムに行わせ、
前記データブロックを選択することは、
最大値を有するＲＲＩＰ値に関連付けられた前記キャッシュ内のデータブロックを検索することと、
複数のデータブロックが見つかった場合に、前記キャッシュ内のデータブロックの最新性を追跡するバイナリツリーを使用して、前記複数のデータブロックのうち何れかのデータブロックを選択することと、を含む、
システム。

【請求項11】

前記バイナリツリーを使用して、前記複数のデータブロックのうち何れかのデータブロックを選択することは、
前記バイナリツリーの１つのレベルから唯一指し示される最大ＲＲＩＰ値を有するデータブロックを選択することを含む、
請求項１０のシステム。

【請求項12】

前記ＲＲＩＰ値は、関連付けられたデータブロックが時間間隔内で再使用される尤度を表す、
請求項１０のシステム。

【請求項13】

より大きいＲＲＩＰ値は、より遠い将来における時間間隔に対応する、
請求項１０のシステム。

【請求項14】

最大ＲＲＩＰ値は、前記最大ＲＲＩＰ値を含むＲＲＩＰ値の範囲である、
請求項１０のシステム。

【請求項15】

前記検索することは、
最大値を有するＲＲＩＰ値に関連付けられたデータブロックが見つからない場合に、
前記キャッシュ内のデータブロックの各々に関連付けられたＲＲＩＰ値を増加させることと、
前記検索を繰り返すことと、を含む、
請求項１０のシステム。

【請求項16】

前記検索することは、
最大値を有するＲＲＩＰ値に関連付けられた１つのデータブロックが見つかった場合に、前記１つのデータブロックを選択することを含む、
請求項１０のシステム。

【請求項17】

前記少なくとも１つのプロセッサによるデータセグメントへのアクセス時に前記データセグメントが前記キャッシュ内のデータブロックに記憶されている場合に、前記データブロックに関連付けられたＲＲＩＰ値を更新することを前記システムに行わせる命令を含む、
請求項１０のシステム。

【請求項18】

方法を実行するために少なくとも１つのプロセッサによって実行可能な命令を含むコンピュータ可読記憶媒体であって、
前記方法は、
キャッシュコントローラが、キャッシュ内のデータブロックの各々に関連付けられた再参照間隔予測（ＲＲＩＰ）値を決定することであって、前記ＲＲＩＰ値は、関連付けられたデータブロックが時間間隔内で再使用される尤度を表し、より大きいＲＲＩＰ値は、より遠い将来における時間間隔に対応する、ことと、
前記少なくとも１つのプロセッサが、メモリ内のデータセグメントにアクセスすることと、
前記データセグメントが前記キャッシュに記憶されていないことに応じて、前記データセグメントによって置換される前記キャッシュ内のデータブロックを選択することと、を含み、
前記データブロックを選択することは、
最大値を有するＲＲＩＰ値に関連付けられた前記キャッシュ内のデータブロックを検索することと、
複数のデータブロックが見つかった場合に、前記キャッシュ内のデータブロックの最新性を追跡するバイナリツリーを使用して、前記複数のデータブロックのうち何れかのデータブロックを選択することと、を含む、
コンピュータ可読記憶媒体。

【請求項19】

前記検索することは、
最大値を有するＲＲＩＰ値に関連付けられたデータブロックが見つからない場合に、
前記キャッシュ内のデータブロックの各々に関連付けられたＲＲＩＰ値を増加させることと、
前記検索を繰り返すことと、を含む、
請求項１８のコンピュータ可読記憶媒体。

【請求項20】

前記検索することは、
最大値を有するＲＲＩＰ値に関連付けられた１つのデータブロックが見つかった場合に、前記１つのデータブロックを選択することを含む、
請求項１８のコンピュータ可読記憶媒体。

【請求項21】

プロセッサによるデータセグメントへのアクセス時に前記データセグメントが前記キャッシュ内のデータブロックに記憶されている場合に、前記データブロックに関連付けられたＲＲＩＰ値を更新することを含む、
請求項１８のコンピュータ可読記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２１年９月２９日に出願された米国特許出願第１７／４８９，７２６号の利益を主張するものであり、その内容は、参照によって、本明細書に完全に記載されているように組み込まれる。

【背景技術】

【0002】

キャッシングは、プロセッサにとってローカルなメモリ（キャッシュ）内に、頻繁にアクセスされるデータを記憶することによって、プロセッサがメインメモリ内のデータにアクセスするのにかかる時間を短縮し、したがって、アクセスがより高速且つより効率的になる。キャッシュ置換アルゴリズム（又はポリシー）は、プロセッサのメモリアクセスがミスに終わる場合に、キャッシュの何れのデータブロックを追い出す（エビクトする）かを決定するために、キャッシュ管理ソフトウェアによって使用される。すなわち、プロセッサが、メインメモリ内のデータセグメントから読み出し又はそれに書き込みを行う必要がある場合に、そのデータセグメントが既にキャッシュに記憶されている場合（すなわちキャッシュヒット）、そのデータセグメントは、キャッシュからアクセスされるが、しかしながら、そのデータセグメントがキャッシュに未だ記憶されていない場合（すなわち、キャッシュミス）、そのデータセグメントは、メインメモリからフェッチされ、置換アルゴリズムによって決定されるキャッシュのデータブロックを置換することになる。

【0003】

置換ポリシーは、キャッシュ内の各データブロックが再参照される（再使用される）尤度（likelihood）を予測し、それに基づいて、最も遠い将来に再参照されると予測されるデータブロックを置換することを選択する。置換ポリシーの一例が、最も長い間使用されていない（Least Recently Used、ＬＲＵ）置換ポリシーである。ＬＲＵ置換アルゴリズムは、最も長い間使用されていないデータブロックが、最も遠い将来に再参照される可能性が高いと予測し、したがって、そのデータブロックを、置換されるように選択する。一方、再参照間隔予測（Re-Reference Interval Prediction、ＲＲＩＰ）置換アルゴリズムは、最新性（recency）の代わりに、データブロックが再参照される頻度（frequency）を考慮し、データブロックが再使用される可能性が高い時間間隔を予測する。ほぼ即時の時間間隔において再参照されると予測されるデータブロックが保存される一方で、遠い時間間隔において再参照されると予測されるデータブロックは、追い出し（エビクト）候補である。

【0004】

置換アルゴリズムは、それらが、新たに追加されたデータブロックに再参照のどのような尤度を割り当てるか（ヒットプロモーションポリシー）、及び、データブロックが再使用される尤度を、それらが、どのように更新するか（学習するか）によって、部分的に変化する。置換アルゴリズムがいかに良好に機能するかは、プロセッサ上で実行されるアプリケーションのデータアクセスパターンに依存する。例えば、ほぼ即時の再参照の尤度又は遠い再参照の尤度を、新たに追加されたデータブロックに割り当てることは、全てのアクセスパターンにわたって最適ではない。異なるデータアクセスパターンの下で良好に機能するキャッシュ置換のための技術が必要とされる。

【0005】

添付の図面と共に例として与えられる以下の説明から、より詳細な理解を得ることができる。

【図面の簡単な説明】

【0006】

【図1A】本開示の１つ以上の特徴が実装され得る例示的なデバイスのブロック図である。

【図1B】本開示の１つ以上の特徴が実装され得るデバイスからのメモリアクセス要求を管理することを提供する例示的なシステムのブロック図である。

【図2】図１Ａのデバイスのプロセッサによって使用可能な例示的なキャッシュ構造のブロック図であり、それに基づいて、本開示の１つ以上の特徴が実装され得る。

【図3】再参照間隔予測（ＲＲＩＰ）フレームワークに基づく例示的なキャッシュ置換方法の機能ブロック図であり、それに基づいて本開示の１つ以上の特徴が実装され得る。

【図4】例示的なツリーベースの擬似ＬＲＵ（pseudo-LRU、ＰＬＲＵ）選択手順のブロック図であり、それに基づいて、本開示の１つ以上の特徴が実装され得る。

【発明を実施するための形態】

【0007】

本開示は、ツリーベース（tree-based）の擬似ＬＲＵ（ＰＬＲＵ）アルゴリズムをＲＲＩＰフレームワークに組み込む、キャッシュ置換のためのシステム及び方法を説明する。キャッシュ内の各データブロックの再参照尤度（re-reference likelihood）を学習するＲＲＩＰアルゴリズムを本明細書で説明する。ＲＲＩＰアルゴリズムは、複数の再参照時間間隔を表すことができるＲＲＩＰ値を維持する。したがって、データブロックは、ほぼ即時の時間間隔（最低ＲＲＩＰ値）から、中間の時間間隔を経て、遠い時間間隔（最高ＲＲＩＰ値）までの時間間隔で再参照されると予測され得る。例えば、新しいデータブロックがキャッシュ内に配置された場合、中間の再参照間隔をそれに割り当てることができ、このデータブロックが再使用される毎に、より短い時間間隔をそれに割り当てることができる、すなわち、それはより早く再参照されると予測される。キャッシュ内のデータブロックを置換しなければならない場合（キャッシュミス）、遠い時間間隔において再参照されると予測されるデータブロックが、置換されるように選択され得る。そのようなデータブロックがキャッシュ内に見つからない場合、キャッシュのデータブロックのＲＲＩＰ値が増加され、これは、アクセスパターンの変化への適応を可能にするプロセスである。しかしながら、遠い時間間隔予測を伴う複数のデータブロックをキャッシュ内で見つけることができる場合、本明細書で説明されるように、ＰＬＲＵアルゴリズムのバイナリツリーを利用して、データブロックのうち最も古いものを選択することができる。ＲＲＩＰアルゴリズムとの相乗効果でＰＬＲＵアルゴリズムを適用すると、多くのワークロードのキャッシュアクセスパターンが与えられた場合に、ＲＲＩＰアルゴリズムのみを適用した場合と比較して、より高いキャッシュヒット率がもたらされる。

【0008】

本開示は、キャッシュ置換のための方法を説明する。方法は、キャッシュ内のデータブロックの各々に関連付けられたＲＲＩＰ値を決定することを含む。ＲＲＩＰ値は、関連付けられたデータブロックが時間間隔内で再使用される尤度を表し、より大きいＲＲＩＰ値は、将来におけるより遠い時間間隔に対応する。プロセッサによるメモリ内のデータセグメントへのアクセス時にデータセグメントがキャッシュに記憶されていない場合、方法は、データセグメントによって置換されるキャッシュ内のデータブロックを選択することを含む。データブロックの選択は、最大値を有するＲＲＩＰ値に関連付けられたキャッシュ内のデータブロックを検索することと、複数のデータブロックが見つかった場合に、キャッシュ内のデータブロックの最新性を追跡するバイナリツリーを使用して、データブロックのうち何れかを選択することと、を含む。

【0009】

本開示は、少なくとも１つのプロセッサ及びメモリを備えるシステムを更に開示する。メモリは命令を記憶し、命令は、少なくとも１つのプロセッサによって実行されると、システムに、キャッシュ内のデータブロックの各々に関連付けられたＲＲＩＰ値を決定させる。ＲＲＩＰ値は、関連付けられたデータブロックが時間間隔内で再使用される尤度を表し、より大きいＲＲＩＰ値は、将来におけるより遠い時間間隔に対応する。少なくとも１つのプロセッサによるメモリ内のデータセグメントへのアクセス時にデータセグメントがキャッシュに記憶されていない場合、命令は、システムに、データセグメントによって置換されるキャッシュ内のデータブロックを選択させる。データブロックの選択は、最大値を有するＲＲＩＰ値に関連付けられたキャッシュ内のデータブロックを検索することと、複数のデータブロックが見つかった場合に、キャッシュ内のデータブロックの最新性を追跡するバイナリツリーを使用して、データブロックのうち何れかを選択することと、を含む。

【0010】

更に、本開示は、方法を実施するために、少なくとも１つのプロセッサによって実行可能な命令を含む非一時的なコンピュータ可読記憶媒体を開示する。方法は、キャッシュ内のデータブロックの各々に関連付けられた再参照間隔予測（ＲＲＩＰ）値を決定することを含む。ＲＲＩＰ値は、関連付けられたデータブロックが時間間隔内で再使用される尤度を表し、より大きいＲＲＩＰ値は、将来におけるより遠い時間間隔に対応する。少なくとも１つのプロセッサによる媒体内のデータセグメントへのアクセス時にデータセグメントがキャッシュに記憶されていない場合、方法は、データセグメントによって置換されるキャッシュ内のデータブロックを選択することを含む。データブロックの選択は、最大値を有するＲＲＩＰ値に関連付けられたキャッシュ内のデータブロックを検索することと、複数のデータブロックが見つかった場合に、キャッシュ内のデータブロックの最新性を追跡するバイナリツリーを使用して、データブロックのうち何れかを選択することと、を含む。

【0011】

図１Ａは、本開示の１つ以上の特徴が実装され得る例示的なデバイス１００Ａのブロック図である。デバイス１００Ａは、例えば、コンピュータ、ゲーミングデバイス、ハンドヘルドデバイス、セットトップボックス、テレビ、携帯電話、タブレットコンピュータ又は他のコンピューティングデバイスのうち何れかであり得るが、これらに限定されない。デバイス１００Ａは、プロセッサ１０２、メモリ１０４、記憶装置１０６、１つ以上の入力デバイス１０８、及び、１つ以上の出力デバイス１１０を含む。また、デバイス１００Ａは、１つ以上の入力ドライバ１１２及び１つ以上の出力ドライバ１１４を含む。何れの入力ドライバ１１２も、ハードウェア、ハードウェアとソフトウェアとの組み合わせ、又は、ソフトウェアとして具体化され、入力デバイス１０８を制御する（例えば、動作を制御し、入力ドライバ１１２からの入力を受信し、入力ドライバ１１２にデータを提供する）役割を果たす。同様に、何れの出力ドライバ１１４も、ハードウェア、ハードウェアとソフトウェアとの組み合わせ、又は、ソフトウェアとして具体化され、出力デバイス１１０を制御する（例えば、動作を制御する、出力ドライバ１１４からの入力を受信する、及び、出力ドライバ１１４にデータを提供する）役割を果たす。デバイス１００Ａは、図１Ａに示されていない追加のコンポーネントを含み得ることを理解されたい。

【0012】

様々な代替例では、プロセッサ１０２は、中央処理ユニット（central processing unit、ＣＰＵ）、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、同じダイ上に位置するＣＰＵ及びＧＰＵ、又は、１つ以上のプロセッサコアを含み、各プロセッサコアは、ＣＰＵ又はＧＰＵとすることができる。様々な代替例では、メモリ１０４は、プロセッサ１０２と同じダイ上に位置するか、又は、プロセッサ１０２とは別に位置する。メモリ１０４は、揮発性又は不揮発性メモリ（例えば、ランダムアクセスメモリ（random access memory、ＲＡＭ）、ダイナミックＲＡＭ、キャッシュ）を含む。いくつかの実施形態では、プロセッサ１０２は、１つ以上のキャッシュ１２０を含む。一般に知られているように、キャッシュは、近い将来に、プロセッサ１０２上で実行される命令によってアクセスされる可能性が高いとキャッシュマネージャによって判断されたデータアイテムを記憶する。キャッシュ１２０は、プロセッサ１０２の１つ以上のキャッシュメモリを表す。様々な実施形態では、１つ以上のキャッシュメモリは、キャッシュ階層に編成されており、キャッシュ階層内のより高いキャッシュは、キャッシュ階層内のより低いキャッシュからのミスにサービスし、キャッシュ階層内のより低いキャッシュから避けられたキャッシュエントリを受信する。

【0013】

記憶装置１０６は、固定又はリムーバブル記憶装置（例えば、限定するものではないが、ハードディスクドライブ、ソリッドステートドライブ、光ディスク、フラッシュドライブ）を含む。入力デバイス１０８は、キーボード、キーパッド、タッチスクリーン、タッチパッド、検出器、マイクロフォン、加速度計、ジャイロスコープ、生体認証スキャナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２シグナルの送信及び／又は受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。出力デバイス１１０は、ディスプレイ、スピーカ、プリンタ、触覚フィードバックデバイス、１つ以上の光、アンテナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２シグナルの送信及び／又は受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。

【0014】

入力ドライバ１１２及び出力ドライバ１１４は、それぞれ、入力デバイス１０８及び出力デバイス１１０とインターフェースし、それらをドライブするように構成された１つ以上のハードウェア、ソフトウェア及び／又はファームウェアコンポーネントを含む。入力ドライバ１１２は、プロセッサ１０２及び入力デバイス１０８と通信し、プロセッサ１０２が入力デバイス１０８から入力を受信することを可能にする。出力ドライバ１１４は、プロセッサ１０２及び出力デバイス１１０と通信し、プロセッサ１０２が出力デバイス１１０に出力を送信することを可能にする。出力ドライバ１１４は、表示デバイス１１８に結合された加速処理デバイス（accelerated processing device、ＡＰＤ）１１６を含み、これは、いくつかの例では、物理表示デバイス又はリモートディスプレイプロトコルを使用して出力を示す模擬デバイスである。ＡＰＤ１１６は、プロセッサ１０２から計算コマンド及びグラフィックスレンダリングコマンドを受け入れて、それらの計算及びグラフィックスレンダリングコマンドを処理し、表示のために表示デバイス１１８にピクセル出力を提供するように構成されている。以下で更に詳細に説明するように、ＡＰＤ１１６は、単一命令複数データ（single-instruction-multiple-data、ＳＩＭＤ）パラダイムに従って計算を実施するように構成された１つ以上の並列処理ユニットを含む。こうして、様々な機能は、本明細書では、ＡＰＤ１１６によって又はＡＰＤ１１６と併せて実施されるものとして説明されているが、様々な代替例では、ＡＰＤ１１６によって実施されるものとして説明される機能は、ホストプロセッサ（例えば、プロセッサ１０２）によって駆動されず、表示デバイス１１８にグラフィック出力を提供するように構成された同様の能力を有する他のコンピューティングデバイスによって、追加的又は代替的に実施される。例えば、ＳＩＭＤパラダイムに従って処理タスクを実施する任意の処理システムが、本明細書に説明される機能を実施するように構成され得ることが企図される。代替的に、ＳＩＭＤパラダイムに従って処理タスクを実施しないコンピューティングシステムが、本明細書に説明される機能を実施することが企図される。

【0015】

図１Ｂは、本開示の１つ以上の特徴が実装され得るデバイスからのメモリアクセス要求を管理することを提供する例示的なシステム１００Ｂのブロック図である。システム１００Ｂは、プロセッサ１３０及びメモリ１２２を含む。システム１００Ｂは、サーバ、パーソナルコンピュータ、タブレット、セットトップボックス、ゲーミングシステム等の様々な電子デバイスの何れかに組み込むことができる。プロセッサ１３０は、概して、定義されたタスクを実行するためにプロセッサ１３０の回路を操作する命令のセット（例えば、コンピュータプログラム）を実行するように構成されている。

【0016】

メモリ１２２は、プロセッサ１３０によって使用されるデータ及び命令を記憶することによって、これらのタスクの実行を容易にする。メモリ１２２は、ランダムアクセスメモリ（ＲＡＭ）、不揮発性メモリ（例えば、フラッシュメモリ又はハードディスクドライブ（hard disk drive、ＨＤＤ）等）、又は、それらの組み合わせであり得る。また、システム１００Ｂは、物理入力／出力（input/output、Ｉ／Ｏ）デバイス等のデバイス１２４を含む。デバイス１２４は、例えば、ネットワークインターフェースカード（network interface card、ＮＩＣ）、ホストバスアダプタ（host bus adapter、ＨＢＡ）等であり得る。

【0017】

また、プロセッサ３０は、プロセッサコア１４０、１５０、１６０、１７０と、メモリコントローラ（例えば、ノースブリッジ）１３２と、を含む。プロセッサコア１４０、１５０、１６０、１７０は、命令を個別且つ並列に実行する処理ユニットである。いくつかの実施形態では、プロセッサコア１４０、１５０、１６０、１７０の各々は、命令をフェッチし、フェッチされた命令を対応する動作に復号し、システム１００Ｂのリソースを使用して様々な動作を実行する、個々の命令パイプラインを含む。図１Ｂは、４つのプロセッサコア１４０、１５０、１６０、１７０を有するプロセッサ１３０を示しているが、プロセッサ１３０は、４つより多い又は少ないプロセッサコアを有することができる。プロセッサコア１４０、１５０、１６０、１７０の各々は、プロセッサコア専用の低レベルキャッシュを有する。例えば、プロセッサコア１４０は、レベル１キャッシュ１４２及びレベル２キャッシュ１４４を有する。また、プロセッサコア１４０は、変換索引バッファ１４６を含むことができる。同様に、プロセッサコア１５０は、関連付けられたレベル１キャッシュ１５２及びレベル２キャッシュ１５４を有する。また、プロセッサコア１５０は、変換索引バッファ１５６を含むことができる。更なる例では、プロセッサコア１６０は、レベル１キャッシュ１６２及びレベル２キャッシュ１６４を有する。また、プロセッサコア１６０は、変換索引バッファ１６６を含むことができる。別の例では、プロセッサコア１７０は、レベル１キャッシュ１７２及びレベル２キャッシュ１７４を有する。また、プロセッサコア１７０は、変換索引バッファ１７６を含むことができる。プロセッサ１３０は、プロセッサのペアによって共有されるキャッシュメモリを更に含むことができる。例えば、プロセッサコア１４０及びプロセッサコア１６０は、Ｌ３キャッシュメモリ１８０を共有することができ、プロセッサコア１５０及びプロセッサコア１７０は、Ｌ３キャッシュメモリ１８５を共有することができる。

【0018】

また、プロセッサ１３０は、デバイス（例えば、図１Ａに示されるようなデバイス１２４等）をメモリコントローラ１３２に接続するために使用される入力／出力メモリ管理ユニット（input/output memory management unit、ＩＯＭＭＵ）１３６を含む。いくつかの実施形態では、ＩＯＭＭＵ１３６は、シリアルバスを使用してデバイス１２４と通信する。シリアルバスは、周辺コンポーネント相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）シリアルバス規格等のバス規格に準拠することができる。メモリコントローラ１３２は、デバイス１２４が、メモリ１２２、又は、１つ以上のレベルのキャッシュメモリと通信するためのインターフェースを提供する。ＩＯＭＭＵ１３６は、デバイス１２４からメモリアクセス要求（例えば、キャッシュインジェクションメモリアクセス要求等のダイレクトメモリアクセス要求）を受信し、メモリコントローラ１３２を介して、メモリ１２２又はキャッシュメモリへのそれらの要求の提供を制御する。プロセッサ１３０は、例えば、メモリコントローラ１３２において、ＩＯＭＭＵ１３６から受信された物理ステアリングタグを、キャッシュインジェクションメモリアクセス要求等の関連するメモリアクセス要求によってターゲットとされた物理リソースにマッピングするための物理タグマップ１３４を含む。加えて、メモリコントローラ１３２は、メモリ１２２又はキャッシュメモリからメモリアクセス要求に対する応答を受信し、デバイス１２４への応答の提供を制御する。

【0019】

キャッシュインジェクションメモリアクセス要求は、ステアリングタグを利用して、プロセッサコア専用の下位レベルのキャッシュ、プロセッサコアのサブセット間で共有されるキャッシュ又は共有キャッシュ等のプロセッサリソースをターゲットとすることができる。例えば、ステアリングタグは、プロセッサコア１５０によってアクセス可能なＬ１キャッシュ１５２又はＬ２キャッシュ１５４、プロセッサコア１５０及び１７０がアクセス可能なＬ３キャッシュ１８５をターゲットとすることができる。したがって、メモリアクセス要求の効率的な実行を容易にするために、ＩＯＭＭＵ１３６は、仮想タグマップにアクセスして、メモリアクセス要求において受信された仮想ステアリングタグを、物理リソースにマッピングされた物理ステアリングタグに変換する。デバイス１２４からメモリアクセス要求を受信することに応じて、ＩＯＭＭＵ１３６は、仮想ステアリングタグを識別し、仮想タグマップ１３８を用いて仮想ステアリングタグを変換する。仮想タグマップ１３８は、システムメモリ１２２に記憶することができ、部分は、ＩＯＭＭＵ１３６においてキャッシュされ得る。代替的に、仮想タグマップ１３８は、ＩＯＭＭＵ１３６においてキャッシュされ得る。ＩＯＭＭＵ１３６は、メモリアクセス要求及び物理ステアリングタグをメモリコントローラ１３２に提供する。メモリコントローラ１３２は、物理ステアリングタグを、キャッシュインジェクションメモリアクセス要求によってターゲットとされる下位レベルキャッシュ等のように、メモリアクセス要求によってターゲットとされた物理リソースに変換する。一例では、メモリアクセス要求は、プロセッサコア専用の低レベルキャッシュをターゲットとする。そのような例では、要求に関連付けられたアドレスは、変換索引バッファによって変換され、キャッシュインジェクションメモリアクセスが実行され得る。

【0020】

いくつかの実施形態では、デバイス１２４は、メモリコントローラ１３２を使用して、ＩＯＭＭＵ１３６に送信される仮想ステアリングタグ及び仮想アドレスを含むメモリアクセス要求を開始することによって、ダイレクトメモリアクセス（direct memory access、ＤＭＡ）要求を通して、メモリ１２２内又はキャッシュメモリ内の情報にアクセスする。ＩＯＭＭＵ１３６は、仮想ステアリングタグと物理ステアリングタグとの間のステアリングタグ再マッピング、及び、メモリ１２２又はキャッシュメモリ内の仮想アドレスと物理アドレスとの間のアドレス変換を実施することができる。ステアリングタグ再マッピングプロセス及びアドレス変換プロセスは、ＩＯＭＭＵの独立した機能であってもよく、同時に実施され得る。例えば、デバイス１２４は、デバイス１２４によって提供されたデータのための使用を有する仮想マシンを実行するプロセッサに関連付けられたキャッシュメモリにデータを記憶するための書き込み要求を含む、キャッシュインジェクションメモリアクセス要求を生成する。各メモリアクセス要求は、関連付けられた物理ステアリングタグを通してキャッシュリソース（例えば、Ｌ３キャッシュ１８０又は１８５；Ｌ１キャッシュ１４２、１５２、１６２又は１７２；Ｌ２キャッシュ１４４、１５４、１６４又は１７４）にマッピングされた仮想ステアリングタグと、キャッシュインジェクションメモリアクセス要求によってターゲットとされたキャッシュリソースにおける位置を示すメモリアドレスと、を含む。書き込み要求に応じて、リソースは、要求の書き込み情報を、書き込み要求のメモリアドレスに対応する位置に記憶する。

【0021】

図２は、図１Ａのデバイスのプロセッサによって使用可能な例示的なキャッシュ構造２００のブロック図であり、それに基づいて、本開示の１つ以上の特徴が実装され得る。キャッシュ２１０は、データブロック２２０．１～２２０．Ｎ（「ライン」とも呼ばれる）を含む。各データブロックは、メモリから以前にフェッチされたデータセグメントを含むことができる。例えば、ライン２２０．ｎは、メインメモリ２４０内のアドレス２５５からフェッチされたデータセグメント２５０を含むことができる。データブロックに加えて、キャッシュ内の各ライン（例えば２２０．ｎ）は、タグ（例えば２１５．ｎ）及びフラグビット（例えば２２５．ｎ）に関連付けられる。例えば、タグ２１５．ｎは、（ライン２２０．ｎに現在記憶されている）データセグメント２５０がフェッチされたメインメモリ２４０内のアドレス２５５に関連付けられる。フラグビット２２５．ｎは、典型的には、対応するデータブロック２２０．ｎを特徴付ける（又はそれに関連付けられる）データを記憶するために使用される。例えば、フラグ２２５．ｎは、データブロック２２０．ｎに記憶されたデータの有効性、又は、データブロック２２０．ｎに記憶されたデータに対して行われた変更に伴ってメインメモリが更新されていないかどうかを示すことができる。

【0022】

したがって、タグ２１５．１～２１５．Ｎは、キャッシュ２１０内のそれぞれのライン２２０．１～２２０．Ｎに関連付けられており、各々が、メインメモリ２４０内の実際のアドレス又は仮想アドレスを表す。プロセッサが、メモリアクセスを必要とする命令を実行する、すなわち、プロセッサが、メインメモリ内の特定のアドレスに記憶されたデータセグメントから読み出すか又はそこに書き込む必要がある場合に、キャッシュは、最初に、要求されたデータセグメントが、キャッシュのライン２２０．１～２２０．Ｎのうち何れかに既に記憶されているかどうかを確認するためにチェックされる。要求されたデータセグメント２５０がキャッシュのラインのうち何れかに既に記憶されているか否かを調べるために、データセグメントのアドレス２５５をそれぞれのライン２２０．１～２２０．Ｎのタグ２１５．１～２１５．Ｎと比較することができる。しかしながら、実際には、キャッシュの配置ポリシーは、メインメモリのメモリセクション（データセグメント２５０等）をキャッシュ内の特定の位置に記憶する。したがって、キャッシュ内の任意のラインが、メモリセクションの任意のコピーを記憶することができる場合に、キャッシュは、フルアソシアティブキャッシュである。各メモリセクションが、キャッシュ内の１つのラインのみに記憶され得る場合に、キャッシュは、直接マップキャッシュ（directly mapped cache）である。通常の場合のように、各メモリセクションをキャッシュ内のＬ個の場所の１セットに記憶することができる場合、キャッシュはＬウェイセットアソシアティブキャッシュである。

【0023】

典型的には、メモリアドレス２５５を表すビットは、それらのビット有意性に基づいて、グループに分割され得る。図２において、メモリアドレス２３０は、タグ２３０．１、インデックス２３０．２及びブロックオフセット２３０．３を含むように示されている。アドレス２３０の最下位ビットを有するブロックオフセット２３０．３は、要求されたデータセグメント２５０が記憶されているデータブロック内の位置を指し示すオフセットを提供する。例えば、データブロックがｂバイトのブロックである場合、ブロックオフセット２３０．３は、ｌｏｇ_２（ｂ）ビット長でなければならないであろう。インデックス２３０．２は、特定のメモリセクションが記憶され得るキャッシュ内のデータブロックのセットを指定する（例えば、１つのセットは、Ｌウェイセットアソシアティブキャッシュ内にＬ個のデータブロックを含む）。例えば、ｓ個のセットが存在する場合、インデックス２３０．２は、ｌｏｇ_２（ｓ）ビット長でなければならないであろう。アドレス２３０の最上位ビットを有するタグ２３０．１は、特定のメモリセクションを、それが記憶されているセット内のライン（インデックスによって指定される）に関連付ける。したがって、データセグメントがキャッシュに記憶されているかどうかを検索する場合に、データセグメントのアドレスのインデックス部分は、データセグメントが記憶され得るキャッシュ内のセットを指し示し、次いで、データセグメントのアドレスのタグ部分が、そのセット内のラインのタグと比較される。キャッシュ２１０が４ウェイセットアソシアティブキャッシュである場合、キャッシュは、（インデックスによって指定される）セットに分割され、各セットは、４つのウェイ（４つのデータブロック又はライン）を含む。データセグメント２５０のアドレス２５５のインデックス部分が第１のセットを指し示す場合、データセグメント２５０は、このセット内で検索されるはずであり、データセグメントのアドレス２５５のタグ部分をそのセット内のラインのタグと比較して、それらのラインのうち何れかがデータセグメントを記憶しているかどうかを見つけることができる。

【0024】

図３は、ＲＲＩＰフレームワークに基づく例示的なキャッシュ置換方法３００の機能ブロック図であり、それに基づいて、本開示の１つ以上の特徴が実装され得る。プロセッサが、メモリアクセス（例えば、メモリ読み出し又はメモリ書き込み）を伴う命令を実行する場合に、ステップ３１０において、アクセスされるデータセグメント（すなわち、要求されたデータセグメント）がキャッシュのデータブロックに既に記憶されているかどうかを確認するために、キャッシュがチェックされる。要求されたデータセグメントが、キャッシュのデータブロックに既に記憶されているか否かを確認するチェックは、例えば、図２を参照して上述したように行われ得る。要求されたデータセグメントが、キャッシュのデータブロックに既に記憶されている場合、ステップ３１５においてキャッシュヒットが発生し、したがって、ステップ３２０において、データセグメントをデータブロックから読み出すことができる。データブロック３２０に対する再参照に続いて、ステップ３２５において、データブロックに関連付けられた再参照間隔予測値が、ヒットプロモーションポリシーに従って更新され得る。要求されたデータセグメントが、キャッシュのデータブロックの何れにも記憶されていない場合、ステップ３１５においてキャッシュミスが発生し、したがって、キャッシュのデータブロックのうち何れかを追い出す（エビクトする）必要があり（例えば、使用することができる無効ブロックがない場合）、すなわち、要求されたデータセグメントがメインメモリからフェッチされ、置換アルゴリズム３００によって、置換されるように選択されたデータブロックにコピーされる。

【0025】

様々なキャッシュ置換アルゴリズムは、異なる置換ポリシーを適用する。キャッシュ置換のためのＲＲＩＰフレームワークでは、参照される可能性が最も低いデータブロックが追い出されるであろう。例えば、ＲＲＩＰフレームワークは、キャッシュ内の各データブロックに関連付けられたＭ個のビットを維持することができ、２^Ｍ－１のＲＲＩＰ値を表すことができる。したがって、ゼロのＲＲＩＰ値は、データブロックがほぼ即時の将来に再参照されると予測されることを示し、２^Ｍ－１のＲＲＩＰ値は、データブロックが遠い将来に再参照されると予測されることを示す。例えば、Ｍ＝２の場合、４つのＲＲＩＰ値［０、１、２、３］が可能であり、ＲＲＩＰ値が低いほど、それぞれのデータブロックがより早く再参照されると予測される。

【0026】

したがって、キャッシュミスが発生した場合、ステップ３３０において、最大ＲＲＩＰ値を有するデータブロック（他の全てのデータブロックよりも後に参照されると予測されるデータブロック）が検索される。一態様では、最大ＲＲＩＰ値を含む範囲内のＲＲＩＰ値を有するデータブロックが検索され得る。最大ＲＲＩＰ値（又は最大ＲＲＩＰ値を含む範囲内）を有するデータブロックが見つかっていない場合、ステップ３４０において、全てのデータブロックのＲＲＩＰ値が１だけ増分され、ステップ３３０において別の検索が起きる。そうでない場合、ステップ３４５において、最大ＲＲＩＰ値（又は最大ＲＲＩＰ値を含む範囲内）を有する２つ以上のデータブロックが見つかっている場合、ステップ３５５において、１つのデータブロックが置換されるように選択される。最大ＲＲＩＰ値（又は最大ＲＲＩＰ値を含む範囲内）を有する正確に１つのデータブロックが見つかった場合、ステップ３５０において、そのブロックが置換される。したがって、最大ＲＲＩＰ値を有する２つ以上のデータブロック（又は最大ＲＲＩＰ値を含む範囲内のＲＲＩＰ値を有する２つ以上のデータブロック）が見つかっている場合、ステップ３５５において、置換される１つのデータブロックを選択するための手順が行われなければならない。使用され得る単純な選択手順は、例えば、最小インデックスを有するデータブロックを選択することである。本明細書で開示されるように、ツリーベースのＰＬＲＵ選択手順が、以下で詳細に説明されるように使用され得る。

【0027】

何れのデータブロックが置換されることになるかが決定された後、ステップ３５０において、要求されたデータセグメントがメインメモリからフェッチされ、そのデータブロックに記憶される。例えば、データブロック２２０．ｎが置換されるものである場合、要求されたデータセグメント２５０がデータブロック２２０．ｎにコピーされ、アドレス２１５．ｎがメインメモリ２４０内のデータセグメント２５０のアドレス２５５で更新され、場合によっては、例えば、データブロックコンテンツが有効であることを反映するために、１つ以上のフラグビットが更新される。次に、ステップ３６０において、置換されたデータブロックのＲＲＩＰ値が、置換されたデータブロック２２０．ｎがどれだけ早く再参照されると予想されるかに応じて、設定され得る。妥当な再参照間隔予測となるものは、プロセッサの（又はプロセッサが実行するアプリケーションの）メモリアクセスパターンに依存する。置換アルゴリズムは、例えば、ステップ３６０において、データブロックが置換される場合に高いＲＲＩＰ値を割り当て、次いで、ステップ３２０において、このデータブロックが再参照される毎に、このＲＲＩＰ値を１だけ減少させることによって、可能性のある再参照間隔を学習することができる。

【0028】

図４は、例示的なツリーベースのＰＬＲＵ選択手順のブロック図４００であり、それに基づいて、本開示の１つ以上の特徴が実装され得る。ＰＬＲＵは、ＬＲＵ置換アルゴリズムを近似する置換アルゴリズムである。ＬＲＵアルゴリズムは、基本的に、最も古いアクセス時間を有するデータブロック（最も長い間アクセスされていないデータブロック）を置換する一方で、ＰＬＲＵアルゴリズムは、最も古いアクセス時間を有するデータブロックに近似する結果を提供する。ツリーベースのＰＬＲＵアルゴリズムは、ＬＲＵアルゴリズムと比較して僅かにより高いミス率を伴って機能するが、より良好なレイテンシを有し、より少ない電力を使用し、より低いオーバーヘッドを有する。ツリーベースのＰＬＲＵは、置換される次のデータブロックを指し示すバイナリツリーを維持する。したがって、ＰＬＲＵアルゴリズムのバイナリツリー４１０は、近似された最も古いアクセス時間を有するデータブロックへのパスを維持する。

【0029】

図４に明示されるように、ツリーの現在の状態では、データブロック４２０．６は、バイナリツリー内のノード４１０．１、４１０．３及び４１０．６を含むツリーパスを介して、置換されるように指し示される。概して、値「１」を有するノードは、右側の下位ノードを指し示し（又はツリー分岐を介してそれに接続され）、値「０」を有するノードは、左側の下位ノードを指し示す（又はツリー分岐を介してそれに接続される）。データブロック４２０．６等のデータブロックが置換される毎に、それにつながったノード（４１０．１、４１０．３及び４１０．６）がフリップされ（それらの値を変更し、それにより、それらが下位ノードを指し示す）、その結果、キャッシュ内の別のデータブロックが、今度は、置換される次のデータブロックであるようにデータブロック４２０．２を指し示すツリー４４０によって明示されるように、指し示される。

【0030】

図３を参照して上述したように、２つ以上のデータブロックが最大ＲＲＩＰ値を有する場合、置換される１つのデータブロックをそこから選択するために、選択手順が適用され得る（ステップ３５５）。本明細書で開示される選択手順は、ツリーベースのＰＬＲＵアルゴリズムのバイナリツリーを利用することができる。図４は、８つのデータブロック４２０．１～４２０．８及びそれぞれのＲＲＩＰ値４３０を有するキャッシュ４２０を明示する。示されるように、３つのデータブロック（４２０．１、４２０．３及び４２０．６）が３の最大ＲＲＩＰ値を有する。したがって、バイナリツリー４１０の現在の状態に基づいて１つのデータブロックを選択する選択手順を使用することができる。上述したように、バイナリツリー４１０は、データブロック４２０．６を指し示す。そのブロックは、最大ＲＲＩＰ値を有する３つのブロックのうち何れかであるので、そのブロックが置換されるように選択されるであろう。そうでない場合、例えば、データブロック４２０．６が２のＲＲＩＰ値を有し、２つのブロック４２０．１及び４２０．３のみが３の最大ＲＲＩＰ値を有するシナリオでは、現在の状態のツリーは、最大ＲＲＩＰ値を有するデータブロックのうち何れかを指し示さないので、選択手順は、ツリーのより低いレベルから開始することができる。例えば、選択手順は、ノード４１０．２から開始し、最大ＲＲＩＰ値を有するデータブロック、この場合（ノード４１０．５を介して）データブロック４２０．３に至るパスを追跡することができる。

【0031】

代替案では、選択手順は、ツリーの最下位レベル（例えば、４１０．４、４１０．５、４１０．６及び４１０．７）から最初に開始することができる。最大ＲＲＩＰ値を有する複数のブロックがそのレベルで指し示される（例えば、４２０．１、４２０．３及び４２０．６）場合、次のレベル（例えば、４１０．２及び４１０．３）に進むことができ、そのレベルから依然として最大ＲＲＩＰ値を有する複数のブロックが指し示される（例えば、４２０．３及び４２０．６）場合、１つのブロックのみが指し示されるまで、ツリーのより高いレベルに進むことができる。ツリーの最高レベル（例えば４１０．１）では、１つのブロック４２０．６のみが指し示され、そのブロックが置換されるように選択され得る。一態様では、データブロック４２０．１、４２０．３及び４２０．６は、最大ＲＲＩＰ値を含む範囲内のＲＲＩＰ値を、それらに関連付けさせることができる。そのような場合、それらからの１つのデータブロックの選択は、上述したように、それらが全て、最大ＲＲＩＰ値をそれらに関連付けているかのように実施され得る。

【0032】

本明細書の開示に基づいて、多くの変形が可能であることを理解されたい。特徴及び要素が特定の組み合わせで上述されているが、各特徴又は要素は、他の特徴及び要素を用いずに単独で、又は、他の特徴及び要素を用いて若しくは用いずに様々な組み合わせで使用することができる。

【0033】

図に示され及び／又は本明細書に記載される様々な機能ユニット（プロセッサ１０２、入力ドライバ１１２、入力デバイス１０８、出力ドライバ１１４、出力デバイス１１０、アクセラレーテッド処理デバイス１１６を含むが、これらに限定されない）は、汎用コンピュータ、プロセッサ若しくはプロセッサコアとして、又は、汎用コンピュータ、プロセッサ若しくはプロセッサコアによって実行可能な非一時的なコンピュータ可読記憶媒体若しくは別の記憶媒体に記憶されているプログラム、ソフトウェア若しくはファームウェアとして実装され得る。提供される方法は、汎用コンピュータ、プロセッサ又はプロセッサコアにおいて実施することができる。好適なプロセッサとしては、例として、汎用プロセッサ、専用プロセッサ、従来型プロセッサ、デジタルシグナルプロセッサ（digital signal processor、ＤＳＰ）、複数のマイクロプロセッサ、ＤＳＰコアと関連する１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）回路、任意の他のタイプの集積回路（integrated circuit、ＩＣ）、及び／又は、状態マシンが挙げられる。そのようなプロセッサは、処理されたハードウェア記述言語（hardware description language、ＨＤＬ）命令及びネットリストを含む他の中間データ（コンピュータ可読媒体に記憶させることが可能な命令）の結果を使用して製造プロセスを構成することによって製造することができる。そのような処理の結果はマスクワークとすることができ、このマスクワークをその後の半導体製造プロセスにおいて使用して、本開示の特徴を実装するプロセッサを製造する。

【0034】

本明細書に提供される方法又はフローチャートは、汎用コンピュータ又はプロセッサによる実行のために非一時的なコンピュータ可読記憶媒体に組み込まれたコンピュータプログラム、ソフトウェア又はファームウェアにおいて実施することができる。非一時的なコンピュータ可読記憶媒体の例としては、読み取り専用メモリ（read only memory、ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、内蔵ハードディスク及びリムーバブルディスク等の磁気媒体、磁気光学媒体、並びに、ＣＤ－ＲＯＭディスク及びデジタル多用途ディスク（digital versatile disk、ＤＶＤ）等の光学媒体が挙げられる。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【国際調査報告】