特表 2024-534830 深いビアへの裏側電力レール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-26

(54)【発明の名称】深いビアへの裏側電力レール

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240918BHJP

   H01L 21/3205 20060101ALI20240918BHJP

【ＦＩ】

H01L29/78 301Y

H01L29/78 301X

H01L21/88 J

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024512037

(86)(22)【出願日】2022-09-01

(85)【翻訳文提出日】2024-04-17

(86)【国際出願番号】 US2022042302

(87)【国際公開番号】W WO2023034478

(87)【国際公開日】2023-03-09

(31)【優先権主張番号】63/240,178

(32)【優先日】2021-09-02

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/240,183

(32)【優先日】2021-09-02

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/240,187

(32)【優先日】2021-09-02

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/897,378

(32)【優先日】2022-08-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】パリーク， スケトゥ アルン

(72)【発明者】

【氏名】パル， アシシュ

(72)【発明者】

【氏名】バジージ， エル メディー

(72)【発明者】

【氏名】ヨー， アンドリュー

(72)【発明者】

【氏名】イングル， ニティン ケー．

(72)【発明者】

【氏名】スンダラジャン， アービン

(72)【発明者】

【氏名】シー， グァン フアイ

(72)【発明者】

【氏名】ベルケンス， マルチヌス マリア

(72)【発明者】

【氏名】デシュパンデ， サミール エー．

(72)【発明者】

【氏名】プラナタルティハラン， バラスブラマニアン

(72)【発明者】

【氏名】ヤン， イェン－チュー

【テーマコード（参考）】

5F033

5F140

【Ｆターム（参考）】

5F033GG00

5F033HH07

5F033HH11

5F033HH18

5F033HH19

5F033HH20

5F033HH21

5F033HH32

5F033HH33

5F033JJ01

5F033MM01

5F033QQ23

5F033QQ24

5F140AA00

5F140AA24

5F140AC28

5F140AC36

5F140BA01

5F140BA02

5F140BA03

5F140BA05

5F140BA07

5F140BB05

5F140BB06

5F140BD11

5F140BF05

5F140BF07

5F140BF10

5F140BG08

5F140BG11

5F140BG12

5F140BG14

5F140BG27

5F140BG36

5F140BH06

5F140BH27

5F140BJ27

5F140BK09

5F140BK18

5F140CA03

5F140CB04

5F140CC03

5F140CC05

5F140CC07

5F140CE07

5F140CE20

(57)【要約】

半導体デバイスとその製造方法が説明される。トランジスタは標準的なプロセスフローを使用して製造される。基板の上面からウエハデバイスの底面まで延びるビア開口部が形成されるため、高密度パッケージングのためのナノＴＳＶが許容されるとともに、デバイスを裏側電力レールに接続しうる。ビア開口部内には金属が堆積され、ウエハデバイスの底面は結合ウエハに結合される。基板は任意で薄くされ、金属に電気的に接続されたコンタクトが形成される。
【選択図】図７Ｄ

【特許請求の範囲】

【請求項1】

半導体デバイスを形成する方法であって、前記方法は、
基板の上面にウエハデバイスを形成することと、
前記基板の前記上面から前記ウエハデバイスの底面まで延びるビア開口部を形成することと、
前記ビア開口部内に金属を堆積させることと、
前記ウエハデバイスの前記底面を結合ウエハに結合することと、
任意で、前記基板を薄くすることと、
前記金属に電気的に接続されたコンタクトを形成することと
を含む、方法。

【請求項2】

前記ウエハデバイスを形成することが、
前記基板の上面に超格子構造を形成することであって、前記超格子構造が、複数の積層されたペアとなるように交互に並べられた、複数の水平チャネル層及び対応する複数の半導体材料層を含む、超格子構造を形成することと、
前記超格子構造の上面にゲート構造を形成することと、
前記基板上の前記超格子構造に隣接して複数のソーストレンチ及び複数のドレイントレンチを形成することと、
前記複数の水平チャネル層の各々の上に内側スペーサ層を形成することと、
ソース領域及びドレイン領域を形成することと、
置換金属ゲートを形成することと、
前記ソース領域及び前記ドレイン領域との電気的コンタクトにおいて、トランジスタへのコンタクト（ＣＴ）及びゲートへのコンタクト（ＣＧ）を形成することと、
第１の金属ラインを形成することと
を含む、請求項１に記載の方法。

【請求項3】

前記金属が、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、及びルテニウム（Ｒｕ）のうちの１つ以上を含む、請求項１に記載の方法。

【請求項4】

前記ビア開口部が、１０：１以上のアスペクト比を有している、請求項１に記載の方法。

【請求項5】

前記ビア開口部が、約１６ｎｍ×１６ｎｍの限界寸法を有している、請求項１に記載の方法。

【請求項6】

前記複数の半導体材料層及び前記複数の水平チャネル層が、独立して、シリコンゲルマニウム（ＳｉＧｅ）及びケイ素（Ｓｉ）のうちの１つ以上を含む、請求項２に記載の方法。

【請求項7】

前記ソース領域及び前記ドレイン領域を形成することが、その上にエピタキシャル層を成長させることを含む、請求項２に記載の方法。

【請求項8】

前記ソース領域及び前記ドレイン領域には、独立して、リン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、及びガリウム（Ｇａ）のうちの１つ以上がドープされる、請求項２に記載の方法。

【請求項9】

前記ゲート構造上及び前記超格子構造上に誘電体層を形成することを更に含む、請求項２に記載の方法。

【請求項10】

前記ゲート構造が、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、チタンアルミニウム（ＴｉＡｌ）、及びＮ型ドープされたポリシリコンのうちの１つ以上を含む、請求項２に記載の方法。

【請求項11】

半導体デバイスを形成する方法であって、前記方法は、
ウエハデバイスの裏側に、基板の上面から前記ウエハデバイスの底面まで延びるビア開口部を形成することと、
前記ビア開口部内に金属を堆積させることと、
前記ウエハデバイスの前記底面を結合ウエハに結合することと、
任意で、前記基板を薄くすることと、
前記金属に電気的に接続されたコンタクトを形成することと
を含む、方法。

【請求項12】

前記ビア開口部を形成する前に前記ウエハデバイスを形成することを更に含む、請求項１１に記載の方法。

【請求項13】

前記ウエハデバイスを形成することが、
前記基板の上面に超格子構造を形成することであって、前記超格子構造が、複数の積層されたペアとなるように交互に並べられた、複数の水平チャネル層及び対応する複数の半導体材料層を含む、超格子構造を形成することと、
前記超格子構造の上面にゲート構造を形成することと、
前記基板上の前記超格子構造に隣接して複数のソーストレンチ及び複数のドレイントレンチを形成することと、
前記複数の水平チャネル層の各々の上に内側スペーサ層を形成することと、
ソース領域及びドレイン領域を形成することと、
置換金属ゲートを形成することと、
前記ソース領域及び前記ドレイン領域との電気的コンタクトにおいて、トランジスタへのコンタクト（ＣＴ）及びゲートへのコンタクト（ＣＧ）を形成することと、
第１の金属ラインを形成することと
を含む、請求項１２に記載の方法。

【請求項14】

前記金属が、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、及びルテニウム（Ｒｕ）のうちの１つ以上を含む、請求項１１に記載の方法。

【請求項15】

前記ビア開口部が、１０：１以上のアスペクト比を有している、請求項１１に記載の方法。

【請求項16】

前記ビア開口部が、約１６ｎｍ×１６ｎｍの限界寸法を有している、請求項１１に記載の方法。

【請求項17】

前記ソース領域及び前記ドレイン領域を形成することが、その上にエピタキシャル層を成長させることを含む、請求項１３に記載の方法。

【請求項18】

前記ソース領域及び前記ドレイン領域には、独立して、リン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、及びガリウム（Ｇａ）のうちの１つ以上がドープされる、請求項１３に記載の方法。

【請求項19】

前記ゲート構造上及び超格子構造上に誘電体層を形成することを更に含み、前記ゲート構造が、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、チタンアルミニウム（ＴｉＡｌ）、及びＮ型ドープされたポリシリコンのうちの１つ以上を含む、請求項１３に記載の方法。

【請求項20】

半導体デバイスを形成する方法であって、前記方法は、
基板の上面にウエハデバイスを形成することと、
前記基板の前記上面から前記ウエハデバイスの底面まで延びるビア開口部を形成することと、
前記ビア開口部内に金属を堆積させることと、
前記ウエハデバイスの前記底面を結合ウエハに結合することと、
任意で、前記基板を薄くすることと、
前記ウエハデバイスの上面又は前記ウエハデバイスの底面の１つ以上に、チップへのスルーシリコンビア（ＴＳＶ）を形成することと
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

［０００１］本開示の実施形態は、概して半導体デバイスに関する。より詳細には、本開示の実施形態は、電力レールアーキテクチャ（ｐｏｗｅｒ ｒａｉｌ ａｒｃｈｉｔｅｃｔｕｒｅ）、３Ｄパッケージング、及び半導体デバイスを製造する方法を対象とする。

【背景技術】

【0002】

［０００２］半導体処理産業は、より大きな表面積を有する基板上に堆積される層の均一性を高めつつ、より大きな生産歩留りを目指して努力を続けている。これらと同じ要素が新しい材料と組み合わされることで、基板の単位面積当たりの回路の集積化も向上する。回路の集積化が向上するにつれ、層厚さに関するより高い均一性と処理制御の必要性が高まる。その結果、層の特性の制御を維持しつつ、コスト効率の高い方法で基板上に層を堆積させるための様々な技術が開発されてきた。

【0003】

［０００３］半導体デバイスは、通常、半導体基板上に材料の絶縁層又は誘電体層、導電層、及び半導体層を順次堆積させ、リソグラフィを使用して様々な材料層をパターニングし、その上に回路部品及び素子を形成することによって製造される。導電層は、トランジスタ、アンプ、インバータ、制御ロジック、メモリ、電力管理回路、バッファ、フィルタ、共振器、キャパシタ、インダクタ、抵抗器などを含む様々な電気部品への電気配線を容易にする。

【0004】

［０００４］トランジスタは、ほとんどの集積回路の重要な構成要素である。トランジスタの駆動電流、ひいては速度はトランジスタのゲート幅に比例するため、より高速なトランジスタには、概して、より大きなゲート幅が必要となる。そのため、トランジスタのサイズと速度との間にはトレードオフがあり、「フィン（ｆｉｎ）」電界効果トランジスタ（ｆｉｎＦＥＴ）は、最大駆動電流と最小サイズという相反する目標に対処するために開発されてきた。ＦｉｎＦＥＴは、トランジスタの設置面積を大幅に増加させることなく、トランジスタのサイズを大幅に増加させるフィン形状のチャネル領域を特徴とし、現在多くの集積回路に適用されている。しかし、ＦｉｎＦＥＴには欠点もある。

【0005】

［０００５］回路密度の向上と高性能化を達成するためにトランジスタデバイスの特徴サイズが縮小し続けているため、静電結合を改善し、寄生容量及びオフ状態リークなどの悪影響を低減するためにトランジスタデバイスの構造を改善する必要がある。トランジスタデバイス構造の例には、平面の構造、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）構造、水平ゲートオールアラウンド（ｈＧＡＡ）構造などが含まれる。ｈＧＡＡデバイス構造には、積み重ねられた構成で吊り下げられ、ソース／ドレイン領域により接続された複数の格子整合チャネルが含まれる。ｈＧＡＡ構造は良好な静電制御を提供し、相補型金属酸化膜半導体（ＣＭＯＳ）ウエハ製造に広く採用されうる。

【0006】

［０００６］半導体を電力レールに接続するのは、通常、セルの前面で行われるが、これには大きなセル面積が必要である。したがって、より少ないセル面積を使用して電力レールに接続される半導体デバイスが必要とされる。

【発明の概要】

【0007】

［０００７］本開示の１つ以上の実施形態は、半導体デバイスを形成する方法を対象とする。１つ以上の実施形態では、半導体デバイスを形成する方法は、基板の上面にウエハデバイスを形成することと、基板の上面からウエハデバイスの底面まで延びるビア開口部を形成することと、ビア開口部内に金属を堆積させることと、ウエハデバイスの底面を結合ウエハに結合することと、任意で基板を薄くすることと、金属に電気的に接続されたコンタクトを形成することとを含む。

【0008】

［０００８］本開示の追加的な実施形態は、半導体デバイスを形成する方法を対象とする。１つ以上の実施形態では、半導体デバイスを形成する方法は、ウエハデバイスの裏側に、基板の上面から前記ウエハデバイスの底面まで延びるビア開口部を形成することと、ビア開口部内に金属を堆積させることと、ウエハデバイスの底面を結合ウエハに結合することと、任意で基板を薄くすることと、金属に電気的に接続されたコンタクトを形成することとを含む。

【0009】

［０００９］本開示の更なる実施形態は、半導体デバイスを形成する方法を対象とする。１つ以上の実施形態では、半導体デバイスを形成する方法は、基板の上面にウエハデバイスを形成することと、基板の上面からウエハデバイスの底面まで延びるビア開口部を形成することと、ビア開口部内に金属を堆積させることと、ウエハデバイスの底面を結合ウエハに結合することと、任意で基板を薄くすることと、ウエハデバイスの上面又はウエハデバイスの底面の１つ以上に、チップへのスルーシリコンビア（ＴＳＶ）を形成することとを含む。

【0010】

［００１０］本開示の上記特徴を詳しく理解できるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態が添付図面に示されている。しかし、本開示は他の等しく有効な実施形態も許容しうることから、添付図面が本開示の典型的な実施形態を例示しているにすぎず、よって本開示の範囲を限定すると見なされるべきではないことに留意されたい。

【図面の簡単な説明】

【0011】

【図1A】［００１１］１つ以上の実施形態による方法のプロセスフロー図である。

【図1B】［００１２］１つ以上の実施形態による方法を示す、図１Ａのプロセスフロー図の続きである。

【図2A】［００１３］１つ以上の実施形態によるデバイスの断面図を示す。

【図2B】［００１４］１つ以上の実施形態によるデバイスの断面図を示す。

【図2C】［００１５］１つ以上の実施形態によるデバイスの断面図を示す。

【図2D】［００１６］１つ以上の実施形態によるデバイスの断面図を示す。

【図2E】［００１７］１つ以上の実施形態によるデバイスの断面図を示す。

【図2F】［００１８］１つ以上の実施形態によるデバイスの断面図を示す。

【図2G】［００１９］１つ以上の実施形態によるデバイスの断面図を示す。

【図2H】［００２０］１つ以上の実施形態によるデバイスの断面図を示す。

【図2I】［００２１］１つ以上の実施形態によるデバイスの断面図を示す。

【図2J】［００２２］１つ以上の実施形態によるデバイスの断面図を示す。

【図2K】［００２３］１つ以上の実施形態によるデバイスの断面図を示す。

【図2L】［００２４］１つ以上の実施形態によるデバイスの断面図を示す。

【図2M】［００２５］１つ以上の実施形態によるデバイスの断面図を示す。

【図2N】［００２６］１つ以上の実施形態によるデバイスの断面図を示す。

【図2O】［００２７］１つ以上の実施形態によるデバイスの断面図を示す。

【図2P】［００２８］１つ以上の実施形態によるデバイスの断面図を示す。

【図2Q】［００２９］１つ以上の実施形態によるデバイスの断面図を示す。

【図2R】［００３０］１つ以上の実施形態によるデバイスの断面図を示す。

【図2S】［００３１］１つ以上の実施形態によるデバイスの断面図を示す。

【図2T】［００３２］１つ以上の実施形態によるデバイスの断面図を示す。

【図2U】［００３３］１つ以上の実施形態によるデバイスの断面図を示す。

【図3】［００３４］１つ以上の実施形態による方法のプロセスフロー図を示す。

【図4A】［００３５］１つ以上の実施形態によるデバイスの断面図を示す。

【図4B】［００３６］１つ以上の実施形態によるデバイスの断面図を示す。

【図4C】［００３７］１つ以上の実施形態によるデバイスの断面図を示す。

【図4D】［００３８］１つ以上の実施形態によるデバイスの断面図を示す。

【図4E】［００３９］１つ以上の実施形態によるデバイスの断面図を示す。

【図5A】［００４０］１つ以上の実施形態によるデバイスの断面図を示す。

【図5B】［００４１］１つ以上の実施形態によるデバイスの断面図を示す。

【図5C】［００４２］１つ以上の実施形態によるデバイスの断面図を示す。

【図5D】［００４３］１つ以上の実施形態によるデバイスの断面図を示す。

【図6】［００４４］１つ以上の実施形態による方法のプロセスフロー図を示す。

【図7A】［００４５］１つ以上の実施形態によるデバイスの断面図を示す。

【図7B】［００４６］１つ以上の実施形態によるデバイスの断面図を示す。

【図7C】［００４７］１つ以上の実施形態によるデバイスの断面図を示す。

【図7D】［００４８］１つ以上の実施形態によるデバイスの断面図を示す。

【図8】［００４９］１つ以上の実施形態によるクラスタツールを示す。

【発明を実施するための形態】

【0012】

［００５０］理解を容易にするため、可能な場合、図に共通する同一の要素を指し示すために同一の参照番号が使用された。図は縮尺どおりには描かれておらず、分かりやすくするために簡略化されることがある。１つの実施形態の要素及び特徴は、更なる記述がなくても、他の実施形態に有益に組み込まれることがある。

【0013】

［００５１］本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行可能である。

【0014】

［００５２］本明細書及び添付の特許請求の範囲において使用される「基板」という用語は、処理が作用する表面又は表面の一部分を表している。また、基板への言及は、文脈が特に明確に示さない限り、基板の一部のみを指すこともありうると当業者には理解されよう。更に、基板への堆積に対する言及は、ベア基板と、１つ以上の膜又はフィーチャが表面上に堆積又は形成された基板との、両方を意味しうる。

【0015】

［００５３］本明細書で使用される「基板」は、製造プロセス中に膜処理が実行される基板上に形成された任意の基板又は材料表面を指す。例えば、処理が実施されうる基板表面には、用途に応じて、ケイ素、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった、他の任意の材料が含まれる。基板は半導体ウエハを含むが、これに限定されるわけではない。基板は、基板表面を研磨し、エッチングし、還元し、酸化させ、ヒドロキシル化し（又は、化学官能性を付与するためにターゲットの化学部分（ｃｈｅｍｉｃａｌ ｍｏｉｅｔｉｅｓ）を別様に生成若しくはグラフトし）、アニーリングし、かつ／又はベークするための、前処理プロセスに曝露されうる。基板自体の表面で直接膜処理することに加えて、本開示では、開示された任意の膜処理ステップは、以下でより詳細に開示されるように、基板に形成された下層においても実施することができる。そして、「基板表面」という用語は、文脈が示すように、このような下層を含むことが意図されている。ゆえに、例えば、膜／層又は部分的な膜／層が基板表面上に堆積されている場合、新たに堆積された膜／層の露出面が基板表面となる。所与の基板表面が何を含むかは、どのような膜が堆積されるか、及び使用される特定の化学的性質に左右される。

【0016】

［００５４］本明細書及び添付の特許請求の範囲で使用される「前駆体」、「反応物質」、「反応性ガス」などの用語は、交換可能に使用され、基板表面と反応しうる任意のガス種を指す。

【0017】

［００５５］トランジスタは、半導体デバイス上に形成されることが多い回路部品又は素子である。回路設計によっては、キャパシタ、インダクタ、抵抗器、ダイオード、導電線又はその他の要素に加えて、半導体デバイス上にトランジスタが形成される。概して、トランジスタはソース領域とドレイン領域との間に形成されたゲートを含む。１つ以上の実施形態において、ソース領域及びドレイン領域は、基板のドープされた領域を含み、特定の用途に適したドーピングプロファイルを示す。ゲートはチャネル領域上に位置し、基板内のゲート電極とチャネル領域との間に介在するゲート誘電体を含む。

【0018】

［００５６］本明細書で使用する場合、「電界効果トランジスタ」又は「ＦＥＴ」という用語は、デバイスの電気的挙動を制御するために電界を使用するトランジスタを指す。エンハンスメントモード電界効果トランジスタは、概して、低温で非常に高い入力インピーダンスを示す。ドレイン端子とソース端子との間の導電性は、デバイス内の電界によって制御され、この電界は、デバイスの本体とゲートとの間の電圧差によって発生する。ＦＥＴの３つの端子は、キャリアがチャネルに入るソース（Ｓ）、キャリアがチャネルから出るドレイン（Ｄ）、チャネルの導電性を調節するゲート（Ｇ）である。従来、ソース（Ｓ）からチャネルに入る電流はＩＳ、ドレイン（Ｄ）からチャネルに入る電流はＩＤと表示される。ドレインソース間の電圧は、ＶＤＳと表示される。ゲート（Ｇ）に電圧を印加することで、ドレイン（すなわちＩＤ）でチャネルに入る電流が制御できる。

【0019】

［００５７］金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、電界効果トランジスタ（ＦＥＴ）の一種である。これは絶縁ゲートを有するものであり、絶縁ゲートの電圧が、デバイスの導電率を決定する。印加される電圧量に応じて導電率を変化させるこの能力は、電子信号を増幅させるか又は切り替えるために使用される。ＭＯＳＦＥＴは、本体電極と、本体の上方に位置し、ゲート誘電体層によって他のすべてのデバイス領域から絶縁されたゲート電極と、の間の金属・酸化膜・半導体（ＭＯＳ）容量による電荷濃度の変調に基づいている。ＭＯＳキャパシタと比較して、ＭＯＳＦＥＴは、２つの追加端子（ソースとドレイン）を含み、各々が本体領域によって分離された個々の高い濃度でドープされた領域に接続されている。これらの領域は、ｐ型でもｎ型でもよいが、どちらも同じ型であり、本体領域とは反対の型である。ソースとドレインは（本体とは異なり）、高い濃度でドープされており、ドーピングの型の後に「＋」記号が付けられている。

【0020】

［００５８］ＭＯＳＦＥＴがｎチャネル又はｎＭＯＳ ＦＥＴである場合、ソースとドレインはｎ＋領域であり、本体はｐ領域である。ＭＯＳＦＥＴがｐチャネル又はｐＭＯＳ ＦＥＴの場合、ソースとドレインはｐ＋領域で、本体はｎ領域である。ソースは、チャネルを流れる電荷キャリア（ｎチャネルの場合は電子、ｐチャネルの場合は正孔）の供給源であり、同様に、ドレインは、電荷キャリアがチャネルから出る場所であるため、そのように名付けられている。

【0021】

［００５９］本明細書で使用する場合、「フィン電界効果トランジスタ（ＦｉｎＦＥＴ）」という用語は、ゲートがチャネルの２面又は３面に配置され、ダブルゲート構造又はトリプルゲート構造を形成する基板上に構築されたＭＯＳＦＥＴトランジスタを指す。ＦｉｎＦＥＴデバイスは、チャネル領域が基板上で「フィン」を形成することから、ＦｉｎＦＥＴという総称が与えられている。ＦｉｎＦＥＴデバイスは、スイッチング時間が速く、電流密度が高い。

【0022】

［００６０］本明細書で使用する「ゲートオールアラウンド（ＧＡＡ）」という用語は、ゲート材料が全面でチャネル領域を取り囲む、、例えばトランジスタなどの電子デバイスを指すために使用される。ＧＡＡトランジスタのチャネル領域は、ナノワイヤ若しくはナノスラブ若しくはナノシート、棒状チャネル、又は当業者に知られている他の適切なチャネル構成を含みうる。１つ以上の実施形態では、ＧＡＡデバイスのチャネル領域は、垂直に間隔を置いた複数の水平ナノワイヤ又は水平バーを有し、ＧＡＡトランジスタを積層型水平ゲートオールアラウンド（ｈＧＡＡ）トランジスタにする。

【0023】

［００６１］本明細書で使用する場合、「ナノワイヤ」という用語は、１ナノメートル（１０^－９メートル）ほどの直径を有するナノ構造を指す。ナノワイヤはまた、長さ対幅の比が１０００を超えるものとして定義することができる。代替的には、ナノワイヤは、厚さ又は直径が数十ナノメートル以下に制約され、長さが制約されない構造として定義することができる。ナノワイヤは、トランジスタ及びいくつかのレーザ用途に使用され、１つ以上の実施形態では、半導体材料、金属材料、絶縁材料、超伝導材料、又は分子材料で作られている。１つ以上の実施形態では、ナノワイヤは、ロジックＣＰＵ、ＧＰＵ、ＭＰＵ、及び揮発性（例えば、ＤＲＡＭ）及び不揮発性（例えば、ＮＡＮＤ）デバイス用のトランジスタに使用される。本明細書では、「ナノシート」という用語は、約０．１ｎｍから約１０００ｎｍの範囲の厚さを有する二次元ナノ構造を指す。

【0024】

［００６２］本開示の実施形態は、本開示の１つ以上の実施形態によるデバイス（例えば、トランジスタ）及びトランジスタを形成するためのプロセスを示す図によって説明される。図示されたプロセスは、開示されたプロセスの可能な用途を単に例示したものであり、当業者は、開示されたプロセスが図示された用途に限定されないことを認識しよう。

【0025】

［００６３］図を参照して、本開示の１つ以上の実施形態を説明する。１つ以上の実施形態の方法では、トランジスタ、例えばゲートオールアラウンドトランジスタは、標準的なプロセスフローを用いて製造される。いくつかの実施形態では、シリコンウエハが提供され、埋設されたエッチング停止層がシリコンウエハ上に形成される。エピタキシャル層、例えばエピタキシャルシリコンが、堆積される。その後、ウエハは、デバイス及びフロントエンド処理を受ける。フロントエンド処理の後、ウエハはハイブリッド結合、例えば銅又は酸化物への結合が行われ、次いでウエハは、有利には、薄くされる。ウエハを薄くすることで、裏側電力レールを実現するために所望の平坦性及び結合が得られる。ウエハを薄くするために、開始時の第１の厚さを有するシリコン基板層は、第１の厚さより小さい第２の厚さまで研磨される。研磨後、いくつかの実施形態では、シリコンウエハは、化学機械平坦化（ＣＭＰ）に供され、次いで、エッチング及びＣＭＰバフ研磨（ｂｕｆｆｉｎｇ）が行われ、シリコンの厚さを、第２の厚さより小さい第３の厚さまで低減する。１つ以上の実施形態では、エッチングは埋設されたエッチング停止層で停止する。その後、コンタクトが金属で事前に充填され、メタライゼーションが行われる。

【0026】

［００６４］代替的な実施形態では、トランジスタ、例えばゲートオールアラウンドトランジスタは、標準的なプロセスフローを使用して製造される。いくつかの実施形態では、シリコンウエハが提供され、埋設されたエッチング停止層がシリコンウエハ上に形成される。エピタキシャル層、例えばエピタキシャルシリコンが、堆積される。その後、ウエハは、デバイス及びフロントエンド処理を受ける。フロントエンド処理の後、ウエハはハイブリッド結合、例えば銅又は酸化物への結合が行われ、次いでウエハは、有利には、薄くされる。ウエハを薄くすることで、裏側電力レールを実現するために所望の平坦性及び結合が得られる。ウエハを薄くするために、開始時の第１の厚さを有するシリコン基板層は、第１の厚さより小さい第２の厚さまで研磨される。研磨後、大きなマスクが堆積され、マスク内にビアが形成される。次いで、ウエハはビアを通って埋設されたエッチング停止層までエッチングされ、その後、エッチング停止層が選択的に除去され、リフトオフ（ｌｉｆｔｏｆｆ）が行われる。

【0027】

［００６５］１つ以上の実施形態の方法では、トランジスタ、例えばゲートオールアラウンドトランジスタは、標準的なプロセスフローを使用して製造される。ソース／ドレインキャビティが陥凹された後に、ソース／ドレインキャビティの寸法が拡張され、犠牲充填材が堆積される。製造は、内部スペーサ形成、ソース／ドレインエピタキシ、層間誘電体形成、置換ゲート形成、ＣＴ及びＣＧ形成、及びフロントサイド金属ライン形成と続く。その後、基板を反転させ、平坦化する。裏側に層間誘電体が堆積され、裏側電力レールビアがパターニングされ、層間誘電体がエッチングされる。ダマシントレンチが形成され、犠牲充填が除去されて開口部が形成される。開口部に金属が堆積され、裏側メタルラインが形成される。１つ以上の実施形態では、犠牲充填材は、エッチング時に、自己整合トレンチ及び／又はビアが形成されるように、有利には選択的であり、したがって、位置ずれを回避する。

【0028】

［００６６］１つ以上の実施形態の方法では、トランジスタ、例えばゲートオールアラウンドトランジスタは、標準的なプロセスフローを使用して製造される。深いビアは別のマスクでエッチングされるか、あるいは通常のコンタクト又はビアマスクでエッチングされる。通常のビアをエッチングした後に、マスクを載置し、裏側接続を容易にするために電力レールビアをデバイスの下の深さまでエッチングする。標準及び深いビア／コンタクトは、窒化チタン／タングステン（ＴｉＮ／Ｗ）又は窒化チタン／ルテニウム（ＴｉＮ／Ｒｕ）又はモリブデン（Ｍｏ）コンタクト充填で同時に充填され、その後平坦化される。ウエハは、任意でより薄くてもよい。裏側には、深いビアに接続するために、ビアがエッチングされる。その後、メタライゼーションが行われる。

【0029】

［００６７］図１Ａは、本開示のいくつかの実施形態による半導体デバイスを形成するための方法６のためのプロセスフロー図を示す。図１Ｂは、１つ以上の実施形態による方法６を示す、図１Ａのプロセスフロー図の続きである。図２Ａ～２Ｕは、本開示のいくつかの実施形態による半導体構造の製造段階を示す。方法６は、図２Ａ～２Ｕに関して以下に説明される。図２Ａ～２Ｕは、１つ以上の実施形態による電子デバイス（例えば、ＧＡＡ）の断面図である。方法６は、半導体デバイスのマルチステップ製造プロセスの一部でありうる。したがって、方法６は、クラスタツールに接続された任意の適切なプロセスチャンバで実行されうる。クラスタツールは、エッチング、堆積、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、酸化のために構成されたチャンバ、又は半導体デバイスの製造に使用される他の任意の適切なチャンバといった、半導体デバイスを製造するためのプロセスチャンバを含みうる。

【0030】

［００６８］図２Ａ～２Ｕは、図１Ａ～１Ｂの工程８～５４の製造ステップである。図１Ａを参照すると、デバイス１００を形成する方法６は、工程８において、基板１０２を提供することによって開始する。いくつかの実施形態では、基板１０２はバルク半導体基板でありうる。本明細書では、「バルク半導体基板」という用語は、基板全体が半導体材料からなる基板を指す。バルク半導体基板は、半導体構造を形成するための任意の適切な半導体材料及び／又は半導体材料の組み合わせを含みうる。例えば、半導体層は、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた若しくはドープされていないポリシリコン、ドープされた若しくはドープされていないシリコンウエハ、パターニングされた若しくはパターニングされていないウエハ、ドープされたケイ素、ゲルマニウム、ガリウムヒ素、又は他の適切な半導体材料といった、１つ以上の材料を含みうる。いくつかの実施形態では、半導体材料はケイ素（Ｓｉ）である。１つ以上の実施形態において、半導体基板１０２は、半導体材料、例えば、ケイ素（Ｓｉ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウムスズ（ＧｅＳｎ）、他の半導体材料、又はこれらの任意の組み合わせを含む。１つ以上の実施形態において、基板１０２は、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、又はリン（Ｐ）のうちの１つ以上を含む。基板を形成しうる材料のいくつかの例が記載されているが、パッシブ及びアクティブ電子デバイス（例えば、トランジスタ、メモリ、キャパシタ、インダクタ、抵抗器、スイッチ、集積回路、増幅器、光電子デバイス、又は任意の他の電子デバイス）を構築しうる基礎として機能しうる任意の材料が、本開示の精神及び範囲内に含まれる。

【0031】

［００６９］いくつかの実施形態では、半導体材料は、ｎ型ドープされたケイ素（ｎ－Ｓｉ）、又はｐ型ドープされたケイ素（ｐ－Ｓｉ）などのドープされた材料でありうる。いくつかの実施形態では、基板は、イオン注入プロセスなどの任意の適切なプロセスを使用してドープされうる。本明細書では、「ｎ型」という用語は、製造中に固有半導体に電子供与体元素（ｅｌｅｃｔｒｏｎ ｄｏｎｏｒ ｅｌｅｍｅｎｔ）をドーピングすることによって作られる半導体を指す。ｎ型という用語は、電子の負電荷に由来する。ｎ型半導体では、電子が多数キャリアで、正孔が少数キャリアである。本明細書では、「ｐ型」という用語は、ウェルの正電荷（又は正孔）を指す。ｎ型半導体とは対照的に、ｐ型半導体は電子濃度よりも大きい正孔濃度を有している。ｐ型半導体では、正孔が多数キャリアであり、電子が少数キャリアである。１つ以上の実施形態では、ドーパントは、ホウ素（Ｂ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、その他の半導体ドーパント、又はこれらの組み合わせのうちの１つ以上から選択される。

【0032】

［００７０］図１Ａを参照すると、いくつかの図示しない実施形態では、工程１０において、エッチング停止層が、基板の上面に形成されうる。エッチング停止層は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、エッチング停止層はシリコンゲルマニウム（ＳｉＧｅ）を含む。１つ以上の実施形態では、エッチング停止層は高いゲルマニウム（Ｇｅ）含有量を有する。１つ以上の実施形態では、ゲルマニウムの量は、３５％から４５％の範囲を含む、３０％から５０％の範囲内にある。理論に束縛されるつもりはないが、ゲルマニウム含有量が３０％から５０％の範囲内にあることで、エッチング停止層の選択性が高まり、応力欠陥が最小限に抑えられると考えられる。１つ以上の実施形態では、エッチング停止層は、５ｎｍから３０ｎｍの範囲内の厚さを有する。エッチング停止層は、平坦化（例えば、ＣＭＰ）、裏側処理中のドライ又は湿式エッチングのためのエッチング停止として機能しうる。

【0033】

［００７１］１つ以上の図示しない実施形態では、工程１２において、エピタキシャル層、例えばエピタキシャルシリコンが、エッチング停止層上に堆積されうる。エピタキシャル層は、２０ｎｍから１００ｎｍの範囲内の厚さを有しうる。

【0034】

［００７２］図１Ａ及び図２Ａを参照すると、１つ以上の実施形態では、工程１４において、少なくとも１つの超格子構造１０１が、基板１０２の上面、又はエッチング停止層及びエピタキシャル層の上面に形成される。超格子構造１０１は、複数の半導体材料層１０６と、対応する複数の水平チャネル層１０４とを含み、これらが交互に並べられて、複数の積層されたペアをなしている。いくつかの実施形態では、複数の積層群は、ケイ素（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）群を含む。いくつかの実施形態では、複数の半導体材料層１０６はシリコンゲルマニウム（ＳｉＧｅ）を含み、複数の水平チャネル層１０４はケイ素（Ｓｉ）を含む。他の実施形態では、複数の水平チャネル層１０４はシリコンゲルマニウム（ＳｉＧｅ）を含み、複数の半導体材料層１０６はケイ素（Ｓｉ）を含む。

【0035】

［００７３］いくつかの実施形態では、複数の半導体材料層１０６及び対応する複数の水平チャネル層１０４は、超格子構造２０４を形成するのに適した任意の数の格子整合材料のペアを含みうる。いくつかの実施形態では、複数の半導体材料層１０６及び対応する複数の水平チャネル層１０４は、約２～約５０対の格子整合材料を含む。

【0036】

［００７４］１つ以上の実施形態では、複数の半導体材料層１０６及び複数の水平チャネル層１０４の厚さは、約２ｎｍ～約５０ｎｍの範囲内、約３ｎｍ～約２０ｎｍの範囲内、又は約２ｎｍ～約１５ｎｍの範囲内である。

【0037】

［０００１］図１Ａ及び図２Ｂを参照すると、１つ以上の実施形態では、工程１６において、超格子構造１０１は、隣接するスタック１０５間に開口部１０８を形成するためにパターニングされる。パターニングは、当業者に知られている任意の適切な手段によって行われうる。この点において使用される際に、「開口部」という用語は、任意の意図的な表面の不規則性を意味する。開口部の適切な例は、頂部、２つの側壁及び底部を有するトレンチを含むが、これらに限定されない。開口部は、任意の適切なアスペクト比（フィーチャの幅対フィーチャの深さの比）を有しうる。いくつかの実施形態では、アスペクト比は、約５：１、約１０：１、約１５：１、約２０：１、約２５：１、約３０：１、約３５：１又は約４０：１以上である。

【0038】

［００７５］図１Ａ及び図２Ｃを参照すると、工程１８において、シャロートレンチアイソレーション（ＳＴＩ）１１０が形成される。本明細書では、「シャロートレンチアイソレーション（ＳＴＩ）」という用語は、電流がリークすることを防止する集積回路特徴を指す。１つ以上の実施形態では、トレンチ又は開口部１０８を充填するために１つ以上の誘電体材料（二酸化ケイ素など）を堆積させ、化学機械平坦化などの技法を用いて余分な誘電体を除去することによって、ＳＴＩが作成される。

【0039】

［００７６］図１Ａ及び図２Ｄを参照すると、いくつかの実施形態では、置換ゲート構造１１３（例えば、ダミーゲート構造）が、超格子構造１０１の上に、かつ超格子構造１０１に隣接して形成される。ダミーゲート構造１１３は、トランジスタデバイスのチャネル領域を画定する。ダミーゲート構造１１３は、当技術分野で知られている任意の適切な従来の堆積及びパターニングプロセスを使用して、形成されうる。

【0040】

［００７７］１つ以上の実施形態では、ダミーゲート構造は、ゲート１１４及びポリシリコン層１１２のうちの１つ以上を含む。１つ以上の実施形態では、ダミーゲート構造は、タングステン（Ｗ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、チタンアルミニウム（ＴｉＡｌ）、及びＮ型ドープされた（Ｎ ｄｏｐｅｄ）ポリシリコンのうちの１つ以上を含む。

【0041】

［００７８］図１Ａ及び図２Ｅを参照すると、いくつかの実施形態では、工程２２において、超格子１０１上のダミーゲート構造１１３の外側側壁に沿って、側壁１１６が形成されている。側壁スペーサ１１６は、例えば、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素など、当技術分野で知られている任意の適切な絶縁材料を含みうる。いくつかの実施形態では、側壁スペーサは、原子層堆積、プラズマ強化原子層堆積、プラズマ強化化学気相堆積、低圧化学気相堆積、又は等方性堆積など、当技術分野で知られている任意の適切な従来の堆積及びパターニングプロセスを使用して形成される。

【0042】

［００７９］図１Ａ及び図２Ｆを参照すると、工程２４において、１つ以上の実施形態では、ソース／ドレイントレンチ１１８が、超格子構造１０１に隣接して（すなわち両側に）形成される。

【0043】

［００８０］図１Ａ及び図２Ｇを参照すると、工程２６において、１つ以上の実施形態では、ソース／ドレイントレンチ１１８は、超格子構造１０１の下にキャビティ１１９を形成するために深く拡張される。キャビティ１１９は、任意の適切な深さと幅を有しうる。１つ以上の実施形態では、キャビティ１１９は、シャロートレンチアイソレーション１１０を通って基板１０２内に延びる。１つ以上の実施形態では、キャビティ１１９のエッチングとダミー充填は、シャロートレンチアイソレーション１１０の下を通り、最大でシリコンゲルマニウム（ＳｉＧｅ）エッチング停止層まで延びるため、デバイスに触れることなく自己整合コンタクトが可能となる。

【0044】

［００８１］キャビティ１１９は、当業者に知られている任意の適切な手段によって形成されうる。１つ以上の実施形態では、非Ｖｓｓ／Ｖｄｄソース／ドレインをブロックするために、ハードマスク１１７が堆積される。１つ以上の実施形態では、ハードマスク１１７は、当業者に知られている任意の適切な材料を含みうる。いくつかの実施形態では、ハードマスク１１７はレジストである。ハードマスク１１７が形成されると、エッチングによりキャビティ１１９が形成される。

【0045】

［００８２］工程２６のエッチングプロセスは、ソースドレイントレンチ１１８に対して選択的である任意の適切なエッチングプロセスを含みうる。いくつかの実施形態では、工程２６のエッチングプロセスは、湿式エッチングプロセス又はドライエッチングプロセスのうちの１つ以上を含む。エッチングプロセスは、方向性エッチングでありうる。

【0046】

［００８３］いくつかの実施形態では、ドライエッチングプロセスは、従来のプラズマエッチング、又はカリフォルニア州サンタクララにあるアプライドマテリアルズ社から入手可能な、ＳｉＣｏＮｉ（登録商標）エッチングプロセスのような遠隔プラズマ支援ドライエッチングプロセスを含みうる。ＳｉＣｏＮｉ（登録商標）エッチングプロセスでは、デバイスは、Ｈ_２、ＮＦ_３、及び／又はＮＨ_３プラズマ種、例えばプラズマ励起水素及びフッ素種に曝露される。例えば、いくつかの実施形態では、デバイスは、Ｈ_２、ＮＦ_３、ＮＨ_３プラズマへの同時曝露を受けうる。ＳｉＣｏＮｉ（登録商標）エッチングプロセスは、ＳｉＣｏＮｉ（登録商標）Ｐｒｅｃｌｅａｎチャンバないで実行され、アプライドマテリアルズ（登録商標）から入手可能なＣｅｎｔｕｒａ（登録商標）、Ｄｕａｌ ＡＣＰ、Ｐｒｏｄｕｃｅｒ（登録商標）ＧＴ、及びＥｎｄｕｒａ（登録商標）プラットフォームを含む、様々なマルチ処理プラットフォームの１つに組み込まれうる。湿式エッチングプロセスは、フッ化水素（ＨＦ）酸ラストプロセス（ｌａｓｔ ｐｒｏｃｅｓｓ）、すなわち、いわゆる「ＨＦラスト」プロセスを含みうる。このプロセスでは、表面のＨＦエッチングが実行され、表面が水素終端されたままになる。代替的には、任意の他の液体ベースのプレエピタキシャル予洗浄プロセスが用いられうる。いくつかの実施形態では、プロセスは、自然酸化膜を除去するための昇華型エッチングを含む。エッチングプロセスは、プラズマベース又は熱ベースでありうる。プラズマプロセスは、任意の適切なプラズマ（例えば、導電結合プラズマ、誘導結合プラズマ、マイクロ波プラズマ）でありうる。

【0047】

［００８４］図１Ａ及び図２Ｈを参照すると、工程２８において、犠牲材料１２０がキャビティ１１９内に堆積される。犠牲材料は、当業者に知られている任意の適切な材料を含みうる。いくつかの実施形態では、犠牲材料１２０はシリコンゲルマニウム（ＳｉＧｅ）を含む。１つ以上の実施形態では、犠牲材料１２０は、高いゲルマニウム（Ｇｅ）含有量を有する。１つ以上の実施形態では、ゲルマニウムの量は、３５％から４５％の範囲を含む、３０％から５０％の範囲内にある。理論に束縛されるつもりはないが、ゲルマニウムの含有量が３０％から５０％の範囲内にあることで、犠牲材料の選択性が高まり、応力欠陥が最小限に抑えられると考えられる。

【0048】

［００８５］１つ以上の実施形態では、犠牲材料１２０は、より低い接触抵抗のためにドーパントでドープされる。いくつかの実施形態では、ドーパントは、ホウ素（Ｂ）、ガリウム（Ｇａ）、リン（Ｐ）、ヒ素（Ａｓ）、他の半導体ドーパント、又はこれらの組み合わせのうちの１つ以上から選択される。具体的な実施形態では、犠牲材料１２０は、３０％から５０％の範囲内のゲルマニウム含有量を有し、ホウ素（Ｂ）、ガリウム（Ｇａ）、リン（Ｐ）、及びヒ素（Ａｓ）のうちの１つ以上から選択されるドーパントがドープされたシリコンゲルマニウムである。

【0049】

［００８６］図１Ａ及び図２Ｉを参照すると、工程３０において、内側スペーサ層１２１が水平チャネル層１０４の各々の上に形成される。内側スペーサ層１２１は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、内側スペーサ層１２１は窒化物材料を含む。具体的な実施形態では、内側スペーサ層１２１は窒化ケイ素を含む。

【0050】

［００８７］図２Ｊ及び図１Ａを参照すると、工程３２において、いくつかの実施形態では、埋め込まれたソース／ドレイン領域１２２は、ソース／ドレイントレンチ１１８内に形成される。いくつかの実施形態では、ソース領域１２２は超格子構造１０１の第１の端部に隣接して形成され、ドレイン領域１２２は超格子構造の反対側の第２の端部に隣接して形成される。いくつかの実施形態では、ソース領域及び／又はドレイン領域１２２は、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンリン（ＳｉＰ）、シリコンヒ素（ＳｉＡｓ）などの任意の適切な半導体材料から形成される。いくつかの実施形態では、ソース／ドレイン領域１２２は、エピタキシャル堆積プロセスなどの任意の適切な堆積プロセスを用いて形成されうる。いくつかの実施形態では、ソース／ドレイン領域１２２は、リン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）、及びガリウム（Ｇａ）のうちの１つ以上で独立してドープされる。

【0051】

［００８８］いくつかの実施形態では、図１Ａ及び図２Ｋを参照すると、工程３４において、層間誘電体（ＩＬＤ）層１２４が、ソース／ドレイン領域１２２、ダミーゲート構造１１３、及び側壁スペーサ１１６を含む基板１０２上にブランケット堆積される。従来の化学気相堆積法（例えば、プラズマ強化化学気相堆積及び低圧化学気相堆積）を用いて、ＩＬＤ層１２４が堆積されうる。１つ以上の実施形態では、ＩＬＤ層１２４は、ドープされていない酸化ケイ素、ドープされた酸化ケイ素（例えば、ＢＰＳＧ、ＰＳＧ）、窒化ケイ素、及び酸窒化ケイ素などの任意の適切な誘電体材料から形成されるが、これらに限定されない。１つ以上の実施形態では、その後、従来の化学機械平坦化法を用いてＩＬＤ層１２４を再び研磨し、ダミーゲート構造１１３の上面を露出させる。いくつかの実施形態では、ＩＬＤ層１２４を研磨してダミーゲート構造１１３の上面と側壁スペーサ１１６の上面を露出させる。

【0052】

［００８９］超格子構造１０１のチャネル領域１０８を露出させるために、ダミーゲート構造１０１が除去されうる。ＩＬＤ層１２４は、ダミーゲート構造１１３を除去する間、ソース／ドレイン領域１２２を保護する。ダミーゲート構造１１３は、プラズマドライエッチング又は湿式エッチングなどの従来のエッチング方法を用いて除去されうる。いくつかの実施形態では、ダミーゲート構造１１３はポリシリコンを含み、ダミーゲート構造１１３は選択的エッチングプロセスによって除去される。いくつかの実施形態では、ダミーゲート構造１１３はポリシリコンを含み、超格子構造１０１はケイ素（Ｓｉ）とシリコンゲルマニウム（ＳｉＧｅ）の交互層を含む。

【0053】

［００９０］図１Ｂ及び図２Ｌを参照すると、工程３８において、半導体デバイス、例えばＧＡＡの形成は、ナノシート放出及び置換金属ゲート形成を伴う従来の手順に従って継続する。具体的には、１つ以上の図示しない実施形態において、複数の半導体材料層１０６は、超格子構造１０１内の複数の水平チャネル層１０４の間で選択的にエッチングされる。例えば、超格子構造１０１がケイ素（Ｓｉ）層とシリコンゲルマニウム（ＳｉＧｅ）層からなる場合、シリコンゲルマニウム（ＳｉＧｅ）が選択的にエッチングされ、チャネルナノワイヤを形成する。複数の半導体材料層１０６、例えばシリコンゲルマニウム（ＳｉＧｅ）は、エッチャントが複数の水平チャネル層１０４よりも著しく高速で複数の半導体材料層１０６をエッチングする、複数の水平チャネル層１０４に対して選択的である任意のよく知られたエッチャントを用いて除去されうる。いくつかの実施形態では、選択的ドライエッチング又は湿式エッチングプロセスが使用されうる。いくつかの実施形態では、複数の水平チャネル層１０４がケイ素（Ｓｉ）であり、複数の半導体材料層１０６がシリコンゲルマニウム（ＳｉＧｅ）である場合、シリコンゲルマニウムの層は、カルボン酸／硝酸／ＨＦ水溶液、及びクエン酸／硝酸／ＨＦ水溶液など（これらに限定されない）の湿式エッチャントを用いて選択的に除去されうる。複数の半導体材料層１０６を除去することにより、複数の水平チャネル層１０４の間にボイドが残る。複数の水平チャネル層１０４間のボイドは、約３ｎｍ～約２０ｎｍの厚さを有している。残りの水平チャネル層１０４は、ソース／ドレイン領域１２２に接続されるチャネルナノワイヤの垂直アレイを形成する。チャネルナノワイヤは、基板１０２の上面と平行に走り、互いに位置合わせされて、チャネルナノワイヤの単一列を形成する。

【0054】

［００９１］１つ以上の実施形態では、高誘電率誘電体が形成される。高誘電率の誘電体は、当業者に知られている任意の適切な堆積技法によって堆積された任意の適切な高誘電率の誘電体材料でありうる。いくつかの実施形態の高誘電率の誘電体は、酸化ハフニウムを含む。いくつかの実施形態では、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）などの導電性材料が高誘電率誘電体上に堆積され、置換金属ゲート１２８を形成する。複数のチャネル層の各々の周囲に均一な厚さを有する層を確実に形成するために、導電性材料は、原子層堆積（ＡＬＤ）など（限定されるものではない）の任意の適切な堆積プロセスを用いて形成されうる。

【0055】

［００９２］図１Ｂ及び図２Ｍを参照すると、工程３８において、トランジスタへのコンタクト（ｃｏｎｔａｃｔ ｔｏ ｔｒａｎｓｉｓｔｏｒ：ＣＴ）１３２及びゲートへのコンタクト（ｃｏｎｔａｃｔ ｔｏ ｇａｔｅ：ＣＧ）１３４が形成される。

【0056】

［００９３］図１Ｂ及び図２Ｎを参照すると、工程４０において、金属（Ｍ０）ライン１４２が形成され、ビア（Ｖ１）１４４に電気的に接続される。これは従来の処理と同様だが、Ｍ０ラインには電力レールがないため、信号ラインのために十分なスペースが確保されている。

【0057】

［００９４］図２Оを参照すると、工程４２において、デバイス１００は、基板１０２がここで図の上部に来るように、１８０度回転又は反転される。更に、１つ以上の実施形態では、基板１０２は平坦化される。平坦化は、化学機械平坦化（ＣＭＰ）を含むがこれらに限定されない、当業者に知られた任意の適切な平坦化プロセスでありうる。１つ以上の実施形態では、回転する前に、ハイブリッド結合（酸化物対酸化物及びＣｕ対Ｃｕ）、又は静電ダミーウエハ結合により、前面が最後の層で銅（Ｃｕ）メタライゼーションに結合される。

【0058】

［００９５］図１Ｂ及び図２Ｐを参照すると、工程４４において、層間誘電体１４６／１４８が裏側に堆積される。層間誘電体材料１４６／１４８は、当業者に知られている任意の適切な手段によって堆積されうる。層間誘電体材料１４６／１４８は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、層間誘電体材料１４６／１４８は、窒化ケイ素（ＳｉＮ）、炭化物、又は炭化ホウ素のうちの１つ以上を含み、高アスペクト比エッチング及びメタライゼーションを可能にする。

【0059】

［００９６］図２Ｑに示されるように、工程４６において、１つ以上の実施形態では、裏側電力レールビア１５２が形成される。ビア１５２は、当業者に知られている任意の適切な手段によって形成されうる。１つ以上の実施形態では、ビア１５２は、層間誘電体材料１４６／１４８をパターニング及びエッチングすることによって形成されうる。

【0060】

［００９７］図１Ｂ及び図２Ｒを参照すると、工程４８において、ビア１５２をコンタクト１２０、１２２まで拡張することによって、ダマシントレンチ１５４が形成される。トレンチ１５４を形成するためにビア１５２を拡張すると、開口部のサイズが少なくとも２倍になり、自己整合が可能になる。１つ以上の実施形態では、ビア１５２は、約１６ｎｍ×約２６ｎｍの開始サイズを有し、約９０ｎｍ×約７４ｎｍのサイズを有するトレンチ１５４を形成するように拡張される。

【0061】

［００９８］ダマシントレンチ１５４は、コンタクト１２０、１２２で停止する。ダマシントレンチ１５４は、当業者に知られた任意の適切なアスペクト比を有しうる。いくつかの実施形態では、アスペクト比は、約５：１、約１０：１、約１５：１、約２０：１、約２５：１、約３０：１、約３５：１又は約４０：１以上である。１つ以上の実施形態では、ダマシン１５４の限界寸法は、約１６ｎｍ×約２６ｎｍ、又は約１０ｎｍ×約３０ｎｍ、又は約１５ｎｍ×約３０ｎｍである。１つ以上の実施形態では、裏側ビアの高さは、エッチング停止層上に堆積された元のエピタキシャル層の厚さに依存する。

【0062】

［００９９］図２Ｓに示されるように、工程５０において、犠牲層１２０が選択的に除去され、ソース／ドレイン１２２上に開口部１５６が形成される。１つ以上の実施形態では、犠牲層１２０がＧａ、Ｂ、Ｐのうちの１つ以上でドープされている場合、犠牲層１２０は一部を残して部分的に除去されうる。犠牲層１２０の部分的な除去により、残りの犠牲層１２０（例えばＳｉＧｅ）に対する低抵抗コンタクトの形成が可能になる。

【0063】

［００１００］工程５２では、図２Ｔに示されるように、犠牲層１２０の除去によって形成された開口部１５６に金属充填物１５６が堆積される。金属充填物１５６は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、金属充填１５６は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）等のうちの１つ以上から選択される。

【0064】

［００１０１］図１Ｂ及び図２Ｕを参照すると、工程５４において、裏側金属ライン（Ｍ０）１６０が形成される。理論に縛られるつもりはないが、電力レールを裏側に配置することで、セルの面積を２０％から３０％の範囲で拡大できると考えられる。

【0065】

［００１０２］図３は、本開示のいくつかの実施形態による、半導体ウエハを薄くするための方法６０のプロセスフロー図を示す。図４Ａ～４Ｅは、本開示のいくつかの実施形態によるウエハ薄型化の段階を示す。方法６０は、図４Ａ～４Ｅに関して以下で説明される。図４Ａ～４Ｅは、１つ以上の実施形態による電子デバイス（例えばＧＡＡ）の断面図である。方法６０は、半導体デバイスのマルチステップ製造プロセスの一部でありうる。したがって、方法６０は、クラスタツールに接続された任意の適切なプロセスチャンバで実行されうる。クラスタツールは、エッチング、堆積、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、酸化のために構成されたチャンバ、又は半導体デバイスの製造に使用される他の任意の適切なチャンバといった、半導体デバイスを製造するためのプロセスチャンバを含みうる。

【0066】

［００１０３］図４Ａ～４Ｅは、図３の工程６２～７６の製造ステップである。図３を参照すると、デバイス４００を薄くする方法６０は工程６２から開始する。図３及び図４Ａ～４Ｅを参照すると、１つ以上の実施形態の方法では、トランジスタ、例えばゲートオールアラウンドトランジスタが、標準的なプロセスフローを用いて製造される。

【0067】

［００１０４］いくつかの実施形態では、シリコンウエハ４０２が提供され、工程６２において、埋設されたエッチング停止層４０４がシリコンウエハ上に形成される。埋設されたエッチング停止層４０４は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、埋設されたエッチング停止層４０４は、シリコンゲルマニウム（ＳｉＧｅ）を含む。１つ以上の実施形態では、埋設されたエッチング停止層４０４は、高いゲルマニウム（Ｇｅ）含有量を有している。１つ以上の実施形態では、ゲルマニウムの量は、３５％から４５％の範囲を含む、３０％から５０％の範囲内にある。理論に束縛されるつもりはないが、ゲルマニウムの含有量が３０％から５０％の範囲内にあることにより、埋設されたエッチング停止層４０４の選択性が高まり、応力欠陥が最小限に抑えられると考えられる。

【0068】

［００１０５］１つ以上の図示しない実施形態では、工程６４において、エピタキシャル層、例えばエピタキシャルシリコンが堆積される。工程６６で、ウエハは次いで、デバイス及びフロントエンド処理を受ける。フロントエンド処理は、図１Ａ～１Ｂに示され、かつ図２Ａ～２Ｕの断面図に示されるような方法６に関して上で説明したプロセスでありうる。

【0069】

［００１０６］図３及び図４Ｂを参照すると、工程６８において、１つ以上の実施形態では、フロントエンド処理の後に、ウエハ４００は、例えば銅又は酸化物へのハイブリッド結合を受け、次いで、ウエハが有利には薄型化される。理論に縛られるつもりはないが、ウエハを薄くすることで、有利には、裏側電力レールを可能にするための所望の平坦性と結合性が得られると考えられる。

【0070】

［００１０７］１つ以上の実施形態では、図３及び図４Ｃを参照すると、ウエハを薄くするために、工程７０において、開始時の第１の厚さｔ１を有するシリコン基板層４０２が、第１の厚さよりも小さい第２の厚さｔ２まで研磨される。シリコン基板層４０２は、当業者に知られている任意の適切な手段によって研磨されうる。いくつかの実施形態では、シリコン基板層４０２は、化学機械平坦化（ＣＭＰ）に供され、次いでエッチング及びＣＭＰバフ研磨（ｂｕｆｆｉｎｇ）が行われ、シリコン基板層４０２の厚さを、第２の厚さより小さい第３の厚さｔ３まで減少させる。１つ以上の実施形態では、第１の厚さは５００μｍから１０００μｍの範囲内にある。１つ以上の実施形態では、第２の厚さは２０μｍから１００μｍの範囲内にある。１つ以上の実施形態では、第３の厚さは１μｍから２０μｍの範囲内にある。

【0071】

［００１０８］図３及び図４Ｄを参照すると、工程７２において、埋設されたエッチング停止層４０４が選択的に除去され、ソース／ドレイン４０８が露出される。次いで、工程７４では、コンタクト４１０に金属が事前充填され、図４Ｅに示されるようにメタライゼーションが行われる。１つ以上の実施形態では、コンタクト４１０は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）などのうちの１つ以上から選択される金属で事前充填される。

【0072】

［００１０９］図５Ａ～５Ｅは、図３の工程７８～８０の代替的な製造ステップを示す。図３を参照すると、デバイス４００を薄くする方法６０は、図４Ａ～４Ｃに詳細に図示されているように、工程６２から始まり、工程７０に進む。

【0073】

［００１１０］工程７０でシリコン基板４０２がシリコン研磨によって薄くされた後に、方法は工程７８に進み、埋設されたエッチング停止層４０４上に大型マスク５０２が形成される。マスク５０２は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、マスク５０２は、炭化物、炭化ホウ素、及び窒化ケイ素のうちの１つ以上から選択される。

【0074】

［００１１１］工程８０では、複数のスルーシリコンビア（ＴＳＶ）５０８を形成するために、マスク５０２がエッチングされ、このＴＳＶ５０８は、埋設されたエッチング停止層４０４まで延びる。ビア５０８は、当業者に知られている任意の適切な手段によって形成されうる。１つ以上の実施形態では、ビア５０８はエッチングによって形成される。ナノメートルサイズのＴＳＶによって、通常の３Ｄパッケージングでコスト及びスペースを追加する従来の大型ＴＳＶを必要とせずに、形成されたこのデバイス又はこのデバイスに接続される他のチップの高密度パッケージングが可能になる。

【0075】

［００１１２］工程８２において、図３及び図５Ｃを参照すると、埋設されたエッチング停止層４０４が選択的に除去され、開口部５１０が形成される。埋設されたエッチング停止層４０４は、当業者に知られている任意の適切な手段によって選択的に除去されうる。１つ以上の実施形態では、埋設されたエッチング停止層４０４は、デバイスの側面をエッチングすることによって選択的に除去される。

【0076】

［００１１３］図３及び図５Ｄを参照すると、工程８４において、ビア５０８を有するマスク５０２がデバイスからリフトオフされる（持ち上げられる（ｌｉｆｔｅｄ ｏｆｆ））。リフトオフは、当業者に知られた任意の適切な手段によって行われうる。１つ以上の実施形態では、リフトオフにより、ウエハを５０ｎｍから１００ｎｍの範囲の厚さまで薄くすることができる。１つ以上の実施形態では、リフトオフの結果、デバイス５００に欠陥及び傷が実質的にない薄くされたウエハが得られる。１つ以上の実施形態では、リフトオフは、Ｓｅｌｅｃｔｒａ（登録商標）エッチングによって実現される、ウエハ全体にわたって犠牲層１２０の側方部のエッチング（等方性エッチング）を必要とする。

【0077】

［００１１４］図６は、本開示のいくつかの実施形態による半導体デバイスを製造する方法６００のためのプロセスフロー図を示す。図７Ａ～７Ｄは、本開示のいくつかの実施形態に従って、深いビア及び裏側コンタクトを形成する段階を示す。方法６００は、図７Ａ～７Ｄに関して以下で説明される。図７Ａ～７Ｄは、１つ以上の実施形態による電子デバイス（例えば、ＧＡＡ）７００の断面図である。方法６００は、半導体デバイスのマルチステップ製造プロセスの一部でありうる。したがって、方法６００は、クラスタツールに接続された任意の適切なプロセスチャンバで実行されうる。クラスタツールは、エッチング、堆積、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、酸化のために構成されたチャンバ、又は半導体デバイスの製造に使用される他の任意の適切なチャンバといった、半導体デバイスを製造するためのプロセスチャンバを含みうる。

【0078】

［００１１５］図７Ａ～７Ｄは、図６の工程６０２～６１４の製造ステップである。図６を参照すると、深いビアと裏側コンタクトを形成する方法６００は、工程６０２から始まる。図６及び図７Ａ～７Ｄを参照すると、１つ以上の実施形態の方法６００では、工程６０２において、標準的なプロセスフローを使用して、トランジスタ、例えばゲートオールアラウンドトランジスタが製造される。デバイス７００は、図１Ａ～１Ｂ及び図２Ａ～２Ｑに関して説明した方法に従って形成されうる。

【0079】

［００１１６］図７Ａに示されるように、工程６０４において、少なくとも１つの深いビア７０２がフロントサイドに形成される。深いビア７０２は、任意の適切なサイズ又は形状を有しうる。深いビア７０２は、任意の適切なアスペクト比（フィーチャの深さ対フィーチャの幅の比）を有しうる。いくつかの実施形態では、アスペクト比は、約５：１、約１０：１、約１５：１、約２０：１、約２５：１、約３０：１、約３５：１又は約４０：１以上である。１つ以上の実施形態では、深いビア７０２の限界寸法は、約１６ｎｍ×約１６ｎｍ、又は約１０ｎｍ×約１０ｎｍ、又は約１５ｎｍ×約１５ｎｍ、又は約２０ｎｍ×約２０ｎｍである。

【0080】

［００１１７］図６及び図７Ｂを参照すると、工程６０６において、深いビア７０２は、金属７０４で充填されうる。金属７０４は、当業者に知られている任意の適切な金属でありうる。１つ以上の実施形態では、金属７０４は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）等のうちの１つ以上から選択される。

【0081】

［００１１８］図６及び図７Ｃを参照すると、工程６０８において、結合ウエハ７０６がフロントサイドに結合される。工程６１０において、基板７０８は、任意で、図３に関して上述した１つ以上の方法に従って、薄くされうる。図７Ｄに示されるように、工程６１２において、次にコンタクト７１０が形成され、深いビア７０２内の金属７０４に電気的に接続される。コンタクト７１０は、当業者に知られている任意の適切な材料を含みうる。１つ以上の実施形態では、コンタクト７１０は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）などのうちの１つ以上から選択される金属を含む。図７Ｄに示されるように、工程６１４で、メタライゼーションが行われる。

【0082】

［００１１９］いくつかの実施形態では、方法は、真空破壊がないように統合される。１つ以上の実施形態では、方法６０は、ビアエッチング（工程８０）、埋設された犠牲層の除去（工程８２）、及び基板リリースリフトオフ（工程８４）であり、工程間に真空破壊がないように統合することができる。

【0083】

［００１２０］本開示の追加的な実施形態は、図８に示される、ＧＡＡデバイス形成のための処理ツール３００及び説明される方法を対象とする。アプライドマテリアルズ（登録商標）のＲｅｆｌｅｘｉｏｎ（登録商標）ＣＭＰ、Ｓｅｌｅｃｔｒａ（登録商標）Ｅｔｃｈ、Ｃｅｎｔｕｒａ（登録商標）、Ｄｕａｌ ＡＣＰ、Ｐｒｏｄｕｃｅｒ（登録商標）ＧＴ、及びＥｎｄｕｒａ（登録商標）プラットフォーム、並びに他の処理システムを含む、様々なマルチ処理プラットフォームが利用されうる。クラスタツール３００は、複数の側面を有する少なくとも１つの中央移送ステーション３１４を含む。ロボット３１６は、中央移送ステーション３１４内に位置付けられ、ロボットブレード及びウエハを複数の側面の各々まで移動させるように構成される。

【0084】

［００１２１］クラスタツール３００は、中央移送ステーションに接続された、プロセスステーションとも称される複数の処理チャンバ３０８、３１０、３１２を備える。様々な処理チャンバは、隣接する処理ステーションから分離した別個の処理領域を提供する。処理チャンバは、前洗浄チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバなどの任意の適切なチャンバでありうるが、これらに限定されない。処理チャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものとして解釈すべきではない。

【0085】

［００１２２］図８に示す実施形態では、ファクトリインターフェース３１８がクラスタツール３００の前面に接続されている。ファクトリインターフェース３１８は、ファクトリインターフェース３１８の前面３１９にローディング及び案ローディング用のチャンバ３０２を含む。

【0086】

［００１２３］ローディングチャンバ及びアンローディングチャンバ３０２のサイズ及び形状は、例えば、クラスタツール３００で処理される基板に応じて変化しうる。図示された実施形態では、ローディングチャンバ及びアンローディングチャンバ３０２は、複数のウエハがカセット内に位置付けられたウエハカセットを保持するようにサイズ決定される。

【0087】

［００１２４］ロボット３０４は、ファクトリインターフェース３１８内にあり、ローディングチャンバ３０２とアンローディングチャンバ３０２との間を移動することができる。ロボット３０４は、ローディングチャンバ３０２内のカセットからファクトリインターフェース３１８を通ってロードロックチャンバ３２０までウエハを移送することができる。また、ロボット３０４は、ロードロックチャンバ３２０からファクトリインターフェース３１８を通ってアンローディングチャンバ３０２内のカセットまでウエハを移送することができる。

【0088】

［００１２５］いくつかの実施形態のロボット３１６は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。ロボット３１６は、移送チャンバ３１４の周囲のチャンバ間でウエハを移動させるように構成される。個々のウエハは、第１のロボット式機構の遠位端に位置するウエハ搬送ブレード上に担持される。

【0089】

［００１２６］システムコントローラ３５７は、ロボット３１６、及び複数の処理チャンバ３０８、３１０、３１２と通信している。システムコントローラ３５７は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素でありうる。例えば、システムコントローラ３５７は、中央処理装置（ＣＰＵ）３９２、メモリ３９４、入力／出力３９６、適切な回路３９８、及びストレージを含むコンピュータでありうる。

【0090】

［００１２７］プロセスは、概して、プロセッサによって実行されると、処理チャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ３５７のメモリに記憶されうる。当該ソフトウェアルーチンは、プロセッサによって制御されるハードウェアから遠隔に位置する第２のプロセッサ（図示せず）によって記憶及び／又は実行されうる。本開示の方法のいくつか又はすべてはまた、ハードウェアで実行されうる。したがって、本プロセスは、ソフトウェアに実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路又は他のタイプのハードウェア実装としてのハードウェアで、又はソフトウェアとハードウェアの組合せとして実行されうる。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する特定用途コンピュータ（コントローラ）に変換する。

【0091】

［００１２８］いくつかの実施形態では、システムコントローラ３５７は、テンプレート材料を結晶化させるために急速熱処理チャンバを制御する構成を有する。

【0092】

［００１２９］１つ以上の実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを備える中央移送ステーションと、複数のプロセスステーションであって、各プロセスステーションが中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供し、テンプレート堆積チャンバ及びテンプレート結晶化チャンバを含む、複数のプロセスステーションと、中央移送ステーション及び複数のプロセスステーションに接続されたコントローラであって、ロボットを起動して、プロセスステーションの間でウエハを移動させ、かつプロセスステーションの各々で行うプロセスを制御するように構成された、コントローラとを備える。

【0093】

［００１３０］本明細書で論じられる材料及び方法を説明する文脈における（特に、以下の特許請求の範囲の文脈における）、「１つの（「ａ」及び「ａｎ」）」、「その（ｔｈｅ）」並びに類似の指示対象の使用は、本明細書で別段の指示がない限り、又は文脈によって明らかに矛盾しない限り、単数と複数の両方を包含すると解釈されるべきである。本明細書中の数値範囲の列挙は、本明細書中で特に指摘しない限り、単にその範囲内に該当する各別個の値を個々に言及する略記法としての役割を果たすことを単に意図しているにすぎず、各別個の値は、本明細書中で個々に列挙されるかのように、明細書に組み込まれる。本明細書に記載のすべての方法は、本明細書に別段の指示がない限り、又は明らかに文脈に矛盾しない限り、任意の適切な順序で実行されうる。本明細書で提供された任意の及びすべての例、又は例示的な文言（例えば、「～など（ｓｕｃｈ ａｓ）」）の使用は、単に材料及び方法をより良好に説明することを意図したものであり、特に主張しない限り、範囲を限定するものではない。本明細書中のいかなる文言も、開示された材料及び方法の実施に不可欠なものとして特許請求されていない要素を示すものと解釈すべきではない。

【0094】

［００１３１］本明細書全体を通して、「１つの実施形態」、「特定の実施形態」、「１つ以上の実施形態」又は「実施形態」への言及は、実施形態に関連して説明された特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通じて様々な箇所で「１つ以上の実施形態では」、「特定の実施形態では」、「１つの実施形態では」、又は「実施形態では」といった表現が現れるが、必ずしも本開示の同じ実施形態を指すものではない。更に、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態において、任意の適切な方法で組み合わせることができる。

【0095】

［００１３２］本明細書における開示は、特定の実施形態を参照して説明されてきたが、当業者であれば、説明された実施形態が、本開示の原理及び適用を単に例示しているに過ぎないことを理解しよう。本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な修正及び変更を行うことができることが、当業者には明らかになろう。したがって、本開示は、添付の特許請求の範囲及びその均等物の範囲内にある修正例及び変形例を含むことができる。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図2K】

【図2L】

【図2M】

【図2N】

【図2O】

【図2P】

【図2Q】

【図2R】

【図2S】

【図2T】

【図2U】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図5A】

【図5B】

【図5C】

【図5D】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図8】

【国際調査報告】