特表 2024-535327 キャッシュライン変更の抑制

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-30

(54)【発明の名称】キャッシュライン変更の抑制

(51)【国際特許分類】

   G06F 12/0895 20160101AFI20240920BHJP

   G06F 12/0817 20160101ALI20240920BHJP

【ＦＩ】

G06F12/0895 110

G06F12/0817

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024518139

(86)(22)【出願日】2022-08-08

(85)【翻訳文提出日】2024-04-23

(86)【国際出願番号】 US2022039758

(87)【国際公開番号】W WO2023055485

(87)【国際公開日】2023-04-06

(31)【優先権主張番号】17/489,702

(32)【優先日】2021-09-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ポール ジェイ． モイヤー

【テーマコード（参考）】

5B205

【Ｆターム（参考）】

5B205MM01

5B205NN42

5B205PP00

5B205UX01

(57)【要約】

キャッシュラインの変更を抑制するためにキャッシュ内で使用するためのシステム及び方法が開示される。このシステム及び方法は、キャッシュコントローラと協働して動作するプロセッサ及びメモリを含む。メモリは、キャッシュコントローラを介してキャッシュ内の少なくとも１つのキャッシュラインを追跡するように生成された、キャッシュ内に記憶されたコヒーレンスディレクトリを含む。プロセッサは、キャッシュコントローラに、キャッシュ内のキャッシュラインに第１のデータを記憶するように命令する。キャッシュコントローラは、第１のデータに基づいてキャッシュラインにタグ付けする。プロセッサは、キャッシュコントローラに、キャッシュ内のキャッシュラインに第２のデータを記憶するように命令し、キャッシュラインから第１のデータを追い出しさせる。プロセッサは、タグ付けに基づいて第１のデータと第２のデータとを比較し、第１のデータと第２のデータとの比較に基づいてキャッシュラインの変更を抑制する。
【選択図】図４

【特許請求の範囲】

【請求項1】

キャッシュラインの変更を抑制するためにキャッシュで使用される方法であって、
前記キャッシュ内のキャッシュラインに第１のデータを記憶することと、
前記キャッシュ内のキャッシュラインに記憶される第２のデータを識別することであって、前記キャッシュ内のキャッシュラインに前記第２のデータを記憶することは、前記キャッシュラインからの前記第１のデータの追い出しを引き起こす、ことと、
前記第１のデータと前記第２のデータとを比較することと、
前記第１のデータと前記第２のデータキャッシュラインとの比較に基づいて、前記キャッシュラインの変更を抑制することと、を含む、
方法。

【請求項2】

前記追い出しを引き起こす、前記キャッシュ内のキャッシュラインに前記第２のデータを記憶することは、容量追い出しに基づいている、
請求項１の方法。

【請求項3】

前記追い出しを引き起こす、前記キャッシュ内のキャッシュラインに前記第２のデータを記憶することは、コヒーレンスプローブに基づいている、
請求項１の方法。

【請求項4】

前記追い出しを引き起こす、前記キャッシュ内のキャッシュラインに前記第２のデータを記憶することは、明示的なフラッシュ命令に基づいている、
請求項１の方法。

【請求項5】

前記追い出しを引き起こす、前記キャッシュ内のキャッシュラインに前記第２のデータを記憶することは、マイクロアーキテクチャイベントに基づいている、
請求項１の方法。

【請求項6】

前記マイクロアーキテクチャイベントは、前記キャッシュの電力管理クリアを含む、
請求項５の方法。

【請求項7】

前記キャッシュラインを新しいキャッシュレベルに移行することを含む、
請求項１の方法。

【請求項8】

前記キャッシュは、レベル２キャッシュである、
請求項１の方法。

【請求項9】

前記第１のデータに基づいて前記キャッシュラインにタグ付けすることを含む、
請求項１の方法。

【請求項10】

前記キャッシュラインにタグ付けすることは、前記識別することを可能にする、
請求項９の方法。

【請求項11】

キャッシュラインの変更を抑制するためのシステムであって、
プロセッサと、
キャッシュコントローラと協働して動作するメモリであって、前記キャッシュコントローラを介してキャッシュ内の少なくとも１つのキャッシュラインを追跡するように生成された、前記キャッシュ内に記憶されたコヒーレンスディレクトリを含む、メモリと、を備え、
前記プロセッサは、前記キャッシュ内の前記少なくとも１つのキャッシュラインのうち何れかのキャッシュラインに第１のデータを記憶するようにキャッシュコントローラに命令し、
前記プロセッサは、前記キャッシュ内の前記少なくとも１つのキャッシュラインの前記何れかのキャッシュラインに第２のデータを記憶するように前記キャッシュコントローラに命令して、前記何れかのキャッシュラインからの前記第１のデータの追い出しを引き起こし、
前記プロセッサは、タグ付けすることに基づいて、前記第１のデータと前記第２のデータとを比較し、
前記第１のデータと前記第２のデータとの比較に基づいて、前記キャッシュ内の前記少なくとも１つのキャッシュラインの前記何れかのキャッシュラインの変更を抑制する、
システム。

【請求項12】

前記追い出しを引き起こす、前記キャッシュ内の前記何れかのキャッシュラインに前記第２のデータを記憶することは、容量追い出しに基づいている、
請求項１１のシステム。

【請求項13】

前記追い出しを引き起こす、前記キャッシュ内の前記何れかのキャッシュラインに前記第２のデータを記憶することは、コヒーレンスプローブに基づいている、
請求項１１のシステム。

【請求項14】

前記追い出しを引き起こす、前記キャッシュ内の前記何れかのキャッシュラインに前記第２のデータを記憶することは、明示的なフラッシュ命令に基づいている、
請求項１１のシステム。

【請求項15】

前記追い出しを引き起こす、前記キャッシュ内の前記何れかのキャッシュラインに前記第２のデータを記憶することは、マイクロアーキテクチャイベントに基づいている、
請求項１１のシステム。

【請求項16】

前記マイクロアーキテクチャイベントは、前記キャッシュの電力管理クリアを含む、
請求項１５のシステム。

【請求項17】

前記キャッシュラインを新しいキャッシュレベルに移行することを含む、
請求項１１のシステム。

【請求項18】

前記キャッシュは、レベル２キャッシュである、
請求項１１のシステム。

【請求項19】

前記キャッシュコントローラは、前記第１のデータに基づいて、前記キャッシュ内の前記少なくとも１つのキャッシュラインにタグ付けする、
請求項１１のシステム。

【請求項20】

前記キャッシュ内の前記少なくとも１つのキャッシュラインにタグ付けすることは、前記キャッシュコントローラが前記何れかのキャッシュラインを識別することを可能にする、
請求項１９のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２１年９月２９日に出願された米国特許出願第１７／４８９，７０２号の利益を主張し、その内容は、参照によって、本明細書に十分に記載されているかのように組み込まれる。

【背景技術】

【0002】

最新のマイクロプロセッサは、高スループットのための幅広い機能を実装する。いくつかのそのような特徴は、高度に並列なアーキテクチャを有すること、及び、キャッシュへの挿入データ（insertion data）が追い出しデータ（eviction data）と一致する場合にラインの変更を抑制することを含む。このような技術に対する改良が絶えず行われている。

【0003】

添付の図面と共に例として与えられる以下の説明から、より詳細な理解を得ることができる。

【図面の簡単な説明】

【0004】

【図1】１つ以上の開示された実施形態を実施することができる例示的な装置のブロック図である。

【図2】図１のプロセッサ内に配置された命令実行パイプラインのブロック図である。

【図3】一例による、コンピュータシステムのブロック図である。

【図4】キャッシュへの挿入データが追い出しデータと一致する場合に、ラインの変更を抑制するように構成された単一レベルキャッシュシステムを示す図である。

【図5】一例による、キャッシュへの挿入データが追い出しデータと一致する場合に、ラインの変更を抑制するための方法のフロー図である。

【発明を実施するための形態】

【0005】

コンピューティングにおいて、キャッシュは、データを記憶するハードウェア又はソフトウェアコンポーネントであり、そのデータに対する将来の要求が、プロセッサから遠くに通信可能に配置された他のメモリ位置と比較してより高速に処理されることを可能にする。例として、キャッシュに記憶されたデータは、以前の計算の結果又は他の場所に記憶されたデータのコピーであり得る。キャッシュヒットは、要求されたデータをキャッシュ内で見つけることができる場合に、プローブ又はリクエストに応じて発生し、一方、キャッシュミスは、要求されたデータがキャッシュ内で見つけられない場合に発生する。キャッシュヒットは、キャッシュからデータを読み出すことによって提供され、これは、結果を再計算すること、又は、より遅いデータストアから読み出すことよりも速い。理解されるように、キャッシュから供給され得る要求が多いほど、システムはより高速に実行する。

【0006】

キャッシュ及びそこに記憶されたデータの使用の利点を得るためには、キャッシュ内のデータの精度を常に理解しておくことが重要である。キャッシュ内のデータを維持するために利用されるプロトコルは多数あるが、そのようなプロトコルの１つは、一般的な無効化ベースのキャッシュコヒーレンスプロトコルであるＭＥＳＩプロトコルである。ＭＥＳＩプロトコルは、キャッシュ内のデータの考えられる状態に基づいて命名される。ＭＥＳＩプロトコルには、変更（Modified、Ｍ）、排他的（Exclusive、Ｅ）、共有（Shared、Ｓ）、及び、無効（Invalid、Ｉ）の４つの状態（コヒーレンス追跡状態）がある。

【0007】

変更（Ｍ）は、キャッシュラインが現在のキャッシュのみに存在し、メインメモリ内の値から変更されている（Ｍ状態）であることを表す。キャッシュは、（もはや有効ではない）メインメモリ状態の他の読み出しを許可する前に、データをメインメモリに書き戻すために必要とされる。書き戻しは、ラインを共有状態（Ｓ）に変更する。

【0008】

排他的（Ｅ）は、キャッシュラインが現在のキャッシュのみに存在することを表し、メインメモリバージョンと一致する。キャッシュラインは、読み出し要求に応じていつでも共有状態に変更され得る。あるいは、キャッシュラインへの書き込み時にキャッシュラインを変更状態に変更することができる。

【0009】

共有（Ｓ）は、キャッシュラインがマシンの他のキャッシュに記憶されてもよく、メインメモリバージョンに一致することを表す。ラインはいつでも廃棄する（無効状態に変更する）ことができる。

【0010】

無効（Ｉ）は、キャッシュラインが無効（未使用）であることを表す。

【0011】

理解されるように、キャッシュ状態の追跡は、メモリ及びクロックサイクルを必要とする。コンピュータリソースは、状態を変更し、キャッシュラインから他のメモリ位置へ、又は、他のメモリ位置からデータを書き込む場合に使用される。キャッシュ及びキャッシュ状態の使用は、コンピュータの時間及び処理を節約するが、不要な場合のキャッシュラインの状態の変更及びキャッシュからメモリへの書き込み又はメモリからの書き込みを更に最小限に抑えることが有益であり得る。このように、キャッシュの変更された状態のレポートを最小限に抑え、状態の変更を最小限に抑えることは、特定の条件が存在する場合に利点をもたらすことができる。

【0012】

データが最初にキャッシュレベルに入った場合にデータの値と一致するキャッシュのキャッシュレベルを離れるデータの値に応じて、キャッシュ内のキャッシュの変更された状態のレポートを抑制するための技術が説明される。

【0013】

キャッシュラインの変更を抑制するためのキャッシュにおける使用方法が開示される。本方法は、キャッシュ内のキャッシュラインに第１のデータを記憶すること、第１のデータに基づいてキャッシュラインにタグ付けすること、及び、キャッシュ内のキャッシュラインに第２のデータを記憶することを判定することを含む。キャッシュ内のキャッシュラインに第２のデータを記憶することは、キャッシュラインからの第１のデータの追い出し（エビクト）を引き起こす。本方法は、第１のデータと第２のデータとをタグ付けすることに基づいて比較することを含む。本方法は、第１のデータと第２のデータキャッシュラインとの比較に基づいてキャッシュラインの変更を抑制することを含む。追い出しを引き起こすキャッシュ内のキャッシュラインの第２のデータの記憶は、容量追い出し、コヒーレンスプローブ、明示的なフラッシュ命令、又は、マイクロアーキテクチャイベントに基づく。マイクロアーキテクチャイベントは、キャッシュの電力管理クリアを含むことができる。本方法は、キャッシュラインを新しいキャッシュレベルに移行することを含むことができる。

【0014】

キャッシュラインの変更を抑制するためのシステムが開示される。システムは、キャッシュコントローラと協働して動作するプロセッサ及びメモリを含む。メモリは、キャッシュコントローラを介してキャッシュ内の少なくとも１つのキャッシュラインを追跡するように生成されたキャッシュ内に記憶されたコヒーレンスディレクトリを含む。プロセッサは、キャッシュ内の少なくとも１つのキャッシュラインのうち何れかのキャッシュラインに第１のデータを記憶するようにキャッシュコントローラに命令する。キャッシュコントローラは、第１のデータに基づいてキャッシュ内の少なくとも１つのキャッシュラインにタグ付けする。プロセッサは、キャッシュコントローラに、キャッシュ内の少なくとも１つのキャッシュラインのうち何れかのキャッシュラインに第２のデータを記憶し、キャッシュラインからの第１のデータの追い出しを引き起こすように命令する。プロセッサは、第１のデータと第２のデータとをタグ付けすることに基づいて比較し、第１のデータと第２のデータとの比較に基づいてキャッシュ内の少なくとも１つのキャッシュラインのうち何れかのキャッシュラインの変更を抑制する。追い出しを引き起こすキャッシュ内のキャッシュラインの第２のデータの記憶は、容量追い出し、コヒーレンスプローブ、明示的なフラッシュ命令、又は、マイクロアーキテクチャイベントに基づく。マイクロアーキテクチャイベントは、キャッシュの電力管理クリアを含むことができる。本方法は、キャッシュラインを新しいキャッシュレベルに移行することを含むことができる。

【0015】

図１は、本開示の態様が実装されている例示的なデバイス１００のブロック図である。デバイス１００は、例えば、コンピュータ、ゲームデバイス、ハンドヘルドデバイス、セットトップボックス、テレビ、携帯電話、又は、タブレットコンピュータを含む。デバイス１００は、１つ以上のプロセッサ１０２、メモリ階層１０４、記憶装置１０６、１つ以上の入力デバイス１０８、及び、１つ以上の出力デバイス１１０を含む。また、デバイス１００は、オプションで、入力ドライバ１１２及び出力ドライバ１１４を含み得る。デバイス１００は、図１に示されていない追加の構成要素を含むことができることを理解されたい。

【0016】

１つ以上のプロセッサ１０２は、中央処理装置（ＣＰＵ）、画像処理装置（ＧＰＵ）、同じダイ上に配置されたＣＰＵ及びＧＰＵ、又は、１つ以上のプロセッサコアを含み、各プロセッサコアはＣＰＵ又はＧＰＵである。いくつかの例では、１つ以上のプロセッサ１０２は、任意の数のプロセッサを含む。いくつかの例では、１つ以上のプロセッサ１０２は１つ以上のプロセッサチップを含む。いくつかの例では、各プロセッサチップは、１つ以上のプロセッサコアを含む。

【0017】

メモリ階層１０４の一部又は全ては、１つ以上のプロセッサ１０２のうち１つ以上と同じダイ上に配置されてもよく、あるいは、１つ以上のプロセッサ１０２から部分的又は完全に別に配置されてもよい。メモリ階層１０４は、例えば、１つ以上のキャッシュ、１つ以上の揮発性メモリ、１つ以上の不揮発性メモリ、及び／又は、他のメモリを含み、１つ又は様々なタイプの１つ以上のランダムアクセスメモリ（ＲＡＭ）を含むことができる。

【0018】

いくつかの例では、メモリ階層１０４の要素は、１つ以上のプロセッサ１０２の要素を含む階層に配置される。そのような配置の例は、図３及び図４に提供されている。

【0019】

記憶装置１０６は、固定又はリムーバブル記憶装置（例えば、ハードディスクドライブ、ソリッドステートドライブ、光ディスク、フラッシュドライブ）を含む。入力デバイス１０８は、キーボード、キーパッド、タッチスクリーン、タッチパッド、検出器、マイクロフォン、加速度計、ジャイロスコープ、生体認証スキャナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２信号の送信及び／又は受信のための無線ローカルエリアネットワークカード）を含む。出力デバイス１１０は、ディスプレイ、スピーカ、プリンタ、触覚フィードバックデバイス、１つ以上の光、アンテナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２信号の送信及び／又は受信のための無線ローカルエリアネットワークカード）を含む。

【0020】

入力ドライバ１１２は、プロセッサ１０２及び入力デバイス１０８と通信し、プロセッサ１０２が入力デバイス１０８から入力を受信することを可能にする。出力ドライバ１１４は、プロセッサ１０２及び出力デバイス１１０と通信し、プロセッサ１０２が出力デバイス１１０に出力を送信することを可能にする。入力ドライバ１１２及び出力ドライバ１１４は、オプションの構成要素であり、入力ドライバ１１２及び出力ドライバ１１４が存在しない場合、デバイス１００は同じように動作する。

【0021】

図２は、図１の１つ以上のプロセッサ１０２内に配置された命令実行パイプライン２００のブロック図である。様々な例において、図１の１つ以上のプロセッサ１０２の何れかのプロセッサコアは、図２に示すように実装される。

【0022】

命令実行パイプライン２００は、メモリから命令を取得して命令を実行し、メモリにデータを出力し、レジスタファイル２１８内のレジスタ等の命令実行パイプライン２００内の要素の状態を変更する。

【0023】

命令実行パイプライン２００は、命令キャッシュ２０２を介してシステムメモリ（メモリ１０４等）から命令をフェッチするように構成された命令フェッチユニット２０４と、フェッチされた命令をデコードするように構成されたデコーダ２０８と、命令を処理するための計算を実行するように構成された機能ユニット２１６と、データキャッシュ２２０を介してシステムメモリからデータをロードするか又はシステムメモリにデータを記憶するように構成されたロード記憶ユニット２１４と、命令の動作データを記憶するレジスタを含むレジスタファイル２１８と、を含む。リオーダバッファ２１０は、現在インフライトである命令を追跡し、インフライト中のアウトオブオーダ実行を可能にするにもかかわらず、命令のインオーダリタイアを保証する。「インフライト」命令という用語は、リオーダバッファ２１０によって受信されたが、プロセッサのアーキテクチャ状態にコミットされた結果（例えば、レジスタファイルに書き込まれた結果等）を未だ有していない命令を指す。リザベーションステーション２１２は、インフライト命令を維持し、命令オペランドを追跡する。全てのオペランドが特定の命令の実行の準備ができると、リザベーションステーション２１２は、実行のために機能ユニット２１６又はロード／記憶ユニット２１４に命令を送信する。完了した命令は、リオーダバッファ２１０内でリタイアのためにマークされ、リオーダバッファキュー２１０の先頭にある場合にリタイアされる。リタイアとは、命令の結果をプロセッサのアーキテクチャ状態にコミットさせる動作を指す。例えば、加算結果を加算命令によってレジスタに書き込むこと、ロードされた値をロード命令によってレジスタに書き込むこと、又は、命令フローを分岐命令によって新しい位置にジャンプさせることは、全て命令のリタイアの例である。

【0024】

命令実行パイプライン２００の様々な要素は、共通データバス２２２を介して通信を行う。例えば、機能ユニット２１６及びロード／記憶ユニット２１４は、結果を共通データバス２２２に書き込み、共通データバスは、依存する命令の実行のためにリザベーションステーション２１２によって、及び、実行を終了した実行中の命令の最終処理結果としてリオーダバッファ２１０によって読み取ることができる。また、ロード／記憶ユニット２１４は、共通データバス２２２からデータを読み出す。例えば、ロード／記憶ユニット２１４は、完了した命令からの結果を共通データバス２２２から読み出し、この結果を、記憶命令用のデータキャッシュ２２０を介してメモリに書き込む。

【0025】

命令実行パイプライン２００は、いくつかの命令を投機的に実行する。投機的実行とは、命令実行パイプライン２００が命令の実行のために少なくともいくつかの動作を実行するが、命令が誤って実行された場合にそのような実行の影響を逆転させる能力を維持することを意味する。

【0026】

説明したように、キャッシュはキャッシュデータを記憶し、アドレスを判定するためのキャッシュタグを有し、例えばＭＥＳＩキャッシュコヒーレンスプロトコルにおけるコヒーレンス状態等のその他の様々な状態を有する。キャッシュラインがキャッシュ階層から追い出されるか又はプローブされると、それが変更された場合、ＤＲＡＭ等のメモリが書き込まれる。キャッシュラインは、そのキャッシュラインに対してストア命令が実行されると変更された状態に遷移する。一実施形態では、キャッシュレベルを出るデータがキャッシュレベルに入ったときの値と一致する場合、変更された状態のレポートが抑制される。

【0027】

図３は、一例による、コンピュータシステム３００のブロック図である。いくつかの例では、コンピュータシステム３００は、図１のコンピュータシステム１００である。コンピュータシステム３００は、プロセッサセット３０２、１つ以上のシステムレベルメモリ３０４、システムメモリコントローラ３０６、及び、他のシステム要素３０８を含む。

【0028】

プロセッサセット３０２は、１つ以上のプロセッサチップ３１０を含む。各プロセッサチップ３１０は、プロセッサチップレベルキャッシュ３１２、及び、１つ以上のプロセッサコア３１４を含む。各プロセッサコア３１４は、関連するコアレベルキャッシュ３１６を有する。プロセッサコア３１４のそれぞれは、図２の命令実行パイプライン２００等の１つ以上の実行パイプラインを含む。

【0029】

図３に示すキャッシュ及びメモリは並列に動作し、したがって、データの一貫性を保証するためにコヒーレンスプロトコルを使用する。そのようなプロトコルの一例は、変更－排他的－共有－無効（ＭＥＳＩ）プロトコルである。各キャッシュラインは、これら４つの状態のうち何れかの状態の指標を含む。変更状態は、特定のキャッシュに記憶されたキャッシュラインのコピーが、バッキングメモリに記憶されたコピーに対して変更され、したがって、キャッシュラインが追い出される場合にキャッシュラインをバッキングメモリに書き込まなければならないことを示す。排他的状態は、キャッシュラインが特定のキャッシュに記憶されており、階層の同じレベルの他のキャッシュに記憶されていないことを示す。排他的としてマークされたキャッシュラインは、階層の上位レベルに記憶され得る。例えば、排他的状態のレベル０キャッシュに記憶されたキャッシュラインを、レベル０キャッシュのすぐ上のレベル１キャッシュに記憶することもできる。共有状態は、キャッシュラインが階層の同じレベルの複数のキャッシュに記憶されていることを示す。無効状態は、キャッシュラインが無効とマークされている特定のキャッシュ内でキャッシュラインが有効でないことを示す（ただし、別のキャッシュはそのキャッシュラインの有効なコピーを記憶することができる）。

【0030】

各プロセッサコア３１４は、関連するコアレベルキャッシュ３１６を有する。プロセッサコア３１４がロード操作又はストア操作等のメモリ操作を実行すると、プロセッサコア３１４は、メモリ操作のためのデータを記憶するキャッシュラインがプロセッサコア３１４に関連付けられたコアレベルキャッシュ３１６内に配置するかどうかを判定する。そのようなキャッシュラインがコアレベルキャッシュ３１６内に配置されていない場合、コアレベルキャッシュ３１６は、プロセッサチップレベルキャッシュ３１２等の上位レベルのキャッシュからそのコアレベルキャッシュ３１６内にそのキャッシュラインをフェッチしようと試みる。プロセッサチップレベルキャッシュ３１２は、上位レベルのキャッシュメモリとしての役割と、プロセッサチップレベルキャッシュ３１２及び同じプロセッサチップ３１０内の全てのコアレベルのキャッシュ３１６のためのコヒーレンスプロトコルを管理するコントローラとしての役割と、の両方を果たす。したがって、プロセッサチップレベルキャッシュ３１２は、要求しているプロセッサコア３１４にそのキャッシュラインを提供する目的で、要求されているキャッシュラインがそこに記憶されているかどうかを判定するためにそれ自体をチェックする。プロセッサチップレベルキャッシュ３１２は、それ自体の内容から又は上位の階層のメモリから一旦フェッチされたかの何れかから、要求しているコア３１４にキャッシュラインを提供する。

【0031】

プロセッサチップレベルキャッシュ３１２は、コアレベルのキャッシュ３１６に対するコヒーレンスプロトコルを管理する。概して、プロセッサチップレベルキャッシュ３１２は、コアレベルキャッシュ３１６内のキャッシュラインのプロトコル状態を管理して、任意のキャッシュラインが特定のコアレベルキャッシュ３１６内で排他的状態にある場合、他のコアレベルキャッシュ３１６は、無効状態を除く任意の状態にそのキャッシュラインを有しない。複数のコアレベルのキャッシュ３１６は、キャッシュラインを共有状態にすることが許可される。

【0032】

プロトコルはレベルごとに機能する。より具体的には、メモリ階層の各レベルにおいて、そのレベル内の各要素は、プロトコルの状態の何れかにキャッシュラインを有することが許可される。一例では、プロセッサセット３０２のレベルでは、各チップ３１０（したがって、各プロセッサチップレベルキャッシュ３１２）は、共有状態又は排他的状態等の状態の何れかにキャッシュラインを有することが許可される。階層の特定のレベルのコントローラは、そのレベルでプロトコルを管理する。したがって、プロセッサセットメモリ３２０は、プロセッサチップレベルキャッシュ３１２の状態を管理する。任意の特定のプロセッサチップ３１０のプロセッサチップレベルキャッシュ３１２は、コアレベルキャッシュ３１６の状態を管理し、システムメモリコントローラ３０６は、プロセッサセット３０２及び特定のキャッシュラインを記憶することができる他のシステム要素３０８の状態を管理する。

【0033】

プロセッサコア３１４がストア命令を実行すると、プロセッサコア３１４は、書き込み対象のデータを含むキャッシュラインを、関連するコアレベルキャッシュ３１６に排他的状態で配置することを要求する。この要求を満たすことの一部は、（コアレベルキャッシュ３１６の「すぐ上の」キャッシュ以外の）全ての他のキャッシュがそのキャッシュラインのコピーを無効にするように要求することを含む。

【0034】

キャッシュ３１６は、キャッシュデータを記憶し、アドレスを判定するためのキャッシュタグを有し、例えば、コヒーレンス状態及びＭＥＳＩキャッシュコヒーレンスプロトコルを含むその他の様々な状態を有する。キャッシュラインがキャッシュ階層から追い出されるか又はプローブされると、変更された場合、メモリが書き込まれる。キャッシュラインは、上述したように、そのキャッシュラインに対してストア命令が実行されると、変更された状態に遷移する。

【0035】

一実施形態では、キャッシュレベルを出るデータがキャッシュレベルに入ったときの値と一致する場合、変更された状態のレポートが抑制される。一実施形態では、データが全てゼロの特定の値である場合に抑制が発生する。例えば、キャッシュラインがレベル２キャッシュ等のキャッシュレベルに入ると、キャッシュ内の記録は、例えば、ラインが以前に未だ変更されておらず、したがってこのキャッシュレベルで何が起こるかに関わらずメモリに書き込まれることを含む、コヒーレンスプロトコルの周りのいくつかの他の複雑さと共に、ラインが全てゼロのデータ値で入ったという新しい指標をタグ付けする。キャッシュラインは、レベル２キャッシュ内の寿命（lifetime）において何度も更新することができる。また、キャッシュラインをレベル１キャッシュに転送することもできる。利点は、ストアが既にゼロであるキャッシュラインの先頭にゼロを書き込む場合に生じる。追加のシナリオは、非ゼロデータを書き込むことを含むが、その場合、ラインへの最後の書き込みはゼロである。

【0036】

一実施形態では、キャッシュコントローラは、キャッシュ追い出し時又はプローブ時に、ラインが全てゼロとして入力されたことを状態ビットが識別した時間をチェックする。キャッシュコントローラのチェックは、現在のデータを調べて、データが全てゼロであるかどうかを確認し、それらの条件が一致する場合、ラインが変更されたというレポートが抑制される。

【0037】

上記の実装と同様に、「全てゼロ」チェックは、複数の既知のパターンであるように一般化されてもよく、又は、実行時に検出されるパターンの構造にインデックス付けされてもよい。

【0038】

図４は、キャッシュ４１０のキャッシュラインへの挿入データが追い出しデータと一致する場合にキャッシュラインの変更を抑制することができる単一レベルキャッシュシステム４００のブロック図を示している。図示したように、キャッシュシステム４００は、プロセッサ１０２、キャッシュ４１０、及び、キャッシュ４１０に結合されたキャッシュコントローラ４２０（例えば、プロセッサチップレベルキャッシュ３１２、プロセッサセットメモリ３２０又はシステムメモリコントローラ３０６）を含む。システム４００は、追い出しデータ４３０と一致する挿入データの指標を含む。一実施形態では、指標（指示）４３０は、キャッシュ４１０及びコントローラ４２０の一方又は両方に結合される。上述したように、一実施形態では、コヒーレンス追跡情報４４０を指標４３０と共に記憶することができる。

【0039】

具体的に示されていないが、システム４００は、１つ以上の階層レベルを含むことができる。例えば、階層の１つ以上の最下位レベル（１次プロセッサメモリ階層レベル）、階層に配置された１つ以上の次のレベルアップの２次プロセッサメモリ階層レベル、１つ以上の３次プロセッサメモリ階層レベル、及び、オプションで、図示されていない追加の階層レベルである。システム４００は単一の階層のみを示しているが、追加のレベルが利用されてもよい。

【0040】

図４は、キャッシュ内のキャッシュラインの変更を抑制することができるコンピュータシステムのブロック図である。キャッシュラインの変更の抑制は、キャッシュ４１０のキャッシュラインへの挿入データが追い出しデータと一致した場合に発生する。図４は、記載された機能を理解するために必要な図３の態様を強調している。理解されるように、図３のシステム３００は、図４のシステム４００の一例である。したがって、図３はコア、チップ等の特定の種類の階層レベル要素を示しているが、図４のシステムは、記載された機能の理解を助けるために図４の要素の明確な詳細を提供するために、必ずしも同様の要素又は要素のグループを含まない。例えば、コアレベルキャッシュ３１６は、キャッシュ４１０の一例である。プロセッサ１０２は、例えば、コア３１４、追加のプロセッサチップ３１０の例である。

【0041】

いくつかの実施形態では、キャッシュ階層内のコヒーレンス追跡情報４４０と共に、実際にデータを記憶しなくても、追い出しデータ４３０と一致する挿入データの指標が記憶される。図４に示すように、追い出しデータ４３０と一致する挿入データの指標は、キャッシュ４１０内のコヒーレンス追跡情報４４０と共に記憶される。理解されるように、図３を参照すると、追い出しデータ４３０と一致する挿入データの指標は、コンピュータシステム３００の階層の他の領域に記憶され得る。追い出しデータ４３０と一致する挿入データの指標の値は、キャッシュコントローラ４２０内、メモリユニット４０５内、又は、他の方法ではコンピュータシステム内で判定されてもよい。

【0042】

キャッシュ４１０を出るデータが、データがキャッシュ４１０に入ったときの値と一致する場合に、変更された状態のレポートが抑制される。理解されるように、ＭＥＳＩプロトコルは、通常、キャッシュラインが現在のキャッシュ４１０にのみ存在し、メインメモリ内の値から変更（Ｍ状態）されていることを表す、変更された状態にあるような状態のデータを識別する。キャッシュ４１０は、（もはや有効ではない）メインメモリ状態の他の読み出しを許可する前に、メインメモリ（図４には示されていない）にデータを書き戻すために必要とされる。書き戻しは、キャッシュラインを共有状態（Ｓ）に変更する。キャッシュ４１０から出るデータがキャッシュ４１０に入ったときの値と一致する場合に状態変更を抑制することによって、キャッシュ４１０のキャッシュライン内のデータが同じままであり、ＭＥＳＩプロトコルの変更された状態に対処するために必要なステップが不要である。利点は、既にゼロであるキャッシュラインの先頭に書き込みゼロを記憶する場合に達成される。追加の有益なシナリオは、非ゼロデータを書き込むことを含むが、その場合、ラインへの最後の書き込みはゼロである。

【0043】

一実施形態では、データが全てゼロの特定の値である場合、変更された状態のレポートの抑制が生じる。キャッシュラインが例えばレベル２キャッシュ等のキャッシュ４１０に入ると、キャッシュタグは、ラインが全てゼロのデータ値で入ったという新しい指標（指示）４３０を記録する。一実施形態では、記録は、例えばキャッシュ階層に含まれるコヒーレンスディレクトリ内等のコヒーレンス追跡情報４４０と共に行われる。キャッシュラインは、キャッシュ４１０内でその寿命の間に何度も更新することができる。キャッシュラインは、例えばキャッシュ４１０が含まれるレベル１キャッシュ等の別のキャッシュ（図４には示されていないが、図３に示されている）に転送することもできる。キャッシュコントローラ４２０は、キャッシュ追い出し又はプローブにおいて、ラインが全てゼロとして入ったことを示すために記録された指標４３０をチェックする。キャッシュコントローラ４２０は、現在のデータを調べて全てゼロであるかどうかを確認し、それらの条件が一致する場合、ライン変更が報告されず、したがって変更された状態のレポートが回避される。

【0044】

全てゼロの例に関する上記の説明に沿って、追加の既知のパターンを使用することもできる。更に、実行時に検出されるパターンの構造へのインデックスを利用することができる。

【0045】

図５は、一例による、キャッシュ４１０への挿入データが追い出しデータと一致する場合にラインの変更を抑制するための方法５００のフロー図を示す。図１～図４のシステムに関して説明したが、当業者は、任意の技術的に実行可能な順序で方法５００のステップを実行するように構成された任意のシステムが本開示の範囲に含まれることを理解するであろう。

【0046】

ステップ５１０において、処理要素は、データを記憶するためのストア要求を発行し、キャッシュ４２０等のキャッシュに第１のデータを記憶する。一実施形態によれば、第１のデータは、キャッシュ内のキャッシュラインに記憶される。キャッシュラインが例えばレベル２キャッシュ等のキャッシュに入ると、キャッシュタグは、ラインが全てゼロのデータ値で入ったという新しい指標を記録する。一実施形態では、記録は、例えば、キャッシュ階層内のコヒーレンス追跡情報４４０と共に行われる。キャッシュラインは、キャッシュ４１０内でその寿命の間に何度も更新することができる。キャッシュラインは、例えばキャッシュ４１０が含まれるレベル１キャッシュ等の別のキャッシュ（図４には示されていないが、図３に示されている）に転送することもできる。

【0047】

ステップ５２０において、処理要素は、キャッシュ４２０等のキャッシュに第２のデータを記憶するためのストア要求を発行する。本実施形態によれば、第２のデータは、キャッシュ内のキャッシュラインに記憶されるように要求される。第２のデータをキャッシュに記憶するためのこの記憶要求は、第１のデータがキャッシュに入力された場合に記録されたキャッシュタグに基づいて、ライン変更を報告せず、変更された状態のレポートを回避する可能性として識別することができる。

【0048】

ステップ５３０において、第１のデータと第２のデータとが比較される。本実施形態によれば、第１のデータはキャッシュライン内の初期データであり、第２のデータはキャッシュライン内の最終データである。初期データと最終データとを比較する。キャッシュコントローラは、キャッシュ追い出し又はプローブにおいて、ラインが全てゼロとして入ったことを示すために記録されたキャッシュタグ（又は他の指標）をチェックする。キャッシュコントローラは、現在のデータが全てゼロであるかどうかを調べる。

【0049】

ステップ５４０において、比較に基づいて、ラインの変更が抑制される。本実施形態では、キャッシュラインの変更が抑制される。ステップ５３０での比較における条件が一致する場合、ライン変更が報告されず、したがって変更された状態のレポートが回避される。利点は、既にゼロであるキャッシュラインの先頭に書き込みゼロを記憶する場合に達成される。追加の有益なシナリオは、非ゼロデータを書き込むことを含むが、その場合、ラインへの最後の書き込みはゼロである。

【0050】

また、方法５００は、ステップ５５０においてキャッシュラインを新しいレベルに移行することを含むことができる。また、キャッシュラインは、例えばキャッシュ４１０が含まれるレベル１キャッシュ等の別のキャッシュ（図４には示されていないが、図３に示されている）に転送されてもよい。

【0051】

一実施形態によれば、ステップ５２０のストア要求は、キャッシュラインから第１のデータを追い出すように構成される。追い出しは、例えば、容量追い出し、コヒーレンスプローブ、明示的なフラッシュ命令、及び、キャッシュの電力管理クリア等のマイクロアーキテクチャイベントに基づくことができる。

【0052】

本明細書の開示に基づいて、多くの変形が可能であることを理解されたい。特徴及び要素が特定の組み合わせで上に説明されているが、各特徴又は要素は、他の特徴及び要素を用いずに単独で、又は、他の特徴及び要素を用いて若しくは用いずに様々な組み合わせで使用することができる。

【0053】

図に示されている様々な要素は、ハードウェア（例えば、回路）、プロセッサ上で実行するソフトウェア、又は、ハードウェアとソフトウェアの組み合わせとして実装可能である。様々な例では、各ブロック、プロセッサチップ３１０、システム要素３０８、システムレベルメモリ３０４、システムメモリコントローラ３０６、並びに、命令実行パイプライン２００及びコンピュータシステム１００の図示されたユニットは、ハードウェア、ソフトウェア又はそれらの組み合わせとして実装可能である。提供される方法は、汎用コンピュータ、プロセッサ又はプロセッサコアにおいて実装することができる。好適なプロセッサとしては、例として、汎用プロセッサ、専用プロセッサ、従来型プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、複数のマイクロプロセッサ、ＤＳＰコアと関連する１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）回路、任意の他のタイプの集積回路（ＩＣ）、及び／又は、状態マシンが含まれる。そのようなプロセッサは、処理されたハードウェア記述言語（hardware description language、ＨＤＬ）命令及びネットリストを含む他の中間データ（コンピュータ可読記憶媒体に記憶させることが可能な命令）の結果を使用して製造プロセスを構成することによって製造することができる。そのような処理の結果は、実施形態を実施するプロセッサを製造するために半導体製造プロセスで使用されるマスクワークとすることができる。

【0054】

本明細書に提供される方法又はフローチャートは、汎用コンピュータ又はプロセッサによる実行のために非一時的なコンピュータ可読記憶媒体に組み込まれるコンピュータプログラム、ソフトウェア又はファームウェアにおいて実装され得る。非一時的なコンピュータ可読記憶媒体の例としては、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、内蔵ハードディスク及びリムーバブルディスク等の磁気媒体、磁気光学媒体、並びに、ＣＤ－ＲＯＭディスク及びデジタル多用途ディスク（ＤＶＤ）等の光学媒体が含まれる。

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】