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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-09-30
(54)【発明の名称】３次元メモリデバイスおよびその製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20240920BHJP
【ＦＩ】
H10B12/00 601
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024518665
(86)(22)【出願日】2022-08-01
(85)【翻訳文提出日】2024-05-16
(86)【国際出願番号】 US2022039036
(87)【国際公開番号】W WO2023048832
(87)【国際公開日】2023-03-30
(31)【優先権主張番号】63/248,799
(32)【優先日】2021-09-27
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/868,156
(32)【優先日】2022-07-19
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】カン， チャンソク
(72)【発明者】
【氏名】フィッシュバーン， フレッド
(72)【発明者】
【氏名】北島 知彦
(72)【発明者】
【氏名】カン， スンクォン
(72)【発明者】
【氏名】バルゲセ， ソニー
(72)【発明者】
【氏名】リー， キルヨン
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD24
5F083GA09
5F083JA03
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083ZA28
(57)【要約】
メモリデバイスアーキテクチャ、および３次元デバイスを製造する方法が、提供される。メモリデバイスアーキテクチャは、アレイで構成された、複数のメモリブロックを含み得、所与のメモリブロックが、セル領域であって、セル領域が、複数のｎ個のメモリセル層で構成された、メモリセルの３次元アレイを備える、セル領域と、階段領域であって、階段領域が、セル領域の少なくとも第１の側に隣接して配設され、階段領域が、メモリセルの３次元アレイに結合された信号線アセンブリを備える、階段領域とを備える。
【選択図】図１Ｂ
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
アレイ状に配置された、複数のメモリブロックを備える、メモリデバイスアーキテクチャであって、所与のメモリブロックが、
セル領域であって、前記セル領域が、複数のｎ個のメモリセル層に配置された、メモリセルの３次元アレイを備える、セル領域と、
階段領域であって、前記階段領域が、前記セル領域の少なくとも第１の側に隣接して配設され、前記階段領域が、メモリセルの前記３次元アレイに結合された信号線アセンブリを備える、階段領域と
を備える、メモリデバイスアーキテクチャ。
【請求項2】
前記信号線アセンブリがワード線アセンブリを含み、前記階段領域は、複数のｎ個の段であって、前記複数のｎ個の段のうちの所与の段が、前記ワード線アセンブリの最上部のワード線構造を含む、複数のｎ個の段と、
ワード線接点アセンブリであって、前記ワード線接点アセンブリの所与のワード線接点が、前記所与の段の前記最上部のワード線構造に接続される、ワード線接点アセンブリと
をさらに含む、請求項１に記載のメモリデバイスアーキテクチャ。
【請求項3】
前記最上部のワード線構造が、前記セル領域の所与のメモリセル層のメモリセルの所与の行に接続される、請求項２に記載のメモリデバイスアーキテクチャ。
【請求項4】
所与の段内で、前記ワード線構造が、前記所与の段の第１のパートの上に配設された、第１の主要部分と、
前記所与の段の第２のパートの上に配設された、第２の主要部分と、
前記第１の主要部分を前記第２の主要部分に電気的に接続するように配設された、接続部分と
を含む、請求項２に記載のメモリデバイスアーキテクチャ。
【請求項5】
複数の前記メモリセルのうちの所与のメモリセルが、第１の方向に沿ったメモリセル幅を含み、前記階段領域の所与の段において、前記最上部のワード線構造が、前記メモリセル幅に相当する前記第１の方向に沿ったワード線幅を有する、請求項２に記載のメモリデバイスアーキテクチャ。
【請求項6】
複数の前記メモリセル層のうちの所与のメモリセル層が、絶縁層と、
前記絶縁層の下に配設された、犠牲層と、
前記犠牲層の下に配設された、活性層と
を含む、請求項１に記載のメモリデバイスアーキテクチャ。
【請求項7】
前記信号線アセンブリが、前記階段領域から前記犠牲層内の前記セル領域中に延在する、請求項６に記載のメモリデバイスアーキテクチャ。
【請求項8】
前記絶縁層が酸化ケイ素を含み、前記犠牲層が、部分的に、窒化ケイ素を含み、
前記活性層が多結晶シリコンを含む、
請求項６に記載のメモリデバイスアーキテクチャ。
【請求項9】
前記階段領域が、前記セル領域の前記第１の側に隣接して配設された、第１の階段領域と、
前記セル領域の前記第１の側と反対の、前記セル領域の第２の側に隣接して配設された、第２の階段領域と
を含む、請求項１に記載のメモリデバイスアーキテクチャ。
【請求項10】
前記信号線アセンブリがワード線アセンブリを含み、所与のメモリセルが、第１の方向に沿ったメモリセル幅を含み、前記階段領域の所与の段において、前記ワード線アセンブリが、前記メモリセル幅の２倍に相当する前記第１の方向に沿ったワード線幅を有する、請求項９に記載のメモリデバイスアーキテクチャ。
【請求項11】
３次元デバイスを製造する方法であって、基板上で、複数のｎ個の単位スタックを含む、メモリスタックを提供することであって、所与の単位スタックが、絶縁層と、犠牲層と、活性層とを含む、メモリスタックを提供することと、
アレイ状に配置された、複数のメモリブロックを形成するために、前記メモリスタックをパターニングすることと
を含み、所与のメモリブロックが、
セル領域であって、前記セル領域が、複数のｎ個のメモリセル層に配置された、メモリセルの３次元アレイを含む、セル領域と、
階段領域であって、前記階段領域が、前記セル領域の少なくとも第１の側に隣接して配設され、前記階段領域が、メモリセルの前記３次元アレイに結合された信号線アセンブリを含む、階段領域と
を含む、方法。
【請求項12】
前記階段領域が、複数のｎ個の段を形成するために前記メモリスタックをエッチングすることによって形成される、請求項１１に記載の方法。
【請求項13】
前記メモリスタックを前記パターニングすることが、連続スリットを、前記セル領域から前記階段領域中に延在するようにエッチングすることと、
複数の不連続スリットを、前記階段領域内でエッチングすることと
を含み、
前記連続スリット及び前記複数の不連続スリットとは、前記メモリスタックの前記複数のｎ個の単位スタックを貫通して延在する、
請求項１１に記載の方法。
【請求項14】
前記メモリスタックを前記パターニングすることは、前記連続スリットを介して、および前記複数の不連続スリットを介して、前記犠牲層を選択的にエッチングすることであって、複数の第１の凹みが前記セル領域内に形成され、複数の第２の凹みが前記階段領域内に形成される、前記犠牲層を選択的にエッチングすること
をさらに含む、請求項１３に記載の方法。
【請求項15】
前記メモリスタックを前記パターニングすることは、前記信号線アセンブリを形成するために、前記複数の第１の凹み内に、および前記複数の第２の凹み内に、金属を堆積させること
をさらに含む、請求項１４に記載の方法。
【請求項16】
前記信号線アセンブリがワード線アセンブリを含み、前記階段領域は、複数のｎ個の段であって、前記複数のｎ個の段のうちの所与の段が、前記ワード線アセンブリの最上部のワード線構造を含む、複数のｎ個の段
をさらに含み、前記方法は、
ワード線接点アセンブリを形成することであって、前記ワード線接点アセンブリの所与のワード線接点が、前記所与の段の前記最上部のワード線構造に接続される、ワード線接点アセンブリを形成すること
をさらに含む、請求項１１に記載の方法。
【請求項17】
メモリセルの前記３次元アレイのうちの所与のメモリセルがキャパシタを含み、前記方法は、複数のキャパシタスリットをエッチングすることによって前記セル領域を形成することであって、前記複数のキャパシタスリットのうちの所与のキャパシタスリットが、前記メモリスタックを貫通して延在する、前記セル領域を形成することと、
前記複数のキャパシタスリットを介して、前記複数のｎ個のメモリセル層の前記活性層を選択的にエッチングすることであって、複数のキャパシタ凹みが形成される、前記複数のｎ個のメモリセル層の前記活性層を選択的にエッチングすることと
をさらに含む、請求項１１に記載の方法。
【請求項18】
アレイ状に配置された、複数のメモリブロックを含む、３次元ダイナミックランダムアクセスメモリであって、所与のメモリブロックが、
セル領域であって、前記セル領域が、複数のｎ個のメモリセル層内に配置された、メモリセルの３次元アレイを備え、前記セル領域が、第１の方向に沿って延在する、第１の複数のビット線と、複数のｎ個のメモリセル層内に配置され、前記第１の方向とは異なる第２の方向に沿って延在する、第２の複数のワード線とをさらに含む、セル領域と、
階段領域であって、前記階段領域が、前記セル領域の少なくとも第１の側に隣接して配設され、前記階段領域が、メモリセルの前記３次元アレイの前記第２の複数のワード線に接続されたワード線アセンブリを含む、階段領域と
を含む、３次元ダイナミックランダムアクセスメモリ。
【請求項19】
前記階段領域は、複数のｎ個の段であって、前記複数のｎ個の段のうちの所与の段が、前記ワード線アセンブリの最上部のワード線構造を含む、複数のｎ個の段と、
ワード線接点アセンブリであって、前記ワード線接点アセンブリの所与のワード線接点が、前記所与の段の前記最上部のワード線構造に接続される、ワード線接点アセンブリと
をさらに含む、請求項１８に記載の３次元ダイナミックランダムアクセスメモリ。
【請求項20】
最上部のワード線構造が、前記複数のｎ個のメモリセル層のうちの所与のメモリセル層のメモリセルの所与の行に接続される、請求項１８に記載の３次元ダイナミックランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２１年９月２７日に出願された、「ＴＨＲＥＥ ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＯＮ」と題する米国仮特許出願第６３／２４８，７９９号の優先権を主張してなされた、２０２２年７月１９日に出願された、「ＴＨＲＥＥ ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＯＮ」と題する米国非仮特許出願第１７／８６８，１５６号の優先権を主張し、その全体が参照により本明細書に組み込まれる。
本出願は、２０２１年９月２７日に出願された、「ＴＨＲＥＥ ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＯＮ」と題する米国仮特許出願第６３／２４８，７９９号の優先権を主張してなされた、２０２２年７月１９日に出願された、「ＴＨＲＥＥ ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＯＮ」と題する米国非仮特許出願第１７／８６８，１５６号の優先権を主張し、その全体が参照により本明細書に組み込まれる。
【0002】
本実施形態は、半導体基板に関し、より詳細には、３次元半導体デバイス構造に関する。
【背景技術】
【0003】
集積回路に基づく半導体技術の発展における傾向は、半導体ダイ内のデバイス密度の増加、およびデバイス機能の増加である。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）など、メモリデバイスの場合、所与のダイエリアに対するＤＲＡＭチップのためのメモリサイズを改善する１つのファクタは、個々のメモリセルのためのセルサイズを縮小することである。セルサイズを縮小することは、複数のよく知られている問題に関連する。
【0004】
所与のダイエリア内でメモリサイズを増加させることに対して想定される１つの手法は、３次元（３Ｄ）ＤＲＡＭなど、３次元メモリを製造することである。この場合、複数のメモリセルが、半導体ダイの主要平面に直交する、「垂直」方向に１つずつ層状にスタックされ得る。そのようなデバイスの形成に関する問題が、メモリアレイにおけるすべてのセルにアドレス指定する能力である。たとえば、ＤＲＡＭメモリがブロックまたはサブアレイで構成され得、３Ｄ ＤＲＡＭサブアレイの層の所与のスタックのためのあらゆるワード線には、ワード線をサブアレイ内の制御回路（ｃｏｎｔｒｏｌｌｉｎｇ ｃｉｒｃｕｉｔ）と接続するための接点が存在する。結果として、ｎ個の層を有する３Ｄ ＤＲＡＭメモリスタックでは、合計ｎ個のワード線接点がワード線の各行において必要とされる。したがって、サブアレイに隣接する周辺領域においてなど、そのようなワード線接点アーキテクチャを構成するための領域は、所与のメモリサブアレイの（２次元、平面内）デバイス領域の大部分を消費し得る。その上、この周辺ワード線領域のサイズは、３Ｄ ＤＲＡＭメモリアレイまたはサブアレイ内の層の数ｎとともに増加することになる。したがって、３Ｄ ＤＲＡＭでは、層の数が増加するにつれて、周辺ワード線領域が、ＤＲＡＭ全体の領域のかなりの大部分を消費する傾向があることになる。
【0005】
これらおよび他の考慮事項に関して、本開示が提供される。
【発明の概要】
【0006】
一実施形態では、メモリデバイスアーキテクチャが提供される。本メモリデバイスアーキテクチャは、アレイ状に配置された、複数のメモリブロックを含み得る。所与のメモリブロックが、セル領域であって、セル領域が、複数のｎ個のメモリセル層で構成された、メモリセルの３次元アレイを備える、セル領域と、階段領域であって、階段領域が、セル領域の少なくとも第１の側に隣接して配設され、階段領域が、メモリセルの３次元アレイに結合された信号線アセンブリを備える、階段領域とを含み得る。
【0007】
別の実施形態では、３次元デバイスを製造する方法が、基板上で、複数のｎ個の単位スタックを備える、メモリスタックを提供することであって、所与の単位スタックが、分離層と、犠牲層と、活性層とを備える、メモリスタックを提供することを含み得る。本方法は、アレイ状に配置された、複数のメモリブロックを形成するために、メモリスタックをパターニングすることをも含み得る。そのようなものとして、所与のメモリブロックが、セル領域であって、セル領域が、複数のｎ個のメモリセル層で構成された、メモリセルの３次元アレイを備える、セル領域と、セル領域の少なくとも第１の側に隣接して配設された、階段領域であって、階段領域が、メモリセルの３次元アレイに結合された信号線アセンブリを備える、階段領域とを含み得る。
【0008】
さらなる実施形態では、３次元ダイナミックランダムアクセスメモリが、アレイ状に配置された、複数のメモリブロックを含み得る。所与のメモリブロックが、セル領域であって、セル領域が、複数のｎ個のメモリセル層で構成された、メモリセルの３次元アレイを備える、セル領域を含み得る。セル領域は、第１の方向に沿って延在する、第１の複数のビット線と、複数のｎ個のメモリセル層内で構成され、第１の方向とは異なる第２の方向に沿って延在する、第２の複数のワード線とをさらに備え得る。所与のメモリブロックは、階段領域であって、階段領域が、セル領域の少なくとも第１の側に隣接して配設され、階段領域が、メモリセルの３次元アレイの第２の複数のワード線に接続されたワード線アセンブリを備える、階段領域をも含み得る。
【図面の簡単な説明】
【0009】
【図1A】本開示の実施形態による、メモリアレイの上面図である。
【図1B】本開示の実施形態による、メモリブロックの一部分の上面図である。
【図1F】本開示の追加の実施形態による、メモリブロック、ならびにメモリブロックの互いに反対の側に沿ったそれぞれの領域の２つの拡大された上面図を示す図である。
【図2A】本開示の一実施形態による、製造のある段階中のメモリブロックの上面図である。
【図17】本開示の一実施形態による、例示的なプロセスフローを提示する図である。
【発明を実施するための形態】
【0010】
次に、いくつかの実施形態が示されている、添付の図面を参照しながら、本実施形態が以下でより十分に説明される。本開示の主題は、多くの異なる形態で具現され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではない。これらの実施形態は、本開示が徹底的かつ完全であり、主題の範囲を当業者に十分に伝えるように提供される。同様の番号は、全体にわたって同様の要素を指す。
【0011】
本実施形態は、メモリデバイスまたは他の半導体デバイスにおいてなど、ユニット構造の３次元（３Ｄ）アレイから形成されるデバイスのための新規のアーキテクチャを提供する。これらの技法は、特に、ＤＲＡＭデバイスの形成に適用可能であり得るが、他のデバイスも、本開示の実施形態に従って形成され得る。様々な非限定的な実施形態は、アレイが、制御回路（ｃｏｎｔｒｏｌｌｉｎｇ ｃｉｒｃｕｉｔｒｙ）に接続された複数のブロックまたはサブアレイとして構成される、実装のために、特に有用である。
【0012】
本開示の様々な実施形態では、新規の階段アーキテクチャが、デバイスのメモリセルの３次元アレイのブロックに結合される。新規の階段アーキテクチャは、以下で詳述されるように、新規の信号線構成をさらに含み得る。説明の目的で、３次元メモリアレイのためのワード線アセンブリが、いくつかの実施形態による信号線構成の代表的なものとして、詳細に開示される。このワード線アセンブリは、メモリセルの３次元アレイの複数の層におけるメモリセルに接触するように構成された、ワード線のアレイ、ならびに制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔｒｙ）に結合するための、ワード線接点アセンブリを含み得る。しかしながら、本実施形態は、電荷トラップストレージ媒体または相変化材料に基づく、不揮発性メモリ、あるいは抵抗変化に基づくストレージ媒体を含む、他の３次元デバイスタイプのための他の信号線に及び得る。
【0013】
次に図１Ａを参照すると、本開示の実施形態による、メモリアレイ１００の上面図が示されている。メモリアレイ１００はＤＲＡＭアレイを表し得、たとえば、メモリアレイ１００は、以下のように、メモリセルまたはメモリビットの３次元アレイから形成される。図１Ａに示されているように、図示された直交座標系のＸ－Ｙ平面において構成された、サブアレイの２次元アレイが認識できる。説明の目的で、メモリアレイ１００がＤＲＡＭアレイを表し得る場合、メモリアレイ１００は、メモリブロック１０２と呼ばれる、サブアレイの矩形格子状に配置される。図１Ｂにおいてさらに示されているように、本開示の実施形態によれば、所与のメモリブロック１０２が、セル領域１０４と、セル領域１０４の一方の側に隣接して配設された、階段領域１０６とを含み得る。特に、セル領域１０４は、ｎ個の層にわたって分布された、メモリビットまたはメモリセルの３次元アレイとして配置され得る。本開示の様々な実施形態によれば、「ｎ」の値は、１００個の層までのまたはそれ以上の任意の好適な数であり得る。同様に、本開示の様々な実施形態では、階段領域１０６は、一連のｎ個の段として配置され得る。階段領域１０６は、以下でさらに詳述されるように、階段領域１０６内で構成されたワード線接点を使用して、制御回路がセル領域に接触するためのアクセスを提供し得る。
【0014】
説明の目的で、セル領域１０４では、１０００個のメモリセルが、Ｙ方向に沿ってワード線ごとに構成され得る。したがって、図１Ｂのビューは、階段領域１０６に隣接する、セル領域１０４のエッジ部分だけを示す。図１Ｃは、本開示の一実施形態による、図１Ｂのメモリブロック部分の領域の拡大された上面図を示す。キャパシタ１１２と、ゲート１１４と、ビット線１１６とを含む、セル領域１０４のエッジに沿った、メモリセル１１０が示されている。ワード線領域構造１０８が、階段領域１０６において延在する。２５０ｎｍセル幅および１０２４個のメモリセルでは、セル領域１０４は２５６ｍｍの幅を有し得、図１Ｃの階段領域１０６Ａは、１００層厚３Ｄメモリの場合、７５ｍｍの幅を有する。したがって、階段領域１０６Ａは、メモリブロック１０２のエリアの約２９％を使用する。この実施形態では、Ｘ方向に沿った段幅は、Ｘ方向に沿ったワード線の幅と同等であり得ることに留意されたい。この実施形態、ならびに以下の実施形態では、ワード線が第１の方向に沿って延在し得、ビット線が、第１の方向に対して直角なものなど、第２の方向に沿って延在することに留意されたい。
【0015】
他の実施形態では、階段領域１０６は、セル領域１０４へのワード線接続のレイアウトの効率を改善するように、別様に配置され得る。図１Ｄは、本開示の別の実施形態による、図１Ｂのメモリブロック部分の領域の拡大された上面図を示す。図１Ｅは、本開示の別の実施形態による、図１Ｂのメモリブロック部分の領域の拡大された上面図を示す。図１Ｅの実施形態は、図１Ｄの実施形態の変形を表し得る。特に図１Ｄを参照すると、この実施形態では、階段領域１０６Ｂが、セル領域１０４の一方の側に沿って配置される。説明の明快のために、階段領域１０６Ｂは、４つの段、段１２０、段１２２、段１２４、および段１２６を含むように示されている。しかしながら、他の実施形態では、階段領域が、はるかに多い段を含み得る。ワード線構造１１８が階段領域１０６Ｂ内で形成され、そのようなワード線構造の形成が以下で詳述される。図１Ｄの上面図において認識できるように、ワード線構造１１８は、階段領域１０６Ｂのエリアの大部分を占有する。図１Ｄの例では、Ｘ方向に沿った、段幅、ならびにワード線構造幅は、キャパシタ１１２の幅と（図１Ｃのワード線構造の）ワード線幅との合計に等しい。別の言い方をすれば、ワード線構造幅は、Ｘ方向に沿った所与のメモリセルのビット幅とほぼ同等である。同じことが、同じく４つの段、段１４０、段１４２、段１４４、および段１４６を含む、階段領域１０６Ｃを有する、図１Ｅの実施形態について適用される。２つの実施形態の差は、図１Ｅの実施形態では、（その部分が接続部分として働き得る）少なくとも１つの置換（ｒｅｐｌａｃｅｍｅｎｔ）スリットおよびブリッジが、１つのワード線に対して提供されることである。
【0016】
図１Ｆは、本開示の追加の実施形態による、メモリブロック、ならびにメモリブロックの互いに反対の側に沿ったそれぞれの領域の２つの拡大された上面図を示す。特に、セル領域１０４は、その側面に、それぞれ、階段領域１０６Ｄと階段領域１０６Ｅとが互いに反対の側に位置する。階段領域１０６Ｅにおいて、上部ビットＢ１が、階段領域１０６Ｅの対応するワード線構造に接続され、階段領域１０６Ｄにおいて、底部ビットＢ２が、階段領域１０６Ｄの対応するワード線構造に接続されることに留意されたい。この例では、Ｘ方向に沿った階段幅（ならびにワード線構造幅）は、ワード線幅とキャパシタ幅の和の２倍、または２＊（ＷＬ幅＋Ｃａｐ幅）、またはメモリセル幅の２倍と同等に拡張される場合がある。
【0017】
図１Ｇおよび図１Ｈを参照すると、図１Ｆに示されている階段構造の２つの変形が示されている。図１Ｇに示されているように、（ＷＬ方向において）２ｉ番目のＷＬのセットが、セル領域１０４の右側と接続され、２ｉ＋１番目のＷＬのセットが、セル領域１０４の左側と接続される。ＷＬの各セット（ＷＬ方向において２ｉ＋１、または２ｉ）が、ｚ方向においてスタックされたｎ個のＷＬを有する。アレイの右側／左側では、ＷＬの各セット（ＷＬ方向において２ｉ＋１、または２ｉ）が、１番目の単位セルからｎ番目の単位セルまで及ぶ高さをもつ階段を有する。特に、図１Ｇは、１つの高さが１つの単位階段幅で存在する実施形態を提示し、図１Ｈの実施形態では、２つの高さが１つの単位階段幅において存在する。したがって、図１Ｈの実施形態は、図１Ｇの実施形態よりも階段面積が小さくなる。
【0018】
以下の図２Ａ～図１６Ｃでは、製造の異なる段階における、図１Ｃのメモリセルアーキテクチャの実施形態の様々な図が示されている。この製造シーケンスは、３Ｄ ＤＲＡＭに特に適用され得るが、本開示の他の実施形態では、本明細書の以下で示されているような一般的な階段製造原理が、信号線が３Ｄデバイスのスタックされた導電層に接続される任意の他のデバイス構造に適用され得る。
【0019】
図２Ａは、本開示の一実施形態による、製造のある段階中の、図１Ｄの実施形態に対応するメモリブロックの上面図を示す。この例では、図は、図１Ｄの図に対して９０度回転される。図２Ｂは、Ａ断面に沿った図２Ａのメモリブロックの断面図を示し、図２Ｃは、Ｂ断面に沿った図２Ａのメモリブロックの断面図を示す。図２Ａに示されているように、セル領域１０４の一部分が階段領域１０６Ｂに当接する。図２Ｂおよび図２Ｃにさらに示されているように、３Ｄメモリブロックの異なる層をなす一連の単位スタック２０２が示されている。所与の単位スタックは、順に、活性層を含む複数の層から形成される。いくつかの実施形態では、単位スタック２０２が、ＳｉＯなどの絶縁層２０４と、ＳｉＮなどの犠牲層２０６と、多結晶シリコンなどの活性層２０８とから形成される。これらの層は、少なくとも、メモリブロックを形成するメモリデバイスの領域の上に、ブランケット形式で堆積され得る。いくつかの実施形態によれば、絶縁層２０４、犠牲層２０６、および活性層２０８についての厚さの範囲は、これらの層のいずれについても５ｎｍ～５０ｎｍの範囲内であり得る。この実施形態では、合計４つの単位スタック２０２が堆積されて、３Ｄメモリデバイスの４つの異なるメモリ層に対応する、層スタック２００を形成する。図２Ａおよび図２Ｂに示されているように、この段階において、セル領域１０４と階段領域１０６Ｂの両方がパターニングされていない。
【0020】
図３Ａは、階段領域１０６Ｂのパターニングが行われた、製造の後続の段階中の図２Ａのメモリブロックの上面図を示す。図３Ｂは、Ａ断面に沿った図３Ａのメモリブロックの断面図を示し、セル領域１０４がパターニングされていないままであることを示す。
【0021】
図３Ｃは、階段領域１０６Ｂの段１４０および段１４２を横切る、Ｂ断面に沿った図３Ａのメモリブロックの断面図を示す。図３Ｄは、階段領域１０６Ｂの段１４４および段１４６を横切る、Ｂ’断面に沿った図３Ａのメモリブロックの断面図を示す。図示のように、パターニングが、個々の段を形成するために行われた。パターニングは、階段領域１０６Ｂのターゲットにされる領域を選択的に開口するための知られている技法を使用して実行され得る。一例では、図示のように、第１のパターニング処理で領域３０２をエッチングし、第２のパターニング処理で領域３０４をエッチングする。個々の段のエッチングの後に、エッチングされた領域を充填するために、ＳｉＯなど、誘電体１４８が堆積される。誘電体１４８は、次いで、化学機械研磨など、知られている処理を使用して、平坦化され得る。
【0022】
図３Ｃに示されているように、段１４０の上側面２２２は、層スタック２００の最上層を表し、段１４２の上側面は、上側面２２２から単位スタック２０２の１つ分だけ凹んでおり、段１４４の上側面は、上側面２２２から単位スタック２０２の２つ分だけ凹んでおり、段１４６の上側面は、上側面２２２から単位スタック２０２の３つ分だけ凹んでいる。
【0023】
図４Ａは、製造の後続の段階中の図３Ａのメモリブロックの上面図を示す。図４Ｂは、Ａ断面に沿った図４Ａのメモリブロックの断面図を示し、図４Ｃは、Ｃ断面に沿った図４Ａのメモリブロックの断面図を示す。図４Ｄは、Ｂ断面に沿った図４Ａのメモリブロックの断面図を示す。図４Ａ～図４Ｂに示されているように、分離領域２１２が、層スタック２００の全体を通してエッチングすることによって、セル領域１０４において、および階段領域１０６Ｂにおいて形成されている。
【0024】
図５Ａは、製造の後続の段階中の図４Ａのメモリブロックの上面図を示す。図５Ｂは、Ａ断面に沿った図５Ａのメモリブロックの断面図を示し、図５Ｃは、Ｃ断面に沿った図５Ａのメモリブロックの断面図を示し、図５Ｄは、Ｂ断面に沿った図５Ａのメモリブロックの断面図を示す。この段階において、充填絶縁（たとえば、ＳｉＯ）が分離領域２１２において形成されており、これは、充填された分離領域２２０を作成する。その後、平坦化が、図５Ｂ～図５Ｄに示されているような構造をもたらすために実行され得る。
【0025】
図６Ａは、製造の後続の段階中の図５Ａのメモリブロックの上面図を示し、図６Ｂは、Ａ断面に沿った図６Ａのメモリブロックの断面図を示し、図６Ｃは、Ｂ断面に沿った図６Ａのメモリブロックの断面図を示す。この段階において、パターニングが、セル領域１０４のメモリセルにおいて形成されることになるトランジスタにおける置換ゲート構造を形成するために行われた。パターニングは、図６Ａに具体的に示されているように、セル領域１０４内に、および階段領域１０６Ｂ中に延在する、連続スリット２４０を形成するために、層スタック２００の全体をエッチングすることを伴う。また、図６Ａに示されているように、不連続スリット２４２が階段領域１０６Ｂ内に形成され、ブリッジ部分２４５が不連続スリット２４２の異なる部分を分離する。不連続スリット２４２は、階段領域１０６Ｂの主要部分２４４を互いから分離する。
【0026】
図７Ａは、製造の後続の段階における、Ａ断面に沿った図６Ｂのメモリブロックの断面図を示し、図７Ｂは、Ｂ断面に沿った図７Ａのメモリブロックの断面図を示す。処理のこの段階において、連続スリット２４０に隣接する、犠牲層２０６の一部分が、凹み２４３を形成するために選択的にエッチングされている。同様に、犠牲層２０６は、階段領域１０６Ｂ内でエッチングされ得、これは、凹み２４１を形成する。選択的エッチングは、たとえば、連続スリット２４０を通した、および不連続スリット２４２に沿った、選択的エッチャントを提供することによって、実行され得る。犠牲層２０６が窒化ケイ素（ＳｉＮ）であり、活性層２０８がシリコンであり、絶縁層２０４が酸化ケイ素（ＳｉＯ）である場合、高温リン酸が、選択的エッチャントの好適な例であり得る。
【0027】
図８Ａは、製造の後続の段階中の図７Ａのメモリブロックの上面図を示し、図８Ｂは、Ａ断面に沿った図８Ａのメモリブロックの断面図を示し、図８Ｃは、Ａ断面に沿った図８Ｂの拡大された部分を示す。図８Ｄは、Ｂ断面に沿った図８Ａのメモリブロックの断面図を示す。製造のこの段階において、トランジスタ形成が、連続スリット２４０に隣接する、活性層２０８の露出部分の上にゲート酸化物層２４７を形成することによって行われている。様々な非限定的な実施形態では、ゲート酸化物は、２ｎｍ厚から１０ｎｍ厚の酸化ケイ素層など、好適な絶縁体であり得る。
【0028】
さらに、ワード線アセンブリが形成されており、ワード線アセンブリは、セル領域１０４において配設されたワード線部分２４８、および階段領域１０６Ｂにおいて配設されたワード線構造２４６として示されている。図８Ｄに示されているように、ワード線構造２４６は、階段領域１０６Ｂの主要部分２４４において前に形成された、凹み２４１において形成する。図８Ａのビューでは、ワード線構造２４６は、２つ以上のワード線に対応し得る。したがって、主要部分２４４の構造の結果として、所与の段上で、ワード線構造は、図示のように、第１の主要部分２４６Ａおよび第２の主要部分２４６Ｂなど、２つ以上の主要部分を有し得る。いくつかの非限定的な実施形態によれば、ワード線構造は、ＴｉＮライナ層２４９Ａ、およびタングステン部分２４９Ｂなど、金属（ｍｅｔａｌｌｕｒｇｙ）を使用して形成され得る。ワード線部分２４８を形成するために、そのような冶金は、原子層堆積（ＡＬＤ）を含む、任意の好適なプロセスを使用して、凹み２４３において堆積され、連続スリット２４０を介して堆積核種を提供し得る。ノード分離は、次いで、連続スリット２４０からＴｉＮおよびＷを除去することによって行われ得、これは、図８Ｂおよび図８Ｃに示されているように、連続スリット２４０が再び空であることを示す。同様に、この金属はまた、連続スリット２４０と、不連続スリット２４２とを介して、階段領域１０６Ｂの凹み２４１において堆積し得る。
【0029】
図９Ａは、製造の後続の段階中の図８Ａのメモリブロックの上面図を示し、図９Ｂは、Ａ断面に沿った図９Ａのメモリブロックの断面図を示し、図９Ｃは、Ｂ断面に沿った図９Ａのメモリブロックの断面図を示す。処理のこの段階において、連続スリット２４０および不連続スリット２４２は、絶縁体によって充填されており、これは、分離構造２５０を形成する。分離構造２５０は、いくつかの非限定的な実施形態による、酸化ケイ素の原子層堆積など、好適な堆積プロセスによって形成される。その後、平坦化が実施され、特に、図９Ｂおよび図９Ｃに示されているような構造を生じ得る。
【0030】
図１０Ａは、製造の後続の段階中の図９Ａのメモリブロックの上面図を示し、図１０Ｂは、Ａ断面に沿った図１０Ａのメモリブロックの断面図を示し、図１０Ｃは、Ｂ断面に沿った図１０Ａのメモリブロックの断面図を示す。この段階において、階段領域１０６Ｂの構造は、図１０Ｃに示されているように、図９Ｃの構造から変化していない。セル領域１０４において、キャパシタスリット２６０が、層スタック２００の全体を貫通するエッチングによって形成されている。
【0031】
図１１Ａは、製造の後続の段階中の図１０Ａのメモリブロックの上面図を示し、図１１Ｂは、Ａ断面に沿った図１１Ａのメモリブロックの断面図を示す。この段階において、階段領域１０６Ｂ（図示せず）の構造は、図１０Ｃの構造から変化しなかった。セル領域１０４において、具体的には図１１Ｂに示されているように、キャパシタ凹み２６２が、活性層２０８の一部分をエッチングすることによって形成されている。このエッチングは、たとえば、活性層２０８がシリコンまたは多結晶シリコンである場合、窒化ケイ素および酸化ケイ素に対して多結晶シリコンを選択的に除去する選択的なやり方で実行され得る。
【0032】
図１２Ａは、製造の後続の段階中の図１１Ａのメモリブロックの上面図を示し、図１２Ｂは、Ａ断面に沿った図１２Ａのメモリブロックの断面図を示す。この段階において、階段領域１０６Ｂ（図示せず）の構造は、図１０Ｃの構造から変化していない。セル領域１０４において、特に図１２Ｂに示されているように、広げられたキャパシタ凹み２６４が、絶縁層２０４の一部分、犠牲層２０６の一部分、ならびに活性層２０８のより多くの部分をエッチングすることによって形成されている。このエッチングは１つまたは複数のエッチ処理で実行され得、所与のエッチ処理が、いくつかの実施形態による選択的なやり方で実行され得る。たとえば、活性層２０８がシリコンまたは多結晶シリコンである場合、１つのエッチ処理は、窒化ケイ素および酸化ケイ素に対して多結晶シリコンを選択的に除去する選択的なやり方で実行され得る。たとえば、複数の選択的エッチ処理を、所与のプロセスチャンバまたは浴において順次実行してもよいし、あるいは異なるチャンバにおいて実行してもよい。
【0033】
図１３Ａは、製造の後続の段階中の図１２Ａのメモリブロックの上面図を示し、図１３Ｂは、Ａ断面に沿った図１３Ａのメモリブロックの断面図を示し、図１３Ｃは、Ｂ断面に沿った図１３Ａのメモリブロックの断面図を示す。この段階において、階段領域１０６Ｂ（図示せず）の構造は、図１０Ｃの構造から変化しなかった。図１３Ａおよび図１３Ｂに示されているように、キャパシタ２８０が、セル領域１０４において形成されている。本開示のいくつかの非限定的な実施形態によるキャパシタ２８０の形成の詳細が、以下で説明される。
【0034】
特に、図１４Ａは、図１２Ｂの段階に後続する、および図１３Ｂの段階の前の、中間段階における、Ａ断面に沿った図１２Ｂのメモリブロックの部分断面図を示す。同様に、図１４Ｂは、図１４Ａの段階に後続する、および図１３Ｂの段階の前の、中間段階における、Ａ断面に沿った図１４Ａの構造の部分断面図を示す。同様に、図１４Ｃは、図１４Ｂの段階に後続する、および図１３Ｂの段階の前の、中間段階における、Ａ断面に沿った図１４Ｂの構造の部分断面図を示す。図１４Ｄは、図１３Ｂのメモリブロックの部分断面図を示す。
【0035】
次に図１４Ａを参照すると、ＴｉＮ層または他の好適な電極材料層など、底部電極層２６６の堆積の後の構造が示されている。図１４Ｂにおいて、キャパシタストレージ層２６８の形成の後の構造が示されており、この層は好適な高誘電率層であり得る。好適な高誘電率層の非限定的な例がＨｆＺｒＯである。図１４Ｃにおいて、ＴｉＮ層または他の好適な電極材料層など、上部電極２７０の形成の後の構造が示されている。図１４Ｄにおいて、ＳｉＧｅ材料など、第２の上部電極２７２の形成の後の構造が示されている。図１４Ａ～図１４Ｄに示されているような材料は例にすぎず、当技術分野で知られているような他の好適なキャパシタ材料が、本開示の追加の実施形態に従って、使用され得ることに留意されたい。
【0036】
図１５Ａは、製造の後続の段階中の図１３Ａのメモリブロックの上面図を示し、図１５Ｂは、Ａ断面に沿った図１５Ａのメモリブロックの断面図を示し、図１５Ｃは、Ｂ断面に沿った図１５Ａのメモリブロックの断面図を示す。処理のこの段階において、接点パターン２８４が、セル領域１０４において、ならびに階段領域１０６Ｂにおいて、メモリブロック構造の上面の上で、画定された。接点パターン２８４は、ビット線接点とワード線接点とを形成するための領域を画定する。
【0037】
図１６Ａは、製造の後続の段階中の図１５Ａのメモリブロックの上面図を示し、図１６Ｂは、Ａ断面に沿った図１６Ａのメモリブロックの断面図を示し、図１６Ｃは、Ｂ断面に沿った図１６Ａのメモリブロックの断面図を示す。処理のこの段階において、ビット線接点を含む、ビット線２８８が示されており、ＴｉＮとＷとの組合せがこのプロセスのために使用され得る。さらに、複数のワード線接点２８６から作られたワード線接点アセンブリが、階段領域１０６Ｂにおいて形成されている。図１６Ｃの横断面は、２つのワード線接点を示しており、１つのワード線接点は段１４０にあり、もう１つのワード線接点は段１４２にある。
【0038】
上述の図においてハイライトされたプロセスフローは、４段の階段の実施形態を示しているが、はるかに多いメモリセル層を有する３次元デバイスの実施形態は、メモリセル層の数と同じ数の段を有する、つまり単位スタックを有する、階段実施形態を含み得る。数十段、１００段を超える段を有する、階段実施形態では、対応するワード線接点アセンブリは、各所与の段の最上部のワード線構造上にワード線接点を含み得る。
【0039】
図１７は、本開示の実施形態による、例示的なプロセスフロー４００を示す。ブロック４０２において、メモリスタックが、シリコン基板または他の半導体基板など、基板上に堆積される。メモリブロックは、複数のｎ個の単位スタックを含み得、所与の単位スタックが、絶縁層と、犠牲層と、活性層とを含む。ｎの値は、様々な非限定的な実施形態に従って、数個の層から１００個以上の層まで及び得る。いくつかの実施形態では、分離層は酸化ケイ素を含み、犠牲層は、部分的に、窒化ケイ素を含み、活性層は多結晶シリコンを含む。
【0040】
ブロック４０４において、メモリスタックは、複数のｎ個のメモリセル層で構成された、メモリセルの３次元アレイを含む、セル領域を形成するためにパターニングされ、所与のメモリセル層が、複数のｎ個の単位スタックのうちの所与の単位スタックに対応する。
【0041】
ブロック４０６において、メモリスタックは、セル領域に隣接するエリアにおいて、階段領域を形成するためにさらにパターニングされ、階段領域は、メモリセルの３次元アレイに結合されたワード線アセンブリを含む。いくつかの実施形態では、階段領域は、メモリアレイの複数の側に構成された、複数の階段領域を備え得る。いくつかの実施形態では、階段領域を形成するためのパターニングは、一連の処理で実行され得、少なくとも１つの処理では、階段領域を形成するためのパターニングは、セル領域を形成するためのパターニングと一致する。
【0042】
本実施形態は、ＤＲＡＭトランジスタを形成するための、半導体構造のアレイなどのデバイスを形成するための知られている処理に優る様々な利点を提供する。１つの利点として、３Ｄ ＤＲＡＭアレイなどのデバイス構造では、ワード線アセンブリが、所与のＤＲＡＭサブアレイの過大なエリアを消費しない周辺階段領域に効率的に配置されるように形成できる。本実施形態によって与えられるさらなる利点が、階段領域における増加されたワード線幅であり、これは、より容易なワード線接点形成のためのより広いプロセスマージンを可能にする。たとえば、ワード線幅は、セル領域における５０ｎｍ～２００ｎｍの範囲から、全メモリセルの幅と同等のまたはそれを超える幅まで拡張され得る。
【0043】
本開示は、本明細書で説明される特定の実施形態によって、範囲が限定されるべきではない。実際は、上記の説明および添付の図面から、本明細書で説明されるものに加えて、本開示の他の様々な実施形態および修正が当業者に明らかになろう。したがって、そのような他の実施形態および修正は、本開示の範囲内に入る傾向があるものである。さらに、本開示は、特定の目的のための特定の環境における特定の実装形態のコンテキストにおいて、本明細書で説明されたが、有用性がそれに限定されないこと、および、本開示が、任意の数の目的のための任意の数の環境において有益に実施され得ることを、当業者は認識されよう。したがって、以下に記載する特許請求の範囲は、本明細書で説明される本開示の全幅および全趣旨に鑑みて解釈されるべきである。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図14C】
【図14D】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図17】
【国際調査報告】